KR100738158B1 - 집적 회로들간에 인터페이스 신호들을 제공하는 방법 및회로 - Google Patents

집적 회로들간에 인터페이스 신호들을 제공하는 방법 및회로 Download PDF

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Abstract

본 발명은 제 1 및 제 2 집적 회로(IC)간에 인터페이스 신호를 생성한다. 상기 회로는 기준 신호, 인터페이스 회로 및 회로 엘리먼트를 제공하는 기준 회로를 포함한다. 상기 인터페이스 회로는 상기 제 1 IC상에 형성되고, 상기 기준 회로에 동작가능하게 접속하고, 상기 기준 신호 및 데이터 입력을 수신하고, 상기 인터페이스 신호를 생성한다. 상기 회로 엘리먼트는 상기 제 2 IC상에 형성되고, 상기 제어 회로에 동작가능하게 접속하고, 상기 인터페이스 신호를 수신하며 출력 신호를 제공한다. 상기 기준 신호는 전압 또는 전류 신호일 수 있으며 상기 제 1 또는 제 2 IC에서 생성될 수 있다. 상기 인터페이스 회로는 스위치 어레이에 접속된 전류 미러로 형성될 수 있으며, 상기 필터링 요구를 용이하게 하도록 오버샘플링될 수 있다. 상기 인터페이스 신호는 다수 비트(예를 들어, 4, 8, 또는 그 이상)의 분해능을 갖는 차동 전류 신호일 수 있다. 상기 회로 엘리먼트는 예를 들어, VGA, 변조기 또는 다른 회로들일 수 있다.

Description

집적 회로들간에 인터페이스 신호들을 제공하는 방법 및 회로{METHOD AND CIRCUIT FOR PROVIDING INTERFACE SIGNALS BETWEEN INTEGRATED CIRCUITS}
본 발명은 전자 회로에 관한 것이다. 더 구체적으로, 본 발명은 집적 회로들간에 인터페이스 신호들을 제공하는 신규하고 개선된 방법 및 회로에 관한 것이다.
여러 전자 시스템들은 요구되는 시스템 기능을 제공하기 위해 함께 인터페이싱하는 다수의 집적 회로(ICs)를 사용하여 형성된다. 여러 경우에, 회로 인터페이스에는 디지털 값들을 표시하기 위해 두 개의 논리 레벨(예를 들어, 하이 및 로우)을 갖는 디지털 신호가 제공된다. 디지털 신호들은 형성이 용이하고 잡음에 강한 면역을 갖기 때문에 인터페이스를 위해 일반적으로 사용된다.
아날로그 IC와 디지털 IC가 인터페이싱할 때 특별한 챌린지가 발생한다. 디지털 IC들은 디지털 신호 처리등과 같은 디지털 기능을 수행하는데 더 효율적이며 비용이 절약된다. 아날로그 IC들은 신호 증폭, 버퍼링, 필터링, 변조, 혼합 등과 같은 선형 기능을 제공하는데 사용된다. 여러 설계에서, 디지털과 아날로그 IC간의 인터페이스는 디지털 신호를 사용하여 형성된다. 아날로그 IC내에서, 디지털 신호들은 버퍼링되고 필요하면 아날로그 신호들로 변환되고 상기 아날로그 회로에 제공된다.
디지털 및 아날로그 IC를 인터페이싱하기 위한 디지털 신호의 사용은 여러 이유 때문에 소정의 응용에서 바람직하지 않다. 먼저, 디지털 신호들은 일반적으로 큰 신호 진동 및 급격한 변이 에지를 가지며, 그로 인해 큰 스위칭 잡음을 발생시킨다. 상기 잡음은 일반적으로 더 작은 신호 진동위상에 동작하는 아날로그 회로의 성능을 떨어뜨릴 수 있다. 잡음 양은 아날로그 IC내의 아날로그 및 디지털 회로에 대한 개별 전원들 및 회로 그라운드를 사용하여 어느 정도까지 감소시킬 수 있다. 그러나 상기 감소는 일부 응용들에 대해 적합하지 않을 수 있다. 둘째로, 각 디지털 신호가 일반적으로 한 비트의 데이터를 제공하기 때문에, 다수(예를 들어 8)비트의 데이터를 동시에 제공하기 위해서는 다수의(예를 들어, 8) 디지털 신호들이 필요하다. 게다가, 하나 이상의 클록 신호들이 또한 수신 IC에서 데이터 비트들을 래치하도록 제공될 수 있다. 따라서, 다수의 신호 라인 및 대응하는 수의 디바이스 핀들이 IC들을 인터페이싱하는데 필요하다. 게다가, 디지털 신호 라인이 많으면 스위칭 잡음이 일반적으로 더 증가한다.
따라서, 감소된 양의 잡음을 생성하는 더 적은 신호 라인들을 사용하여 IC 들간에 인터페이스를 제공하는 방법 및 회로가 바람직하다. 또한, 인터페이스는 형성하는데 복잡한 회로를 요구하지 않는 것이 바람직하다.
본 발명은 디지털 IC와 아날로그 IC를 인터페이싱하기 위한 기술을 제공한다. 본 발명의 일 측면에 따르면, 디지털 IC 상에 형성된 하나 이상의 인터페이스 회로들은 데이터 입력을 수신하고, 그에 응답하여 아날로그 IC에 제공되는 인터페이스 신호를 제공한다. 소정의 인터페이스에 대해(예를 들어, 기저대역 신호), 다수의 분해능 비트들을 갖는 차동 전류 신호들이 사용된다. 상기 신호들은 디지털 신호에 비해 감소된 양의 잡음을 형성하고, 구현하는데 있어 더 적은 신호 라인을 요구한다. 기준 신호는 인터페이스 신호를 생성하는데 사용하기 위해 제공될 수 있다.
본 발명의 일 실시예는 제 1 및 제 2 집적 회로간에 인터페이스 신호를 생성하기 위한 회로를 제공한다. 상기 회로는 기준 회로, 인터페이스 회로 및 회로 엘리먼트를 포함한다. 기준 회로는 기준 신호를 제공한다. 상기 인터페이스 회로는 제 1 집적 회로상에 형성되고, 동작가능하게 상기 기준 회로에 접속되며, 기준 신호 및 데이터 입력을 수신하고 인터페이스 신호를 생성한다. 상기 회로 엘리먼트는 제 2 집적 회로상에 형성되고, 동작가능하게 상기 제어 회로에 접속되며, 인터페이스 신호를 수신하고 출력 신호를 제공한다.
일 실시예에서, 인터페이스 회로는 스위치 어레이에 접속된 전류 미러 (mirror)를 포함한다. 이러한 전류 미러는 기준 신호를 수신하고 두 개 이상의 미러 경로를 포함한다. 상기 스위치 어레이는 데이터 입력을 수신하고 디코딩하며, 미러 경로들 중 선택된 세트로부터 스위치 어레이의 출력으로 전류를 유도한다.
기준 신호는 전압 신호 또는 (기준 전압에 기초하여 생성된) 전류 신호일 수 있으며, 제 1 또는 (바람직하게는 소정의 응용들에 대해) 제 2 집적 회로상에 형성된 기준 회로로 생성될 수 있다. 일 실시예에서, 인터페이스 신호는 다수의 분해능 비트(예를 들어, 4, 8 또는 그 이상)를 가지며, RC 망에 의해 필터링되는 차동 전류 신호이다. 상기 인터페이스 회로는 필터링을 용이하게 하기 위해 오버샘플링될 수 있다. 인터페이스 신호는 직교 송신기의 동위상(I) 또는 직교위상(Q) 기저대역 신호 또는 제어 신호를 나타낼 수 있다. 회로 엘리먼트는 예를 들어, VGA, 변조기 또는 다른 회로들일 수 있다.
본 발명의 또 다른 실시예는 변조기에 동작가능하게 접속되는 제 1 인터페이스 회로(및 소정의 실시예에 대해, 제 2 인터페이스 회로)를 포함하는 송신기의 회로를 제공한다. 제 1 (및 제 2 )인터페이스 회로는 제 1 집적 회로상에 형성되고, 제 1 (또는 제 2 )데이터 입력을 수신하고, 제 1 (또는 제 2 ) 차동 전류 신호를 제공한다. 상기 변조기는 제 2 집적 회로상에 형성되고, 제 1 (및 제 2 ) 차동 전류 신호 및 캐리어 신호를 수신하며, 그에 응답하여 출력신호를 생성한다. 각 데이터 입력은 디지털 기저대역 신호를 표시하며, 4, 8 또는 그 이상의 분해능 비트들을 가질 수 있다. 기준 회로는 기준 신호를 제공하기 위해 제 2 (또는 가능하게는 제 1) 집적 회로상에 형성될 수 있다. 상기 인터페이스 회로는 부분적으로 기준 신호에 기초하여 차동 전류 신호를 생성한다.
그러나 본 발명의 또 다른 실시예는 디지털 프로세서, 제 1 및 제 2 인터페이스 회로 및 변조기를 포함하는 (예를 들어, CDMA) 셀룰라 전화기를 제공한다. 상기 디지털 프로세서는 제 1 집적 회로상에 형성되고 동위상(I) 및 직교위상(Q) 기저대역 신호를 제공한다. 제 1 및 제 2 인터페이스 회로는 제 2 집적 회로상에 형성되고 디지털 프로세서에 접속한다. 각 인터페이스 회로는 각각의 디지털 기저대역 신호를 수신하고 아날로그 기저대역 신호를 제공한다. 각 아날로그 기저대역 신호는 4 비트 분해능을 가지며 차동 전류 신호로서 형성된다. 변조기는 제 2 집적 회로상에 형성되며, 동작가능하게 제 1 및 제 2 인터페이스 회로에 접속하고, 변조된 출력 신호를 제공하기 위해 캐리어 신호를 갖는 아날로그 기저대역 신호를 수신하고 변조시킨다. 상기 송신기는 또한 기준 신호를 제공하는 기준 회로를 포함할 수 있다. 상기 인터페이스 회로는 기준 신호를 수신하고 부분적으로 기준 신호에 기초하여 아날로그 기저대역 신호를 생성한다.
그러나 본 발명의 또 다른 실시예는 제 1 집적 회로로부터 제 2 집적 회로로 인터페이스 신호를 제공하는 방법을 제공한다. 상기 방법에 따라, 기준 신호는 제 1 또는 제 2 집적 회로에서 생성되며 상기 제 1 집적 회로에 제공된다. 데이터 입력은 또한 제 1 집적 회로에 수신되며 상기 인터페이스 신호를 생성하기 위해 상기 기준신호와 관련하여 사용된다. 상기 인터페이스 신호는 그 후에 제 1 집적 회로로부터 제 2 집적 회로로 제공된다. 제 2 집적 회로의 회로 엘리먼트는 인터페이스 신호를 수신하고 이에 응답하여 출력 신호를 생성한다. 상기 회로 엘리먼트는 또한 기준 신호에 관련된 신호를 수신할 수 있고, 부분적으로 상기 수신된 신호에 기초하여 출력 신호를 생성할 수 있다.
본 발명의 특징 및 장점은 유사 참조 문자들이 식별되는 도면과 관련하여 하기에 상세한 설명으로부터 더욱 명백해질 것이다.
도 1은 직교 송신기의 일 실시예의 간략화된 블록선도를 도시한다.
도 2는 I 및 Q 기저대역 신호들에 대해 디지털 IC 및 아날로그 IC사이의 인 터페이스의 일 실시예의 블록선도를 도시한다.
도 3은 인터페이스 회로의 일 실시예의 개략도를 도시한다.
도 4는 I 및 Q 기저대역 신호들에 대해 디지털 IC 및 아날로그 IC간의 인터페이스의 다른 실시예의 블록선도를 도시한다.
도 5는 도 4에 도시된 인터페이스 및 회로의 특정 실시예의 개략도를 도시한다.
도 6은 본 발명에 따라 제어 신호를 생성하는데 사용된 회로들의 일 실시예의 블록선도를 도시한다.
본 발명은 다양한 전자 회로 및 시스템에 형성될 수 있다. 명확성을 위해, 본 발명은 셀룰라 통신 시스템의 송신기에 대해 기술된다.
도 1은 직교 송신기(100)의 일 실시예의 간략화된 블록선도를 도시한다. 디지털 처리기(110)는 데이터를 생성하고, 상기 데이터를 엔코딩하며, 디지털로 처리된 데이터를 동위상(I) 및 직교위상(Q) 기저대역 신호로 변환시킨다. 상기 기저대역 신호는 상기 신호를 버퍼링하고 상기 버퍼링된 신호들을 변조기(124)에 제공하는 기저대역(BB) 버퍼(122a, 122b)들에 제공된다. 변조기(124)는 또한 중간 주파수(IF LO) 신호(예를 들어, 캐리어 사인 곡선)를 수신하고, IF 변조 신호를 생성하기 위해 상기 버퍼링된 기저대역 신호를 IF LO로 변조시킨다. 변조기(124)는 단일 측파대역 또는 이중 측파대역 변조기일 수 있다. 단일 측파대역 변조기의 경우, 하나 이상의 위상 시프터들이 적절한 위상을 갖는 IF LO를 생성하는데 사용될 수 있다. IF 신호는 이득 제어 회로(130)로부터 이득 제어 신호(128a)에 의해 결정된 이득으로 신호를 증폭하는 IF 가변 이득 증폭기(IF VGA)에 제공된다. 증폭된 IF 신호는 대역밖의 잡음 및 원하지 않은 신호들을 제거하도록 IF 신호를 필터링하는 필터(132)에 제공된다.
필터링된 IF 신호는 상기 신호를 버퍼링하고 상기 버퍼링된 IF 신호를 혼합기(144)에 제공하는 IF 버퍼(142)에 제공된다. 혼합기(144)는 또한 무선 주파수(RF LO) 신호(예를 들어, 캐리어 사인곡선)를 수신하고, RF 신호를 생성하기 위해 RF LO를 통해 버퍼링된 IF 신호를 업컨버팅한다. 혼합기(144)는 또한 단일 측파대역 또는 이중 측파대역 혼합기일 수 있다. 단일 측파대역 혼합기 실시예는 IF 및 RF LO 경로의 위상 시프터를 가질 수 있다. RF 신호는 이득 제어 회로(130)로부터의 이득 제어 신호(128b)에 의해 결정된 이득으로 신호를 증폭하는 RF VGA(146)에 제공된다. 증폭된 RF 신호는 외부 필터(즉, 이미지 및 불요 신호들을 필터링하도록) 및 전력 증폭기(양쪽 엘리먼트들은 도 1에 도시되지 않음)와 같은 다른 회로와 추가로 인터페이싱하는 전력 증폭기(PA) 구동기(150)에 제공된다. PA 구동기는 요구되는 신호 드라이브를 제공하고, 상기 구동기의 출력은 절연체 및 듀플렉서(상기 엘리먼트들은 도 1에 도시되지 않음)를 통해 안테나에 접속한다.
다양한 변형이 도 1에 도시된 송신기 실시예에서 이뤄질 수 있다. 예를 들어, 적은 또는 부가적인 필터, 버퍼 및 증폭기 스테이지가 송신 신호 경로에 제공될 수 있다. 도 1에 도시된 소정의 소자들은 소정의 실시예들에는 사용되지 않을 수 있다. 게다가, 상기 신호 경로내의 엘리먼트들은 다른 순서로 정렬될 수 있다. 게다가, 송신 신호 경로의 가변 이득은 VGA(도 1에 도시됨), 가변 감쇠기, 곱셈기, 다른 가변 이득 엘리먼트 또는 상기의 조합에 의해 제공될 수 있다. 또한, 직접 상향변환은 기저대역 신호들이 직접 RF로 상향변환되도록 사용될 수 있다.
송신기(100)는 셀룰라 통신 시스템과 같은 많은 통신 응용에 사용될 수 있다. 셀룰라 통신 시스템의 예들은 코드 분할 다중 액세스(CDMA) 통신 시스템, 시분할 다중 액세스(TDMA) 통신 시스템 및 아날로그 FM 통신 시스템을 포함한다. 다중 액세스 통신 시스템의 CDMA 기술의 사용은 양쪽 다 본 발명의 양수인에게 양도되고 여기서 참조되는 "위성 또는 지상 중계기를 사용하는 확산 스펙트럼 다중 액세스 통신 시스템"이란 명칭의 미국 특허 No. 4,901,307 및 "CDMA 셀룰라 전화 시스템의 파형을 생성하는 시스템 및 방법"이란 명칭의 미국 특허 No. 5,103,459에 개시되어 있다. CDMA 시스템은 일반적으로 이후에 여기서 참조되는 IS-95-A 표준으로 지칭되는 "이중 모드 광대역 확산 스펙트럼 셀룰라 시스템에 대한 TIA/EIA/IS-95-A 이동국-기지국 호환 표준에 따르도록 설계된다.
도 1에 도시된 바와 같이, 송신 신호 경로의 소정의 엘리먼트들에 대한 바이어스 전류는 이득 제어 회로(130)에 의해 생성된 이득 제어 신호에 기초하여 조절될 수 있다. 예를 들어, IF 버퍼(142), 혼합기(144) 및 RF VGA(146)의 바이어스 전류는 각각 이득 제어 신호(128a)의 값에 기초하여 생성되는 바이어스 제어 신호(162a, 162b, 162c)를 통해 바이어스 제어 회로(160a)에 의해 조절될 수 있다. 유사하게, PA 구동기(150)의 바이어스 전류는 이득 제어 신호(128a, 128b)에 기초하여 생성되는 바이어스 제어 신호(162d)를 통해 바이어스 제어 회로(160b)에 의해 조절될 수 있다. 이득 제어 신호(128a, 128b)는 디지털 처리기(110)(도 1의 띠줄로 도시됨) 또는 다른 제어 소스로부터 발생할 수 있는 이득 제어 신호(112)에 기초하여 생성될 수 있다.
일 실시예에서, BB 버퍼(122)로부터 PA 구동기(150)(필터(132)는 배제하고)까지의 송신 신호 경로는 하나 이상의 (예를 들어, 아날로그) 집적 회로내에서 형성된다. 일 실시예에서, 디지털 처리기는 또 다른(예를 들어, 디지털) 집적 회로상에 형성된다. 상기 이득 및 바이어스 제어 회로들은 디지털 처리기와 같은 동일한 집적 회로, 상기 송신 신호 경로를 형성하는데 사용된 집적 회로 또는 별개의 집적 회로상에 형성될 수 있다. 따라서, 인터페이스 신호들이 디지털 처리기로부터의 기저대역 신호들 및 상기 제어 회로로부터의 (예를 들어, 이득 및 바이어스)제어 신호들에 대해 제공된다.
도 1에서, I 및 Q 기저대역 신호들은 각각 다수의 분해능 비트들을 포함할 수 있다. 이것은 예를 들어, 디지털 필터로 2-레벨 디지털 신호를 필터링함으로써 비롯된다. 따라서 다수의 신호 라인들이 아날로그 회로로 디지털 처리기를 인터페이싱하는데 필요하다.
종래의 설계에서, I 및 Q 기저대역 신호들의 각각 8비트 분해능 비트들을 가지며, 상기 인터페이스는 8개의 데이터 라인 및 두 개의 클록 라인을 포함한다. 상기 데이터 라인은 I 및 Q신호들간에 시간 공유된다. 클록 라인들은 서로에 대해 위상이 다른(예를 들어, 180도) 두 개의 클록 신호들을 제공한다. 상기 데이터 라인들은 상기 클록의 하나의 위상에서 I 신호 및 클록의 다른 위상에서 Q 신호를 제공하는데 사용된다. 상기 설계에서, 데이터 및 클록 라인은 송신 신호 경로의 아날로그 회로의 성능을 떨어뜨릴 수 있는 잡음을 생성한다. 게다가, (10개) 데이터 및 클록 라인들은 디지털 및 아날로그 IC 상의 상응하는 수(10개)의 디바이스 핀들을 요구한다.
도 2는 I 및 Q 기저대역 신호에 대해 디지털 IC(200) 및 아날로그 IC(202)사이의 인터페이스의 실시예를 나타내는 블록선도이다. 도 2에 도시된 바와 같이, IC(200)내의 디지털 처리기(210)는 I 및 Q 데이터를 각각 인터페이스 회로(212a, 212b)에 제공한다. 일 실시예에서, I 및 Q 데이터의 각각은 데이터의 다수 비트들을 포함한다. 각 인터페이스 회로(212)는 각각의 데이터 입력을 수신하고, 상기 데이터를 아날로그 기저대역 신호로 변환하고, 상기 아날로그 기저대역 신호를 IC(202)에 제공한다. IC(202)내에서, I 및 Q 기저대역 신호들은 버퍼(222a, 222b)들에 각각 제공되고, 버퍼링된 신호들은 변조기(224)에 제공된다.
도 3은 인터페이스 회로(312)의 일 실시예의 개략도를 도시한다. 하나의 인터페이스 회로(312)는 도 2의 인터페이스 회로(212a, 212b) 각각을 형성하는데 사용될 수 있다. 상기 실시예에서, 인터페이스 회로(312)는 전류 미러(314)로 구성되는 한 세트의 P-채널 트랜지스터(314a-314n)들을 포함한다. 트랜지스터(314a-314n)의 게이트들 및 소스들은 파워 서플라이(Vcc)에 함께 접속한다. 트랜지스터(314a)의 드레인 및 트랜지스터(314a)의 게이트는 기준 전류(IREF)를 제공하는 전류 소스(316)에 접속된다. 트랜지스터(314b-314n)들 각각은 기준 전류(IREF)에 비례하는 특정 "미러" 전류를 제공하도록 구성된다. 특정 미러 경로에 대한 비례(또는 스케일링) 인자는 트랜지스터(314a)의 크기에 대한 각 경로의 트랜지스터의 크기의 비율에 따른다. 예를 들어, 트랜지스터(314b)는 트랜지스터(314a)의 크기의 두 배이면, 트랜지스터(314b)를 통하는 전류의 양은 기준 전류(IREF)의 약 두 배이다.
스위칭 어레이(318)는 트랜지스터(314b-314n)들에 접속한다. 스위치 어레이 (318)는 또한 상기 데이터 입력을 수신하고 디코딩하며, 전류를 트랜지스터 (314b-314n)들로부터 어레이의 출력으로 선택적으로 조정하는 어레이내의 한 세트의 스위치들을 구동시킨다. 상기 데이터 입력은 도 2에 도시된 I 데이터 또는 Q 데이터일 수 있다. 일 실시예에서, 스위칭 어레이(318)는 인터페이스 회로(312)의 출력으로 차동 전류 신호(IDATA)를 생성하는 회로를 포함한다.
아날로그 IC로 I 및 Q 기저대역 신호들을 제공하기 위한 인터페이스 회로(312)의 사용은 여러 장점들을 제공한다. 소정의 상기 이점들은 하기에 기술된다.
첫째로, I 및 Q 기저대역 신호들에 대한 차동 전류 신호를 제공하기 위해 신호 라인들 중 두 개 세트(즉, 모두 네 개의 라인)만이 요구된다. 대조적으로, 8개의 디지털 데이터 라인 및 두 개의 클록 라인들이 종래 설계에서 요구된다. 더 적은 수의 신호 라인들은 IC를 인터페이싱하는데 필요한 디바이스 핀들의 수를 감소시킨다.
둘째로, 차동 전류 신호(IDATA)는 일반적으로 낮은 임피던스 및 제한된(또는 감소된) 신호 진동을 갖는다. 대조적으로, 상기에 언급된 종래 설계의 디지털 신호들은 큰 신호 진동 및 급격한 변이 에지를 갖는다. 차동 전류 신호들은 따라서 종래의 디지털 신호들보다 훨씬 적은 잡음을 생성한다.
세 번째로, 차동 전류 신호들은 소스 및 목적 IC에서의 회로 복잡성을 감소시킬 수 있다. 개선된 성능을 위해(예를 들어, 광 대역폭, 선형성 등) 많은 고속 아날로그 회로들이 차동 전류 신호들에서 동작하도록 설계된다. (전압 신호 또는 디지털 신호들에 반대되는) 차동 전류 신호를 아날로그 IC에 제공함으로써, 버퍼링 및 전압-대-전류 변환 회로는 아날로그 IC내에는 요구되지 않으며, 따라서 설계를 간략하게 한다.
IS-95-A 사양에 따르는 CDMA 시스템에 대해, I 및 Q 데이터 각각은 1.2288 Mbps의 비트 레이트를 갖는다. 일 실시예에서, I 및 Q 데이터는 각각 필터링된 I 및 Q 데이터를 제공하도록 오버샘플링되고 필터링(예를 들어, 디지털 처리기내에서)된다. 샘플링된 데이터로부터의 아날로그 신호 생성이 샘플 레이트에서 이미지를 생성함은 공지되어 있다. I 및 Q 데이터를 (예를 들어, 16의 인자로) 오버샘플링함으로써, 이미지들은 오버샘플링 인자(상기 예에서 16)에 의해 주파수가 더 높게 푸시되며, 이미지의 필터링이 간략해진다. 오버샘플링으로, 상기 이미지들은 하기에 기술된 바와 같이, 단일 RC 망에 의해 필터링될 수 있다.
여러 집적 회로에 대해, 제조 프로세스의 변동은 정확한 소자 값(예를 들어, 정확한 저항기 및 캐패시터 값)을 생성하는 것을 어렵게 한다. 그러나, 소자 매칭은 일반적으로 상당히 우수한데, 이는 전체 IC가 일반적으로 유사한 프로세스 조건을 경험하기 때문이다. 따라서, 목표한 값의 ±30%내에서 정확한 값을 갖는 저항기를 제조하는 것은 어렵지만, 소정의 퍼센트내에서 두 개의 저항기들을 매칭시키는 것은 가능하다.
프로세스 변동이 존재하는 경우에도, 아날로그 IC내의 회로들은 규격에 따라 수행되도록 요구된다. IC로부터 IC로의 일관된 성능을 제공하기 위해, 상기 회로들은 IC상에서 정확하게 생성될 수 있는 기준 신호(또는 기준 값)와 연관하여 동작하도록 설계될 수 있다. 전자 회로에 대해, (상대적으로) 정확한 기준 전압(프로세스 변동을 넘는)을 제공하기 위해 대역 갭 기준 회로가 설계될 수 있다. 게다가, 대역 갭 기준 전압은 시간, 전력 공급 및 온도 변화에 대해 안정적이다. 상기 대역 갭 기준 전압은 IC내의 여러 회로들에 의해 사용되는 다른 기준 전압 및 전류를 생성하는데 사용될 수 있다.
도 4는 I 및 Q 기저대역 신호에 대해 디지털 IC(400) 및 아날로그 IC(402)사이의 인터페이스의 또 다른 실시예의 블록선도를 도시한다. 도 4에 도시된 바와 같이, IC(400)내의 디지털 처리기(410)는 각각 회로(412a, 412b)들과 인터페이싱하도록 I 및 Q 데이터를 제공한다. 각 인터페이스 회로(412)는 각각의 데이터 입력 및 IC(402)내의 기준 회로(422)로부터의 기준 신호(REF)를 수신하고, (부분적으로 기준 신호(REF)를 사용하여) 상기 데이터를 아날로그 신호로 변환시키고, 상기 아날로그 신호를 IC(402)내의 버퍼 및 변조기(424)에 제공한다. 기준 신호(REF)의 복제 또는 상기 기준 신호(REF)와 관련된 신호는 또한 점선으로 표시된 것처럼, 기준 회로(422)로부터 버퍼 및 변조기(424)로 제공될 수 있다.
기준 신호(REF)는 일반적으로 기준 전압(예를 들어, 대역 갭 기준 전압) 또는 기준 전류일 수 있다. 공통 기준 신호에 기초하여 인터페이스 회로 및 변조기를 동작시킴으로써, 상기 회로들은 하기에 기술된 바와 같이, 각각의 IC 상의 프로세스 변동에 대해 서로를 트래킹하도록 설계될 수 있다.
도 5는 도 4에 도시된 인터페이스 및 회로의 특정 실시예의 개략도를 도시한다. 도 5에 도시된 바와 같이, 디지털 IC(500)는 아날로그 IC(502)내의 기준 회로(522) 및 변조기(524)에 접속하는 인터페이스 회로(512)를 포함한다. 기준 회로(522), 인터페이스 회로(512) 및 변조기(524)는 도 4의 기준 회로(422), 인터페이스 회로(412) 및 변조기(424)에 각각 대응한다.
일 실시예에서, 기준 회로(522)는 전류 미러(534)에 접속된 전류 소스(532)를 포함한다. 일 실시예에서, 전류 소스(532)는 저항기를 통해 대역 갭 기준 전압을 제공함으로써 생성되는 기준 전류 I_REF를 제공한다. 상기 저항기는 하기에 기술되는 바와 같이, 원하는 회로 특성 및 기능에 따른 선택을 갖는 외부(즉, 개별) 저항기 또는 IC(502)상에 제조된 내부 저항기일 수 있다. 기준 전류 I_REF는 전류 미러(534)의 기준 경로(즉, N-채널 트랜지스터(534a)를 통해)로 제공된다. 미러 경로(즉, N-채널 트랜지스터(534b)를 통해)를 통과하는 전류는 IC(500)에 제공되는 기준 전류(IREF)를 포함한다. 일반적으로, IREF는 트랜지스터(534a)의 크기에 대한 트랜지스터(534b)의 크기의 비율에 의해 결정되는 비례 인자로 I_REF에 비례한다.
IC(500)내에서, 기준 전류(IREF)는 인터페이스 회로(512)에 제공된다. 일 실시예에서, 인터페이스 회로(512)는 스위치 어레이(544)에 접속된 전류 미러(542)를 포함한다. 구체적으로, 기준 전류(IREF)는 전류 미러(542)의 기준 경로(즉, P-채널 트랜지스터(542a)를 통해)에 제공된다. 트랜지스터(542a-542n)들의 게이트-소스 전압은 거의 동일하기 때문에, 각 미러 경로(즉, 트랜지스터(542b-542n)를 통해)를 통과하는 전류는 기준 경로(즉, 트랜지스터(542a)를 통해)를 통과하는 전류(IREF)와 관련된다. 비례 인자는 트랜지스터(542a)의 크기에 대한 특정 미러 경로의 트랜지스터의 크기의 비에 의해 결정된다. 트랜지스터(542b-542n)는 각 미러 경로에 대해 거의 동일한 전류(예를 들어, 1, 1, 1 등) 또는 지수적으로 증가하는 전류(예를 들어, 1, 2, 4 등) 또는 다른 전류 값들을 제공하도록 크기가 조정될 수 있다.
스위치 어레이(544)는 트랜지스터(542b-542n)에 접속되고 또한 데이터 입력을 수신한다. 스위치 어레이(544)는 상기 데이터 입력을 디코딩하고, 상기 디코딩된 데이터에 기초하여, 선택적으로 미러 경로로부터 스위치 어레이 출력으로 전류를 조정한다. 스위치 어레이(544)로부터의 전류 신호(IDATA)는 IC(502)에 제공된다. 도 5에 도시된 실시예에서, 전류 출력은 개선된 잡음 면역을 위해 차동 전류 신호로서 제공된다.
인터페이스 회로(512)는 디지털 대 아날로그 변환기(DAC)와 유사한 방식으로 실행된다. 따라서, 인터페이스 회로(512)로부터 재형성된 출력은 n*fs에서 이미지를 포함하며, 여기서 fs는 샘플 주파수(즉, 데이터 입력의 레이트)이고, n=1, 2, 3, ...이다. 인터페이스 회로(512)는 필터링을 용이하게 하기 위해 더 높은 주파수에 재형성된 신호의 이미지들을 푸시하도록 오버샘플링(예를 들어, 2, 4, 8, 16의 인자, 또는 다른 오버샘플링 비)될 수 있다.
도 5에 도시된 바와 같이, 전류 신호(IDATA)는 디지털 대 아날로그 변환으로부터의 출력과 일반적으로 관련된 바람직하지 않은 잡음 및 이미지를 제거하도록 RC 망에 의해 필터링된다. 구체적으로, 캐패시터(552)는 저항기(554a, 554b)의 한쪽 단부에 부가로 접속하는 차동 전류 신호(IDATA)간에 접속된다. 캐패시터(552) 및 저항기(554)는 IC(즉, IC(500) 또는 (502), 또는 양쪽 다)들 내에서 형성된 외부(즉, 개별) 소자 또는 내부 소자들일 수 있다. 일 실시예에서, 캐패시터(552)는 외부 소자(즉, IC내에서 실질적으로 형성될 수 있는 것보다 더 큰 값을 갖는)이며, 저항기(554)는 IC(502)내에 형성된 내부 소자들이다.
저항기(554a, 554b)들의 다른 쪽 단부는 변조기(524)의 전류 소스(558a, 558b)들에 접속한다. 일 실시예에서, 각 전류 소스(558)는 하기에 기술된 바와 같이, 기준 전류(I_REF)에 관련되는 바이어스 전류(IB)를 제공한다. 변조기(524)는 부가로 한 쌍의 차동 증폭기를 포함한다. 제 1 차동 증폭기는 전류 소스(558a)에 함께 접속된 에미터를 갖는 트랜지스터(562a, 562b)를 포함한다. 제 2 차동 증폭기는 전류 소스(558b)에 함께 접속하는 에미터를 갖는 트랜지스터(562c, 562d)들을 포함한다. 트랜지스터(562a, 562d)들의 베이스는 함께 접속하며 양의 캐리어 신호(VLO+)를 수신하고, 트랜지스터(562b, 562c)들의 베이스는 함께 접속하고 음의 캐리어 신호(VLO-)를 수신한다. 트랜지스터(562a, 562c)의 콜렉터들은 공급 전압(VCC)에 접속하는 저항기(564a)에 대해 함께 접속한다. 트랜지스터(562b, 562d)의 콜렉터는 공급 전압(VCC)에 접속하는 저항기(564b)에 함께 접속한다. 저항기(564a, 564b)들의 차동 전압은 변조기(524)로부터 출력 전압 신호(VOUT)를 형성한다.
일 실시예에서, 기준 전류(I_REF)는 대역 갭 기준 회로(도 5에 도시되지 않음)로부터의 대역 갭 기준 전압에 따른다. 일 실시예에서, 대역 갭 기준 전압은 다음과 같이 표현될 수 있는 기준 전류(I_REF)를 생성하기 위해 외부 저항기(즉, IC(502) 외부의 별개의 저항기)를 통해 제공된다.
Figure 112001021555148-pct00001
식 1
VREF는 대역 갭 기준 전압이고, RREF는 외부 기준 저항기의 값이다. 외부 저항기의 사용은 1.0(또는 0.1) 퍼센트의 허용오차를 갖는 개별 저항기가 쉽게 이용가능하기 때문에 정확한 기준 전류(I_REF)의 생성이 가능하다. 상기 기준 전류(IREF)는 전류 미러(534)의 특정 설계에 의해 결정된 바와 같이, 기준 전류(I_REF)에 비례하며, 다음과 같은 식으로 표시된다.
Figure 112007002082418-pct00015
식 2
α1은 전류 미러(534)와 연관된 스케일링 인자이다.
인터페이스 회로(512)는 기준 전류(IREF)의 스케일링된 버전인 차동 전류 신호(IDATA)를 생성한다. 스케일링 인자는 데이터 입력 및 전류 미러(542)의 특정 설계(즉, 트랜지스터(542a-542n)의 크기)에 의해 결정된다. 구체적으로, 트랜지스터 (542a)에 대한 각 트랜지스터(542b-542n)의 크기의 비는 각 전류 경로에 대해 스위칭되는 전류량을 결정한다. 상기 데이터 입력은 스위치 어레이(544)내의 스위치들 중 어느 스위치가 구동되는지를 결정하여, 그에 따라 전류 경로(들)이 스위치 어레이 출력으로 향하도록 한다. 상기 전류 신호(IDATA)는 이론상으로 다음과 같이 표현된다.
Figure 112007002082418-pct00016
식 3
x[n]은 데이터 입력의 값이며, h(t)는 DAC의 제로 차수 홀드 응답이며, N은 데이터 입력의 비트수이며, α2는 전류 미러(542)와 연관된 스케일링 인자이며.
Figure 112007002082418-pct00017
식 4
Figure 112007002082418-pct00018
식 5
이다.
8 비트 데이터 입력에 대해, x[n]은 0부터 255까지의 범위이며 2N은 256이다.
변조기(524)는 전류 신호(IDATA), 캐리어 신호(VLO), 로드 저항기(RL) 및 변조기 이득 또는 변환 인자(β)에 기초하여 전압 신호(Vout)을 생성한다. 전압 신호(VOUT)는 다음과 같이 표현된다.
Figure 112007002082418-pct00019
식 6
상기 상수들을 통합함으로써, 식 6은 다음과 같이 표현될 수 있다.
Figure 112007002082418-pct00020
식 7
전압 신호(VOUT)는 RL 대 RREF의 비, 데이터 입력 x[n], 대역 갭 기준 전압(VREF), 다양한 인자들을 고려한 스케일링 인자(A)의 함수임을 도7에서 확인할 수 있다. 스케일링 인자(A)는 각각 전류 미러(534, 542)와 연관된 스케일링 인자(α1, α2)를 포함한다. 상기 스케일링 인자는 우수한 회로 설계 기술을 실시함으로써 매칭될 수 있는(일반적으로 몇 퍼센트내의)트랜지스터의 크기 비에 기초하기 때문에 정확하게 세팅된다. 일반적으로, 상기 대역 갭 기준 전압(VREF) 및 외부 기준 저항기(RREF)는 또한 정확하게 세팅될 수 있다.
상기에 표시된 바와 같이, 내부 저항기(RL)의 값은 일반적으로 고도의 정확성으로 세팅될 수 없으며, 프로세스 변동에 따라 IC간에 30 퍼센트정도로 변동할 수 있다. 따라서, 전압 신호(VOUT)는 IC간에 광범위하게 변할 수 있다. 그러나, 상기 전압 신호(VOUT)는 일반적으로 후속 회로에서 사용하기 위해 전류 신호(IOUT)로 변환되고, V대 I 변환은 또 다른 내부 저항기(R1)를 통해 VOUT을 제공함으로써 달성된다. 전류 신호(IOUT)는 다음과 같이 표시된다.
Figure 112007002082418-pct00021
식 8
식 8로부터, 전류 신호(IOUT)는 일반적으로 우수한 회로 설계 가이드라인에 따라서 1 퍼센트내의 정확도로 고정될 수 있는 내부 저항기 RL 대 R1의 비의 함수임을 알 수 있다.
전압 신호(VOUT)가 직접(즉, V대 I 변환 없이)사용되는 경우에, 프로세스 변동에 대한 정확한 VOUT은 내부 기준 저항기(RREF)를 사용함으로써 생성될 수 있다. 식 7을 참조하면, 전압 신호(VOUT)는 양 저항기들이 내부적으로 동일한 IC상에 형성된다면 소정의 퍼센트내로 정확하게 고정될 수 있는 RL 대 RREF의 비에 의존한다.
따라서, 기준 저항기(RREF)는 회로의 원하는 특성에 따라 내부 또는 외부 저항기일 수 있다. 전압 신호(VOUT) 또는 전류 신호(IOUT)는 정확하게 설정될 수 있고, 프로세스 변동에 어느 정도 무관한 인자들에 주로 의존한다. 프로세스 변동에 대해 정확한 전압 신호(VOUT)를 생성하기 위해 외부 기준 저항기가 사용되며, 프로세스 변동을 통해 정확한 전류 신호(IOUT)를 생성하기 위해 내부 기준 저항기가 사용된다.
도 5의 변조기(524)의 특정 실시예에서, 전류 소스(558a)는 저항기(554a)를 통한 전류 신호(IDATA) 및 차동 혼합기(트랜지스터(562a, 562b)로 구성된)에 대해 전류 "싱크(sink)"를 제공한다. 상기에 나타난 바와 같이, 전류 신호(IDATA)는 기준 전류 (IREF)와 연관된다. 전류 신호(IDATA)가 기준 전류(IREF)의 증가 때문에 증가하면, 차동 혼합기를 통과하는 전류량은 바이어스 전류(IB)가 고정되는 경우, 양의 IDATA 에 대해 혼합기 컷오프를 발생시키면서 그에 대응하여 감소된다. 차동 혼합기의 성능(예를 들어, 대역폭, 선형성 등)은 더 작은 바이어스 전류에 기인하여 저하될 수 있다.
일 실시예에서, 기준 전류(IREF)의 변화에 기인한 성능 저하를 감소시키기 위해, 바이어스 전류(IB)는 기준 전류(IREF)(예를 들어, IB ≒ 2IREF, 또는 소정의 다른 값들)에 비례하도록 설계된다. 이것은 전류 미러의 기준 경로에 기준 전류(IREF)가 제공되고, 상기 미러 경로로부터 바이어스 전류(IB)가 제공되는 전류 미러를 사용함으로써 달성될 수 있다.
도 5에 도시된 특정 실시예는 여러 이점들을 제공한다. 먼저, 다섯 개의 신호 라인만이 I 및 Q 기저대역 신호(즉, I 및 Q 신호에 대해 네 개 라인 및 기준 신호에 대해 하나의 라인)에 대한 인터페이스를 제공하도록 요구된다. 따라서, 10개의 신호 라인을 사용하는 종래의 설계에 비해 적은 수의 디바이스 핀들이 IC들을 인터페이싱하도록 요구된다. 더 적은 디바이스 핀들은 더 적은 패키지를 발생시키고, 따라서 크기를 감소시킨다. 둘째로, 차동 전류 신호(IDATA)는 인터페이스에서 감소된 신호 진동을 발생시키며, 그로인해 상기 신호에 의해 생성되는 잡음을 더 적게 발생시키는 낮은 임피던스를 구동한다. 셋째로, 상기 차동 전류 신호는 디지털 및 아날로그 IC들의 회로 복잡성을 감소시킬 수 있다. 도 5에 도시된 바와 같이, 인터페이스 회로(512)는 신호 변환 없이 아날로그 IC로 직접 제공될 수 있는 전류 신호를 생성한다. 변조기(524)는 차동 전류 신호를 수신하고 상기 신호상에서 직접 동작할 수 있다. 따라서, I대 V 및 V대 I 변환 회로는 전류 인터페이스를 제공함으로써 요구되지 않게 된다. 넷째로, 디지털 및 아날로그 IC간의 기준 신호(IREF)의 공유는 두 개 IC간의 트래킹을 허용한다. 도 5에 도시된 바와 같이, 인터페이스 회로(512)로부터의 전류 신호(IDATA)는 기준 전류(IREF)에 따른다. 또한 상기 바이어스 전류(IB)는 상기에 기술된 바와 같이 기준 전류(IREF)를 트래킹하도록 설계될 수 있으며, 그로 인해 변조기가 인터페이스 회로를 트래킹하도록 허용한다. 이러한 인터페이스는 또한 IDATA가 (NMOS) 전류 소스로부터 생성되는 경우, 상기 전류가 DAC와 혼합기 사이에 공유되도록 할 수 있다.
도 5에 도시된 특정 실시예의 다양한 변형들이 가능하다. 예를 들어, 기준 회로(522)는 기준 신호(IREF)가 IC(500)로부터 IC(502)로 제공되는 경우에 디지털 IC(500)에서 형성될 수 있다. 디지털 IC의 기준 회로의 실행은 비록 이것이 소정의 응용들에 적합하고 유용할지라도, 디지털 IC상의 많은 양의 스위칭 잡음때문에 다소 모험적이다.
기준 회로(522)는 또한 프로그램가능한 기준 소스로서 설계될 수 있다. 예를 들어, 전류 소스(532)는 제어 입력 값에 따라 여러 기준 전류들을 제공하는 DAC를 포함할 수 있다. 프로그램가능한 기준 소스의 사용은 예를 들어, 회로 특성(예를 들어, 프로세스 변동을 고려하는 출력 신호 레벨)의 조절을 허용하도록, 또는 상기 입력 신호 레벨이 가변 이득을 제공하도록 변동시키는데 유용하다.
본 발명은 디지털 IC로부터 아날로그 IC로 I 및 Q 기저대역 신호들의 인터페이스에 대해 기술되었다. 본 발명은 또한 도 1에 도시된 바이어스 및 이득 제어 신호와 같은 제어 신호를 위해 사용된다. 송신 신호 경로의 회로 엘리먼트의 이득 및 바이어스 전류는 일반적으로 증분적으로 제어된다. 예를 들어, IS-95-A 표준은 0.5 dB 증분의 송신기 출력 전력 레벨의 조절을 요구한다. 다중 레벨 제어 신호는 일반적으로 IS-95-A 사양에 의해 요청된 바와 같이, 0.5 dB 증분의 이득 조절을 제공하는데 사용된다.
기저대역 신호들과 같이, 다중 레벨 제어 신호는 다수의 디지털 신호 라인을 사용함으로써 제공될 수 있다. 그러나, 이것은 일반적으로 많은 수의 디바이스 핀들이 요구되고, 많은 양의 잡음이 생성되기 때문에 바람직하지 않다. 아날로그 제어 신호는 잡음을 덜 생성하며 더 적은 디바이스 핀들을 사용하여 다수의 제어 레벨들을 제공할 수 있다.
이득 엘리먼트(예를 들어, VGA)의 이득은 이득 엘리먼트, 소자 값, 동작 디바이스의 특성 및 다른 것들의 설계와 같은 여러 요인들에 따른다. 상기 많은 요인들은 IC를 제조하는데 사용되는 프로세스에 따르며, 프로세스 변동은 일반적으로 소자 값의 광범위한 변동을 초래한다. 예를 들어, 레지스터 값은 IC사이에서 30 퍼센트 이상으로 변동할 수 있다. 유사하게, 트랜지스터의 베타는 하나의 IC로부터 다음 IC에 대해 2의 인자만큼 변동할 수 있다. 제어 회로 및 피-제어 엘리먼트간에 트래킹하는 레벨을 제공하기 위해, 기준 신호가 회로에 의해 제공될 수 있으며 공유될 수 있다.
도 6은 본 발명에 따라 제어 신호를 생성하는데 사용되는 회로들의 실시예의 블록선도를 도시한다. 제어 회로는 IC(600)상에 형성되고 피-제어 회로 엘리먼트는 IC(602)상에 형성된다. IC(602)는 기준 신호 REF를 생성하는 기준 회로(622)를 포함한다. 상기 기준 신호는 예를 들어, 대역 갭 전압에 기초한 대역 갭 기준 전압 또는 기준 전류일 수 있다. 기준 신호 REF는 IC(602)에서 IC(600)로 제공된다.
IC(600)내에서, 기준 신호 REF는 버퍼(612)에 의해 버퍼링되고 제어 회로 (614)에 제공된다. 제어 회로(614)는 또한 제어 입력을 수신하고 상기 버퍼링된 기준 신호 및 제어 입력에 기초하여 제어 신호를 생성한다. 일 실시예에서, 제어 신호는 전류 신호(ICONTROL)이다. 상기 제어 신호는 IC(600)에서 IC(602)로 제공된다.
IC(602)내에서, 제어 신호는 버퍼(624)에 의해 버퍼링되고 회로 엘리먼트 (626)에 제공된다. 버퍼(624)는 필요하면, 저항기를 통해 전류 신호를 통과시킴으로써 수신된 전류 신호로부터 제어 전압을 생성한다. 상기 저항기는 외부 저항기 또는 IC(602)상에 제조된 내부 저항기일 수 있다.
특정 실시예에서, 기준 회로(622)는 대역 갭 기준 전압 및 저항기에 기초하여 기준 전류(IREF)를 생성한다. 인터페이스 회로(614)는 그 후에 기준 전류의 스케일링된 버전인 제어 신호(ICONTROL)를 생성한다. 상기 스케일링은 제어 입력에 의해 부분적으로 결정된다. 상기 제어 전류 신호는 다음과 같이 표시된다.
Figure 112007002082418-pct00022
식 9
여기서 y[n]은 제어 입력이고 K는 기준 및 제어 회로(예를 들어, 기준 및 제어 회로내의 전류 미러)에 대한 스케일링 인자들을 고려하는 전체 스케일링 인자이다. 상기 제어 전류 신호는 버퍼(624)에 의해 버퍼링되고, 상기 버퍼링된 신호는 회로 엘리먼트(626)에 제공된다. 회로 엘리먼트(626)는 예를 들어, VGA, 혼합기, PA 구동기, 또는 다른 회로 엘리먼트일 수 있다.
도 6은 IC들간의 제어 신호의 인터페이스에 대한 특정 실시예를 도시한다. 본 발명은 셀룰라 전화기 송신기 및 수신기, 및 다른 회로들을 위한 제어 신호의 생성에 적용될 수 있다. 예를 들어, 아날로그 제어 신호는 예를 들어, 감쇠기, 혼합기, 전력 증폭기, 위상 동기 루프의 발진기, 조절가능한 필터 및 다른 회로들을 제어하기 위해 본 발명에 따라 생성될 수 있다. 본 발명은 피-제어 회로가 제 1 특성 세트를 갖는 제 1 집적 회로상에 제조되고, 제어 회로가 제 1 집적 회로의 상기 제 1 세트에 대해 독립적으로 변동할 수 있는 제 2 특성 세트를 갖는 제 2 집적 회로상에 제조되는 경우에 특히 유용하다.
본 발명의 소정의 실시예들은 BJT 및 MOSFET을 사용하여 형성된 회로가 기술되었다. 본 발명은 또한 FET, MESFET, HBT, PHEMT 등을 포함하는 다른 회로들로 실시될 수 있다. 또한, P-MOS 및 N-MOS는 본 발명을 실시하는데 사용될 수 있다. 상기에 사용된 바와 같이, "트랜지스터"는 일반적으로 임의의 동작 회로를 지칭하며, BJT 또는 MOSFET에 제한되지 않는다.
바람직한 실시예에 대한 상술한 내용은 당업자가 본 발명을 용이하게 제작하거나 사용하도록 제공된다. 상기 실시예들에 대한 여러 변형들은 당업자에게 명백하며, 여기에 정의된 일반 원리들은 본 발명의 특징을 사용하지 않고서 다른 실시예들에 적용될 수 있다. 본 발명은 여기에 도시된 실시예들에 한정되지 않으며, 상기에 개시된 원리들 및 신규한 특징들에 따른 최광위의 범위에 따른다.

Claims (117)

  1. 제 1 집적 회로 및 제 2 집적 회로간에 인터페이스 신호를 생성하기 위한 회로로서,
    기준 신호를 제공하기 위해 구성된 기준 회로;
    상기 제 1 집적 회로상에 형성되고 상기 기준 회로에 동작가능하게 접속되며, 상기 기준 신호 및 데이터 입력을 수신하고 그에 응답하여 상기 인터페이스 신호를 생성하도록 구성된 인터페이스 회로; 및
    상기 제 2 집적 회로상에 형성되고 상기 기준 회로에 동작가능하게 접속되며, 상기 인터페이스 신호를 수신하고 그에 응답하여 출력 신호를 제공하도록 구성된 회로 엘리먼트를 포함하며,
    상기 인터페이스 신호는 차동(differential) 전류 신호인 회로.
  2. 제 1항에 있어서, 상기 기준 회로는 상기 제 2 집적 회로상에 형성되는 것을 특징으로 하는 회로.
  3. 제 1항에 있어서, 상기 차동 전류 신호 사이에 접속된 적어도 하나의 캐패시터를 더 포함하는 것을 특징으로 하는 회로.
  4. 제 1항에 있어서, 상기 인터페이스 신호는 직교 송신기의 아날로그 동위상(I) 또는 직교위상(Q) 기저대역 신호를 나타내는 것을 특징으로 하는 회로.
  5. 제 1항에 있어서, 상기 기준 신호는 대역 갭 전압에 관련된 전압인 것을 특징으로 하는 회로.
  6. 제 1항에 있어서, 상기 기준 신호는 기준 전압 및 저항기로부터 생성된 전류인 것을 특징으로 하는 회로.
  7. 제 6항에 있어서, 상기 출력 신호는 전압 신호이며, 상기 저항기는 상기 제 1 및 제 2 집적 회로의 외부에 있는 것을 특징으로 하는 회로.
  8. 제 6항에 있어서, 상기 출력 신호는 전류 신호이며, 상기 저항기는 상기 제 2 집적 회로상에 형성되는 것을 특징으로 하는 회로.
  9. 제 6항에 있어서, 상기 인터페이스 회로는,
    상기 기준 신호를 수신하고, 두 개 이상의 미러 경로를 제공하도록 구성된 전류 미러; 및
    상기 전류 미러에 접속된 스위치 어레이를 포함하며, 상기 스위치 어레이는 상기 데이터 입력을 수신 및 디코딩하여 전류를 한 세트의 선택된 미러 경로로부터 상기 스위치 어레이의 출력으로 전달하도록 구성된 것을 특징으로 하는 회로.
  10. 제 1항에 있어서, 상기 데이터 입력은 적어도 4 비트 분해능을 포함하는 것을 특징으로 하는 회로.
  11. 제 10항에 있어서, 상기 데이터 입력은 적어도 8 비트 분해능을 포함하는 것을 특징으로 하는 회로.
  12. 제 1항에 있어서, 상기 인터페이스 회로는 2 이상의 오버샘플링 비에 의해 오버샘플링되는 것을 특징으로 하는 회로.
  13. 제 12항에 있어서, 상기 오버샘플링 비는 16 이상인 것을 특징으로 하는 회로.
  14. 제 1항에 있어서, 상기 회로 엘리먼트는 가변 이득 증폭기(VGA)인 것을 특징으로 하는 회로.
  15. 제 1항에 있어서, 상기 회로 엘리먼트는 변조기인 것을 특징으로 하는 회로.
  16. 제 15항에 있어서, 상기 변조기는,
    상기 인터페이스 신호에 접속된 한 쌍의 전류 소스; 및
    각각이 각 전류 소스에 접속되며, 캐리어 신호를 수신하고, 부분적으로 상기 캐리어 신호 및 인터페이스 신호에 기초한 출력 신호를 생성하도록 구성되는 한 쌍의 교차 접속된 차동 증폭기를 포함하는 것을 특징으로 하는 회로.
  17. 제 16항에 있어서, 상기 변조기의 각 전류 소스는 상기 기준 신호에 관련된 바이어스 전류를 제공하는 것을 특징으로 하는 회로.
  18. 제 1항의 회로를 포함하는 송신기.
  19. 제 1항의 회로를 포함하는 CDMA 셀룰라 전화기의 송신기.
  20. 제 1 집적 회로상에 형성되며, 제 1 데이터 입력을 수신하고 제 1 차동 전류 신호를 제공하도록 구성된 제 1 인터페이스 회로; 및
    제 2 집적 회로상에 형성되며, 상기 제 1 인터페이스 회로에 동작가능하게 접속되며, 상기 제 1 차동 전류 신호 및 캐리어 신호를 수신하고 그에 응답하여 출력 신호를 생성하도록 구성된 변조기를 포함하는 송신기의 회로.
  21. 제 20항에 있어서,
    상기 제 1 집적 회로상에 형성되며, 제 2 데이터 입력을 수신하고 제 2 차동 전류 신호를 제공하도록 구성된 제 2 인터페이스 회로를 더 포함하며,
    상기 변조기는 상기 제 2 차동 전류 신호를 수신하고 상기 제 2 차동 전류 신호에 응답하여 상기 출력 신호를 생성하도록 구성되는 것을 특징으로 하는 회로.
  22. 제 21항에 있어서, 상기 제 1 및 제 2 데이터 입력은 직교 송신기의 동위상(I) 및 직교위상(Q) 기저대역 신호에 대응하는 것을 특징으로 하는 회로.
  23. 제 21항에 있어서, 상기 각각의 제 1 및 제 2 차동 전류 신호들 사이에 접속된 캐패시터를 더 포함하는 것을 특징으로 하는 회로.
  24. 제 21항에 있어서, 상기 각각의 제 1 및 제 2 데이터 입력들은 8 비트 이상의 분해능을 갖는 것을 특징으로 하는 회로.
  25. 제 21항에 있어서, 상기 제 1 및 제 2 인터페이스 회로들은 상기 제 1 및 제 2 데이터 입력들의 레이트와 관련하여 오버샘플링된 레이트로 동작되는 것을 특징으로 하는 회로.
  26. 제 25항에 있어서, 상기 오버샘플링된 레이트는 16 이상인 것을 특징으로 하는 회로.
  27. 제 20항에 있어서,
    상기 제 2 집적 회로상에 형성되며, 기준 신호를 제공하도록 구성된 기준 회로를 더 포함하며,
    상기 제 1 인터페이스 회로는 상기 기준 회로에 접속되며, 상기 기준 신호를 수신하고 부분적으로 상기 기준 신호에 기초하여 상기 제 1 차동 전류 신호를 생성하도록 구성되는 것을 특징으로 하는 회로.
  28. 제 27항에 있어서, 상기 기준 신호는 기준 전압에 기초하여 생성된 전류인 것을 특징으로 하는 회로.
  29. 제 1 집적 회로상에 형성되며, 동위상(I) 및 직교위상(Q) 기저대역 신호들을 제공하도록 구성된 디지털 프로세서;
    상기 제 1 집적 회로상에 형성되며, 상기 디지털 프로세서에 접속된 제 1 및 제 2 인터페이스 회로로서, 상기 각 인터페이스 회로는 각각의 디지털 기저대역 신호를 수신하고 아날로그 기저대역 신호를 제공하도록 구성되며, 각각의 양자화된 아날로그 기저대역 신호는 적어도 4 비트 분해능을 포함하고 차동 전류 신호로서 형성되는, 제1 및 제2 인터페이스 회로; 및
    제 2 집적 회로상에 형성되며, 상기 제 1 및 제 2 인터페이스 회로에 동작가능하게 접속되며, 변조된 출력 신호를 제공하기 위하여 아날로그 기저대역 신호를 수신하고, 캐리어 신호를 이용해 아날로그 기저 대역 신호를 변조하도록 구성된 변조기를 포함하는 셀룰라 전화기의 송신기.
  30. 제 29항에 있어서, 상기 제 2 집적 회로 상에 형성되며, 기준 신호를 제공하도록 구성된 기준 회로를 더 포함하며,
    상기 각 인터페이스 회로는 상기 기준 회로에 접속하고 상기 기준 신호를 수신하도록 구성되며, 상기 아날로그 기저대역 신호는 부분적으로 상기 기준 신호에 기초하여 추가로 생성되는 것을 특징으로 하는 송신기.
  31. 기준 신호 및 디지털 데이터 입력에 응답하여 차동 전류 신호를 생성하기 위해 제 1 집적 회로(IC)에 형성된 인터페이스 회로; 및
    상기 차동 전류 신호에 기초하여 출력 신호를 생성하기 위해 제 2 집적 회로에 형성된 회로 엘리먼트를 포함하는 장치.
  32. 제 31항에 있어서, 상기 장치는 송신기인 것을 특징으로 하는 장치.
  33. 제 32항에 있어서, 상기 송신기는 직교 송신기인 것을 특징으로 하는 장치.
  34. 제 31항에 있어서, 상기 장치는 CDMA 전화기인 것을 특징으로 하는 장치.
  35. 제 31항, 제 32항 및 제 34항 중 어느 한 항에 있어서, 상기 기준 신호는 상기 제 2 집적 회로상의 기준 회로에 의해 생성된 것을 특징으로 하는 장치.
  36. 제 31항, 제 32항 및 제 34항 중 어느 한 항에 있어서, 상기 기준 신호를 생성하기 위한 기준 회로를 더 포함하는 것을 특징으로 하는 장치.
  37. 제 31항, 제 32항 및 제 34항 중 어느 한 항에 있어서,, 상기 차동 전류 신호 사이에 결합된 적어도 하나의 캐패시터를 더 포함하는 것을 특징으로 하는 장치.
  38. 제 31항, 제 32항 및 제 34항 중 어느 한 항에 있어서, 상기 디지털 데이터 입력은 아날로그 동위상(I) 및 직교위상(Q) 기저대역 신호인 것을 특징으로 하는 장치.
  39. 제 31항, 제 32항 및 제 34항 중 어느 한 항에 있어서, 상기 기준 신호는 전압 기준 신호인 것을 특징으로 하는 장치.
  40. 제 39항에 있어서, 상기 전압 기준 신호는 대역 갭 기준 신호에 기초하여 생성된 것을 특징으로 하는 장치.
  41. 제 31항, 제 32항 및 제 34항 중 어느 한 항에 있어서, 상기 기준 신호는 기준 전압 및 저항기로부터 생성된 전류인 것을 특징으로 하는 장치.
  42. 제 41항에 있어서, 상기 출력 신호는 전압 신호이며, 상기 저항기는 제 1 및 제 2 집적 회로 외부에 위치한 것을 특징으로 하는 장치.
  43. 제 41항에 있어서, 상기 출력 신호는 전류 신호이며, 상기 저항기는 상기 제 2 집적 회로에 형성된 것을 특징으로 하는 장치.
  44. 제 31항, 제 32항 및 제 34항 중 어느 한 항에 있어서, 상기 인터페이스 회로는 상기 기준 신호를 사용하여 적어도 두 개의 미러 경로들을 생성하는 전류 미러, 및 상기 차동 전류 신호를 생성하기 위해 상기 디지털 데이터 입력을 코딩하고 전류를 상기 미러 경로들 중 선택된 것들로부터 전달하는 스위치 어레이를 포함하는 것을 특징으로 하는 장치.
  45. 제 31항, 제 32항 및 제 34항 중 어느 한 항에 있어서, 상기 디지털 데이터 입력은 적어도 4 비트 디지털 데이터 입력인 것을 특징으로 하는 장치.
  46. 제 31항, 제 32항 및 제 34항 중 어느 한 항에 있어서, 상기 디지털 데이터 입력은 오버샘플링된 디지털 데이터 신호인 것을 특징으로 하는 장치.
  47. 제 31항, 제 32항 및 제 34항 중 어느 한 항에 있어서, 상기 회로 엘리먼트는 가변 이득 증폭기(VGA), 믹서, 및 전력 증폭기(PA) 드라이버중 소정의 것을 포함하는 것을 특징으로 하는 장치.
  48. 제 31항, 제 32항 및 제 34항 중 어느 한 항에 있어서, 상기 회로 엘리먼트는 변조기인 것을 특징으로 하는 장치.
  49. 제 48항에 있어서, 상기 변조기는 상기 차동 전류 신호에 결합된 한 쌍의 전류 소스, 및 한 쌍의 교차 접속된 차동 증폭기들을 포함하며, 상기 각각의 차동 증폭기는 각각의 전류 소스에 결합되며, 상기 차동 증폭기들은 캐리어 신호를 수신하고, 부분적으로 상기 캐리어 신호 및 상기 차동 전류 신호에 기초하여 상기 출력 신호를 생성하도록 동작하는 것을 특징으로 하는 장치.
  50. 제 49항에 있어서, 상기 변조기의 상기 각각의 전류 소스는 상기 기준 신호와 관련한 바이어스 전류를 제공하는 것을 특징으로 하는 장치.
  51. 제 48항에 있어서, 상기 변조기는 다이렉트 업컨버팅을 실행하는 것을 특징으로 하는 장치.
  52. 기준 신호 및 디지털 데이터 입력에 응답하여 차동 전류 신호를 생성하고, 상기 차동 전류 신호 사이에서 외부 용량성 필터링하도록 적응되는 인터페이스 회로; 및
    상기 차동 전류 신호에 기초하여 출력 신호를 생성하는 회로 엘리먼트를 포함하는 장치.
  53. 제 52항에 있어서, 상기 장치는 송신기인 것을 특징으로 하는 장치.
  54. 제 53항에 있어서, 상기 송신기는 직교 송신기인 것을 특징으로 하는 장치.
  55. 제 52항에 있어서, 상기 장치는 CDMA 전화기인 것을 특징으로 하는 장치.
  56. 제 52항, 제 53항 및 제 55항 중 어느 한 항에 있어서, 상기 디지털 데이터 입력은 아날로그 동위상(I) 및 직교위상(Q) 기저대역 신호인 것을 특징으로 하는 장치.
  57. 제 52항, 제 53항 및 제 55항 중 어느 한 항에 있어서, 상기 인터페이스 회로는 상기 기준 신호를 사용하여 적어도 두 개의 미러 경로들을 생성하는 전류 미러, 및 상기 차동 전류 신호를 생성하기 위해 상기 디지털 데이터 입력을 코딩하고 전류를 상기 미러 경로들 중 선택된 것들로부터 전달하는 스위치 어레이를 포함하는 것을 특징으로 하는 장치.
  58. 제 52항, 제 53항 및 제 55항 중 어느 한 항에 있어서, 상기 회로 엘리먼트는 가변 이득 증폭기(VGA), 믹서, 및 전력 증폭기(PA) 드라이버 중 소정의 것을 포함하는 것을 특징으로 하는 장치.
  59. 제 52항, 제 53항 및 제 55항 중 어느 한 항에 있어서, 상기 회로 엘리먼트는 변조기인 것을 특징으로 하는 장치.
  60. 제 54항에 있어서, 상기 변조기는 상기 차동 전류 신호에 결합된 한 쌍의 전류 소스, 및 한 쌍의 교차 접속된 차동 증폭기들을 포함하며, 상기 각각의 차동 증폭기는 각각의 전류 소스에 결합되며, 상기 차동 증폭기들은 캐리어 신호를 수신하고, 부분적으로 상기 캐리어 신호 및 상기 차동 전류 신호에 기초하여 상기 출력 신호를 생성하도록 동작하는 것을 특징으로 하는 장치.
  61. 제 60항에 있어서, 상기 변조기의 상기 각각의 전류 소스는 상기 기준 신호와 관련한 바이어스 전류를 제공하는 것을 특징으로 하는 장치.
  62. 제 60항에 있어서, 상기 변조기는 다이렉트 업컨버팅을 실행하는 것을 특징으로 하는 장치.
  63. 통신 장치의 전송 신호 경로에 사용하도록 적용되고, 기준 신호 및 디지털 데이터 입력에 따라, 외부에서 생성된 입력 차동 전류 신호에 응답하는 아날로그 집적 회로(IC)로서,
    상기 기준 신호를 생성하는 기준 회로; 및
    상기 차동 전류 신호에 기초하여 출력 신호를 생성하는 회로 엘리먼트를 포함하는 아날로그 집적 회로.
  64. 제 63항에 있어서, 상기 기준 신호는 전압 기준 신호인 것을 특징으로 하는 아날로그 집적 회로.
  65. 제 64항에 있어서, 상기 전압 기준 신호는 대역 갭 기준 신호에 기초하여 생성된 것을 특징으로 하는 아날로그 집적 회로.
  66. 제 63항에 있어서, 상기 기준 신호는 기준 전압 및 저항기로부터 생성된 전류인 것을 특징으로 하는 아날로그 집적 회로.
  67. 제 66항에 있어서, 상기 출력 신호는 전압 신호이며, 상기 저항기는 상기 아날로그 집적 회로 외부에 위치한 것을 특징으로 하는 아날로그 집적 회로.
  68. 제 66항에 있어서, 상기 출력 신호는 전류 신호이며, 상기 저항기는 상기 아날로그 집적 회로 상에서 형성되는 것을 특징으로 하는 아날로그 집적 회로.
  69. 제 63항에 있어서, 상기 회로 엘리먼트는 가변 이득 증폭기(VGA), 믹서, 및 전력 증폭기(PA) 드라이버 중 소정의 것을 포함하는 것을 특징으로 하는 아날로그 집적 회로.
  70. 제 63항에 있어서, 상기 회로 엘리먼트는 변조기인 것을 특징으로 하는 아날로그 집적 회로.
  71. 제 70항에 있어서, 상기 변조기는 상기 차동 전류 신호에 결합된 한 쌍의 전류 소스, 및 한 쌍의 교차접속된 차동 증폭기들을 포함하며, 상기 각각의 차동 증폭기는 각각의 전류 소스에 결합되며, 상기 차동 증폭기들은 캐리어 신호를 수신하고, 부분적으로 상기 캐리어 신호 및 상기 차동 전류 신호에 기초하여 상기 출력 신호를 생성하도록 동작하는 것을 특징으로 하는 아날로그 집적 회로.
  72. 제 71항에 있어서, 상기 변조기의 상기 각각의 전류 소스는 상기 기준 신호와 관련한 바이어스 전류를 제공하는 것을 특징으로 하는 아날로그 집적 회로.
  73. 제 70항에 있어서, 상기 변조기는 다이렉트 업컨버팅을 실행하는 것을 특징으로 하는 아날로그 집적 회로.
  74. 디지털 데이터 입력을 생성하는 디지털 프로세서; 및
    기준 신호 및 상기 디지털 데이터 입력에 응답하여 차동 전류 신호를 생성하는 적어도 하나의 인터페이스 회로를 포함하는 집적 회로.
  75. 제 74항에 있어서, 상기 적어도 하나의 인터페이스 회로는 상기 기준 신호를 사용하여 적어도 두 개의 미러 경로들을 생성하는 전류 미러, 및 상기 차동 전류 신호를 생성하기 위해 상기 디지털 데이터 입력을 코딩하고 전류를 상기 미러 경로들 중 선택된 것들로부터 전달하는 스위치 어레이를 포함하는 것을 특징으로 하는 집적 회로.
  76. 제 75항에 있어서, 상기 디지털 데이터 입력은 적어도 4 비트 디지털 데이터 입력인 것을 특징으로 하는 집적 회로.
  77. 제 76항에 있어서, 상기 디지털 데이터 입력은 오버샘플링된 디지털 데이터 신호인 것을 특징으로 하는 집적 회로.
  78. 기준 신호를 생성하는 단계;
    제 1 회로에 상기 기준 신호를 제공하는 단계;
    상기 제 1 회로에서 디지털 데이터 입력을 수신하는 단계;
    부분적으로 상기 디지털 입력 신호 및 상기 기준 신호에 기초하여 상기 제 1 회로에서 차동 전류 신호를 생성하는 단계;
    상기 차동 전류 신호를 상기 제 1 회로로부터 제 2 회로로 제공하는 단계;
    상기 제 2 회로에서 상기 차동 전류 신호를 수신하는 단계; 및
    상기 제 2 회로의 회로 엘리먼트로부터 출력 신호를 생성하는 단계를 포함하며, 상기 출력 신호는 적어도 부분적으로 상기 차동 전류 신호에 기초하는 방법.
  79. 제 78항에 있어서, 상기 기준 신호는 기준 전압으로부터 생성된 전류인 것을 특징으로 하는 방법.
  80. 제 78항에 있어서, 상기 차동 전류 신호를 필터링하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  81. 제 78항에 있어서, 상기 기준 신호에 관련된 신호를 상기 회로 엘리먼트에 제공하는 단계를 더 포함하며, 상기 출력 신호는 부분적으로 상기 기준 신호와 관련한 상기 신호에 기초하여 추가로 생성되는 것을 특징으로 하는 방법.
  82. 제 1 집적 회로(IC)에 형성되며, 기준 신호 및 디지털 데이터 입력에 응답하여 차동 전류 신호를 생성하는 수단; 및
    제 2 집적 회로(IC)에 형성되며, 상기 차동 전류 신호를 기초로 출력 신호를 생성하는 수단을 포함하는 시스템.
  83. 기준 신호 및 디지털 데이터 입력에 응답하여 차동 전류 신호를 생성하고, 상기 차동 전류 신호 사이에서 외부 용량성 필터링하도록 적응된 수단; 및
    상기 차동 전류 신호에 기초하여 출력 신호를 생성하는 수단을 포함하는 시스템.
  84. 통신 장치의 전송 신호 경로에 사용되고, 기준 신호 및 디지털 데이터 입력에 따라 외부에서 생성된 입력 차동 전류 신호에 응답하는 아날로그 집적 회로(IC)로서,
    상기 기준 신호를 생성하기 위한 수단; 및
    상기 차동 신호에 기초하여 출력 신호를 생성하는 수단을 포함하는 아날로그 집적 회로.
  85. 디지털 데이터 입력을 생성하는 수단; 및
    기준 신호 및 상기 디지털 데이터 입력에 응답하여 차동 전류 신호를 생성하기 위해 기준 신호에 응답하는 적어도 하나의 인터페이스 회로 수단을 포함하는 집적 회로(IC).
  86. 기준 신호 및 디지털 데이터 입력에 응답하여 차동 전류 신호를 생성하기 위해 제 1 집적 회로(IC)에 형성된 인터페이스 회로; 및
    상기 차동 전류 신호에 기초하여 출력 신호를 생성하기 위해 상기 제 1 집적 회로 외부에 형성된 회로 엘리먼트를 포함하는 장치.
  87. 제 86항에 있어서, 상기 장치는 송신기인 것을 특징으로 하는 장치.
  88. 제 86항에 있어서, 상기 장치는 CDMA 전화기인 것을 특징으로 하는 장치.
  89. 제 86항 내지 제 88항 중 어느 한 항에 있어서, 상기 기준 신호는 적어도 하나의 제 2 집적 회로상의 기준 신호에 의해 생성되거나, 상기 제 2 집적 회로에 결합된 것을 특징으로 하는 장치.
  90. 제 86항 내지 제 88항 중 어느 한 항에 있어서, 상기 기준 신호를 생성하기 위한 기준 회로를 더 포함하는 것을 특징으로 하는 장치.
  91. 제 86항 내지 제 88항 중 어느 한 항에 있어서, 상기 차동 전류 신호 사이에 결합된 적어도 하나의 캐패시터를 더 포함하는 것을 특징으로 하는 장치.
  92. 제 86항 내지 제 88항 중 어느 한 항에 있어서, 상기 디지털 데이터 입력은 아날로그 동위상(I) 및 직교위상(Q) 기저대역 신호인 것을 특징으로 하는 장치.
  93. 제 87항에 있어서, 상기 송신기는 직교 송신기인 것을 특징으로 하는 장치.
  94. 제 86항 내지 제 88항 중 어느 한 항에 있어서, 상기 기준 신호는 전압 기준 신호인 것을 특징으로 하는 장치.
  95. 제 94항에 있어서, 상기 전압 기준 신호는 대역 갭 기준 신호에 기초하여 생성된 것을 특징으로 하는 장치.
  96. 제 86항 내지 제 88항 중 어느 한 항에 있어서, 상기 기준 신호는 기준 전압 및 저항기로부터 생성된 전류인 것을 특징으로 하는 장치.
  97. 제 96항에 있어서, 상기 출력 신호는 전압 신호이며, 상기 저항기는 제 1 및 제 2 집적 회로 외부에 위치한 것을 특징으로 하는 장치.
  98. 제 96항에 있어서, 상기 출력 신호는 전류 신호이며, 상기 저항기는 상기 제 2 집적 회로에 형성된 것을 특징으로 하는 장치.
  99. 제 86항 내지 제 88항 중 어느 한 항에 있어서, 상기 인터페이스 회로는 상기 기준 신호를 사용하여 적어도 두 개의 미러 경로들을 생성하는 전류 미러, 및 상기 차동 전류 신호를 생성하기 위해 상기 디지털 데이터 입력을 코딩하고 전류를 상기 미러 경로들 중 선택된 것들로부터 전달하는 스위치 어레이를 포함하는 것을 특징으로 하는 장치.
  100. 제 86항 내지 제 88항 중 어느 한 항에 있어서, 상기 디지털 데이터 입력은 적어도 4 비트 디지털 데이터 입력인 것을 특징으로 하는 장치.
  101. 제 86항 내지 제 88항 중 어느 한 항에 있어서, 상기 디지털 데이터 입력은 오버샘플링된 디지털 데이터 신호인 것을 특징으로 하는 장치.
  102. 제 86항 내지 제 88항 중 어느 한 항에 있어서, 상기 회로 엘리먼트는 가변 이득 증폭기(VGA), 믹서, 및 전력 증폭기(PA) 드라이버 중 소정의 것을 포함하는 것을 특징으로 하는 장치.
  103. 제 86항 내지 제 88항 중 어느 한 항에 있어서, 상기 회로 엘리먼트는 변조기인 것을 특징으로 하는 장치.
  104. 제 103항에 있어서, 상기 변조기는 상기 차동 전류 신호에 결합된 한 쌍의 전류 소스, 및 한 쌍의 교차 접속된 차동 증폭기들을 포함하며, 상기 각각의 차동 증폭기는 각각의 전류 소스에 결합되며, 상기 차동 증폭기들은 캐리어 신호를 수신하고, 부분적으로 상기 캐리어 신호 및 상기 차동 전류 신호에 기초하여 상기 출력 신호를 생성하도록 동작하는 것을 특징으로 하는 장치.
  105. 제 104항에 있어서, 상기 변조기의 상기 각각의 전류 소스는 상기 기준 신호와 관련한 바이어스 전류를 제공하는 것을 특징으로 하는 장치.
  106. 제 103항에 있어서, 상기 변조기는 다이렉트 업컨버팅을 실행하는 것을 특징으로 하는 장치.
  107. 통신 장치의 전송 신호 경로에 사용되고, 기준 신호 및 디지털 데이터 입력에 따라 외부에서 생성된 입력 차동 전류 신호에 응답하며, 상기 기준 신호를 생성하는 기준 회로에 결합되며, 상기 차동 전류 신호에 기초하여 출력 신호를 생성하는 회로 엘리먼트를 포함하는 아날로그 집적 회로(IC).
  108. 제 107항에 있어서, 상기 기준 신호는 전압 기준 신호인 것을 특징으로 하는 아날로그 집적 회로.
  109. 제 108항에 있어서, 상기 전압 기준 신호는 대역 갭 기준 신호에 기초하여 생성된 것을 특징으로 하는 아날로그 집적 회로.
  110. 제 107항에 있어서, 상기 기준 신호는 기준 전압 및 저항기로부터 생성된 전류인 것을 특징으로 하는 아날로그 집적 회로.
  111. 제 110항에 있어서, 상기 출력 신호는 전압 신호이며, 상기 저항기는 상기 아날로그 집적 회로 외부에 위치한 것을 특징으로 하는 아날로그 집적 회로.
  112. 제 110항에 있어서, 상기 출력 신호는 전류 신호이며, 상기 저항기는 상기 아날로그 집적 회로에 형성된 것을 특징으로 하는 아날로그 집적 회로.
  113. 제 107항에 있어서, 상기 회로 엘리먼트는 가변 이득 증폭기(VGA), 믹서, 및 전력 증폭기(PA) 드라이버 중 소정의 것을 포함하는 것을 특징으로 하는 아날로그 집적 회로.
  114. 제 107항에 있어서, 상기 회로 엘리먼트는 변조기인 것을 특징으로 하는 아날로그 집적 회로.
  115. 제 114항에 있어서, 상기 변조기는 상기 차동 전류 신호에 결합된 한 쌍의 전류 소스, 및 한 쌍의 교차접속된 차동 증폭기들을 포함하며, 상기 각각의 차동 증폭기는 각각의 전류 소스에 결합되며, 상기 차동 증폭기들은 캐리어 신호를 수신하고, 부분적으로 상기 캐리어 신호 및 상기 차동 전류 신호에 기초하여 상기 출력 신호를 생성하도록 동작하는 것을 특징으로 하는 아날로그 집적 회로.
  116. 제 115항에 있어서, 상기 변조기의 상기 각각의 전류 소스는 상기 기준 신호와 관련한 바이어스 전류를 제공하는 것을 특징으로 하는 아날로그 집적 회로.
  117. 제 114항에 있어서, 상기 변조기는 다이렉트 업컨버팅을 실행하는 것을 특징으로 하는 장치.
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