JP4995639B2 - 半導体集積回路の設計装置および設計方法 - Google Patents

Description

本発明は半導体集積回路の設計装置および設計方法に関し、特にアナログ回路を含む半導体集積回路の自動レイアウトを行う設計装置および設計方法に適用して有益な技術に関するものである。

例えば、特許文献１には、アナログ回路に対する回路設計支援処理およびレイアウト設計支援処理を含んだ半導体集積回路の開発方法が示されている。回路設計支援処理では、アナログ回路を構成する複数種類の回路素子毎にレイアウト属性を一括指定する処理が行われる。レイアウト設計支援処理では、この指定されたレイアウト属性が反映され、各回路素子のレイアウトが行われる。このように、同種の回路素子に対してレイアウト属性を一括指定できるようにすることで、各回路素子毎に個別にレイアウト制約を付与する場合の手間を省くことができる。
国際公開第０４／０４２６２２号パンフレット

近年、アナログ・ディジタル混載の半導体集積回路（以下、ＬＳＩ）の設計において、アナログレイアウトパターン設計は、全体に占めるアナログ部の回路の割合が小さいにも関わらずレイアウトパターン設計の自動化が進んでおらず、レイアウト設計工数の多くを占めている。多様なアナログ・ディジタル混載製品を短期間で開発することが求められる今日において、これらの要求を満たすためには、アナログレイアウトパターン設計の自動化をいかに高い完成度で実現できるかが重要となる。

こうした中、特許文献１では、設計者が設計したＬＳＩの回路図データから、その回路図データ内の回路素子の接続関係（以下、回路トポロジと称する）を識別し、回路素子の種類毎にレイアウト制約を属性として一括指定する開発方法が示されている。また、階層的に書かれているアナログ部の回路図データに対して、レイアウト制約に基づいて最下層の自動レイアウトを実行し、その完成したレイアウトパターンを最適に組合せながらボトムアップで上位階層（即ちチップ全体）のレイアウトパターンを自動設計していくような開発方法が示されている。

しかしながら、ボトムアップによりレイアウトパターンを生成すると、必ずしも上位階層で必要とされるパターン形状にならないため、その組み合わせにおいて、デッドスペースを生じてしまう。図１２は、本発明の前提として検討した半導体集積回路の設計装置において、その問題点の一例を示す説明図である。図１２においては、複数のモジュールＭＤ１〜ＭＤ５がそれぞれ階層構造に設計されており、ＭＤ５がＭＤ４を含み、ＭＤ４がＭＤ２とＭＤ３を含み、ＭＤ３がＭＤ１を含む階層構造となっている。この場合、ＭＤ５が最上位層となる。

この階層構造に基づいて、下位層からレイアウト制約に基づいてボトムアップで自動レイアウトを行うと、まず、ＭＤ１に対応するレイアウトパターンＬＰ１が生成され、次いで、このＬＰ１およびその他所定のレイアウトパターンＬＰ１（ｉ，ｊ，ｋ）を含むレイアウトパターンＬＰ３が生成される。このＬＰ３はＭＤ３に対応する。以降同様にして、ＭＤ２に対応するレイアウトパターンＬＰ２と前述したＬＰ３を含むＬＰ４が生成され、次いでＬＰ５が生成される。ＬＰ４は、ＭＤ４に対応し、ＬＰ５（図示せず）はＭＤ５に対応する。

レイアウト設計を行う際、回路面積低減等の観点から、理想的には、矩形のエリア内に無駄なスペースがなく回路素子（またはモジュール）が配置されることが望ましい。しかしながら、ボトムアップによる方式では、図１２に示すように、例えば、ＬＰ３が、それぞれ異なる矩形形状を備えると共にその形状に固定されたＬＰ１およびＬＰ１（ｉ，ｊ，ｋ）に基づいて生成されるため、無駄なスペース（即ちデットスペース）の発生を回避することは困難である。このデットスペースは、上位の階層に進むにつれて積み重なり、その結果、最上位階層における面積の誤差が大きくなる。このため、一般的には、デットスペースを低減するためのレイアウト修正が人手によって行われる。しかし、このレイアウト修正には、設計者の高度なスキルと共に多大な工数を要し、レイアウト設計効率の向上を妨げる要因となっていた。

そこで、本発明の目的の一つは、設計期間の短縮を実現可能な半導体集積回路の設計装置および設計方法を提供することにある。なお、本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本発明の一実施の形態による半導体集積回路の設計装置は、階層的に設計された複数のモジュールに対して、コンピュータシステムを用いて自動レイアウトを行うものである。この際に、コンピュータシステムは、まず、各モジュール毎に、それぞれ面積値を一定として、縦横の寸法を可変することで複数の形状候補を生成する。次いで、この複数の形状候補の数を絞り込むため、各モジュールに含まれるデバイスやモジュールに対して予め設定されている配置制約を参照し、この配置制約に伴って最低限必要な寸法を満たせない形状候補を除外する。続いて、これによって絞り込まれた各モジュールの形状候補の中から、最適な形状を探索する。この探索の際には、自身のモジュールの上位層のモジュール形状を参照し、この上位層のモジュール形状内に収まるような自身のモジュール形状を探索する。そして、この探索したモジュール形状を制約条件として、自身に含まれるデバイスやモジュールを、この制約条件としたモジュール形状内に収まるように自動配置する。

このように、各モジュール毎に形状候補を生成して、その中から自身の上位層のモジュール形状に適合する形状を探索し、この探索した形状を満たすように自動配置を行うことで、デッドスペースが小さい自動レイアウト結果を生成可能となる。これによって、その後の人手等によるレイアウト修正作業等を低減でき、設計期間の短縮が実現できる。また、自動レイアウトの際に、各モジュールの形状候補を絞りこんでいるため、実効的な時間で最適な形状を探索することが可能となる。

なお、前述したようなコンピュータシステムの処理において、場合によっては、制約条件として定めたモジュール形状の面積値自体が足りず、物理的に制約条件を満たす解が得られない場合も起こり得る。このような場合には、コンピュータシステムに、この物理的に制約条件を満たせないモジュールを検出させ、当該モジュールの面積値を自動で更新させ、この更新した面積値に基づいて前述したような自動レイアウト処理を行わせるといったループ処理を実行させればよい。これによって、最終的には最適解を得ることが可能となる。

本発明の一実施の形態による半導体集積回路の設計装置および設計方法を用いることで、デッドスペースが小さい自動レイアウト結果を生成可能となり、設計期間の短縮が実現可能となる。

以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態による半導体集積回路の設計装置において、その処理内容の概要を示す説明図である。本実施の形態による設計装置は、コンピュータシステムによるプログラム処理によって実現され、まず、トップダウンによる自動レイアウト処理を行った後に、ボトムアップによる自動レイアウト処理を行うことが主要な特徴となっている。トップダウンによる自動レイアウト処理では、図１に示すように回路図データ、パッドロケーションおよびモジュール面積初期値を基に、最上位層から下位層に向けて、各モジュールの最適形状と最適ピン配置の取得を目的とした処理を行う。

すなわち、最上位層となるモジュールＭＤ５のレイアウト形状（面積や縦横寸法）を定めた後、このＭＤ５のレイアウト形状に適合するように、その１つ下位層となるモジュールＭＤ４のレイアウト形状を定める。以降同様にして、直近上位のレイアウト形状に適合するように、各下位層のモジュールＭＤ３，ＭＤ２，ＭＤ１のレイアウト形状を定める。

このようにして各モジュールのレイアウト形状が定まった後は、このレイアウト形状を制約として、ボトムアップによる自動レイアウト処理を行う。すなわち、モジュールＭＤ１やＭＤ２において、自身のレイアウト形状の制約を満たすように実際のデバイスを配置し、次いで、モジュールＭＤ３において、自身のレイアウト形状の制約を満たすように、ＭＤ１やその他所定のモジュール（図示せず）を配置する。以降、同様にして、モジュールＭＤ４やＭＤ５に実際のデバイス（実際のモジュール）を配置する。

図２は、図１の設計装置において、その詳細な処理内容の一例を示すフロー図である。図２に示すように、本実施の形態の設計装置は、まず、面積制御ファイル２０と回路図データ２１を基に、モジュールＰＣｅｌｌを生成する（Ｓ２０１）。面積制御ファイル２０は、各モジュールの面積や寸法を定めるデータである。初期状態では、例えば、各モジュールの回路規模等に基づく面積と、最上位層の寸法などが定められている。回路図データは、各モジュール毎に階層化された回路図に加えて、その階層化された各回路図内の各デバイス（又は各モジュール）に対する配置制約なども含まれている。

モジュールＰＣｅｌｌとは、レイアウト寸法が可変（言い換えれば複数のレイアウト寸法の選択肢を備えた）セル（又はモジュール）である。例えば、回路図においてＭＯＳトランジスタ（セル）のゲート幅やゲート長が定義された場合、当該ＭＯＳトランジスタの実際のレイアウト寸法は、複数の選択肢を持つことが可能である。これは、例えばゲートを所謂フィン構造にすることなどで、レイアウトのアスペクト比はある程度自由に変更することができるからである。これにより、ＭＯＳトランジスタ等の組合せによって構成されるモジュールのレイアウト寸法もある程度自由に変更できることになる。

次いで、詳細は図３で述べるが、このようなモジュールＰＣｅｌｌや配置制約に基づいて、各モジュールのモジュール形状の解析を行う（Ｓ２０２）。ここでの処理は、簡単に説明すると、各モジュールが取り得るモジュール形状の選択肢を絞り込むような処理を行う。続いて、このＳ２０２で定めた各モジュール形状の選択肢を制約条件として、デバイスの自動配置を行う（Ｓ２０３）。ここで、一般的なレイアウト設計ツールでは、このモジュール形状の制約条件を満たすようにデバイスの自動配置を行うが、満たせない場合は、モジュール形状の境界をはみ出して配置が行われる。

そこで、詳細は図７で述べるが、Ｓ２０４においてモジュール面積の解析を行い、Ｓ２０５において、各モジュールが、制約として与えられたモジュール面積をオーバーしていないかを判定する。オーバーしていない場合は、レイアウトパターンデータ（配置パターンデータ）２２が完成し、オーバーした場合は、Ｓ２０６においてループ処理の回数が予め定めた制限値以内かを判定する。ここで、制限値を超えた場合は、エラーレポート２３を出力し、制限値以内であれば、面積制御ファイルの更新を行って（Ｓ２０７）、再びＳ２０１に戻ってループ処理を繰り返す。すなわち、面積オーバーが発生したモジュールに対してその制約条件となるモジュール面積を拡大し、場合によっては、最上位となるトップの面積や形状を変更する。

図３は、図２のフローにおいて、そのモジュール形状解析（Ｓ２０２）の処理内容例を示すフロー図である。まず、配置制約を含む回路図データ２１、モジュールＰＣｅｌｌデータ３０および面積制御ファイル２０を基に、モジュール面積の算出およびモジュール形状候補の生成を行う（Ｓ３０１）。この際に、階層下の各モジュール形状候補は、面積制御ファイル２０として定義されているモジュール面積、モジュール最小幅及び最大幅を元に、面積を一定とした上で、モジュールの幅が最小幅以上且つ最大幅以下となる範囲で、連続的に生成する。

図４は、図３におけるモジュール形状候補生成（Ｓ３０１）の処理内容例を示す説明図である。このＳ３０１の処理では、図４に示すように、モジュール面積Ｓを一定として、モジュール幅を最小幅ｍｉｎと最大幅ｍａｘの範囲で連続的に可変し、複数のモジュール形状候補を生成する。この際に、モジュール面積Ｓは、初期状態ではモジュール内の回路規模等に基づいて算出される。ただし、この大きさは、図２のＳ２０７で述べたように、場合によっては自動更新される。

このＳ３０１の処理によって、図４に示すように階層下の各モジュール形状の選択肢が複数生成されるが、この数は、数十ケース〜数百ケースに及ぶこともある。したがって、このままでは、選択肢の数が多すぎて、それぞれが複数の選択肢を備えた複数のモジュール形状の中から最上位層のレイアウトパターンに適した形状を探索する際に、多大な時間を要してしまう。そこで、Ｓ３０２〜Ｓ３０４において、モジュール形状決定要素を抽出し、この抽出した要素毎にモジュール幅の最大幅および最小幅を算出する処理を全て要素に対して行う。そして、これによって、モジュール形状候補を限定し、この限定したモジュール形状の選択肢を制約条件として生成する（Ｓ３０５）。

Ｓ３０２におけるモジュール形状決定要素は、回路図データ２１内に含まれる各配置制約に該当する。この配置制約は、例えば特許文献１に記載された各種レイアウト属性（制約）のように、レイアウト自動生成ツールが一般的に備えているものである。一例としては、例えば、デバイスの配置方向などを規定するデバイスジェネレーション制約や、差動デバイスなどの対象配置を規定するマッチング制約や、複数デバイスのグループ配置を規定するグリッドフォーム制約や、デバイスの相対配置を規定するセルプラン制約など様々なものが挙げられる。

図５は、図３におけるモジュール形状候補の限定（Ｓ３０５）の処理内容例を示す説明図である。図３のＳ３０１の処理によって、数十ケース〜数百ケースにも及ぶモジュール形状の選択肢が生成されるが、図５では、これを簡略化して９ケースの選択肢が生成されているものとする。ここで、Ｓ３０２〜Ｓ３０４の処理に伴い配置制約による最小幅および／または最大幅が導入されると、図５に示すように、この選択肢を数ケース〜数十ケースに限定することが可能となる。

図５では、例えば５個のデバイス（ＰＣｅｌｌ）Ｍ１〜Ｍ５をある一方向に整列配置するような配置制約が規定されており、この制約を満たすためにはモジュールの一方の辺に最小幅Ｗｍｉｎ、他方の辺に最小幅Ｈｍｉｎを最低でも確保する必要がある。したがって、各辺がこれらを下回る選択肢は現実解として実現しないため選択肢から除外することができ、図５の場合には、選択肢を９ケースから５ケースに限定することができる。

このようにしてモジュール形状の選択肢を限定した以降は、この選択肢をモジュール形状制約３１として図２のＳ２０３においてデバイスの自動配置を行う。ここで、各階層のモジュールに対して自動配置を行う際には、モジュール形状制約３１に含まれる選択肢の中から上位階層のモジュール形状に適合するものが選択される。図６は、図２におけるデバイス自動配置（Ｓ２０３）の処理内容例を示す説明図である。図６に示すように、最上位層となるトップのレイアウトパターンＬＰｔｏｐに対しては、予めアスペクトレシオ（縦横比）や幅（横寸法）Ｗｔ及び高さ（縦寸法）Ｈｔを面積制御ファイル２０として与えておく。

一方、このトップのレイアウトパターンＬＰｔｏｐの下層に位置する各モジュールのレイアウトパターン（モジュール形状）ＬＰ１，…，ＬＰｎに対しては、図３で述べたような処理により、それぞれ、面積Ｓ［１］，…，Ｓ［ｎ］が固定され、各レイアウトパターン毎に幅および高さの選択肢が与えられている。そして、それぞれのレイアウトパターンＬＰ１，…，ＬＰｎの幅および高さは、トップのレイアウトパターンＬＰｔｏｐの幅Ｗｔおよび高さＨｔに基づいて、全てのレイアウトパターンＬＰ１，…，ＬＰｎがこのＷｔ×Ｈｔのエリア内に効率的に配置できるように自動選択される。

同様に、この各レイアウトパターンＬＰ１，…，ＬＰｎの更に下層に位置する各モジュールのレイアウトパターンＬＰ１１，…，ＬＰ１ｍ、ＬＰｎ１，…，ＬＰｎｋに対しても、図３で述べたような処理によりそれぞれ幅および高さの選択肢が与えられている。そして、それぞれのレイアウトパターンＬＰ１１，…，ＬＰ１ｍ、ＬＰｎ１，…，ＬＰｎｋの幅および高さは、既に選択されたレイアウトパターンＬＰ１，…，ＬＰｎの幅および高さに適合するように自動選択される。

なお、このような自動選択機能は、例えば、株式会社ソリトンシステムのアナログセルレベル配置配線ツールであるＮｅｏＣｅｌｌ（登録商標）といった公知のツールに備わっている。本実施の形態では、このようなツールに対して、前述したような処理を用いてモジュール形状の絞り込んだ選択肢を自動的に与えてやることで、トップのレイアウト形状に見合った各モジュールのレイアウトパターンを自動的に生成できるようにしたことが主要な特徴となっている。つまり、従来においては、下位層の形状が定まらないことにはその上位層の形状も定まらないという考えのもとでレイアウト設計を行っていたため、ボトムアップ設計により一旦全体のレイアウトを自動構築し、その後、上位階層の形状に見合うように人手で修正を行っていた。この場合、前述したように、デットスペースの修正等に多大な時間を要する問題が生じていた。

しかしながら、各モジュールのレイアウト面積が回路規模等によってある程度限定できることと、そのレイアウト形状もある程度自由に調整できることを考慮すると、各モジュールの形状候補として選択肢を与えてやれば、ツールのプログラム処理によってトップのレイアウト形状に見合ったものを自動的に見つけ出すことが可能である。ただし、この際に、ツールの実際のプログラム処理では各モジュール形状の選択肢を逐次組合せながら最適解を見つけ出すためのループ処理を繰り返すことになるため、選択肢の数が多い場合は解が見つけられない恐れがある。そこで、図３の処理を用いて、この選択肢の数を限定することでこの問題を解決し、複数の階層からなるアナログ回路に対して、予め定めたトップのレイアウト形状に見合ったレイアウトパターンの自動生成を可能にする。そして、このようにして定まったレイアウトパターンは、結果的にデッドスペースが小さいものとなるため、その後に若干人手による調整が行われるとしても、その作業量が少なくてよい。

ところで、このようにして各階層のレイアウトパターンを定めた際、各階層のレイアウトパターンが前述したモジュール形状制約３１を満たすようなものであれば問題は生じないが、このモジュール形状制約３１の初期段階では可能な限り小さいモジュール面積が設定されているため、場合によっては満たせない場合が起こり得る。モジュール形状制約３１を満たせない場合でも、自動配置配線ツールは、モジュール形状制約３１によって定められる各モジュール形状の境界（バウンダリ）を超えて配置を行う。そこで、図２のＳ２０４においてモジュール面積の解析を行う。

図７は、図２のフローにおいて、そのモジュール面積解析（Ｓ２０４）の処理内容例を示すフロー図である。図８は、図７の処理に伴うデバイス領域とモジュール面積データの関係を示す説明図である。モジュール面積解析（Ｓ２０４）では、モジュール形状制約３１によって定められる各モジュール形状に対してバウンダリ外配置が発生した際に解析を行う。この際には、まず、デバイス自動配置（Ｓ２０３）によって生成した各モジュールのレイアウトパターンデータ２２ａから、図８に示すように、実際にデバイスが配置されるデバイス領域（ウェルを含む）を検出し、その面積値を算出する（Ｓ７０１）。次いで、この算出した面積値と、面積制御ファイル２０によって定められるモジュール面積データの面積値とを比較する（Ｓ７０２）。

ここで、このデバイス領域の面積値がモジュール面積データの面積値をオーバーしている場合は、物理的にモジュール形状制約３１を満たせないということであるため、図２のＳ２０７において該当するモジュール面積データの面積値を増やしたり、モジュールの幅又は高さの最大値を変えることなどで面積制御ファイルの更新を行う。そして、再び、この更新したモジュール面積データに基づいてモジュール形状解析（Ｓ２０２）およびデバイス自動配置（Ｓ２０３）を行うことで、最終的には最適なレイアウト形状を得ることが可能となる。なお、バウンダリ外配置が生じた場合でも、図９に示すように、そのはみ出した領域が必ずしもデバイス領域ではなく、デバイス領域以外（すなわちデッドスペース領域）となる場合もあるため、この点を加味してバウンダリ外配置有無の判断を行う必要がある。

図１０は、本発明の一実施の形態による半導体集積回路の設計装置において、その設計対象となる半導体集積回路の構成例を示す概略図である。図１１は、本発明の一実施の形態による半導体集積回路の設計装置において、その設計対象となる半導体集積回路の他の構成例を示す概略図である。図１０に示す半導体集積回路は、その最上位階層となるトップ（ＴＯＰ）の下層に、アナログセルからなるモジュール（ＢＬＫ Ｂ，Ｄ，Ｅ，Ｆ）や、スタンダードセルからなるモジュール（ＢＬＫ Ｃ，Ｘ）や、これらを含むことでアナログセルとスタンダードセルが混在したモジュール（ＢＬＫ Ａ）を含んでいる。

また、図１１に示す半導体集積回路は、その最上位階層となるトップ（ＴＯＰ）の下層に、スタンダードセルからなるモジュール（ＢＬＫ Ａ〜Ｆ，Ｘ）のみを含んでいる。スタンダードセルでは、各セル（デバイス）のレイアウト形状が固定されるが、そのセル配置の組合せ方によって、セルの集合体となるモジュール形状はある程度の可変範囲を持つ。一方、アナログセルでは、前述したＰＣｅｌｌのように各セル（デバイス）のレイアウト形状が可変であるため、その分モジュール形状の可変範囲も広くなる。これら何れの場合においても、図３で述べたようなモジュール形状解析によってモジュール形状の選択肢を絞り込み、また、場合によっては図７で述べたようなモジュール面積解析によって面積制御ファイルの更新を行うことで、デッドスペースを小さくするような自動設計が可能となる。

以上、本実施の形態による半導体集積回路の設計装置を用い、トップダウン処理によって、上位モジュールで必要とされる形状を元に、下位モジュールの形状を最適化することで、モジュール内のデッドスペースが低減し、後の人手による作業工数を大幅に削減できる。また、モジュール形状解析およびモジュール面積解析を行うことにより、現実的な処理時間でモジュールの形状、面積を最適化することができる。これらによって、半導体集積回路の設計期間の短縮が実現可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

本発明による半導体集積回路の設計装置は、特に、アナログ・ディジタル混在のミックスドシグナル、またはシステムＬＳＩなどといった半導体集積回路を対象とするレイアウト設計装置に適用して有益な技術であり、これに限らず、アナログ回路のみや場合によってはディジタル回路のみを対象とするレイアウト設計装置を含めて広く適用可能である。

本発明の一実施の形態による半導体集積回路の設計装置において、その処理内容の概要を示す説明図である。 図１の設計装置において、その詳細な処理内容の一例を示すフロー図である。 図２のフローにおいて、そのモジュール形状解析の処理内容例を示すフロー図である。 図３におけるモジュール形状候補生成の処理内容例を示す説明図である。 図３におけるモジュール形状候補の限定の処理内容例を示す説明図である。 図２におけるデバイス自動配置の処理内容例を示す説明図である。 図２のフローにおいて、そのモジュール面積解析の処理内容例を示すフロー図である。 図７の処理に伴うデバイス領域とモジュール面積データの関係を示す説明図である。 図７の処理に伴うバウンダリ外領域とデッドスペース領域の関係を示す説明図である。 本発明の一実施の形態による半導体集積回路の設計装置において、その設計対象となる半導体集積回路の構成例を示す概略図である。 本発明の一実施の形態による半導体集積回路の設計装置において、その設計対象となる半導体集積回路の他の構成例を示す概略図である。 本発明の前提として検討した半導体集積回路の設計装置において、その問題点の一例を示す説明図である。

符号の説明

２０ 面積制御ファイル
２１ 回路図データ
２２，２２ａ レイアウトパターンデータ
２３ エラーレポート
３０ ＰＣｅｌｌデータ
３１ モジュール形状制約
ＬＰ レイアウトパターン
Ｍ デバイス
ＭＤ，ＢＬＫ モジュール

Claims (3)

1. コンピュータシステムによるプログラム処理によって実現され、複数のモジュールが階層構造で設計された半導体集積回路を対象に自動レイアウトを行う設計装置であって、
   前記コンピュータシステムは、
   前記複数のモジュールのそれぞれを対象に、面積値を一定として縦横の寸法を連続的に可変することで、各モジュール毎に形状候補を複数生成する第１機能と、
   前記第１機能によって生成された複数の形状候補の中から、各モジュール毎に、自身に含まれるデバイスまたはモジュールに対して予め設定されている配置制約に基づいて、現実解として有り得る単数または複数の形状候補に絞り込む第２機能と、
   前記第２機能によって絞り込まれた各モジュール毎の単数または複数の形状候補の中から、自身の上位階層に位置するモジュールの形状に適合する形状を探索し、この探索した形状内に収まるように自身に含まれるデバイスまたはモジュールを自動配置する第３機能と、
   前記第３機能が自動配置を行った結果、前記探索した形状に収まらずに自動配置が行われたモジュールが存在した場合に、このモジュール内で実際にデバイスまたはモジュールが配置されている領域の面積を算出し、この算出された面積値が前記第１機能で複数の形状候補を生成した際に用いた面積値よりも大きい場合、面積値を変更して再び前記第１機能に各モジュール毎の形状候補を複数生成させる第４機能とを有することを特徴とする半導体集積回路の設計装置。
2. 請求項１記載の半導体集積回路の設計装置において、
   前記複数のモジュールの一部または全部は、アナログモジュールであることを特徴とする半導体集積回路の設計装置。
3. コンピュータシステムによるプログラム処理を用い、複数のモジュールが階層構造で設計された半導体集積回路を対象に自動レイアウトを行う設計方法であって、
   前記コンピュータシステムに、
   前記複数のモジュールのそれぞれを対象に、面積値を一定として縦横の寸法を連続的に可変することで、各モジュール毎に形状候補を複数生成する第１処理と、
   前記第１処理によって生成された複数の形状候補の中から、各モジュール毎に、自身に含まれるデバイスまたはモジュールに対して予め設定されている配置制約に基づいて、現実解として有り得る単数または複数の形状候補に絞り込む第２処理と、
   前記第２処理によって絞り込まれた各モジュール毎の単数または複数の形状候補の中から、自身の上位階層に位置するモジュールの形状に適合する形状を探索し、この探索した形状内に収まるように自身に含まれるデバイスまたはモジュールを自動配置する第３処理と、
   前記第３処理によって自動配置が行われた結果、前記探索した形状に収まらずに自動配置が行われたモジュールが存在した場合に、このモジュール内で実際にデバイスまたはモジュールが配置されている領域の面積を算出し、この算出された面積値が前記第１処理で複数の形状候補を生成した際に用いた面積値よりも大きい場合、面積値を変更して再び前記第１処理〜前記第３処理をループさせる第４処理とを実行させることを特徴とする半導体集積回路の設計方法。

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