JP4989795B2 - Manufacturing method of IGBT - Google Patents
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Description
本発明は、ＩＧＢＴ及びＩＧＢＴの製造方法に関する。 The present invention relates to an IGBT and a method for manufacturing the IGBT.
ｐｎ接合からホールを注入する代わりにショットキ接合からホールを注入するＩＧＢＴが知られている(例えば、特許文献１参照。)。図１０は、そのような従来のＩＧＢＴ８００を説明するために示す図である。 There is known an IGBT that injects holes from a Schottky junction instead of injecting holes from a pn junction (see, for example, Patent Document 1). FIG. 10 is a view for explaining such a conventional IGBT 800.
従来のＩＧＢＴ８００は、図１０に示すように、ｎ＋型半導体基板８１０と、ｎ＋型半導体基板８１０の上面に形成されたｎ−型エピタキシャル層８１２と、ｎ−型エピタキシャル層８１２の表面に形成されたｐ型ベース領域８１４と、ｐ型ベース領域８１４の表面に形成されたｎ＋型エミッタ領域８１６と、ｐ型ベース領域８１４の表面にゲート絶縁膜８１８を介して形成されたゲート電極８２０と、ｎ＋型半導体基板８１０の裏面に形成されたショットキ金属膜を含むコレクタ電極８２６とを備えている。ｎ＋型エミッタ領域８１６はエミッタ電極８２４と接続されている。 Conventional IGBT800, as shown in FIG. 10, the n + -type semiconductor substrate 810, n formed on the top surface of the n + -type semiconductor substrate 810 - -type epitaxial layer 812, n - formed on the surface of the type epitaxial layer 812 P-type base region 814, n + -type emitter region 816 formed on the surface of p-type base region 814, and gate electrode 820 formed on the surface of p-type base region 814 via gate insulating film 818, , And a collector electrode 826 including a Schottky metal film formed on the back surface of the n + type semiconductor substrate 810. N + -type emitter region 816 is connected to emitter electrode 824.
従来のＩＧＢＴ８００によれば、ｐｎ接合からホールを注入するＩＧＢＴの場合と比較して、ホールの注入量が少ないため、ターンオフ時間を短縮してスイッチング速度を高速化することが可能となる。 According to the conventional IGBT 800, since the amount of injected holes is small compared to the case of injecting holes from the pn junction, it is possible to shorten the turn-off time and increase the switching speed.
しかしながら、従来のＩＧＢＴ８００においては、内部転流ダイオードを有しないため、転流用ダイオードを必要とする用途に用いる場合には、ＩＧＢＴのコレクタ・エミッタ間に転流用ダイオードを外付けする必要があるという問題があった。 However, since the conventional IGBT 800 does not have an internal commutation diode, there is a problem in that an external commutation diode must be externally connected between the collector and the emitter of the IGBT when used for an application that requires a commutation diode. was there.
なお、ｐｎ接合からホールを注入するＩＧＢＴにおいて、コレクタ電極が形成される側に反転マスクを用いてｎ＋層とｐ＋層とを交互に配置した、いわゆるアノード・ショート型又はカソード・ショート型のＩＧＢＴが提案されている(例えば、特許文献２及び非特許文献１参照。)。図１１は、そのような従来のＩＧＢＴのうち特許文献２に開示されたＩＧＢＴ９００を説明するために示す図である。従来のＩＧＢＴ９００によれば、ＩＧＢＴに対して逆並列の内部転流ダイオードをモノリシックに集積することが可能になる。その結果、ＩＧＢＴのコレクタ・エミッタ間に転流用ダイオードを外付けする必要がなくなる。 In an IGBT that injects holes from a pn junction, a so-called anode short type or cathode short type in which n + layers and p + layers are alternately arranged on the side where the collector electrode is formed using an inversion mask. IGBTs have been proposed (see, for example, Patent Document 2 and Non-Patent Document 1). FIG. 11 is a diagram for explaining an IGBT 900 disclosed in Patent Document 2 among such conventional IGBTs. According to the conventional IGBT 900, it is possible to monolithically integrate internal commutation diodes antiparallel to the IGBT. As a result, it is not necessary to provide an external commutation diode between the IGBT collector and emitter.
従って、従来のＩＧＢＴ８００においても、このようなアノード・ショート型又はカソード・ショート型のＩＧＢＴの技術を転用することにより、ＩＧＢＴに対して逆並列の内部転流ダイオードをモノリシックに集積することが考えられる。 Therefore, in the conventional IGBT 800, it is conceivable to monolithically integrate the internal commutation diodes in antiparallel with the IGBT by diverting such an anode-short type or cathode-short type IGBT technology. .
しかしながら、従来のＩＧＢＴ８００をアノード・ショート型又はカソード・ショート型のＩＧＢＴにするには、ｎ−型半導体基板の厚さを薄くした状態で、反転マスクを用いたイオン注入によりｎ−型半導体基板の裏面側に部分的にｎ＋層を形成する必要があるため、高い生産性でＩＧＢＴを製造することは容易ではないという問題がある。 However, in the conventional IGBT800 the anode short type or cathode short form of the IGBT, n - in a state in which the thickness of the type semiconductor substrate by ion implantation using the inverted mask the n - -type semiconductor substrate Since it is necessary to form an n + layer partially on the back side, there is a problem that it is not easy to manufacture an IGBT with high productivity.
そこで、本発明はこのような問題を解決するためになされたもので、アノード・ショート型又はカソード・ショート型のＩＧＢＴを高い生産性で製造することが可能となるＩＧＢＴ及びＩＧＢＴの製造方法を提供することを目的とする。 Accordingly, the present invention has been made to solve such problems, and provides an IGBT and an IGBT manufacturing method capable of manufacturing an anode-short type or cathode-short type IGBT with high productivity. The purpose is to do.
（１）本発明のＩＧＢＴは、半導体基体と、前記半導体基体の第１主面に形成され、絶縁ゲートトランジスタを含む能働領域並びにゲートパッド領域及びガードリング領域を含む非能働領域からなるＭＯＳ構造と、前記半導体基体の第２主面に形成され、前記半導体基体との間にショットキ接合を形成する金属層と、前記半導体基体の前記第２主面側からエネルギービームを部分的に照射することで前記半導体基体の前記第２主面側に形成された非晶質領域とを備えることを特徴とする。 (1) The IGBT of the present invention is a MOS formed of a semiconductor substrate, an active region including an insulated gate transistor, and a non-active region including a gate pad region and a guard ring region, formed on the first main surface of the semiconductor substrate. A structure, a metal layer formed on the second main surface of the semiconductor substrate and forming a Schottky junction with the semiconductor substrate, and an energy beam partially irradiated from the second main surface side of the semiconductor substrate And an amorphous region formed on the second main surface side of the semiconductor substrate.
（２）本発明のＩＧＢＴは、半導体基体と、前記半導体基体の第１主面に形成され、絶縁ゲートトランジスタを含む能働領域並びにゲートパッド領域及びガードリング領域を含む非能働領域からなるＭＯＳ構造と、前記半導体基体の第２主面に形成され、前記半導体基体との間にショットキ接合を形成する金属層と、前記金属層にエネルギービームを部分的に照射することで前記金属層と前記半導体基体とを合金化させることにより形成された合金領域とを備えることを特徴とする。 (2) The IGBT of the present invention is a MOS formed of a semiconductor substrate, an active region including an insulated gate transistor, and an inactive region including a gate pad region and a guard ring region, formed on the first main surface of the semiconductor substrate. A structure, a metal layer formed on the second main surface of the semiconductor substrate and forming a Schottky junction with the semiconductor substrate, and the metal layer is partially irradiated with an energy beam to And an alloy region formed by alloying the semiconductor substrate.
このため、本発明のＩＧＢＴによれば、半導体基体の第２主面側からエネルギービームを部分的に照射して非晶質領域を形成したり、金属層にエネルギービームを部分的に照射して合金領域を形成したりするだけで、アノード・ショート型又はカソード・ショート型のＩＧＢＴとなる。その結果、半導体基体の厚さを薄くした状態で反転マスクを用いたイオン注入を行う必要がなくなるため、本発明のＩＧＢＴは、高い生産性でアノード・ショート型又はカソード・ショート型のＩＧＢＴを製造することが可能な構造を有するＩＧＢＴとなる。 Therefore, according to the IGBT of the present invention, the amorphous region is formed by partially irradiating the energy beam from the second main surface side of the semiconductor substrate, or the energy beam is partially irradiated to the metal layer. An anode / short type or cathode / short type IGBT can be obtained simply by forming an alloy region. As a result, it is not necessary to perform ion implantation using a reversal mask in a state where the thickness of the semiconductor substrate is reduced. Therefore, the IGBT of the present invention produces an anode-short type or cathode-short type IGBT with high productivity. The IGBT has a structure that can be used.
また、本発明のＩＧＢＴによれば、非晶質領域又は合金領域の面積や形状を調整してアノード・ショート率又はカソード・ショート率を調整することで、飽和電圧（ＶＣＥ（ｓａｔ））とターンオフ時間とを適切な値に調整することが可能となる。 Further, according to the IGBT of the present invention, the saturation voltage (V CE (sat) ) can be obtained by adjusting the anode / short ratio or the cathode / short ratio by adjusting the area and shape of the amorphous region or alloy region. It becomes possible to adjust the turn-off time to an appropriate value.
なお、本発明のＩＧＢＴにおいては、エネルギービームとしてレーザ光を用いることが好ましい。レーザ光はビームスポットが小さく、エネルギー密度が高く、走査性が良いため、所望形状の非晶質領域又は合金領域を効率よく形成することが可能となる。 In the IGBT of the present invention, it is preferable to use laser light as the energy beam. Since the laser beam has a small beam spot, high energy density, and good scanability, an amorphous region or an alloy region having a desired shape can be efficiently formed.
（３）本発明のＩＧＢＴにおいては、前記半導体基体は、前記第２主面側に位置し第１導電型不純物を含有する第１半導体層と、前記第１主面側に位置し前記第１半導体層が含有するよりも低濃度の第１導電型不純物を含有する第２半導体層とを含むことが好ましい。 (3) In the IGBT of the present invention, the semiconductor substrate is located on the second main surface side and contains a first semiconductor layer containing a first conductivity type impurity, and the first main surface side is located on the first main surface side. It is preferable to include a second semiconductor layer containing the first conductivity type impurity at a lower concentration than the semiconductor layer contains.
このように構成することにより、比較的不純物濃度が高い第１半導体層と金属層との間でショットキ接合が形成されることとなるため、比較的バリアハイトの高いショットキ金属（例えば、ＡｌＳｉ、Ｉｒなど。）を用いてショットキ接合を形成した場合に、ホールの注入量が適切な値になり、飽和電圧（ＶＣＥ（ｓａｔ））とターンオフ時間とを適切な値に調整することが可能となる。 With this configuration, a Schottky junction is formed between the first semiconductor layer having a relatively high impurity concentration and the metal layer. Therefore, a Schottky metal having a relatively high barrier height (for example, AlSi, Ir, etc.) .) Is used to form a Schottky junction, the hole injection amount becomes an appropriate value, and the saturation voltage (V CE (sat) ) and the turn-off time can be adjusted to appropriate values.
（４）本発明のＩＧＢＴにおいては、前記半導体基体は、前記第１半導体層よりも前記第２主面側に位置し前記第１半導体層が含有するよりも低濃度の第１導電型不純物を含有する第３半導体層をさらに含むことが好ましい。 (4) In the IGBT of the present invention, the semiconductor substrate is located on the second main surface side with respect to the first semiconductor layer and contains the first conductivity type impurity at a lower concentration than that contained in the first semiconductor layer. It is preferable to further include a third semiconductor layer to be contained.
このように構成することにより、比較的不純物濃度が低い第３半導体層と金属層との間でショットキ接合が形成されることとなるため、一般的なショットキ金属（例えば、Ｐｔなど。）を用いてショットキ接合を形成した場合に、ホールの注入量が適切な値になり、飽和電圧（ＶＣＥ（ｓａｔ））とターンオフ時間とを適切な値に調整することが可能となる。 With this configuration, a Schottky junction is formed between the third semiconductor layer having a relatively low impurity concentration and the metal layer, and therefore, a general Schottky metal (for example, Pt) is used. When the Schottky junction is formed, the hole injection amount becomes an appropriate value, and the saturation voltage (V CE (sat) ) and the turn-off time can be adjusted to appropriate values.
（５）本発明のＩＧＢＴにおいては、前記非晶質領域又は前記合金領域は、前記第２半導体層までは到達しないように形成されていることが好ましい。 (5) In the IGBT of the present invention, it is preferable that the amorphous region or the alloy region is formed so as not to reach the second semiconductor layer.
このように構成することにより、非晶質領域又は合金領域を形成することに起因して漏れ電流が増加することもなくなる。 With this configuration, the leakage current is not increased due to the formation of the amorphous region or the alloy region.
（６）本発明のＩＧＢＴにおいては、前記非晶質領域又は前記合金領域は、島状に形成され、各前記非晶質領域又は各前記合金領域の平均間隔は、前記ＩＧＢＴのドリフト領域の厚さよりも大きい値を有することが好ましい。 (6) In the IGBT of the present invention, the amorphous region or the alloy region is formed in an island shape, and the average interval between the amorphous regions or the alloy regions is the thickness of the drift region of the IGBT. It is preferable to have a value larger than this.
ところで、本発明のＩＧＢＴにおいては、スナップバック現象により低電流状態における損失が大きくなり易いという傾向がある。すなわち、低電流状態においては、エミッタ領域からの多数キャリアは、接合抵抗のあるショットキ接合を介してではなく接合抵抗のない非晶質領域又は合金領域を介してコレクタ電極へ流れ込むようになるため、ショットキ接合からの少数キャリアの注入は起こりにくくなるからである。 By the way, in the IGBT of the present invention, the loss in a low current state tends to increase due to the snapback phenomenon. That is, in a low current state, majority carriers from the emitter region flow into the collector electrode not through the Schottky junction with the junction resistance but through the amorphous region or alloy region without the junction resistance. This is because minority carrier injection from the Schottky junction is less likely to occur.
これに対して、上記（６）に記載の本発明のＩＧＢＴによれば、上記のように構成することにより、ＩＧＢＴ動作をしているＩＧＢＴにおけるエミッタ領域と非晶質領域又は合金領域との間の距離をある程度長くすることができるため、当該エミッタ領域からの多数キャリアは、低電流状態においてもショットキ接合を介してコレクタ電極へ流れ込むようになる。このため、ショットキ接合からの少数キャリアの注入が起こり易くなる結果、スナップバック現象により低電流状態における損失が大きくなるのを抑制することが可能となる。 On the other hand, according to the IGBT of the present invention described in (6) above, between the emitter region and the amorphous region or the alloy region in the IGBT performing the IGBT operation by configuring as described above. Therefore, the majority carriers from the emitter region flow into the collector electrode through the Schottky junction even in a low current state. Therefore, minority carrier injection from the Schottky junction is likely to occur, and as a result, it is possible to suppress an increase in loss in a low current state due to the snapback phenomenon.
なお、この明細書で、非晶質領域又は合金領域が「島状に形成されている」とは、非晶質領域又は合金領域が互いに孤立した複数の領域に分離して形成されていることをいう。 In this specification, an amorphous region or an alloy region is `` is formed in an island shape '' means that an amorphous region or an alloy region is separately formed into a plurality of regions isolated from each other. Say.
本発明のＩＧＢＴにおいては、前記非晶質領域又は前記合金領域は、島状に形成されていなくてもよい。その場合は、前記非晶質領域又は前記合金領域の形成パターンにおける最小幅を前記ＩＧＢＴのドリフト領域の厚さよりも大きい値を有するように設定することが好ましい。 In the IGBT of the present invention, the amorphous region or the alloy region may not be formed in an island shape. In that case, it is preferable that the minimum width in the formation pattern of the amorphous region or the alloy region is set to have a value larger than the thickness of the drift region of the IGBT.
このように構成することによっても、ＩＧＢＴ動作をしているＩＧＢＴにおけるエミッタ領域と非晶質領域又は合金領域との間の距離をある程度長くすることができるため、当該ＩＧＢＴにおけるエミッタ領域からの多数キャリアは、低電流状態においてもショットキ接合を介してコレクタ電極へ流れ込むようになる。このため、ショットキ接合からの少数キャリアの注入が起こり易くなる結果、スナップバック現象により低電流状態における損失が大きくなるのを抑制することが可能となる。 Also with this configuration, the distance between the emitter region and the amorphous region or alloy region in the IGBT performing the IGBT operation can be increased to some extent, so that the majority carriers from the emitter region in the IGBT can be increased. Flows into the collector electrode via the Schottky junction even in a low current state. Therefore, minority carrier injection from the Schottky junction is likely to occur, and as a result, it is possible to suppress an increase in loss in a low current state due to the snapback phenomenon.
（７）本発明のＩＧＢＴにおいては、前記非晶質領域又は前記合金領域は、前記非能働領域の直下にのみ形成されていることが好ましい。 (7) In the IGBT of the present invention, it is preferable that the amorphous region or the alloy region is formed only immediately below the inactive region.
このように構成することにより、コレクタからエミッタへの通常の電流経路から離れたところにのみオーミック接合を形成することで、転流用ダイオードを形成することに起因してＩＧＢＴの飽和電圧（ＶＣＥ（ｓａｔ））が増大することがなくなる。 With this configuration, by forming an ohmic junction only away from the normal current path from the collector to the emitter, due to the formation of commutation diode IGBT saturation voltage (V CE ( sat) ) is not increased.
（８）本発明のＩＧＢＴにおいては、前記非晶質領域又は前記合金領域は、チップ化したときにチップ端面に露出しないように形成されていることが好ましい。 (8) In the IGBT of the present invention, it is preferable that the amorphous region or the alloy region is formed so as not to be exposed on the end surface of the chip when formed into a chip.
このように構成することにより、チップ端面に非晶質領域又は合金領域が露出することがなくなるため、チップとしての機械的強度が低下することもなくなる。 With this configuration, the amorphous region or the alloy region is not exposed on the end surface of the chip, so that the mechanical strength of the chip is not reduced.
（９）本発明のＩＧＢＴの製造方法は、半導体基体を準備する半導体基体準備工程と、前記半導体基体の第１主面に、絶縁ゲートトランジスタを含む能働領域並びにゲートパッド領域及びガードリング領域を含む非能働領域からなるＭＯＳ構造を形成するＭＯＳ構造形成工程と、前記半導体基体の第２主面に金属層を形成して前記半導体基体と前記金属層との間にショットキ接合を形成するショットキ接合形成工程とを含むＩＧＢＴの製造方法において、前記ショットキ接合形成工程の前に、前記半導体基体の第２主面にエネルギービームを部分的に照射することで前記半導体基体の第２主面側に非晶質領域を形成する非晶質領域形成工程をさらに含むことを特徴とする。 (9) In the IGBT manufacturing method of the present invention, a semiconductor substrate preparation step for preparing a semiconductor substrate, and an active region including an insulated gate transistor, a gate pad region, and a guard ring region on the first main surface of the semiconductor substrate. A MOS structure forming step for forming a MOS structure including an inactive region, and a Schottky junction for forming a metal layer on the second main surface of the semiconductor substrate to form a Schottky junction between the semiconductor substrate and the metal layer. In the IGBT manufacturing method including the junction forming step, the second main surface of the semiconductor substrate is partially irradiated with an energy beam on the second main surface side of the semiconductor substrate before the Schottky junction forming step. The method further includes an amorphous region forming step of forming an amorphous region.
（１０）本発明のＩＧＢＴの製造方法は、半導体基体を準備する半導体基体準備工程と、前記半導体基体の第１主面に、絶縁ゲートトランジスタを含む能働領域並びにゲートパッド領域及びガードリング領域を含む非能働領域からなるＭＯＳ構造を形成するＭＯＳ構造形成工程と、前記半導体基体の第２主面に金属層を形成して前記半導体基体と前記金属層との間にショットキ接合を形成するショットキ接合形成工程とを含むＩＧＢＴの製造方法において、前記ショットキ接合形成工程の後に、前記金属層にエネルギービームを部分的に照射することで前記金属層と前記半導体基体とを合金化させて合金領域を形成する合金領域形成工程をさらに含むことを特徴とする。 (10) In the IGBT manufacturing method of the present invention, a semiconductor substrate preparation step for preparing a semiconductor substrate, and an active region including an insulated gate transistor, a gate pad region, and a guard ring region on the first main surface of the semiconductor substrate. A MOS structure forming step for forming a MOS structure including an inactive region, and a Schottky junction for forming a metal layer on the second main surface of the semiconductor substrate to form a Schottky junction between the semiconductor substrate and the metal layer. In the method of manufacturing an IGBT including a junction forming step, after the Schottky junction forming step, the metal layer and the semiconductor substrate are alloyed by partially irradiating the metal layer with an energy beam to form an alloy region. It further includes an alloy region forming step to be formed.
このため、本発明のＩＧＢＴの製造方法によれば、ショットキ接合形成工程の前に半導体基体の第２主面側からエネルギービームを部分的に照射して非晶質領域を形成したり、ショットキ接合形成工程の後に金属層にエネルギービームを部分的に照射して合金領域を形成したりするだけで、半導体基体の第２主面側に非晶質領域又は合金領域を形成することが可能となり、アノード・ショート型又はカソード・ショート型のＩＧＢＴを製造することが可能となる。その結果、半導体基体の厚さを薄くした状態で反転マスクを用いたイオン注入を行う必要がなくなるため、高い生産性でアノード・ショート型又はカソード・ショート型のＩＧＢＴを製造することが可能となる。 For this reason, according to the IGBT manufacturing method of the present invention, an amorphous region is formed by partially irradiating an energy beam from the second main surface side of the semiconductor substrate before the Schottky junction forming step. It is possible to form an amorphous region or an alloy region on the second main surface side of the semiconductor substrate simply by partially irradiating the metal layer with an energy beam after the forming step to form an alloy region. An anode-short type or cathode-short type IGBT can be manufactured. As a result, it is not necessary to perform ion implantation using a reversal mask in a state where the thickness of the semiconductor substrate is reduced, so that an anode-short type or cathode-short type IGBT can be manufactured with high productivity. .
また、本発明のＩＧＢＴの製造方法によれば、非晶質領域又は合金領域の面積や形状を調整してアノード・ショート率又はカソード・ショート率を調整することで、飽和電圧（ＶＣＥ（ｓａｔ））とターンオフ時間とを適切な値に調整することが可能となる。 Further, according to the IGBT manufacturing method of the present invention, the saturation voltage (V CE (sat) is adjusted by adjusting the area and shape of the amorphous region or the alloy region to adjust the anode short-circuit rate or the cathode short-circuit rate. ) ) And turn-off time can be adjusted to appropriate values.
本発明のＩＧＢＴの製造方法においては、エネルギービームとしてレーザ光を用いることが好ましい。レーザ光はビームスポットが小さく、エネルギー密度が高く、走査性が良いため、所望形状の非晶質領域又は合金領域を効率よく形成することが可能となる。 In the IGBT manufacturing method of the present invention, it is preferable to use laser light as the energy beam. Since the laser beam has a small beam spot, high energy density, and good scanability, an amorphous region or an alloy region having a desired shape can be efficiently formed.
なお、上記（９）に記載のＩＧＢＴの製造方法によれば、ショットキ接合形成工程の前に非晶質領域形成工程を行っているため、非晶質領域形成工程を行うことによってコレクタ電極の品質を劣化させることがなくなり、例えば、ダイボンド時におけるはんだボイドの発生を抑制することが可能となる。 According to the IGBT manufacturing method described in (9) above, since the amorphous region forming step is performed before the Schottky junction forming step, the quality of the collector electrode is improved by performing the amorphous region forming step. It is possible to suppress the generation of solder voids during die bonding, for example.
（１１）本発明のＩＧＢＴの製造方法においては、前記半導体基体は、前記第２主面側に位置し第１導電型不純物を含有する第１半導体層と、前記第１主面側に位置し前記第１半導体層が含有するよりも低濃度の第１導電型不純物を含有する第２半導体層とを含むことが好ましい。 (11) In the IGBT manufacturing method of the present invention, the semiconductor substrate is positioned on the second main surface side, the first semiconductor layer containing a first conductivity type impurity, and the first main surface side. It is preferable to include a second semiconductor layer containing a first conductivity type impurity at a lower concentration than the first semiconductor layer contains.
このような方法とすることにより、比較的不純物濃度が高い第１半導体層と金属層との間でショットキ接合が形成されることとなるため、比較的バリアハイトの高いショットキ金属（例えば、ＡｌＳｉ、Ｉｒなど。）を用いてショットキ接合を形成した場合に、ホールの注入量が適切な値になり、飽和電圧（ＶＣＥ（ｓａｔ））とターンオフ時間とを適切な値に調整することが可能となる。 With such a method, a Schottky junction is formed between the first semiconductor layer having a relatively high impurity concentration and the metal layer. Therefore, a Schottky metal having a relatively high barrier height (for example, AlSi, Ir When the Schottky junction is formed using the above method, the hole injection amount becomes an appropriate value, and the saturation voltage (V CE (sat) ) and the turn-off time can be adjusted to appropriate values. .
（１２）本発明のＩＧＢＴの製造方法においては、前記半導体基体は、前記第１半導体層よりも前記第２主面側に位置し前記第１半導体層が含有するよりも低濃度の第１導電型不純物を含有する第３半導体層をさらに含むことが好ましい。 (12) In the method for manufacturing an IGBT of the present invention, the semiconductor substrate is located closer to the second main surface than the first semiconductor layer and has a lower first conductivity than that contained in the first semiconductor layer. It is preferable to further include a third semiconductor layer containing a type impurity.
このような方法とすることにより、比較的不純物濃度が低い第３半導体層と金属層との間でショットキ接合が形成されることとなるため、一般的なショットキ金属（例えば、Ｐｔなど。）を用いてショットキ接合を形成した場合に、ホールの注入量が適切な値になり、飽和電圧（ＶＣＥ（ｓａｔ））とターンオフ時間とを適切な値に調整することが可能となる。 By adopting such a method, a Schottky junction is formed between the third semiconductor layer having a relatively low impurity concentration and the metal layer. Therefore, a general Schottky metal (for example, Pt) is used. When the Schottky junction is formed using the hole injection amount, the hole injection amount becomes an appropriate value, and the saturation voltage (V CE (sat) ) and the turn-off time can be adjusted to an appropriate value.
（１３）本発明のＩＧＢＴの製造方法において、前記非晶質領域形成工程又は前記合金領域形成工程においては、前記第２半導体層までは到達しないように前記非晶質領域又は前記合金領域を形成することが好ましい。 (13) In the IGBT manufacturing method of the present invention, in the amorphous region forming step or the alloy region forming step, the amorphous region or the alloy region is formed so as not to reach the second semiconductor layer. It is preferable to do.
このような方法とすることにより、非晶質領域又は合金領域を形成することに起因して漏れ電流が増加することもなくなる。 By adopting such a method, the leakage current is not increased due to the formation of the amorphous region or the alloy region.
（１４）本発明のＩＧＢＴの製造方法において、前記非晶質領域又は前記合金領域を、島状に、かつ、各前記非晶質領域又は各前記合金領域の平均間隔が前記ＩＧＢＴのドリフト領域の厚さよりも大きい値を有するように形成することが好ましい。 (14) In the IGBT manufacturing method of the present invention, the amorphous region or the alloy region is formed in an island shape, and an average interval between the amorphous regions or the alloy regions is the drift region of the IGBT. It is preferable to form so as to have a value larger than the thickness.
このような方法とすることにより、ＩＧＢＴ動作をしているＩＧＢＴにおけるエミッタ領域と非晶質領域又は合金領域との間の距離をある程度長くすることができるため、当該エミッタ領域からの多数キャリアは、低電流状態においてもショットキ接合を介してコレクタ電極へ流れ込むようになる。このため、ショットキ接合からの少数キャリアの注入が起こり易くなる結果、スナップバック現象により低電流状態における損失が大きくなるのを抑制することが可能となる。 By adopting such a method, the distance between the emitter region and the amorphous region or alloy region in the IGBT performing the IGBT operation can be increased to some extent, so that the majority carriers from the emitter region are Even in a low current state, it flows into the collector electrode via the Schottky junction. Therefore, minority carrier injection from the Schottky junction is likely to occur, and as a result, it is possible to suppress an increase in loss in a low current state due to the snapback phenomenon.
本発明のＩＧＢＴの製造方法においては、必ずしも前記非晶質領域又は前記合金領域を島状に形成する必要はない。その場合は、前記非晶質領域又は前記合金領域の形成パターンにおける最小幅を前記ＩＧＢＴのドリフト領域の厚さよりも大きい値を有するように設定することが好ましい。 In the IGBT manufacturing method of the present invention, it is not always necessary to form the amorphous region or the alloy region in an island shape. In that case, it is preferable that the minimum width in the formation pattern of the amorphous region or the alloy region is set to have a value larger than the thickness of the drift region of the IGBT.
このような方法とすることによっても、ＩＧＢＴ動作をしているＩＧＢＴにおけるエミッタ領域と非晶質領域又は合金領域との間の距離をある程度長くすることができるため、当該エミッタ領域からの多数キャリアは、低電流状態においてもショットキ接合を介してコレクタ電極へ流れ込むようになる。このため、ショットキ接合からの少数キャリアの注入が起こり易くなる結果、スナップバック現象により低電流状態における損失が大きくなるのを抑制することが可能となる。 Even with this method, the distance between the emitter region and the amorphous region or alloy region in the IGBT performing the IGBT operation can be increased to some extent, so that the majority carriers from the emitter region are Even in a low current state, it flows into the collector electrode via the Schottky junction. Therefore, minority carrier injection from the Schottky junction is likely to occur, and as a result, it is possible to suppress an increase in loss in a low current state due to the snapback phenomenon.
（１５）本発明のＩＧＢＴの製造方法において、前記非晶質領域形成工程又は前記合金領域形成工程においては、前記非能働領域の直下にのみ前記非晶質領域又は前記合金領域を形成することが好ましい。 (15) In the IGBT manufacturing method of the present invention, in the amorphous region forming step or the alloy region forming step, the amorphous region or the alloy region is formed only immediately below the non-active region. Is preferred.
このような方法とすることにより、コレクタからエミッタへの通常の電流経路から離れたところにのみオーミック接合を形成するで、転流用ダイオードを形成することに起因してＩＧＢＴの飽和電圧（ＶＣＥ（ｓａｔ））が増大することがなくなる。 By adopting such a method, an ohmic junction is formed only at a position away from the normal current path from the collector to the emitter, and the saturation voltage (V CE ( sat) ) is not increased.
（１６）本発明のＩＧＢＴの製造方法において、前記非晶質領域形成工程又は前記合金領域形成工程においては、チップ化したときにチップ端面に露出しないように前記非晶質領域又は前記合金領域を形成することが好ましい。 (16) In the method for manufacturing an IGBT according to the present invention, in the amorphous region forming step or the alloy region forming step, the amorphous region or the alloy region is not exposed to the chip end surface when the chip is formed. It is preferable to form.
このような方法とすることにより、チップ端面に非晶質領域又は合金領域が露出することがなくなるため、チップとしての機械的強度が低下することもなくなる。 By adopting such a method, an amorphous region or an alloy region is not exposed on the end face of the chip, so that the mechanical strength as a chip is not reduced.
以下、本発明のＩＧＢＴ及びＩＧＢＴの製造方法について、図に示す実施の形態に基づいて説明する。 Hereinafter, IGBT and the manufacturing method of IGBT of this invention are demonstrated based on embodiment shown in a figure.
[実施形態１]
まず、実施形態１に係るＩＧＢＴ１０について、図１を用いて説明する。
図１は、実施形態１に係るＩＧＢＴ１０を説明するために示す図である。図１（ａ）はＩＧＢＴ１０の断面図であり、図１（ｂ）はＩＧＢＴ１０の上面図であり、図１（ｃ）は図１（ｂ）の符号Ｂで示す部分における非晶質領域１４２を説明するために示す拡大図であり、図１（ｄ）は図１（ｂ）の符号Ｃで示す部分における非晶質領域１４２を説明するために示す拡大図である。なお、図１（ａ）においては、ＩＧＢＴ１０における第１主面側の構造は簡略化している。また、図１（ａ）においては、ＩＧＢＴ１０の構造を模式的に示しており、ｎ＋型半導体基板１２２の厚さ及びｎ−型エピタキシャル層１２４の厚さなどの半導体基体１２０の厚み方向に沿った厚さや深さについては、半導体基体１２０の第１主面に平行な方向に沿った距離や間隔についてよりも誇張して示している。
図２は、実施形態１に係るＩＧＢＴ１０を説明するために示す図である。図２（ａ）は図１（ｃ）の符号Ｂ１で示す部分におけるＩＧＢＴ１０の断面図であり、図２（ｂ）は図１（ｃ）の符号Ｂ２で示す部分におけるＩＧＢＴ１０の断面図である。
[Embodiment 1]
First, the IGBT 10 according to the first embodiment will be described with reference to FIG.
FIG. 1 is a diagram for explaining the IGBT 10 according to the first embodiment. 1A is a cross-sectional view of the IGBT 10, FIG. 1B is a top view of the IGBT 10, and FIG. 1C shows an amorphous region 142 in a portion indicated by reference numeral B in FIG. FIG. 1D is an enlarged view for explaining, and FIG. 1D is an enlarged view for explaining an amorphous region 142 in a portion indicated by reference numeral C in FIG. In FIG. 1A, the structure on the first main surface side of the IGBT 10 is simplified. 1A schematically shows the structure of the IGBT 10 along the thickness direction of the semiconductor substrate 120 such as the thickness of the n + type semiconductor substrate 122 and the thickness of the n − type epitaxial layer 124. The thickness and the depth are exaggerated than the distance and the distance along the direction parallel to the first main surface of the semiconductor substrate 120.
FIG. 2 is a diagram for explaining the IGBT 10 according to the first embodiment. 2 (a) is a sectional view of the IGBT10 in a portion indicated by reference sign B 1 in FIG. 1 (c), a sectional view of the IGBT10 in the portion shown in FIG. 2 (b) Figure 1 reference numeral B 2 (c), is there.
実施形態１に係るＩＧＢＴ１０は、図１及び図２に示すように、半導体基体１２０と、半導体基体１２０の第１主面に形成され、絶縁ゲートトランジスタ１３０を含む能働領域ＡＲ並びにゲートパッド領域ＧＰ及びガードリング領域ＧＲを含む非能働領域からなるＭＯＳ構造と、半導体基体１２０の第２主面に形成され、半導体基体１２０との間にショットキ接合を形成する金属層１４０と、半導体基体１２０の第２主面側からエネルギービームを部分的に照射することで半導体基体１２０の第２主面側に形成された非晶質領域１４２（図１（ａ）、図１（ｃ）、図１（ｄ）及び図２（ａ）参照。）とを備える。 As shown in FIGS. 1 and 2, the IGBT 10 according to the first embodiment is formed on the first main surface of the semiconductor substrate 120, the active region AR including the insulated gate transistor 130, and the gate pad region GP. And a metal layer 140 that is formed on the second main surface of the semiconductor substrate 120 and forms a Schottky junction with the semiconductor substrate 120, and the semiconductor substrate 120. An amorphous region 142 (FIGS. 1A, 1C, and 1C) formed on the second main surface side of the semiconductor substrate 120 by partially irradiating an energy beam from the second main surface side. d) and FIG. 2 (a)).
なお、第１主面とはＭＯＳ構造が形成される側の面のことをいい、第２主面とは金属層が形成される側の面のことをいう。 The first main surface refers to the surface on the side where the MOS structure is formed, and the second main surface refers to the surface on the side where the metal layer is formed.
半導体基体１２０は、第２主面側に位置しｎ型（第１導電型）不純物を含有する第１半導体層としてのｎ＋型半導体基板１２２と、第１主面側に位置しｎ＋型半導体基板１２２が含有するよりも低濃度のｎ型不純物を含有する第２半導体層としてのｎ−型エピタキシャル層１２４とを含む。 The semiconductor substrate 120 is an n + -type semiconductor substrate 122 as a first semiconductor layer containing a second main surface side position by n-type (first conductivity type) impurity, the position and the n + -type on the first main surface side And an n − -type epitaxial layer 124 as a second semiconductor layer containing an n-type impurity at a lower concentration than the semiconductor substrate 122 contains.
絶縁ゲートトランジスタ１３０は、図２に示すように、ｎ−型エピタキシャル層１２４の表面に形成されたｐ型ベース領域１２６と、ｐ型ベース領域１２６の表面に形成されたｎ＋型エミッタ領域１２８と、ｎ−型エピタキシャル層１２４の上方にゲート絶縁膜１３２を介して形成されたゲート電極１３４と、ｎ＋型エミッタ領域１２８と電気的に接続されゲート電極１３４の上方に層間絶縁膜１３６を介して形成されたエミッタ電極１３８とを有する。 As shown in FIG. 2, the insulated gate transistor 130 includes a p-type base region 126 formed on the surface of the n − -type epitaxial layer 124, and an n + -type emitter region 128 formed on the surface of the p-type base region 126. The gate electrode 134 formed above the n − -type epitaxial layer 124 via the gate insulating film 132, and electrically connected to the n + -type emitter region 128 and above the gate electrode 134 via the interlayer insulating film 136 And an emitter electrode 138 formed.
金属層１４０は、図１（ａ）及び図２に示すように、半導体基体１２０におけるｎ＋型半導体基板１２２の第２主面に形成され、半導体基体１２０との間にショットキ接合を形成する。金属層１４０としては、例えばＩｒを含む金属層を好適に用いることができる。
なお、ここでは図示による説明を省略するが、金属層１４０の表面には他の金属層が積層され、この積層膜をコレクタ電極として用いている。他の金属層としては、例えばＮｉ，Ａｇの積層膜を好適に用いることができる。
As shown in FIG. 1A and FIG. 2, the metal layer 140 is formed on the second main surface of the n + type semiconductor substrate 122 in the semiconductor substrate 120, and forms a Schottky junction with the semiconductor substrate 120. As the metal layer 140, for example, a metal layer containing Ir can be preferably used.
Although not shown in the figure, another metal layer is laminated on the surface of the metal layer 140, and this laminated film is used as a collector electrode. As the other metal layer, for example, a laminated film of Ni and Ag can be suitably used.
実施形態１に係るＩＧＢＴ１０は、エミッタ電極１３８に対してコレクタ電極（図示せず。）に正電圧を印加した状態で、ゲート電極１３４にしきい値以上の正電圧を印加することによりターンオンする。すなわち、ゲート電極１３４にしきい値以上の正電圧を印加すると、ｐ型ベース領域１２６におけるチャネル形成領域１３９の表面にチャネルが形成され、ｎ＋型エミッタ領域１２８からチャネルを通って半導体基体１２０内に電子が流入する。すると、これに対応して、ショットキ接合から半導体基体１２０内にホールの注入が起こり、半導体基体１２０が伝導度変調を起こす。このため、実施形態１に係るＩＧＢＴ１０は、本来は高抵抗に設定されている半導体基体１２０が伝導度変調により低抵抗化するため、高耐圧素子であってもオン抵抗を低くすることが可能となる。 The IGBT 10 according to the first embodiment is turned on by applying a positive voltage equal to or higher than the threshold value to the gate electrode 134 while applying a positive voltage to the collector electrode (not shown) with respect to the emitter electrode 138. That is, when applying a more positive voltage threshold to the gate electrode 134, p-type channel on the surface of the channel forming region 139 in the base region 126 is formed, through the channel from the n + -type emitter region 128 in the semiconductor substrate 120 Electrons flow in. Then, in response to this, holes are injected from the Schottky junction into the semiconductor substrate 120, and the semiconductor substrate 120 undergoes conductivity modulation. For this reason, in the IGBT 10 according to the first embodiment, the resistance of the semiconductor substrate 120, which is originally set to a high resistance, is reduced by conductivity modulation. Become.
一方、実施形態１に係るＩＧＢＴ１０は、ゲート電極１３４にしきい値以下の電圧を印加することによりターンオフする。すなわち、ゲート電極１３４にしきい値以下の電圧を印加すると、チャネル形成領域１３９においてチャネルは消滅し、ｎ＋型エミッタ領域１２８からの電子の流入が止まる。しかし、半導体基体１２０内には依然として電子やホールが存在する。半導体基体１２０内に蓄積したホールの大部分はｐ型ベース領域１２６を通り、エミッタ電極１３８へ流入するが、一部は半導体基体１２０内に存在する電子と再結合して消滅する。半導体基体１２０内に蓄積したホールのすべてが消滅した時点でターンオフが完了する。 On the other hand, the IGBT 10 according to the first embodiment is turned off by applying a voltage equal to or lower than the threshold value to the gate electrode 134. That is, when a voltage lower than the threshold value is applied to the gate electrode 134, the channel disappears in the channel formation region 139 and the inflow of electrons from the n + -type emitter region 128 is stopped. However, electrons and holes still exist in the semiconductor substrate 120. Most of the holes accumulated in the semiconductor substrate 120 pass through the p-type base region 126 and flow into the emitter electrode 138, but some of them are recombined with electrons existing in the semiconductor substrate 120 and disappear. The turn-off is completed when all of the holes accumulated in the semiconductor substrate 120 have disappeared.
このとき、実施形態１に係るＩＧＢＴ１０によれば、ショットキ接合からホールを注入するように構成されているため、ｐｎ接合からホールを注入するＩＧＢＴの場合と比較して、ホールの注入量が少なくなり、ターンオフ時間を短縮してスイッチング速度を高速化することが可能となる。 At this time, since the IGBT 10 according to the first embodiment is configured to inject holes from the Schottky junction, the amount of holes injected is smaller than that of the IGBT injecting holes from the pn junction. It is possible to shorten the turn-off time and increase the switching speed.
非晶質領域１４２は、図１及び図２に示すように、半導体基体１２０の第２主面側からエネルギービームを部分的に照射することで、半導体基体１２０の第２主面側に形成されている。
エネルギービームとしては、Ｎｄ−ＹＡＧレーザ光を用いている。Ｎｄ−ＹＡＧレーザ光は、ビームスポットが小さく、エネルギー密度が高く、走査性が良いため、所望形状の非晶質領域１４２を効率よく形成することが可能となる。
As shown in FIGS. 1 and 2, the amorphous region 142 is formed on the second main surface side of the semiconductor substrate 120 by partially irradiating the energy beam from the second main surface side of the semiconductor substrate 120. ing.
Nd-YAG laser light is used as the energy beam. Since the Nd-YAG laser beam has a small beam spot, a high energy density, and a good scanning property, the amorphous region 142 having a desired shape can be efficiently formed.
以上のように構成された実施形態１に係るＩＧＢＴ１０によれば、半導体基体１２０の第２主面側からＮｄ−ＹＡＧレーザ光を部分的に照射して非晶質領域１４２を形成するだけで、アノード・ショート型のＩＧＢＴとなる。その結果、半導体基体１２０の厚さを薄くした状態で反転マスクを用いたイオン注入を行う必要がなくなるため、実施形態１に係るＩＧＢＴ１０は、高い生産性でアノード・ショート型のＩＧＢＴを製造することが可能な構造を有するＩＧＢＴとなる。 According to the IGBT 10 according to the first embodiment configured as described above, only the Nd-YAG laser light is partially irradiated from the second main surface side of the semiconductor substrate 120 to form the amorphous region 142. It becomes an anode short type IGBT. As a result, it is not necessary to perform ion implantation using the reversal mask in a state where the thickness of the semiconductor substrate 120 is reduced. Therefore, the IGBT 10 according to the first embodiment manufactures an anode short-type IGBT with high productivity. It becomes an IGBT having a structure capable of.
また、実施形態１に係るＩＧＢＴ１０によれば、非晶質領域１４２の面積や形状を調整してアノード・ショート率を調整することで、飽和電圧（ＶＣＥ（ｓａｔ））とターンオフ時間とを適切な値に調整することが可能となる。 Further, according to the IGBT 10 according to the first embodiment, the saturation voltage (V CE (sat) ) and the turn-off time are appropriately adjusted by adjusting the anode / short ratio by adjusting the area and shape of the amorphous region 142. It is possible to adjust to a different value.
実施形態１に係るＩＧＢＴ１０においては、半導体基体１２０は、ｎ＋型半導体基板１２２と、ｎ＋型半導体基板１２２の第１主面側に位置しｎ＋型半導体基板１２２が含有するよりも低濃度のｎ型不純物を含有するｎ−型エピタキシャル層１２４とを含むため、比較的不純物濃度が高いｎ＋型半導体基板１２２と金属層１４０との間でショットキ接合が形成されることとなる。このため、比較的バリアハイトの高いショットキ金属（例えば、ＡｌＳｉ、Ｉｒなど。）を用いてショットキ接合を形成した場合に、ホールの注入量が適切な値になり、飽和電圧（ＶＣＥ（ｓａｔ））とターンオフ時間とを適切な値に調整することが可能となる。 In the IGBT 10 according to the first embodiment, the semiconductor substrate 120 has a lower concentration than the n + type semiconductor substrate 122 and the n + type semiconductor substrate 122 located on the first main surface side of the n + type semiconductor substrate 122. n containing the n-type impurity - for including a type epitaxial layer 124, so that the Schottky junction with the relatively high impurity concentration is n + -type semiconductor substrate 122 and the metal layer 140 is formed. Therefore, when a Schottky junction is formed using a Schottky metal (for example, AlSi, Ir, etc.) having a relatively high barrier height, the hole injection amount becomes an appropriate value, and the saturation voltage (V CE (sat) ). And the turn-off time can be adjusted to appropriate values.
実施形態１に係るＩＧＢＴ１０においては、非晶質領域１４２は、図１（ａ）に示すように、ｎ−型エピタキシャル層１２４までは到達しないように形成されているため、非晶質領域１４２を形成することに起因して漏れ電流が増加することもなくなる。 In the IGBT 10 according to the first embodiment, the amorphous region 142 is formed so as not to reach the n − type epitaxial layer 124 as shown in FIG. The leakage current does not increase due to the formation.
また、実施形態１に係るＩＧＢＴ１０においては、図１（ｃ）及び図１（ｄ）に示すように、非晶質領域１４２は島状に形成され、各非晶質領域１４２の平均間隔は、ＩＧＢＴ１０のドリフト領域の厚さ（ｎ−型エピタキシャル層１２４の厚さに相当。）よりも大きい値を有しているため、ＩＧＢＴ動作をしているＩＧＢＴ１０におけるｎ＋型エミッタ領域１２８と非晶質領域１４２との間の距離をある程度長くすることができるため、当該ｎ＋型エミッタ領域１２８からの電子（多数キャリア）は、低電流状態においてもショットキ接合を介してコレクタ電極１４０へ流れ込むようになる。その結果、ショットキ接合からのホール（少数キャリア）の注入が起こり易くなり、スナップバック現象により低電流状態における損失が大きくなるのを抑制することが可能となる。 In the IGBT 10 according to the first embodiment, as shown in FIGS. 1C and 1D, the amorphous regions 142 are formed in an island shape, and the average interval between the amorphous regions 142 is as follows. Since it has a value larger than the thickness of the drift region of the IGBT 10 (corresponding to the thickness of the n − type epitaxial layer 124), the n + type emitter region 128 and the amorphous region in the IGBT 10 performing the IGBT operation Since the distance to the region 142 can be increased to some extent, electrons (majority carriers) from the n + -type emitter region 128 flow into the collector electrode 140 through the Schottky junction even in a low current state. . As a result, holes (minority carriers) are likely to be injected from the Schottky junction, and it is possible to suppress an increase in loss in a low current state due to the snapback phenomenon.
また、実施形態１に係るＩＧＢＴ１０においては、図示による説明は省略するが、チップ化したときに非晶質領域１４２がチップ端面に露出しないように形成されているため、チップ端面に非晶質領域１４２が露出することがなくなり、チップとしての機械的強度が低下することもなくなる。 Further, in the IGBT 10 according to the first embodiment, although illustration is omitted, since the amorphous region 142 is formed so as not to be exposed on the chip end surface when the chip is formed, the amorphous region is formed on the chip end surface. 142 is not exposed, and the mechanical strength of the chip is not lowered.
実施形態１に係るＩＧＢＴ１０の効果を比較例に係るＩＧＢＴ１０ａと比較しながら説明する。
図３は、比較例に係るＩＧＢＴ１０ａを説明するために示す図である。図３において、図１（ａ）と同一の部材については同一の符号を付し、詳細な説明は省略する。図４は、実施形態１に係るＩＧＢＴ１０の効果を説明するために示す図である。図４中、横軸はエミッタを基準としてコレクタに印加する電圧ＶＣＥであり、縦軸はコレクタからエミッタに流れる電流ＩＣＥである。
The effects of the IGBT 10 according to the first embodiment will be described in comparison with the IGBT 10a according to the comparative example.
FIG. 3 is a diagram for explaining an IGBT 10a according to a comparative example. In FIG. 3, the same members as those in FIG. 1A are denoted by the same reference numerals, and detailed description thereof is omitted. FIG. 4 is a diagram for explaining the effect of the IGBT 10 according to the first embodiment. In FIG. 4, the horizontal axis represents the voltage V CE applied to the collector with reference to the emitter, and the vertical axis represents the current I CE flowing from the collector to the emitter.
比較例に係るＩＧＢＴ１０ａは、基本的には実施形態１に係るＩＧＢＴ１０と同様の構成を有しているが、図３に示すように、非晶質領域を備えていない点で、実施形態１に係るＩＧＢＴ１０とは異なっている。 The IGBT 10a according to the comparative example basically has the same configuration as that of the IGBT 10 according to the first embodiment. However, as illustrated in FIG. This is different from the IGBT 10.
実施形態１に係るＩＧＢＴ１０は、図４に示すように、ＩＧＢＴを逆バイアスで動作させたとき（エミッタに対してコレクタに負の電圧を印加したとき）に、比較例に係るＩＧＢＴ１０ａの場合と比較して大きな電流が流れていることがわかる。このため、実施形態１に係るＩＧＢＴ１０には、内部転流ダイードが形成されていることがわかる。 As shown in FIG. 4, the IGBT 10 according to the first embodiment is compared with the IGBT 10a according to the comparative example when the IGBT is operated with a reverse bias (when a negative voltage is applied to the collector with respect to the emitter). It can be seen that a large current flows. For this reason, it turns out that the internal commutation diode is formed in IGBT10 which concerns on Embodiment 1. FIG.
次に、実施形態１に係るＩＧＢＴの製造方法について、図５及び図６を用いて説明する。
図５及び図６は、実施形態１に係るＩＧＢＴの製造方法を説明するために示す図である。図５（ａ）〜図６（ｅ）は実施形態１に係るＩＧＢＴの製造方法の各工程を示す図である。
Next, a method for manufacturing the IGBT according to the first embodiment will be described with reference to FIGS.
5 and 6 are views for explaining the method of manufacturing the IGBT according to the first embodiment. FIG. 5A to FIG. 6E are diagrams showing each step of the manufacturing method of the IGBT according to the first embodiment.
実施形態１に係るＩＧＢＴの製造方法は、上記した実施形態１に係るＩＧＢＴ１０を製造するための方法であって、図５及び図６に示すように、以下の（ａ）〜（ｅ）の工程をこの順序で含んでいる。以下、これら各工程を順次説明する。 The manufacturing method of the IGBT according to the first embodiment is a method for manufacturing the IGBT 10 according to the above-described first embodiment, and as shown in FIGS. 5 and 6, the following steps (a) to (e) are performed. In this order. Hereinafter, each of these steps will be described sequentially.
（ａ）半導体基体準備工程
上面にｎ−型エピタキシャル層１２４が形成されたｎ＋型半導体基板１２２を準備する（図５（ａ）参照。）。ｎ−型エピタキシャル層１２４の不純物濃度は、例えば２×１０＋１４個／ｃｍ３とする。ｎ＋型半導体基板１２２の不純物濃度は、例えば１×１０＋１５個／ｃｍ３とし、ｎ＋型半導体基板１２２の厚さは、例えば４００μｍとする。
(A) Semiconductor Base Preparation Step An n + type semiconductor substrate 122 having an n − type epitaxial layer 124 formed on the upper surface is prepared (see FIG. 5A). The impurity concentration of the n − type epitaxial layer 124 is, for example, 2 × 10 +14 atoms / cm 3 . The impurity concentration of the n + type semiconductor substrate 122 is, for example, 1 × 10 + 15 / cm 3, and the thickness of the n + type semiconductor substrate 122 is, for example, 400 μm.
（ｂ）ＭＯＳ構造形成工程
次に、図５（ｂ）に示すように、半導体基体１２０（ｎ−型エピタキシャル層１２４）の第１主面に、絶縁ゲートトランジスタ１３０を含む能働領域ＡＲ並びにゲートパッド領域ＧＰ及びガードリング領域ＧＲを含む非能働領域からなるＭＯＳ構造を形成する。
ＭＯＳ構造のうち絶縁ゲートトランジスタ１３０は、ｎ−型エピタキシャル層１２４の表面にｐ型ベース領域１２６を形成し、ｐ型ベース領域１２６の表面にｎ＋型エミッタ領域１２８を形成した後、ｎ−型エピタキシャル層１２４の上方にゲート絶縁膜１３２を介してゲート電極１３４を形成し、ゲート電極１３４の上方に層間絶縁膜１３６を介してエミッタ電極１３８を形成する（図２参照。）。これにより、半導体基体１２０（ｎ−型エピタキシャル層１２４）の第１主面に絶縁ゲートトランジスタ１３０を形成することができる。
(B) MOS Structure Formation Step Next, as shown in FIG. 5B, the active region AR including the insulated gate transistor 130 and the gate are formed on the first main surface of the semiconductor substrate 120 (n − type epitaxial layer 124). A MOS structure including a non-active region including the pad region GP and the guard ring region GR is formed.
In the MOS gate structure, the insulated gate transistor 130 forms a p-type base region 126 on the surface of the n − -type epitaxial layer 124, forms an n + -type emitter region 128 on the surface of the p-type base region 126, and then forms an n − -type. A gate electrode 134 is formed above the epitaxial layer 124 via a gate insulating film 132, and an emitter electrode 138 is formed above the gate electrode 134 via an interlayer insulating film 136 (see FIG. 2). Thereby, the insulated gate transistor 130 can be formed on the first main surface of the semiconductor substrate 120 (n − type epitaxial layer 124).
（ｃ）半導体基板研磨工程
次に、ｎ＋型半導体基板１２２の第２主面側を研磨することによって、ｎ＋型半導体基板１２２の厚さを薄くする（図５（ｃ）参照。）。ｎ＋型半導体基板１２２の厚さは、例えば５０μｍとする。
(C) a semiconductor substrate polishing step Next, by polishing the second main surface side of the n + -type semiconductor substrate 122, the thickness of the n + -type semiconductor substrate 122 (FIG. 5 (c) reference.). The thickness of the n + type semiconductor substrate 122 is, for example, 50 μm.
（ｄ）非晶質領域形成工程
次に、半導体基体１２０（ｎ＋型半導体基板１２２）の第２主面側からエネルギービームとしてのＮｄ−ＹＡＧレーザ光を部分的に照射することで、ｎ＋型半導体基板１２２の第２主面側全面にわたって非晶質領域１４２を島状に、かつ、各非晶質領域１４２の平均間隔がＩＧＢＴ１０のドリフト領域の厚さ（ｎ−型エピタキシャル層１２４の厚さに相当。）よりも大きい値を有するように形成する（図６（ｄ）参照。）。
このとき、ｎ−型エピタキシャル層１２４までは到達しないように非晶質領域１４２を形成する。
(D) Amorphous Region Forming Step Next, n + YAG laser light as an energy beam is partially irradiated from the second main surface side of the semiconductor substrate 120 (n + type semiconductor substrate 122), so that n + The amorphous region 142 is formed in an island shape over the entire second main surface side of the semiconductor substrate 122, and the average interval between the amorphous regions 142 is the thickness of the drift region of the IGBT 10 (the thickness of the n − -type epitaxial layer 124). It is formed so as to have a value larger than (refer to FIG. 6D).
At this time, the amorphous region 142 is formed so as not to reach the n − type epitaxial layer 124.
（ｅ）ショットキ接合形成工程
そして、半導体基体１２０（ｎ＋型半導体基板１２２）の第２主面に金属層１４０を形成してｎ＋型半導体基板１２２と金属層１４０との間にショットキ接合を形成する（図６（ｅ）参照。）。
(E) Schottky junction forming step Then, a metal layer 140 is formed on the second main surface of the semiconductor substrate 120 (n + type semiconductor substrate 122), and a Schottky junction is formed between the n + type semiconductor substrate 122 and the metal layer 140. It is formed (see FIG. 6E).
以上により、実施形態１に係るＩＧＢＴ１０を製造することができる。 As described above, the IGBT 10 according to the first embodiment can be manufactured.
以上の各工程を含む実施形態１に係るＩＧＢＴの製造方法によれば、ショットキ接合形成工程の前に、半導体基体１２０（ｎ＋型半導体基板１２２）の第２主面側からＮｄ−ＹＡＧレーザ光を部分的に照射するだけで、半導体基体１２０の第２主面側に非晶質領域１４２を形成することが可能となり、アノード・ショート型のＩＧＢＴを製造することが可能となる。その結果、半導体基体１２０の厚さを薄くした状態で反転マスクを用いたイオン注入を行う必要がなくなるため、高い生産性でアノード・ショート型のＩＧＢＴを製造することが可能となる。 According to the IGBT manufacturing method according to the first embodiment including the above steps, the Nd-YAG laser beam is emitted from the second main surface side of the semiconductor substrate 120 (n + type semiconductor substrate 122) before the Schottky junction forming step. It is possible to form the amorphous region 142 on the second main surface side of the semiconductor substrate 120 only by partially irradiating the semiconductor substrate 120, and it is possible to manufacture an anode / short type IGBT. As a result, it is not necessary to perform ion implantation using a reversal mask in a state where the thickness of the semiconductor substrate 120 is reduced, so that an anode / short type IGBT can be manufactured with high productivity.
また、実施形態１に係るＩＧＢＴの製造方法によれば、ショットキ接合形成工程の前に非晶質領域形成工程を行っているため、非晶質領域形成工程を行うことによってコレクタ電極の品質を劣化させることがなくなり、例えば、ダイボンド時におけるはんだボイドの発生を抑制することが可能となる。 Further, according to the IGBT manufacturing method according to the first embodiment, since the amorphous region forming step is performed before the Schottky junction forming step, the quality of the collector electrode is deteriorated by performing the amorphous region forming step. For example, the generation of solder voids during die bonding can be suppressed.
[実施形態２]
図７は、実施形態２に係るＩＧＢＴ１２を説明するために示す図である。図７（ａ）は実施形態２に係るＩＧＢＴ１２の断面図であり、図７（ｂ）は実施形態２に係るＩＧＢＴ１２の上面図であり、図７（ｃ）は図７（ｂ）の符号Ｂで示す部分における非晶質領域１４４を説明するために示す拡大図であり、図７（ｄ）は図７（ｂ）の符号Ｃで示す部分における非晶質領域１４４を説明するために示す拡大図である。図７において、図１と同一の部材については同一の符号を付し、詳細な説明は省略する。
なお、図７（ａ）においては、図１（ａ）の場合と同様に、ＩＧＢＴ１２における第１主面側の構造は簡略化している。また、図７（ａ）においては、ＩＧＢＴ１２の構造を模式的に示しており、ｎ＋型半導体基板１２２の厚さ及びｎ−型エピタキシャル層１２４の厚さなどの半導体基体１２０の厚み方向に沿った厚さや深さについては、半導体基体１２０の第１主面に平行な方向に沿った距離や間隔についてよりも誇張して示している。
[Embodiment 2]
FIG. 7 is a diagram for explaining the IGBT 12 according to the second embodiment. 7A is a cross-sectional view of the IGBT 12 according to the second embodiment, FIG. 7B is a top view of the IGBT 12 according to the second embodiment, and FIG. 7C is a symbol B in FIG. 7B. FIG. 7D is an enlarged view for explaining the amorphous region 144 in the portion indicated by, and FIG. 7D is an enlarged view for explaining the amorphous region 144 in the portion indicated by reference numeral C in FIG. FIG. 7, the same members as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
In FIG. 7A, the structure on the first main surface side of the IGBT 12 is simplified as in the case of FIG. FIG. 7A schematically shows the structure of the IGBT 12 along the thickness direction of the semiconductor substrate 120 such as the thickness of the n + type semiconductor substrate 122 and the thickness of the n − type epitaxial layer 124. The thickness and the depth are exaggerated than the distance and the distance along the direction parallel to the first main surface of the semiconductor substrate 120.
実施形態２に係るＩＧＢＴ１２は、基本的には実施形態１に係るＩＧＢＴ１０とよく似た構造を有しているが、能働領域ＡＲ直下に非晶質領域が配置されていない点で、実施形態１に係るＩＧＢＴ１０とは異なっている。すなわち、実施形態２に係るＩＧＢＴ１２においては、図７に示すように、非晶質領域１４４は、能働領域ＡＲの直下には形成されず、ゲートパッド領域ＧＰ及びガードリング領域ＧＲを含む非能働領域の直下にのみ形成されている。 The IGBT 12 according to the second embodiment basically has a structure similar to that of the IGBT 10 according to the first embodiment, but the embodiment is different in that no amorphous region is disposed immediately below the active region AR. 1 is different from the IGBT 10 according to FIG. That is, in the IGBT 12 according to the second embodiment, as shown in FIG. 7, the amorphous region 144 is not formed immediately below the active region AR, but includes an incapacitance including the gate pad region GP and the guard ring region GR. It is only formed directly under the working area.
このように、実施形態２に係るＩＧＢＴ１２は、能働領域ＡＲの直下に非晶質領域が配置されていない点で実施形態１に係るＩＧＢＴ１０の場合とは異なっているが、実施形態１に係るＩＧＢＴ１０の場合と同様に、半導体基体１２０の第２主面側からＮｄ−ＹＡＧレーザ光を部分的に照射して非晶質領域１４４を形成するだけで、アノード・ショート型のＩＧＢＴとなる。その結果、半導体基体１２０の厚さを薄くした状態で反転マスクを用いたイオン注入を行う必要がなくなるため、実施形態２に係るＩＧＢＴ１２は、高い生産性でアノード・ショート型のＩＧＢＴを製造することが可能な構造を有するＩＧＢＴとなる。 As described above, the IGBT 12 according to the second embodiment is different from the IGBT 10 according to the first embodiment in that an amorphous region is not disposed immediately below the active region AR, but according to the first embodiment. As in the case of the IGBT 10, an anode / short type IGBT can be obtained simply by partially irradiating Nd-YAG laser light from the second main surface side of the semiconductor substrate 120 to form the amorphous region 144. As a result, it is not necessary to perform ion implantation using an inversion mask in a state where the thickness of the semiconductor substrate 120 is reduced. Therefore, the IGBT 12 according to the second embodiment can manufacture an anode-short type IGBT with high productivity. It becomes an IGBT having a structure capable of.
また、実施形態２に係るＩＧＢＴ１２においては、図７（ａ）に示すように、非晶質領域１４２が非能働領域の直下にのみ形成されているため、すなわち、オン電流が流れる領域である能働領域ＡＲの直下には非晶質領域１４４が形成されていないため、ＩＧＢＴの飽和電圧（ＶＣＥ（ｓａｔ））を増大させることもない。 Further, in the IGBT 12 according to the second embodiment, as shown in FIG. 7A, the amorphous region 142 is formed only immediately below the non-active region, that is, a region where on-current flows. Since the amorphous region 144 is not formed immediately below the active region AR, the saturation voltage (V CE (sat) ) of the IGBT is not increased.
実施形態２に係るＩＧＢＴ１２は、能働領域ＡＲの直下に非晶質領域が配置されていない点以外の点では実施形態１に係るＩＧＢＴ１０の場合と同様の構造を有しているため、実施形態１に係るＩＧＢＴ１０が有する効果のうち該当する効果をそのまま有する。 The IGBT 12 according to the second embodiment has the same structure as that of the IGBT 10 according to the first embodiment except that the amorphous region is not disposed immediately below the active region AR. 1 has the corresponding effect as it is.
[実施形態３]
図８は、実施形態３に係るＩＧＢＴ１４の断面図である。図８において、図１（ａ）と同一の部材については同一の符号を付し、詳細な説明は省略する。
なお、図８においては、図１（ａ）の場合と同様に、ＩＧＢＴ１４における第１主面側の構造は簡略化している。また、図８においては、ＩＧＢＴ１４の構造を模式的に示しており、ｎ−型半導体基板１５６の厚さ、ｎ＋型エピタキシャル層１５２の厚さ及びｎ−型エピタキシャル層１５４の厚さなどの半導体基体１５０の厚み方向に沿った厚さや深さについては、半導体基体１５０の第１主面に平行な方向に沿った距離や間隔についてよりも誇張して示している。
[Embodiment 3]
FIG. 8 is a cross-sectional view of the IGBT 14 according to the third embodiment. In FIG. 8, the same members as those in FIG. 1A are denoted by the same reference numerals, and detailed description thereof is omitted.
In FIG. 8, the structure on the first main surface side of the IGBT 14 is simplified as in the case of FIG. Further, FIG. 8 schematically shows the structure of the IGBT 14, and the semiconductor such as the thickness of the n − type semiconductor substrate 156, the thickness of the n + type epitaxial layer 152, and the thickness of the n − type epitaxial layer 154 is shown. The thickness and the depth along the thickness direction of the base body 150 are exaggerated than the distance and the distance along the direction parallel to the first main surface of the semiconductor base body 150.
実施形態３に係るＩＧＢＴ１４は、基本的には実施形態１に係るＩＧＢＴ１０とよく似た構造を有しているが、半導体基体の構成が、実施形態１に係るＩＧＢＴ１０とは異なっている。 The IGBT 14 according to the third embodiment basically has a structure similar to that of the IGBT 10 according to the first embodiment, but the configuration of the semiconductor substrate is different from that of the IGBT 10 according to the first embodiment.
すなわち、実施形態３に係るＩＧＢＴ１４においては、図８に示すように、半導体基体１５０は、第２主面側に位置しｎ型（第１導電型）不純物を含有する第１半導体層としてのｎ＋型エピタキシャル層１５２と、ｎ＋型エピタキシャル層１５２の第１主面側に位置しｎ＋型エピタキシャル層１５２が含有するよりも低濃度のｎ型不純物を含有する第２半導体層としてのｎ−型エピタキシャル層１５４と、ｎ＋型エピタキシャル層１５２の第２主面側に位置しｎ＋型エピタキシャル層１５２が含有するよりも低濃度のｎ型不純物を含有する第３半導体層としてのｎ−型半導体基板１５６とを含むものである。なお、金属層１６０としては、例えばＰｔを含む金属層を用いている。 That is, in the IGBT 14 according to the third embodiment, as shown in FIG. 8, the semiconductor substrate 150 is located on the second main surface side and is n as a first semiconductor layer containing an n-type (first conductivity type) impurity. + -type epitaxial layer 152, as a second semiconductor layer containing a low concentration n-type impurity than located on the first major surface side of the n + -type epitaxial layer 152 n + -type epitaxial layer 152 contains n - -type epitaxial layer 154, n as a third semiconductor layer containing a low concentration n-type impurity than located on the second major surface side of the n + -type epitaxial layer 152 n + -type epitaxial layer 152 contains - type And a semiconductor substrate 156. For example, a metal layer containing Pt is used as the metal layer 160.
このように、実施形態３に係るＩＧＢＴ１４は、半導体基体の構成が実施形態１に係るＩＧＢＴ１０の場合とは異なっているが、実施形態１に係るＩＧＢＴ１０の場合と同様に、半導体基体１５０の第２主面側からＮｄ−ＹＡＧレーザ光を部分的に照射して非晶質領域１４６を形成するだけで、アノード・ショート型のＩＧＢＴとなる。その結果、半導体基体の厚さを薄くした状態で反転マスクを用いたイオン注入を行う必要がなくなるため、実施形態３に係るＩＧＢＴ１４は、高い生産性でアノード・ショート型のＩＧＢＴを製造することが可能な構造を有するＩＧＢＴとなる。 As described above, the IGBT 14 according to the third embodiment is different from the IGBT 10 according to the first embodiment in the configuration of the semiconductor substrate. However, as in the case of the IGBT 10 according to the first embodiment, the second structure of the semiconductor substrate 150. Only by partially irradiating Nd-YAG laser light from the main surface side to form the amorphous region 146, an anode-short type IGBT is obtained. As a result, since it is not necessary to perform ion implantation using an inversion mask with the semiconductor substrate being thin, the IGBT 14 according to the third embodiment can manufacture an anode / short type IGBT with high productivity. The IGBT has a possible structure.
実施形態３に係るＩＧＢＴ１４においては、半導体基体１５０は、ｎ＋型エピタキシャル層１５２の第２主面側に位置しｎ＋型エピタキシャル層１５２が含有するよりも低濃度のｎ型不純物を含有するｎ−型半導体基板１５６をさらに含んでいる。これにより、不純物濃度が比較的低いｎ−型半導体基板１５６と金属層１６０との間でショットキ接合が形成されることとなるため、一般的なショットキ金属（例えば、Ｐｔなど。）を用いてショットキ接合を形成した場合に、ホールの注入量が適切な値になり、飽和電圧（ＶＣＥ（ｓａｔ））とターンオフ時間とを適切な値に調整することが可能となる。 In IGBT14 according to the third embodiment, the semiconductor body 150 is located on the second major surface side of the n + -type epitaxial layer 152 n + -type epitaxial layer 152 contains a low concentration n-type impurity than containing n A further -type semiconductor substrate 156 is further included. As a result, a Schottky junction is formed between the n − type semiconductor substrate 156 and the metal layer 160 having a relatively low impurity concentration. Therefore, a Schottky metal (for example, Pt) is used. When the junction is formed, the hole injection amount becomes an appropriate value, and the saturation voltage (V CE (sat) ) and the turn-off time can be adjusted to appropriate values.
実施形態３に係るＩＧＢＴ１４は、半導体基体の構成以外の点では実施形態１に係るＩＧＢＴ１０の場合と同様の構造を有しているため、実施形態１に係るＩＧＢＴ１０が有する効果のうち該当する効果をそのまま有する。 Since the IGBT 14 according to the third embodiment has the same structure as that of the IGBT 10 according to the first embodiment except for the configuration of the semiconductor substrate, the corresponding effect among the effects of the IGBT 10 according to the first embodiment is obtained. Have it as it is.
[実施形態４]
図９は、実施形態４に係るＩＧＢＴ１６の断面図である。図９において、図１（ａ）と同一の部材については同一の符号を付し、詳細な説明は省略する。
なお、図９においては、図１（ａ）の場合と同様に、ＩＧＢＴ１６における第１主面側の構造は簡略化している。また、図９においては、ＩＧＢＴ１６の構造を模式的に示しており、ｎ＋型半導体基板１２２の厚さ及びｎ−型エピタキシャル層１２４の厚さなどの半導体基体１２０の厚み方向に沿った厚さや深さについては、半導体基体１２０の第１主面に平行な方向に沿った距離や間隔についてよりも誇張して示している。
[Embodiment 4]
FIG. 9 is a cross-sectional view of the IGBT 16 according to the fourth embodiment. 9, the same members as those in FIG. 1A are denoted by the same reference numerals, and detailed description thereof is omitted.
In FIG. 9, the structure on the first main surface side of the IGBT 16 is simplified as in the case of FIG. 9 schematically shows the structure of the IGBT 16, and the thickness along the thickness direction of the semiconductor substrate 120, such as the thickness of the n + type semiconductor substrate 122 and the thickness of the n − type epitaxial layer 124, The depth is exaggerated more than the distance and interval along the direction parallel to the first main surface of the semiconductor substrate 120.
実施形態４に係るＩＧＢＴ１６は、基本的には実施形態１に係るＩＧＢＴ１０とよく似た構造を有しているが、非晶質領域の代わりに合金領域を備える点で実施形態１に係るＩＧＢＴ１０とは異なっている。すなわち、実施形態４に係るＩＧＢＴ１６においては、非晶質領域に代わる合金領域として、図９に示すように、金属層１４０にＮｄ−ＹＡＧレーザ光を部分的に照射することで金属層１４０と半導体基体１２０におけるｎ＋型半導体基板１２２とを合金化させることにより形成された合金領域１４８を有している。 The IGBT 16 according to the fourth embodiment basically has a structure similar to that of the IGBT 10 according to the first embodiment, but is different from the IGBT 10 according to the first embodiment in that an alloy region is provided instead of the amorphous region. Is different. That is, in the IGBT 16 according to the fourth embodiment, as shown in FIG. 9, the metal layer 140 and the semiconductor are partially irradiated with an Nd-YAG laser beam as an alloy region instead of the amorphous region, as illustrated in FIG. 9. It has an alloy region 148 formed by alloying the n + type semiconductor substrate 122 in the base body 120.
なお、実施形態４に係るＩＧＢＴ１６を製造する場合には、上述した実施形態１に係るＩＧＢＴの製造方法において、非晶質領域形成工程を行う前にショットキ接合形成工程を行えばよい。そして、ショットキ接合形成工程を行うことによって形成された金属層１４０に、エネルギービームとしてＮｄ−ＹＡＧレーザ光を照射して当該金属層１４０とｎ＋型半導体基板１２２とを合金化させて合金領域１４８を形成する合金領域形成工程を行う。 In addition, when manufacturing IGBT16 which concerns on Embodiment 4, what is necessary is just to perform a Schottky junction formation process before performing an amorphous region formation process in the manufacturing method of IGBT which concerns on Embodiment 1 mentioned above. Then, the metal layer 140 formed by performing the Schottky junction forming step is irradiated with an Nd-YAG laser beam as an energy beam to alloy the metal layer 140 and the n + type semiconductor substrate 122 to form an alloy region 148. An alloy region forming step of forming is performed.
このように、実施形態４に係るＩＧＢＴ１６は、非晶質領域の代わりに合金領域を備える点で実施形態１に係るＩＧＢＴ１０の場合とは異なっているが、金属層１４０にＮｄ−ＹＡＧレーザ光を部分的に照射して合金領域１４８を形成するだけで、アノード・ショート型のＩＧＢＴとなる。その結果、実施形態１に係るＩＧＢＴ１０の場合と同様に、半導体基体１２０の厚さを薄くした状態で反転マスクを用いたイオン注入を行う必要がなくなるため、実施形態４に係るＩＧＢＴ１６は、高い生産性でアノード・ショート型のＩＧＢＴを製造することが可能な構造を有するＩＧＢＴとなる。 As described above, the IGBT 16 according to the fourth embodiment is different from the IGBT 10 according to the first embodiment in that an alloy region is provided instead of an amorphous region, but the Nd-YAG laser beam is applied to the metal layer 140. By only partially irradiating and forming the alloy region 148, an anode-short type IGBT is obtained. As a result, as in the case of the IGBT 10 according to the first embodiment, it is not necessary to perform ion implantation using a reversal mask in a state where the thickness of the semiconductor substrate 120 is reduced. Thus, an IGBT having a structure capable of manufacturing an anode-short type IGBT is obtained.
実施形態４に係るＩＧＢＴ１６は、非晶質領域の代わりに合金領域を備える点以外の点では実施形態１に係るＩＧＢＴ１０の場合と同様の構造を有しているため、実施形態１に係るＩＧＢＴ１０が有する効果のうち該当する効果をそのまま有する。 The IGBT 16 according to the fourth embodiment has the same structure as that of the IGBT 10 according to the first embodiment except that the IGBT 16 according to the first embodiment is provided with an alloy region instead of the amorphous region. It has the corresponding effect as it is.
以上、本発明のＩＧＢＴ及びＩＧＢＴの製造方法を上記の各実施形態に基づいて説明したが、本発明は上記の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。 As mentioned above, although IGBT and the manufacturing method of IGBT of this invention were demonstrated based on said each embodiment, this invention is not limited to said each embodiment, In the range which does not deviate from the summary, it is various aspects. For example, the following modifications are possible.
（１）上記各実施形態においては、第１導電型をｎ型とし、第２導電型をｐ型として説明したが、本発明はこれに限定されるものではなく、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。この場合、カソード・ショート型のＩＧＢＴとなる。 (1) In each of the above embodiments, the first conductivity type is n-type and the second conductivity type is p-type. However, the present invention is not limited to this, and the first conductivity type is p-type. The second conductivity type may be n-type. In this case, it becomes a cathode short type IGBT.
（２）上記各実施形態においては、エネルギービームとして、Ｎｄ−ＹＡＧレーザ光を用いているが、本発明はこれに限定されるものではない。エネルギービームとしては、Ｎｄ-ＹＡＧ以外のレーザ光や、レーザ光以外のエネルギービーム（例えば、電子ビーム、イオンビーム）をも好ましく用いることができる。 (2) In each of the above embodiments, Nd-YAG laser light is used as the energy beam, but the present invention is not limited to this. As the energy beam, a laser beam other than Nd-YAG or an energy beam other than the laser beam (for example, an electron beam or an ion beam) can be preferably used.
（３）上記実施形態１においては、金属層１４０の表面に他の金属層を積層してこの積層膜をコレクタ電極として用いたが、本発明はこれに限定されるものではなく、金属層１４０をそのままコレクタ電極として用いることもできる。 (3) In the first embodiment, another metal layer is laminated on the surface of the metal layer 140 and this laminated film is used as a collector electrode. However, the present invention is not limited to this, and the metal layer 140 is not limited thereto. Can also be used as a collector electrode.
（４）上記各実施形態においては、非晶質領域１４２，１４４，１４６又は合金領域１４８は、島状に形成されているが、本発明はこれに限定されるものではなく、島状に形成されていないものも含むものである。その場合は、非晶質領域又は合金領域の形成パターンにおける最小幅を、ＩＧＢＴのドリフト領域の厚さよりも大きい値を有するように設定することが好ましい。 (4) In each of the above embodiments, the amorphous regions 142, 144, 146 or the alloy region 148 is formed in an island shape, but the present invention is not limited to this, and is formed in an island shape. Including those that are not. In that case, it is preferable to set the minimum width in the formation pattern of the amorphous region or the alloy region so as to have a value larger than the thickness of the drift region of the IGBT.
１０，１０ａ，１２，１４，１６…ＩＧＢＴ、１２０，１５０…半導体基体、１２２…ｎ＋型半導体基板、１２４，１５４…ｎ−型エピタキシャル層、１２６…ｐ型ベース領域、１２８…ｎ＋型エミッタ領域、１３０…絶縁ゲートトランジスタ、１３２…ゲート絶縁膜、１３４…ゲート電極、１３６…層間絶縁膜、１３８…エミッタ電極、１３９…チャネル形成領域、１４０，１６０…金属層、１４２，１４４，１４６…非晶質領域、１４８…合金領域、１５２…ｎ＋型エピタキシャル層、１５６…ｎ−型半導体基板、８００…ＩＧＢＴ、８１０…ｎ＋型半導体基板、８１２…ｎ−型エピタキシャル層、８１４…ｐ型ベース領域、８１６…ｎ＋型エミッタ領域、８１８…ゲート絶縁膜、８２０…ゲート電極、８２２…層間絶縁膜、８２４…エミッタ電極、８２６…コレクタ電極、８２８…ｎ＋型チャネルストッパ領域、８３０…絶縁膜、９００…ＩＧＢＴ、９０１…ゲート電極、９０２…ｐ型ベース領域、９０３…ｎ型ソース領域、９０４…ｎ−型半導体基板、９０５…ｎ＋層、９０６…ｐ＋層、９０７…エミッタ電極、９０８…コレクタ電極、９２１…ｐ＋層、ＡＲ…能働領域、ＤＲ…固定電位拡散領域、ＧＰ…ゲートパッド領域、ＧＲ…ガードリング領域 10,10a, 12,14,16 ... IGBT, 120,150 ... semiconductor substrate, 122 ... n + -type semiconductor substrate, 124,154 ... n - -type epitaxial layer, 126 ... p-type base region, 128 ... n + -type emitter Region 130, insulated gate transistor 132, gate insulating film 134 gate electrode, 136 interlayer insulating film, 138 emitter electrode, 139 channel forming region 140, 160 metal layer, 142, 144, 146 non Amorphous region, 148 ... alloy region, 152 ... n + type epitaxial layer, 156 ... n - type semiconductor substrate, 800 ... IGBT, 810 ... n + type semiconductor substrate, 812 ... n - type epitaxial layer, 814 ... p-type base area, 816 ... n + -type emitter region, 818 ... gate insulating film, 820 ... gate electrode, 822 ... interlayer insulation film, 82 ... emitter electrode, 826 ... a collector electrode, 828 ... n + -type channel stopper region, 830: insulating film, 900 ... IGBT, 901 ... gate electrode, 902 ... p-type base region, 903 ... n-type source region, 904 ... n - Type semiconductor substrate, 905... N + layer, 906... P + layer, 907... Emitter electrode, 908... Collector electrode, 921... P + layer, AR ... active region, DR ... fixed potential diffusion region, GP. , GR ... Guard ring area
Claims (13)
前記半導体基体の第１主面に、絶縁ゲートトランジスタを含む能働領域並びにゲートパッド領域及びガードリング領域を含む非能働領域からなるＭＯＳ構造を形成するＭＯＳ構造形成工程と、
前記半導体基体の第２主面に金属層を形成して前記半導体基体の前記第２主面と前記金属層との間にショットキ接合を形成するショットキ接合形成工程とを含むＩＧＢＴの製造方法において、
前記ショットキ接合形成工程の前に、前記半導体基体の第２主面にエネルギービームを部分的に照射することで前記半導体基体の第２主面側に非晶質領域を形成する非晶質領域形成工程をさらに含むことを特徴とするＩＧＢＴの製造方法。 A semiconductor substrate preparation step of preparing a semiconductor substrate;
Forming a MOS structure comprising an active region including an insulated gate transistor and a non-active region including a gate pad region and a guard ring region on the first main surface of the semiconductor substrate;
In a method for manufacturing an IGBT, including a Schottky junction forming step of forming a metal layer on a second main surface of the semiconductor substrate and forming a Schottky junction between the second main surface of the semiconductor substrate and the metal layer,
Amorphous region formation for forming an amorphous region on the second main surface side of the semiconductor substrate by partially irradiating the second main surface of the semiconductor substrate with an energy beam before the Schottky junction forming step The manufacturing method of IGBT characterized by further including a process.
前記半導体基体は、
前記第２主面側に位置し第１導電型不純物を含有する第１半導体層と、
前記第１主面側に位置し前記第１半導体層が含有するよりも低濃度の第１導電型不純物を含有する第２半導体層とを含むことを特徴とするＩＧＢＴの製造方法。 In the manufacturing method of IGBT of Claim 1 ,
The semiconductor substrate is
A first semiconductor layer located on the second main surface side and containing a first conductivity type impurity;
A method for manufacturing an IGBT, comprising: a second semiconductor layer located on the first main surface side and containing a first conductivity type impurity at a lower concentration than that contained in the first semiconductor layer.
前記半導体基体は、
前記第１半導体層よりも前記第２主面側に位置し前記第１半導体層が含有するよりも低濃度の第１導電型不純物を含有する第３半導体層をさらに含むことを特徴とするＩＧＢＴの製造方法。 In the manufacturing method of IGBT of Claim 2 ,
The semiconductor substrate is
An IGBT further comprising a third semiconductor layer located closer to the second main surface than the first semiconductor layer and containing a first conductivity type impurity at a lower concentration than that contained in the first semiconductor layer. Manufacturing method.
前記非晶質領域形成工程においては、前記第２半導体層までは到達しないように前記非晶質領域を形成することを特徴とするＩＧＢＴの製造方法。 In the manufacturing method of IGBT of Claim 2 or 3 ,
The Oite to as amorphous regions formed Engineering The manufacturing method of an IGBT and forming the amorphous area to the to the second semiconductor layer does not reach.
前記非晶質領域を、島状に、かつ、各前記非晶質領域の平均間隔が前記ＩＧＢＴのドリフト領域の厚さよりも大きい値を有するように形成することを特徴とするＩＧＢＴの製造方法。 In the manufacturing method of IGBT in any one of Claims 1-4 ,
Wherein the amorphous area, an island shape, and the production of the IGBT average interval of each said amorphous area is equal to or formed to have a value larger than the thickness of the drift region of the IGBT Method.
前記非晶質領域形成工程においては、前記非能働領域の直下にのみ前記非晶質領域を形成することを特徴とするＩＧＢＴの製造方法。 In the manufacturing method of IGBT in any one of Claims 1-5 ,
The Oite to as amorphous regions formed Engineering The manufacturing method of an IGBT and forming the amorphous area only directly under the non-performance働領zone.
前記非晶質領域形成工程においては、チップ化したときにチップ端面に露出しないように前記非晶質領域を形成することを特徴とするＩＧＢＴの製造方法。 In the manufacturing method of IGBT in any one of Claims 1-6 ,
The Oite to as amorphous regions formed Engineering The manufacturing method of an IGBT and forming the amorphous area so as not to be exposed to the chip end face upon chips.
前記半導体基体の第１主面に、絶縁ゲートトランジスタを含む能働領域並びにゲートパッド領域及びガードリング領域を含む非能働領域からなるＭＯＳ構造を形成するＭＯＳ構造形成工程と、 Forming a MOS structure comprising an active region including an insulated gate transistor and a non-active region including a gate pad region and a guard ring region on the first main surface of the semiconductor substrate;
前記半導体基体の第２主面に金属層を形成して前記半導体基体の前記第２主面と前記金属層との間にショットキ接合を形成するショットキ接合形成工程とを含むＩＧＢＴの製造方法において、 In a method for manufacturing an IGBT, including a Schottky junction forming step of forming a metal layer on a second main surface of the semiconductor substrate and forming a Schottky junction between the second main surface of the semiconductor substrate and the metal layer,
前記ショットキ接合形成工程の後に、前記金属層にエネルギービームを部分的に照射することで前記金属層と前記半導体基体とを合金化させて合金領域を形成する合金領域形成工程をさらに含み、 An alloy region forming step of forming an alloy region by alloying the metal layer and the semiconductor substrate by partially irradiating the metal layer with an energy beam after the Schottky junction forming step;
前記半導体基体は、 The semiconductor substrate is
前記第２主面側に位置し第１導電型不純物を含有する第１半導体層と、 A first semiconductor layer located on the second main surface side and containing a first conductivity type impurity;
前記第１主面側に位置し前記第１半導体層が含有するよりも低濃度の第１導電型不純物を含有する第２半導体層とを含み、 A second semiconductor layer located on the first main surface side and containing a first conductivity type impurity at a lower concentration than the first semiconductor layer contains,
前記合金領域形成工程においては、前記第２半導体層までは到達しないように前記合金領域を形成することを特徴とするＩＧＢＴの製造方法。 In the alloy region forming step, the alloy region is formed so as not to reach the second semiconductor layer.
前記合金領域を、島状に、かつ、各前記合金領域の平均間隔が前記ＩＧＢＴのドリフト領域の厚さよりも大きい値を有するように形成することを特徴とするＩＧＢＴの製造方法。 The method of manufacturing an IGBT, wherein the alloy region is formed in an island shape so that an average interval between the alloy regions has a value larger than a thickness of a drift region of the IGBT.
前記合金領域形成工程においては、チップ化したときにチップ端面に露出しないように前記合金領域を形成することを特徴とするＩＧＢＴの製造方法。 In the alloy region forming step, the alloy region is formed so as not to be exposed on the end face of the chip when it is formed into a chip.
前記半導体基体の第１主面に、絶縁ゲートトランジスタを含む能働領域並びにゲートパッド領域及びガードリング領域を含む非能働領域からなるＭＯＳ構造を形成するＭＯＳ構造形成工程と、 Forming a MOS structure comprising an active region including an insulated gate transistor and a non-active region including a gate pad region and a guard ring region on the first main surface of the semiconductor substrate;
前記半導体基体の第２主面に金属層を形成して前記半導体基体の前記第２主面と前記金属層との間にショットキ接合を形成するショットキ接合形成工程とを含むＩＧＢＴの製造方法において、 In a method for manufacturing an IGBT, including a Schottky junction forming step of forming a metal layer on a second main surface of the semiconductor substrate and forming a Schottky junction between the second main surface of the semiconductor substrate and the metal layer,
前記ショットキ接合形成工程の後に、前記金属層にエネルギービームを部分的に照射することで前記金属層と前記半導体基体とを合金化させて合金領域を形成する合金領域形成工程をさらに含み、 An alloy region forming step of forming an alloy region by alloying the metal layer and the semiconductor substrate by partially irradiating the metal layer with an energy beam after the Schottky junction forming step;
前記合金領域を、島状に、かつ、各前記合金領域の平均間隔が前記ＩＧＢＴのドリフト領域の厚さよりも大きい値を有するように形成することを特徴とするＩＧＢＴの製造方法。 The method of manufacturing an IGBT, wherein the alloy region is formed in an island shape so that an average interval between the alloy regions has a value larger than a thickness of a drift region of the IGBT.
前記合金領域形成工程においては、チップ化したときにチップ端面に露出しないように前記合金領域を形成することを特徴とするＩＧＢＴの製造方法。 In the alloy region forming step, the alloy region is formed so as not to be exposed on the end face of the chip when it is formed into a chip.
前記半導体基体の第１主面に、絶縁ゲートトランジスタを含む能働領域並びにゲートパッド領域及びガードリング領域を含む非能働領域からなるＭＯＳ構造を形成するＭＯＳ構造形成工程と、 Forming a MOS structure comprising an active region including an insulated gate transistor and a non-active region including a gate pad region and a guard ring region on the first main surface of the semiconductor substrate;
前記半導体基体の第２主面に金属層を形成して前記半導体基体の前記第２主面と前記金属層との間にショットキ接合を形成するショットキ接合形成工程とを含むＩＧＢＴの製造方法において、 In a method for manufacturing an IGBT, including a Schottky junction forming step of forming a metal layer on a second main surface of the semiconductor substrate and forming a Schottky junction between the second main surface of the semiconductor substrate and the metal layer,
前記ショットキ接合形成工程の後に、前記金属層にエネルギービームを部分的に照射することで前記金属層と前記半導体基体とを合金化させて合金領域を形成する合金領域形成工程をさらに含み、 An alloy region forming step of forming an alloy region by alloying the metal layer and the semiconductor substrate by partially irradiating the metal layer with an energy beam after the Schottky junction forming step;
前記合金領域形成工程においては、チップ化したときにチップ端面に露出しないように前記合金領域を形成することを特徴とするＩＧＢＴの製造方法。 In the alloy region forming step, the alloy region is formed so as not to be exposed on the end face of the chip when it is formed into a chip.
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