JP4978550B2 - Mixer and ΔΣ modulator - Google Patents
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Description
本発明は、ミキサ及びデルタシグマ(ΔΣ)変調器に関し、より詳細には、時分割多重されたアナログ信号が入力される場合のミキサ及びΔΣ変調器に関する。 The present invention relates to a mixer and a delta-sigma (ΔΣ) modulator, and more particularly to a mixer and a ΔΣ modulator when a time-division multiplexed analog signal is input.
従来、比較的小型で高精度なAD変換器を実現できる回路として、ΔΣ変調器が知られている。このΔΣ変調器にはいくつかのタイプがあって、一般に、ローパスΔΣ変調器はAD変換したい信号に含まれる最大周波数が低い場合(例えば、その最大周波数がΔΣ変調回路内のスイッチトキャパシタ回路の動作速度の数十分の一以下の場合など)に使用され、バンドパスΔΣ変調器はある程度高い搬送波に載った信号をAD変換するような場合に使用されていた。特許文献1には、バンドパスΔΣ変調器をトランシーバに使用した例が開示されている。
ある搬送波B(周波数fB)に信号C(周波数fC)を載せて伝送するアナログ入力信号Aがあるとする(fB>fC)。アナログ入力信号Aに含まれる信号CをバンドパスΔΣ変調器によってAD変換する場合、アナログ入力信号AはバンドパスΔΣ変調器によってデジタルデータに変換され、この変換後のデジタルデータはデジタルミキサによって周波数変換される。しかしながら、バンドパスΔΣ変調器は、同じ次数を持つローパスΔΣ変調器に比べて、一般に回路規模が大きい。 Assume that there is an analog input signal A that is transmitted with a signal C (frequency f C ) on a certain carrier B (frequency f B ) (f B > f C ). When AD conversion is performed on the signal C included in the analog input signal A by the bandpass ΔΣ modulator, the analog input signal A is converted into digital data by the bandpass ΔΣ modulator, and the digital data after the conversion is frequency converted by the digital mixer. Is done. However, the band-pass ΔΣ modulator generally has a larger circuit scale than the low-pass ΔΣ modulator having the same order.
一方、上記信号CをローパスΔΣ変調器によってAD変換する場合、信号Aの最大周波数はfBであるため、高精度なAD変換をかけるためにオーバーサンプリング比(=サンプリング周波数/(2×アナログ入力信号の最大周波数))を上げようとすると、その最大周波数より高いサンプリング周波数(例えば、数十倍から数百倍)でサンプリングする必要がある。これを避けるために、アナログ入力信号Aの周波数をアナログのミキサで下げてからローパスΔΣ変調器に入力されてAD変換が行われることが多い。 On the other hand, when the signal C is AD-converted by the low-pass ΔΣ modulator, the maximum frequency of the signal A is f B , so that oversampling ratio (= sampling frequency / (2 × analog input) In order to increase the maximum frequency of the signal)), it is necessary to sample at a sampling frequency higher than the maximum frequency (for example, several tens to several hundreds). In order to avoid this, the frequency of the analog input signal A is often lowered by an analog mixer and then input to the low-pass ΔΣ modulator to perform AD conversion.
しかしながら、従来のアナログミキサは、一般に、ダイオードやトランスなどのアナログ部品で構成されるため、デジタルミキサに比べ回路規模などが増大してしまう。 However, since the conventional analog mixer is generally composed of analog components such as a diode and a transformer, the circuit scale and the like are increased as compared with the digital mixer.
その結果、ローパスΔΣ変調器は同じ次数のバンドパスΔΣ変調器に比べ回路規模が小さいものの、「従来のアナログミキサとローパスΔΣ変調器」との組み合わせは、「バンドパスΔΣ変調器とデジタルミキサ」との組み合わせに比べ、回路規模が大きくなる場合がある。 As a result, although the circuit scale of the low-pass ΔΣ modulator is smaller than the band-pass ΔΣ modulator of the same order, the combination of the “conventional analog mixer and low-pass ΔΣ modulator” is the “bandpass ΔΣ modulator and digital mixer”. In some cases, the circuit scale may be larger than the combination.
加えて、時分割多重された入力信号に含まれる2つの信号をそれぞれAD変換する場合、一般にはスプリッタも必要となるため、回路規模がさらに大きくなってしまう。 In addition, when AD conversion is performed on two signals included in the time-division multiplexed input signal, a splitter is generally required, which further increases the circuit scale.
そこで、本発明は、時分割多重された入力信号に含まれる2つの信号をそれぞれAD変換するための回路を小型化できる、ミキサ及びΔΣ変調器の提供を目的とする。 Therefore, an object of the present invention is to provide a mixer and a ΔΣ modulator that can reduce the size of a circuit for AD-converting two signals included in an input signal that is time-division multiplexed.
上記目的を達成するため、本発明に係るミキサは、
第1のアナログ信号と第2のアナログ信号を所定の分割周波数で時分割多重した入力信号から、前記分割周波数に同期した第1の同期信号に基づいて、前記第1のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を第1の基準電圧で補完した補完区間とから構成される第3のアナログ信号を生成する第1の信号生成手段と、
前記分割周波数の2a倍(aは0以上の整数)の第1の周期関数の振幅値から前記分割周波数の2b倍(bは0以上の整数)のサンプリング周波数で前記第1の基準電圧以外の振幅値を少なくとも含むように標本化された第1の標本値を前記第3のアナログ信号の振幅値に順番に乗算をすることによって、該乗算の乗算結果を振幅値とする第4のアナログ信号を生成する第2の信号生成手段と、
前記入力信号から、前記分割周波数に同期した第2の同期信号に基づいて、前記第2のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を第2の基準電圧で補完した補完区間とから構成される第5のアナログ信号を生成する第3の信号生成手段と、
前記分割周波数の2c倍(cは0以上の整数)の第2の周期関数の振幅値から前記分割周波数の2d倍(dは0以上の整数)のサンプリング周波数で前記第2の基準電圧以外の振幅値を少なくとも含むように標本化された第2の標本値を前記第5のアナログ信号の振幅値に順番に乗算をすることによって、該乗算の乗算結果を振幅値とする第6のアナログ信号を生成する第4の信号生成手段とを備え、
前記第1の同期信号と前記第2の同期信号との位相差が、前記分割周波数の逆数の1/2であるものである。
To achieve the above Symbol purpose, a mixer according to the present invention,
A voltage corresponding to the first analog signal based on a first synchronization signal synchronized with the division frequency from an input signal obtained by time-division multiplexing the first analog signal and the second analog signal at a predetermined division frequency A first signal generating means for generating a third analog signal composed of a voltage section having an amplitude value of and a complementary section in which the amplitude value of a section other than the voltage section is supplemented with a first reference voltage;
The first reference voltage at a sampling frequency of 2b times (b is an integer equal to or greater than 0) from the amplitude value of the first periodic function that is 2a times (a is an integer equal to or greater than 0) of the division frequency. By multiplying the amplitude value of the third analog signal in order by the first sample value sampled to include at least an amplitude value other than the amplitude value of the fourth analog signal. Second signal generating means for generating an analog signal;
Based on a second synchronization signal synchronized with the divided frequency, a voltage interval having a voltage corresponding to the second analog signal as an amplitude value and an amplitude value in a region other than the voltage interval are second from the input signal. Third signal generating means for generating a fifth analog signal composed of a complementary section supplemented with a reference voltage of
The second reference voltage at a sampling frequency 2 d times (d is an integer greater than or equal to 2) the division frequency from the amplitude value of the second periodic function that is 2 c times the division frequency (c is an integer greater than or equal to 0). By multiplying the amplitude value of the fifth analog signal in order by the second sample value sampled to include at least an amplitude value other than the amplitude value of the sixth analog signal. Fourth signal generating means for generating an analog signal,
A phase difference between the first synchronization signal and the second synchronization signal is ½ of the reciprocal of the division frequency.
また、上記目的を達成するため、本発明に係るΔΣ変調器は、
積分器と、
第1のアナログ信号と第2のアナログ信号を所定の分割周波数で時分割多重した入力信号から前記分割周波数に同期した同期信号に基づいて生成された第3のアナログ信号であって前記第1のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を基準電圧で補完した補完区間とから構成される第3のアナログ信号が入力される入力端に少なくとも接続可能な第1の電極と前記積分器の入力部に少なくとも接続可能な第2の電極とを有するキャパシタと、
前記基準電圧を基準に前記積分器の入力部の電圧を積分した前記積分器の出力信号を所定の閾値と比較したものを出力する量子化器と、
前記量子化器の出力信号をアナログ信号に変換して出力するDA変換器とを備え、
前記第1の電極の接続先を前記入力端とし前記第2の電極の接続先を前記基準電位とする状態を第1の状態とし、
前記第1の電極の接続先を前記DA変換器の出力側とし前記第2の電極の接続先を前記積分器の入力部とする状態を第2の状態とし、
前記第1の電極の接続先を前記基準電位とし前記第2の電極の接続先を前記基準電位とする状態を第3の状態とし、
前記第1の状態から前記第2の状態に切り替わる状態を第1の遷移状態とし、
前記第3の状態から前記第2の状態に切り替わる状態を第2の遷移状態とした場合、
前記分割周波数の2b倍(bは0以上の整数)の周波数の逆数を1周期とする切り替え動作であって、前記第1の遷移状態、前記第2の遷移状態、前記第1の遷移状態、前記第2の遷移状態の順に遷移状態が切り替わる切り替え動作を繰り返すものである。
In order to achieve the above object, a ΔΣ modulator according to the present invention includes:
An integrator;
A third analog signal generated from an input signal obtained by time-division multiplexing a first analog signal and a second analog signal at a predetermined division frequency based on a synchronization signal synchronized with the division frequency. At least connected to an input terminal to which a third analog signal composed of a voltage section having a voltage corresponding to an analog signal as an amplitude value and a complementary section in which the amplitude value of a section other than the voltage section is supplemented with a reference voltage is input. A capacitor having a possible first electrode and a second electrode connectable to at least the input of the integrator;
A quantizer that outputs an output signal of the integrator that is obtained by integrating a voltage of an input unit of the integrator with reference to the reference voltage and is compared with a predetermined threshold;
A DA converter that converts the output signal of the quantizer into an analog signal and outputs the analog signal;
A state in which the connection destination of the first electrode is the input terminal and the connection destination of the second electrode is the reference potential is a first state,
A state in which the connection destination of the first electrode is the output side of the DA converter and the connection destination of the second electrode is an input unit of the integrator is a second state,
A state in which the connection destination of the first electrode is the reference potential and the connection destination of the second electrode is the reference potential is a third state,
The state that switches from the first state to the second state is a first transition state,
When the state that switches from the third state to the second state is the second transition state,
The 2 b times the split frequency (b is an integer of 0 or more) a switching operation of one cycle of the reciprocal of the frequency of said first transition condition, the second transition state, the first transition state The switching operation in which the transition state is switched in the order of the second transition state is repeated.
また、上記目的を達成するため、本発明に係るΔΣ変調器は、
積分器と、
第1のアナログ信号と第2のアナログ信号を所定の分割周波数で時分割多重した入力信号から前記分割周波数に同期した同期信号に基づいて生成された第3のアナログ信号であって前記第1のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を基準電圧で補完した補完区間とから構成される第3のアナログ信号が入力される入力端に少なくとも接続可能な第1の電極と前記積分器の入力部に少なくとも接続可能な第2の電極とを有するキャパシタと、
前記基準電圧を基準に前記積分器の入力部の電圧を積分した前記積分器の出力信号を所定の閾値と比較したものを出力する量子化器と、
前記量子化器の出力信号をアナログ信号に変換して出力するDA変換器とを備え、
前記第1の電極の接続先を前記入力端とし前記第2の電極の接続先を前記基準電位とする状態を第1の状態とし、
前記第1の電極の接続先を前記DA変換器の出力側とし前記第2の電極の接続先を前記積分器の入力部とする状態を第2の状態とし、
前記第1の電極の接続先を前記基準電位とし前記第2の電極の接続先を前記基準電位とする状態を第3の状態とし、
前記第1の状態から前記第2の状態に切り替わる状態を第1の遷移状態とし、
前記第3の状態から前記第2の状態に切り替わる状態を第2の遷移状態とした場合、
前記分割周波数の2b倍(bは0以上の整数)の周波数の逆数を1周期とする切り替え動作であって、前記第1の遷移状態、前記第2の遷移状態、前記第2の遷移状態、前記第2の遷移状態の順に遷移状態が切り替わる切り替え動作を繰り返すものである。
In order to achieve the above object, a ΔΣ modulator according to the present invention includes:
An integrator;
A third analog signal generated from an input signal obtained by time-division multiplexing a first analog signal and a second analog signal at a predetermined division frequency based on a synchronization signal synchronized with the division frequency. At least connected to an input terminal to which a third analog signal composed of a voltage section having a voltage corresponding to an analog signal as an amplitude value and a complementary section in which the amplitude value of a section other than the voltage section is supplemented with a reference voltage is input. A capacitor having a possible first electrode and a second electrode connectable to at least the input of the integrator;
A quantizer that outputs an output signal of the integrator that is obtained by integrating a voltage of an input unit of the integrator with reference to the reference voltage and is compared with a predetermined threshold;
A DA converter that converts the output signal of the quantizer into an analog signal and outputs the analog signal;
A state in which the connection destination of the first electrode is the input terminal and the connection destination of the second electrode is the reference potential is a first state,
A state in which the connection destination of the first electrode is the output side of the DA converter and the connection destination of the second electrode is an input unit of the integrator is a second state,
A state in which the connection destination of the first electrode is the reference potential and the connection destination of the second electrode is the reference potential is a third state,
The state that switches from the first state to the second state is a first transition state,
When the state that switches from the third state to the second state is the second transition state,
The 2 b times the split frequency (b is an integer of 0 or more) a switching operation of one cycle of the reciprocal of the frequency of said first transition condition, the second transition condition, the second transition state The switching operation in which the transition state is switched in the order of the second transition state is repeated.
本発明によれば、時分割多重された入力信号に含まれる2つの信号をそれぞれAD変換するための回路を小型化できる。 According to the present invention, it is possible to reduce the size of a circuit for AD-converting two signals included in a time-division multiplexed input signal.
以下、図面を参照しながら、本発明を実施するための最良の形態の説明を行う。本実施形態は、2つのアナログ信号を時分割に多重した波形を分離した後に周波数変換を行って、それらの2つのアナログ信号をそれぞれAD変換するオーバーサンプリング型のAD変換器である。このAD変換器を構成する回路規模を小型化する実施例について、以下説明する。 Hereinafter, the best mode for carrying out the present invention will be described with reference to the drawings. This embodiment is an oversampling AD converter that performs frequency conversion after separating a waveform obtained by multiplexing two analog signals in a time division manner, and AD converts each of the two analog signals. An embodiment for reducing the circuit scale constituting the AD converter will be described below.
図1は、本発明の一実施形態であるAD変換器100のブロック図である。AD変換器100は、周波数fAの第1のアナログ信号Aと周波数fBの第2のアナログ信号Bの2信号が周波数fCの矩形波Cで時分割多重された時分割多重信号Dを、第1のアナログ信号Aと第2のアナログ信号Bに分離した後、それぞれの信号をAD変換するものである(fC>fA,fB)。
FIG. 1 is a block diagram of an
AD変換器100は、アナログ信号AをAD変換する経路に、アナログ信号Dから信号Aを分離するための第1のスプリッタ10Aと、スプリッタ10Aによって生成された第3のアナログ信号をサンプリング周波数fSでサンプリングする第1のサンプリング部11Aと、サンプリング部11Aによってサンプリングされたサンプリング信号を周波数fCの2倍の周波数2fCでミキシングをすることによって第4のアナログ信号を生成する第1の乗算部13Aと、乗算部13Aによってミキシングされたミキシング後信号である第4のアナログ信号が入力されるローパスフィルタ21Aと、ローパスフィルタ21Aによってフィルタリングされたアナログ信号が入力される第1のAD変換部22Aと、AD変換部22AによってAD変換されたデジタルデータについてフィルタ処理を行って出力する第1のデジタルフィルタ23Aとを備える。
The
同様に、AD変換器100は、アナログ信号BをAD変換する経路に、アナログ信号Dから信号Bを分離するための第2のスプリッタ10Bと、スプリッタ10Bによって生成された第5のアナログ信号をサンプリング周波数fSでサンプリングする第2のサンプリング部11Bと、サンプリング部11Bによってサンプリングされたサンプリング信号を周波数fCの2倍の周波数2fCでミキシングをすることによって第6のアナログ信号を生成する第2の乗算部13Bと、乗算部13Bによってミキシングされたミキシング後信号である第6のアナログ信号が入力されるローパスフィルタ21Bと、ローパスフィルタ21Bによってフィルタリングされたアナログ信号が入力される第2のAD変換部22Bと、AD変換部22BによってAD変換されたデジタルデータについてフィルタ処理を行って出力する第2のデジタルフィルタ23Bとを備える。
Similarly, the
ローパスフィルタ21(21A,21B)は、必要に応じて設けられる。ローパスフィルタ21によって、AD変換部22(22A,22B)に入力される入力信号の雑音を適正に除去できる。 The low-pass filter 21 (21A, 21B) is provided as necessary. The low-pass filter 21 can appropriately remove the noise of the input signal input to the AD converter 22 (22A, 22B).
AD変換部22は、例えば、ΔΣ変調器である。ΔΣ変調器は、例えば14ビット以上の高分解能を実現するAD変換器アーキテクチャである。入力信号をΔΣ変調器で1ビットデジタル信号に変換し、これにデジタルフィルタ処理を施すことにより、高精度なAD変換出力が得られる。例えば、2次ΔΣ型AD変換器において、オーバサンプリングレシオを500以上とれば、16ビット超、数十μV以下の分解能は十分に実現可能となる。 The AD conversion unit 22 is, for example, a ΔΣ modulator. The ΔΣ modulator is an AD converter architecture that realizes a high resolution of, for example, 14 bits or more. An input signal is converted into a 1-bit digital signal by a ΔΣ modulator, and digital filter processing is performed on the signal to obtain a highly accurate AD conversion output. For example, in a secondary ΔΣ AD converter, if the oversampling ratio is 500 or more, a resolution of more than 16 bits and several tens of μV or less can be sufficiently realized.
AD変換部22とデジタルフィルタ23との間に固定のフィルタ特性を有する固定特性デジタルフィルタを備えてよい。また、固定特性デジタルフィルタでのフィルタ後に一定のデータ間隔の間引き処理(デシメーション)を行ってもよい。特に、固定特性デジタルフィルタとして移動平均フィルタを適用すると、回路規模を抑えた効率的なデシメーション処理を行うことができる。例えば、4MHzの1ビットデータを全て処理するのは負荷が高いとして、64分の1の62.5kHzにデシメーション処理を行う。 A fixed characteristic digital filter having a fixed filter characteristic may be provided between the AD converter 22 and the digital filter 23. Further, thinning processing (decimation) at a constant data interval may be performed after filtering by the fixed characteristic digital filter. In particular, when a moving average filter is applied as the fixed characteristic digital filter, efficient decimation processing with a reduced circuit scale can be performed. For example, assuming that the load is high for processing all 1-bit data of 4 MHz, decimation processing is performed at 62.5 kHz, which is 1/64.
AD変換部22は、1ビットのデジタルデータ列を出力する。このデジタルデータ列にデジタルフィルタ23が移動平均フィルタ処理を行ってマルチビットデータに変換した後に間引き(デシメーション)処理を行うことによって、これ以降の演算の内部処理周波数を下げる。また、これ以降のデジタルフィルタ演算処理量を下げてその後の回路規模を簡単化することができる。この後、デジタルフィルタ23の出力データに基づいて、不図示の検出ロジック部において、入力信号Dに時分割に多重された信号Aの値や信号Bの値などが検出される。 The AD converter 22 outputs a 1-bit digital data string. The digital filter 23 performs a moving average filter process on the digital data string to convert it into multi-bit data, and then performs a thinning (decimation) process, thereby lowering the internal processing frequency of subsequent calculations. Further, it is possible to reduce the subsequent digital filter calculation processing amount and simplify the circuit scale thereafter. Thereafter, based on the output data of the digital filter 23, a detection logic unit (not shown) detects the value of the signal A, the value of the signal B, and the like multiplexed on the input signal D in a time division manner.
AD変換部22(22A,22B)の一例を図5,6に示す。図5は、1次ΔΣ変調器40のブロック図である。1次ΔΣ変調器40は、アナログ入力信号から帰還信号を減算したものを出力する減算器41と、減算器41の出力信号を積分して出力する積分器42と、積分器42の出力信号を所定の閾値と比較したものを出力する比較器(量子化器)43と、比較器15の出力信号を単位時間遅延させる遅延素子である遅延器(例えば、Dフリップフロップ)44と、遅延器44のデジタル出力信号を前記帰還信号としてアナログ信号に変換して出力する1ビットデジタルアナログ変換器(DAC)45とを備える。
An example of the AD converter 22 (22A, 22B) is shown in FIGS. FIG. 5 is a block diagram of the first-
図6は、1次ΔΣ変調器40の回路図である。1次ΔΣ変調器40は、アナログ入力信号が入力されるスイッチトキャパシタ(キャパシタ57とその両端に備えられた切替スイッチ51と切替スイッチ52とを構成)と、スイッチトキャパシタの出力信号を増幅するオペアンプ53と積分コンデンサ54とを備えた積分器と、積分器の出力信号が入力される比較器55と、比較器55から出力されるデジタル信号をスイッチトキャパシタの切替スイッチ51,52の切替信号に帰還信号として変換する1ビットDA変換器56とを備える。切替信号ΦAとΦBに応じて各切替スイッチはオン/オフすることによって、キャパシタ57の入力側電極と出力側電極の接続先が選択的に変更する。ΦAがオンのときΦBはオフし、ΦAがオフのときΦBはオンする。サンプリング用のキャパシタ57は、切替信号ΦAのときに、アナログ入力信号をサンプリングし、クロック信号ΦAの反転信号であるクロック信号ΦBのときに、1ビットDA変換器56の出力との差分をとりつつCMOSオペアンプ53側と接続される積分器の入力側容量として構成されている。
FIG. 6 is a circuit diagram of the
さらに、AD変換器100は、信号Dを時分割する矩形波Cの周波数と同一の周波数(すなわち、fC)の第1の切替信号を出力するとともに、矩形波Cの周波数の2倍の周波数(すなわち、2fC)の第2の切替信号を出力する切替信号制御部12を備える。すなわち、切替信号制御部12は、入力される信号Dを時分割する矩形波Cの周波数fCに応じて切替信号の周波数を変更することができる。切替信号制御部12は、信号Aを分離するために、第1の切替信号そのものに相当する第1の同期信号をスプリッタ10Aに対して出力するとともに、信号Bを分離するために、論理反転回路1Bによって第1の切替信号を反転させた第2の同期信号をスプリッタ10Bに対して出力する。また、切替信号制御部12は、ミキシングを行わせるために、乗算部13Aと13Bのそれぞれに対して第2の切替信号を出力する。
Further, the
図2は、AD変換器100の動作を説明するための波形である。図2(a)は、周波数fAのアナログ信号Aと周波数fBのアナログ信号Bの2信号を周波数fCの矩形波CのHi/Loで時分割に伝送する信号Dを示している(fC>fA,fB)。すなわち、信号Dは、信号A及びBを分割周波数fCによって区分された分割区間毎に時分割多重した信号である。分割周波数fcの逆数(すなわち、周期)は、信号Aが存在する区間の時間と信号Bが存在する区間の時間との合計時間に相当する。この信号Dを効率よく信号AとBに切り分け、AD変換する。
FIG. 2 is a waveform for explaining the operation of the
矩形波Cに同期した上述の第1の同期信号と第2の同期信号によって信号Dを信号AとBに分離する。信号Dは時分割多重したデータであるので、信号Aのデータが存在する区間では信号Bのデータが存在せず、信号Bのデータが存在する区間では信号Aのデータが存在しない。スプリッタ10Aは、信号Bのデータが存在しない区間をGND電圧(0V)や回路電源の1/2電圧などの基準電圧(第1の基準電圧)で補完し、スプリッタ10Bは、信号Aのデータが存在しない区間をGND電圧(0V)や回路電源の1/2電圧などの基準電圧(第2の基準電圧)で補完する。
The signal D is separated into signals A and B by the above-mentioned first and second synchronization signals synchronized with the rectangular wave C. Since the signal D is time-division multiplexed data, the signal B data does not exist in the section where the signal A data exists, and the signal A data does not exist in the section where the signal B data exists. The
切替信号制御部12は、例えば、矩形波Cで時分割多重されたことにより信号D上に生成された矩形状部分のエッジ(立ち上がりエッジや立ち下がりエッジ)に同期することにより矩形波Cの周波数と同一の周波数fCのパルス状の第1の切替信号を出力する。この場合、例えば、第1の切替信号は、信号Dの立ち上がりエッジから立ち下がりエッジまでの期間をハイレベルとし信号Dの立ち下がりエッジから立ち上がりエッジまでの期間をローレベルとするパルス信号である。スプリッタ10Aは、第1の切替信号のハイレベル期間で信号Dから信号Aの部分を分離するとともに、第1の切替信号のローレベル期間で基準電圧での補完をする。すなわち、スプリッタ10Aは、図2(b)に示されるように、信号Aに対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を基準電圧で補完した補完区間とから構成される第3のアナログ信号を生成し出力する。同様に考えて、スプリッタ10Bは、第1の切替信号の反転信号(すなわち、上述の第2の同期信号)に従って動作することによって、信号Bに対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を基準電圧で補完した補完区間とから構成される第5のアナログ信号を生成し出力する。
The switching
信号を切り分けた後は、それぞれの信号をAD変換する。切り分けた後の信号Aに対応する第3のアナログ信号と切り分けた後の信号Bに対応する第5のアナログ信号とについてサンプリングを行う。 After the signals are separated, each signal is AD converted. Sampling is performed on the third analog signal corresponding to the signal A after the separation and the fifth analog signal corresponding to the signal B after the separation.
サンプリング部11Aは、信号Aに対応する第3のアナログ信号(図2(b))をサンプリング周波数fSでサンプリングする。サンプリング部11Aにおけるサンプリング周波数fSは、分割周波数fCの2b倍(bは0以上の整数、好ましくは、0,1,2,3,4のいずれか)に設定されるとよい(fS=2bfC)。
bの値が大きくなるほどサンプリング数が増えるため、AD変換の精度は上がるが、その一方で回路規模が増大するため、要求されるAD変換の精度と回路規模との関係から適正な値をbに設定すればよい。図2の場合、bの好ましい値として、b=2の場合を例示している。b=2の場合、時間(1/fC)の間のサンプリング数は、4点になる。 Since the number of samplings increases as the value of b increases, the accuracy of AD conversion increases. On the other hand, the circuit scale increases, so that an appropriate value is set to b from the relationship between the required AD conversion accuracy and circuit scale. You only have to set it. In the case of FIG. 2, the case where b = 2 is illustrated as a preferable value of b. When b = 2, the number of samples during the time (1 / f C ) is 4 points.
サンプリング部11Aから出力されたサンプリング後の多値信号(multi-level signal)をASAMPLEとする。多値信号ASAMPLEは、図2(c)に示されるように、その振幅値が離散的な値である。
A sampled multi-level signal output from the
同様に、サンプリング部11Bは、信号Bに対応する第5のアナログ入力信号をサンプリング周波数fSでサンプリングする。サンプリング部11Bにおけるサンプリング周波数fSは、分割周波数fCの2d倍(dは0以上の整数、好ましくは、0,1,2,3,4のいずれか)に設定されるとよい(fS=2dfC)。bとdは、同じ値でも異なる値でもよい。すなわち、サンプリング部11Aと11Bにおけるサンプリング周波数fsは、互いに同じでも異なってもよい。サンプリング周波数fsを互いに同一にすることによって、分割周波数fCを逓倍する際の倍数を11Aと11Bで同一にできるので、制御ロジックの簡易化や回路の小型化が図れる。
Similarly, the
乗算部13Aは、分割周波数fCの2a倍(aは0以上の整数)の第1の周期関数の振幅値から分割周波数fCの2b倍(bは0以上の整数)のサンプリング周波数で基準電圧以外の振幅値を少なくとも含むように標本化された標本値を多値信号ASAMPLEの振幅値に順番に乗算をすることによって、該乗算の乗算結果を振幅値とする第4のアナログ信号を生成する。
Multiplying
すなわち、乗算部13Aは、切替信号制御部12から出力される周波数2fCの第2の切替信号に従って、多値信号ASAMPLEをミキシングする。多値信号ASAMPLEは周波数fSでサンプリングされているので、多値信号ASAMPLEの振幅値は、第3のアナログ入力信号(図2(b))の変位に応じて時間(1/fS)秒毎に変化する(図2(c)参照)。そこで、乗算部13Aにおいて多値信号ASAMPLEとミキシングする信号を、連続時間信号ではなく、多値信号ASAMPLEに対応するだけの離散時間信号(標本値系列(sampled-data sequence))に設定する。すなわち、その離散時間信号の標本値と多値信号ASAMPLEとを掛け合わせることによって、ミキシングすることが可能になる。
That is, the
離散時間信号の標本値を生成するために、分割周波数fCの2a倍(aは0以上の整数、好ましくは、0,1,2,3,4のいずれか)した値の逆数を周期とする第1の周期関数が設定されている。第1の周期関数は、例えば、基準電圧を振幅値として含む方形波の周期関数であって、回路規模を小さくするためには、最小振幅値を一定の基準電圧(例えば、回路電源の1/2電圧などであって、好ましくは0)とし最大振幅値を所定の一定電圧(例えば、正の電圧などであって、好ましくは1)とする方形波の周期関数であると更に好適である。切替信号制御部12は、第1の周期関数に従って、周波数2afCの第2の切替信号を出力する(図2(d))。図2では、好ましいaの値及び周期関数として、a=1の方形波の周期関数の場合を例示している。
In order to generate a sample value of a discrete-time signal, the reciprocal of a value obtained by multiplying the divided frequency f C by 2 a (a is an integer equal to or greater than 0, preferably 0, 1, 2, 3, 4) is a period. A first periodic function is set. The first periodic function is, for example, a square wave periodic function including a reference voltage as an amplitude value. In order to reduce the circuit scale, the minimum amplitude value is set to a constant reference voltage (for example, 1 / of the circuit power supply). More preferably, it is a square wave periodic function with two voltages, preferably 0, and a maximum amplitude value of a predetermined constant voltage (for example, a positive voltage, preferably 1). The switching
図2(d)では、回路規模を簡易化するため、周波数2fCの方形波上の値で時間的に等間隔な4点として、「1」,「0」,「1」,「0」の4点を標本値として選択されている。すなわち、「1」,「0」,「1」,「0」の標本値の場合、小数点を含む数の標本値の場合に比べ、抵抗分圧や演算回路などによってその標本値を正確に作り込む必要がない分、回路規模が小さくなるなどの点で有利である。 In FIG. 2D, in order to simplify the circuit scale, “1”, “0”, “1”, “0” are assumed to be four points at equal intervals in time on the square wave value of the frequency 2f C. Are selected as sample values. That is, in the case of sample values of “1”, “0”, “1”, “0”, the sample values are accurately generated by resistance voltage division, arithmetic circuit, etc., compared to the case of sample values including a decimal point. This is advantageous in that the circuit scale is reduced by the amount that is not necessary.
乗算部13Aは、多値信号ASAMPLEに、
(1)「1」をかける:多値信号ASAMPLEをそのまま出力
(2)「0」をかける:グランド等の基準電位(例えば、0)を出力
という順番で2つの出力動作を1サイクルとして繰り返す(周期:1/2fC)。各出力動作は、時間(1/fS)毎に切り替わる。
The
(1) Multiply “1”: Output multi-value signal A SAMPLE as it is (2) Multiply “0”: Repeat two output operations as one cycle in the order of outputting a reference potential (eg, 0) such as ground. (Period: 1/2 f C ). Each output operation is switched every time (1 / f S ).
したがって、乗算器13Aは、多値信号ASAMPLEの振幅値に標本値「1」と「0」とを時間(1/fS)毎に切り替えて乗算することによって、時間(1/fS)毎に値が変化するアナログデータ(多値信号)を第4のアナログ信号として出力する。乗算器13Aの出力されるアナログデータは、必要であれば、ローパスフィルタ(LPF)などのフィルタ21Aで余分な周波数帯をカットした後に、AD変換部22Aに入力される。AD変換部22Aは、1ビットストリームに変換し、移動平均フィルタなどのデジタルフィルタ23Aによるフィルタ処理の後のデジタルデータがAD変換器100の出力データとして出力される。
Therefore, the
一方、乗算器13Bの出力とそれ以降についても、信号A側の場合と同様であるため説明を簡略するが、乗算器13Bは、分割周波数fCの2c倍(cは0以上の整数)の第2の周期関数の振幅値から分割周波数fCの2d倍(dは0以上の整数)のサンプリング周波数で基準電圧以外の振幅値を少なくとも含むように標本化された標本値をサンプリング部11Bから出力されたサンプリング後の多値信号BSAMPLEの振幅値に順番に乗算をすることによって、該乗算の乗算結果を振幅値とする第6のアナログ信号を生成する。ここで、第2の周期関数は、第1の周期関数と同じ関数でも異なる関数でもよい。
On the other hand, since the output of the
ところで、上述の図1で例示したような乗算器13(13A,13B)の後段に図5,6に例示したような1次ΔΣ変調器40を単純に配置することも可能であるが、サンプリング部11及び乗算器13の動作を実現するためのキャパシタと1次ΔΣ変調器40のスイッチトキャパシタ回路のキャパシタ57を兼用することによって、回路の更なる小規模化を図ることができる。また、その兼用したキャパシタの前後段に配置された切替スイッチのスイッチング制御を後述のように行うことによって、サンプリング部11におけるサンプリング動作と乗算器13におけるミキシング動作を同時に実現することができるとともに、それらの動作機能と更にはΔΣ変調器内の入力信号と帰還信号との減算機能との3つの機能を一つのその兼用キャパシタで実現することができる。すなわち、図1で言えば、サンプリング部11及び乗算器13の機能とAD変換部22の機能とをまとめた機能を備えた小型の回路を実現できる。
Incidentally, it is possible to simply arrange the first-
図7は、乗算器13等の機能を実現するためのキャパシタと1次ΔΣ変調器40のスイッチトキャパシタ回路のキャパシタ57とを兼用するキャパシタ67を備える1次ΔΣ変調器60の回路図である。図9は、スプリッタ10の後段に1次ΔΣ変調器60を備えた1次ΔΣ型AD変換器のブロック図である。信号AをAD変換するための1次ΔΣ変調器60Aと信号BをAD変換するための1次ΔΣ変調器60Bは、回路構成が同じである。
FIG. 7 is a circuit diagram of a
図7において、1次ΔΣ変調器60は、1次ΔΣ変調器60の入力信号としてスプリッタ10から出力されるアナログ信号が入力される入力端子INと、1次ΔΣ変調器60の出力信号として1ビットデジタル出力信号が出力される出力端子OUTとを備える。また、1次ΔΣ変調器60は、スプリッタ10から出力されるナログ信号が入力されるスイッチトキャパシタ(キャパシタ67とその両端に備えられた切替スイッチ61と切替スイッチ62とを構成)と、スイッチトキャパシタの出力信号を増幅するオペアンプ63と積分コンデンサ64とを備えた積分器と、積分器の出力信号が入力される比較器65と、比較器65から出力されるデジタル信号を帰還信号として変換したアナログ信号をスイッチトキャパシタの切替スイッチ61,62の接続端子に供給する1ビットDA変換器66とを備える。
In FIG. 7, the
1次ΔΣ変調器60の積分器は、オペアンプ63と、オペアンプ63の反転入力端子と出力端子との間に挿入された積分コンデンサ64とを備える。オペアンプ63の非反転入力端子は、基準電位に接続される。基準電位は、グランドでも、所定の正電位(例えば、オペアンプ63の電源電圧の2分の1の電圧)でもよい。
The integrator of the
切替スイッチ61は、入力端子IN(入力端子61b)と、オペアンプ63の非反転入力端子と同じ電位の基準電位に接続される端子61cと、1ビットDA変換器66の出力側に接続される端子61dとの3つの端子に、キャパシタ67の第1の電極を選択的に切り替え接続する切替手段である。また、切替スイッチ62は、オペアンプ63の反転入力端子に接続される端子62aと、オペアンプ63の非反転入力端子と同じ電位の基準電位に接続される端子62bとの2つの端子に、キャパシタ67の第2の電極を選択的に切り替え接続する切替手段である。
The
図8は、1次ΔΣ変調器60の動作を説明するための図である。図8に示した奇数番号(1)(3)の回路接続状態によって、アナログ入力信号の上述のサンプリング動作を実現し、図8に示した偶数番号(2)(4)の回路接続状態によって、アナログ入力信号の上述の乗算動作を実現しつつアナログ入力信号と1ビットDA変換器66の出力との差分をとって積分する動作を実現している。なお、図8の(2)と(4)は同じ回路接続のため、繰り返さるスイッチ動作の状態数は3である。
FIG. 8 is a diagram for explaining the operation of the first-
図8(1)では、キャパシタ67の入力端子IN側電極である第1の電極を入力端子INに接続するとともにキャパシタ67のオペアンプ63の反転入力端子側の電極である第2の電極を基準電位に接続することによって、アナログ入力信号の入力電圧をサンプリングする。そして、図8(2)では、第1の電極を端子61dに接続するとともに第2の電極を端子62aに接続することによって、図8(1)においてサンプリングされたサンプリング値と1ビットDA変換器66の出力値との差分を積分する。(1)から(2)への遷移状態(a)は、多値信号ASAMPLEに「1」の乗算をした後に積分を行うことに相当する。
In FIG. 8A, the first electrode which is the input terminal IN side electrode of the
図8(3)では、キャパシタ67の入力端子IN側電極である第1の電極を基準電位に接続するとともにキャパシタ67のオペアンプ63の反転入力端子側の電極である第2の電極を基準電位に接続することによって、基準電位をサンプリングする。そして、図8(4)では、第1の電極を端子61dに接続するとともに第2の電極を62aに接続することによって、図8(3)においてサンプリングされたサンプリング値と1ビットDA変換器66の出力値との差分を積分する。(3)から(4)への遷移状態(b)は、多値信号ASAMPLEに「0」の乗算をした後に積分を行うことに相当する。
In FIG. 8C, the first electrode that is the input terminal IN side electrode of the
したがって、図8の遷移状態(a)(b)(a)(b)・・・の順番に各スイッチのスイッチ動作を繰り返すことによって、サンプリング部11における上述のサンプリング動作と乗算器13における「0,1,0,1,0,1,0,1,・・・」の上述のミキシング動作を実現できるとともに、ΔΣ変調器の積分及び減算動作も実現することができる。なお、各遷移状態は、時間(1/fS)毎に遷移する(fS=4fC)。 8 is repeated in the order of transition states (a), (b), (a), (b),..., The above-described sampling operation in the sampling unit 11 and “0” in the multiplier 13. , 1, 0, 1, 0, 1, 0, 1,..., And the integration and subtraction operations of the ΔΣ modulator can be realized. Each transition state transitions every time (1 / f S ) (f S = 4f C ).
そして、上述したように、ΔΣ変調器60から出力される1ビットのデジタルデータ列は、デジタルフィルタ23によってフィルタ処理されて、デジタルフィルタ23の出力データに基づいて検出ロジック部において、入力信号Dに含まれる信号AとBの値がAD変換されて検出され得る。
Then, as described above, the 1-bit digital data string output from the
図10は、図9の1次ΔΣ変調器60A,Bの切替スイッチsw1,2,3,4の動作タイミングを示した図である。図10の各切替スイッチの動作タイミング番号は、図9の切替スイッチswの端子の横に記した枠内の番号に対応している。図10の動作タイミング番号の期間に、当該番号と同じ枠内番号が記された端子が、キャパシタ67の電極に接続される。図10に示されるように、信号Aと信号BをAD変換するために、ΔΣ変調器60Aと60Bの制御タイミング(すなわち、切替スイッチswのスイッチタイミング)を変えなくても、同じ制御信号で制御できる(sw1とsw3は同位相の同じ制御信号でよく、sw2とsw4は同位相の同じ制御信号でよい)。
FIG. 10 is a diagram showing operation timings of the change-over switches sw1, 2, 3, and 4 of the
したがって、実施例1については、図6に示す1次ΔΣ変調器40のスイッチトキャパシタの電極の接続先を追加するとともに、図8,10に示す繰り返し動作をさせることによって、図7,9に示す1次ΔΣ変調器60は、図1におけるサンプリング部11におけるサンプリング機能と乗算部13におけるミキシング機能とを融合させた機能を持たせることができる。また、それらの機能とΔΣ変調器の機能とを融合させたローパスΔΣ変調器60は、「ダイオードやトランスなどが使用される従来のアナログミキサとローパスΔΣ変調器とを組み合わせた構成」や「バンドパスΔΣ変調器とデジタルミキサとを組み合わせた構成」に比べ、回路規模を小型化することができる。特に、スプリッタ10において基準電圧に補完するとともに、基準電位を含む矩形波の周期関数に従って離散値同士をかけることによって、スイッチトキャパシタ回路の簡単な動作でアナログミキサを構成できる結果、回路規模を大幅に小さくできる。また、アナログミキサをΔΣ変調器と組み合わせることで両者を一体化して回路規模を小型化できる。
Therefore, the first embodiment is shown in FIGS. 7 and 9 by adding the connection destination of the electrode of the switched capacitor of the
図3は、本発明の一実施形態であるAD変換器200のブロック図である。AD変換器200は、AD変換器100と同様に、周波数fAの第1のアナログ信号Aと周波数fBの第2のアナログ信号Bの2信号が周波数fCの矩形波Cで時分割多重された時分割多重信号Dを、第1のアナログ信号Aと第2のアナログ信号Bに分離した後、それぞれの信号をAD変換するものである(fC>fA,fB)。AD変換器100と同様の部分については、説明を省略する。
FIG. 3 is a block diagram of an
AD変換器200は、アナログ信号AをAD変換する経路に、アナログ信号Dから信号Aを分離するための第1のスプリッタ10Aと、スプリッタ10Aによって生成された第3のアナログ信号をサンプリング周波数fSでサンプリングすると共に周波数fCミキシングをすることによって第4のアナログ信号を生成する第1のサンプリング部11Aと、サンプリング部11Aによってミキシングされたミキシング後信号である第4のアナログ信号が入力されるローパスフィルタ21Aと、ローパスフィルタ21Aによってフィルタリングされたアナログ信号が入力される第1のAD変換部22Aと、AD変換部22AによってAD変換されたデジタルデータについてフィルタ処理を行って出力する第1のデジタルフィルタ23Aとを備える。
The
同様に、AD変換器200は、アナログ信号BをAD変換する経路に、アナログ信号Dから信号Bを分離するための第2のスプリッタ10Bと、スプリッタ10Bによって生成された第5のアナログ信号をサンプリング周波数fSでサンプリングすると共に周波数fCでミキシングをすることによって第6のアナログ信号を生成する第2のサンプリング部11Bと、サンプリング部11Bによってミキシングされたミキシング後信号である第6のアナログ信号が入力されるローパスフィルタ21Bと、ローパスフィルタ21Bによってフィルタリングされたアナログ信号が入力される第2のAD変換部22Bと、AD変換部22BによってAD変換されたデジタルデータについてフィルタ処理を行って出力する第2のデジタルフィルタ23Bとを備える。
Similarly, the
ローパスフィルタ21(21A,21B)は、必要に応じて設けられる。ローパスフィルタ21によって、AD変換部22(22A,22B)に入力される入力信号の雑音を適正に除去できる。 The low-pass filter 21 (21A, 21B) is provided as necessary. The low-pass filter 21 can appropriately remove the noise of the input signal input to the AD converter 22 (22A, 22B).
また、AD変換器200は、信号Dを時分割する矩形波Cの周波数と同一の周波数(すなわち、fC)の第1の切替信号を出力するとともに、第1の切替信号の周期の半周期分位相をずらした、周波数fcの第2の切替信号を出力する切替信号制御部12を備える。切替信号制御部12は、信号Aを分離するために、第1の同期信号として第1の切替信号をスプリッタ10Aに対して出力するとともに、信号Bを分離するために、第2の同期信号として第2の切替信号をスプリッタ10Bに対して出力する。
The
実施例1では、ミキシングする際に「1,0,1,0」を順番に離散値に掛ければよいことを示した。しかしながら、乗数「1,0,1,0」ではなく乗数「1,0,0,0」をかけても、同様の効果が得られる。図2に示されるように、0Vの基準電圧で補完している部分に1を掛けても乗算結果は同じ0であることには変わりないからである。 In the first embodiment, it is indicated that “1, 0, 1, 0” may be sequentially multiplied by a discrete value when mixing. However, the same effect can be obtained by multiplying the multiplier “1,0,0,0” instead of the multiplier “1,0,1,0”. This is because, as shown in FIG. 2, even if 1 is multiplied by the portion supplemented with the reference voltage of 0 V, the multiplication result remains the same 0.
この場合、信号Aと信号Bに乗数1を掛けるタイミングは、AD変換したい信号のデータが存在する区間に一致するように変化させる必要がある。信号Aと信号Bのデータ区間は、1/2fCだけ位相がずれているので、「1」を掛けるタイミングを1/2fCだけ位相をずらせばよい。すなわち、同じタイミングで見比べた場合、信号Dに乗数「1,0,0,0」をかければ信号Aについてミキシングすることができることになり、信号Dに乗数「0,0,1,0」をかければ信号Bについてミキシングすることができることになる。このようにすると、信号Aについても信号Bについてもデータが無い区間では常に乗数「0」との乗算となる。
In this case, it is necessary to change the timing at which the signal A and the signal B are multiplied by the
これは、時分割多重の信号Dを信号Aと信号Bに分けるときに、データの無い区間に「0」を補完する実施例1のスプリッタの機能が、実施例1の乗算部における乗算機能によって実現できることを示している。つまり、スプリッタの信号分離機能と乗算部の乗算機能とを同時に実現できることになる。 This is because when the time-division multiplexed signal D is divided into the signal A and the signal B, the splitter function of the first embodiment that complements “0” in the interval where there is no data is based on the multiplication function in the multiplication unit of the first embodiment. It shows that it can be realized. That is, the signal separation function of the splitter and the multiplication function of the multiplication unit can be realized simultaneously.
そこで、スプリッタ10は、信号Dに、直接、
(1)「1」をかける:信号Dをそのまま出力
(2)「0」をかける:グランド等の基準電位(例えば、0)を出力
(3)「0」をかける:グランド等の基準電位(例えば、0)を出力
(4)「0」をかける:グランド等の基準電位(例えば、0)を出力
という順番で4つの出力動作を1サイクルとして繰り返せばよい(周期:1/fC)。各出力動作は、時間(1/fS)毎に切り替える。
Therefore, the splitter 10 directly receives the signal D.
(1) Multiply "1": Output signal D as it is (2) Multiply "0": Output ground reference potential (for example, 0) (3) Multiply "0": ground ground reference potential ( For example, 0) is output (4) "0" is applied: Four output operations may be repeated as one cycle in the order of outputting a reference potential (eg, 0) such as ground (period: 1 / f C ). Each output operation is switched every time (1 / f S ).
すなわち、信号Dに対する、係数「1,0,0,0」の乗算と係数「0,0,1,0」の乗算は、周波数fCでデューティ比25%の矩形波を周期関数とする波形から標本化された標本値によって行えばよい。このようにスプリッタの制御タイミングを工夫することで、特別なハードを追加することなく、スプリッタにミキシングの機能を持たせることができる。 That is, for the signal D, multiplied in the coefficient "1,0,0,0" multiplies the coefficient "0,0,1,0" in the waveform of the rectangular wave of 25% duty ratio and periodic function with a frequency f C The sample value sampled from can be used. By devising the control timing of the splitter in this way, the splitter can be provided with a mixing function without adding special hardware.
図4は、AD変換器200の動作を説明するための波形である。図4(a)は、周波数fAのアナログ信号Aと周波数fBのアナログ信号Bの2信号を周波数fCの矩形波CのHi/Loで時分割に伝送する信号Dを示している(fC>fA,fB)。
FIG. 4 is a waveform for explaining the operation of the
矩形波Cに同期し且つ互いに半周期位相がずれた上述の第1の同期信号と第2の同期信号によって信号Dを信号AとBに分離する。第1及び第2の同期信号を生成するために、分割周波数fCの2a倍(aは0以上の整数、好ましくは、0,1,2,3,4のいずれか)した値の逆数を周期とする周期関数が設定されている。周期関数は、例えば、基準電圧を振幅値として含む方形波の周期関数であって、回路規模を小さくするためには、最小振幅値を一定の基準電圧(例えば、回路電源の1/2電圧などであって、好ましくは0)とし最大振幅値を所定の一定電圧(例えば、正の電圧などであって、好ましくは1)とする方形波の周期関数であると更に好適である。切替信号制御部12は、周期関数に従って、周波数2afCの第1及び第2の同期信号を出力する。図4では、好ましいaの値及び周期関数として、a=1の方形波の周期関数の場合を例示している。
The signal D is separated into signals A and B by the above-described first and second synchronization signals that are synchronized with the rectangular wave C and that are out of phase with each other by a half period. In order to generate the first and second synchronization signals, the reciprocal of a value obtained by multiplying the divided frequency f C by 2 a (where a is an integer equal to or greater than 0, preferably 0, 1, 2, 3, 4). A periodic function with a period is set. The periodic function is, for example, a square wave periodic function including a reference voltage as an amplitude value, and in order to reduce the circuit scale, the minimum amplitude value is set to a constant reference voltage (for example, a 1/2 voltage of a circuit power supply) Further, it is more preferable that it is a square wave periodic function, preferably 0) and having a maximum amplitude value of a predetermined constant voltage (for example, a positive voltage, preferably 1). The switching
切替信号制御部12は、周波数fCでデューティ比25%のパルス状の切替信号として第1の同期信号をスプリッタ10Aに対して出力し(図4(d))、周波数fCでデューティ比25%のパルス状の切替信号として第2の同期信号をスプリッタ10Bに対して出力する(図4(e))。パルス幅(ハイレベル)が周期に対する25%に相当する。
The switching
切替信号制御部12は、例えば、矩形波Cで時分割多重されたことにより信号D上に生成された矩形状部分のエッジ(立ち上がりエッジや立ち下がりエッジ)に同期することにより矩形波Cの周波数と同一の周波数fCのパルス状の第1及び第2の同期信号を出力する。この場合、例えば、第1の同期信号は、信号Dの立ち上がりエッジに同期した時間(1/(2fC))より短いパルス幅を有するパルス信号であり、第2の同期信号は、信号Dの立ち下がりエッジに同期した時間(1/(2fC))より短いパルス幅を有するパルス信号である。スプリッタ10Aは、第1の同期信号のハイレベル期間で信号Dから信号Aの部分を分離するとともに、第1の同期信号のローレベル期間で基準電圧での補完をし、スプリッタ10Bは、第2の同期信号のハイレベル期間で信号Dから信号Bの部分を分離するとともに、第2の同期信号のローレベル期間で基準電圧での補完をする。すなわち、スプリッタ10Aは、図2(b)に示されるように、信号Aに対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を基準電圧で補完した補完区間とから構成される第3のアナログ信号を生成し出力する(同様に、スプリッタ10Bは、第5のアナログ信号を生成し出力する)。
The switching
サンプリング部11Aは、信号Aに対応する第3のアナログ信号(図2(b))をサンプリング周波数fSでサンプリングする。サンプリング部11Aにおけるサンプリング周波数fSは、分割周波数fCの2b倍(bは0以上の整数、好ましくは、0,1,2,3,4のいずれか)に設定されるとよい(fS=2bfC)。図4の場合、bの好ましい値として、b=2の場合を例示している。サンプリング部11Aは、サンプリング後の多値信号ASAMPLEを第4のアナログ信号として生成し出力する(図4(c))。同様に、サンプリング部11Bは、サンプリング後の多値信号BSAMPLEを第6のアナログ信号として生成し出力する。
ところで、実施例1の場合と同様に、スプリッタ10における信号分離機能及び乗算機能(ミキシング機能)とサンプリング部11におけるサンプリング機能とを一つの兼用キャパシタでまとめた図7の1次ΔΣ変調器60を使って、回路の小型化を図ることができる。図11は、スプリッタ10の機能を含んだ1次ΔΣ変調器60を備えた1次ΔΣ型AD変換器のブロック図である。
As in the case of the first embodiment, the first-
実施例2では、図8の遷移状態(a)(b)(b)(b)・・・の順番に各スイッチのスイッチ動作を繰り返すことによって、スプリッタ10における「1,0,0,0,1,0,0,0,・・・」の上述の信号分離動作及びミキシング動作とサンプリング部11における上述のサンプリング動作を実現できるとともに、ΔΣ変調器の積分及び減算動作も実現することができる。なお、各遷移状態は、時間(1/fS)毎に遷移する(fS=4fC)。 In the second embodiment, the switching operation of each switch is repeated in the order of the transition states (a), (b), (b), (b)... In FIG. The above-described signal separation operation and mixing operation of “1, 0, 0, 0,...” And the sampling operation in the sampling unit 11 can be realized, and the integration and subtraction operations of the ΔΣ modulator can also be realized. Each transition state transitions every time (1 / f S ) (f S = 4f C ).
図12は、図11の1次ΔΣ変調器60A,Bの切替スイッチsw1,2,3,4の動作タイミングを示した図である。図12の各切替スイッチの動作タイミング番号は、図11の切替スイッチswの端子の横に記した枠内の番号に対応している。図12の動作タイミング番号の期間に、当該番号と同じ枠内番号が記された端子が、キャパシタ67の電極に接続される。図11に示されるように、信号A側のΔΣ変調器60Aと信号B側のΔΣ変調器60Bとのタイミングの違いは、sw1,sw3の「1」のタイミングが周波数fCの信号周期の半周期分ずらすことによって、信号Aには「1,0,0,0」を1サイクルとして信号Bには「0,0,1,0」1サイクルとして同時に動作させている点である。
FIG. 12 is a diagram showing operation timings of the change-over switches sw1, 2, 3, and 4 of the
したがって、実施例2については、図6に示す1次ΔΣ変調器40のスイッチトキャパシタの電極の接続先を追加するとともに、図8,12に示す繰り返し動作をさせることによって、図7,11に示す1次ΔΣ変調器60は、図3におけるスプリッタ10における信号分離機能及びミキシング機能とサンプリング部11におけるサンプリング機能とを融合させた機能を持たせることができる。また、それらの機能とΔΣ変調器の機能とを融合させたローパスΔΣ変調器60は、「ダイオードやトランスなどが使用される従来のアナログミキサとローパスΔΣ変調器とを組み合わせた構成」や「バンドパスΔΣ変調器とデジタルミキサとを組み合わせた構成」に比べ、回路規模を小型化することができる。特に、スプリッタ10において基準電圧に補完するとともに、基準電位を含む矩形波の周期関数に従って離散値同士をかけることによって、スイッチトキャパシタ回路の簡単な動作でアナログミキサを構成できる結果、回路規模を大幅に小さくできる。また、アナログミキサをΔΣ変調器と組み合わせることで両者を一体化して回路規模を小型化できる。
Accordingly, the second embodiment is shown in FIGS. 7 and 11 by adding the connection destination of the electrode of the switched capacitor of the
このように、実施例1,2のAD変換器は、
第1のアナログ信号と第2のアナログ信号を所定の分割周波数で時分割多重した入力信号から、前記分割周波数に同期した第1の同期信号に基づいて、前記第1のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を第1の基準電圧で補完した補完区間とから構成される第3のアナログ信号を生成する第1の信号生成手段と、
前記分割周波数の2a倍(aは0以上の整数)の第1の周期関数の振幅値から前記分割周波数の2b倍(bは0以上の整数)のサンプリング周波数で前記第1の基準電圧以外の振幅値を少なくとも含むように標本化された第1の標本値を前記第3のアナログ信号の振幅値に順番に乗算をすることによって、該乗算の乗算結果を振幅値とする第4のアナログ信号を生成する第2の信号生成手段と、
前記入力信号から、前記分割周波数に同期した第2の同期信号に基づいて、前記第2のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を第2の基準電圧で補完した補完区間とから構成される第5のアナログ信号を生成する第3の信号生成手段と、
前記分割周波数の2c倍(cは0以上の整数)の第2の周期関数の振幅値から前記分割周波数の2d倍(dは0以上の整数)のサンプリング周波数で前記第2の基準電圧以外の振幅値を少なくとも含むように標本化された第2の標本値を前記第5のアナログ信号の振幅値に順番に乗算をすることによって、該乗算の乗算結果を振幅値とする第6のアナログ信号を生成する第4の信号生成手段とを備え、
前記第1の同期信号と前記第2の同期信号との位相差が、前記分割周波数の逆数の1/2であるミキサを備えたものである。
As described above, the AD converters of Examples 1 and 2 are
A voltage corresponding to the first analog signal based on a first synchronization signal synchronized with the division frequency from an input signal obtained by time-division multiplexing the first analog signal and the second analog signal at a predetermined division frequency A first signal generating means for generating a third analog signal composed of a voltage section having an amplitude value of and a complementary section in which the amplitude value of a section other than the voltage section is supplemented with a first reference voltage;
The first reference voltage at a sampling frequency of 2b times (b is an integer equal to or greater than 0) from the amplitude value of the first periodic function that is 2a times (a is an integer equal to or greater than 0) of the division frequency. By multiplying the amplitude value of the third analog signal in order by the first sample value sampled to include at least an amplitude value other than the amplitude value of the fourth analog signal. Second signal generating means for generating an analog signal;
Based on a second synchronization signal synchronized with the divided frequency, a voltage interval having a voltage corresponding to the second analog signal as an amplitude value and an amplitude value in a region other than the voltage interval are second from the input signal. Third signal generating means for generating a fifth analog signal composed of a complementary section supplemented with a reference voltage of
The second reference voltage at a sampling frequency 2 d times (d is an integer greater than or equal to 2) the division frequency from the amplitude value of the second periodic function that is 2 c times the division frequency (c is an integer greater than or equal to 0). By multiplying the amplitude value of the fifth analog signal in order by the second sample value sampled to include at least an amplitude value other than the amplitude value of the sixth analog signal. Fourth signal generating means for generating an analog signal,
The mixer includes a phase difference between the first synchronization signal and the second synchronization signal that is ½ of the reciprocal of the division frequency.
ここで、前記第1の周期関数が、前記第1の基準電圧を振幅値として含む方形波の関数であると好ましく、前記第2の周期関数が、前記第2の基準電圧を振幅値として含む方形波の関数であると好ましい。また、前記第1の基準電圧と前記第2の基準電圧は、同一電圧でもよい。また、b=2及び/又はd=2とするミキサであれば、更に好適である。 Here, the first periodic function is preferably a square wave function including the first reference voltage as an amplitude value, and the second periodic function includes the second reference voltage as an amplitude value. It is preferably a square wave function. Further, the first reference voltage and the second reference voltage may be the same voltage. Further, a mixer with b = 2 and / or d = 2 is more preferable.
また、当該ミキサにおいて、a=1及び/又はc=1とすると好ましく、これらの場合、前記第1の標本値は、前記第1の周期関数の振幅値1,0,1,0であると、更に好適であり、前記第2の標本値は、前記第2の周期関数の振幅値1,0,1,0であると、更に好適である。
In the mixer, it is preferable that a = 1 and / or c = 1. In these cases, the first sample value is an
また、当該ミキサにおいて、a=0及び/又はc=1としても好ましく、これらの場合、前記第1の標本値は、前記第1の周期関数の振幅値1,0,0,0であると、更に好適であり、前記第2の標本値は、前記第2の周期関数の振幅値1,0,0,0であると、更に好適である。
In the mixer, a = 0 and / or c = 1 is preferable. In these cases, the first sample value is an
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。 The preferred embodiments of the present invention have been described in detail above. However, the present invention is not limited to the above-described embodiments, and various modifications and substitutions can be made to the above-described embodiments without departing from the scope of the present invention. Can be added.
例えば、周期関数で表される基準信号として正弦波を例示したが、方形波、三角波、ノコギリ波又はこれらの類似の波形でもよい。 For example, although a sine wave is illustrated as a reference signal represented by a periodic function, a square wave, a triangular wave, a sawtooth wave, or a similar waveform thereof may be used.
また、1次ΔΣ変調器を例示したが、2次又はそれ以上の高次のデルタシグマ変調器でも同様の構成で同様の制御を行うことによって同様の効果が得られる。 Further, although the first-order ΔΣ modulator has been exemplified, the same effect can be obtained by performing the same control with the same configuration in the second-order or higher-order delta-sigma modulator.
図13は、2次ΔΣ変調器70の動作を説明するための図である。2次ΔΣ変調器70は、図7,8の1次ΔΣ変調器60の構成に加え、1段目の積分器のオペアンプ63の出力信号が入力されるスイッチトキャパシタ(キャパシタ77とその両端に備えられた切替スイッチ71と切替スイッチ72とを構成)と、スイッチトキャパシタの出力信号を増幅するオペアンプ73と積分コンデンサ74とを備えた積分器と、1ビットDA変換器66の出力信号から出力される帰還信号としてのアナログ信号を所定の乗数で乗算して切替スイッチ71の接続端子に供給する乗算器78とを、オペアンプ63と比較器65との間に備える。
FIG. 13 is a diagram for explaining the operation of the
切替スイッチ71は、オペアンプ63の出力端子に接続される端子71aと、乗算器78の出力側に接続される端子71bとの2つの端子に、キャパシタ77の第1の電極を選択的に切り替え接続する切替手段である。また、切替スイッチ72は、オペアンプ73の反転入力端子に接続される端子72aと、オペアンプ63,73の非反転入力端子と同じ電位の基準電位に接続される端子72bとの2つの端子に、キャパシタ77の第2の電極を選択的に切り替え接続する切替手段である。
The
1次ΔΣ変調器70の動作については、図8と同様であるためその説明を簡略するが、図13の遷移状態(a)(b)(b)(b)(a)(b)(b)(b)・・・の順番に各スイッチのスイッチ動作を繰り返すことによって、スプリッタ10における「1,0,0,0,1,0,0,0,・・・」の上述の信号分離動作及びミキシング動作とサンプリング部11における上述のサンプリング動作を実現できるとともに、ΔΣ変調器の積分及び減算動作も実現することができる。なお、各遷移状態は、時間(1/fS)毎に遷移する(fS=4fC)。
Since the operation of the first-
10(10A,10B) スプリッタ
11(11A,11B) サンプリング部
12 切替信号制御部
13(13A,13B) 乗算部
22(22A,22B) AD変換部
40,60,70 ΔΣ変調器
51,52,61,62,71,72 切替スイッチ
57,67,77 キャパシタ
100,200 ΔΣ型AD変換器
10 (10A, 10B) Splitter 11 (11A, 11B)
Claims (3)
前記分割周波数の2a倍(aは0以上の整数)の第1の周期関数の振幅値から前記分割周波数の2b倍(bは0以上の整数)のサンプリング周波数で前記第1の基準電圧以外の振幅値を少なくとも含むように標本化された第1の標本値を前記第3のアナログ信号の振幅値に順番に乗算をすることによって、該乗算の乗算結果を振幅値とする第4のアナログ信号を生成する第2の信号生成手段と、
前記入力信号から、前記分割周波数に同期した第2の同期信号に基づいて、前記第2のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を第2の基準電圧で補完した補完区間とから構成される第5のアナログ信号を生成する第3の信号生成手段と、
前記分割周波数の2c倍(cは0以上の整数)の第2の周期関数の振幅値から前記分割周波数の2d倍(dは0以上の整数)のサンプリング周波数で前記第2の基準電圧以外の振幅値を少なくとも含むように標本化された第2の標本値を前記第5のアナログ信号の振幅値に順番に乗算をすることによって、該乗算の乗算結果を振幅値とする第6のアナログ信号を生成する第4の信号生成手段とを備え、
前記第1の同期信号と前記第2の同期信号との位相差が、前記分割周波数の逆数の1/2である、ミキサ。 A voltage corresponding to the first analog signal based on a first synchronization signal synchronized with the division frequency from an input signal obtained by time-division multiplexing the first analog signal and the second analog signal at a predetermined division frequency A first signal generating means for generating a third analog signal composed of a voltage section having an amplitude value of and a complementary section in which the amplitude value of a section other than the voltage section is supplemented with a first reference voltage;
The first reference voltage at a sampling frequency of 2b times (b is an integer equal to or greater than 0) from the amplitude value of the first periodic function that is 2a times (a is an integer equal to or greater than 0) of the division frequency. By multiplying the amplitude value of the third analog signal in order by the first sample value sampled to include at least an amplitude value other than the amplitude value of the fourth analog signal. Second signal generating means for generating an analog signal;
Based on a second synchronization signal synchronized with the divided frequency, a voltage interval having a voltage corresponding to the second analog signal as an amplitude value and an amplitude value in a region other than the voltage interval are second from the input signal. Third signal generating means for generating a fifth analog signal composed of a complementary section supplemented with a reference voltage of
The second reference voltage at a sampling frequency 2 d times (d is an integer greater than or equal to 2) the division frequency from the amplitude value of the second periodic function that is 2 c times the division frequency (c is an integer greater than or equal to 0). By multiplying the amplitude value of the fifth analog signal in order by the second sample value sampled to include at least an amplitude value other than the amplitude value of the sixth analog signal. Fourth signal generating means for generating an analog signal,
The mixer, wherein a phase difference between the first synchronization signal and the second synchronization signal is ½ of the reciprocal of the division frequency.
第1のアナログ信号と第2のアナログ信号を所定の分割周波数で時分割多重した入力信号から前記分割周波数に同期した同期信号に基づいて生成された第3のアナログ信号であって前記第1のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を基準電圧で補完した補完区間とから構成される第3のアナログ信号が入力される入力端に少なくとも接続可能な第1の電極と前記積分器の入力部に少なくとも接続可能な第2の電極とを有するキャパシタと、
前記基準電圧を基準に前記積分器の入力部の電圧を積分した前記積分器の出力信号を所定の閾値と比較したものを出力する量子化器と、
前記量子化器の出力信号をアナログ信号に変換して出力するDA変換器とを備え、
前記第1の電極の接続先を前記入力端とし前記第2の電極の接続先を前記基準電位とする状態を第1の状態とし、
前記第1の電極の接続先を前記DA変換器の出力側とし前記第2の電極の接続先を前記積分器の入力部とする状態を第2の状態とし、
前記第1の電極の接続先を前記基準電位とし前記第2の電極の接続先を前記基準電位とする状態を第3の状態とし、
前記第1の状態から前記第2の状態に切り替わる状態を第1の遷移状態とし、
前記第3の状態から前記第2の状態に切り替わる状態を第2の遷移状態とした場合、
前記分割周波数の2b倍(bは0以上の整数)の周波数の逆数を1周期とする切り替え動作であって、前記第1の遷移状態、前記第2の遷移状態、前記第1の遷移状態、前記第2の遷移状態の順に遷移状態が切り替わる切り替え動作を繰り返す、ΔΣ変調器。 An integrator;
A third analog signal generated from an input signal obtained by time-division multiplexing a first analog signal and a second analog signal at a predetermined division frequency based on a synchronization signal synchronized with the division frequency. At least connected to an input terminal to which a third analog signal composed of a voltage section having a voltage corresponding to an analog signal as an amplitude value and a complementary section in which the amplitude value of a section other than the voltage section is supplemented with a reference voltage is input. A capacitor having a possible first electrode and a second electrode connectable to at least the input of the integrator;
A quantizer that outputs an output signal of the integrator that is obtained by integrating a voltage of an input unit of the integrator with reference to the reference voltage and is compared with a predetermined threshold;
A DA converter that converts the output signal of the quantizer into an analog signal and outputs the analog signal;
A state in which the connection destination of the first electrode is the input terminal and the connection destination of the second electrode is the reference potential is a first state,
A state in which the connection destination of the first electrode is the output side of the DA converter and the connection destination of the second electrode is an input unit of the integrator is a second state,
A state in which the connection destination of the first electrode is the reference potential and the connection destination of the second electrode is the reference potential is a third state,
The state that switches from the first state to the second state is a first transition state,
When the state that switches from the third state to the second state is the second transition state,
The 2 b times the split frequency (b is an integer of 0 or more) a switching operation of one cycle of the reciprocal of the frequency of said first transition condition, the second transition state, the first transition state A ΔΣ modulator that repeats a switching operation in which transition states are switched in the order of the second transition states.
第1のアナログ信号と第2のアナログ信号を所定の分割周波数で時分割多重した入力信号から前記分割周波数に同期した同期信号に基づいて生成された第3のアナログ信号であって前記第1のアナログ信号に対応する電圧を振幅値とする電圧区間と該電圧区間以外の区間の振幅値を基準電圧で補完した補完区間とから構成される第3のアナログ信号が入力される入力端に少なくとも接続可能な第1の電極と前記積分器の入力部に少なくとも接続可能な第2の電極とを有するキャパシタと、
前記基準電圧を基準に前記積分器の入力部の電圧を積分した前記積分器の出力信号を所定の閾値と比較したものを出力する量子化器と、
前記量子化器の出力信号をアナログ信号に変換して出力するDA変換器とを備え、
前記第1の電極の接続先を前記入力端とし前記第2の電極の接続先を前記基準電位とする状態を第1の状態とし、
前記第1の電極の接続先を前記DA変換器の出力側とし前記第2の電極の接続先を前記積分器の入力部とする状態を第2の状態とし、
前記第1の電極の接続先を前記基準電位とし前記第2の電極の接続先を前記基準電位とする状態を第3の状態とし、
前記第1の状態から前記第2の状態に切り替わる状態を第1の遷移状態とし、
前記第3の状態から前記第2の状態に切り替わる状態を第2の遷移状態とした場合、
前記分割周波数の2b倍(bは0以上の整数)の周波数の逆数を1周期とする切り替え動作であって、前記第1の遷移状態、前記第2の遷移状態、前記第2の遷移状態、前記第2の遷移状態の順に遷移状態が切り替わる切り替え動作を繰り返す、ΔΣ変調器。 An integrator;
A third analog signal generated from an input signal obtained by time-division multiplexing a first analog signal and a second analog signal at a predetermined division frequency based on a synchronization signal synchronized with the division frequency. At least connected to an input terminal to which a third analog signal composed of a voltage section having a voltage corresponding to an analog signal as an amplitude value and a complementary section in which the amplitude value of a section other than the voltage section is supplemented with a reference voltage is input. A capacitor having a possible first electrode and a second electrode connectable to at least the input of the integrator;
A quantizer that outputs an output signal of the integrator that is obtained by integrating a voltage of an input unit of the integrator with reference to the reference voltage and is compared with a predetermined threshold;
A DA converter that converts the output signal of the quantizer into an analog signal and outputs the analog signal;
A state in which the connection destination of the first electrode is the input terminal and the connection destination of the second electrode is the reference potential is a first state,
A state in which the connection destination of the first electrode is the output side of the DA converter and the connection destination of the second electrode is an input unit of the integrator is a second state,
A state in which the connection destination of the first electrode is the reference potential and the connection destination of the second electrode is the reference potential is a third state,
The state that switches from the first state to the second state is a first transition state,
When the state that switches from the third state to the second state is the second transition state,
The 2 b times the split frequency (b is an integer of 0 or more) a switching operation of one cycle of the reciprocal of the frequency of said first transition condition, the second transition condition, the second transition state A ΔΣ modulator that repeats a switching operation in which transition states are switched in the order of the second transition states.
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