JP4978332B2 - 演算処置装置および電力制御方法 - Google Patents
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Description
前記リザベーションステーションに命令が格納されているか否かを検出する命令検出手段と、
前記命令検出手段により前記リザベーションステーションに命令が格納されていないと検出された場合に該リザベーションステーションに対応する前記演算器に対して低消費電力状態で動作するよう指示し、前記命令検出手段により前記リザベーションステーションに命令が格納されていると検出された場合に該リザベーションステーションに対応する前記演算器に対して通常状態で動作するよう指示する動作状態切替指示手段と
を備えたことを特徴するマイクロプロセッサ。
前記動作状態切替指示手段は、前記命令検出手段により前記リザベーションステーションに実行可能である命令が格納されていないと検出された場合に該リザベーションステーションに対応する前記演算器に対して低消費電力状態で動作するよう指示し、前記命令検出手段により前記リザベーションステーションに実行可能である命令が格納されていると検出された場合に該リザベーションステーションに対応する前記演算器に対して通常状態で動作するよう指示することを特徴とする付記1に記載のマイクロプロセッサ。
前記命令検出手段は、前記発行ビットに基づいて命令が実行可能であるか否かを検出することを特徴とする付記4に記載のマイクロプロセッサ。
前記命令検出手段は、前記リザベーションステーションに格納されている命令数を検出し、
前記動作状態切替指示手段は、前記命令検出手段により検出された前記命令数に基づいて前記リザベーションステーションに対応する前記演算器群の中で通常状態で動作させる演算器数を算出し、該演算器群に対して該演算器数に該当する数の演算器が通常状態で動作するよう指示することを特徴とする付記1に記載のマイクロプロセッサ。
前記動作状態切替指示手段は、前記閾値管理テーブルから前記命令数に該当する前記通常状態動作演算器数を取得し、前記リザベーションステーションに対応する前記演算器群に対して該通常状態動作演算器数に該当する数の演算器が通常状態で動作するよう指示することを特徴とする付記6に記載のマイクロプロセッサ。
前記動作状態切替指示手段は、前記設定値に基づいて前記閾値管理テーブルから前記命令数に該当する前記通常状態動作演算器数を取得し、該リザベーションステーションに対応する演算器群に対して該通常状態動作演算器数に該当する数の演算器が通常状態で動作するよう指示することを特徴とする付記7に記載のマイクロプロセッサ。
前記命令検出手段は、第1のリザベーションステーションに第1の命令が格納されているか否かを検出するとともに、該第1の命令に後続して第2のリザベーションステーションに第2の命令が格納されることを検出し、
前記動作状態切替指示手段は、前記命令検出手段により前記第1のリザベーションステーションに前記第1の命令が格納されていると検出された場合、該第1のリザベーションステーションに対応する第1の演算器により該第1の命令が実行されている際に前記第2のリザベーションステーションに対応する第2の演算器に対して通常状態で動作するよう指示することを特徴とする付記1に記載のマイクロプロセッサ。
11 リザベーションステーション
11a〜11e エントリ
12 演算器
13 動作状態切替制御部
100、300 マイクロプロセッサ
110 BIU
120 命令キャッシュ
130 命令デコーダ
140 データキャッシュ
150、310 リザベーションステーション
151、311 RS−MAU
151a〜151e、311a〜311e エントリ
152、312 RS−ALU
152a〜152e、312a〜312e エントリ
153、313 RS−FPU
153a〜153e、313a〜313e エントリ
160 機能ユニット
161 メモリアクセス群
161a〜161c MAU
162 算術論理演算器群
162a〜162c ALU
163 浮動小数点演算器群
163a〜163c FPU
161j、162j、163j 実行フラグ
161d〜161f、162d〜162f、163d〜163f 実行フラグ
170、330 動作状態切替制御部
171、331 命令検出処理部
172、332 動作状態切替指示処理部
311f〜311j、312f〜312j、313f〜313j 発行ビット
320 記憶部
321 閾値管理テーブル
r1〜r9 レジスタ
y1〜y9 有効ビット
Claims (6)
- 通常状態と低消費電力状態との2種類の動作モードで動作する演算器を複数有し、当該複数の演算器を含む演算器群と当該演算器により実行される命令を格納するリザベーションステーションとを対応付けて有する演算処理装置であって、
命令を実行するために必要なデータが揃っている場合にその命令が実行可能であることを示す第1の情報を生成し、揃っていない場合にその命令が実行可能でないことを示す第2の情報を生成し、生成した第1または第2の情報を、前記リザベーションステーションに格納された命令毎に設定する情報設定部と、
前記第1の情報が設定された命令の数を検出する命令検出処理部と、
前記命令検出処理部により検出された命令の数が0の場合に、前記リザベーションステーションに対応付けられた前記演算器群の演算器に対して低消費電力状態で動作するよう指示し、前記命令検出処理部により検出された命令の数が0以外の場合に、前記リザベーションステーションに対応付けられた前記演算器群の演算器に対して通常状態で動作するよう指示する動作状態切替指示処理部と
を備えたことを特徴とする演算処理装置。 - 通常状態と低消費電力状態との2種類の動作モードで動作する演算器を複数有し、当該複数の演算器を含む演算器群と当該演算器により実行される命令を格納するリザベーションステーションとを対応付けて有する演算処理装置であって、
命令を実行するために必要なデータが揃っている場合にその命令が実行可能であることを示す第1の情報を生成し、揃っていない場合にその命令が実行可能でないことを示す第2の情報を生成し、生成した第1または第2の情報を、前記リザベーションステーションに格納された命令毎に設定する情報設定部と、
前記第1の情報が設定された命令の数を検出する命令検出処理部と、
前記命令検出処理部により検出された命令の数が0の場合に、前記リザベーションステーションに対応付けられた前記演算器群の演算器に対して低消費電力状態で動作するよう指示し、前記命令検出処理部により検出された命令の数が0以外の場合に、当該検出された命令の数に基づいて通常状態で動作させる演算器数を決定し、前記リザベーションステーションに対応付けられた前記演算器群の演算器のうち、当該演算器数に該当する数の演算器に対して通常状態で動作するよう指示する動作状態切替指示処理部と
を備えたことを特徴とする演算処理装置。 - 前記第1の情報が設定された命令の数を示す格納命令数と通常状態で動作させる演算器の数を示す通常状態動作演算器数との関係を記憶する閾値管理テーブルをさらに備え、
前記動作状態切替指示処理部は、前記演算器数を決定する処理として、前記閾値管理テーブルから、前記格納命令数に該当する前記通常状態動作演算器数を取得し、前記リザベーションステーションに対応付けられた前記演算器群に対して当該通常状態動作演算器数に該当する数の演算器が通常状態で動作するよう指示することを特徴とする請求項2に記載の演算処理装置。 - 通常状態と低消費電力状態との2種類の動作モードで動作する演算器を複数有し、当該複数の演算器を含む演算器群と当該演算器により実行される命令を格納するリザベーションステーションとを対応付けて有する演算処理装置における電力制御方法であって、
命令を実行するために必要なデータが揃っている場合にその命令が実行可能であることを示す第1の情報を生成し、揃っていない場合にその命令が実行可能でないことを示す第2の情報を生成し、生成した第1または第2の情報を、前記リザベーションステーションに格納された命令毎に設定し、
前記第1の情報が設定された命令の数を検出し、
前記検出された命令の数が0の場合に、前記リザベーションステーションに対応付けられた前記演算器群の演算器に対して低消費電力状態で動作するよう指示し、
前記検出された命令の数が0以外の場合に、前記リザベーションステーションに対応付けられた前記演算器群の演算器に対して通常状態で動作するよう指示する、
ことを特徴とする電力制御方法。 - 通常状態と低消費電力状態との2種類の動作モードで動作する演算器を複数有し、当該複数の演算器を含む演算器群と当該演算器により実行される命令を格納するリザベーションステーションとを対応付けて有する演算処理装置における電力制御方法であって、
命令を実行するために必要なデータが揃っている場合にその命令が実行可能であることを示す第1の情報を生成し、揃っていない場合にその命令が実行可能でないことを示す第2の情報を生成し、生成した第1または第2の情報を、前記リザベーションステーションに格納された命令毎に設定し、
前記第1の情報が設定された命令の数を検出し、
前記検出された命令の数が0の場合に、前記リザベーションステーションに対応付けられた前記演算器群の演算器に対して低消費電力状態で動作するよう指示し、
前記検出された命令の数が0以外の場合に、当該検出された命令の数に基づいて通常状態で動作させる演算器数を決定し、前記リザベーションステーションに対応付けられた前記演算器群の演算器のうち、当該演算器数に該当する数の演算器に対して通常状態で動作するよう指示する、
ことを特徴とする電力制御方法。 - 前記演算処理装置が、前記第1の情報が設定された命令の数を示す格納命令数と通常状態で動作させる演算器の数を示す通常状態動作演算器数との関係を記憶する閾値管理テーブルをさらに備える場合に、
前記演算器数を決定する処理として、前記閾値管理テーブルから、前記格納命令数に該当する前記通常状態動作演算器数を取得し、
前記リザベーションステーションに対応付けられた前記演算器群に対して当該通常状態動作演算器数に該当する数の演算器が通常状態で動作するよう指示する、
ことを特徴とする請求項5に記載の電力制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007165579A JP4978332B2 (ja) | 2007-06-22 | 2007-06-22 | 演算処置装置および電力制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007165579A JP4978332B2 (ja) | 2007-06-22 | 2007-06-22 | 演算処置装置および電力制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009003807A JP2009003807A (ja) | 2009-01-08 |
JP4978332B2 true JP4978332B2 (ja) | 2012-07-18 |
Family
ID=40320108
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007165579A Active JP4978332B2 (ja) | 2007-06-22 | 2007-06-22 | 演算処置装置および電力制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4978332B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5804507B2 (ja) * | 2011-09-26 | 2015-11-04 | Necプラットフォームズ株式会社 | 演算処理装置及び演算器同時実行制御方法 |
US11467841B1 (en) * | 2021-06-01 | 2022-10-11 | Andes Technology Corporation | Microprocessor with shared functional unit for executing multi-type instructions |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0820949B2 (ja) * | 1991-11-26 | 1996-03-04 | 松下電器産業株式会社 | 情報処理装置 |
JP2000047872A (ja) * | 1998-08-03 | 2000-02-18 | Hitachi Ltd | 低消費電力動作機能を備えたマイクロプロセッサ |
JP3490006B2 (ja) * | 1998-12-17 | 2004-01-26 | 富士通株式会社 | 命令制御装置及びその方法 |
JP2000285227A (ja) * | 1999-03-31 | 2000-10-13 | Toshiba Corp | 情報処理装置とその制御方法 |
JP2000322259A (ja) * | 1999-05-11 | 2000-11-24 | Hitachi Ltd | データ処理装置 |
JP2001092661A (ja) * | 1999-09-22 | 2001-04-06 | Hitachi Ltd | データ処理装置 |
JP2003084973A (ja) * | 2001-09-14 | 2003-03-20 | Seiko Epson Corp | 並列演算処理装置及び並列演算処理用の命令コードのデータ構造、並びに並列演算処理用の命令コードの生成方法 |
JP3656587B2 (ja) * | 2001-10-01 | 2005-06-08 | 日本電気株式会社 | 並列演算プロセッサ、その演算制御方法及びプログラム |
JP3646137B2 (ja) * | 2003-03-25 | 2005-05-11 | 独立行政法人科学技術振興機構 | 命令発行方法及び装置、中央演算装置、命令発行プログラム及びそれを記憶したコンピュータ読み取り可能な記憶媒体 |
JP2006059068A (ja) * | 2004-08-19 | 2006-03-02 | Matsushita Electric Ind Co Ltd | プロセッサ装置 |
-
2007
- 2007-06-22 JP JP2007165579A patent/JP4978332B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2009003807A (ja) | 2009-01-08 |
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