JP4975166B2 - 多出力同期フライバック・コンバータ - Google Patents

Description

本発明は、電子電力コンバータの分野に関するものである。特に、本発明はいわゆる“フライバック”コンバータの分野に関する。

フライバック・コンバータは、入力と１つ又は複数の出力との間をガルバーニ分離したDC−DCコンバータである。技術的には、フライバック・コンバータは、バックブースト・コンバータのインダクタを、変圧器を形成するために分割することによって得られ、それにより電圧比は多重化され、そして分離の付加的な利点が得られる。

例えば主整流からの又はテレコム（４８Ｖ電圧供給バス）からの比較的高い入力ＤＣ電圧を比較的低い多数の正の出力ＤＣ電圧に変換するために、フライバック・コンバータはしばしば低電力から２５０Ｗまでの中電力までにおいて最良の手段である。

フライバック・コンバータにおいて、出力電圧は、入力電圧に対して任意の極性及び振幅を持つように設定され得る。また、多出力は、変圧器に二次巻線を付加することによって容易に得られる。

図１を参照すると、フライバック・コンバータの基本的な回路図が示されている。フライバック・コンバータの動作原理は極めて単純である。すなわち、基本的には、エネルギーは一次側スイッチのＯＮ状態中に変圧器に蓄えられ、そして一次側スイッチのＯＦＦ状態中に出力に放出される。一次側スイッチがオン（ＯＮ状態）にある時、変圧器の一次側巻線は入力電圧源に直接接続され、対応して変圧器コアにおける磁束は増加する。二次巻線１０の両端子間の電圧は負であり、ダイオード１２は、その端子間の電圧降下が負であるのでオフ状態にある。出力コンデンサ１３はエネルギーを出力負荷１４に供給する。スイッチ１１がオフ（ＯＦＦ状態）であるときに、変圧器１０に前もって蓄えられているエネルギーは、ダイオード１２を介してコンバータの出力へ伝送される。

出力電圧レベルを制御するために、別の検出巻線によって得られた比例電圧が用いられる。しかし、さらにしばしば、二次電圧は、エラーアンプ（誤差増幅器）１５を介して電圧基準値と比較され、結果として制御信号が、一次側と二次側との分離を維持するように光カプラー１７を介してコントローラ１６にフィードバックされて、調整ループを閉じしかも出力電圧を要求された許容範囲内に維持するようにしている。

この種のコンバータの非常に多くの用途においては、多数の電圧出力が存在する。この特徴はしばしば、電子装置の全ての種々の部分に給電する必要性によって要求され、フライバック・コンバータはＴＶセット、ビデオレコーダ、ＰＣ、セット・トップ・ボックス、ＤＶＤプレイヤー及びレコーダーなどの装置を通常作動する。この場合、フライバック・コンバータの各出力部分には、変圧器二次巻線及び例えばダイオードのような整流器装置が設けられる。

エネルギーの節約、サイズ及びコストの低減の要求が高まってきているために、電力供給の基本要求の一つは、効率が高いことにあり、このことは、コンバータ内で消費される電力量が、出力電力の必要量を供給するのに必要な入力電力を最少化ししかも比較的小さくコスト上有利な構成要素を使用できるようにするために、できる限り最低に維持しなければならないことを意味している。

フライバック・コンバータ内の電力消費の最も重大な要因の一つは出力整流用ダイオードに関連し、そしてピーク反転電圧、ピーク反転回復電流及び動作スイッチング周波数にほぼ比例している。

出力整流用ダイオードに関連するスイッチング損失を低減する幾つかの技術が開発されてきた。最も使用されているものは、通常の整流用ダイオードに代えて制御スイッチの使用に関する。パワーMOSFET（パワー・モス電界効果トランジスタ）などのような制御スイッチを使用することにより、適切な駆動及び制御を通して出力整流器のスイッチング状態を最適化することによりスイッチング損失の量を最少化することができる。パワーMOSFETはしばしばこの目的のために使用され、そしてそれらは、通常電圧又は電流を感知して必要なゲート駆動信号を発生し、平滑で損失の最少化する整流を行う駆動回路によって制御される。パワーMOSFETスイッチのドレイン及びソース端子間の電圧降下を感知しそしてスイッチング損失を最少化するためにＯＮ／ＯＦＦ及びＯＦＦ／ＯＮ遷移を管理するゲート駆動信号を発生する専用の制御ＩＣが開発されてきた。スイッチング損失を制限する別の技術では、最適化及び損失低減遷移を行うためにスイッチ電流を感知し、スイッチ自体の駆動段に対する制御信号を発生する適当な変流器の使用が必要である。

前述の解決法は、しばしば、最新技術の単一出力フライバック・コンバータにおいて実行されるが、フライバック・コンバータに多出力が設けられる場合には、各二次出力整流器に対して一つずつ多スイッチング制御回路が必要であり、かかる解決法のコストの有効性を低減させることになる。

本発明の範囲は、コストを低く維持しながらスイッチング損失を最少化するために、二次スイッチを制御するのに必要な構成要素の数を最少化する新規な多出力フライバック・コンバータ接続形態を提案することにある。

本発明の目的は、必要な構成要素の数を最少化するアクティブ整流回路を備えた、多電圧出力によって特徴づけられた所謂“フライバック”型のスイッチング・コンバータに関する。

最新技術のフライバック電圧コンバータを示す図である。 本発明によるコンバータの第１の好ましい実施形態を示す図である。 本発明によるコンバータの第２の好ましい実施形態を示す図である。

図２を参照すると、本発明によるフライバック・コンバータの第１の好ましい実施形態の概要が示されている。

前記フライバック・コンバータの一次側部分は、好ましくは、電圧又は電流源、少なくとも一つの入力フィルタ２１、及びＡＣ入力電圧が存在する場合には整流器ダイオードブリッジ２２を備えた入力回路２０と、好ましくは、パワーMOSFET２４のような少なくとも半導体制御スイッチ及び関連したスナバリング手段２５を備えた一次側スイッチング回路２３と、前記パワーMOSFETに必要なゲート駆動信号を供給する駆動回路２６と、前記駆動回路２６に結合し、前記コンバータの出力を調整するフィードバック信号を発生するフィードバック回路２７と、前記パワーMOSFET２４に結合する、変圧器の一次側巻線２８とを有している。前記フィードバック回路２７は、好ましくは、コンバータ出力電圧に比例した電圧を感知する手段、エラーアンプ４４及び光分離器４５を備えている。

前記フライバック・コンバータの二次側部分は、前記変圧器に属する複数の二次巻線と、前記二次巻線に結合された複数の制御整流器好ましくはパワーMOSFETと、前記制御整流器の一つに関連した電流及び／又は電圧を感知し、前記制御整流器に対する制御信号を発生する制御回路３５と、前記二次巻線及び前記制御整流器の各々に結合され、好ましくは少なくとも一つのコンデンサ及び少なくとも一つのインダクタを備えた複数の出力フィルタとを有している。

本発明の第１の好ましい実施形態において、前記制御整流器に関連した電流及び／又は電圧を感知する前記制御回路３５は、前記制御整流器の一つの両端子間の電圧降下を感知して、前記制御整流器に対する制御信号を発生する専用集積回路を備え、前記二次巻線は、前記制御整流器を介して互いに直列に接続され、また最低電圧の二次巻線は、前記制御整流器の一つを介して接地に接続される。二次側アクティブ整流器を制御する前記専用集積回路の例としては、ＳＴＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ（商標）によるＳＴＳＲ３０（商標）やＩｎｔｅｒｎａｔｉｏｎａｌ Ｒｅｃｔｉｆｉｅｒ（商標）によるＩＲ１１６７（商標）のような幾つかの半導体製造業者の商用製品が利用できる。

さらに詳細には、添付の図２を参照すると、前記複数の二次巻線は、三つの二次巻線２９、３０、３１を備え、また前記複数のアクティブスイッチは三つのパワーMOSFET３２、３３、３４を備えている。前記三つの二次巻線の第１の二次巻線２９は、前記出力フィルタの第１の出力フィルタ３６に接続した第１の端子と、パワーMOSFETの第１のパワーMOSFET３２のドレイン端子に接続した第２の端子とを備え、前記三つの二次巻線の第２の二次巻線３０は、前記出力フィルタの第２の出力フィルタ３７及びパワーMOSFETの第１のパワーMOSFET３２のソース端子に接続した第１の端子と、前記パワーMOSFETの第２のパワーMOSFET３３のドレイン端子に接続した第２の端子とを備え、前記三つの二次巻線の第３の二次巻線３１は、前記出力フィルタの第３の出力フィルタ３８及びパワーMOSFETの第２のパワーMOSFET３３のソース端子に接続した第１の端子と、前記パワーMOSFETの第３のパワーMOSFET３４のドレイン端子に接続した第２の端子とを備えている。前記パワーMOSFETの第３のパワーMOSFET３４のソース端子は回路の接地基準端子に接続されている。前記制御回路３５はさらに、前記パワーMOSFETの第３のパワーMOSFET３４のドレイン及びソース端子の間の電圧降下を感知するために前記パワーMOSFETの第３のパワーMOSFET３４に結合され、また出力制御信号で前記第１、第２及び第３のパワーMOSFET３２、３３、３４を駆動するために前記第１、第２及び第３のパワーMOSFET３２、３３、３４のゲート端子に結合される。好ましくは、前記パワーMOSFET２４、３２、３３、３４には、導通時にゲート入力電流を制限するためにゲート抵抗３９、４０、４１が設けられている。

図３に示す本発明の第２の好ましい実施形態では、前記制御回路３５はなく、前記制御整流器の一つに結合され、そして関連電流を読取る変流器４２及びすべての前記制御整流器に対する駆動信号を発生する制御回路４３に代えられている。前記変流器４２の一次巻線は、前記三つの二次巻線の第３の二次巻線３１の第２の端子と前記第３のパワーMOSFET３４のドレイン端子との間に接続される。前記変流器４２の二次巻線は、前記駆動回路４３の入力に接続され、また前記駆動回路４３の出力は前記三つのパワーMOSFET３２、３３、３４のゲート端子に接続される。

本発明のさらに好ましい実施形態では、前記二次巻線２９、３０、３１はそれぞれ１２Ｖ、５Ｖ、３.３Ｖの整流の後、出力ＤＣ電圧を発生するようにされる。

本発明によるフライバック・コンバータはダイオード整流のために二次回路損失を劇的に最少化でき、このことは、通常最新技術のフライバック・コンバータに影響を及ぼす。単一制御及び駆動回路は、三つまでの二次同期整流器MOSFETを駆動するのに使用され、従って構成要素の数を低減し、そして非常に多くの最近の電子機器を給電するのに通常必要な三つまでの出力電圧でフライバック・コンバータの全体効率を最大化する。

Claims (7)

1. 入力回路（２０）と、少なくとも半導体制御スイッチを備えた一次側スイッチング回路（２３）と、前記半導体制御スイッチに対して必要なゲート駆動信号を供給する駆動回路（２６）と、前記駆動回路（２６）に結合され、前記コンバータの出力を調整するためのフィードバック信号を発生するフィードバック回路（２７）と、一次巻線（２８）及び複数の二次巻線を備えた変圧器と、前記二次巻線に結合された複数の制御整流器と、前記制御整流器の全てに結合された複数の出力フィルタと、前記制御整流器の一つの制御整流器の両端子間の電圧降下を感知し、制御整流器の全てに対して駆動信号を発生する集積制御回路（３５）とを有するフライバック・スイッチング・コンバータにおいて、
   前記複数の二次巻線が少なくとも二つの二次巻線（２９、３１）を備え、前記複数の制御整流器が少なくとも二つのMOSFETトランジスタを備え、
   前記少なくとも二つの二次巻線の第１の二次巻線（２９）が、前記出力フィルタの第１の出力フィルタ（３６）に接続した第１の端子と、前記少なくとも二つのパワーMOSFETの第１のパワーMOSFET（３２）のドレイン端子に接続した第２の端子とを備え、
   前記少なくとも二つの二次巻線の第２の二次巻線（３１）が、前記出力フィルタの第２の出力フィルタ（３８）及び前記少なくとも二つのパワーMOSFETの第１のパワーMOSFET（３２）のソース端子に接続した第１の端子と、前記少なくとも二つのパワーMOSFETの第２のパワーMOSFET（３４）のドレイン端子に接続した第２の端子とを備え、
   前記少なくとも二つのパワーMOSFETの第２のパワーMOSFET（３４）のソース端子が回路の接地基準端子に接続され、
   前記制御回路（３５）が、前記少なくとも二つのパワーMOSFETの第２のパワーMOSFET（３４）のドレイン及びソース端子の間の電圧降下を感知するために前記少なくとも二つのパワーMOSFETの第２のパワーMOSFET（３４）に結合され、出力制御信号で前記第１及び第２のパワーMOSFET（３２、３４）を駆動するために前記第１及び第２のパワーMOSFET（３２、３４）のゲート端子に結合されること
   を特徴とするフライバック・スイッチング・コンバータ。
2. 前記複数の二次巻線が三つの二次巻線（２９、３０、３１）を備え、前記複数の制御整流器が三つのMOSFETトランジスタを備え、
   前記三つの二次巻線の第1の二次巻線（２９）が、前記出力フィルタの第１の出力フィルタ（３６）に接続した第１の端子と、前記パワーMOSFETの第１のパワーMOSFET（３２）のドレイン端子に接続した第２の端子とを備え、
   前記三つの二次巻線の第２の二次巻線（３０）が、前記出力フィルタの第２の出力フィルタ（３７）及び前記パワーMOSFETの第１のパワーMOSFET（３２）のソース端子に接続した第１の端子と、前記パワーMOSFETの第２のパワーMOSFET（３３）のドレイン端子に接続した第２の端子とを備え、
   前記三つの二次巻線の第３の二次巻線（３１）が、前記出力フィルタの第３の出力フィルタ（３８）及び前記パワーMOSFETの第２のパワーMOSFET（３３）のソース端子に接続した第１の端子と、前記パワーMOSFETの第３のパワーMOSFET（３４）のドレイン端子に接続した第２の端子とを備え、
   前記パワーMOSFETの第３のパワーMOSFET（３４）のソース端子が回路の接地基準端子に接続され、
   前記制御回路（３５）が、前記パワーMOSFETの第３のパワーMOSFET（３４）のドレイン及びソース端子の間の電圧降下を感知するために前記パワーMOSFETの第３のパワーMOSFET（３４）に結合され、出力制御信号で前記第１、第２及び第３のパワーMOSFET（３２、３３、３４）を駆動するために前記第１、第２及び第３のパワーMOSFET（３２、３３、３４）のゲート端子に結合されること
   を特徴とする請求項１に記載のフライバック・スイッチング・コンバータ。
3. 前記入力回路（２０）が、電圧又は電流源と、少なくとも一つの入力フィルタ（２１）と、整流器ダイオードブリッジ（２２）とを備えていることを特徴とする請求項１〜２記載のコンバータ。
4. 前記一次側スイッチング回路（２３）に備えられる前記少なくとも一つの制御整流器がMOSFETトランジスタ（２４）を備えていることを特徴とする請求項１〜３記載のコンバータ。
5. 前記MOSFETトランジスタ（２４）が、適当なスナバ手段（２５）に結合されることを特徴とする請求項１〜４記載のコンバータ。
6. 前記フィードバック回路（２７）が、コンバータ出力電圧に比例した電圧を感知する手段、エラーアンプ（４４）及び光分離器（４５）を備えていることを特徴とする請求項１〜５記載のコンバータ。
7. 前記MOSFETトランジスタ（２４、３２、３３、３４）がゲート抵抗（３９、４０、４１）を備えていることを特徴とする請求項１〜６記載のコンバータ。

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