JP4970667B2 - High frequency oscillator - Google Patents

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Abstract

The high frequency oscillator comprises a reference oscillator, a phase-locked loop circuit with a phase frequency detector, a charge pump, a ring oscillator and a divider, the reference oscillator being coupled to the phase frequency detector for frequency control. The ring oscillator is a symmetrical delay cell oscillator containing two amplifiers with a dual output stage for providing I/Q output signal generation. The reference oscillator works in the range of 1.25-1.5 GHz and is a Colpitts type digital controlled frequency synthesizer with an external tank circuit for providing a low phase noise, and the dividing factor of the divider is four for providing a tuned output range of 5 to 6 GHz. The phase-locked loop circuit is integrated together with the reference oscillator into an integrated circuit, using advantageously a BICMOS Silicon/Germanium process, which is well suited for RF applications.

Description

【０００１】
【発明の属する技術分野】
本発明は、５〜６ＧＨｚの帯域に同調された周波数域を提供する、位相同期ループ（ＰＬＬ）を有する高周波発振器に関する。
【０００２】
【従来の技術】
今日では、５〜６ＧＨｚの帯域における新しいワイヤレスサービスを開設するさまざまな活動が存在する。例えば、ヨーロッパのＨｙｐｅｒｌａｎ２、および合衆国のＩＥＥＥ８０２．１１ａがある。その結果、良好な位相ノイズを有する集積発振器とＩ／Ｑ発生回路に対する大きな需要がある。
【０００３】
位相同期ループを使用した高周波発振器は文献においてはよく知られている。例えば、“Der Elektroniker,No.6/1975”所収のRoland Bestによる“Theorie und Anwendungen des Phase-Locked Loops”から公知である。位相周波数検出器と、フィルタ付きチャージポンプと、電圧制御発振器と、分圧器とを有し、基準周波数によって制御される位相同期ループ付き高周波発振器が、Mehmet Soyuer et al.:“A FULLY MONOLITHIC 1.25 GHZ CMOS FREQUENCY SYNTHESIZER”Symposuim on VLSI Circuits,US,New York,IEEE,9 June 1994,pages 127〜128,ISBN:0-7803-1919-2、さらに、Buchwald et al.:“A 6 GHZ INTEGRATED PHASE-LOCKED LOOP USING ALGAAS/GAAS HETEROJUNCTION BIPOLAR TRANSISTORS”,IEEE Journal of Solid State Circuits,US,IEEE Inc.New York,Vol.27,No.12,01.12.1992,pages 1752〜1762,XP000329025、およびNovof et al.:“Fully integrated CMOS phase-locked loop with 15 to 240 MHz locking range and 50 ps jitter”,IEEE Journal of Solid State Circuits,US,IEEE Inc New York,Vol.30,No.11,01.11.1995,pages 1259〜1266,XP000553064から公知である。ＧＨｚ域の完全集積発振器とリング発振器とに関連するさらなる参考文献は、Pottbaecker and Langmannによる、“AN 8 GHZ SIILLICON BIPOLAR CLOCK-RECOVERY AND DATA-REGENERATOR IC”,IEEE Journal of Solid-State Circuits,IEEE,Dec.1994,Vol.29,pp.1572〜1576である。
【０００４】
【発明が解決しようとする課題】
本発明の課題は、５〜６ＧＨｚ帯域の良好な位相ノイズを有する高周波発振器において、ＩＣ上に特にコスト効率のよい集積を可能とすることである。
【０００５】
【課題を解決するための手段】
上記課題は、本発明により、基準発振器と位相同期ループ回路とを有する高周波発振器であって、前記位相同期ループ回路は、位相周波数検出器、チャージポンプ、リング発振器および分周器を備えており、前記基準発振器は、前記位相周波数検出器に周波数制御のために接続されている形式の高周波発振器において、前記リング発振器を、２つの遅延セル増幅器（Ａ１，Ａ２）を有する対称型の遅延セル発振器にすることで解決される。
【０００６】
【発明の実施の形態】
本発明の高周波発振器は、基準発振器と位相同期ループ回路とを有しており、この位相同期ループ回路は、位相周波数検出器、チャージポンプ、リング発振器および分周器を有しており、基準発振器は、周波数制御のために位相周波数検出器に接続されている。基準発振器は、有利には１．２５〜１．５ＧＨｚの範囲で動作し、低位相ノイズを供給する外部タンク回路を備えたコルピッツ型デジタル制御周波数シンセサイザである。分周器の分周係数は４であり、これは、５〜６ＧＨｚの同調された出力範囲を提供するためである。リング発振器は、２つの遅延セル増幅器を有する対称型遅延セル発振器であり、２つの遅延セル増幅器は、有利には、位相同期ループによる非常に低い位相ノイズを有する無接地Ｉ／Ｑ出力信号を供給する。
【０００７】
位相同期ループ回路は、基準発振器とともに集積回路に集積されており、これは、有利には、ＲＦアプリケーションによく適したＢＩＣＭＯＳシリコン／ゲルマニウムプロセスを用いて行われる。基準発振器のタンク回路と、チャージポンプのループフィルタは、集積回路の外部にある。特にチャージポンプとリング発振器とに関する有利な実施例は従属請求項に示されており、以下の記述において説明される。
【０００８】
【実施例】
図１に示されているように、同調回路である外部タンク回路７を備えた基準発振器６は、良好な位相ノイズを有する基準周波数を供給するためにＶＣＯとして使用されている。５〜６ＧＨｚのローカル発振器（ＬＯ）範囲をカバーするために、有利には１．２５〜１．５ＧＨｚの小さな同調範囲が、基準発振器６に対して使用されている。これは、適度に高いＱの外部ＬＣタンク７によって達成することができる。
【０００９】
基準発振器６の基準周波数は、位相同期ループ（ＰＬＬ）回路の位相周波数検出器１に印加され、この位相周波数検出器１は１．２５〜１．５ＧＨｚで動作し、位相同期ループ回路はさらに、ループフィルタ３を備えたチャージポンプ２、リング発振器４（ＤＣＯ、すなわち遅延セル発振器）および分周器５を有している。ＰＦＤ（位相周波数検出器）１は、ＤＣＯ４の位相と周波数を基準発振器６と比較する。ＰＦＤ出力は、チャージポンプ２のループフィルタ３によってフィルタリングされ、周波数制御のためにＤＣＯ４に印加される。
【００１０】
チャージポンプ２とループフィルタ３に対しては、同調制御電圧上の妨害を避けるために、完全に差動的な構成が用いられている。ループ帯域が高い場合には、位相変化に対するループ反応は非常に迅速であり、したがって位相ノイズは低減される。ＤＣＯ周波数は、ＰＦＤ１に印加される前に、分周器５によって係数４で分周される。このため、ＰＬＬ制御されたＤＣＯの位相ノイズの性能は、基準ソース６の位相ノイズの性能よりも、理論的に１２ｄＢ分だけ劣る。
【００１１】
位相周波数検出器１は、２つのＤフリップフロップ（ＤＦＦ）と、ＲＥＳＥＴパスのための１つのＡＮＤゲートとから成る。ＥＣＬ構造が使用されており、１．８ＧＨｚまで動作するように最適化されている。基準ソースとして、外部ＬＣタンク７を備えた集積コルピッツ型発振器が、基準発振器６のために使用されている。係数４の分周器５はＥＣＬフリップフロップによって実現されており、速度と電流消費の観点から最適化されている。
【００１２】
次に、遅延セル発振器４（ＤＣＯ）とチャージポンプ２を、図２および図３を参照してより詳細に説明する。
【００１３】
図２によるチャージポンプ２は広い帯域を有しており、この帯域は、外部ループフィルタ３へのピンパッドインタフェースと、ループフィルタ３自体とによってしか制限されない。これは、信号経路にｎｐｎトランジスタしか使用せず、また高速のｐｎｐまたはｐＭＯＳトランジスタを要求しない構成によって達成される。第１の電流源、ｐｎｐトランジスタ１２は、Ｖｒｅｆによって制御される一定の電流Ｉ０をｎｐｎトランジスタ対１１のコレクタに供給する。ｎｐｎトランジスタ対１１の入力側ＩＮｃｈには、ＰＦＤ１の出力信号が印加される。トランジスタ対１１のエミッタは、第２の電流源２＊Ｉ０を介して、アースＧＮＤに接続されている。出力側ＯＵＴｃｈでは、±２×Ｉ０−Ｉ０の差分が外部ループフィルタ３へ流れる。ループフィルタ３における信号はバッファ１３によってセンシングされ、出力制御電圧Ｖｃｏｎｔとして、ＤＣＯ４の制御入力側に順方向で送られる。
【００１４】
出力ノードを適切な動作範囲に保持するために、同相増幅器１４は、ｐｎｐトランジスタ１２の平均電流を制御し、これがｎｐｎトランジスタ１１の電流の正確に半分となるようにする。クランプ回路１５は、ＤＣＯ４の制御信号が許容限界内にあることを保証する。ループフィルタ３は、同調ライン上での歪みおよびクロストークを避けるために、差動的に接続されている。ループフィルタ３に対しては、アース経路が存在しない。これは、ＤＣＯ４の急峻な同調特性のために必要である。
【００１５】
電圧制御されたＤＣＯ４は、図３で示されているように、２つの増幅器Ａ１およびＡ２から構成されており、対称型のリング発振器を成している。図２のチャージポンプ２からの電圧Ｖｃｏｎｔは、増幅器Ａ１およびＡ２のためのテイル電流２Ｉ０を制御増幅器Ａｃを介して制御する。図６も参照せよ。増幅器Ａ１およびＡ２の遅延は、電流２Ｉ０に依存してほぼ線形であり、周波数同調特性のかなりの線形性を可能にする。増幅器Ａ１およびＡ２の電流出力によって、負荷抵抗Ｒｃを介した電圧降下が生じ、およそＩ０・Ｒｃ／ＶＴの小信号ゲインが得られる。図６も参照せよ。
【００１６】
完全にチップ上に差動的構成を実現することによって（集積回路）、ＬＯ漏れのようなＲＦ干渉作用が最小化される。これは、現代の直接変換受信機コンセプトのための要請である。この回路の原理は、マルチＧＨｚ範囲の完全集積発振器によく適しており、非常に広い同調範囲を提供する。
【００１７】
リング発振器の位相ノイズは、多くの研究においてモデル化されている。例えば、参考文献として、A.Hajimiri,S.Limotyrakis and T.H.Lee,“Jitter and Phase Noise in Ring Oscillators”,IEEE Journal of Solid-State Circuits,IEEE,June 1999,Vol.34,pp.790〜804[1]、およびB.Razavi,“A Study of Phase Noise in CMOS Oscillators”,IEEE Journal of Solid-State Circuits,IEEE,March 196,Vol.31,pp.331〜343[2]を参照せよ。この研究における位相ノイズの計算は、A.Hajimiri and T.H.Leeの参考文献“The Design of Low Noise Oscillators”,Kluwer Academic Publishers,Norwell,Massachusetts,USA,1999[3]の包括的研究に従っている。
【００１８】
［３］の単側波帯位相ノイズの計算を、図３に示されているようなバイポーラ差動リング発振器４に適用すると、
【００１９】
【数１】

Figure 0004970667
【００２０】
が得られる。この式において、Ｎは遅延段の数、ｆ０は発振器周波数、Δｆは周波数オフセットであり、この場合、位相ノイズが測定される。ノイズ源として、コレクタ電流ショットノイズと負荷抵抗のノイズが考慮され、その一方で、ベース抵抗と１／ｆノイズは無視される。Ｅｑ．１から、テイル電流Ｉ０と電圧変動Ｒ０・Ｉ０は、大きくすべきであることが理解されるが、これは低電力設計とは相反する。Ｅｑ．１からの別の結論は、最小数の遅延段しか必要でないということである。
【００２１】
Ｅｑ．１をＮ＝２，Ｉ０＝４００μＡ，Ｒｃ＝４００Ω，ｆ０＝６ＧＨｚおよびΔｆ＝１０ｋＨｚで評価すると、Ｌ（１０ｋＨｚ）＝−４１ｄＢｃ／Ｈｚの位相ノイズが得られる。このことは、ＱＡＭのような比較的に高次の変調方法を備えたシステムにとって、この発振器は、比較的低い位相ノイズの基準発振器を有する広帯域ＰＬＬによって制御されなければならない、ということを意味する。
【００２２】
したがって、遅延セル発振器４の位相ノイズ性能は、現代のデジタル伝送システムシステムの要求を満たさない。ＰＬＬ内で制御されている場合には、基準発振器６は、ＶＣＯの位相ノイズをループ帯域内で支配する。周波数オフセットΔｆの関数としての、ＰＬＬ出力の位相ノイズＳφｏは、したがって、
【００２３】
【数２】
Figure 0004970667
【００２４】
と表すことができる。Ｅｑ．２において、ＳφＤＣＯはＥｑ．１に関連して計算されたＤＣＯの位相ノイズであり、Ｓφｒｅｆは基準発振器６の位相ノイズであり、Ｇ（Δｆ）は順方向ループゲインであり、Ｈ（Δｆ）は逆方向ループゲインを表している。
【００２５】
基準発振器６は、共振周波数がｆ０ｒｅｆ、ＱがＱｒｅｆ、ノイズ指数がＦｒｅｆ、出力電力がＰｒｅｆのタンク回路７に通じているので、その位相ノイズＳφｒｅｆはＬｅｅｓｏｎｓ式に従って、
【００２６】
【数３】
Figure 0004970667
【００２７】
と表すことができる。順方向ループゲインＧ（Δｆ）は、
【００２８】
【数４】
Figure 0004970667
【００２９】
に従って、位相検出器およびチャージポンプ定数Ｋφと、ループフィルタ３のインピーダンスＺＬと、ＶＣＯ４の定数ＫＶＣＯとに依存する。
【００３０】
逆方向ループゲインＨ（Δｆ）は、分周比Ｎの関数として、
Ｈ（Δｆ）＝１／Ｎ （Ｅｑ．５）
と表すことができる。
【００３１】
Ｅｑ．３からＥｑ．５をＥｑ．２に代入すると、ＰＬＬ回路１〜５の位相ノイズを計算することができる。現実的な実施例のためには、計算は以下の仮定に基づく。
【００３２】
６．セクション３．１においてｆＤＣＯに対して計算されたＤＣＯ位相ノイズ＝６ＧＨｚ
７．ＤＣＯ同調定数ＫＤＣＯ＝１０００ ２πＭＨｚ／Ｖ
８．位相検出器定数Ｋφ＝０．５ｍＡ／（２πｒａｄ）
９．分周係数Ｎ＝４
１０．ループフィルタＺＬにおいて、Ｃ１＝０，Ｃ２＝２２ｐＦ，Ｒ２＝１５ｋΩ
１１．基準発振器において、Ｑｒｅｆ＝２０，ｆ０ｒｅｆ＝１．５ＧＨｚ，Ｆｒｅｆ＝３，Ｐｒｅｆ＝０．２ｍＷ
結果としてＰＬＬは、例えば１０ｋＨｚオフセット周波数において、−４１ｄＢｃ／Ｈｚ（自励ＶＣＯ）から−７８ｄＢｃ／Ｈｚ（ＶＣＯはＰＬＬ制御されている）まで位相ノイズを改善することができる。しかしながら、周波数が低くなるにつれて、位相ノイズは増大する。というのも、基準発振器６の位相ノイズが増大するからである。ループフィルタ３の選択は、ＰＬＬの特性周波数における共振に影響するという観点から重要である。良好な位相ノイズ性能を達成するためには、低ノイズ基準発振器６はＱｒｅｆ＞２０の高Ｑ共振器においても動作しなければならず、ループＰＬＬの帯域は＞２０ＭＨｚであるべきである。
【００３３】
測定によれば、ＤＣＯ周波数は、３．５ＧＨｚから６ＧＨｚまで同調させることができる。位相ノイズ性能は基準発振器６によって制限されている。１．２５ＧＨｚの動作周波数においてＬ（１０ｋＨｚ）＝−１０４ｄＢｃ／Ｈｚである外部基準を使用すると、測定される位相ノイズは、全体的に、５ＧＨｚで−９０ｄＢｃ／Ｈｚである。これは、基準とＤＣＯとの間の位相ノイズにおいて理論的に予測される１２ｄＢの低減よりも、２ｄＢだけ劣る。
【００３４】
高周波発振器はまた、位相検出器２１を備えた第２のループも有しており、位相検出器２１は、図４で示されているように、リング発振器４のＩ／Ｑ出力信号に接続されている。位相検出器２１は、Ｉ信号とＱ信号の位相差が９０゜ではないとき、リング発振器４に対してエラー信号Ｖｐｈａｓｅを供給し、これによって常にＩ信号とＱ信号の間の直交性が、高周波発振器の動作中に周波数帯域全体において維持される。
【００３５】
位相制御信号Ｖｐｈａｓｅは、図５で示されているように、リング発振器４の遅延セル増幅器Ａ１およびＡ２に接続されている。遅延セル増幅器Ａ１およびＡ２は直列に接続されており、それぞれ９０゜の位相シフトを提供する。遅延セルＡ１，Ａ２の出力は無接地であり、遅延セルＡ２の出力はＩ＋信号およびＩ−信号のために使用され、遅延セルＡ１の出力はＱ＋信号およびＱ−信号のために使用される。図３も参照せよ。遅延セルＡ２の出力は、逆変換器ＩＶを介して遅延セルＡ１の入力側に接続されており、これによって３６０゜の振動条件が満たされる。
【００３６】
リング発振器４はさらに、２Ｉ０の電流を遅延セルＡ１およびＡ２のそれぞれに供給するための増幅器セクション２Ｉ０を有しており、この増幅器セクションには、周波数制御のために、チャージポンプ２の制御信号Ｖｃｏｎｔが接続されている。これら増幅器セクション２Ｉ０は同一であり、これによって遅延セルＡ１およびＡ２は対称的に同調される。これら増幅器セクション２Ｉ０は、同じ電流源２３に接続されている。
【００３７】
位相検出器２１の制御信号は、制御可能な電流源２２に接続されており、この電流源２２は、増幅器セクション２Ｉ０のそれぞれに接続されている。電流源２２を介して、制御電圧Ｖｐｈａｓｅは、電流源２３の電流の非対称性をもたらし、この電流源２３を介して、Ｉ／Ｑ信号の所望の９０゜の位相差からのずれが補正される。
【００３８】
遅延セル発振器４の詳細な回路線図が図６に示されている。リング発振器４は、実質的に、遅延セル増幅器Ａ１およびＡ２と、逆変換器ＩＶを備えたフィードバックループと、位相および周波数の制御のための制御増幅器Ａｃとから成っている。遅延セル増幅器Ａ１は増幅器３１を有しており、この増幅器３１は、遅延セル増幅器Ａ２の増幅器３２の入力側に接続されており、出力側は、出力信号Ｉ＋／Ｉ−およびＱ＋／Ｑ−を負荷抵抗Ｒｃを介して供給し、負荷抵抗Ｒｃは、給電電圧ＶＣＣに接続されている。
【００３９】
増幅器３１の出力側には、２つの増幅器３３および３４が、遅延のために、したがって増幅器３１の周波数同調のために接続されている。遅延セル増幅器Ａ２は、遅延セル増幅器Ａ１に相応して増幅器３２，３５および３６で構成されているが、これは、対称型の遅延セル発振器を提供するためである。
【００４０】
増幅器３７の出力側は、信号Ｑ＋、Ｑ−の電圧制御のために、増幅器３３，３４の入力側に接続されており、また遅延のために増幅器３３，３４の出力側に接続されているが、これはそれぞれ周波数調整のためである。周波数調整は、制御増幅器Ａｃの増幅器３７によって提供され、この増幅器３７の入力側には、制御信号Ｖｃｏｎｔが印加され、出力側は、それぞれ給電電圧として、増幅器３３および３４に接続されている。遅延セルＡ２のための増幅器３５，３６は、増幅器３３，３４と同様に構成されている。制御増幅器Ａｃはさらに、遅延セルＡ２のための増幅器３８を有しており、この増幅器３８の入力側にも、遅延セルＡ１およびＡ２の対称的同調のために、制御信号Ｖｃｏｎｔが印加される。
【００４１】
制御増幅器Ａｃはさらに増幅器３９を有しており、この増幅器３９の入力側には、位相制御信号Ｖｐｈａｓｅが印加される。増幅器３９の出力側は、増幅器３７および３８に接続されているが、これは、出力信号ＩおよびＱに対して、９０゜の正しい位相差が得られるように、増幅器３７を増幅器３８に対してシフトさせるためである。遅延セル発振器４は、したがって、周波数制御のための２つの対称型増幅器セクション３３，３４，３７；３５，３６，３８と、位相制御を提供し、かつこれら増幅器セクションに接続されている増幅器３９とを有している。
【図面の簡単な説明】
【図１】５〜６ＧＨｚの範囲の高周波発振器を示す。
【図２】図１の高周波発振器のチャージポンプを示す。
【図３】図１の高周波発振器のリング発振器を示す。
【図４】位相検出器を備えたループを有する、図１によるリング発振器を示す。
【図５】位相と周波数の制御のための構成を有する、図３による遅延セル発振器を示す。
【図６】図５による遅延セル発振器の回路線図を示す。
【符号の説明】
１ 位相周波数検出器
２ チャージポンプ
３ ループフィルタ
４ リング発振器
５ 分周器
６ 基準発振器
７ タンク
１１ ｎｐｎトランジスタ
１２ ｐｎｐトランジスタ
１３ バッファ
１４ 同相増幅器
１５ クランプ回路
２１ 位相検出器
２２ 制御可能な電流源
２３ 電流源
３１〜３９ 増幅器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a high frequency oscillator having a phase locked loop (PLL) that provides a frequency range tuned to a band of 5-6 GHz.
[0002]
[Prior art]
Today, there are various activities to establish new wireless services in the 5-6 GHz band. For example, Hyperlan 2 in Europe, and IEEE 802.11a in the United States. As a result, there is a great demand for integrated oscillators and I / Q generation circuits with good phase noise.
[0003]
High frequency oscillators using phase locked loops are well known in the literature. For example, “Theorie und Anwendungen des Phase-Locked Loops” by Roland Best in “Der Elektroniker, No. 6/1975”. A high-frequency oscillator with a phase-locked loop having a phase frequency detector, a filtered charge pump, a voltage controlled oscillator, and a voltage divider and controlled by a reference frequency is Mehmet Soyuer et al .: “A FULLY MONOLITHIC 1.25 GHZ CMOS FREQUENCY SYNTHESIZER ”Symposuim on VLSI Circuits, US, New York, IEEE, 9 June 1994, pages 127-128, ISBN: 0-7803-1919-2, and Buchwald et al .:“ A 6 GHZ INTEGRATED PHASE-LOCKED LOOP USING ALGAAS / GAAS HETEROJUNCTION BIPOLAR TRANSISTORS ”, IEEE Journal of Solid State Circuits, US, IEEE Inc. New York, Vol. 27, No. 12, 01.12.1992, pages 1752-1762, XP000329025, and Novof et al .: “Fully integrated CMOS phase-locked loop with 15 to 240 MHz locking range and 50 ps jitter”, IEEE Journal of Solid State Circuits, US, IEEE Inc New York, Vol. 30, No. 11, 01.11.1995, pages 1259〜 1266, XP000553064. Additional references related to fully integrated and ring oscillators in the GHz range are “AN 8 GHZ SIILLICON BIPOLAR CLOCK-RECOVERY AND DATA-REGENERATOR IC”, IEEE Journal of Solid-State Circuits, IEEE, Dec, by Pottbaecker and Langmann. 1994, Vol. 29, pp. 1572 to 1576.
[0004]
[Problems to be solved by the invention]
An object of the present invention is to enable particularly cost-effective integration on an IC in a high-frequency oscillator having good phase noise in the 5-6 GHz band.
[0005]
[Means for Solving the Problems]
According to the present invention, there is provided a high-frequency oscillator having a reference oscillator and a phase-locked loop circuit, wherein the phase-locked loop circuit includes a phase frequency detector, a charge pump, a ring oscillator, and a frequency divider, The reference oscillator is a high-frequency oscillator of a type connected to the phase frequency detector for frequency control, and the ring oscillator is a symmetric delay cell oscillator having two delay cell amplifiers (A1, A2). It is solved by doing.
[0006]
DETAILED DESCRIPTION OF THE INVENTION
The high-frequency oscillator of the present invention includes a reference oscillator and a phase-locked loop circuit, and the phase-locked loop circuit includes a phase frequency detector, a charge pump, a ring oscillator, and a frequency divider. Are connected to a phase frequency detector for frequency control. The reference oscillator is preferably a Colpitts digitally controlled frequency synthesizer with an external tank circuit that operates in the range of 1.25 to 1.5 GHz and provides low phase noise. The divider factor is 4 in order to provide a tuned output range of 5-6 GHz. The ring oscillator is a symmetric delay cell oscillator with two delay cell amplifiers, which advantageously provide a grounded I / Q output signal with very low phase noise due to a phase locked loop. To do.
[0007]
The phase locked loop circuit is integrated in an integrated circuit along with a reference oscillator, which is advantageously done using a BICMOS silicon / germanium process that is well suited for RF applications. The reference oscillator tank circuit and the charge pump loop filter are external to the integrated circuit. Advantageous embodiments, in particular with regard to charge pumps and ring oscillators, are given in the dependent claims and are explained in the following description.
[0008]
【Example】
As shown in FIG. 1, a reference oscillator 6 with an external tank circuit 7 that is a tuning circuit is used as a VCO to provide a reference frequency with good phase noise. In order to cover the local oscillator (LO) range of 5-6 GHz, a small tuning range of preferably 1.25-1.5 GHz is used for the reference oscillator 6. This can be achieved by a reasonably high Q external LC tank 7.
[0009]
The reference frequency of the reference oscillator 6 is applied to the phase frequency detector 1 of the phase locked loop (PLL) circuit, which operates at 1.25 to 1.5 GHz, and the phase locked loop circuit further includes: A charge pump 2 including a loop filter 3, a ring oscillator 4 (DCO, that is, a delay cell oscillator), and a frequency divider 5 are included. The PFD (phase frequency detector) 1 compares the phase and frequency of the DCO 4 with the reference oscillator 6. The PFD output is filtered by the loop filter 3 of the charge pump 2 and applied to the DCO 4 for frequency control.
[0010]
For the charge pump 2 and the loop filter 3, a completely differential configuration is used to avoid disturbance on the tuning control voltage. If the loop bandwidth is high, the loop response to the phase change is very quick and therefore the phase noise is reduced. The DCO frequency is divided by a factor of 4 by the divider 5 before being applied to the PFD 1. For this reason, the phase noise performance of the PLL-controlled DCO is theoretically inferior to that of the reference source 6 by 12 dB.
[0011]
The phase frequency detector 1 consists of two D flip-flops (DFF) and one AND gate for the RESET path. An ECL structure is used and optimized to operate up to 1.8 GHz. An integrated Colpitts oscillator with an external LC tank 7 is used for the reference oscillator 6 as a reference source. The frequency divider 5 is realized by an ECL flip-flop and is optimized from the viewpoint of speed and current consumption.
[0012]
Next, the delay cell oscillator 4 (DCO) and the charge pump 2 will be described in more detail with reference to FIGS.
[0013]
The charge pump 2 according to FIG. 2 has a wide band, which is limited only by the pin pad interface to the external loop filter 3 and the loop filter 3 itself. This is achieved by a configuration that uses only npn transistors in the signal path and does not require high speed pnp or pMOS transistors. The first current source, the pnp transistor 12, supplies a constant current I 0 controlled by V ref to the collectors of the npn transistor pair 11. The input IN ch of the npn transistor pair 11, the output signal of PFD1 is applied. The emitters of the transistor pair 11 are connected to the ground GND via the second current source 2 * I 0 . On the output side OUT ch , a difference of ± 2 × I 0 −I 0 flows to the external loop filter 3. The signal in the loop filter 3 is sensed by the buffer 13 and sent in the forward direction to the control input side of the DCO 4 as the output control voltage V cont .
[0014]
In order to keep the output node in the proper operating range, the common mode amplifier 14 controls the average current of the pnp transistor 12 so that it is exactly half the current of the npn transistor 11. The clamp circuit 15 ensures that the control signal of the DCO 4 is within acceptable limits. The loop filter 3 is connected differentially in order to avoid distortion and crosstalk on the tuning line. For the loop filter 3, there is no ground path. This is necessary for the sharp tuning characteristics of DCO4.
[0015]
As shown in FIG. 3, the voltage-controlled DCO 4 is composed of two amplifiers A 1 and A 2 to form a symmetric ring oscillator. Voltage V cont from the charge pump 2 in Figure 2, controls the tail current 2I 0 for amplifiers A1 and A2 via a control amplifier A c. See also FIG. The delays of amplifiers A1 and A2 are approximately linear depending on the current 2I 0 , allowing for considerable linearity of the frequency tuning characteristics. The current output of the amplifier A1 and A2, the voltage drop across the load resistor R c occurs, the small signal gain of approximately I 0 · R c / V T is obtained. See also FIG.
[0016]
By realizing a differential configuration entirely on the chip (integrated circuit), RF interference effects such as LO leakage are minimized. This is a requirement for a modern direct conversion receiver concept. The principle of this circuit is well suited for fully integrated oscillators in the multi-GHz range and provides a very wide tuning range.
[0017]
The phase noise of ring oscillators has been modeled in many studies. For example, as a reference, A. Hajimiri, S. Limotyrakis and THLee, “Jitter and Phase Noise in Ring Oscillators”, IEEE Journal of Solid-State Circuits, IEEE, June 1999, Vol. 34, pp. 790-804 [1 And B. Razavi, “A Study of Phase Noise in CMOS Oscillators”, IEEE Journal of Solid-State Circuits, IEEE, March 196, Vol. 31, pp.331-343 [2]. The calculation of phase noise in this study follows the comprehensive study of A. Hajimiri and THLee's reference “The Design of Low Noise Oscillators”, Kluwer Academic Publishers, Norwell, Massachusetts, USA, 1999 [3].
[0018]
When the calculation of the single sideband phase noise of [3] is applied to the bipolar differential ring oscillator 4 as shown in FIG.
[0019]
[Expression 1]
Figure 0004970667
[0020]
Is obtained. In this equation, N is the number of delay stages, f 0 is the oscillator frequency, and Δf is the frequency offset, in which case phase noise is measured. As noise sources, collector current shot noise and load resistance noise are considered, while base resistance and 1 / f noise are ignored. Eq. From 1 it can be seen that the tail current I 0 and the voltage variation R 0 · I 0 should be large, which is contrary to the low power design. Eq. Another conclusion from 1 is that only a minimum number of delay stages are required.
[0021]
Eq. If 1 is evaluated at N = 2, I 0 = 400 μA, R c = 400Ω, f 0 = 6 GHz and Δf = 10 kHz, a phase noise of L (10 kHz) = − 41 dBc / Hz is obtained. This means that for systems with relatively high order modulation methods such as QAM, this oscillator must be controlled by a wideband PLL with a relatively low phase noise reference oscillator. .
[0022]
Therefore, the phase noise performance of the delay cell oscillator 4 does not meet the requirements of modern digital transmission system systems. When controlled within the PLL, the reference oscillator 6 dominates the phase noise of the VCO within the loop band. The phase noise S φo of the PLL output as a function of the frequency offset Δf is thus
[0023]
[Expression 2]
Figure 0004970667
[0024]
It can be expressed as. Eq. 2, S φDCO is Eq. Is the phase noise of the DCO calculated with respect to 1, S φref is the phase noise of the reference oscillator 6, G (Δf) is the forward loop gain, and H (Δf) is the reverse loop gain. ing.
[0025]
Since the reference oscillator 6 communicates with the tank circuit 7 whose resonance frequency is f 0ref , Q is Q ref , noise figure is F ref , and output power is P ref , its phase noise S φref is determined according to the Leesons equation.
[0026]
[Equation 3]
Figure 0004970667
[0027]
It can be expressed as. The forward loop gain G (Δf) is
[0028]
[Expression 4]
Figure 0004970667
[0029]
Accordingly it depends on the phase detector and charge pump constant K phi, the impedance Z L of the loop filter 3, to a constant K VCO of VCO 4.
[0030]
The reverse loop gain H (Δf) is a function of the division ratio N,
H (Δf) = 1 / N (Eq. 5)
It can be expressed as.
[0031]
Eq. 3 to Eq. 5 for Eq. Substituting into 2, the phase noise of the PLL circuits 1 to 5 can be calculated. For a practical embodiment, the calculation is based on the following assumptions:
[0032]
6). DCO phase noise calculated for f DCO in section 3.1 = 6 GHz
7). DCO tuning constant K DCO = 1000 2π MHz / V
8). Phase detector constant K φ = 0.5 mA / (2π rad)
9. Division factor N = 4
10. In the loop filter Z L, C 1 = 0, C 2 = 22pF, R 2 = 15kΩ
11. In the reference oscillator, Q ref = 20, f 0ref = 1.5 GHz, F ref = 3, P ref = 0.2 mW
As a result, the PLL can improve the phase noise from −41 dBc / Hz (self-excited VCO) to −78 dBc / Hz (VCO is PLL controlled) at, for example, a 10 kHz offset frequency. However, phase noise increases as frequency decreases. This is because the phase noise of the reference oscillator 6 increases. The selection of the loop filter 3 is important from the viewpoint of affecting the resonance at the characteristic frequency of the PLL. In order to achieve good phase noise performance, the low noise reference oscillator 6 must also operate in a high Q resonator with Q ref > 20 and the bandwidth of the loop PLL should be> 20 MHz.
[0033]
According to measurements, the DCO frequency can be tuned from 3.5 GHz to 6 GHz. The phase noise performance is limited by the reference oscillator 6. Using an external reference with L (10 kHz) = − 104 dBc / Hz at an operating frequency of 1.25 GHz, the measured phase noise is generally −90 dBc / Hz at 5 GHz. This is 2 dB worse than the theoretically expected 12 dB reduction in phase noise between the reference and the DCO.
[0034]
The high frequency oscillator also has a second loop with a phase detector 21, which is connected to the I / Q output signal of the ring oscillator 4 as shown in FIG. ing. When the phase difference between the I signal and the Q signal is not 90 °, the phase detector 21 supplies the error signal V phase to the ring oscillator 4, so that the orthogonality between the I signal and the Q signal is always The entire frequency band is maintained during operation of the high frequency oscillator.
[0035]
The phase control signal V phase is connected to the delay cell amplifiers A1 and A2 of the ring oscillator 4 as shown in FIG. Delay cell amplifiers A1 and A2 are connected in series and each provide a 90 ° phase shift. The outputs of delay cells A1, A2 are ungrounded, the output of delay cell A2 is used for the I + and I- signals, and the output of delay cell A1 is used for the Q + and Q- signals. See also FIG. The output of the delay cell A2 is connected to the input side of the delay cell A1 via the inverse converter IV, whereby the vibration condition of 360 ° is satisfied.
[0036]
The ring oscillator 4 further comprises an amplifier section 2I 0 for supplying a current of 2I 0 to each of the delay cells A1 and A2, which includes a control of the charge pump 2 for frequency control. The signal V cont is connected. These amplifier sections 2I 0 are identical so that the delay cells A1 and A2 are symmetrically tuned. These amplifier sections 2I 0 are connected to the same current source 23.
[0037]
Control signal of the phase detector 21 is connected to a controllable current source 22, the current source 22 is connected to a respective amplifier sections 2I 0. Via the current source 22, the control voltage V phase causes an asymmetry of the current of the current source 23, through which the deviation of the I / Q signal from the desired 90 ° phase difference is corrected. The
[0038]
A detailed circuit diagram of the delay cell oscillator 4 is shown in FIG. The ring oscillator 4 consists essentially of the delay cell amplifiers A1 and A2, the feedback loop with the inverter IV, and the control amplifier A c for the control of the phase and frequency. The delay cell amplifier A1 has an amplifier 31. This amplifier 31 is connected to the input side of the amplifier 32 of the delay cell amplifier A2, and the output side outputs the output signals I + / I− and Q + / Q−. delivered over the load resistor R c, load resistor R c is connected to the supply voltage VCC.
[0039]
On the output side of the amplifier 31, two amplifiers 33 and 34 are connected for delay and thus for frequency tuning of the amplifier 31. The delay cell amplifier A2 is composed of amplifiers 32, 35 and 36 corresponding to the delay cell amplifier A1, in order to provide a symmetrical delay cell oscillator.
[0040]
The output side of the amplifier 37 is connected to the input side of the amplifiers 33 and 34 for voltage control of the signals Q + and Q−, and is connected to the output side of the amplifiers 33 and 34 for delay. This is for frequency adjustment respectively. Frequency adjustment is provided by amplifier 37 of the control amplifier A c, the input side of the amplifier 37, the control signal V cont is applied to the output side, respectively as supply voltage, is connected to an amplifier 33 and 34 . The amplifiers 35 and 36 for the delay cell A2 are configured in the same manner as the amplifiers 33 and 34. The control amplifier Ac further includes an amplifier 38 for the delay cell A2, and the control signal V cont is also applied to the input side of the amplifier 38 for symmetrical tuning of the delay cells A1 and A2. The
[0041]
The control amplifier Ac further includes an amplifier 39, and a phase control signal V phase is applied to the input side of the amplifier 39. The output side of amplifier 39 is connected to amplifiers 37 and 38, which makes amplifier 37 relative to amplifier 38 so that the correct phase difference of 90 ° is obtained for output signals I and Q. This is for shifting. The delay cell oscillator 4 thus provides two symmetrical amplifier sections 33, 34, 37; 35, 36, 38 for frequency control and an amplifier 39 which provides phase control and is connected to these amplifier sections. have.
[Brief description of the drawings]
FIG. 1 shows a high frequency oscillator in the range of 5-6 GHz.
FIG. 2 shows a charge pump of the high-frequency oscillator of FIG.
FIG. 3 shows a ring oscillator of the high-frequency oscillator of FIG.
4 shows a ring oscillator according to FIG. 1 having a loop with a phase detector.
FIG. 5 shows a delay cell oscillator according to FIG. 3 having a configuration for phase and frequency control.
6 shows a circuit diagram of the delay cell oscillator according to FIG. 5;
[Explanation of symbols]
1 phase frequency detector 2 charge pump 3 loop filter 4 ring oscillator 5 frequency divider 6 reference oscillator 7 tank 11 npn transistor 12 pnp transistor 13 buffer 14 in-phase amplifier 15 clamp circuit 21 phase detector 22 controllable current source 23 current source 31-39 amplifier

Claims (4)

基準発振器と位相同期ループ回路とを有する高周波発振器であって、前記位相同期ループ回路は、位相周波数検出器、チャージポンプ、ループフィルタ、リング発振器および分周器を備えており、前記基準発振器は、前記位相周波数検出器に周波数制御のために接続されており、前記リング発振器は２つの遅延セル増幅器を有する対称型の遅延セル発振器であり、前記２つの遅延セル増幅器はＩ出力信号とＱ出力信号を発生させるための二重出力段を含むものである形式の高周波発振器において、
前記リング発振器のＩ出力信号とＱ出力信号の間の位相制御のためにＩ出力信号とＱ出力信号に接続された位相検出器を備えたループがさらに設けられており、
前記チャージポンプの入力段は、差動増幅器であり、信号経路内にｎｐｎトランジスタだけを有し、前記ｎｐｎトランジスタはコレクタを含み、前記ループフィルタは前記チャージポンプの前記コレクタおよび出力バッファに差動的に接続され、
前記チャージポンプは、２つのｐｎｐトランジスタを有する第１の電流源と、第２の共通電流源とを有しており、前記両方の電流源は、前記差動増幅器に接続されており、前記第１の電流源の電流は、基準電圧によって制御され、これによって前記ｐｎｐトランジスタのそれぞれに前記第２の共通電流源の電流の半分を供給する、
ことを特徴とする高周波発振器。A high-frequency oscillator having a reference oscillator and a phase-locked loop circuit, wherein the phase-locked loop circuit includes a phase frequency detector, a charge pump, a loop filter, a ring oscillator, and a frequency divider, The ring frequency oscillator is connected to the phase frequency detector for frequency control, the ring oscillator is a symmetrical delay cell oscillator having two delay cell amplifiers, and the two delay cell amplifiers are an I output signal and a Q output signal. In a high frequency oscillator of the type that includes a dual output stage for generating
A loop comprising a phase detector connected to the I output signal and the Q output signal for phase control between the I output signal and the Q output signal of the ring oscillator;
The input stage of the charge pump is a differential amplifier that has only npn transistors in the signal path, the npn transistor includes a collector , and the loop filter is differential to the collector and output buffer of the charge pump. Connected to
The charge pump has a first current source having two pnp transistors and a second common current source, both current sources being connected to the differential amplifier, The current of one current source is controlled by a reference voltage, thereby supplying half of the current of the second common current source to each of the pnp transistors;
A high-frequency oscillator characterized by that. 前記基準発振器は、タンク回路を備えたコルピッツ型発振器であり、前記基準発振器と前記位相同期ループ回路は、集積回路内に集積されており、前記タンク回路は前記集積回路の外部にある、請求項１記載の高周波発振器。  The reference oscillator is a Colpitts oscillator having a tank circuit, the reference oscillator and the phase-locked loop circuit are integrated in an integrated circuit, and the tank circuit is outside the integrated circuit. The high frequency oscillator according to 1. 前記基準発振器の同調範囲が、１．２５〜１．５ＧＨｚであり、前記分周器の分周係数が、５〜６ＧＨｚの同調された出力範囲を提供するために、４である、請求項２記載の高周波発振器。  The tuning range of the reference oscillator is 1.25 to 1.5 GHz and the divider factor of the divider is 4 to provide a tuned output range of 5 to 6 GHz. The high frequency oscillator described. 前記遅延セル発振器は、周波数制御のための２つの対称型の増幅器セクションと、位相制御のための増幅器とを有しており、前記増幅器セクションは、それぞれ遅延セル増幅器の出力側に接続されており、前記増幅器は、前記２つの増幅器セクションに接続されている、請求項１から３のいずれか１項記載の高周波発振器。  The delay cell oscillator has two symmetrical amplifier sections for frequency control and an amplifier for phase control, each of which is connected to the output side of the delay cell amplifier. The high-frequency oscillator according to claim 1, wherein the amplifier is connected to the two amplifier sections.
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