JP4967980B2 - 部品内蔵電子モジュールの製造方法 - Google Patents

部品内蔵電子モジュールの製造方法 Download PDF

Info

Publication number
JP4967980B2
JP4967980B2 JP2007269203A JP2007269203A JP4967980B2 JP 4967980 B2 JP4967980 B2 JP 4967980B2 JP 2007269203 A JP2007269203 A JP 2007269203A JP 2007269203 A JP2007269203 A JP 2007269203A JP 4967980 B2 JP4967980 B2 JP 4967980B2
Authority
JP
Japan
Prior art keywords
electronic module
electronic
insulating layer
electrical insulation
sheet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007269203A
Other languages
English (en)
Other versions
JP2009099731A (ja
Inventor
石川　　正宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2007269203A priority Critical patent/JP4967980B2/ja
Publication of JP2009099731A publication Critical patent/JP2009099731A/ja
Application granted granted Critical
Publication of JP4967980B2 publication Critical patent/JP4967980B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

この発明は、複数の電子部品を多層プリント配線基板やハイブリッド配線基板等に集積し１つの機能部品としてモジュール化した部品内蔵電子モジュールの製造方法に関する。
電子機器の小型化のために、機能ごとに電子回路を多層回路基板に高密度に集積して部品を内蔵した電子モジュールを構成し、この部品内蔵電子モジュールを電子機器のマザーボードに組み込むことが行われている。
このような電子モジュールは、一般に図５に示すように構成されている。
この図５において、１１０、１２０は、互いに対向配置された絶縁基板の両面に配線パターン１１１、１２１の施された配線基板である。１２２、１２３および１２４は、下方の配線基板１２０の上面の配線パターン１２１に接続して搭載された、受動部品としての抵抗チップ、能動部品としての半導体チップおよびＩＣチップである。これらの電子部品を封止内蔵するため、上下の配線基板１１０と１２０との間の間隙に熱硬化性樹脂等より構成した電気絶縁層１３０が形成される。
電気絶縁層１３０内の１３６は、上下の配線基板の配線パターンを接続するためのインナーピアであり、１１６および１２６は配線基板１１０および１２０の上下両面の配線パターンを接続するためのスルーホール導体である。上方の配線基板１１０の上面には、パワーＩＣ素子等の電子部品１１５を実装することができる。また、下方の配線基板１２０の下面の配線パターンは、電子機器のマザーボードに載置されその配線パターンと接続される。
上下の配線基板間に形成された電気絶縁層１３０は、各種の電子部品を内蔵するので、その熱放散を良好にするために、特許文献１に示されるように、熱硬化性樹脂と無機質のフィラーとを混合して構成されたコンポジット材料で構成するのが一般的である。
このように構成された部品内蔵電子モジュールは、量産するために、図６に示すように、大判の集合配線基板１１０Ａおよび１２０Ａと電気絶縁層１３１中に複数、例えば３×３＝９個のモジュールの集合されたモジュール集合体１００Ａを形成し、このモジュール集合体１００Ａに形成された個別のモジュール素子１００相互の境界の一点鎖線で示す分割線に沿ってルータ切断機等により切断して９個の個別のモジュール１００に分割する。
特開２００２−２６１４４９号公報
このように、部品内蔵電子モジュールにおける電気絶縁層１３０は、熱硬化性樹脂と無機質のフィラーとを混合してなるコンポジット材料で構成されるため、非常に硬度の硬いものとなる。このため、複数のモジュールの集合されたモジュール集合体をルータ切断機等により切断して個別のモジュール分割する際に、この電気絶縁層１３０によるルータの切断刃の損耗が大きく、切断刃の寿命が短くなる不都合がある。
また。電気絶縁層１３０に混合される無機質のフィラーは比較的高価であるため、価格低減のために、この無機質のフィラーの使用量を削減することが要請されている。
この発明は、前記のような問題点を解決するため、個別の電子モジュールに分割して切り出す際に、ルータ切断機のような切断機の切断刃の寿命が長く、かつ熱硬化性樹脂に混合される無機質のフィラーの量を少なくすることのできる部品内蔵電子モジュールの製造方法を提供することを課題とするものである。
前記の課題を解決するため、この発明の製造方法は、無機質のフィラーの含まれない未硬化の熱硬化性樹脂により、複数の個別の電子モジュール領域に区画され、この区画された個別の電子モジュール領域の中央部にそれぞれ電子部品を収容するための空所を設けた第２の電気絶縁シートを形成する工程と、無機質のフィラーと未硬化の熱硬化性樹脂とを混合したコンポジット材料により、前記第２の電気絶縁シートの空所に収容可能な大きさの第１の電気絶縁シートを形成する工程と、前記第２の電気絶縁シートの両面に、少なくともこの第２の電気絶縁シートと対向する面に電子部品の実装された配線基板を前記第１の絶縁シートを介して重ね合わせることにより、前記第２の絶縁シートの空所内に前記配線基板に実装された電子部品と前記第１の電気絶縁シートとを重ね合わせて挿入する工程と、前記の重ね合わされた第１および第２の絶縁シートならびに配線基板の全体を加圧成形しながら前記第１および第２の絶縁シートを加熱硬化して複数の個別の電子モジュールの集合された電子モジュール集合体を形成する工程と、この電子モジュール集合体の個別の電子モジュールの領域の境界を前記第２の電気絶縁層の部分を通して切断し、個別の電子モジュールに分割する工程とを含むことを特徴とするものである。
この発明により製造した電子モジュールは、電子モジュールにおける内蔵電子部品を包み込む電気絶縁層の電子部品に直接接触してこれを包み込む中央部分だけが熱硬化性樹脂と無機質のフィラーを混合したコンポジット材料で構成された第１の電絶縁層で形成され、その外側の外周部分が無機質のフィラーを含まない熱硬化性樹脂だけで構成された第２の電気絶縁層で形成されているので、電気絶縁層を構成する熱硬化性樹脂と無機質のフィラーを混合してなるコンポジット材料の使用量が低減され、製品のコストを下げることができる。また、コンポジット材料の使用量が減じられてはいるが、内蔵された電子部品の周囲はコンポジット材料からなる第１の電気絶縁層で構成されているので、高い熱伝導度を保つことができ、放熱効果の低下はない。
この発明の電子モジュールの製造方法によれば、複数個の電子モジュールを同一の基板上に集合して製造し、個別の電子モジュールを切り出すとき、内蔵電子部品を包み込む電気絶縁層の中心部分の無機質のフィラーの混合されたコンポジット材料で構成された第１の電気絶縁層を外側から取り囲む、無機質のフィラーを含まない熱硬化性樹脂で構成された第２の電気絶縁層からなる硬度の低い外周部分を切断することになるので、ルータ切断機等の切断刃の損耗が抑えられ、これの寿命を延ばすことができる。
この発明の実施の形態を図に示す実施例について説明する。
図１は、この発明の実施例による部品内臓電子モジュールの構成を示す縦断面図である。
図１において、１は個別の部品内蔵電子モジュールである。このモジュール１は、上下に配線基板１０および２０と、中間に電気絶縁層３０を備える。配線基板１０，２０にはそれぞれ上下両面に配線パターン１１、２１を備え、上方の配線基板１０は上面にパワーＩＣ素子１５を搭載し、配線パターン１１に接続している。下方の配線基板２０の上面には、受動素子となる抵抗チップ２２、能動素子となる半導体チップ２３およびＩＣチップ２４を搭載し、それぞれ配線パターン２１に接続する。電気絶縁層３０内のインナーピア導体３６、および配線基板１０、２０内のスルーホール導体１６、２６により配線基板１０および２０の配線パターン１１と２１を適宜接続し、内蔵電子部品の電気的接続を行う。
ここまでの構成は、従来の電子モジュールと何ら変わるところはない。この実施例においては、この発明にしたがって、上下の配線基板１０，２０の間に形成した電気絶縁層３０が、熱硬化性樹脂と、酸化珪素、酸化アルミニウム、窒化珪素、窒化アルミニウム、窒化ホウ素等の高熱伝導性の無機質のフィラーとを混合したコンポジット材料から構成した第１の電気絶縁層３１と、無機質のフィラーを含まない熱硬化性樹脂のみで構成された第２の電気絶縁層３２により構成される。
第１の電気絶縁層３１は、電気絶縁層３０内に埋め込まれた電子部品２２、２３，２４に接触してこれを包み込む、電気絶縁層３０の中央部分を構成し、その外側の外周部分を、第２の電気絶縁層３２により構成する。
このような構成によれば、内蔵される電子部品２２．２３．２４に直接接触してこれを包み込む電気絶縁層３０の中心部分の第１の電気絶縁層は、高熱伝導性の無機質のフィラーと熱硬化性樹脂とを混合したコンポジット材料により構成されるため、熱伝導度が高く、電子部品の熱は、この第１の電気絶縁層３１を介して良好に配線基板１０、２０へ伝導され良好に放熱される。
また、電気絶縁層３０の電子部品２２，２３，２４から離れた外周部分は、無機質のフィラーの含まれない熱硬化性樹脂のみで構成された第２の電気絶縁層３２により構成されるので、熱伝導度が低くなるが、この外周部分は電子部品２２，２３，２４から離れているのでその放熱作用にはほとんど機能しない部分であるので、電子部品の放熱への影響はほとんど無視できる。
このように、電子モジュールの電気絶縁層の内蔵された電子部品に接近する中央部分のみに限って高熱伝導性の無機質のフィラーを含む熱硬化性樹脂からなる第１の電気絶縁層を設け、電子部品から離れた外周部分は、無機質のフィラーを含まない熱硬化性樹脂によって構成された第２の電気絶縁層で構成することによって、比較的高価な無機質のフィラーの使用量を大幅に削減できるので、製品のコスト低減に効果がある。
次のこの発明による部品内蔵電子モジュールの製造方法の発明について、図２に示す実施例について説明する、
図２は、この発明の製造方法を説明するために用いる電子モジュール集合体の分解斜視図である。
図２において、１０Ａ、２０Ａは、個別の電子モジュールを９個集合して製造するために使用する大判の集合配線基板である。各基板の１点差線で示す仮想線またはミシン目などによって区画された個別の電子モジュール領域１０、２０には、それぞれＩＣ素子１５や、抵抗チップ２２、半導体チップ２３、ＩＣチップ２４などを実装する。
この集合配線基板１０Ａ、２０Ａの間に挟まれる電気絶縁層３０を形成するために、同様に９個の電子モジュールを集合可能な大判の第２の集合電気絶縁シート３２Ａを用意する。この第２の集合電気絶縁シート３２Ａは、無機質のフィラーを含まない未硬化の熱硬化性樹脂だけにより構成したシートである。このシートの一点差線で区画された個別のモジュール領域の中央部分にそれぞれ電子部品を内蔵するための空所３２ｈを設ける。
次に、この第２の集合電気絶縁シート３２Ａに設けた空所３２ｈに嵌挿可能な大きさ分割された第１の電気絶縁シート３１Ａを作成する。この第１の前記絶縁シート３１Ａは、図１に示す電子モジュールの第１の電気絶縁層３１を構成するものであるので、高熱伝導性の無機質のフィラーと未硬化の熱硬化性樹脂とを混合したコンポジット材料で構成したシートで構成される。
このように用意された大判の集合配線基板１０Ａ、２０Ａおよび第２の集合電気絶縁シート３２Ａと分割された第１の電気絶縁シート３１Ａを互いに重ね合わせる。このとき、第２の電気絶縁シート３２Ａの空所３２ｈの中に、それぞれ配線基板２０Ａに搭載された電子部品２２，２３，２４および第１の電気絶縁シート３１Ａが収容され、かつ空所３２ｈ内で電子部品の上に第１の電気絶縁シート３１Ａが重ね合わされるようにする。
このように重ね合わせた集合配線基板１０Ａ、２０Ａならびに第１および第２の電気絶縁シート３１Ａ、３２Ａを、加熱しながら加圧成形することにより、第１および第２の電気絶縁シート３１Ａ、３２Ａを硬化させて、図３に示すような部品の内蔵された複数の個別電子モジュールの集合された電子モジュール集合体１Ａを形成する。
次に、複数の個別電子モジュールの集合された電子モジュール集合体１Ａを一点差線ｌで区画された個別の電子モジュール領域ごとに分割して個別の電子モジュール１を形成する。個別の電子モジュール領域毎の分割は、図４に示すように、各隣接する個別の電子モジュール１の間に形成される第２の電気絶縁層３２を通る分割線ｌに沿って、ルータ切断機などの切断機によって切断することにより行う。
このように個別の電子モジュールを分割形成するための電子モジュール集合体１Ａの切断は、無機質のフィラーを含まない熱硬化性樹脂によって形成された第２の電気絶縁層部分で行われるので、切断機の切断刃の損耗が軽減され、切断刃の寿命を延ばすことができる。
この発明の実施例による部品内蔵電子モジュールの構成を示す縦断面図である。 この発明の実施例による部品内臓電子モジュールの製造方法を説明するために用いる電子モジュール集合体の分解斜視図である。 この発明による部品内蔵電子モジュールの製造過程における電子モジュール集合体を示す斜視図である。 この発明における電子モジュール集合体の分割工程を説明するために用いる図３のＩＶ−ＩＶ線の断面を示す縦断面図である。 従来の部品内蔵電子モジュールの構成を示す縦断面図である。 従来の部品内蔵電子モジュールの製造過程における電子モジュール集合体を示す斜視図である。
１：個別の部品内蔵電子モジュール
１０：配線基板
１０Ａ：集合配線基板
１５：ＩＣ素子
２０：配線基板
２０Ａ：集合配線基板
２２：抵抗チップ
２３：半導体チップ
２４：ＩＣチップ
３０：電気絶縁層
３１：第１の電気絶縁層
３１Ａ：第１の電気絶縁シート
３２：第２の電気絶縁層
３２Ａ：第２の電気絶縁シート

Claims (1)

  1. 無機質のフィラーの含まれない未硬化の熱硬化性樹脂により、複数の個別の電子モジュール領域に区画され、この区画された個別の電子モジュール領域の中央部にそれぞれ電子部品を収容するための空所を設けた第２の電気絶縁シートを形成する工程と、無機質のフィラーと未硬化の熱硬化性樹脂とを混合したコンポジット材料により、前記第２の電気絶縁シートの空所に収容可能な大きさの第１の電気絶縁シートを形成する工程と、前記第２の電気絶縁シートの両面に、少なくともこの第２の電気絶縁シートと対向する面に電子部品の実装された配線基板を前記第１の絶縁シートを介して重ね合わせることにより、前記第２の絶縁シートの空所内に前記配線基板に実装された電子部品と前記第１の電気絶縁シートとを重ね合わせて挿入する工程と、前記の重ね合わされた第１および第２の絶縁シートならびに配線基板の全体を加圧成形しながら前記第１および第２の絶縁シートを加熱硬化して複数の個別の電子モジュールの集合された電子モジュール集合体を形成する工程と、この電子モジュール集合体の個別の電子モジュールの領域の境界を前記第２の電気絶縁シートの部分を通して切断し、個別の電子モジュールに分割する工程とを含むことを特徴とするものである部品内蔵電子モジュールの製造法。
JP2007269203A 2007-10-16 2007-10-16 部品内蔵電子モジュールの製造方法 Expired - Fee Related JP4967980B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007269203A JP4967980B2 (ja) 2007-10-16 2007-10-16 部品内蔵電子モジュールの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007269203A JP4967980B2 (ja) 2007-10-16 2007-10-16 部品内蔵電子モジュールの製造方法

Publications (2)

Publication Number Publication Date
JP2009099731A JP2009099731A (ja) 2009-05-07
JP4967980B2 true JP4967980B2 (ja) 2012-07-04

Family

ID=40702458

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007269203A Expired - Fee Related JP4967980B2 (ja) 2007-10-16 2007-10-16 部品内蔵電子モジュールの製造方法

Country Status (1)

Country Link
JP (1) JP4967980B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111422826A (zh) * 2020-06-11 2020-07-17 潍坊歌尔微电子有限公司 传感器的制造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150245475A1 (en) * 2012-09-10 2015-08-27 Meiko Electronics Co., Ltd. Component-embedded substrate and manufacturing method thereof
WO2014041696A1 (ja) * 2012-09-14 2014-03-20 株式会社メイコー 部品内蔵基板及びその製造方法
JP7351102B2 (ja) * 2019-05-09 2023-09-27 富士電機株式会社 半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3547423B2 (ja) * 2000-12-27 2004-07-28 松下電器産業株式会社 部品内蔵モジュール及びその製造方法
JP2002353631A (ja) * 2001-05-28 2002-12-06 Matsushita Electric Ind Co Ltd 回路基板とその製造方法
JP4283753B2 (ja) * 2004-10-26 2009-06-24 パナソニックエレクトロニックデバイス山梨株式会社 電気部品内蔵多層プリント配線板及びその製造方法
JP2007103776A (ja) * 2005-10-06 2007-04-19 Matsushita Electric Ind Co Ltd 電子部品内蔵基板の製造方法
JP2007158193A (ja) * 2005-12-07 2007-06-21 Matsushita Electric Ind Co Ltd 電子部品実装用基板、電子部品モジュール、電子部品実装構造体及びこれらの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111422826A (zh) * 2020-06-11 2020-07-17 潍坊歌尔微电子有限公司 传感器的制造方法
CN111422826B (zh) * 2020-06-11 2020-10-20 潍坊歌尔微电子有限公司 传感器的制造方法

Also Published As

Publication number Publication date
JP2009099731A (ja) 2009-05-07

Similar Documents

Publication Publication Date Title
JP5992368B2 (ja) パッケージキャリア
KR102565119B1 (ko) 전자 소자 내장 기판과 그 제조 방법 및 전자 소자 모듈
US20180130761A1 (en) Semiconductor package, manufacturing method thereof, and electronic element module using the same
JP6021504B2 (ja) プリント配線板、プリント回路板及びプリント回路板の製造方法
JP3804861B2 (ja) 電気装置および配線基板
CN106255308B (zh) 印刷基板和电子装置
US20150062854A1 (en) Electronic component module and method of manufacturing the same
JP2004071670A (ja) Ｉｃパッケージ、接続構造、および電子機器
CN108878372A (zh) 挠性散热盖
JP4967980B2 (ja) 部品内蔵電子モジュールの製造方法
JP2008187146A (ja) 回路装置
JP2005026263A (ja) 混成集積回路
US20120018201A1 (en) Circuit board and manufacturing method thereof, circuit device and manufacturing method thereof, and conductive foil provided with insulating layer
TW201605002A (zh) 半導體封裝
CN206059386U (zh) 布线基板以及电子装置
CN106170174B (zh) 印刷基板和电子装置
JP2007335675A (ja) 電源装置および電源装置の製造方法
KR102194720B1 (ko) 방열 구조체를 포함하는 회로기판
JP2013110287A (ja) 電子部品モジュール
JP6961902B2 (ja) 部品実装体及び電子機器
WO2014181509A1 (ja) 多層基板およびこれを用いた電子装置、電子装置の製造方法
JP2012186421A (ja) 電子制御装置
JP2009117409A (ja) 回路基板
JP4942452B2 (ja) 回路装置
CN110383473B (zh) 配备有形成散热器的汇流条的电力电子电路及集成方法

Legal Events

Date Code Title Description
A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20100714

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20110422

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111227

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120306

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120319

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150413

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4967980

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees