JP4963879B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents

Semiconductor device and manufacturing method of semiconductor device Download PDF

Info

Publication number
JP4963879B2
JP4963879B2 JP2006167624A JP2006167624A JP4963879B2 JP 4963879 B2 JP4963879 B2 JP 4963879B2 JP 2006167624 A JP2006167624 A JP 2006167624A JP 2006167624 A JP2006167624 A JP 2006167624A JP 4963879 B2 JP4963879 B2 JP 4963879B2
Authority
JP
Japan
Prior art keywords
substrate
semiconductor chip
semiconductor device
sealing resin
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006167624A
Other languages
Japanese (ja)
Other versions
JP2007335740A (en
Inventor
富士夫 金山
知志 大出
充 足立
祐司 西谷
哲永 新美
英俊 草野
敦夫 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Interactive Entertainment Inc
Sony Corp
Original Assignee
Sony Interactive Entertainment Inc
Sony Corp
Sony Computer Entertainment Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Interactive Entertainment Inc, Sony Corp, Sony Computer Entertainment Inc filed Critical Sony Interactive Entertainment Inc
Priority to JP2006167624A priority Critical patent/JP4963879B2/en
Publication of JP2007335740A publication Critical patent/JP2007335740A/en
Application granted granted Critical
Publication of JP4963879B2 publication Critical patent/JP4963879B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、基板に実装された半導体チップが封止された半導体装置、およびその製造方法に関する。   The present invention relates to a semiconductor device in which a semiconductor chip mounted on a substrate is sealed, and a method for manufacturing the same.

近年、コンピュータ、携帯電話、ＰＤＡ（Personal Digital Assistance）などの電子機器の小型化、高機能化・高速化に伴い、こうした電子機器向けのＩＣ（集積回路）、ＬＳＩ（大規模集積回路）などの半導体チップを搭載した半導体装置のさらなる小型化、高速化および高密度化が要求されている。半導体装置の小型化、高速化および高密度化は、消費電力の増加を招き、単位体積当たりの発熱量も増加する傾向にある。   In recent years, as electronic devices such as computers, mobile phones, and PDAs (Personal Digital Assistance) have become smaller, more advanced, and faster, such ICs (integrated circuits) and LSIs (Large Scale Integrated Circuits) for such electronic devices have been developed. There is a demand for further miniaturization, higher speed and higher density of a semiconductor device on which a semiconductor chip is mounted. Miniaturization, high speed and high density of semiconductor devices lead to an increase in power consumption, and the amount of heat generated per unit volume tends to increase.

従来、半導体チップの実装構造として、半導体チップの電極が形成された面をフェイスダウンにした状態で、基板にハンダバンプを用いてフリップチップ実装する構造が知られている。フリップチップ実装された半導体装置は、半導体チップおよび基板の熱膨張率の差異によっては、発熱によりハンダバンプによる接合部に応力が発生し、接続信頼性を低下させるという問題がある。   2. Description of the Related Art Conventionally, as a semiconductor chip mounting structure, there is known a structure in which flip chip mounting is performed on a substrate using solder bumps in a state where the surface on which the electrodes of the semiconductor chip are formed face down. A semiconductor device mounted on a flip chip has a problem that, depending on the difference in thermal expansion coefficient between the semiconductor chip and the substrate, stress is generated at a joint portion by solder bumps due to heat generation, thereby reducing connection reliability.

特許文献１には、半導体チップと基板との間にエポキシ樹脂からなるアンダーフィルを充填し硬化することで、ハンダバンプにかかる応力が緩和され、接続信頼性を向上する半導体装置が開示されている。
特開２００１−２５７２８８号公報 Patent Document 1 discloses a semiconductor device in which an underfill made of an epoxy resin is filled between a semiconductor chip and a substrate and cured, so that stress applied to a solder bump is alleviated and connection reliability is improved.
JP 2001-257288 A

しかしながら、半導体チップとアンダーフィルとの接合状態によっては、半導体チップとアンダーフィルとが接する領域において剥離する可能性がある。例えば、使用により半導体チップが発熱を繰り返すことでアンダーフィルと接する領域に発生する応力が繰り返し変化し、剥離を起こしやすくすることが考えられる。また、封止樹脂を用いて半導体チップをモールド成形により封止する際に、使用する型の形状や成型方法によって、半導体チップとアンダーフィルとが接する領域に力が加わることで剥離を起こしやすくすることも考えられる。   However, depending on the bonding state between the semiconductor chip and the underfill, there is a possibility that the semiconductor chip and the underfill may be peeled in a region where the semiconductor chip and the underfill are in contact. For example, it is conceivable that the stress generated in the region in contact with the underfill is repeatedly changed due to repeated heat generation of the semiconductor chip by use, and peeling is easily caused. Also, when a semiconductor chip is sealed by molding using a sealing resin, peeling is easily caused by applying a force to a region where the semiconductor chip and the underfill are in contact with each other depending on the shape and molding method of the mold used. It is also possible.

本発明はこうした課題に鑑みてなされたものであり、その目的は、半導体装置における半導体チップを適切に保護し、半導体チップが周囲の環境から受ける影響を抑制する技術を提供する。   The present invention has been made in view of these problems, and an object of the present invention is to provide a technique for appropriately protecting a semiconductor chip in a semiconductor device and suppressing the influence of the semiconductor chip on the surrounding environment.

上記課題を解決するために、本発明のある態様の半導体装置は、基板と、基板に表面をフェイスダウンした状態で実装された半導体チップと、基板と半導体チップとの間に設けられ、該基板と該半導体チップとを電気的に接合する接合部材と、基板と半導体チップとの間の隙間を充填する充填材と、基板の一部を覆うとともに半導体チップの裏面が露出するように、半導体チップの側面を、該側面にはみ出した充填材を介して封止する樹脂材と、を備える。樹脂材は、側面にはみ出した充填材の上方の領域に設けられ、樹脂材の上面より低い凹部が形成されている。   In order to solve the above problems, a semiconductor device according to an aspect of the present invention is provided between a substrate, a semiconductor chip mounted on the substrate with the surface facedown, and the substrate and the semiconductor chip. A semiconductor chip so as to cover a part of the substrate and expose the back surface of the semiconductor chip, a bonding member for electrically bonding the semiconductor chip to the semiconductor chip, a filler filling a gap between the substrate and the semiconductor chip, And a resin material that seals the side surface of the side surface with a filler protruding from the side surface. The resin material is provided in a region above the filler that protrudes from the side surface, and a recess that is lower than the upper surface of the resin material is formed.

この態様によると、樹脂材は、半導体チップの側面にはみ出した充填材の上方の領域に樹脂材の上面より低い凹部が形成されているので、充填材の上方の樹脂材の量が少なくなり、例えば、基板が反った場合には、充填材が樹脂材から受ける力が減少し、半導体チップから充填材が剥離することを抑制することができる。   According to this aspect, since the resin material is formed with a recess lower than the upper surface of the resin material in the region above the filler protruding to the side surface of the semiconductor chip, the amount of the resin material above the filler is reduced, For example, when the substrate is warped, the force that the filler receives from the resin material decreases, and the filler can be prevented from peeling off from the semiconductor chip.

なお、上述の充填材としては、例えば、隙間に浸透しやすく所定の条件により硬化するエポキシ樹脂が好ましいが、これに限られるものではなく、基板と半導体チップとの間に生じる熱的応力や物理的応力に対する接続信頼性、絶縁性、低温硬化および短時間硬化による製造容易性等を考慮して適宜選択すればよい。   As the above-mentioned filler, for example, an epoxy resin that easily penetrates into the gap and cures under predetermined conditions is preferable, but is not limited to this, and thermal stress and physicality generated between the substrate and the semiconductor chip are not limited thereto. It may be selected as appropriate in consideration of connection reliability with respect to mechanical stress, insulation, low-temperature curing, ease of production by short-time curing, and the like.

なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。   A combination of the above-described elements as appropriate can also be included in the scope of the invention for which patent protection is sought by this patent application.

本発明によれば、半導体装置における半導体チップを適切に保護し、半導体チップが周囲の環境から受ける影響を抑制することができる。   ADVANTAGE OF THE INVENTION According to this invention, the semiconductor chip in a semiconductor device can be protected appropriately and the influence which a semiconductor chip receives from the surrounding environment can be suppressed.

以下、本発明に係る実施の形態を図面を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施の形態）
図１（Ａ）は、第１の実施の形態に係る半導体装置１０の概略構成を示す斜視図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ’線上の断面構造を示す断面図である。半導体装置１０は、基板２０と、表面をフェイスダウンした状態で基板２０にフリップチップ実装されたＬＳＩなどの半導体チップ３０と、半導体チップ３０の周囲を封止する封止樹脂層４０とを備える。本実施の形態に係る半導体装置１０は、基板２０の裏面に複数のハンダボール５０がアレイ状に配設されたＢＧＡ(Ball Grid Array）型の半導体パッケージ構造を有する。 (First embodiment)
FIG. 1A is a perspective view showing a schematic configuration of the semiconductor device 10 according to the first embodiment. FIG. 1B is a cross-sectional view illustrating a cross-sectional structure along the line AA ′ in FIG. The semiconductor device 10 includes a substrate 20, a semiconductor chip 30 such as an LSI flip-chip mounted on the substrate 20 with the surface facing down, and a sealing resin layer 40 that seals the periphery of the semiconductor chip 30. The semiconductor device 10 according to the present embodiment has a BGA (Ball Grid Array) type semiconductor package structure in which a plurality of solder balls 50 are arranged in an array on the back surface of the substrate 20.

本実施の形態において、半導体チップ３０の表面とは、実装される基板２０と電気的に接合される導通部が設けられている面をいう。そして、半導体チップ３０は、その表面をフェイスダウンした状態で基板２０に実装されることで、半導体チップ３０と基板２０との導通経路が短くなり、半導体装置１０を小型化することができる。また、基板２０の裏面とは、半導体チップ３０が実装される面と反対の面をいう。   In the present embodiment, the surface of the semiconductor chip 30 refers to a surface provided with a conductive portion that is electrically joined to the substrate 20 to be mounted. The semiconductor chip 30 is mounted on the substrate 20 with its surface face down, so that the conduction path between the semiconductor chip 30 and the substrate 20 is shortened, and the semiconductor device 10 can be downsized. Further, the back surface of the substrate 20 refers to a surface opposite to the surface on which the semiconductor chip 30 is mounted.

半導体装置１０を、図１（Ａ）および図１（Ｂ）を参照して詳述する。半導体装置１０は、前述の基板２０と半導体チップ３０の他に、半導体チップ３０の外部電極となるハンダバンプ３２と基板２０のＣ４バンプ２７とがハンダ付けされたことで基板２０と半導体チップ３０とを電気的に接合する接合部材と、基板２０と半導体チップ３０との間の隙間を充填する充填材としてのアンダーフィル７０と、半導体チップ３０の周囲に形成され、半導体チップ３０を封止する封止樹脂層４０とを備える。   The semiconductor device 10 will be described in detail with reference to FIGS. 1 (A) and 1 (B). In addition to the substrate 20 and the semiconductor chip 30 described above, the semiconductor device 10 connects the substrate 20 and the semiconductor chip 30 by soldering the solder bump 32 serving as the external electrode of the semiconductor chip 30 and the C4 bump 27 of the substrate 20. A bonding member that is electrically bonded, an underfill 70 that fills a gap between the substrate 20 and the semiconductor chip 30, and a seal that is formed around the semiconductor chip 30 and seals the semiconductor chip 30. And a resin layer 40.

半導体装置１０は、半導体チップ３０と基板２０との間の隙間がアンダーフィル７０により充填されることで、温度サイクル時に基板２０と半導体チップ３０との熱膨張率の差によりハンダ接合部分に生じるストレスを分散することができ、温度変化に対する動作安定性が改善される。   In the semiconductor device 10, the gap between the semiconductor chip 30 and the substrate 20 is filled with the underfill 70, so that stress generated in the solder joint portion due to the difference in thermal expansion coefficient between the substrate 20 and the semiconductor chip 30 during the temperature cycle. Can be dispersed, and the operational stability against temperature change is improved.

また、基板２０は、その裏面にボールランド部２９が設けられており、それぞれのボールランド部２９にハンダボール５０が接合されている。さらに、基板２０は、その裏面に電極パッド２３が設けられており、それぞれの電極パッド２３にキャパシタ６０が実装されている。   The substrate 20 is provided with ball land portions 29 on the back surface thereof, and solder balls 50 are bonded to the respective ball land portions 29. Furthermore, the substrate 20 is provided with electrode pads 23 on the back surface, and a capacitor 60 is mounted on each electrode pad 23.

基板２０と半導体チップ３０との間の隙間に充填されたアンダーフィル７０は、ハンダ接合部や半導体チップ３０の保護を目的としており、隙間を充填する適度な粘性を持つことが好ましい。しかし、アンダーフィル７０は、その粘性や表面張力、製造方法によって基板２０と半導体チップ３０との間から半導体チップ３０の側面３０ａにはみ出したフィレット７０ａを有する。そこで、基板２０の一部を覆う封止樹脂層４０は、半導体チップ３０の側面３０ａをフィレット７０ａを介して封止することで、光、熱、湿度などの環境から半導体チップ３０を保護することができる。   The underfill 70 filled in the gap between the substrate 20 and the semiconductor chip 30 is intended to protect the solder joint and the semiconductor chip 30 and preferably has an appropriate viscosity to fill the gap. However, the underfill 70 has a fillet 70a that protrudes from the side surface 30a of the semiconductor chip 30 from between the substrate 20 and the semiconductor chip 30 due to its viscosity, surface tension, and manufacturing method. Therefore, the sealing resin layer 40 covering a part of the substrate 20 protects the semiconductor chip 30 from the environment such as light, heat, and humidity by sealing the side surface 30a of the semiconductor chip 30 via the fillet 70a. Can do.

具体的には、本実施の形態に係る封止樹脂層４０は、半導体チップ３０の裏面が封止樹脂層４０から露出するように、半導体チップ３０の側面３０ａをフィレット７０ａを介して封止する封止部４０ａと、側面３０ａにはみ出したフィレット７０ａの上方の領域に設けられ、封止樹脂層４０の上面４０ｂより低い凹部４０ｃとを有する。   Specifically, the sealing resin layer 40 according to the present embodiment seals the side surface 30a of the semiconductor chip 30 via the fillet 70a so that the back surface of the semiconductor chip 30 is exposed from the sealing resin layer 40. The sealing part 40a and the recessed part 40c lower than the upper surface 40b of the sealing resin layer 40 are provided in the area | region above the fillet 70a which protruded in the side surface 30a.

これにより、封止樹脂層４０は、封止樹脂層４０の上面４０ｂより低い凹部４０ｃが設けれているので、フィレット７０ａの上方の封止樹脂層４０の量が少なくなり、例えば、基板が反った場合には、フィレット７０ａが封止樹脂層４０から受ける力が減少し、半導体チップ３０からアンダーフィル７０に含まれるフィレット７０ａが剥離することを抑制することができる。その結果、半導体装置１０における半導体チップ３０を適切に保護し、半導体チップ３０が周囲の環境から受ける影響を抑制することができるので、半導体チップ３０の動作安定性が向上する。   Accordingly, since the sealing resin layer 40 is provided with the recess 40c lower than the upper surface 40b of the sealing resin layer 40, the amount of the sealing resin layer 40 above the fillet 70a is reduced, for example, the substrate is warped. In this case, the force received by the fillet 70a from the sealing resin layer 40 is reduced, and the fillet 70a included in the underfill 70 can be prevented from peeling off from the semiconductor chip 30. As a result, the semiconductor chip 30 in the semiconductor device 10 can be appropriately protected and the influence of the semiconductor chip 30 on the surrounding environment can be suppressed, so that the operational stability of the semiconductor chip 30 is improved.

特に、本実施の形態に係る半導体装置１０のように、放熱性の観点からヒートシンクの配置を考慮し半導体チップ３０の裏面が封止樹脂層４０から露出する構成を採用している場合、封止樹脂層４０で半導体チップ３０全体を覆うことができないため、前述の構成によりフィレット７０ａが側面３０ａより剥離しないようにすることで、半導体装置１０における半導体チップ３０を適切に保護し、半導体チップ３０が周囲の環境から受ける影響を抑制することができる。   In particular, as in the semiconductor device 10 according to the present embodiment, in the case where a configuration in which the back surface of the semiconductor chip 30 is exposed from the sealing resin layer 40 in consideration of the arrangement of the heat sink from the viewpoint of heat dissipation, the sealing is performed. Since the entire semiconductor chip 30 cannot be covered with the resin layer 40, the semiconductor chip 30 in the semiconductor device 10 is appropriately protected by preventing the fillet 70 a from being separated from the side surface 30 a by the above-described configuration. The influence received from the surrounding environment can be suppressed.

なお、封止樹脂層４０は、アレイ状の配設された複数のハンダボール５０のうち、最外位置にあるハンダボール５０よりも外側まで基板２０を被覆していることが望ましい。これによれば、封止樹脂層４０によって基板２０の強度が向上するため、基板２０の反りが抑制される。このように、封止樹脂層４０は基板２０の補強材としての機能も果たすため、基板２０がより一層薄型化しても、半導体装置１０全体の強度を確保することができる。   The sealing resin layer 40 preferably covers the substrate 20 to the outside of the solder balls 50 at the outermost position among the plurality of solder balls 50 arranged in an array. According to this, since the strength of the substrate 20 is improved by the sealing resin layer 40, the warpage of the substrate 20 is suppressed. Thus, since the sealing resin layer 40 also functions as a reinforcing material for the substrate 20, the strength of the entire semiconductor device 10 can be ensured even if the substrate 20 is further reduced in thickness.

キャパシタ６０は、半導体チップ３０の直下の基板２０の裏面に接続されている。これにより、半導体チップ３０からキャパシタ６０までの配線経路を短縮することができ、配線抵抗の低減が図られる。なお、キャパシタ６０の設置場所は、半導体チップ３０の直下の基板２０の裏面に限られない。例えば、配線経路が十分短くできる範囲内であれば、半導体チップ３０の直下から外れた基板２０の裏面に設置してもよい。あるいは、配線経路が十分短くできる範囲内で、キャパシタ６０を基板２０の表面に設置し、封止樹脂層４０によりキャパシタ６０を封止してもよい。   The capacitor 60 is connected to the back surface of the substrate 20 immediately below the semiconductor chip 30. Thereby, the wiring path from the semiconductor chip 30 to the capacitor 60 can be shortened, and the wiring resistance can be reduced. The installation location of the capacitor 60 is not limited to the back surface of the substrate 20 immediately below the semiconductor chip 30. For example, as long as the wiring path is within a sufficiently short range, the wiring path may be installed on the back surface of the substrate 20 that is removed from directly below the semiconductor chip 30. Alternatively, the capacitor 60 may be installed on the surface of the substrate 20 and the capacitor 60 may be sealed with the sealing resin layer 40 as long as the wiring path can be sufficiently shortened.

図２は、本実施の形態に係る基板２０の構造を詳細に示す断面図である。基板２０は、層間絶縁膜と配線層とが交互に積層された多層配線構造を有する。複数の配線層２２が層間絶縁膜２４を介して積層されている。配線層２２には、例えば銅が用いられる。層が異なる配線層２２間は、層間絶縁膜２４に設けられたビアプラグ２６により電気的に接続されている。基板２０の裏面の配線層２２ａの周囲には、耐熱性に優れた樹脂材料からなるソルダーレジスト膜２８が形成され、基板２０にハンダ付けを行う際に、必要な箇所以外にハンダが付着しないように最下層の層間絶縁膜２４ａがコーティングされる。   FIG. 2 is a cross-sectional view showing in detail the structure of the substrate 20 according to the present embodiment. The substrate 20 has a multilayer wiring structure in which interlayer insulating films and wiring layers are alternately stacked. A plurality of wiring layers 22 are stacked via an interlayer insulating film 24. For example, copper is used for the wiring layer 22. The wiring layers 22 having different layers are electrically connected by via plugs 26 provided in the interlayer insulating film 24. A solder resist film 28 made of a resin material having excellent heat resistance is formed around the wiring layer 22a on the back surface of the substrate 20 so that when soldering to the substrate 20, the solder does not adhere to other than necessary portions. The lowermost interlayer insulating film 24a is coated.

また、基板２０の裏面には、ハンダボール５０が接合されるボールランド部２９がアレイ状に複数配設されている。また、キャパシタ６０を実装する電極部分には、錫（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）またはこれらの合金からなる電極パッド２３が形成されている。一方、半導体チップが実装される側にあたる基板２０の表面には、電解メッキにより形成されたニッケル（Ｎｉ）、鉛（Ｐｄ）、金（Ａｕ）またはこれらの合金からなる電極パッド２５がアレイ状に複数配設され、各電極パッド２５の上に、錫、鉛またはこれらの合金からなるＣ４（Controlled Collapse Chip Connection）バンプ２７が設けられている。   A plurality of ball land portions 29 to which the solder balls 50 are bonded are arranged in an array on the back surface of the substrate 20. Further, an electrode pad 23 made of tin (Sn), silver (Ag), copper (Cu), or an alloy thereof is formed on the electrode portion on which the capacitor 60 is mounted. On the other hand, electrode pads 25 made of nickel (Ni), lead (Pd), gold (Au), or alloys thereof are formed in an array on the surface of the substrate 20 on the side where the semiconductor chip is mounted. A plurality of C4 (Controlled Collapse Chip Connection) bumps 27 made of tin, lead, or an alloy thereof are provided on each electrode pad 25.

このように、本実施の形態の基板２０は、コアレスとすることにより、例えば、６層構造で３００μｍ程度まで薄型化が可能である。基板２０を薄くすることにより、配線抵抗が低減するため、半導体装置１０の動作速度の高速化が図られる。   Thus, by making the substrate 20 of the present embodiment coreless, for example, it can be thinned to about 300 μm with a six-layer structure. Since the wiring resistance is reduced by making the substrate 20 thinner, the operation speed of the semiconductor device 10 can be increased.

（半導体装置の製造方法）
図３は、第１の実施の形態の半導体装置の製造方法を概略を示すフロー図である。まず、多層配線構造を有する基板を形成し（Ｓ１０）、この基板の上に半導体チップを実装する（Ｓ２０）。続いて、半導体チップを封止樹脂で封止する（Ｓ３０）。最後に、ハンダボール、キャパシタなどを基板の裏面に実装する（Ｓ４０）。 (Method for manufacturing semiconductor device)
FIG. 3 is a flowchart schematically showing the method for manufacturing the semiconductor device according to the first embodiment. First, a substrate having a multilayer wiring structure is formed (S10), and a semiconductor chip is mounted on the substrate (S20). Subsequently, the semiconductor chip is sealed with a sealing resin (S30). Finally, solder balls, capacitors, etc. are mounted on the back surface of the substrate (S40).

以下に、基板の形成方法、半導体チップの実装方法および封止樹脂の形成方法についてより詳しく述べる。   Hereinafter, a method for forming a substrate, a method for mounting a semiconductor chip, and a method for forming a sealing resin will be described in more detail.

（１．基板の形成方法）
図４から図８は、第１の実施の形態の半導体装置１０の基板２０の形成方法を示す工程断面図である。 (1. Substrate formation method)
4 to 8 are process cross-sectional views illustrating a method for forming the substrate 20 of the semiconductor device 10 according to the first embodiment.

まず、図４（Ａ）および図４（Ｂ）に示すように、銅基板１００の上に、レジスト膜１０２を塗布し、レーザー光の照射により所定の開口を有する形状にパターニングする。次に、図４（Ｃ）に示すように、レジスト膜１０２をマスクとして、ニッケル（Ｎｉ）、鉛（Ｐｄ）、金（Ａｕ）またはこれらの合金などからなる電極パッド２５を電解メッキにより銅基板１００の上に形成する。   First, as shown in FIGS. 4A and 4B, a resist film 102 is applied on a copper substrate 100 and patterned into a shape having a predetermined opening by laser light irradiation. Next, as shown in FIG. 4C, using the resist film 102 as a mask, an electrode pad 25 made of nickel (Ni), lead (Pd), gold (Au), or an alloy thereof is electroplated to a copper substrate. Form on 100.

次に、図５（Ａ）に示すように、レジスト膜１０２を除去した後、図５（Ｂ）に示すように、銅基板１００の上に層間絶縁膜２４を形成する。次に、図５（Ｃ）に示すように、層間絶縁膜２４の所定の領域をレーザー光により除去してビアホール１１２を形成する。このように、本実施の形態に係る半導体装置１０は、各ビアホール１１２がレーザー加工により形成されるため、ドリル加工の場合と比較して製造コストを低減させることができる。   Next, after removing the resist film 102 as shown in FIG. 5A, an interlayer insulating film 24 is formed on the copper substrate 100 as shown in FIG. 5B. Next, as shown in FIG. 5C, a predetermined region of the interlayer insulating film 24 is removed by laser light to form a via hole 112. Thus, since each via hole 112 is formed by laser processing, the semiconductor device 10 according to the present embodiment can reduce the manufacturing cost as compared with the case of drilling.

次に、図６（Ａ）に示すように、層間絶縁膜２４の表面上、ビアホール１１２の側壁および底部に銅からなるシード層１２０を無電解メッキにより形成する。シード層１２０は、後述する銅の電解メッキ時において、銅が成長するための核となる。次に、図６（Ｂ）に示すように、シード層１２０の上に、レジスト膜１２２を塗布し、レーザー光の照射により所定の開口を有する形状にパターニングする。   Next, as shown in FIG. 6A, a seed layer 120 made of copper is formed by electroless plating on the surface of the interlayer insulating film 24 and on the side wall and bottom of the via hole 112. The seed layer 120 serves as a nucleus for copper growth during copper electroplating, which will be described later. Next, as shown in FIG. 6B, a resist film 122 is applied on the seed layer 120 and patterned into a shape having a predetermined opening by irradiation with laser light.

次に、図６（Ｃ）に示すように、レジスト膜１２２をマスクとして、ビアホール１１２に電解メッキにより銅を埋め込んでビアプラグ２６を形成するとともに、層間絶縁膜２４の上に配線層２２を形成する。ビアプラグ２６により、異なる層間の配線層２２が電気的に接続される。次に、図６（Ｄ）に示すように、レジスト膜１２２を除去した後、エッチングによりレジスト膜１２２の下に存在するシード層１２０を除去するとともに、配線層２２の最表面を除去することにより配線層２２の表面を浄化する。   Next, as shown in FIG. 6C, using the resist film 122 as a mask, the via hole 112 is filled with copper by electrolytic plating to form the via plug 26, and the wiring layer 22 is formed on the interlayer insulating film 24. . By the via plug 26, the wiring layers 22 between different layers are electrically connected. Next, as shown in FIG. 6D, after removing the resist film 122, the seed layer 120 existing under the resist film 122 is removed by etching, and the outermost surface of the wiring layer 22 is removed. The surface of the wiring layer 22 is purified.

以上説明した図４から図６に示すプロセスを繰り返すことにより、図７（Ａ）に示すような多層配線構造を構築することができる。   By repeating the processes shown in FIGS. 4 to 6 described above, a multilayer wiring structure as shown in FIG. 7A can be constructed.

続いて、図７（Ｂ）に示すように、レジスト膜（図示せず）をマスクとして、最表面の配線層２２が露出するように、ソルダーレジスト膜２８を層間絶縁膜２４の上に形成する。次に、図７（Ｃ）に示すように、銅基板１００を除去するとともに、ＢＧＡボールが接合されるボールランド部２９の表面に、有機表面保護コーティング材（ＯＳＰ）２１を被覆する。   Subsequently, as shown in FIG. 7B, using a resist film (not shown) as a mask, a solder resist film 28 is formed on the interlayer insulating film 24 so that the outermost wiring layer 22 is exposed. . Next, as shown in FIG. 7C, the copper substrate 100 is removed, and the surface of the ball land portion 29 to which the BGA ball is bonded is covered with an organic surface protective coating material (OSP) 21.

次に、図８（Ａ）に示すように、フリップチップ実装用のＣ４バンプ２７を電極パッド２５の上にハンダ付けするとともに、キャパシタを実装する電極部分に錫（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）またはこれらの合金からなる電極パッド２３をハンダ付けにより形成する。次に、図８（Ｂ）に示すように、Ｃ４バンプ２７をプレスにより平坦化する。なお、図８（Ｂ）に示すＣ４バンプ２７の平坦化は、機械研磨で行ってもよい。   Next, as shown in FIG. 8A, the C4 bump 27 for flip chip mounting is soldered on the electrode pad 25, and tin (Sn), silver (Ag), An electrode pad 23 made of copper (Cu) or an alloy thereof is formed by soldering. Next, as shown in FIG. 8B, the C4 bumps 27 are flattened by pressing. The planarization of the C4 bump 27 shown in FIG. 8B may be performed by mechanical polishing.

以上の工程により、本実施の形態で用いられる基板２０が形成される。なお、図８（Ｂ）は、図２に示した基板２０と天地が反対になっている。   Through the above steps, the substrate 20 used in the present embodiment is formed. In FIG. 8B, the substrate 20 shown in FIG. 2 is upside down.

これによれば、例えば、層間絶縁膜が６層の構成の場合に、基板の厚さを３００μｍ程度まで薄型化することができる。また、ビア形成において、レーザー加工を用いているため、製造コストを抑制することができる。   According to this, for example, when the interlayer insulating film has six layers, the thickness of the substrate can be reduced to about 300 μm. In addition, since laser processing is used in forming vias, manufacturing costs can be suppressed.

（２．半導体チップの実装方法）
図９（Ａ）および図９（Ｂ）は、第１の実施の形態に係る半導体装置１０の半導体チップ３０の実装方法を示す工程断面図である。 (2. Semiconductor chip mounting method)
9A and 9B are process cross-sectional views illustrating a method for mounting the semiconductor chip 30 of the semiconductor device 10 according to the first embodiment.

まず、図９（Ａ）に示すように、半導体チップ３０の外部電極端子が設けられた表面をフェイスダウンにした状態で、各ハンダバンプ３２とそれらに対応するＣ４バンプ２７とをハンダ付けすることにより、半導体チップ３０をフリップチップ実装する。次に、図９（Ｂ）に示すように、半導体チップ３０と基板２０との間にアンダーフィル７０を充填する。   First, as shown in FIG. 9A, by soldering the solder bumps 32 and the corresponding C4 bumps 27 with the surface of the semiconductor chip 30 on which the external electrode terminals are provided facing down. The semiconductor chip 30 is flip-chip mounted. Next, as shown in FIG. 9B, an underfill 70 is filled between the semiconductor chip 30 and the substrate 20.

以上の工程により、ハンダ接合部分から生じるストレスがアンダーフィル７０により分散された状態で、基板２０に半導体チップ３０がフリップチップ実装される。   Through the above steps, the semiconductor chip 30 is flip-chip mounted on the substrate 20 in a state where stress generated from the solder joint portion is dispersed by the underfill 70.

（３．封止樹脂形成方法）
図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）は、第１の実施の形態に係る半導体装置１０の封止樹脂層４０の形成方法を示す工程図である。同様に、図１１（Ａ）、図１１（Ｂ）は、第１の実施の形態に係る半導体装置１０の封止樹脂層４０の形成方法を示す工程図である。 (3. Sealing resin forming method)
FIG. 10A, FIG. 10B, and FIG. 10C are process diagrams showing a method for forming the sealing resin layer 40 of the semiconductor device 10 according to the first embodiment. Similarly, FIGS. 11A and 11B are process diagrams showing a method of forming the sealing resin layer 40 of the semiconductor device 10 according to the first embodiment.

まず、この樹脂形成方法で用いられる上型２００および下型２１０の構成について説明する。上型２００は、溶融した封止樹脂の流通路となるランナー２０２を備える。ランナー２０２は、上型２００と下型２１０とが型合わせされたときに形成されるキャビティ２２０への開口部を有する。上型２００の成型面は、樹脂成型時に半導体チップ３０の裏面と接するチップ接触面２０７と、チップ接触面２０７の周囲に位置し、封止樹脂層４０を成型するための樹脂成型面２０６とを含む。樹脂成型面２０６は、図１（Ａ）に示す封止樹脂層４０の上面より低い凹部４０ｃを形成するための溝形成部２０６ａが、チップ接触面２０７の近傍に設けられている。   First, the structure of the upper mold | type 200 and the lower mold | type 210 used with this resin formation method is demonstrated. The upper mold 200 includes a runner 202 that serves as a flow path for the molten sealing resin. The runner 202 has an opening to the cavity 220 formed when the upper mold 200 and the lower mold 210 are matched. The molding surface of the upper mold 200 includes a chip contact surface 207 that contacts the back surface of the semiconductor chip 30 during resin molding, and a resin molding surface 206 that is positioned around the chip contact surface 207 and that molds the sealing resin layer 40. Including. The resin molding surface 206 is provided with a groove forming portion 206a in the vicinity of the chip contact surface 207 for forming a recess 40c lower than the upper surface of the sealing resin layer 40 shown in FIG.

本実施の形態では、チップ接触面２０７は、樹脂成型面２０６に対して凹部である。樹脂成型時にチップ接触面２０７が半導体チップ３０の裏面と接することにより、樹脂成型時に封止樹脂が半導体チップ３０の裏面に流れ込みことが阻止される。また、上型２００には、ポンプなどの吸引機構と連通する吸引穴２０４が設けられている。なお、上型における凸部とは、成型面を上にした状態での凹凸関係をいう。一方、下型２１０は、プランジャー２１２が往復運動可能に形成されたポット２１４を有する。   In the present embodiment, the chip contact surface 207 is a recess with respect to the resin molding surface 206. Since the chip contact surface 207 contacts the back surface of the semiconductor chip 30 during resin molding, the sealing resin is prevented from flowing into the back surface of the semiconductor chip 30 during resin molding. The upper die 200 is provided with a suction hole 204 that communicates with a suction mechanism such as a pump. In addition, the convex part in an upper mold | type means the uneven | corrugated relationship in the state which turned the molding surface up. On the other hand, the lower mold 210 has a pot 214 formed so that the plunger 212 can reciprocate.

このような上型２００および下型２１０を用いて、図１０（Ａ）に示すように、半導体チップ３０が実装された基板２０を下型２１０に載置する。また、リリースフィルム２３０を上型２００と下型２１０との間に設置する。   Using the upper mold 200 and the lower mold 210, the substrate 20 on which the semiconductor chip 30 is mounted is placed on the lower mold 210 as shown in FIG. The release film 230 is installed between the upper mold 200 and the lower mold 210.

次に、図１０（Ｂ）に示すように、ポット２１４の中に、封止樹脂を固形化した樹脂タブレット２４０を投入する。また、吸引機構を作動させることにより、リリースフィルム２３０と上型２００との間の空気を排気して、リリースフィルム２３０を上型２００に密着させる。次に、図１０（Ｃ）に示すように、上型２００と下型２１０とを型合わせし押圧された状態でクランプする。溝形成部２０６ａは、型合わせの状態で半導体チップ３０の側面３０ａの上端部を遮蔽するように樹脂成型面２０６に形成されている。   Next, as shown in FIG. 10B, a resin tablet 240 in which a sealing resin is solidified is put into a pot 214. Further, by operating the suction mechanism, the air between the release film 230 and the upper mold 200 is exhausted, and the release film 230 is brought into close contact with the upper mold 200. Next, as shown in FIG. 10C, the upper mold 200 and the lower mold 210 are mold-matched and clamped in a pressed state. The groove forming portion 206a is formed on the resin molding surface 206 so as to shield the upper end portion of the side surface 30a of the semiconductor chip 30 in a mold matching state.

次に、図１１（Ａ）に示すように、樹脂タブレット２４０を加熱して溶融させた状態で、プランジャー２１２をポット２１４に押し込むことにより、液体状の封止樹脂２４１をキャビティ２２０内に導入する。上型２００と基板２０との間に形成された空間を封止樹脂２４１で充填した後、一定時間加熱して封止樹脂２４１を固化させる。本実施の形態に係る半導体装置の製造方法では、熱硬化性の封止樹脂を用いているが、冷却することで固化する封止樹脂を用いてもよい。   Next, as shown in FIG. 11A, in a state where the resin tablet 240 is heated and melted, the plunger 212 is pushed into the pot 214 to introduce the liquid sealing resin 241 into the cavity 220. To do. After filling the space formed between the upper mold 200 and the substrate 20 with the sealing resin 241, the sealing resin 241 is solidified by heating for a certain time. In the method for manufacturing a semiconductor device according to the present embodiment, a thermosetting sealing resin is used, but a sealing resin that is solidified by cooling may be used.

次に、図１１（Ｂ）に示すように、上型２００と下型２１０とを引き離し、封止樹脂層４０が形成された基板２０を取り出す。   Next, as shown in FIG. 11B, the upper mold 200 and the lower mold 210 are pulled apart, and the substrate 20 on which the sealing resin layer 40 is formed is taken out.

以上説明した封止樹脂形成方法によれば、半導体チップ３０の周囲に、半導体チップ３０を封止する封止樹脂層４０が形成され、半導体チップ３０の裏面が露出する。かつ、封止樹脂層４０は、その上面４０ｂより低い凹部４０ｃが形成される。   According to the sealing resin forming method described above, the sealing resin layer 40 for sealing the semiconductor chip 30 is formed around the semiconductor chip 30, and the back surface of the semiconductor chip 30 is exposed. In addition, the sealing resin layer 40 is formed with a recess 40c lower than the upper surface 40b.

また、封止樹脂２４１をキャビティ２２０の内面等に接触させることなく封止樹脂層４０を成型することができる。また、封止樹脂層４０を成型した基板２０をリリースフィルム２３０により容易に離型することができるため、上型２００にエジェクターピン等を設けなくて済む。このため、金型構造を簡素化できるので、半導体装置の製造コストを低下させることができる。また、半導体装置に最適な封止樹脂材料を使用することができるため、半導体装置設計の自由度を高めることができる。   Further, the sealing resin layer 40 can be molded without bringing the sealing resin 241 into contact with the inner surface of the cavity 220 or the like. Further, since the substrate 20 on which the sealing resin layer 40 is molded can be easily released by the release film 230, it is not necessary to provide an ejector pin or the like on the upper mold 200. For this reason, since a metal mold | die structure can be simplified, the manufacturing cost of a semiconductor device can be reduced. In addition, since an optimal sealing resin material can be used for the semiconductor device, the degree of freedom in designing the semiconductor device can be increased.

（第２の実施の形態）
第１の実施の形態では、半導体装置１０の封止樹脂層４０に設けられた凹部４０ｃは、半導体チップ３０を囲むように全周に設けられている場合について説明したが、必ずしもこれに限るものではなく、例えば、部分的に凹部を設けてもよい。より好ましくは、半導体チップ３０の角部の外側に凹部を部分的に設けるとよい。 (Second Embodiment)
In the first embodiment, the description has been given of the case where the recess 40 c provided in the sealing resin layer 40 of the semiconductor device 10 is provided on the entire circumference so as to surround the semiconductor chip 30. However, the present invention is not limited to this. Instead, for example, a recess may be partially provided. More preferably, a recess is partially provided outside the corner of the semiconductor chip 30.

図１２は、第２の実施の形態に係る半導体装置１２の概略構成を示す斜視図である。以下、第２の実施の形態に係る半導体装置１２について説明するが、第１の実施の形態に係る半導体装置１０と同様な構成については適宜省略し、第１の実施の形態に係る半導体装置１０と異なる構成について説明する。   FIG. 12 is a perspective view showing a schematic configuration of the semiconductor device 12 according to the second embodiment. Hereinafter, the semiconductor device 12 according to the second embodiment will be described. However, the same configuration as the semiconductor device 10 according to the first embodiment is omitted as appropriate, and the semiconductor device 10 according to the first embodiment is omitted. A configuration different from the above will be described.

第１の実施の形態に係る半導体装置１０のように半導体チップ３０が方形の場合、基板２０が反ったとき、半導体チップ３０の角部近傍の封止樹脂層４０には応力がかかりやすいため、他の場所と比較してフィレット７０ａが封止樹脂層４０から受ける力も大きくなりやすい。   When the semiconductor chip 30 is square like the semiconductor device 10 according to the first embodiment, when the substrate 20 is warped, stress is easily applied to the sealing resin layer 40 near the corner of the semiconductor chip 30. Compared with other places, the force that the fillet 70a receives from the sealing resin layer 40 is likely to increase.

そこで、第２の実施の形態に係る半導体装置１２は、半導体チップ３０の角部に隣接する領域の封止樹脂層４０に凹部１４０ｃが部分的に設けられているので、基板２０の反りを抑えるために効果的な封止樹脂層４０はあまり減らさずに、封止樹脂層４０からフィレット７０ａが受ける力を部分的に緩和することができる。つまり、基板２０を含めた半導体装置１２全体の強度を確保しつつ、基板２０が反った場合に半導体チップ３０の角部近傍のフィレット７０ａが封止樹脂層４０から受ける力を緩和することができる。   Therefore, in the semiconductor device 12 according to the second embodiment, since the recess 140 c is partially provided in the sealing resin layer 40 in the region adjacent to the corner of the semiconductor chip 30, the warpage of the substrate 20 is suppressed. Therefore, the force that the fillet 70a receives from the sealing resin layer 40 can be partially alleviated without reducing the effective sealing resin layer 40 so much. That is, the strength received from the sealing resin layer 40 by the fillets 70a in the vicinity of the corners of the semiconductor chip 30 when the substrate 20 warps can be relaxed while ensuring the strength of the entire semiconductor device 12 including the substrate 20. .

その結果、半導体装置１２における半導体チップ３０を適切に保護し、半導体チップ３０が周囲の環境から受ける影響を抑制することができるので、半導体チップ３０の動作安定性が向上する。   As a result, the semiconductor chip 30 in the semiconductor device 12 can be appropriately protected and the influence of the semiconductor chip 30 from the surrounding environment can be suppressed, so that the operational stability of the semiconductor chip 30 is improved.

（第３の実施の形態）
図１３（Ａ）は、第３の実施の形態に係る半導体装置１４の概略構成を示す斜視図である。図１３（Ｂ）は、図１３（Ａ）のＢ−Ｂ’線上の断面構造を示す断面図である。以下、第３の実施の形態に係る半導体装置１４について説明するが、上述の各実施の形態に係る半導体装置と同様な構成については適宜省略し、各実施の形態に係る半導体装置と異なる構成について説明する。 (Third embodiment)
FIG. 13A is a perspective view showing a schematic configuration of a semiconductor device 14 according to the third embodiment. FIG. 13B is a cross-sectional view illustrating a cross-sectional structure along the line BB ′ in FIG. Hereinafter, the semiconductor device 14 according to the third embodiment will be described. However, the same configuration as the semiconductor device according to each of the above-described embodiments is omitted as appropriate, and the configuration different from the semiconductor device according to each embodiment is described. explain.

本実施の形態に係る半導体装置１４は、アンダーフィル７０が半導体チップ３０の側面３０ａにはみ出していない点が第１の実施の形態に係る半導体装置１０と相違する大きな点である。つまり、半導体装置１４において、封止樹脂層４０は、半導体チップ３０の裏面が封止樹脂層４０から露出するように半導体チップ３０の側面３０ａをアンダーフィル７０を介さずに封止部４０ａにおり封止する。   The semiconductor device 14 according to the present embodiment is a major difference from the semiconductor device 10 according to the first embodiment in that the underfill 70 does not protrude from the side surface 30a of the semiconductor chip 30. That is, in the semiconductor device 14, the sealing resin layer 40 has the side surface 30 a of the semiconductor chip 30 in the sealing portion 40 a without the underfill 70 so that the back surface of the semiconductor chip 30 is exposed from the sealing resin layer 40. Seal.

そのため、例えば、基板が反った場合には、アンダーフィル７０が封止樹脂層４０から力を受けることは実質的にはないため、半導体チップ３０の側面３０ａからフィレットが剥離することでハンダ接合部分が露出することを防止することができる。また、半導体チップの側面の封止をアンダーフィル７０を用いずに封止樹脂層４０で行うので、アンダーフィル７０と封止樹脂層４０との密着性を考慮する必要がなくなるため、アンダーフィル７０や封止樹脂層４０の選択、およびそれらの製造工程の選択に幅が広がり、半導体装置の設計が容易となる。   Therefore, for example, when the substrate is warped, the underfill 70 is not substantially subjected to a force from the sealing resin layer 40, so that the solder joint portion is formed by peeling the fillet from the side surface 30 a of the semiconductor chip 30. Can be prevented from being exposed. In addition, since the sealing of the side surfaces of the semiconductor chip is performed by the sealing resin layer 40 without using the underfill 70, it is not necessary to consider the adhesion between the underfill 70 and the sealing resin layer 40. In addition, the selection of the sealing resin layer 40 and the selection of the manufacturing process thereof are widened, and the design of the semiconductor device is facilitated.

（第４の実施の形態）
図１４（Ａ）は、第４の実施の形態に係る半導体装置１６の概略構成を示す斜視図である。図１４（Ｂ）は、図１４（Ａ）のＣ−Ｃ’線上の断面構造を示す断面図である。以下、第４の実施の形態に係る半導体装置１６について説明するが、上述の各実施の形態に係る半導体装置と同様な構成については適宜省略し、各実施の形態に係る半導体装置と異なる構成について説明する。 (Fourth embodiment)
FIG. 14A is a perspective view illustrating a schematic configuration of a semiconductor device 16 according to the fourth embodiment. FIG. 14B is a cross-sectional view showing a cross-sectional structure taken along the line CC ′ of FIG. Hereinafter, the semiconductor device 16 according to the fourth embodiment will be described. However, the same configuration as the semiconductor device according to each of the above-described embodiments is omitted as appropriate, and the configuration different from the semiconductor device according to each embodiment is described. explain.

本実施の形態に係る半導体装置１６は、半導体チップ３０と封止樹脂層４０との間に充填され基板２０の変形を抑える補強材４４を備える点が第１の実施の形態に係る半導体装置１０と相違する大きな点である。補強材４４は、封止樹脂層４０より剛性が高く、半導体チップ３０の側面３０ａを側面３０ａにはみ出したフィレット７０ａを介して封止する封止部４４ａを有する。   The semiconductor device 16 according to the present embodiment is provided with a reinforcing material 44 that is filled between the semiconductor chip 30 and the sealing resin layer 40 and suppresses deformation of the substrate 20. The semiconductor device 10 according to the first embodiment. This is a big difference. The reinforcing member 44 is higher in rigidity than the sealing resin layer 40, and has a sealing portion 44a that seals the side surface 30a of the semiconductor chip 30 via a fillet 70a protruding from the side surface 30a.

補強材４４は、基板２０の一部を覆う封止樹脂層４０より剛性が高いため、半導体チップ３０と封止樹脂層４０との間に充填されることで基板２０が反りにくくなる。そのため、基板の反りによりフィレット７０ａが補強材４４から受ける力が減少し、半導体チップ３０の側面３０ａからフィレット７０ａが剥離することを抑制することができる。また、補強材４４は封止樹脂層４０より剛性が高いため、例えば、基板が反るような方向に力が加わっても、封止樹脂層４０の方が補強材４４より変形しやすい。一方、フィレット７０ａと接する補強材４４は封止樹脂層４０より剛性が高いため変形しにくく、補強材４４からフィレット７０ａが受ける力を抑えることができ、基板が反った場合であっても半導体チップ３０の側面３０ａからフィレット７０ａが剥離することを抑制することができる。   Since the reinforcing member 44 has higher rigidity than the sealing resin layer 40 that covers a part of the substrate 20, the reinforcing member 44 is less likely to warp by being filled between the semiconductor chip 30 and the sealing resin layer 40. Therefore, the force that the fillet 70a receives from the reinforcing member 44 due to the warp of the substrate can be reduced, and the fillet 70a can be prevented from peeling from the side surface 30a of the semiconductor chip 30. Further, since the reinforcing material 44 has higher rigidity than the sealing resin layer 40, the sealing resin layer 40 is more easily deformed than the reinforcing material 44 even if a force is applied in a direction in which the substrate warps, for example. On the other hand, since the reinforcing material 44 in contact with the fillet 70a has higher rigidity than the sealing resin layer 40, the reinforcing material 44 is difficult to be deformed, the force received by the fillet 70a from the reinforcing material 44 can be suppressed, and the semiconductor chip even when the substrate is warped. It can suppress that the fillet 70a peels from the side surface 30a of 30.

次に、本実施の形態に係る半導体装置１６の製造方法について図１５、図１６を参照して説明する。図１５（Ａ）、図１５（Ｂ）、図１５（Ｃ）は、第４の実施の形態に係る半導体装置１６の封止樹脂層４０の形成方法を示す工程図である。同様に、図１６（Ａ）、図１６（Ｂ）、図１６（Ｃ）は、第４の実施の形態に係る半導体装置１６の封止樹脂層４０の形成方法を示す工程図である。なお、以下の説明では、第１の実施の形態に係る半導体装置１０の製造方法と同様の内容については適宜省略して説明する。   Next, a method for manufacturing the semiconductor device 16 according to the present embodiment will be described with reference to FIGS. FIG. 15A, FIG. 15B, and FIG. 15C are process diagrams showing a method for forming the sealing resin layer 40 of the semiconductor device 16 according to the fourth embodiment. Similarly, FIGS. 16A, 16B, and 16C are process diagrams showing a method for forming the sealing resin layer 40 of the semiconductor device 16 according to the fourth embodiment. In the following description, the same contents as those in the method for manufacturing the semiconductor device 10 according to the first embodiment will be omitted as appropriate.

以下では、半導体装置の製造方法において第１の実施の形態と異なる樹脂形成方法について説明する。はじめに、この樹脂形成方法で用いられる上型３００の構成について説明する。下型２１０の構成は第１の実施の形態と同様である。上型３００は、溶融した封止樹脂の流通路となるランナー３０２を備える。ランナー３０２は、上型３００と下型２１０とが型合わせされたときに形成されるキャビティ３２０への開口部を有する。上型３００の成型面は、樹脂成型時に半導体チップ３０の裏面と接するチップ接触面３０７と、チップ接触面３０７の周囲に位置し、封止樹脂層４０を成型するための樹脂成型面３０６とを含む。樹脂成型面３０６は、補強材４４をポッティングする溝部を形成するための溝形成部３０６ａが、チップ接触面３０７の近傍に設けられている。   Hereinafter, a resin forming method different from that of the first embodiment in the method of manufacturing a semiconductor device will be described. First, the structure of the upper mold | type 300 used with this resin formation method is demonstrated. The configuration of the lower mold 210 is the same as that of the first embodiment. The upper mold 300 includes a runner 302 that serves as a flow path for the molten sealing resin. The runner 302 has an opening to the cavity 320 formed when the upper mold 300 and the lower mold 210 are matched. The molding surface of the upper mold 300 includes a chip contact surface 307 that contacts the back surface of the semiconductor chip 30 during resin molding, and a resin molding surface 306 that is positioned around the chip contact surface 307 and that molds the sealing resin layer 40. Including. The resin molding surface 306 is provided with a groove forming portion 306 a for forming a groove portion for potting the reinforcing member 44 in the vicinity of the chip contact surface 307.

本実施の形態では、チップ接触面３０７は、樹脂成型面３０６に対して凹部である。樹脂成型時にチップ接触面３０７が半導体チップ３０の裏面と接することにより、樹脂成型時に封止樹脂が半導体チップ３０の裏面に流れ込みことが阻止される。また、上型３００には、ポンプなどの吸引機構と連通する吸引穴３０４が設けられている。一方、下型２１０は、プランジャー２１２が往復運動可能に形成されたポット２１４を有する。   In the present embodiment, the chip contact surface 307 is a recess with respect to the resin molding surface 306. Since the chip contact surface 307 is in contact with the back surface of the semiconductor chip 30 during resin molding, the sealing resin is prevented from flowing into the back surface of the semiconductor chip 30 during resin molding. The upper mold 300 is provided with a suction hole 304 that communicates with a suction mechanism such as a pump. On the other hand, the lower mold 210 has a pot 214 formed so that the plunger 212 can reciprocate.

このような上型３００および下型２１０を用いて、図１５（Ａ）に示すように、半導体チップ３０が実装された基板２０を下型２１０に載置する。また、リリースフィルム２３０を上型３００と下型２１０との間に設置する。   Using the upper mold 300 and the lower mold 210, the substrate 20 on which the semiconductor chip 30 is mounted is placed on the lower mold 210 as shown in FIG. The release film 230 is installed between the upper mold 300 and the lower mold 210.

次に、図１５（Ｂ）に示すように、ポット２１４の中に、封止樹脂を固形化した樹脂タブレット２４０を投入する。また、吸引機構を作動させることにより、リリースフィルム２３０と上型３００との間の空気を排気して、リリースフィルム２３０を上型３００に密着させる。次に、図１５（Ｃ）に示すように、上型３００と下型２１０とを型合わせし押圧された状態でクランプする。溝形成部３０６ａは、型合わせの状態で溶融した封止樹脂がフィレット７０ａに到達しないために下型２１０と接するように樹脂成型面３０６に形成されている。   Next, as shown in FIG. 15B, a resin tablet 240 in which a sealing resin is solidified is put into a pot 214. Further, by operating the suction mechanism, the air between the release film 230 and the upper mold 300 is exhausted, and the release film 230 is brought into close contact with the upper mold 300. Next, as shown in FIG. 15C, the upper mold 300 and the lower mold 210 are mold-matched and clamped in a pressed state. The groove forming portion 306a is formed on the resin molding surface 306 so as to come into contact with the lower mold 210 so that the sealing resin melted in the mold matching state does not reach the fillet 70a.

次に、図１６（Ａ）に示すように、樹脂タブレット２４０を加熱して溶融させた状態で、プランジャー２１２をポット２１４に押し込むことにより、液体状の封止樹脂２４１をキャビティ３２０内に導入する。上型３００と基板２０との間に形成された空間を封止樹脂２４１で充填した後、一定時間加熱して封止樹脂２４１を固化させる。本実施の形態に係る半導体装置の製造方法では、熱硬化性の封止樹脂を用いているが、冷却することで固化する封止樹脂を用いてもよい。   Next, as shown in FIG. 16A, in a state where the resin tablet 240 is heated and melted, the plunger 212 is pushed into the pot 214 to introduce the liquid sealing resin 241 into the cavity 320. To do. After the space formed between the upper mold 300 and the substrate 20 is filled with the sealing resin 241, the sealing resin 241 is solidified by heating for a certain time. In the method for manufacturing a semiconductor device according to the present embodiment, a thermosetting sealing resin is used, but a sealing resin that is solidified by cooling may be used.

次に、図１６（Ｂ）に示すように、上型３００と下型２１０とを引き離す。次に、図１６（Ｃ）に示すように、半導体チップ３０と封止樹脂層４０との間に形成された溝部にポッティング装置４６により補強材４４を充填し、フィレット７０ａおよび半導体チップ３０の側面を封止する。以上の方法により、前述の半導体装置１６を製造することができる。   Next, as shown in FIG. 16B, the upper mold 300 and the lower mold 210 are pulled apart. Next, as shown in FIG. 16C, a groove 44 formed between the semiconductor chip 30 and the sealing resin layer 40 is filled with a reinforcing material 44 by a potting device 46, and the fillet 70a and the side surfaces of the semiconductor chip 30 are filled. Is sealed. The above-described semiconductor device 16 can be manufactured by the above method.

（第５の実施の形態）
図１７（Ａ）は、第５の実施の形態に係る半導体装置１８の概略構成を示す斜視図である。図１７（Ｂ）は、図１７（Ａ）のＤ−Ｄ’線上の断面構造を示す断面図である。以下、第５の実施の形態に係る半導体装置１８について説明するが、上述の各実施の形態に係る半導体装置と同様な構成については適宜省略し、各実施の形態に係る半導体装置と異なる構成について説明する。 (Fifth embodiment)
FIG. 17A is a perspective view showing a schematic configuration of a semiconductor device 18 according to the fifth embodiment. FIG. 17B is a cross-sectional view illustrating a cross-sectional structure along the line DD ′ in FIG. Hereinafter, the semiconductor device 18 according to the fifth embodiment will be described. However, the same configuration as that of the semiconductor device according to each of the above-described embodiments is appropriately omitted, and the configuration different from the semiconductor device according to each of the embodiments is described. explain.

本実施の形態に係る半導体装置１８は、半導体チップ３０の側面３０ａが封止樹脂層４０ではなくアンダーフィル７０により覆われている点が第１の実施の形態に係る半導体装置１０と相違する大きな点である。つまり、半導体装置１８において、封止樹脂層４０は、半導体チップ３０の裏面が封止樹脂層４０から露出するように、半導体チップ３０の側面３０ａに接することなく基板２０の一部を覆っている。また、アンダーフィル７０は、封止樹脂層４０と側面３０ａとの間を充填するように側面３０ａにはみ出した状態で半導体チップ３０の側面３０ａを封止する。   The semiconductor device 18 according to the present embodiment is different from the semiconductor device 10 according to the first embodiment in that the side surface 30a of the semiconductor chip 30 is covered with the underfill 70 instead of the sealing resin layer 40. Is a point. That is, in the semiconductor device 18, the sealing resin layer 40 covers a part of the substrate 20 without contacting the side surface 30 a of the semiconductor chip 30 so that the back surface of the semiconductor chip 30 is exposed from the sealing resin layer 40. . The underfill 70 seals the side surface 30a of the semiconductor chip 30 in a state of protruding from the side surface 30a so as to fill between the sealing resin layer 40 and the side surface 30a.

半導体装置１８によれば、アンダーフィル７０は、その上方に封止樹脂層４０がない状態で、かつ、封止樹脂層４０と半導体チップ３０の側面３０ａとの間を充填するように側面３０ａにはみ出した状態で半導体チップ３０の側面３０ａを封止するため、例えば、基板２０が反った場合には、アンダーフィル７０が封止樹脂層４０から受ける力が減少し、半導体チップ３０からアンダーフィル７０が剥離することを抑制することができる。   According to the semiconductor device 18, the underfill 70 is formed on the side surface 30 a so as to fill the space between the sealing resin layer 40 and the side surface 30 a of the semiconductor chip 30 without the sealing resin layer 40 above the underfill 70. Since the side surface 30a of the semiconductor chip 30 is sealed in a protruding state, for example, when the substrate 20 is warped, the force that the underfill 70 receives from the sealing resin layer 40 is reduced, and the underfill 70 is removed from the semiconductor chip 30. Can be prevented from peeling off.

半導体装置１８を製造する方法については、種々あるが、例えば、第４の実施の形態で説明した図１６（Ｃ）の工程において、補強材４４の代わりにアンダーフィル７０と同様の材料で溝部を充填する、といったようなアンダーフィル７０を２回の工程に分けて充填することで半導体装置１８を製造することができる。また、図９（Ｂ）に示す半導体チップ３０の実装工程においてアンダーフィル７０を充填することをせず、封止樹脂成形工程の後に前述の図１６（Ｃ）の工程において一度にアンダーフィル７０を充填することで半導体装置１８を製造してもよい。   Although there are various methods for manufacturing the semiconductor device 18, for example, in the step of FIG. 16C described in the fourth embodiment, the groove portion is formed of the same material as the underfill 70 instead of the reinforcing material 44. The semiconductor device 18 can be manufactured by filling the underfill 70 such as filling in two steps. In addition, the underfill 70 is not filled in the mounting process of the semiconductor chip 30 shown in FIG. 9B, and the underfill 70 is applied at once in the process of FIG. 16C after the sealing resin molding process. The semiconductor device 18 may be manufactured by filling.

本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。   The present invention is not limited to the above-described embodiments, and various modifications such as design changes can be added based on the knowledge of those skilled in the art. The form can also be included in the scope of the present invention.

例えば、上述の各実施の形態では、基板２０は、コアレスな多層配線構造を有するが、本発明の技術思想は、コアを有する多層配線基板にも適用可能である。   For example, in each of the embodiments described above, the substrate 20 has a coreless multilayer wiring structure, but the technical idea of the present invention can also be applied to a multilayer wiring substrate having a core.

また、各実施形態の半導体装置の製造方法は、上述のようなリリースフィルムを用いる手法に限定されない。例えば、リリースフィルムを用いない周知のトランスファーモールド法によっても各実施形態の半導体装置を製造することができる。   Moreover, the manufacturing method of the semiconductor device of each embodiment is not limited to the method using the release film as described above. For example, the semiconductor device of each embodiment can be manufactured by a well-known transfer mold method that does not use a release film.

図１（Ａ）は、第１の実施の形態に係る半導体装置１０の概略構成を示す斜視図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ’線上の断面構造を示す断面図である。FIG. 1A is a perspective view showing a schematic configuration of the semiconductor device 10 according to the first embodiment. FIG. 1B is a cross-sectional view illustrating a cross-sectional structure taken along line A-A ′ of FIG. 本実施の形態に係る基板の構造を詳細に示す断面図である。It is sectional drawing which shows the structure of the board | substrate which concerns on this Embodiment in detail. 第１の実施の形態に係る半導体装置の製造方法を概略を示すフロー図である。It is a flowchart which shows the outline for the manufacturing method of the semiconductor device which concerns on 1st Embodiment. 図４（Ａ）〜図４（Ｃ）は、第１の実施の形態に係る半導体装置の基板の形成方法を示す工程断面図である。4A to 4C are process cross-sectional views illustrating the method for forming the substrate of the semiconductor device according to the first embodiment. 図５（Ａ）〜図５（Ｃ）は、第１の実施の形態に係る半導体装置の基板の形成方法を示す工程断面図である。5A to 5C are process cross-sectional views illustrating a method for forming a substrate of a semiconductor device according to the first embodiment. 図６（Ａ）〜図６（Ｄ）は、第１の実施の形態に係る半導体装置の基板の形成方法を示す工程断面図である。6A to 6D are process cross-sectional views illustrating the method for forming the substrate of the semiconductor device according to the first embodiment. 図７（Ａ）〜図７（Ｃ）は、第１の実施の形態に係る半導体装置の基板の形成方法を示す工程断面図である。7A to 7C are process cross-sectional views illustrating the method for forming the substrate of the semiconductor device according to the first embodiment. 図８（Ａ）および図８（Ｂ）は、第１の実施の形態に係る半導体装置の基板の形成方法を示す工程断面図である。8A and 8B are process cross-sectional views illustrating the method for forming the substrate of the semiconductor device according to the first embodiment. 図９（Ａ）および図９（Ｂ）は、第１の実施の形態に係る半導体装置の半導体チップの実装方法を示す工程断面図である。FIG. 9A and FIG. 9B are process cross-sectional views illustrating a semiconductor chip mounting method of the semiconductor device according to the first embodiment. 図１０（Ａ）〜図１０（Ｃ）は、第１の実施の形態に係る半導体装置の封止樹脂層の形成方法を示す工程図である。10A to 10C are process diagrams illustrating a method for forming a sealing resin layer of the semiconductor device according to the first embodiment. 図１１（Ａ）および図１１（Ｂ）は、第１の実施の形態に係る半導体装置の封止樹脂層の形成方法を示す工程図である。FIG. 11A and FIG. 11B are process diagrams showing a method for forming a sealing resin layer of the semiconductor device according to the first embodiment. 第２の実施の形態に係る半導体装置の概略構成を示す斜視図である。It is a perspective view which shows schematic structure of the semiconductor device which concerns on 2nd Embodiment. 図１３（Ａ）は、第３の実施の形態に係る半導体装置の概略構成を示す斜視図である。図１３（Ｂ）は、図１３（Ａ）のＢ−Ｂ’線上の断面構造を示す断面図である。FIG. 13A is a perspective view illustrating a schematic configuration of a semiconductor device according to the third embodiment. FIG. 13B is a cross-sectional view illustrating a cross-sectional structure taken along line B-B ′ of FIG. 図１４（Ａ）は、第４の実施の形態に係る半導体装置の概略構成を示す斜視図である。図１４（Ｂ）は、図１４（Ａ）のＣ−Ｃ’線上の断面構造を示す断面図である。FIG. 14A is a perspective view illustrating a schematic configuration of a semiconductor device according to the fourth embodiment. FIG. 14B is a cross-sectional view illustrating a cross-sectional structure taken along line C-C ′ of FIG. 図１５（Ａ）〜図１５（Ｃ）は、第４の実施の形態に係る半導体装置の封止樹脂層の形成方法を示す工程図である。FIG. 15A to FIG. 15C are process diagrams showing a method for forming a sealing resin layer of a semiconductor device according to the fourth embodiment. 図１６（Ａ）〜図１６（Ｃ）は、第４の実施の形態に係る半導体装置の封止樹脂層の形成方法を示す工程図である。FIGS. 16A to 16C are process diagrams illustrating a method for forming a sealing resin layer of a semiconductor device according to the fourth embodiment. 図１７（Ａ）は、第５の実施の形態に係る半導体装置の概略構成を示す斜視図である。図１７（Ｂ）は、図１７（Ａ）のＤ−Ｄ’線上の断面構造を示す断面図である。FIG. 17A is a perspective view showing a schematic configuration of the semiconductor device according to the fifth embodiment. FIG. 17B is a cross-sectional view illustrating a cross-sectional structure taken along line D-D ′ of FIG.

符号の説明Explanation of symbols

１０ 半導体装置、 ２０ 基板、 ３０ 半導体チップ、 ３０ａ 側面、 ４０ 封止樹脂層、 ４０ａ 封止部、 ４０ｂ 上面、 ４０ｃ 凹部、 ４４ 補強材、 ７０ アンダーフィル、 ７０ａ フィレット、 ２００ 上型、 ２０６ 樹脂成型面、 ２０６ａ 溝形成部、 ２０７ チップ接触面、 ２１０ 下型。   DESCRIPTION OF SYMBOLS 10 Semiconductor device, 20 board | substrate, 30 semiconductor chip, 30a side surface, 40 sealing resin layer, 40a sealing part, 40b upper surface, 40c recessed part, 44 reinforcement material, 70 underfill, 70a fillet, 200 upper mold | type, 206 resin molding surface 206a Groove forming part, 207 chip contact surface, 210 lower mold.

Claims (3)

基板と、
前記基板に表面をフェイスダウンした状態で実装された半導体チップと、
前記基板と前記半導体チップとの間に設けられ、該基板と該半導体チップとを電気的に接合する接合部材と、
前記基板と前記半導体チップとの間の隙間を充填する充填材と、
前記基板の一部を覆うとともに前記半導体チップの裏面が露出するように、前記半導体チップの側面を、該側面にはみ出した前記充填材を介して封止する樹脂材と、
を備え、
前記樹脂材は、前記側面にはみ出した前記充填材の上方の領域に設けられ、前記樹脂材の上面より低い凹部が形成されていることを特徴とする半導体装置。 A substrate,
A semiconductor chip mounted on the substrate face down, and
A bonding member provided between the substrate and the semiconductor chip, and electrically bonding the substrate and the semiconductor chip;
A filler for filling a gap between the substrate and the semiconductor chip;
A resin material that seals the side surface of the semiconductor chip with the filler protruding to the side surface so as to cover a part of the substrate and expose the back surface of the semiconductor chip;
With
The semiconductor device is provided in a region above the filler that protrudes from the side surface, and a recess that is lower than an upper surface of the resin material is formed. 前記凹部は、前記樹脂材のうち前記半導体チップの角部に隣接する領域に部分的に設けられていることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the recess is partially provided in a region of the resin material adjacent to a corner of the semiconductor chip. 配線パターンが設けられた基板に表面をフェイスダウンした半導体チップをフリップチップ実装する工程と、
前記基板と前記半導体チップとの間の隙間を充填材で充填する工程と、
樹脂成型時に前記半導体チップの裏面と接するチップ接触面が該チップ接触面の周囲に位置する樹脂成型面に対して凹部である上型と前記基板が載置された下型とを押圧した状態で、前記上型と前記基板との間に形成された空間に、前記充填材とは異なる封止樹脂を充填する工程と、
を備え、
前記封止樹脂を充填する工程において、
封止樹脂の上面より低い凹部を形成するために前記チップ接触面の近傍の樹脂成型面に溝成型部が設けられている前記上型であって、前記下型に押圧された状態で前記半導体チップの側面の上端部を遮蔽する前記上型を用いることを特徴とする半導体装置の製造方法。 Flip-chip mounting a semiconductor chip face-down on a substrate provided with a wiring pattern;
Filling a gap between the substrate and the semiconductor chip with a filler;
In a state where the chip contact surface in contact with the back surface of the semiconductor chip during resin molding presses the upper mold that is a recess and the lower mold on which the substrate is placed against the resin molding surface positioned around the chip contact surface Filling a space formed between the upper mold and the substrate with a sealing resin different from the filler;
With
In the step of filling the sealing resin,
The upper mold in which a groove molding portion is provided on a resin molding surface in the vicinity of the chip contact surface in order to form a recess lower than the upper surface of the sealing resin, and the semiconductor is pressed against the lower mold A method of manufacturing a semiconductor device, characterized by using the upper mold that shields an upper end portion of a side surface of a chip.
JP2006167624A 2006-06-16 2006-06-16 Semiconductor device and manufacturing method of semiconductor device Expired - Fee Related JP4963879B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006167624A JP4963879B2 (en) 2006-06-16 2006-06-16 Semiconductor device and manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006167624A JP4963879B2 (en) 2006-06-16 2006-06-16 Semiconductor device and manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
JP2007335740A JP2007335740A (en) 2007-12-27
JP4963879B2 true JP4963879B2 (en) 2012-06-27

Family

ID=38934901

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006167624A Expired - Fee Related JP4963879B2 (en) 2006-06-16 2006-06-16 Semiconductor device and manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP4963879B2 (en)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5169964B2 (en) * 2009-04-10 2013-03-27 株式会社デンソー Mold package mounting structure and mounting method
JP5711472B2 (en) 2010-06-09 2015-04-30 新光電気工業株式会社 WIRING BOARD, MANUFACTURING METHOD THEREOF, AND SEMICONDUCTOR DEVICE
JP5617548B2 (en) 2010-11-11 2014-11-05 ソニー株式会社 Manufacturing method of semiconductor device
US9559064B2 (en) 2013-12-04 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control in package-on-package structures
JP2014220534A (en) * 2014-08-26 2014-11-20 株式会社東芝 Method for manufacturing semiconductor device
US10231338B2 (en) * 2015-06-24 2019-03-12 Intel Corporation Methods of forming trenches in packages structures and structures formed thereby
US10586751B2 (en) * 2017-08-03 2020-03-10 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11220077A (en) * 1997-10-15 1999-08-10 Toshiba Corp Semiconductor device and manufacture of the semiconductor device
JP2002009096A (en) * 2000-06-20 2002-01-11 Apic Yamada Corp Method and apparatus for resin sealing

Also Published As

Publication number Publication date
JP2007335740A (en) 2007-12-27

Similar Documents

Publication Publication Date Title
JP4827851B2 (en) Semiconductor device and manufacturing method of semiconductor device
KR101982040B1 (en) Fan-out semiconductor package
JP5598787B2 (en) Manufacturing method of stacked semiconductor device
JP5183949B2 (en) Manufacturing method of semiconductor device
JP4589269B2 (en) Semiconductor device and manufacturing method thereof
JP5932056B2 (en) Method for manufacturing a substrate core layer
KR20100044703A (en) Semiconductor device and method of manufacturing the same
TWI495026B (en) Package substrate, package structure and methods for manufacturing same
KR20110085481A (en) Stacked semiconductor package
JP4963879B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2010177597A (en) Semiconductor module and portable device
JP2008218979A (en) Electronic packaging and manufacturing method thereof
JP6764666B2 (en) Semiconductor devices and methods for manufacturing semiconductor devices
CN101859752A (en) Stack package structure and manufacture method thereof with chip embedded and silicon through hole crystal grain
CN110858576B (en) Flip chip package substrate and method for fabricating the same
CN110571201B (en) High-heat-dissipation fan-out type three-dimensional heterogeneous double-sided plastic package structure and preparation method thereof
CN110459521B (en) Flip chip package substrate and electronic package
CN103972111A (en) Formation method of lead frame structure
JP5404513B2 (en) Manufacturing method of semiconductor device
JP6713289B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP4335263B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2009135391A (en) Electronic device and method of manufacturing the same
CN210575901U (en) Board-level fan-out packaging structure with high heat dissipation performance
JP4887170B2 (en) Manufacturing method of semiconductor device
TW202023330A (en) Package structure and manufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090409

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090813

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20101126

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101214

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20110127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111129

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120117

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120321

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120327

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150406

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees