JP4961030B2 - 二重正帰還電圧制御発振器 - Google Patents

Description

本発明は、電圧制御発振器に関し、特に、低供給電圧の性能でのマイクロ波帯域における電圧制御発振器の効率を向上させるための二重正帰還電圧制御発振器に関する。

無線通信技術が繁栄している。無線通信システムに適用される受信機および送信機の品質の決定因子は、電圧制御発振器（ＶＣＯ）から生成される可変周波数信号の質によって決定される。さらに、電圧制御発振器は、通常、信号生成器において適用される。

ＶＣＯは、入力電圧により発振周波数が制御されるように設計される電子的発振器である。発振の周波数は、印加される直流（ＤＣ）電圧によって変更される。一方、変調信号が、また、周波数変調を生じるようにＶＣＯに供給されることが可能である。

しかしながら、標準電圧において設計される従来の電圧制御発振器は、コイル−コンデンサ（一般的にはＬＣ）タンクの寄生抵抗をオフセットするための負抵抗生成回路を用いる。負抵抗生成回路は、ｎ型金属酸化膜半導体電界効果トランジスタ（一般的にはＮＭＯＳとも記す）またはｐ型金属酸化膜半導体（一般的にはＰＭＯＳとも記す）の交差結合ペア回路、片端発振回路、またはコルピッツ回路のようなものである。または、従来の電圧制御発振器は、ＮＭＯＳ−ＰＭＯＳ構造を有する相補的な交差結合ペア回路などの二重負抵抗生成回路を用いる。

上記二重負抵抗生成回路の回路タイプは、低電圧の設計に基づくものではない。それゆえ、上記の各方法は、低電圧設計において、オフセットのための大きな直流電圧が必要となるので、消費電力が増加する。一方、低電圧のため、上記電圧制御発振器における信号とノイズの比率（ＳＮＲ）は減少し、位相ノイズへの性能が減衰されてしまう。

その結果、低電圧での稼動において、位相ノイズとＶＣＯの電力とを低減する方法が重要な問題となる。

本発明の目的は、低供給電圧の実行でのマイクロ波帯域における電圧制御発振器の効率を向上させるための発振回路および交差結合ペア回路を提供することである。

本発明の他の目的は、より多くの電力を節約するために、直流電流のより少ない消費において、二重負抵抗を生成するための発振回路および交差結合ペア回路を提供することである。

１つの側面では、本発明は、発振回路および交差結合ペア回路を有する二重正帰還電圧制御発振器を提供する。

発振回路は、第１トランジスタと、第２トランジスタと、コイルと、複数の各コンデンサとを有する。第１トランジスタのゲートと、第２トランジスタのゲートとは、互いに対向し、コイルにおける２つの各ポイントに結合される。コイルと各コンデンサとは、ＬＣタンクとして形成される。ＬＣタンクの各コンデンサは、発振回路の第１出力および第１トランジスタのソースに電気的に接続される第１コンデンサと、発振回路の第２出力および第２トランジスタのソースに電気的に接続される第２コンデンサと、第３トランジスタのドレインおよびグランドに電気的に接続される第１可変コンデンサと、第４トランジスタのドレインおよびグランドに電気的に接続される第２可変コンデンサとを含む。

交差結合ペア回路は、第３トランジスタと第４トランジスタとを有する。第３トランジスタのゲートおよび第４トランジスタのゲートは、コイルにおける２つのポイントに交差結合され、第３トランジスタのゲートは、第２トランジスタのゲートと結合され、第４トランジスタのゲートは、第１トランジスタのゲートに結合されている。第３トランジスタのドレインは、第１トランジスタのソースに結合され、第４トランジスタのドレインは、第２トランジスタのソースに結合されている。第３トランジスタのソースおよび第４トランジスタのソースは、接地（グランドに接続）されている。

一実施形態では、供給電圧を提供する電圧源をさらに含む。第１トランジスタのドレイン、第２トランジスタのドレインおよびコイルは、電圧源に結合されている。

本発明の他の目的、特徴および有利な点は、本発明の実施形態によって開示されるさらなる技術的特徴から理解できるであろう。これらの技術的特徴は、本発明の好ましい実施形態として示し説明されるが、これは本発明を実施するために最良の状態で研究された形態の単なる例示である。

二重正帰還電圧制御発振器の回路図である。

本発明の範囲から逸脱しない程度に他の実施形態が用いられてもよく、構造的に変化させてもよいことは理解できるであろう。また、本明細書において用いられる表現および用語は説明目的のものであって、限定的なものとして解釈してはならないことも理解できるであろう。本明細書において用いられる“含む”、“備える”、または“有する”およびこれらの変形は、以下に列挙する項目と、追加の項目と同様に、これらと同等な項目をも包含することを意図している。特に限定されない限り、“接続される”および“結合される”およびそれらの変形は、広い意味合いで用いられ、直接および間接の接続、結合および搭載の意味を包含する。

二重正帰還電圧制御発振器１０の回路図を模式的に示した図１を参照する。二重正帰還電圧制御発振器１０は、発振回路と、ＮＭＯＳ交差結合ペア回路３０とを含む。上記発振回路は、第１トランジスタＭ１と、第２トランジスタＭ２と、コイルＬｃと、複数の各コンデンサＣ１、Ｃ２、Ｃｖａｒ１およびＣｖａｒ２とを含む。上記発振回路は、２つの相補的なコルピッツ回路２０、２１からなる。コイルＬｃは、２つのコルピッツ回路２０、２１の間に共有されている。ＮＭＯＳ交差結合ペア回路３０は、第３トランジスタＭ３および第４トランジスタＭ４を含む。

２つのコルピッツ回路２０、２１およびＮＭＯＳ交差結合ペア回路３０は、カスケードに配置されている。２つのコルピッツ回路２０、２１およびＮＭＯＳ交差結合ペア回路３０における直流電流（ＤＣ）のバイアス電流は、同一の電流路にある。直流電流は、電力を節約するために２つのコルピッツ回路２０、２１およびＮＭＯＳ交差結合ペア回路３０によって共有されている。上記第１トランジスタＭ１、上記第２トランジスタＭ２、上記第３トランジスタＭ３および上記第４トランジスタＭ４は、ｎ型電界効果トランジスタである。

ＬＣタンクは、コイルＬｃおよび各コンデンサＣ１、Ｃ２、Ｃｖａｒ１、Ｃｖａｒ２を含む。二重正帰還電圧制御発振器１０の発振周波数は、上記ＬＣタンクによって制御される。

一実施形態では、電圧源は、供給電圧Ｖｄｄを提供する。第１トランジスタＭ１のドレイン、第２トランジスタＭ２のドレインおよびコイルＬｃは、電圧源に結合されている。第１トランジスタＭ１のゲートおよび第２トランジスタＭ２のゲートは、互いに対向し、コイルＬｃにおける２つの各ポイントＮ１、Ｎ２と結合される。第３トランジスタＭ３のゲートおよび第４トランジスタＭ４のゲートは、それぞれ、コイルＬｃにおける２つの各ポイントＮ２、Ｎ１と交差結合され、供給電圧Ｖｄｄにてバイアスされる。２つのコルピッツ回路２０、２１およびＮＭＯＳ交差結合ペア回路３０のカスケード構造を用いて、回路における必要な電圧ヘッドルームを低減することができ、低供給電圧の目的を達成する。これにより、第３トランジスタＭ３のゲートは、ポイントＮ２を介して第２トランジスタＭ２のゲートに結合され、第４トランジスタＭ４のゲートは，ポイントＮ１を介して第１トランジスタＭ１のゲートへ結合される。第３トランジスタＭ３のドレインは、ポイントＮ３を介して第１トランジスタＭ１のソースに結合され、第４トランジスタＭ４のドレインは、ポイントＮ４を介して第２トランジスタＭ２のソースに結合される。第３トランジスタＭ３のソースおよび第４トランジスタＭ４のソースは、ポイントＮ５に結合される。

さらに、ＬＣタンクの第１コンデンサＣ１は、発振回路の第１出力および第１トランジスタＭ１のソースに電気的に接続される。第２コンデンサＣ２は、発振回路の第２出力および第２トランジスタＭ２のソースに電気的に接続される。第２可変コンデンサＣｖａｒ１は、第３トランジスタＭ３のドレインおよびグランドに電気的に接続される。第２可変コンデンサＣｖａｒ２は、第４トランジスタＭ４のドレインおよびグランドに電気的に接続される。

一実施形態では、第５トランジスタＭ５は、さらに、電流源４０として含まれている。第５トランジスタＭ５のドレインは、第３トランジスタＭ３のソースおよび第４トランジスタＭ４のソースに結合されている。電流源４０は、バイアス電圧Ｖｂｉａｓを介して、２つのコルピッツ回路２０、２１およびＮＭＯＳ交差結合ペア回路３０にＤＣバイアス電流を提供する。直流電流の流れは、全ての種類の回路の任意の仕様に適用するための第５トランジスタＭ５によって制御される。

他の実施形態では、第５トランジスタＭ５を除去することによって、第３トランジスタＭ３のソースおよび第４トランジスタＭ４のソースは、ポイントＮ５を介して接地され、バイアス電圧Ｖｂｉａｓは、ゼロになる。したがって、二重正帰還電圧制御発振器１０の合計電力は低減される。

２つのコルピッツ回路２０、２１は、第１正帰還ループを提供し、第１正帰還ループは、第１負抵抗と等価なものである。第３トランジスタＭ３および第４トランジスタＭ４を有するＮＭＯＳ交差結合ペア回路３０は、第２正帰還ループを提供し、第２正帰還ループは、第２負抵抗と等価なものである。２つのコルピッツ回路２０、２１およびＮＭＯＳ交差結合ペア回路３０によって生成される上記２つの各負抵抗は、ＬＣタンクの寄生抵抗に対して並列に接続されている。このため、２つの各負抵抗は、ＬＣタンクの寄生抵抗をオフセットする。

２つのコルピッツ回路２０、２１およびＮＭＯＳ交差結合ペア回路３０によって２つの各負抵抗が生成されるので、低電圧の稼動時において、および、直流電流の共有において、高い負抵抗が二重正帰還電圧制御発振器１０によって生成される。このため、二重正帰還電圧制御発振器１０は、より低い電力下で発振可能である。さらに、２つのコルピッツ回路２０、２１およびＮＭＯＳ交差結合ペア回路３０の二重正帰還ループにおいて、発振回路の等価ループゲインを上昇させ、位相ノイズを改善させるための出力信号振幅が増加される。

とりわけ、上記の各実施形態は以下の有利な各点を有する。

１．２つの相補的なコルピッツ回路２０、２１の信号対称性によって、二重正帰還電圧制御発振器１０の位相ノイズが、マイクロ波帯域において低減される。

２．ＮＭＯＳ交差結合ペア回路３０によって、二重正帰還電圧制御発振器１０の合計電力が、マイクロ波帯域で低減される。

３．２つの相補的なコルピッツ回路２０、２１およびＮＭＯＳ交差結合ペア回路３０の信号対称性によって、マイクロ波帯域において二重正帰還電圧制御発振器１０の供給電圧が低減される。

本発明の好ましい実施形態についての上記説明は、解説および説明の目的でなされたものである。網羅的なものにしようという意図もなく、発明を特定の形態または開示の例示的実施形態に限定する意図もない。したがって、上記の説明は、限定的なものというよりはむしろ説明的なものとして見なされるべきである。当然ながら、当業者であれば多くの改変や変形を明らかに思いつくことができる。本発明の原理および実用に際して最良の形態を最もよく説明するために上記実施形態が選択され説明されてきた。これにより、様々な実施形態について、また、特定の使用または実施にふさわしい様々な改変について、当業者が本発明を理解することが可能となる。本発明の範囲は、添付の請求項と、特に記載の無い場合に最も広い適切な意味合いにおいて全ての用語が示される等価なものによって規定されることが意図される。このため、“発明”、“本発明”等の用語は、必ずしも請求項の範囲を特定の実施形態に限定せず、本発明における特定の好ましい例示的実施形態への言及は、発明に対する限定を包含せず、そのような限定は推測されるべきものでもない。本発明は、添付の請求項の精神および範囲によってのみ限定される。本開示の要約を、要約を必要とするルールに則って記載する。これによって、読者は本開示から任意の特許についての技術的開示の主題を素早く確認することができる。要約は、請求項の範囲または意味を解釈または限定するために用いられるものではないということを理解されたい。記載される有利な点および利益のいずれも、本発明の全ての実施形態に適用されるわけではない。以下の請求項によって規定されるような、本発明の範囲を逸脱しない程度に、当業者によって説明される実施形態において変形がなされてもよい。さらに、本開示における要素および組成について、これらが以下の請求項に明確に文言されているかどうかに関わらずに公にするという意図はない。

１０ 二重正帰還電圧制御発振器
２０、２１ コルピッツ回路
３０ ＮＭＯＳ交差結合ペア回路
４０ 電流源
Ｃ１、Ｃ２、Ｃｖａｒ１、Ｃｖａｒ２ コンデンサ
Ｌｃ コイル
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５ トランジスタ
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５ ポイント

Claims (6)

1. 発振回路と、交差結合ペア回路とを備え
   上記発振回路は、第１トランジスタと、第２トランジスタと、コイルと、複数の各コンデンサとを含み、
   上記第２トランジスタのゲートと上記第１トランジスタのゲートとは対向し、上記第１トランジスタおよび上記第２トランジスタの各ゲートは、それぞれ、上記コイルにおける２つの各ポイントに結合され、上記コイルおよび上記各コンデンサは、ＬＣタンクとして形成され、
   上記交差結合ペア回路は、第３トランジスタおよび第４トランジスタを含み、
   上記第３トランジスタのゲートおよび上記第４トランジスタのゲートが上記コイルにおける上記２つの各ポイントと結合され、上記第３トランジスタのゲートは、上記第２トランジスタのゲートに結合され、上記第４トランジスタのゲートは、上記第１トランジスタのゲートに結合され、上記第３トランジスタのドレインは、上記第１トランジスタのソースに結合され、上記第４トランジスタのドレインは、上記第２トランジスタのソースに結合されている、二重正帰還電圧制御発振器。
2. 供給電圧を提供する電圧源をさらに備え、
   上記第１トランジスタのドレイン、上記第２トランジスタのドレインおよび上記コイルが、上記電圧源に結合されている、請求項１に記載の二重正帰還電圧制御発振器。
3. 上記ＬＣタンクの各コンデンサは、
   上記発振回路の第１出力と、上記第１トランジスタのソースとの間に電気的に接続されている第１コンデンサと、
   上記発振回路の第２出力と、上記第２トランジスタのソースとの間に電気的に接続される第２コンデンサと、
   上記第３トランジスタのドレインとグランドとの間に電気的に接続されている第１可変コンデンサと、
   上記第４トランジスタのドレインと上記グランドとの間に電気的に接続されている第２可変コンデンサとを含む、請求項１に記載の二重正帰還電圧制御発振器。
4. 上記第３トランジスタのソースおよび上記第４トランジスタのソースが接地されている、請求項１に記載の二重正帰還電圧制御発振器。
5. 上記発振回路および上記交差結合ペア回路にバイアス電流を提供する電流源としての第５トランジスタをさらに備え、
   上記第５トランジスタのドレインは、上記第３トランジスタのソースおよび上記第４トランジスタのソースに結合されている、請求項１に記載の二重正帰還電圧制御発振器。
6. 上記第１トランジスタ、上記第２トランジスタ、上記第３トランジスタおよび上記第４トランジスタは、ｎ型電界効果トランジスタである、請求項１に記載の二重正帰還電圧制御発振器。

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