JP4959174B2 - 半導体実装方法 - Google Patents
半導体実装方法 Download PDFInfo
- Publication number
- JP4959174B2 JP4959174B2 JP2005324218A JP2005324218A JP4959174B2 JP 4959174 B2 JP4959174 B2 JP 4959174B2 JP 2005324218 A JP2005324218 A JP 2005324218A JP 2005324218 A JP2005324218 A JP 2005324218A JP 4959174 B2 JP4959174 B2 JP 4959174B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal surface
- semiconductor chip
- capillary tool
- convex
- mounting method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/78—Apparatus for connecting with wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/78—Apparatus for connecting with wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/78—Apparatus for connecting with wire connectors
- H01L2224/7825—Means for applying energy, e.g. heating means
- H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
- H01L2224/78301—Capillary
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
- H01L2224/85201—Compression bonding
- H01L2224/85205—Ultrasonic bonding
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
中でも、プリント配線基板の回路形成面に半導体チップの回路形成面を対向させ、スタッドバンプなどの金属電極を介して重ね合わせることで導通をとるフェイスダウン実装工法は、プリント配線基板の端子面と半導体チップの裏面を対向させ、ワイヤーボンディングによって金属細線を引き出すことで両端子を接続するフェイスアップ実装と比較して、半導体チップおよび実装構造全体のさらなる小型化が可能であり、幅広く利用されている。
(実施の形態1)
図1と図2は本発明の半導体実装方法の(実施の形態1)を示す。
D2 ≧ D1
となるように凸部131の直径D2を決めることで、キャピラリツールの平坦部分21によって押し付けられる金属ボール31の全領域においての高さが“H1+H2”となり、より適切に配線層12へのダメージが軽減される。
図3は本発明の(実施の形態2)を示す。
(実施の形態1)の凸部131は、直径部分にエッジ14をもつ形状にしたが、図3に示すように、なめらかな曲線形状で形成することによって、配線層12へのダメージをより緩和することが可能である。具体的には、前記エッジ14の部分に形成した曲率をR2とした場合、凸部131の高さH2に対して
R2 = H2/2
となるよう凸部131を形成する。好ましくは、R2はH2の3割から7割の範囲にあればよい。
図4は本発明の(実施の形態3)を示す。
(実施の形態1)の凸部131は、直径部分にエッジ14をもつ形状にしたが、図4に示すように、テーパ加工の傾斜面16としても同様の効果を期待できる。図4では前記エッジ14の部分にテーパ角度を45度として凸部131を形成している。
図5は本発明の(実施の形態4)を示す。
(実施の形態1)では図1(a)では端子面13に凸部131を形成したが、この実施の形態では図5(a)(b)に示すように端子面13に凹部132を形成した点が異なっている。キャピラリツール2を下降させて金属ボール31を端子面13に押し付けた状態で任意の高さH1になるまで超音波振動を与える工程は、金属ボール31を凹部132に押し付けた状態で超音波振動を与えることによって、金属ボール31を変形させながら端子面13と結合させる。その他は(実施の形態1)と同じである。ここでは凹部132は直径部分にエッジ15をもつ形状にした。
D3 ≦ D1
となるように決めることで、キャピラリツールの平坦部分21によって押し付けられる金属ボール31全領域において端子面の厚みがH3だけ厚くなり、より適切に配線層12へのダメージが軽減される。
図6は本発明の(実施の形態5)を示す。
(実施の形態4)の凹部132は、直径部分にエッジ15をもつ形状にしたが、図6に示すように、なめらかな曲線形状で形成することによって、配線層12へのダメージをより緩和することが可能である。具体的には、前記エッジ15の部分に形成した曲率をR3とした場合、凹部132の高さH3に対して
R3 = H3/2
凹部131を形成している。好ましくは、R3はH3の3割から7割の範囲にあればよい。
図7は本発明の(実施の形態6)を示す。
(実施の形態4)の凹部132は、直径部分にエッジ15をもつ形状にしたが、図8に示すように、テーパ加工の傾斜面16としても同様の効果を期待できる。図7では前記エッジ15の部分にテーパ角度を45度として凹部132を形成している。好ましい範囲は、30度から50度である。その他は(実施の形態5)と同じである。
図8は本発明の(実施の形態7)を示す。
図8(a)は(実施の形態1)の端子面13に形成されていた凸部131の上および周囲に凸部131よりも微細な凹凸パターン133を形成し、凸部131に金属ボール31を押し付けてボンディングして突起状電極を形成する。
なお、(実施の形態7)は図3に示した(実施の形態2)または図4に示した(実施の形態3)においても同様に実施できる。
図9は本発明の(実施の形態8)を示す。
図9(a)は(実施の形態4)の端子面13に形成されていた凹部132の上および周囲に凹部131よりも微細な凹凸パターン133を形成し、凹部132に金属ボール31を押し付けてボンディングして突起状電極を形成する。
なお、(実施の形態8)は図6に示した(実施の形態5)または図7に示した(実施の形態6)においても同様に実施できる。
2 キャピラリツール
3 金属細線
11 シリコン
12 配線層
13 端子面
21 キャピラリツールの平坦部分
31 金属ボール
32A 突起状電極
H1 金属ボールの押し付け高さ
D1 キャピラリツール平坦部分の内径
131 端子面13に設けられた凸部
H2 凸部の高さ
D2 凸部の直径
R2 凸部のエッジ部分14に設けた曲面形状の曲率
132 端子面13に設けられた凹部
H3 凹部の高さ
D3 凹部の直径
R3 凹部のエッジ部分15に設けた曲面形状の曲率
Claims (3)
- 半導体チップの回路形成面に電極材料(31)をキャピラリツール(2)の平坦部分(21)によって押し付けてボンディングして突起状電極(32A)を形成するに際し、
半導体チップの回路形成面の端子面(13)に、上面の直径(D2)が前記突起状電極(32A)の台座部分の内径(D1)以上で高さがH2の凸部(131)を形成し、
前記キャピラリツール(2)の下降に伴って前記電極材料(31)を前記凸部(131)に押し付けて、前記電極材料(31)を前記凸部(131)に沿った形で変形させながら前記キャピラリツール(2)の平坦部分(21)から端子面13までの距離がH1となる最終の押込み高さにまで前記キャピラリツール(2)を移動させて、前記平坦部分(21)によって押し付けられた前記電極材料(31)の全領域においての高さが“H1+H2”になるようボンディングする
半導体実装方法。 - 前記凸部(131)の上には、前記凸部よりも微細な凹凸パターン(133)が形成されている
請求項1記載の半導体実装方法。 - 上面の直径(D2)が30〜70μmの凸部(131)の上にのみに表面粗さが2〜5μmの凹凸パターン(133)を形成し、この凸部(131)に電極材料(31)をキャピラリツール(2)の平坦部分(21)によって押し付けてボンディングして突起状電極(32A)を形成する
請求項1記載の半導体実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005324218A JP4959174B2 (ja) | 2005-11-09 | 2005-11-09 | 半導体実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005324218A JP4959174B2 (ja) | 2005-11-09 | 2005-11-09 | 半導体実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007134418A JP2007134418A (ja) | 2007-05-31 |
JP4959174B2 true JP4959174B2 (ja) | 2012-06-20 |
Family
ID=38155848
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005324218A Expired - Fee Related JP4959174B2 (ja) | 2005-11-09 | 2005-11-09 | 半導体実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4959174B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102120562B (zh) * | 2010-11-09 | 2013-05-15 | 北京理工大学 | 芯片键合辅助加压装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5882526A (ja) * | 1981-11-11 | 1983-05-18 | Toshiba Corp | 半導体装置 |
JPH0425037A (ja) * | 1990-05-16 | 1992-01-28 | Nec Kyushu Ltd | 半導体素子 |
JP3252745B2 (ja) * | 1997-03-31 | 2002-02-04 | 関西日本電気株式会社 | 半導体装置およびその製造方法 |
JP3335562B2 (ja) * | 1997-08-20 | 2002-10-21 | 富士通株式会社 | 半導体チップ接続バンプ形成方法 |
JP3819806B2 (ja) * | 2002-05-17 | 2006-09-13 | 富士通株式会社 | バンプ電極付き電子部品およびその製造方法 |
-
2005
- 2005-11-09 JP JP2005324218A patent/JP4959174B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007134418A (ja) | 2007-05-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4298665B2 (ja) | ワイヤボンディング方法 | |
TW564528B (en) | Flip chip interconnection structure and method for forming same | |
JP5187714B2 (ja) | 半導体チップの電極接続構造 | |
JP2003243436A (ja) | バンプの形成方法、バンプ付き半導体素子及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2010278382A (ja) | リードフレーム、半導体装置及びそれらの製造方法 | |
US9508673B2 (en) | Wire bonding method | |
JP2008135719A (ja) | 半導体モジュール、半導体モジュールの製造方法および携帯機器 | |
JP4959174B2 (ja) | 半導体実装方法 | |
JP2012109419A (ja) | 半導体装置 | |
JP4369401B2 (ja) | ワイヤボンディング方法 | |
JP2606606B2 (ja) | 半導体装置の製造方法 | |
JP2007266062A (ja) | 半導体装置の製造方法 | |
JP4041045B2 (ja) | 超音波フリップチップ接合方法 | |
JPH10135218A (ja) | バンプ及びバンプ形成方法 | |
JP2008053406A (ja) | 半導体装置およびその製造方法 | |
WO2012053131A1 (ja) | 半導体装置及びその製造方法 | |
JP2007324211A (ja) | バンプ状接続部材の形成方法 | |
JP5195715B2 (ja) | 半導体装置の部品実装方法、及び半導体装置の実装部品 | |
JP2012004464A (ja) | 半導体装置、半導体装置の製造方法及び半導体装置の製造装置 | |
JPS63129635A (ja) | バンプ付基板 | |
JP2007234960A (ja) | 電子デバイスおよびその製造方法 | |
JP2003282629A (ja) | 超音波フリップチップ実装方法 | |
JPH10199913A (ja) | ワイヤボンディング方法 | |
JP2005191270A (ja) | 半導体装置の製造方法 | |
JPH09129645A (ja) | バンプ電極形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080430 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080616 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110906 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111107 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111129 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120130 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120221 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120321 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150330 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |