JP4950465B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、半導体装置とその製造方法、詳しくは、シリコンウエハー上に金属・シリコン結晶の薄膜成長による電子回路を形成した半導体構造を持ち、あるいはそれを利用した半導体装置とその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a semiconductor structure in which an electronic circuit is formed on a silicon wafer by thin film growth of a metal / silicon crystal or a manufacturing method using the same. is there.
近年、携帯電話用のシステムLSIやメモリーカードなどの信号処理の半導体装置に見られるように、高性能化、高機能化に伴い素子数が多くなり、携帯電話などの小型化の上で半導体装置を実装するスペースが問題になっている。 In recent years, as seen in signal processing semiconductor devices such as system LSIs and memory cards for mobile phones, the number of elements has increased along with higher performance and higher functionality. The space to implement is a problem.
従来、このような電子機器の高機能、高性能化および小型化を実現するために、ICチップなどを回路基板に直接実装するいわゆるフリップチップ実装が一般化し、それによる積層パッケージ化がなされている。 Conventionally, so-called flip chip mounting, in which an IC chip or the like is directly mounted on a circuit board, has been generalized in order to realize high functionality, high performance, and downsizing of such electronic devices, and a stacked package has been made thereby. .
例えば、システムLSIやメモリーなどの半導体装置の積層パッケージには図11に示すようなパッケージ オン パッケージ(POP)がある。このPOPはシリコン基板のベース部aと電気回路部bとからなる通常の単位半導体装置cをマザーボード用の回路基板dの上にインターポーザ用の回路基板eを介し積層している。インターポーザ用の回路基板eに単位半導体装置cを相互の電極f、g間で接合して実装しておき、この単位半導体装置cを実装したインターポーザ用の回路基板eとマザーボード用の回路基板dとを相互の電極j、k間で銅ボールlを介し半田接合し、インターポーザ用の回路基板eどうしを相互の電極j、j間で銅ボールlを介し半田接合している。 For example, a stacked package of a semiconductor device such as a system LSI or a memory includes a package on package (POP) as shown in FIG. In this POP, a normal unit semiconductor device c composed of a base part a and an electric circuit part b of a silicon substrate is laminated on a circuit board d for a mother board via a circuit board e for an interposer. A unit semiconductor device c is mounted on the interposer circuit board e by bonding between the electrodes f and g, and the interposer circuit board e and the motherboard circuit board d on which the unit semiconductor device c is mounted. Are solder-bonded between the mutual electrodes j and k via the copper balls l, and the interposer circuit board e is solder-bonded between the mutual electrodes j and j via the copper balls l.
ここで、単位半導体装置cの電極fは、例えばアルミ電極上にワイヤボンディングによる突起を形成したもので、インターポーザ用の回路基板eの金メッキした銅の電極gと接触させて金属間接合することにより実装している。この単位半導体装置cとインターポーザ用の回路基板eとの電極f、gどうしの金属間接合は例えば、電極gの表面の汚染物をプラズマにより除去し、超音波エネルギーを印加しながら圧接することで、それぞれの金上の汚染物が除去されることで達成され、この接合部まわりをエポキシ樹脂hにより封止することで接合の信頼性を高めている。 Here, the electrode f of the unit semiconductor device c is formed by, for example, forming a protrusion by wire bonding on an aluminum electrode, and is brought into contact with a gold-plated copper electrode g of a circuit board e for an interposer to be bonded between metals. Implemented. For example, the metal-to-metal bonding between the electrodes f and g of the unit semiconductor device c and the circuit board e for interposer is performed by removing contaminants on the surface of the electrode g using plasma and applying pressure while applying ultrasonic energy. This is achieved by removing contaminants on each gold, and the reliability of the joint is enhanced by sealing the periphery of the joint with an epoxy resin h.
また、マザーボード用の回路基板dとインターポーザ用の回路基板eとの電極f、gどうし、インターポーザ用の回路基板e間の電極j、kどうし、の銅ボールlを介した半田接合は、それぞれの半田接合部の銅ボールlを、その上側となるインターポーザ用の回路基板eの電極jの側に、印刷付与した高融点のクリーム半田mを介し、このクリーム半田mの250〜270℃ピークの加熱炉でのリフローを伴い予め接合しておき、この予め接合した半田ボールlを、この半田ボールlと対向するマザーボード用の回路基板dおよびインターポーザ用の回路基板e側の電極j、kに対し、それらに予め印刷しておいた低融点のクリーム半田nを介し、前記の場合よりもピーク温度の低い加熱路でのクリーム半田nだけのリフローを伴い接合することで達成される。 Also, solder bonding of the electrodes f and g between the circuit board d for the motherboard and the circuit board e for the interposer, and the electrodes j and k between the circuit boards e for the interposer via the copper balls l is performed respectively. The solder solder joint copper ball l is heated on the upper side of the electrode j of the circuit board e for interposer via the high melting point cream solder m provided with printing, and the cream solder m is heated at a peak of 250 to 270 ° C. Pre-joined with reflow in the furnace, this pre-joined solder ball l is connected to the circuit board d for the motherboard and the electrode j, k on the side of the circuit board e for the interposer facing the solder ball l. Join them with reflow of only the cream solder n in the heating path whose peak temperature is lower than the above case, through the low melting point cream solder n printed in advance on them. It is achieved by.
また、マザーボード用の回路基板dとインターポーザ用の回路基板e、インターボーザ用の回路基板eどうし、の電気的な接合を、それらの間に介在させている絶縁層の貫通孔、いわゆるビアホールに充填したビアポストを通じて行う方法や、導電性接着剤で接合する積層方法も知られている(例えば、特許文献1参照。)。 Also, the electrical connection between the circuit board d for the motherboard, the circuit board e for the interposer, and the circuit board e for the interposer is filled in the through-holes of the insulating layer interposed between them, so-called via holes. There are also known a method of performing via via posts and a lamination method of bonding with a conductive adhesive (for example, see Patent Document 1).
一方、高速かつ低消費電力の半導体装置を形成するための基板として歪みシリコン層を有する基板があり、既に提案されているものでは、シリコン基板中に大量の酸素イオンを打ち込みシリコン基板中に埋め込み酸化膜を形成する方法ではシリコン基板中に多数の結晶欠陥が生じ、シリコン基板中に形成される酸化膜の品質が十分でないという問題があることに対し、シリコン基板上に分離層を形成して、その上に順にシリコン層、SiGe層、シリコン層、絶縁層を形成して第1の基板を作製し、この第1の基板をその絶縁層側で第2の基板に貼り合わせて一体にした後、これを分離層の部分で2枚に分離して第2の基板側の露出層となったシリコン層に、その下のSiGe層中のSiGeを水素アニールにより拡散させて、第2の基板側の絶縁層の上にSiGe層を有し、その上に歪みシリコン層を有した歪みSOI基板を歩留まりおよび品質よく得られるようにした技術が知られ(例えば、特許文献2参照。)、特許文献2は、また、前記歪みシリコン層上に回路素子を形成する回路素子工程を有した半導体部材の製造方法を開示している。 On the other hand, there is a substrate having a strained silicon layer as a substrate for forming a semiconductor device with high speed and low power consumption. In the proposed one, a large amount of oxygen ions are implanted into the silicon substrate and buried in the silicon substrate. In the method of forming a film, a large number of crystal defects are generated in the silicon substrate, and there is a problem that the quality of the oxide film formed in the silicon substrate is not sufficient, whereas a separation layer is formed on the silicon substrate, A silicon layer, a SiGe layer, a silicon layer, and an insulating layer are formed thereon in order to produce a first substrate, and the first substrate is bonded to the second substrate on the insulating layer side to be integrated. Then, the SiGe in the SiGe layer below is diffused by hydrogen annealing into the silicon layer which is separated into two at the separation layer and becomes the exposed layer on the second substrate side, and the second substrate side A technique is known in which a strained SOI substrate having a SiGe layer on an insulating layer and a strained silicon layer thereon can be obtained with good yield and quality (see, for example, Patent Document 2). Also discloses a method of manufacturing a semiconductor member having a circuit element step of forming a circuit element on the strained silicon layer.
ところで、特許文献2は、製造して得られた半導体部材を積層する技術につき特に開示していないが、従来からのインターポーザ用の回路基板を用いて、それらの間に配置した銅ボールやビアポスト、導電性接着剤を介し接合する積層方式を選択し適用するしかない。
しかし、前記従来のような半導体装置では、単位半導体装置をインターポーザ用の回路基板に実装したものを、銅ボール、ビアポスト、導電性接着剤を介し接合して積層する多段構造であるために、実際に信号処理をする単位半導体装置の電気回路に対し、配線および接合部が多くなり、パッケージの積層かさが高くなる。図11の従来例のように単位半導体装置を4段に積層するには0.9mm程度の厚みが必要になり、携帯電話やメモリーカードなどの一層の小型化の上で問題になっている。 However, since the conventional semiconductor device has a multi-stage structure in which a unit semiconductor device mounted on a circuit board for an interposer is joined and laminated via a copper ball, a via post, and a conductive adhesive, In addition, the number of wirings and junctions is increased with respect to the electric circuit of the unit semiconductor device that performs signal processing, and the package stacking height increases. In order to stack unit semiconductor devices in four stages as in the conventional example of FIG. 11, a thickness of about 0.9 mm is required, which is a problem for further miniaturization of cellular phones and memory cards.
本発明の目的は、電気回路部単体の状態で回路基板に実装および積層できる一層の薄型化に好適な半導体装置、および電気回路部単体の状態で回路基板に実装し、ないしは実装および積層し、一層薄型化した半導体装置と、それらの製造方法を提供することにある。 An object of the present invention is a semiconductor device suitable for further thinning that can be mounted and stacked on a circuit board in a state of a single electric circuit part, and mounted on a circuit board in a state of a single electric circuit part, or mounted and stacked, It is an object of the present invention to provide a semiconductor device with a thinner thickness and a manufacturing method thereof.
本発明の半導体装置は、また、シリコンウエハー上に、相互の絶縁と事後分離とを図る分離層を介し、金属・シリコン結晶の薄膜成長による電気回路部を、前記分離層側および反分離層側の少なくとも反分離層側に電極を有して設けられた単位半導体装置と、回路基板との組合わせよりなり、単位半導体装置が前記分離層の側とは反対の側の電極で回路基板にフェイスダウン接合されていることを別の特徴としている。 The semiconductor device of the present invention also has an electric circuit portion formed by metal / silicon crystal thin film growth on the silicon wafer via a separation layer for mutual insulation and post-separation. A unit semiconductor device provided with an electrode on at least the anti-separation layer side and a circuit board, and the unit semiconductor device faces the circuit board with an electrode on the side opposite to the separation layer side. Another feature is that it is joined down.
このような構成では、シリコンウエハー上に分離層を介し電気回路部を形成した単位半導体装置を、回路基板に実装した半導体装置とするのに、単位半導体装置の電気回路部をそれを形成する基板となったシリコンウエハー側で機械的、電気的安全を図って取り扱い、電気回路部の反分離層側にある電極を利用して、回路基板に対し直接にフェイスダウン接合することができるし、実装後の単位半導体装置の電気回路部は、背部に電極を有して他との接合のために分離層側が除去されるまでシリコンウエハーおよび分離層によって機械的、電気的に保護することができる。また、このような構成では、シリコンウエハーはその上の分離層を介し、金属・シリコン結晶の薄膜成長手法による電気回路部を形成して半導体装置を製造するための基板であった上に、形成している電気回路部を電気的、機械的に安全に取り扱う基板として働いて、電気回路部を持った半導体装置の製造はもとより、製造後の半導体装置単位の回路基板へのダウンフェースでの電極間の直接の接合を伴う実装や積層が確実に達成されるようにしながら、積層状態では下層側となる単位半導体装置の分離層側が除去されていることにより下層側の単位半導体装置を電気回路部単体の状態として上層側の単位半導体装置を基板の介在なく積層した積層構造が得られる。また、半導体装置が回路基板に実装されただけか、積層した最上層に位置されるかで、背面が露出したままとなっても、分離層およびシリコンウエハーが被覆した状態にしておくことで保護されるし、除去すれば他との接合がかさ低く行える。このような半導体装置は、シリコンウエハー上に相互の絶縁と事後分離とを図る分離層を形成する工程と、この分離層の上に金属・シリコン結晶の薄膜成長による電子回路を電極を含んで形成する工程と、を備えたことを1つの特徴とする半導体装置の製造方法によって、電気回路部の多層薄膜構造化を簡易に図り提供することができる。 In such a configuration, the unit semiconductor device in which the electric circuit portion is formed on the silicon wafer via the separation layer is used as the semiconductor device mounted on the circuit board, and the electric circuit portion of the unit semiconductor device is formed on the substrate on which the unit circuit is formed. The silicon wafer side can be handled with mechanical and electrical safety, and the electrodes on the anti-separation layer side of the electric circuit part can be used to directly face-down to the circuit board. The electric circuit portion of the later unit semiconductor device can be mechanically and electrically protected by the silicon wafer and the separation layer until the separation layer side is removed for bonding with the other, having an electrode on the back. In such a configuration, the silicon wafer is a substrate for manufacturing a semiconductor device by forming an electric circuit portion by a thin film growth method of metal / silicon crystal through a separation layer on the silicon wafer. Working as a substrate that safely and electrically handles the electrical circuit part that is being used, not only for the manufacture of semiconductor devices with the electrical circuit part, but also for the electrodes on the down face to the circuit board of the semiconductor device unit after manufacture In the stacked state, the separation layer side of the unit semiconductor device which is the lower layer side is removed, so that the unit circuit device on the lower layer side is removed from the electric circuit unit. As a single unit, a stacked structure is obtained in which unit semiconductor devices on the upper layer side are stacked without a substrate. Whether the semiconductor device is just mounted on the circuit board or positioned on the uppermost layer of the stack and the back surface remains exposed, it is protected by keeping the isolation layer and silicon wafer covered However, if it is removed, the joint with the other can be made bulky. Such a semiconductor device includes a step of forming a separation layer on a silicon wafer for mutual insulation and post-separation, and an electronic circuit formed by metal / silicon crystal thin film growth on the separation layer including electrodes. By the method for manufacturing a semiconductor device characterized by comprising the step of:
このような半導体装置は、シリコンウエハー上に相互の絶縁と事後分離とを図る分離層を形成する工程と、この分離層の上に金属・シリコン結晶の薄膜成長により分離層側および反分離層側の電極を含み、少なくとも反分離層側の電極が表面から突出した電子回路を形成して単位半導体装置を得る工程と、この単位半導体装置の反分離層側の電極で回路基板にフェイスダウン接合する工程と、を備えたことを別の特徴とする半導体装置の製造方法によって、電気回路部の多層薄膜構造化を簡易に図り提供することができる。 Such a semiconductor device includes a step of forming a separation layer on a silicon wafer for mutual insulation and post-separation, and a separation layer side and an anti-separation layer side by thin film growth of a metal / silicon crystal on the separation layer. Forming a unit semiconductor device by forming an electronic circuit in which at least the electrode on the side of the anti-separation layer protrudes from the surface, and face-down bonding to the circuit board with the electrode on the side of the anti-separation layer of the unit semiconductor device By the method for manufacturing a semiconductor device having another feature that the process is provided, the multilayer structure of the electric circuit portion can be easily achieved.
この場合、単位半導体装置の電気回路部に有した少なくとも反分離層側の電極が表面から突出していることで、前記回路基板との直接の接合が、接合部まわりの相互間にギャップを有して達成され、電気回路部の他との接触防止や絶縁が図れて好的である。 In this case, since at least the electrode on the side of the anti-separation layer of the electric circuit portion of the unit semiconductor device protrudes from the surface, the direct bonding with the circuit board has a gap between the surroundings of the bonding portion. It is preferable to achieve contact prevention and insulation with the rest of the electric circuit portion.
本発明の半導体装置は、また、シリコンウエハー上に、相互の絶縁と事後分離とを図る分離層を介し、金属・シリコン結晶の薄膜成長による電気回路部を、前記分離層側および反分離層側に有した電極の少なくとも反分離層側の電極が電気回路部から突出するようにして、設けられた2つ以上の単位半導体装置と、回路基板と、からなり、単位半導体装置の1つが前記分離層の側とは反対の側の電極で回路基板にフェイスダウン接合され、この回路基板にフェイスダウン接合された単位半導体装置を最下層として、下層側の単位半導体装置の分離層側が除去された電気回路部露出面に上層側の単位半導体装置がフェイスダウン接合され、回路基板上に単位半導体装置が複数積層されていることを他の特徴としている。 The semiconductor device of the present invention also has an electric circuit portion formed by metal / silicon crystal thin film growth on the silicon wafer via a separation layer for mutual insulation and post-separation. And at least a unit semiconductor device provided so that at least the electrode on the side opposite to the separation layer protrudes from the electric circuit portion, and a circuit board. Electricity that is face-down bonded to the circuit board with the electrode opposite to the layer side, and the unit semiconductor device face-down bonded to the circuit board is the bottom layer, and the separation layer side of the lower unit semiconductor device is removed Another feature is that the upper unit semiconductor device is face-down bonded to the exposed surface of the circuit portion, and a plurality of unit semiconductor devices are stacked on the circuit board.
このような構成では、各単位半導体装置においてシリコンウエハーは、その上の分離層を介し、金属・シリコン結晶の薄膜成長手法による電気回路部を形成して半導体装置を製造するための基板、および半導体装置に形している電気回路部を電気的、機械的に安全に取り扱う基板として働き、電気回路部を持った単位半導体装置の製造、およびこの単位半導体装置の電気回路部に有する電極を利用した回路基板への直接の実装や積層を容易かつ確実に達成されるようにしながら、積層時に下層側となる単位半導体装置の分離層側を除去することで下層側の単位半導体装置を電気回路部単体の状態として上層側の単位半導体装置を基板の介在なく積層した積層構造となる。また、半導体装置が回路基板に実装しただけで、また積層した最上層に位置して、背面が露出したままとなっても、分離層およびシリコンウエハーが被覆した状態としておくことで保護されるし、除去すれば他との接合がかさ低く行える。しかも、電気回路部の少なくとも反分離層側の電極が電気回路部から突出していることにより、前記回路基板や単位半導体装置との直接の接合が、接合部まわりの相互間にギャップを有して達成され、電気回路部の他との接触防止や絶縁が図れて好的である。 In such a configuration, in each unit semiconductor device, a silicon wafer is formed on a substrate for manufacturing a semiconductor device by forming an electric circuit portion by a metal / silicon crystal thin film growth method via a separation layer thereon, and a semiconductor It works as a substrate that safely and electrically handles the electrical circuit part formed in the device, manufactures a unit semiconductor device having the electrical circuit part, and utilizes the electrodes included in the electrical circuit part of the unit semiconductor device While the direct mounting on the circuit board and the stacking can be easily and reliably achieved, the unit semiconductor device on the lower layer side is removed by removing the separation layer side of the unit semiconductor device on the lower layer side when stacking. In this state, the unit semiconductor device on the upper layer side is laminated without interposing the substrate. In addition, even if the semiconductor device is mounted on a circuit board, or even if it is located on the uppermost laminated layer and the back surface is exposed, it can be protected by being covered with the separation layer and the silicon wafer. If it is removed, joining with others can be made bulky. In addition, since at least the electrode on the anti-separation layer side of the electric circuit portion protrudes from the electric circuit portion, direct bonding with the circuit board and the unit semiconductor device has a gap between the surroundings of the bonding portion. This is preferable because it is possible to prevent or insulate the electrical circuit unit from other parts.
このような半導体装置は、シリコンウエハー上に相互の絶縁と事後分離とを図る分離層を形成する工程と、この分離層の上に薄膜成長による電子回路を分離層側および反分離層側の電極を含み、少なくとも反分離層側の電極が表面に突出した電子回路を形成して単位半導体装置を得る工程と、この単位半導体装置の反分離層側の電極で回路基板にフェイスダウン接合する工程と、この回路基板にフェイスダウン接合した単位半導体装置を最下層として、下層側の単位半導体装置の分離層側を除去して露出させた回路層に上層側の単位半導体装置を反分離層側の電極でフェイスダウン接合することを1回以上行い、回路基板上に単位半導体装置を複数積層する工程と、を備えたことを他の特徴とする半導体装置の製造方法によって、電気回路部の多層薄膜構造化を簡易に図り提供することができる。 Such a semiconductor device includes a step of forming a separation layer on a silicon wafer for mutual insulation and post-separation, and an electronic circuit formed by thin film growth on the separation layer and electrodes on the separation layer side and the anti-separation layer side. Forming a unit semiconductor device by forming an electronic circuit in which at least the electrode on the side of the anti-separation layer protrudes from the surface, and a step of face-down bonding to the circuit board with the electrode on the side of the anti-separation layer of the unit semiconductor device; The unit semiconductor device face-down bonded to this circuit board is used as the lowermost layer, and the separation layer side of the lower unit semiconductor device is removed to expose the upper unit semiconductor device on the anti-separation layer side electrode. A step of performing face-down bonding at least once, and a step of stacking a plurality of unit semiconductor devices on a circuit board. It can be provided achieving multi-layered film structure of easily.
フェイスダウン接合された単位半導体装置の露出背面が、分離層側が除去されている、さらなる構成では、他との電気的な接続や単位半導体装置を積層するのにそのまま実行でき好適である。 In the further structure in which the exposed back surface of the unit semiconductor device that is face-down bonded is removed from the separation layer side, it can be carried out as it is for electrical connection with other layers and stacking of the unit semiconductor devices.
この場合、最終に積層した単位半導体装置の分離層側を分離層の一部を残して除去する工程を備えた半導体装置の製造方法によれば、回路基板に最終に積層した最上層の単位半導体装置の背部の分離層側を除去して積層構造の半導体装置の余分な厚みをなくしながら、残した分離層の一部で最上層の単位半導体装置の電気回路部の背部を機械的、電気的に保護することができる。 In this case, according to the method for manufacturing a semiconductor device including the step of removing the separation layer side of the unit semiconductor device finally stacked, leaving a part of the separation layer, the uppermost unit semiconductor layer finally stacked on the circuit board While removing the separation layer side of the back of the device to eliminate the excessive thickness of the semiconductor device having the stacked structure, the back of the electrical circuit portion of the uppermost unit semiconductor device is mechanically and electrically connected to a part of the remaining separation layer. Can be protected.
本発明のそれ以上の特徴および作用は、以下に続く詳細な説明および図面の記載から明らかになる。本発明の各特徴は可能な限りにおいてそれ単独で、あるいは種々な組み合わせで複合して用いることができる。 Further features and actions of the present invention will become apparent from the detailed description and drawings that follow. Each feature of the present invention can be used alone or in combination in various combinations as much as possible.
本発明の1つの特徴の半導体装置とその製造方法によれば、電気回路部がシリコンウエハー上での金属・シリコン結晶の薄膜成長手法による多層薄膜構造をなしたかさ低いものとなり、しかも、単位半導体装置としてシリコンウエハー部にて機械的、電気的な安全を図って取り扱い、ダウンフェースでも電極間の直接の接合を伴い回路基板に容易かつ確実に実装や積層した各種半導体装置が得られる。 According to the semiconductor device and its manufacturing method of one aspect of the present invention, the electric circuit portion has a multi-layered thin film structure formed by a metal / silicon crystal thin film growth method on a silicon wafer, and the unit semiconductor As a device, various semiconductor devices can be obtained which are handled and secured on a silicon wafer portion with mechanical and electrical safety, and which are easily and surely mounted and stacked on a circuit board with direct bonding between electrodes even at the down face.
特に、回路基板への積層状態では下層側となる単位半導体装置の分離層側が除去されて電気回路部単体の状態となるので、従来に比し大幅にかさ低いものとなるので、高性能化、高機能化する携帯電話やメモリカードの一層の小型化ができる。 In particular, in the stacked state on the circuit board, the separation layer side of the unit semiconductor device which is the lower layer side is removed and it becomes a state of the electric circuit unit alone, so it becomes significantly lower than before, so high performance, Mobile phones and memory cards with higher functionality can be further miniaturized.
また、実装し、あるいは積層して単位半導体装置の背面が露出したままでも、分離層、シリコンウエハーの被覆状態をたもっていることにより、機械的にも電気的に保護されるし、除去すれば他との接合がかさ低く行える。製造方法によれば、さらに、電気回路部の多層薄膜構造化を簡易に図り低コストで提供できる。 In addition, even if the back surface of the unit semiconductor device is exposed after mounting or stacking, it is mechanically and electrically protected by removing the separation layer and the silicon wafer, so that it can be removed. Bonding with others can be done low. According to the manufacturing method, a multilayer thin film structure of the electric circuit portion can be easily achieved and provided at a low cost.
本発明の別の特徴の半導体装置とその製造方法によれば、特に、かさ低い多層薄膜構造の電気回路部を持った単位半導体装置が、その電気回路部の反分離層側にある電極を利用したフェイスダウンでの直接接合を伴ない回路基板に簡単かつかさ低く実装し、電気回路部の背部はシリコンウエハーおよび分離層によって機械的、電気的に保護できるものとして安価に提供することができる。 According to another aspect of the present invention, a semiconductor device and a manufacturing method thereof, in particular, a unit semiconductor device having an electric circuit portion having a bulky thin film structure uses an electrode on the side opposite to the electric circuit portion. It can be mounted on a circuit board with direct face-down direct bonding, and can be provided inexpensively as it can be protected mechanically and electrically by a silicon wafer and a separation layer.
単位半導体装置の電気回路部に有した少なくとも反分離層側の電極が表面から突出していると、回路基板や単位半導体装置どうしが、接合部まわりの相互間にギャップを有した直接接合状態を得て、電気回路部の他との接触防止や絶縁が図れて、接合が失敗無く簡単に行える。 If at least the electrode on the anti-separation layer side of the electric circuit portion of the unit semiconductor device protrudes from the surface, the circuit board and the unit semiconductor devices obtain a direct bonding state with a gap between the bonding portions. Therefore, it is possible to prevent contact and insulation with the rest of the electric circuit section, and to easily perform the joining without failure.
単位半導体装置を回路基板にフェイスダウンで実装し、積層するのに、回路基板にフェイスダウン接合された単位半導体装置を最下層として、下層側の単位半導体装置の分離層側が除去された電気回路部露出面に上層側の単位半導体装置がフェイスダウン接合することを繰り返した構成にて、回路基板上に単位半導体装置を2つ以上の必要な数だけかさ低く積層することができる。 An electrical circuit unit in which a unit semiconductor device is mounted face-down on a circuit board and stacked, and the unit semiconductor device face-down bonded to the circuit board is used as a lowermost layer, and the separation layer side of the lower unit semiconductor device is removed With a configuration in which the upper-layer unit semiconductor device is repeatedly face-down bonded to the exposed surface, two or more unit semiconductor devices can be stacked as low as necessary on the circuit board.
この場合、最終に積層した単位半導体装置の分離層側を分離層の一部を残して除去すると、積層構造の半導体装置の余分な厚みをなくしながら、残した分離層の一部で最上層の単位半導体装置の電気回路部の背部を機械的、電気的に保護することができる。 In this case, if the separation layer side of the finally stacked unit semiconductor device is removed leaving a part of the separation layer, the excess thickness of the semiconductor device having the stacked structure is eliminated, and the remaining part of the separation layer is the uppermost layer. The back part of the electric circuit part of the unit semiconductor device can be protected mechanically and electrically.
以下、本発明の実施の形態に係る半導体装置とその製造方法につき、図を参照しながら詳細に説明し、本発明の理解に供する。なお、以下に示す実施の形態は本発明の具体例であって、本発明の技術的範囲を限定するものではない。 Hereinafter, a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention will be described in detail with reference to the drawings for understanding of the present invention. The following embodiments are specific examples of the present invention and do not limit the technical scope of the present invention.
本実施の形態の半導体装置は、図5(b)に示し、図6(a)で取り扱われているような単体の半導体装置1、図6(b)に示すような回路基板5に単位半導体装置1を実装した半導体装置11、図1に示すような回路基板5に複数の単位半導体装置1を積層した半導体装置21の各場合を示している。これらが得られる製造工程から見ると、図5(b)、図6(a)に示す半導体装置1は金属・シリコン結晶の薄膜成長工程にて得られる一次半導体装置であり、図6(b)に示す半導体装置11は一次半導体装置を単位半導体装置1として回路基板5に実装する工程で得られる二次半導体装置であり、図1に示す半導体装置21は二次半導体装置である半導体装置11の単位半導体装置1に他の単位半導体装置1を積層して得られる三次半導体装置、の関係にあるといえる。
The semiconductor device according to the present embodiment is shown in FIG. 5B, and is a
図5(b)、図6(a)に示す単位半導体装置1は、シリコンウエハー7上に、相互の絶縁と事後分離とを図る分離層8を介し、金属・シリコン結晶の薄膜成長による電気回路部2を設けたもので、図2〜図5に示す工程によって製造される。図2(a)の工程では、ベース部としてのシリコンウエハー7の上に分離層8を形成している。分離層8を形成する方法は、特許文献2に開示されているようなSOI(シリコン オン インシュレータ)技術によるのが一般的である。しかし、これに限られることはない。形成する分離層8は事後の分離を容易にするためにシリコンウエハー7の陽極化成により、多孔質構造として、脆弱性を高めている。図2(b)の工程では、分離層8の上にスパッタ(SPUTTER)法を用いて金属の薄膜成長を図って電極3を形成している。この電極3の金属としては本実施の形態の場合、銅を用いた。
The
ここでのスパッタリングには、図9に示すようなスパッタ装置を用いて行った。これにつき説明すると、反応室30にそのガス導入口31からArガスを、5SCCM流してその一部をガス排気口32を通じ排気しながら、反応室30内の真空度を0.7Paに保った状態として、下部開口上に絶縁リング33を介して設置され冷却路36を有した電極34に、下部開口を通じ外部の直流電源35から1000Wの高周波を印加し、反応室30内に上部の対向電極38との間でプラズマを発生させる。プラズマ中のArガスが電極34に照射されてその上の銅のターゲット37がスパッタされる。このスパッタによって対向電極38上のシリコンウエハー7の表面の分離層8に銅のスパッタ粒子が堆積し薄膜成長する。スパッタ時間を10分間程度として図2(b)に示すような1μm程度の厚みの電極3を形成する。
Sputtering here was performed using a sputtering apparatus as shown in FIG. Explaining this, a state in which the degree of vacuum in the
図2(c)の工程では、分離層8上にスパッタ法にて均一に形成した電極3につき、図に示すような所定のパターンにするため、フォトリソグラフィー法(レジスト塗布する工程と、塗布したレジスト層に露光マスクを介して露光した後、現像により露光部分を除去する)によりエッチングする。このような工程でその時々に必要な分離層8側の電極や電気回路の形状を作り出す。
In the step of FIG. 2C, the
ここでのエッチングには、図10に概略を示すエッチング装置を用いた。これにつき説明すると、反応室40内にそのガス導入口41から、SiCl2ガスを25SCCM、Cl2ガスを40SCCM流して、その一部をガス排気口42を通じ排気しながら、反応室40内の真空度を4Paに保った状態で、下部開口上に絶縁リング43を介して設置され200℃以下に昇温を抑える冷却路47を有した高周波電極44に、下部開口を通じ外部の高周波電源46から400Wの高周波を印加し、反応室40内に上部の対向電極45との間でプラズマを発生させる。プラズマが発生した状態で電極3が15分処理される。プラズマにさらされた銅膜3の面上には、プラズマ中に存在する塩素イオンが照射されエッチングされ図2(c)に示すような所定のパターンとなる。
For the etching here, an etching apparatus schematically shown in FIG. 10 was used. To illustrate per thereto, from the
図3(a)の工程では、図2(c)でパターン化された電極3を担持した分離層8の上に、CVD法を用いてシリコン結晶の薄膜成長による多結晶シリコン層9を形成する。ここで、CVD法とは、減圧中に反応ガスを導入し、加熱して反応ガスを熱分解して膜を形成する。その膜形成条件としては、SiH4ガスを用いて加熱温度600℃、圧力200Paで処理する。
In the step of FIG. 3A, a
図3(b)の工程では、多結晶シリコン層9をレーザーアニール法によりアニール処理し、単結晶シリコン層9aに変化させる。レーザーはエキシマレーザー(XeCl)を用い、200Wの出力でアニール処理を行った。
In the step of FIG. 3B, the
図3(c)の工程では、単結晶シリコン層9aに、既述したフォトリソグラフィ法やイオン注入法などのプロセスを用い、トランジスタや電気配線などを薄膜成長により作り、電気回路層2aを形成する。フォトリソグラフィ法でのエッチングには、既述した図10に示すエッチング装置を用いて行う。しかし、単結晶シリコン層9aの場合は、C4F8ガスをSCCM、SF6ガスを100SCCM流し、真空度を0.5Pa、高周波電力を400W、加熱はしない条件にてエッチング処理を行う。
In the step of FIG. 3 (c), a process such as the photolithography method or the ion implantation method described above is used for the single
図4(a)の工程では、図2(b)(c)の工程と同じ方法により、銅膜3aを薄膜成長により形成して電極や配線のパターンを形成する。
In the step of FIG. 4A, the
図4(b)の工程では、単位半導体装置1内部の電気回路を薄膜成長により積層するために、図4(a)の工程で単結晶シリコン化および胴膜3aがパターニングされた薄膜の上に、図3(a)と同じ熱CVD法で、多結晶シリコン層9bを形成する。
In the process of FIG. 4B, in order to stack the electric circuit inside the
図4(c)の工程では、積層された多結晶シリコン層9bを図3(b)の工程と同じく単結晶化し、図3(c)の工程と同じくトランジスタや配線などの電気回路層2aを金属・シリコン結晶の薄膜成長によって形成する。
In the step of FIG. 4C, the stacked
以上の結果、図4(c)に示すようにシリコンウエハー7の上の分離層8の表面に2段の電気回路層2a、2aが形成される。
As a result, as shown in FIG. 4C, two-stage electric circuit layers 2a and 2a are formed on the surface of the
さらに、図5(a)の工程では、図4(b)、図4(c)の工程を複数回繰り返し、電気回路層2aを所定数まで多層形成した単位半導体装置1とする。
Further, in the step of FIG. 5A, the steps of FIG. 4B and FIG. 4C are repeated a plurality of times to obtain the
最後に、図5(b)に示す工程では、既述したスパッタ法やリソグラフィ法を用いて、アルミや銅などからなる電極4を最上層の電気回路層2aの表面に所定量突出するよう金属の薄膜成長によって形成した単位半導体装置1とする。電極4は金属メッキ法により表面にニッケルや金の層を持ったものとすることもできる。
Finally, in the step shown in FIG. 5B, a metal is used to project a predetermined amount of the
このようにして、単位半導体装置1は電気回路部2の多層薄膜構造化を簡易に図ってかさ低く、歩留まりもよく、低コストで提供できる。また、このような単位半導体装置1は、シリコンウエハー7上に、相互の絶縁と事後分離とを図る分離層8を介し、金属・シリコン結晶の薄膜成長による電気回路部2を設けたものとなる。ここに、シリコンウエハー7はその上の分離層8を介し、金属・シリコン結晶の薄膜成長手法による電気回路部2を形成して単位半導体装置1を製造するための基板であった上に、形成している電気回路部2を電気的、機械的に安全に取り扱う基板として働いて、電気回路部2を持った単位半導体装置1の製造はもとより、製造後の単位半導体装置1単位での、図6(b)に示すような回路基板5へのダウンフェースでの電極4、6間、電極4、3間の直接の接合を伴う実装や積層が確実に達成されるようにしながら、図1、図8(b)(c)に示すような積層状態では下層側となる単位半導体装置1の分離層側が除去されていることにより下層側の単位半導体装置1を電気回路部2単体の状態として上層側の単位半導体装置1をインターボーダ用の回路基板の介在なく積層した積層構造が得られることになる。また、単位半導体装置1が回路基板5に実装されただけか、積層した最上層に位置されるかで、背面が露出したままとなっても、分離層8やシリコンウエハー7が被覆した状態にしておくことで、他との電気的な接合を図るまで保護されるし、除去すれば他との接合がかさ低く行える。
In this way, the
以上から、電気回路部2がシリコンウエハー7上での金属・シリコン結晶の薄膜成長手法による多層薄膜構造をなしたかさ低いものとなり、しかも、単位半導体装置1としてシリコンウエハー7部にて機械的、電気的な安全を図って取り扱い、ダウンフェースでも電極4、6、電極4、3間の直接の接合を伴い回路基板5に容易かつ確実に実装や積層した各種半導体装置11、21が得られる。
From the above, the
特に、回路基板5への積層状態では図1、図8(b)(c)に見られるように下層側となる単位半導体装置1のそれぞれは、分離層8側が除去されて電気回路部2単体の状態となるので、従来に比し大幅にかさ低いものとなるので、高性能化、高機能化する携帯電話やメモリカードの一層の小型化ができる。
In particular, in the stacked state on the
また、実装し、あるいは積層して単位半導体装置1の背面が露出したままでも、分離層8やシリコンウエハー7による被覆状態を保っておくことにより、機械的にも電気的に保護されるし、除去すれば他との接合がかさ低く行える。
Moreover, even if the back surface of the
特に、電極4が最表層の電気回路層2aから、つまり電気回路部2から突出した外部電極となっていることにより、他との電気的接合が既述のように直接図れる。具体的には、回路基板5や下層単位半導体装置1との直接の接合が、相互の電極4、6間、電極4、3間にて接合部まわりの相互間にギャップGを有して達成され、電気回路部2の他との接触防止や絶縁が図れて好的である。接合部まわりは必要に応じて絶縁樹脂によって封止するのが好適である。
In particular, since the
次に、単位半導体装置1を、携帯電話やメモリカードなどの製品の回路基板5上に実装した半導体装置11を製造する工程につき図6を参照して説明する。
Next, a process of manufacturing the
まず、図6(a)の工程では、単位半導体装置1をそのシリコンウエハー7と分離層8とがなすベース部17にて図示しない実装ヘッドに有する実装ツール12により吸引穴13を通じ吸引して吸着、保持し、機械的、電気的な安全を確保して取り扱い、実装を行なう。一方、実装対象となる回路基板5は減圧炉10の中に置く。実装ツール12は吸着した単位半導体装置1を減圧炉10内の回路基板5に対し位置合わせして、相互の電極4、6を対向させ、鉛直方向に一定の距離を置いておく、この状態で減圧炉10内の空気を所定の圧力、例えば20Paになるまで排出する。次に、減圧炉10内に高周波電力13.5MHzを図示しない電極間に印加し、プラズマを発生させる。このときのプラズマのイオン照射により、電極4、6の表面に付着している汚染物や酸化膜などの金属間接合を阻害する物質を除去する。
First, in the process of FIG. 6A, the
その後、電界と磁界の印加を止め、減圧炉10内に空気をリークし、通常の大気圧に戻した状態から1分以内に、実装ツール12を下降させて電極4、6どうしを接触させることにより、電極4、6を金属接合させてフェイスダウン実装を終え、図6(b)に示すような半導体装置11を得る。この金属間接合の際に、それを補助するためのエネルギーとして、加圧のほか、実装ツール12に超音波を与えたり、加熱することがある。
Thereafter, the application of the electric field and the magnetic field is stopped, the air leaks into the
ここで、電極4、6間の金属接合は、銅と銅、金と金、アルミとアルミなどの同種の金属結合が望ましい。しかし、これに限られることはなく、アルミと金、銅と金などの異種金属結合とすることもできる。
Here, the metal bonding between the
以上のようにして、シリコンウエハー7上に、相互の絶縁と事後分離とを図る分離層8を介し、金属・シリコン結晶の薄膜成長による電気回路部2を、前記分離層8側および反分離層8側の少なくとも反分離層8側に電極4を有して設けられた単位半導体装置1と、回路基板5との組合わせよりなり、単位半導体装置1が前記分離層8の側とは反対の側の電極4で回路基板5にフェイスダウン接合された半導体装置11を提供することができる。このような半導体装置11によれば、シリコンウエハー7上に分離層8を介し電気回路部2を形成した単位半導体装置1を、回路基板5に実装した半導体装置11とするのに、単位半導体装置1の電気回路部2をそれを形成するベース部17となったシリコンウエハー7側で既述のように機械的、電気的安全を図って取り扱い、電気回路部2の反分離層8側にある電極4を利用して、回路基板5に対し直接にフェイスダウン接合することができるし、実装後の単位半導体装置1の電気回路部2は、背部に電極3を有していて他との接合のために分離層側が除去されるまでシリコンウエハー7や分離層8によって機械的、電気的に保護することができる。
As described above, the
最後に、図6(b)に示す半導体装置11に対して、さらに単位半導体装置1を積層して実装し、図1、図8(b)(c)に示すような半導体装置21を製造する場合につき、図7、図8を参照しながら説明する。
Finally, the
図7(a)の工程では、回路基板5に実装された単位半導体装置1の分離層8側を除去する。つまり、単位半導体装置1の電気回路部2とベース部17とを、図7(b)に示すように分離層8の部分で分離する。具体的には、図7(a)に示すように分離層8に対してウォータージェットヘッド14により微少な研磨材を混合した液体15を側方からジェット噴射させて、分離層8を物理的に破壊する。これにより、ベース部17は分離層8の破壊を伴い図7(b)に示すように電気回路部2から分離され、除去される。このとき、電気回路部2の背面には分離層8の一部が残留している。つまり分離層残留部8aが付着したままになる。これは、そのまま放置すると電気回路部2の背面の保護層となるので、電気回路部2の背面で他との電気接合を図るまでは残したままにするのが好適である。
7A, the
本例では、次の単位半導体装置1を接合していく積層を図るためにそれを除去する。この除去は例えばドライエッチング法によって行う。ドライエッチングには図10のエッチング装置を用い、反応室40内にエッチングガス、例えばCF4ガスを導入し、プラズマを発生させ、分離層残留部8aにプラズマ中のフッ素系のラジカルによる化学反応により除去する。エッチングレートを適切に管理すれば、分離層残留部8aのみを除去し電気回路部2の電極3を図7(c)に示すように露出させられる。ここで、電極3は電気回路部2が薄膜成長によって形成される際に電気回路部2との電気的な接続がなされており、これも電気回路部2から突出した突出電極とされたものでもよい。
In this example, the
次に、図8(a)の工程では、図6(a)の場合同様の減圧炉10において、回路基板5に実装され分離層8側が除去され電気回路部2単体となっている第1の単位半導体装置1に対して、第2の単位半導体装置1を積層、実装する。具体的には、第1の単位半導体装置1の電気回路部2の背面に露出している電極3に対して第2の単位半導体装置1の電極4を対向させ、図6(a)の場合と同様の操作にて付着異物や酸化膜などを除去してから、電極4、3間を金属接合させることにより実装を終え、図1、図8(b)に示すように第2の半導体装置1の分離層8側を除去し、分離層残留部8aを除去し、第2の半導体装置1の電気回路部2の背面、特に電極3を露出させる。
Next, in the process of FIG. 8A, in the same
以上のような積層操作を繰り返せば、図8(c)に例示するように、回路基板5上に必要数、予定数の単位半導体装置1を積層した半導体装置21が得られる。
By repeating the stacking operation as described above, as illustrated in FIG. 8C, the
以上のようにして、シリコンウエハー7上に、相互の絶縁と事後分離とを図る分離層8を介し、金属・シリコン結晶の薄膜成長による電気回路部2を、前記分離層8側および反分離層側に有した電極3、4の少なくとも反分離層側の電極4が電気回路部2から突出するようにして、設けられた2つ以上の単位半導体装置1と、回路基板5と、からなり、単位半導体装置1の1つが前記分離層8の側とは反対の側の電極4で回路基板5にフェイスダウン接合され、この回路基板5にフェイスダウン接合された単位半導体装置1を最下層として、下層側の単位半導体装置1の分離層8側が除去された電気回路部2露出面に上層側の単位半導体装置1がフェイスダウン接合され、回路基板5上に単位半導体装置1が複数積層された積層構造の半導体装置21を提供することができる。
As described above, the
このような半導体装置21によれば、各単位半導体装置1においてシリコンウエハー7は、その上の分離層8を介し、金属・シリコン結晶の薄膜成長手法による電気回路部2を形成して単位半導体装置1を製造するための基板、ベース部17、および単位半導体装置1に形している電気回路部2を電気的、機械的に安全に取り扱う基板、ベース部17として働き、電気回路部2を持った単位半導体装置1の製造、およびこの単位半導体装置1の電気回路部2に有する電極4、6間での金属接合を伴なう回路基板5への直接の実装や電極4、3間の金属接合を伴なう積層を容易かつ確実に達成されるようにしながら、積層時に下層側となる単位半導体装置1の分離層8側を除去することで下層側の単位半導体装置1を電気回路部2単体の状態として上層側の単位半導体装置1をインターポーザ用の回路基板の介在なく積層した積層構造となる。また、単位半導体装置1が回路基板5に実装しただけで、また積層した最上層に位置して、背面が露出したままとなっても、分離層8やシリコンウエハー7が被覆したままの状態にしておくと保護されるし、除去すれば他との接合がかさ低く行える。具体例を挙げると、電気回路部2単体となった1つの単位半導体装置1の厚みは電気回路部2の電気回路層2aの積層数によって異なるものの、本例の場合0.01mmとなり、図8(c)に示す4段の積層構造であっても、その積層部の厚みはm0.04mmである。しかも、電気回路部2の少なくとも反分離層8側の電極3が電気回路部2から突出していることにより、前記回路基板5や単位半導体装置1との電極4、6間、電極4、3間での直接の接合が、接合部まわりの相互間にギャップGを有して達成され、電気回路部の他との接触防止や絶縁が図れて好的である。
According to such a
なお、銅膜3のスパッタ法で形成した膜形成条件は、一例であり、特に限定されるものではない。銅膜3はスパッタ法で形成したが、これに代えてCVD法で形成することもできる。
In addition, the film formation conditions formed by the sputtering method of the
また、図10で説明した銅膜3のエッチング条件は、一例であり、特に限定されるものでない。
Moreover, the etching conditions of the
さらに、多結晶シリコン層9を形成するためにCVD法を用いた場合の条件を既述したが、一例であり、限定されるものではない。
Furthermore, the conditions for using the CVD method to form the
また、図3(c)の説明で既述した単結晶シリコン層9aのエッチング条件は、一例であり、特に限定されるものではない。
Further, the etching conditions for the single
本発明は電気回路部を持った単位半導体装置、これを回路基板に実装し、また積層した半導体装置に実用して、そのかさを低くし、高性能化、多機能化する携帯電話やメモリカードの一層の薄型化に貢献することができ、一例として1/25程度となる。 The present invention relates to a unit semiconductor device having an electric circuit part, a cell phone and a memory card that are mounted on a circuit board and are practically used as a stacked semiconductor device to reduce the bulk, increase performance, and increase functionality. The thickness can be reduced to about 1/25 as an example.
1、11、21 半導体装置
2 電気回路部
3、4、6 電極
5 回路基板
7 シリコンウエハー
8 分離層
9 多結晶シリコン層
9a 単結晶シリコン層
12 実装ツール
13 吸引穴
14 ウォータージェットヘッド
15 研磨材混入の水
17 ベース部
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