JP4944982B2 - Semiconductor wafer inspection method and semiconductor device manufacturing method - Google Patents
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Description
本発明は、プローブカードを用いた半導体ウェハの検査方法、及び、半導体装置の製造方法に関する。 The present invention relates to a method for inspecting a semiconductor wafer using a probe card and a method for manufacturing a semiconductor device.
近年、半導体デバイスの高密度化に伴い1チップあたりの電極数は増大している。特に、フリップチップデバイスでは、半導体素子の周辺のみだけでなく半導体素子全面に対しアレイ状に電極を配置できるため、より多くの電極数を配置させることが可能となっている。 In recent years, the number of electrodes per chip has increased with the increase in the density of semiconductor devices. In particular, in the flip-chip device, the electrodes can be arranged in an array not only on the periphery of the semiconductor element but also on the entire surface of the semiconductor element, so that a larger number of electrodes can be arranged.
フリップチップデバイスは半導体プロセスにより半導体素子上に形成された電極上に、印刷、蒸着またはメッキ工程などによってバンプを形成する。これをダイシング後にパッケージ基板上にリフロー実装され出荷される。 In a flip chip device, bumps are formed on electrodes formed on a semiconductor element by a semiconductor process by printing, vapor deposition, plating, or the like. After dicing, this is reflow mounted on the package substrate and shipped.
半導体素子は所望の動作の実行可否をウェハ状態で実施する必要がある。LSI(Large Scale Integration)テスタとは、LSIが形成された半導体ウェハに対して電気信号を印加し、検査対象であるLSIからの信号が所望のものであるか否かを判断する装置である。また、プローブカードとは、LSIテスタと半導体ウェハとの間にあって電気信号を伝える治工具である。通常プローブカードは、LSIテスタとの接続を行うプローブカード基板、および、半導体ウェハ上の電極に接触するプローブからなる。 The semiconductor element needs to execute whether or not a desired operation can be performed in a wafer state. An LSI (Large Scale Integration) tester is an apparatus that applies an electric signal to a semiconductor wafer on which an LSI is formed, and determines whether or not a signal from the LSI to be inspected is a desired one. The probe card is a jig that is located between the LSI tester and the semiconductor wafer and transmits electrical signals. The normal probe card includes a probe card substrate for connection to an LSI tester and a probe that contacts an electrode on a semiconductor wafer.
フリップチップデバイスの場合、プローブは半導体ウェハの電極と同じ間隔でアレイ状にプローブカード基板に配置される必要がある。また、電極数の多さから、電極間のピッチは狭くなっている。このようなフリップチップデバイスのLSIの試験を行う際は、半導体ウェハ上の電極に形成されたバンプにプローブを押し当てることにより電気的な接触を確保する。 In the case of a flip chip device, the probes need to be arranged on the probe card substrate in an array at the same interval as the electrodes of the semiconductor wafer. Further, the pitch between the electrodes is narrow due to the large number of electrodes. When testing an LSI of such a flip chip device, electrical contact is ensured by pressing a probe against a bump formed on an electrode on a semiconductor wafer.
LSIテスタと接続する接続端子は、プローブカード基板の表面の外周付近に所定の間隔で配置される必要がある。また、プローブとの接続端子は、プローブカード基板の裏面の中心付近に半導体ウェハ上の電極と同じ配列に配置させる必要がある。したがって、プローブ及びLSIテスタの接続端子のピッチ間がそれぞれ異なる場合、プローブカード基板においてピッチの整合を行う必要があるということになる。 The connection terminals connected to the LSI tester need to be arranged at a predetermined interval near the outer periphery of the surface of the probe card substrate. Further, the connection terminals with the probes need to be arranged in the same arrangement as the electrodes on the semiconductor wafer near the center of the back surface of the probe card substrate. Therefore, when the pitches of the connection terminals of the probe and the LSI tester are different from each other, it is necessary to perform pitch matching on the probe card substrate.
そこで、ピッチ変換を行うために、ワイアリング方式および中継基板方式のいずれかの方式が取られている。 Therefore, in order to perform pitch conversion, either a wiring method or a relay substrate method is adopted.
ワイアリング方式では、半導体デバイスの電極パッドのピッチにあわせて貫通孔をあけた基板にワイアを通し、基板の裏面でワイアを切断・研磨しワイアの断面をプローブ側の電極パッドとして用いる。ワイアのもう一方の端はプローブカード基板に接続することにより、LSIテスタとプローブ間の接続を得る。 In the wiring method, a wire is passed through a substrate having through holes in accordance with the pitch of electrode pads of a semiconductor device, the wire is cut and polished on the back surface of the substrate, and the cross section of the wire is used as an electrode pad on the probe side. The other end of the wire is connected to the probe card substrate to obtain a connection between the LSI tester and the probe.
ワイアリング方式の場合、ワイアの配線は全て人手によるものとなる。こうした事情からワイアリング方式によれば、配線本数に限界があり、おおよそ2000pin程度が限界である。 In the case of the wiring method, all wiring of wires is manually performed. For these reasons, according to the wiring method, the number of wirings is limited, and approximately 2000 pins is the limit.
そのため、これ以上のパッド数が必要になる場合、中継基板方式での対応が必要となる。数百μm単位の狭ピッチに対応した電極パッドを製造するため、中継基板方式では、セラミックス基板、または、ビルトアップ基板を材料とするのが一般的である。中継基板の裏面側には半導体デバイスと同じピッチで電極パッドを形成し、表面側には1mmピッチ程度の電極パッドを形成し、中継基板内部にて裏面側の電極パッドと表面側の電極パッドとの間の配線接続を行う。 Therefore, when a larger number of pads is required, it is necessary to deal with the relay substrate method. In order to manufacture an electrode pad corresponding to a narrow pitch of several hundred μm units, in the relay substrate system, a ceramic substrate or a built-up substrate is generally used as a material. Electrode pads are formed on the back side of the relay substrate at the same pitch as the semiconductor device, electrode pads having a pitch of about 1 mm are formed on the front side, and the back side electrode pad and the front side electrode pad are formed inside the relay substrate. Make wiring connection between.
中継基板方式を用いるプローブカードとして、特許文献1乃至3の技術が知られている。
As a probe card using a relay board system, the techniques of
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。すなわち、中継基板は製品固有のパッド配置にあわせて製品毎に新規作成する必要があった。セラミックス基板やビルトアップ基板は高価であり、中継基板形式は、コスト的に不利になっていた。 However, the prior art described in the above literature has room for improvement in the following points. In other words, it is necessary to newly create a relay board for each product in accordance with the pad layout unique to the product. Ceramic substrates and built-up substrates are expensive, and the relay substrate format has been disadvantageous in terms of cost.
そこで、これを解決する方法として、上記特許文献1のように、デバイスのパッケージ基板を中継基板として用いる技術が開発された。パッケージ基板を中継基板として用いることにより、デバイス毎に発生するコストを削減することが可能となる。図8は、中継基板としてパッケージ基板を用いた例である。この例では中継基板として対象デバイスの製品パッケージ基板を流用する構造を採用している。
Therefore, as a method for solving this problem, a technique of using a device package substrate as a relay substrate has been developed as in
一方、単にデバイスのパッケージ基板を中継基板として使っただけでは、デバイスの電極パッドとプローブとの位置合わせが困難であるという問題がある。 On the other hand, there is a problem that it is difficult to align the electrode pads of the device and the probe simply by using the device package substrate as a relay substrate.
図9を用いて以下詳細に説明する。図9は、パッケージ基板を流用した従来の中継基板の例を示す。図9(a)は、従来の中継基板の断面図を示し、図9(b)は、図9(a)において破線で囲んだ部分を拡大した図である。中継基板706の検査対象側表面(図9中下面)にはレジスト701が塗布されている。レジスト701はパッド303の外周部を覆うため、本来のパッド寸法に対してプローブが接触可能な開口寸法は一回り小さくなる。半導体素子の電極パッドの狭パッドピッチ化にともない、パッド開口寸法も小さくなってきている。したがって、中継基板上のパッドとプローブの位置合わせに要求される精度は非常に高く困難なものになってきている。
This will be described in detail below with reference to FIG. FIG. 9 shows an example of a conventional relay board that uses a package board. FIG. 9A shows a cross-sectional view of a conventional relay board, and FIG. 9B is an enlarged view of a portion surrounded by a broken line in FIG. 9A. A
またレジスト701の厚みにより、パッド303はパッケージ基板の表面に対し窪んだ状態になっている。そのためプローブの上端がレジスト701部分に干渉し、プローブと電極パッドとの間の接触が悪化するおそれがあった。
Further, due to the thickness of the
本発明によれば、
中継基板とプローブとを備えたプローブカードを用いる半導体ウェハの検査方法であって、
検査対象であるLSIが形成された前記半導体ウェハに設けられた電極に前記プローブを接触させて、前記LSIの電気特性を測定する測定装置と半導体ウェハとを電気的に接続するステップと、
前記プローブカードを介して前記測定装置から前記半導体ウェハに電気信号を印加し、前記半導体ウェハの電気特性を測定するステップと、
を含み、
前記中継基板は、
第一の面と第二の面とを有し内部に配線が形成された基板本体と、前記第一の面に配置され、少なくとも第一のテスト専用パッドを含む複数の第一の電極パッドと、前記第二の面に配置された第二の電極パッドと、を備えたパッケージ基板と、
前記パッケージ基板の前記第一の面の上に形成された絶縁層と、
前記絶縁層の前記第一の電極パッドに対応する位置に形成された貫通孔と、
前記貫通孔に形成された導電部材と、
前記貫通孔を覆い、上面および側面全面が絶縁層で覆われていない第三の電極パッドと、
前記第二の電極パッドに形成された外部接続端子と、
前記第二の面に配置され、外部接続端子が形成された第二のテスト専用パッドと、
を備え、
前記測定装置と前記半導体ウェハとを電気的に接続する前記ステップにおいて、
前記プローブを前記電極に接触させることにより、前記プローブを前記第三の電極パッドに電気的に接続し、前記配線を介して前記第一の電極パッドと前記第二の電極パッドとを電気的に接続するとともに、前記導電部材を介して前記第一の電極パッドと前記第三の電極パッドとを電気的に接続し、さらに、前記配線を介して前記第一のテスト専用パッドと前記第二のテスト専用パッドとを電気的に接続し、
前記半導体ウェハの電気特性を測定する前記ステップにおいて、前記測定装置から前記第二のテスト専用パッドを介して前記半導体ウェハに電気信号を印加することを特徴とする半導体ウェハの検査方法が提供される。
According to the present invention,
A method for inspecting a semiconductor wafer using a probe card comprising a relay substrate and a probe ,
Contacting the probe with an electrode provided on the semiconductor wafer on which the LSI to be inspected is formed, and electrically connecting the measurement apparatus for measuring the electrical characteristics of the LSI and the semiconductor wafer;
Applying an electrical signal from the measurement device to the semiconductor wafer via the probe card, and measuring electrical characteristics of the semiconductor wafer;
Including
The relay board is
A substrate body having a first surface and a second surface and having wiring formed therein ; a plurality of first electrode pads disposed on the first surface and including at least a first test-dedicated pad; A second electrode pad disposed on the second surface, and a package substrate comprising:
An insulating layer formed on the first surface of the package substrate;
A through hole formed at a position corresponding to the first electrode pad of the insulating layer;
A conductive member formed in the through hole;
A third electrode pad that covers the through-hole and whose upper surface and entire side surface are not covered with an insulating layer;
An external connection terminal formed on the second electrode pad;
A second dedicated test pad disposed on the second surface and having an external connection terminal formed thereon;
With
In the step of electrically connecting the measuring device and the semiconductor wafer,
By bringing the probe into contact with the electrode, the probe is electrically connected to the third electrode pad, and the first electrode pad and the second electrode pad are electrically connected via the wiring. And electrically connecting the first electrode pad and the third electrode pad via the conductive member, and further connecting the first test pad and the second electrode via the wiring. Electrical connection with the test pad
In the step of measuring the electrical characteristics of the semiconductor wafer, an electrical signal is applied from the measuring device to the semiconductor wafer via the second test-dedicated pad. .
また、本発明によれば、
第一の面と第二の面とを有し内部に配線が形成された基板本体と、前記第一の面に配置され、少なくとも第一のテスト専用パッドを含む複数の第一の電極パッドと、前記第二の面に配置された第二の電極パッドと、を備える二つのパッケージ基板を準備する工程と、
検査対象であるLSIが形成された半導体ウェハと、前記半導体ウェハに形成された前記LSIに電気信号を印加し、前記半導体ウェハに形成された前記LSIの電気特性を測定する測定装置と、を電気的に接続し、準備された前記二つのパッケージ基板のうちの一のパッケージ基板を有するプローブカードを用いて前記半導体ウェハを検査する工程と、
前記半導体ウェハから前記LSIを含む半導体素子を個片化する工程と、
準備された前記二つのパッケージ基板のうちの他のパッケージ基板上に前記半導体素子をパッケージ化する工程と、
を含み、
前記プローブカードは、
前記一のパッケージ基板と、
前記一のパッケージ基板の前記第一の面の上に形成された絶縁層と、
前記絶縁層の前記第一の電極パッドに対応する位置に形成された貫通孔と、
前記貫通孔に形成された導電部材と、
前記貫通孔を覆い、上面および側面全面が絶縁層で覆われていない第三の電極パッドと、
前記第二の電極パッドに形成された外部接続端子と、
前記第二の面に配置され、外部接続端子が形成された第二のテスト専用パッドと
を備える中継基板と、
前記中継基板が備える前記第三の電極パッドに電気的に接続し、前記半導体ウェハに形成された電極に接触するプローブと、
を有し、
前記半導体ウェハを検査する工程は、
前記半導体ウェハに設けられた電極に前記プローブを接触させることにより、前記第三の電極パッドと前記電極とを電気的に接続する工程と、
前記半導体ウェハに前記測定装置から前記第二のテスト専用パッドを介して電気信号を印加し、前記半導体ウェハの電気特性を測定する工程と、
を含み、
前記第三の電極パッドと前記電極とを電気的に接続する工程において、前記プローブを前記第三の電極パッドに電気的に接続し、前記配線を介して前記第一の電極パッドと前記第二の電極パッドとを電気的に接続するとともに、前記導電部材を介して前記第一の電極パッドと前記第三の電極パッドとを電気的に接続し、さらに、前記配線を介して前記第一のテスト専用パッドと前記第二のテスト専用パッドとを電気的に接続し、
前記半導体素子をパッケージ化する工程は、
前記他のパッケージ基板の前記第一の面に、前記半導体素子を搭載し、前記半導体素子を前記他のパッケージ基板の第一の電極パッドに電気的に接続する工程と、
前記他のパッケージ基板の前記第二の電極パッドの上に外部接続端子を形成する工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
Moreover , according to the present invention,
A substrate body having a first surface and a second surface and having wiring formed therein ; a plurality of first electrode pads disposed on the first surface and including at least a first test-dedicated pad; Preparing two package substrates comprising: a second electrode pad disposed on the second surface;
A semiconductor wafer on which an LSI to be inspected is formed, and a measuring device that applies an electrical signal to the LSI formed on the semiconductor wafer and measures the electrical characteristics of the LSI formed on the semiconductor wafer. Inspecting the semiconductor wafer using a probe card having one package substrate of the two package substrates prepared and connected,
Separating the semiconductor element including the LSI from the semiconductor wafer;
Packaging the semiconductor element on another package substrate of the two package substrates prepared; and
Including
The probe card is
The one package substrate;
An insulating layer formed on the first surface of the one package substrate;
A through hole formed at a position corresponding to the first electrode pad of the insulating layer;
A conductive member formed in the through hole;
A third electrode pad that covers the through-hole and whose upper surface and entire side surface are not covered with an insulating layer;
An external connection terminal formed on the second electrode pad;
A relay board comprising a second test-dedicated pad disposed on the second surface and having an external connection terminal formed thereon ;
A probe that is electrically connected to the third electrode pad provided in the relay substrate and that contacts an electrode formed on the semiconductor wafer;
Have
The step of inspecting the semiconductor wafer includes
Electrically connecting the third electrode pad and the electrode by bringing the probe into contact with an electrode provided on the semiconductor wafer;
Applying an electrical signal to the semiconductor wafer from the measuring device via the second test-dedicated pad, and measuring electrical characteristics of the semiconductor wafer;
Including
In the step of electrically connecting the third electrode pad and the electrode, the probe is electrically connected to the third electrode pad, and the first electrode pad and the second electrode are connected via the wiring. And electrically connecting the first electrode pad and the third electrode pad via the conductive member, and further connecting the first electrode pad via the wiring. Electrically connecting the test pad and the second test pad;
The step of packaging the semiconductor element includes:
Mounting the semiconductor element on the first surface of the other package substrate and electrically connecting the semiconductor element to a first electrode pad of the other package substrate;
Forming an external connection terminal on the second electrode pad of the other package substrate;
A method for manufacturing a semiconductor device is provided.
本発明によれば、パッケージ基板に絶縁層を追加することにより、絶縁層の第一の電極パッドに対応する位置に形成された貫通孔に導電部材を形成させて、貫通孔を第三の電極パッドで覆うことができる。これにより、絶縁層及び導電部材により第三の電極パッドを支持することができ、第一の電極パッドと第三の電極パッドが導電部材を介して接続させることが可能となる。したがって、パッケージ基板に形成された第一の電極パッドを利用しつつ、第三の電極パッドによりプローブとの接触面積を確保することができ、プローブと電極パッドとの位置あわせを容易にし、かつ、検査中の位置ずれを防止することが可能となる。よって、中継基板方式を採用する場合においても、コストを削減することができ、LSIが形成された半導体ウェハの電気特性を効率よく検査することができる。 According to the present invention, by adding an insulating layer to the package substrate, a conductive member is formed in the through hole formed at a position corresponding to the first electrode pad of the insulating layer, and the through hole is formed into the third electrode. Can be covered with a pad. Accordingly, the third electrode pad can be supported by the insulating layer and the conductive member, and the first electrode pad and the third electrode pad can be connected via the conductive member. Therefore, while utilizing the first electrode pad formed on the package substrate, the contact area with the probe can be secured by the third electrode pad, the alignment between the probe and the electrode pad is facilitated, and It is possible to prevent displacement during the inspection. Therefore, even when the relay substrate method is employed, the cost can be reduced, and the electrical characteristics of the semiconductor wafer on which the LSI is formed can be efficiently inspected.
なお、本発明において、「第一の面の上に形成された」とは、第二の電極パッドが配置された第二の面を下にし、第一の電極パッドが配置された第一の面を上としたとき、第一の面の上に形成されていることをいう。 In the present invention, “formed on the first surface” means that the first surface on which the first electrode pad is disposed with the second surface on which the second electrode pad is disposed facing down. When the surface is the top, it means that it is formed on the first surface.
また、本発明において、「上面が絶縁層で覆われていない」とは、第二の電極パッドが配置された第二の面を下にし、第一の電極パッドが配置された第一の面を上としたときの上面が絶縁層で覆われていないことをいう。 In the present invention, “the upper surface is not covered with an insulating layer” means that the first surface on which the first electrode pad is disposed with the second surface on which the second electrode pad is disposed facing down. This means that the upper surface is not covered with an insulating layer.
また、本発明の各種の構成要素は、個々に独立した存在である必要もなく、複数の構成要素が一個の部材として形成されていること、一つの構成要素が複数の部材で形成されていること、ある構成要素が他の構成要素の一部であること、ある構成要素の一部と他の構成要素の一部とが重複していること、等でよい。 In addition, the various components of the present invention do not have to be individually independent, a plurality of components are formed as a single member, and a single component is formed of a plurality of members. It may be that a certain component is a part of another component, a part of a certain component overlaps a part of another component, and the like.
また、本発明の半導体ウェハの検査方法には複数の工程を順番に記載してあるが、その記載の順番は複数の工程を実行する順番を限定するものではない。 Further, the method of inspecting semi-conductor wafer of the present invention but are described several steps in sequence, the order of the description is not name intended to limit the order of execution of the plurality of processes.
さらに、本発明の半導体ウェハの検査方法の複数の工程は個々に相違するタイミングで実行されることに限定されない。このため、ある工程の実行中に他の工程が発生すること、ある工程の実行タイミングと他の工程の実行タイミングとの一部ないし全部が重複していること、等でもよい。 Moreover, multiple steps of the inspection method of the semi-conductor wafer of the present invention is not limited to being performed at different timings individually. For this reason, another process may occur during execution of a certain process, or a part or all of the execution timing of a certain process and the execution timing of another process may overlap.
本発明によれば、中継基板方式を採用しつつ、安価で位置合わせが容易であるとともに、プローブと電極パッドとの接触の悪化を抑制する中継基板およびプローブカードを提供することができる。 According to the present invention, it is possible to provide a relay board and a probe card that employ a relay board system, are inexpensive and easy to align, and suppress deterioration of contact between the probe and the electrode pad.
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.
図2は、本実施形態の中継基板1を模式的に示した平面図である。また、図1は、図2のX−X'断面図である。本実施の形態の中継基板1は、パッケージ基板300と、パッケージ基板300の下面1aの上に形成された絶縁樹脂層305と、絶縁樹脂層305のパッド303、903(第一の電極パッド)のそれぞれに対応する位置に形成された貫通孔308と、貫通孔308に形成されたビア306(導電部材)と、貫通孔308を覆い、上面が絶縁層で覆われていないパッド307(第三の電極パッド)と、パッド904に形成された外部接続端子401と、を有する。パッケージ基板300は、第一の面(図1中、下面1a)と第二の面(図1中、上面1b)とを有し、内部に配線402,902が形成された基板301(基板本体)と、下面1aに配置されたパッド303、903と、上面1bに配置されたパッド904(第二の電極パッド)と、を備える。パッド303は、配線402を介してパッド904に電気的に接続され、パッド307は、ビア306を介してパッド303に電気的に接続される。パッド307の上面は、絶縁樹脂層305またはソルダーレジスト等の他の絶縁層で覆われていない。
FIG. 2 is a plan view schematically showing the
また、中継基板1は、電気信号を印加するテスト専用パッド905(第二のテスト専用パッド)をパッケージ基板300の上面1bに有する。また、パッケージ基板300は、下面1aにテスト専用パッド903(第一のテスト専用パッド)を有する。テスト専用パッド903とテスト専用パッド905とは、配線902を介して電気的に接続される。テスト専用パッド905に外部接続端子901が形成されている。テスト専用パッドとは、LSIが形成された半導体ウェハのLSIテストを行う際、LSIテスタから特定の電気信号を印加するために必須となる専用の端子である。外部接続端子401、901は、例えば半田バンプとすることができる。
Further, the
パッケージ基板300は、たとえば、多層配線層を有するプリントパッケージ基板とすることができる。基板301は、種々の樹脂を材料とすることができるが、たとえば、ガラスエポキシ樹脂を用いることができる。また、基板301の上面1bは絶縁性保護膜403で覆うことができる。絶縁性保護膜403は、たとえば、ソルダーレジストから形成させることができる。
The
パッド307は、導電性保護膜801で覆うことができる。たとえば、導電性保護膜801は、金メッキ膜とすることができる。図1(b)は、図1(a)の破線で囲んだ部分を拡大した図である。導電性保護膜801の材料としては、金、銀を例示することができる。金を用いると、半導体ウェハ上の電極と接触するプローブ端子との接触性が良好である。また、酸化せず、耐磨耗性にも優れている。金メッキの材質を適切に選択することにより、銅や半田に対して優れた接触性、耐摩耗性を実現することができる。厚さは0.1〜1μmとすると好ましい。
The
パッド303、307、904は銅、ニッケルなどを材料とすることができる。テスト専用パッド903、905についても、同様に銅、ニッケルを材料とすることができる。
The
パッド307は、絶縁樹脂層305の表面に対して凸状に張り出した形状とすることができる。パッド307は、円形や矩形などの形状もとりえる。
The
また、パッド307の面積は、ピッチの許す限り、パッド303の面積よりも大きくすることができる。パッド904のピッチは、パッド303のピッチよりも広く、パッド307のピッチは、パッド303のピッチと等しくする構成を採用することができる。こうすることにより、ピッチ変換はパッケージ基板300、つまりパッド904とパッド303との間で行い、パッド307は位置合わせを容易にするとともに、プローブと電極パッドとの接触の悪化を防ぐために設けられている。
Further, the area of the
絶縁樹脂層305は、ポリイミド、BCB(ベンゾシクロブテン)、エポキシ樹脂、フッ素樹脂などから形成させることができる。たとえば、市販のABF樹脂またはRCC(樹脂付銅箔)などの樹脂を使用することができる。絶縁樹脂層305としては、熱膨張の小さいものを選択するとより好ましい。
The insulating
このように構成される中継基板1を用いる例を図3を用いて説明する。図3は、本実施形態の中継基板1を用いたプローブカード2を模式的に示した断面図である。
An example using the
プローブカード2は、検査対象であるLSIが形成された半導体ウェハ601と、半導体ウェハ601に形成されたLSIに電気信号を印加し、半導体ウェハ601に形成されたLSIの電気特性を測定する測定装置(図示せず)と、を電気的に接続する。プローブカード2は、中継基板1と、中継基板1が備えるパッド307に電気的に接続し、半導体ウェハ601に形成された電極602に接触するプローブ101と、を有する。
The
プローブ101は測定対象の半導体ウェハ601上に配置された電極602と同じピッチにて配列されている。その間隔はおおむね250μmから125μm程度である。プローブ101は、貴金属からなる合金、または鉄の母材にニッケル,金メッキを施した直径30μm〜120μm程度のバネ性を有する部材を用いることができる。
The
プローブカード2は、さらにプローブカード基板501を備えている。プローブカード基板501は、中継基板1の上面1b側に取り付けられている。
The
プローブカード2は、LSIテスタからの信号を半導体ウェハ601に印加、およびその逆を行うために使用される治工具である。そのためプローブカード2では半導体ウェハ601に形成されたバンプ603のピッチからLSIテスタに接続可能なピッチまで拡張を行う必要がある。LSIテスタがもつ電極子はおおよそ1〜2mmピッチ程度である。LSIテスタはプローブカード基板501が直接接続する。
The
プローブカード基板501は、プリントパッケージ基板を用いることができる。このプリント基板は、径25〜45cm程度の円形、または幅25〜45cm程度の矩形を有する。プローブカード基板501は、ガラスエポキシ樹脂やポリイミド樹脂など有機素材中に銅配線を行って作成することができる。LSIテスタと接続する接続端子502は、プローブカード本体の表面の外周付近に約1〜2mmピッチ程度の間隔で配置される。プローブカード基板501により、0.8mm〜1.27mmピッチ程度までピッチ変換を行うことが可能である。さらに中継基板1にて半導体ウェハ601と同じパッドピッチまで変換を行うことができる。
The
中継基板1の下面1a側には半導体ウェハ601と同じピッチでパッド303、307が配置されている。上面1b側にはプローブカード基板501上のパッド502と同じピッチにてパッド904が配置されている。両者の間はパッケージ基板300の内部にて配線402によって接続されている。パッケージ基板300とプローブカード基板501との間の電気的な接続は、半田リフローなどの方法を用いてパッド904及びテスト専用パッド905のそれぞれとパッド502とを接続させることにより行う。
中継基板1とプローブ101との間は、プローブ101の端部(図3では上端部2a)をパッド307に押し当てることにより導通をとる。プローブ101はガイド板102,104により保持されている。ガイド板102,104にはプローブ101の径よりわずかに大きな穴がプローブ101と同じ位置に開けられている。この穴にプローブを通すことによりプローブ101の保持および位置決めを行う構造になっている。
The
プローブ101、ガイド板102、104、スペーサー103を総称してプローブヘッドと呼ぶ。プローブヘッドはプローブカード基板501上に取り付けられたプレート201に対しネジなどで固定して使用する。パッケージ基板300上のパッド307の位置に対し、プローブ101の上端部2aの位置が同じになるように位置決めして固定する必要がある。このとき、図3で示すように、プローブ101の上端部2aがパッド307に押し付けられた状態になる構造をとることができる。
The
また、プローブカード2は、図7で示すようにプローブ101が、半導体ウェハの電極にプローブが接続する前においてフローティング状態であり、半導体ウェハの電極にプローブが接続した後においてパッド307と電気的に接続することもできる。フローティング状態とは、プローブ101がパッド307に押し付けられていない状態になることをいう。
Further, as shown in FIG. 7, the
電極パッド307が導電性保護膜801で覆われていると、プローブ101との接触が良好になる。導電性保護膜801として金を用いると、半導体ウェハ上の電極と接触するプローブ端子との接触性がさらに良好である。
When the
また、パッド307が、絶縁樹脂層305の表面に対して凸状に張り出す構成を採用することができる。こうすることにより、プローブ101の上端部2aの端面とパッド307の表面とが完全に重ならなくなる位置までずれないようにすることができ、上端部2aの端面及びパッド307の表面がそれぞれオープンになることを防止することができる。したがって、針位置精度およびパッドとプローブとの取り付け位置合わせの精度に対する要求が緩和される。
Further, a configuration in which the
また、パッド307の面積をパッド303の面積よりも大きくする構成を採用することもできる。こうすることにより、プローブ101と接触する面積が大きくすることができ、プローブカード基板501側で、中継基板1とプローブ101との位置あわせを容易にすることができる。また、経時変化により相対位置が変化してもプローブ101とパッド307との接触を確保しやすくなる。
Further, a configuration in which the area of the
さらに、パッド904のピッチは、パッド303のピッチよりも広く、パッド307のピッチは、パッド303のピッチと等しくする構成を採用することができる。こうすることにより、ピッチ変換は、パッケージ基板300で行うことができる。換言すると、ピッチ変換は、パッド904とパッド303との間で行うことを可能とする。そして、パッド307により位置合わせを容易にするとともに、プローブ101とパッド307との接触の悪化を防ぐことができる。
Further, the pitch of the
つづいて、このプローブカード2を用いた半導体ウェハ601の検査方法について説明する。この検査方法は、プローブカード2を用い、半導体ウェハ601に設けられた電極602にプローブ101を接触させるステップと、半導体ウェハ601に電気信号を印加し、半導体ウェハ601の電気特性を測定するステップと、を含む。この方法によりパッド303は、配線402を介してパッド904に電気的に接続され、パッド307は、ビア306を介してパッド303に電気的に接続される。
Next, an inspection method for the
ここで、半導体ウェハ601に設けられた電極602にプローブ101を接触させる前にプローブ101をパッド307に対して図7で示すようなフローティング状態とすることもできる。その後、プローブ101をパッド307に押さえつけることで電極602にプローブ101を接触させることもできる。
Here, before bringing the
この電気的検査を行う手順を具体的に以下に説明する。なお、半導体ウェハ601として、ウェハ状態のフリップチップデバイスを例に挙げて説明する。
The procedure for performing this electrical inspection will be specifically described below. The
プローバと呼ばれる装置の上面に図3に示すプローブカード2を取り付け、LSIテスタとプローブカード2を電気的に接続させる。測定対象の半導体ウェハ601(ウェハ)をプローバのステージ上に置き、半導体ウェハ601の電極602上に形成されたバンプ603をプローブカードのプローブ101の端部(図3中、下端部2b)の位置に対しXYZ方向の位置決めを行う。その後、ステージを上昇させることにより半導体ウェハ601のバンプ603をプローブカードのプローブ101に押し付ける。プローブ101がフローティング状態で固定されていた場合は、このときプローブ101の上端部2aがパッド307に押さえつけられ電気的な導通を得ることになる。この状態に至り、バンプ603、プローブ101を介しLSIテスタと半導体ウェハ601との間は電気的に接続される。これにより、LSIテスタは電気信号を印加/検出することにより検査を行うことができる。
The
測定装置から入力される電気信号は、テスト専用パッド905、テスト専用パッド903、ビア306、パッド307を介して半導体ウェハ601に印加される。また、測定装置から入力される電気信号はパッド904、パッド303,ビア306、パッド307を介して半導体ウェハ601に印加される。
An electrical signal input from the measurement apparatus is applied to the
つづいて、中継基板1の製造方法について図4を用いて説明する。まず、パッケージ基板を準備する(図4(a))。このパッケージ基板は、第一の面(図4中、下面1a)と第二の面(図4中、上面1b)とを有し内部に配線402,902が形成された基板301と、下面1aに配置されたパッド303と、上面1bに配置されたパッド904と、を備える。さらに、パッケージ基板には、下面1aにテスト専用パッド903が形成され、上面1bにテスト専用パッド905が形成されている。テスト専用パッド903は、配線902を介してテスト専用パッド905に接続している。
Next, a method for manufacturing the
ここで、半導体ウェハ601のLSIテストを行う際、テスト専用の端子(パッド)を用いる場合がある。テスト専用端子は最終製品で使用することないためパッケージ基板上では配線されていない。したがって、パッケージ基板を中継基板として流用する場合、テスト専用端子をあらかじめパッケージ基板上に配線しておく必要がある。
Here, when an LSI test of the
そこで、中継基板1では、パッケージ基板上にあらかじめテスト専用パッド903、905を形成し、これに対応した配線902を作成しておく。しかし、テスト専用パッド903、905はパッケージ組立後の状態では本来不要である。そこで、上面1b側(プローブカード基板501側)のテスト専用パッド905は、実装信頼性の問題などからバンプを置けない位置、たとえばデバイス直下以外のパッケージ中心付近やパッケージコーナー部分に配置することが望ましい。
Therefore, in the
ついで、下面1aに絶縁樹脂層305を形成する(図4(b))。
Next, an insulating
その後、レーザー加工により、絶縁樹脂層305のパッド303、テスト専用パッド903に対応する位置に貫通孔308を形成し(図4(c))、貫通孔308にビア306を形成する(図4(d))。
Thereafter, through-
ついで、メッキ処理により、パッド307を形成し、貫通孔308を覆う(図4(e))。パッド307の材料は、たとえば銅を用い、厚みは10μm程度とすることができる。
Next, a
最後に、パッド307の表面に電解メッキによりメッキ処理を施して、導電性保護膜801を形成させる。たとえば、導電性保護膜として金メッキ膜を形成させる場合は、パッド307の表面に電解メッキにより金メッキ処理を施して、厚さ1μm程度の金メッキ膜を形成することができる。そして、パッド904に外部接続端子401を搭載し、テスト専用パッド905に外部接続端子901を搭載する。これにより、中継基板1が完成する(図4(f))。
Finally, the surface of the
なお、パッケージ基板300に半導体素子を搭載させる場合は、図4(a)の工程後、パッド303に半田メッキを施し、レジスト塗布・形成工程を行う。半導体素子を搭載させるパッケージ基板300にはテスト専用パッド905は設けられているが、テスト専用パッド905の上には外部接続端子901が搭載されていない。半導体プロセスによって作成された半導体素子の電極に、印刷,蒸着またはメッキ工程などによってバンプを形成する。これをダイシング後にパッケージ基板上にリフロー実装し、アンダーフィル樹脂を注入して半導体装置(フリップチップデバイス)を完成させる。
When a semiconductor element is mounted on the
パッケージ基板300に半導体素子30を搭載した半導体装置3を図5、6に示す。図6は、半導体装置3の平面図であり、図5は、図6(a)で示す半導体装置3のY−Y'断面図である。図5(b)は、図5(a)の破線部分を拡大した図である。半導体装置3は、中継基板1の製造において利用されるパッケージ基板300と、パッケージ基板300に搭載された半導体素子30と、を有する。パッケージ基板300は、内部に配線402、902が形成され、第一の面(図5中、上面3a)と第二の面(図5中、下面3b)とを有する基板301と、上面3aに配置されたパッド303(第一の電極パッド)と、下面3bに配置されたパッド904と、上面3aにテスト専用パッド903と、を備える。パッド303は、配線402を介してパッド904と電気的に接続されるが、上面3aのテスト専用パッド903と、配線902を介して電気的に接続される下面3b上のテスト専用パッド905には、外部接続端子901が存在しない。上面3aは、レジスト701で覆われている。外部接続端子401は、例えば半田バンプとすることができる。
A
半導体素子30は、パッド303と接続しているバンプ603を有する。半導体素子30とレジスト701との間には、アンダーフィル樹脂32が充填されている。半導体素子30は、半導体ウェハ601を個片に分割した半導体チップである。
The
図6は、半導体装置3の下面3b側の平面図である。パッケージ基板300は、中継基板1としても流用するため、あらかじめテスト専用パッド903及びこれに対応したテスト専用パッド905が作成されている。中継基板1では、図1で示すようにテスト専用パッド905に外部接続端子901を形成させるが、パッケージ組立後の状態ではテスト専用パッド905は使用しない。そこで、図6(a)で示すようにパッド904の空き部分にテスト専用パッド905を配置する。これにより、テスト専用パッド905が実装信頼性に影響を与えることを回避することができる。
FIG. 6 is a plan view of the
なお、パッケージ基板300は、半導体素子30の実装時に実装方向の間違えを防止するため、1コーナーのみ外部接続端子401を搭載しないようになっている。そこで、図6(b)で示すように、パッド904に空きがない場合は、この1コーナーに対応する位置にテスト専用パッド905を搭載する。
Note that the
具体的には、半導体装置3は、以下の手順により、製造することができる。
(1)図4(a)で示す二つのパッケージ基板を準備する工程。一つはプローブカード搭載用パッケージ基板であり、もう一つは半導体素子搭載用パッケージ基板である。
(2)図3で示すプローブカード2を用いて半導体ウェハ601を検査する工程。
(3)半導体ウェハ601からLSIを含む半導体素子を個片化する工程。半導体素子30は、半導体プロセスによって作成することができる。ウェハ状態の半導体素子30の電極(図示せず)に、印刷,蒸着またはメッキ工程などによってバンプ603を形成する。これをダイシングし、個片化することにより半導体素子30(半導体チップ)を得る。また、半導体素子30は、半導体ウェハ601の電気的検査において、良品と判定されたLSIを含む半導体素子を選別してパッケージ化することができる。
(4)上記(1)で準備した半導体素子搭載用のパッケージ基板上に半導体素子をパッケージ化する工程。
Specifically, the
(1) A step of preparing two package substrates shown in FIG. One is a package board for mounting a probe card, and the other is a package board for mounting a semiconductor element.
(2) A step of inspecting the
(3) A step of separating semiconductor elements including LSIs from the
(4) A step of packaging a semiconductor element on the package substrate for mounting the semiconductor element prepared in (1) above.
上記(4)の半導体素子をパッケージ化する工程は、さらに以下の工程を含む。
(i)図4(a)で示すパッケージ基板の下面1aに、半導体素子を搭載し、半導体素子をパッケージ基板のパッド303及びテスト専用端子903に電気的に接続する工程。具体的には、パッド303に半田メッキ702を施し、レジスト701を形成する(図10(a))。そして、パッケージ基板の上面3a側に半導体素子30をリフロー実装する(図10(b))。
(ii)パッケージ基板のテスト専用パッド905の上には外部接続端子901を形成せず、パッケージ基板のパッド904の上に外部接続端子401を形成する工程。具体的には、半導体素子30とレジスト701との間にアンダーフィル樹脂32を充填する(図10(c))。最後に、パッド904に外部接続端子401を搭載し、半導体装置3を完成させる(図10(d))。なお、テスト専用パッド905には、外部接続端子401を搭載しない。
The step (4) of packaging the semiconductor element further includes the following steps.
(I) A step of mounting a semiconductor element on the lower surface 1a of the package substrate shown in FIG. 4A and electrically connecting the semiconductor element to the
(Ii) A step of forming the
なお、半導体素子30は、半導体プロセスによって作成することができる。ウェハ状態の半導体素子30の電極(図示せず)に、印刷,蒸着またはメッキ工程などによってバンプ603を形成する。これをダイシングし、個片化することにより半導体素子30(半導体チップ)を得る。また、半導体素子30は、半導体ウェハ601の電気的検査において、良品と判定されたLSIを含む半導体素子を選別してパッケージ化することができる。
The
つづいて、本実施形態の作用及び効果について説明する。中継基板1によれば、パッケージ基板300に絶縁樹脂層305を追加することにより、絶縁樹脂層305のパッド303及びテスト専用パッド903のそれぞれに対応する位置に形成された貫通孔308にビア306を形成させて、貫通孔308をパッド307で覆うことができる。これにより、絶縁樹脂層305及びビア306によりパッド307を支持することができ、パッド303とパッド307とをビア306を介して接続させることが可能となる。したがって、パッケージ基板300に形成されたパッド303及びテスト専用パッド903を利用しつつ、パッド307によりプローブ101との接触面積を確保することができ、プローブ101と電極パッド307との位置あわせを容易にし、かつ、検査中の位置ずれを防止することが可能となる。よって、中継基板方式を採用する場合においても、コストを削減することができ、半導体ウェハ601の電気特性を効率よく検査することができる。
It continues and demonstrates the effect | action and effect of this embodiment. According to the
図9で示す従来の中継基板706では、プローブヘッドをプローブカード基板上のプレートに取り付ける際、プローブヘッドとプレートとの間の位置ずれによりプローブの上端部2aとパッド303とが正常に接触しない場合がある。パッケージ基板300のパッド303の径が小さい場合、パッド303の外周部にレジスト701がかかっていると、わずかな位置ずれでもプローブの上端部2aがレジスト701に接触し、パッド303に接触しなくなる可能性が高くなる。
In the
また、半導体ウェハ601のテストは高温や低温で実施される場合もある。このとき熱による膨張・収縮によりパッド303やプローブの位置が変化する。そのため、常温でパッド303とプローブ101の位置合わせができたとしても高温・低温では使用できなくなる可能性がある。
Further, the test of the
また、従来の中継基板706においては、半導体ウェハの表面に形成されたパターン配線を断線やショートから保護するため、レジスト701を除去することができなかった。また、レジスト701はビアを支える力がないため、半田層702を除去しレジスト701に貫通孔を形成させてもその貫通孔にビアを形成することができなかった。したがって、レジスト701に対し凸となるパッドを形成させることもできなかった。
Further, in the
さらに、パッケージ基板をそのまま流用すると、パッドの酸化防止および接触性確保という点で問題があった。フリップチップ実装を行うためには、図9で示すように、パッド303に対する表面処理は半田を用いて半田層702を形成させることが一般的であった。この状態で中継基板として使用した場合、プローブの端部に半田が付着し、更にそれが酸化することにより接触性が劣化し測定不良につながっていた。また、接触を繰り返すことにより半田層702が磨耗し、パッド303の表面が露出するおそれがあった。パッド303が銅からなる場合は、外気に露出すると酸化が進行するため、接触性劣化の問題がより顕著になっていた。
Furthermore, if the package substrate is used as it is, there is a problem in terms of preventing pad oxidation and ensuring contact. In order to perform flip chip mounting, as shown in FIG. 9, the surface treatment for the
一方、中継基板1では、図1に示すように、パッケージ基板300に絶縁樹脂層305を形成させて、レジストを利用しない構成を採用している。そのためパッド307の形状はピッチの許す限り大きく作成することができる。さらにパッケージ基板300表面に対して、パッド307が凸に形成されているため、プローブ上端面とパッド面が完全に重ならなくなるまで位置ずれしない限りオープンとならない。よって、針位置精度およびプローブヘッドの取り付け精度に対する要求が緩和される。
On the other hand, as shown in FIG. 1, the
また、中継基板1によれば、パッド307に対しては、導電性保護膜801を施すことが可能である。したがって、保護膜として適宜材料を選択し、優れた接触性、耐摩耗性を実現することが可能である。導電性保護膜801として、金メッキを採用することにより、パッドの酸化防止および接触性を確保することが可能となる。
Further, according to the
以上のように、中継基板1によれば、半導体ウェハ601、特に、フリップチップデバイスのウェハテスト工程において使用するプローブカードのピッチ拡張基板として半導体素子搭載用のパッケージ基板300を流用し、絶縁樹脂層305を追加することによりパッド面積を拡大させることができる。これにより、プローブの位置ばらつきに対する許容度、ヘッド部の取り付け許容精度を向上させることができる。また、パッドの導電性保護膜の材料を適宜選択することができることから、パッド307の耐久性が改善され、安定した接触を実現することができる。さらに、半導体搭載用のパッケージ基板を流用することができるため、専用の中継基板を作成するよりも費用面で有利である。
As described above, according to the
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。たとえば、パッド303ごとにパッド307を個別形成してもよいが、同電位(GND等)であれば、複数のパッド303に接続されるようにパッド307を連続して形成させもよい。
たとえば、以下の構成も本発明に適用することが可能である。
(1) 第一の面と第二の面とを有し内部に配線が形成された基板本体と、前記第一の面に配置された第一の電極パッドと、前記第二の面に配置された第二の電極パッドと、を備えたパッケージ基板と、
前記パッケージ基板の前記第一の面の上に形成された絶縁層と、
前記絶縁層の前記第一の電極パッドに対応する位置に形成された貫通孔と、
前記貫通孔に形成された導電部材と、
前記貫通孔を覆い、上面が絶縁層で覆われていない第三の電極パッドと、
前記第二の電極パッドに形成された外部接続端子と、
を有し、
前記第一の電極パッドは、前記配線を介して前記第二の電極パッドに電気的に接続され、
前記第三の電極パッドは、前記導電部材を介して前記第一の電極パッドに電気的に接続されることを特徴とする中継基板。
(2) 電気信号を印加する第二のテスト専用パッドを前記第二の面に有し、
前記第一の電極パッドは第一のテスト専用パッドを含み、
前記第一のテスト専用パッドと前記第二のテスト専用パッドとが前記配線を介して電気的に接続され、
前記第二のテスト専用パッドに外部接続端子が形成されていることを特徴とする(1)に記載の中継基板。
(3) 前記第三の電極パッドは、導電性保護膜で覆われていることを特徴とする(1)または(2)に記載の中継基板。
(4) 前記導電性保護膜は金メッキ膜であることを特徴とする(3)に記載の中継基板。
(5) 前記第三の電極パッドは、前記絶縁層の表面に対して凸状に張り出していることを特徴とする(1)乃至(4)いずれかに記載の中継基板。
(6) 前記第三の電極パッドは、前記第一の電極パッドよりも面積が大きいことを特徴とする(1)乃至(5)いずれかに記載の中継基板。
(7) 前記第二の電極パッドのピッチは、前記第一の電極パッドのピッチよりも広く、
前記第三の電極パッドのピッチは、前記第一の電極パッドのピッチと等しいことを特徴とする(1)乃至(6)いずれかに記載の中継基板。
(8) 検査対象であるLSIが形成された半導体ウェハと、前記半導体ウェハに形成された前記LSIに電気信号を印加し、前記半導体ウェハに形成された前記LSIの電気特性を測定する測定装置と、を電気的に接続するプローブカードであって、
第一の面と第二の面とを有し内部に配線が形成された基板本体と、前記第一の面に配置された第一の電極パッドと、前記第二の面に配置された第二の電極パッドと、を備えたパッケージ基板と、
前記パッケージ基板の前記第一の面の上に形成された絶縁層と、
前記絶縁層の前記第一の電極パッドに対応する位置に形成された貫通孔と、
前記貫通孔に形成された導電部材と、
前記貫通孔を覆い、上面が絶縁層で覆われていない第三の電極パッドと、
前記第二の電極パッドに形成された外部接続端子と、
を備える中継基板と、
前記第三の電極パッドに電気的に接続し、前記半導体ウェハに形成された電極に接触するプローブと、
を有し、
前記第一の電極パッドは、前記配線を介して前記第二の電極パッドと電気的に接続され、
前記第三の電極パッドは、前記導電部材を介して前記第一の電極パッドと電気的に接続されることを特徴とするプローブカード。
(9) 電気信号を印加する第二のテスト専用パッドを前記第二の面に有し、
前記第一の電極パッドは、第一のテスト専用パッドを含み、
前記第一のテスト専用パッドと前記第二のテスト専用パッドとが前記配線を介して電気的に接続され、
前記第二のテスト専用パッドに外部接続端子が形成されていることを特徴とする(8)に記載のプローブカード。
(10) 前記第三の電極パッドは、導電性保護膜で覆われていることを特徴とする(8)または(9)に記載のプローブカード。
(11) 前記導電性保護膜は金メッキ膜であることを特徴とする(10)に記載のプローブカード。
(12) 前記第三の電極パッドは、前記絶縁層の表面に対して凸状に張り出した形状であることを特徴とする(8)乃至(11)いずれかに記載のプローブカード。
(13) 前記第三の電極パッドは、前記第一の電極パッドよりも面積が大きいことを特徴とする(8)乃至(12)いずれかに記載のプローブカード。
(14) 前記第二の電極パッドのピッチは、前記第一の電極パッドのピッチよりも広く、
前記第三の電極パッドのピッチは、前記第一の電極パッドのピッチと等しいことを特徴とする(8)乃至(13)いずれかに記載のプローブカード。
(15) 第一の面と第二の面とを有し内部に配線が形成された基板本体と、前記第一の面に配置された第一の電極パッドと、前記第二の面に配置された第二の電極パッドと、を備えたパッケージ基板を準備する工程と、
前記第一の面に絶縁層を形成する工程と、
前記絶縁層の前記第一の電極パッドに対応する位置に貫通孔を形成する工程と、
前記貫通孔に導電部材を形成する工程と、
前記貫通孔を第三の電極パッドで覆う工程と、
前記第二の電極パッドに外部接続端子を形成する工程と、
を含み、
前記第一の電極パッドは、前記配線を介して前記第二の電極パッドに電気的に接続され、
前記第三の電極パッドは、前記導電部材を介して前記第一の電極パッドに電気的に接続され、上面が絶縁層で覆われていないことを特徴とする中継基板の製造方法。
(16) 準備された前記パッケージ基板は、第二のテスト専用パッドを前記第二の面に有し、前記第一の電極パッドは、第一のテスト専用パッドを含み、前記第一のテスト専用パッドと前記第二のテスト専用パッドとが前記配線を介して接続されており、
前記第二のテスト専用パッドに外部接続端子を形成することを特徴とする(15)に記載の中継基板の製造方法。
(17) 検査対象であるLSIが形成された半導体ウェハと、前記半導体ウェハに形成された前記LSIに電気信号を印加し、前記半導体ウェハに形成された前記LSIの電気特性を測定する測定装置と、を電気的に接続するプローブカードを用いる半導体ウェハの検査方法であって、
前記プローブカードは、
第一の面と第二の面とを有し内部に配線が形成された基板本体と、前記第一の面に配置された第一の電極パッドと、前記第二の面に配置された第二の電極パッドと、を備えたパッケージ基板と、
前記パッケージ基板の前記第一の面の上に形成された絶縁層と、
前記絶縁層の前記第一の電極パッドに対応する位置に形成された貫通孔と、
前記貫通孔に形成された導電部材と、
前記貫通孔を覆い、上面が絶縁層で覆われていない第三の電極パッドと、
前記第二の電極パッドに形成された外部接続端子と、
を備え、
前記第一の電極パッドと前記第二の電極パッドとが電気的に接続される中継基板と、
前記第三の電極パッドに電気的に接続し、前記半導体ウェハに形成された電極に接触するプローブと、
を有し、
前記半導体ウェハに設けられた電極に前記プローブを接触させるステップと、
前記半導体ウェハに電気信号を印加し、前記半導体ウェハの電気特性を測定するステップと、
を含むことを特徴とする半導体ウェハの検査方法。
(18) 前記半導体ウェハに設けられた前記電極に前記プローブを接触させる前に前記プローブを前記第三の電極パッドに対してフローティング状態にし、前記プローブを前記第三の電極パッドに押さえつけることで前記電極に前記プローブを接触させることを特徴とする(17)に記載の半導体ウェハの検査方法。
(19) 第一の面と第二の面とを有し内部に配線が形成された基板本体と、前記第一の面に配置された第一の電極パッドと、前記第二の面に配置された第二の電極パッドと、を備える二つのパッケージ基板を準備する工程と、
検査対象であるLSIが形成された半導体ウェハと、前記半導体ウェハに形成された前記LSIに電気信号を印加し、前記半導体ウェハに形成された前記LSIの電気特性を測定する測定装置と、を電気的に接続し、準備された前記二つのパッケージ基板のうちの一のパッケージ基板を有するプローブカードを用いて前記半導体ウェハを検査する工程と、
前記半導体ウェハから前記LSIを含む半導体素子を個片化する工程と、
準備された前記二つのパッケージ基板のうちの他のパッケージ基板上に前記半導体素子をパッケージ化する工程と、
を含み、
前記プローブカードは、
前記一のパッケージ基板と、
前記一のパッケージ基板の前記第一の面の上に形成された絶縁層と、
前記絶縁層の前記第一の電極パッドに対応する位置に形成された貫通孔と、
前記貫通孔に形成された導電部材と、
前記貫通孔を覆い、上面が絶縁層で覆われていない第三の電極パッドと、
前記第二の電極パッドに形成された外部接続端子と、
を備える中継基板と、
前記中継基板が備える前記第三の電極パッドに電気的に接続し、前記半導体ウェハに形成された電極に接触するプローブと、
を有し、
前記半導体ウェハを検査する工程は、
前記半導体ウェハに設けられた電極に前記プローブを接触させることにより、前記第三の電極パッドと前記電極とを電気的に接続する工程と、
前記半導体ウェハに前記測定装置から電気信号を印加し、前記半導体ウェハの電気特性を測定する工程と、
を含み、
前記半導体素子をパッケージ化する工程は、
前記他のパッケージ基板の前記第一の面に、前記半導体素子を搭載し、前記半導体素子を前記他のパッケージ基板の第一の電極パッドに電気的に接続する工程と、
前記他のパッケージ基板の前記第二の電極パッドの上に外部接続端子を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable. For example, the
For example, the following configurations can also be applied to the present invention.
(1) A substrate body having a first surface and a second surface and having wiring formed therein; a first electrode pad disposed on the first surface; and a substrate disposed on the second surface. A second electrode pad, and a package substrate comprising:
An insulating layer formed on the first surface of the package substrate;
A through hole formed at a position corresponding to the first electrode pad of the insulating layer;
A conductive member formed in the through hole;
A third electrode pad that covers the through hole and whose upper surface is not covered with an insulating layer;
An external connection terminal formed on the second electrode pad;
Have
The first electrode pad is electrically connected to the second electrode pad via the wiring,
The relay substrate according to
(2) A second test-dedicated pad for applying an electric signal is provided on the second surface,
The first electrode pad includes a first test pad;
The first test-dedicated pad and the second test-dedicated pad are electrically connected via the wiring,
The relay board according to (1), wherein an external connection terminal is formed on the second test-dedicated pad.
(3) The relay substrate according to (1) or (2), wherein the third electrode pad is covered with a conductive protective film.
(4) The relay substrate according to (3), wherein the conductive protection film is a gold plating film.
(5) The relay substrate according to any one of (1) to (4), wherein the third electrode pad protrudes in a convex shape with respect to the surface of the insulating layer.
(6) The relay substrate according to any one of (1) to (5), wherein the third electrode pad has a larger area than the first electrode pad.
(7) The pitch of the second electrode pad is wider than the pitch of the first electrode pad,
The pitch of said 3rd electrode pad is equal to the pitch of said 1st electrode pad, The relay board | substrate in any one of (1) thru | or (6) characterized by the above-mentioned.
(8) a semiconductor wafer on which an LSI to be inspected is formed, and a measuring device that applies an electrical signal to the LSI formed on the semiconductor wafer and measures the electrical characteristics of the LSI formed on the semiconductor wafer; A probe card for electrically connecting
A substrate body having a first surface and a second surface and having wiring formed therein, a first electrode pad disposed on the first surface, and a first electrode disposed on the second surface A package substrate comprising: two electrode pads;
An insulating layer formed on the first surface of the package substrate;
A through hole formed at a position corresponding to the first electrode pad of the insulating layer;
A conductive member formed in the through hole;
A third electrode pad that covers the through hole and whose upper surface is not covered with an insulating layer;
An external connection terminal formed on the second electrode pad;
A relay board comprising:
A probe electrically connected to the third electrode pad and in contact with an electrode formed on the semiconductor wafer;
Have
The first electrode pad is electrically connected to the second electrode pad via the wiring,
The probe card, wherein the third electrode pad is electrically connected to the first electrode pad through the conductive member.
(9) A second test-dedicated pad for applying an electric signal is provided on the second surface,
The first electrode pad includes a first test-dedicated pad,
The first test-dedicated pad and the second test-dedicated pad are electrically connected via the wiring,
The probe card according to (8), wherein an external connection terminal is formed on the second test-dedicated pad.
(10) The probe card according to (8) or (9), wherein the third electrode pad is covered with a conductive protective film.
(11) The probe card according to (10), wherein the conductive protective film is a gold plating film.
(12) The probe card according to any one of (8) to (11), wherein the third electrode pad has a shape protruding in a convex shape with respect to the surface of the insulating layer.
(13) The probe card according to any one of (8) to (12), wherein the third electrode pad has a larger area than the first electrode pad.
(14) The pitch of the second electrode pads is wider than the pitch of the first electrode pads,
The probe card according to any one of (8) to (13), wherein a pitch of the third electrode pad is equal to a pitch of the first electrode pad.
(15) A substrate body having a first surface and a second surface and having wiring formed therein; a first electrode pad disposed on the first surface; and a substrate disposed on the second surface. A package substrate comprising: a second electrode pad formed; and
Forming an insulating layer on the first surface;
Forming a through hole at a position corresponding to the first electrode pad of the insulating layer;
Forming a conductive member in the through hole;
Covering the through hole with a third electrode pad;
Forming an external connection terminal on the second electrode pad;
Including
The first electrode pad is electrically connected to the second electrode pad via the wiring,
The third electrode pad is electrically connected to the first electrode pad through the conductive member, and the upper surface is not covered with an insulating layer.
(16) The prepared package substrate has a second test-dedicated pad on the second surface, and the first electrode pad includes a first test-dedicated pad, the first test-dedicated pad The pad and the second test-dedicated pad are connected via the wiring,
The external connection terminal is formed on the second test-dedicated pad, the method of manufacturing a relay board according to (15).
(17) a semiconductor wafer on which an LSI to be inspected is formed, and a measuring device that applies an electrical signal to the LSI formed on the semiconductor wafer and measures the electrical characteristics of the LSI formed on the semiconductor wafer; A semiconductor wafer inspection method using a probe card for electrically connecting
The probe card is
A substrate body having a first surface and a second surface and having wiring formed therein, a first electrode pad disposed on the first surface, and a first electrode disposed on the second surface A package substrate comprising: two electrode pads;
An insulating layer formed on the first surface of the package substrate;
A through hole formed at a position corresponding to the first electrode pad of the insulating layer;
A conductive member formed in the through hole;
A third electrode pad that covers the through hole and whose upper surface is not covered with an insulating layer;
An external connection terminal formed on the second electrode pad;
With
A relay substrate to which the first electrode pad and the second electrode pad are electrically connected;
A probe electrically connected to the third electrode pad and in contact with an electrode formed on the semiconductor wafer;
Have
Contacting the probe with an electrode provided on the semiconductor wafer;
Applying an electrical signal to the semiconductor wafer and measuring electrical characteristics of the semiconductor wafer;
A method for inspecting a semiconductor wafer.
(18) Before bringing the probe into contact with the electrode provided on the semiconductor wafer, the probe is brought into a floating state with respect to the third electrode pad, and the probe is pressed against the third electrode pad. The method for inspecting a semiconductor wafer according to (17), wherein the probe is brought into contact with an electrode.
(19) A substrate body having a first surface and a second surface and having wiring formed therein; a first electrode pad disposed on the first surface; and a substrate disposed on the second surface. Preparing two package substrates comprising: a second electrode pad formed;
A semiconductor wafer on which an LSI to be inspected is formed, and a measuring device that applies an electrical signal to the LSI formed on the semiconductor wafer and measures the electrical characteristics of the LSI formed on the semiconductor wafer. Inspecting the semiconductor wafer using a probe card having one package substrate of the two package substrates prepared and connected,
Separating the semiconductor element including the LSI from the semiconductor wafer;
Packaging the semiconductor element on another package substrate of the two package substrates prepared; and
Including
The probe card is
The one package substrate;
An insulating layer formed on the first surface of the one package substrate;
A through hole formed at a position corresponding to the first electrode pad of the insulating layer;
A conductive member formed in the through hole;
A third electrode pad that covers the through hole and whose upper surface is not covered with an insulating layer;
An external connection terminal formed on the second electrode pad;
A relay board comprising:
A probe that is electrically connected to the third electrode pad provided in the relay substrate and that contacts an electrode formed on the semiconductor wafer;
Have
The step of inspecting the semiconductor wafer includes
Electrically connecting the third electrode pad and the electrode by bringing the probe into contact with an electrode provided on the semiconductor wafer;
Applying an electrical signal from the measuring device to the semiconductor wafer and measuring electrical characteristics of the semiconductor wafer;
Including
The step of packaging the semiconductor element includes:
Mounting the semiconductor element on the first surface of the other package substrate and electrically connecting the semiconductor element to a first electrode pad of the other package substrate;
Forming an external connection terminal on the second electrode pad of the other package substrate;
A method for manufacturing a semiconductor device, comprising:
1 中継基板
1a 下面
1b 上面
2 プローブカード
2a 上端部
2b 下端部
3 半導体装置
3a 上面
3b 下面
30 半導体素子
32 アンダーフィル樹脂
101 プローブ
102 ガイド板
103 スペーサー
104 ガイド板
201 プレート
300 パッケージ基板
301 基板
303 パッド
305 絶縁樹脂層
306 ビア
307 パッド
308 貫通孔
401 外部接続端子
402 配線
403 絶縁性保護膜
501 プローブカード基板
502 接続端子
601 半導体ウェハ
602 電極
603 バンプ
701 レジスト
702 半田層
706 中継基板
801 導電性保護膜
803 パッド
805 パッド
901 外部接続端子
902 配線
903 テスト専用パッド
904 パッド
905 テスト専用パッド
DESCRIPTION OF
Claims (3)
検査対象であるLSIが形成された前記半導体ウェハに設けられた電極に前記プローブを接触させて、前記LSIの電気特性を測定する測定装置と半導体ウェハとを電気的に接続するステップと、
前記プローブカードを介して前記測定装置から前記半導体ウェハに電気信号を印加し、前記半導体ウェハの電気特性を測定するステップと、
を含み、
前記中継基板は、
第一の面と第二の面とを有し内部に配線が形成された基板本体と、前記第一の面に配置され、少なくとも第一のテスト専用パッドを含む複数の第一の電極パッドと、前記第二の面に配置された第二の電極パッドと、を備えたパッケージ基板と、
前記パッケージ基板の前記第一の面の上に形成された絶縁層と、
前記絶縁層の前記第一の電極パッドに対応する位置に形成された貫通孔と、
前記貫通孔に形成された導電部材と、
前記貫通孔を覆い、上面および側面全面が絶縁層で覆われていない第三の電極パッドと、
前記第二の電極パッドに形成された外部接続端子と、
前記第二の面に配置され、外部接続端子が形成された第二のテスト専用パッドと、
を備え、
前記測定装置と前記半導体ウェハとを電気的に接続する前記ステップにおいて、
前記プローブを前記電極に接触させることにより、前記プローブを前記第三の電極パッドに電気的に接続し、前記配線を介して前記第一の電極パッドと前記第二の電極パッドとを電気的に接続するとともに、前記導電部材を介して前記第一の電極パッドと前記第三の電極パッドとを電気的に接続し、さらに、前記配線を介して前記第一のテスト専用パッドと前記第二のテスト専用パッドとを電気的に接続し、
前記半導体ウェハの電気特性を測定する前記ステップにおいて、前記測定装置から前記第二のテスト専用パッドを介して前記半導体ウェハに電気信号を印加することを特徴とする半導体ウェハの検査方法。 A method for inspecting a semiconductor wafer using a probe card comprising a relay substrate and a probe ,
Contacting the probe with an electrode provided on the semiconductor wafer on which the LSI to be inspected is formed, and electrically connecting the measurement apparatus for measuring the electrical characteristics of the LSI and the semiconductor wafer;
Applying an electrical signal from the measurement device to the semiconductor wafer via the probe card, and measuring electrical characteristics of the semiconductor wafer;
Including
The relay board is
A substrate body having a first surface and a second surface and having wiring formed therein ; a plurality of first electrode pads disposed on the first surface and including at least a first test-dedicated pad; A second electrode pad disposed on the second surface, and a package substrate comprising:
An insulating layer formed on the first surface of the package substrate;
A through hole formed at a position corresponding to the first electrode pad of the insulating layer;
A conductive member formed in the through hole;
A third electrode pad that covers the through-hole and whose upper surface and entire side surface are not covered with an insulating layer;
An external connection terminal formed on the second electrode pad;
A second dedicated test pad disposed on the second surface and having an external connection terminal formed thereon;
With
In the step of electrically connecting the measuring device and the semiconductor wafer,
By bringing the probe into contact with the electrode, the probe is electrically connected to the third electrode pad, and the first electrode pad and the second electrode pad are electrically connected via the wiring. And electrically connecting the first electrode pad and the third electrode pad via the conductive member, and further connecting the first test pad and the second electrode via the wiring. Electrical connection with the test pad
In the step of measuring the electrical characteristics of the semiconductor wafer, an electrical signal is applied to the semiconductor wafer from the measuring device via the second test-dedicated pad .
検査対象であるLSIが形成された半導体ウェハと、前記半導体ウェハに形成された前記LSIに電気信号を印加し、前記半導体ウェハに形成された前記LSIの電気特性を測定する測定装置と、を電気的に接続し、準備された前記二つのパッケージ基板のうちの一のパッケージ基板を有するプローブカードを用いて前記半導体ウェハを検査する工程と、
前記半導体ウェハから前記LSIを含む半導体素子を個片化する工程と、
準備された前記二つのパッケージ基板のうちの他のパッケージ基板上に前記半導体素子をパッケージ化する工程と、
を含み、
前記プローブカードは、
前記一のパッケージ基板と、
前記一のパッケージ基板の前記第一の面の上に形成された絶縁層と、
前記絶縁層の前記第一の電極パッドに対応する位置に形成された貫通孔と、
前記貫通孔に形成された導電部材と、
前記貫通孔を覆い、上面および側面全面が絶縁層で覆われていない第三の電極パッドと、
前記第二の電極パッドに形成された外部接続端子と、
前記第二の面に配置され、外部接続端子が形成された第二のテスト専用パッドと
を備える中継基板と、
前記中継基板が備える前記第三の電極パッドに電気的に接続し、前記半導体ウェハに形成された電極に接触するプローブと、
を有し、
前記半導体ウェハを検査する工程は、
前記半導体ウェハに設けられた電極に前記プローブを接触させることにより、前記第三の電極パッドと前記電極とを電気的に接続する工程と、
前記半導体ウェハに前記測定装置から前記第二のテスト専用パッドを介して電気信号を印加し、前記半導体ウェハの電気特性を測定する工程と、
を含み、
前記第三の電極パッドと前記電極とを電気的に接続する工程において、前記プローブを前記第三の電極パッドに電気的に接続し、前記配線を介して前記第一の電極パッドと前記第二の電極パッドとを電気的に接続するとともに、前記導電部材を介して前記第一の電極パッドと前記第三の電極パッドとを電気的に接続し、さらに、前記配線を介して前記第一のテスト専用パッドと前記第二のテスト専用パッドとを電気的に接続し、
前記半導体素子をパッケージ化する工程は、
前記他のパッケージ基板の前記第一の面に、前記半導体素子を搭載し、前記半導体素子を前記他のパッケージ基板の第一の電極パッドに電気的に接続する工程と、
前記他のパッケージ基板の前記第二の電極パッドの上に外部接続端子を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 A substrate body having a first surface and a second surface and having wiring formed therein ; a plurality of first electrode pads disposed on the first surface and including at least a first test-dedicated pad; Preparing two package substrates comprising: a second electrode pad disposed on the second surface;
A semiconductor wafer on which an LSI to be inspected is formed, and a measuring device that applies an electrical signal to the LSI formed on the semiconductor wafer and measures the electrical characteristics of the LSI formed on the semiconductor wafer. Inspecting the semiconductor wafer using a probe card having one package substrate of the two package substrates prepared and connected,
Separating the semiconductor element including the LSI from the semiconductor wafer;
Packaging the semiconductor element on another package substrate of the two package substrates prepared; and
Including
The probe card is
The one package substrate;
An insulating layer formed on the first surface of the one package substrate;
A through hole formed at a position corresponding to the first electrode pad of the insulating layer;
A conductive member formed in the through hole;
A third electrode pad that covers the through-hole and whose upper surface and entire side surface are not covered with an insulating layer;
An external connection terminal formed on the second electrode pad;
A relay board comprising a second test-dedicated pad disposed on the second surface and having an external connection terminal formed thereon ;
A probe that is electrically connected to the third electrode pad provided in the relay substrate and that contacts an electrode formed on the semiconductor wafer;
Have
The step of inspecting the semiconductor wafer includes
Electrically connecting the third electrode pad and the electrode by bringing the probe into contact with an electrode provided on the semiconductor wafer;
Applying an electrical signal to the semiconductor wafer from the measuring device via the second test-dedicated pad, and measuring electrical characteristics of the semiconductor wafer;
Including
In the step of electrically connecting the third electrode pad and the electrode, the probe is electrically connected to the third electrode pad, and the first electrode pad and the second electrode are connected via the wiring. And electrically connecting the first electrode pad and the third electrode pad via the conductive member, and further connecting the first electrode pad via the wiring. Electrically connecting the test pad and the second test pad;
The step of packaging the semiconductor element includes:
Mounting the semiconductor element on the first surface of the other package substrate and electrically connecting the semiconductor element to a first electrode pad of the other package substrate;
Forming an external connection terminal on the second electrode pad of the other package substrate;
A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010179141A JP4944982B2 (en) | 2010-08-10 | 2010-08-10 | Semiconductor wafer inspection method and semiconductor device manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010179141A JP4944982B2 (en) | 2010-08-10 | 2010-08-10 | Semiconductor wafer inspection method and semiconductor device manufacturing method |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008180601A Division JP4862017B2 (en) | 2008-07-10 | 2008-07-10 | Relay board, manufacturing method thereof, probe card |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010256371A JP2010256371A (en) | 2010-11-11 |
JP4944982B2 true JP4944982B2 (en) | 2012-06-06 |
Family
ID=43317405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010179141A Expired - Fee Related JP4944982B2 (en) | 2010-08-10 | 2010-08-10 | Semiconductor wafer inspection method and semiconductor device manufacturing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4944982B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101339493B1 (en) * | 2012-05-14 | 2013-12-10 | 삼성전기주식회사 | Space Transformer for Probe Card and Manufacturing Method Thereof |
TWI490508B (en) | 2012-12-17 | 2015-07-01 | Princo Corp | Flexible testing device and testing method thereof |
TWI493195B (en) * | 2013-11-04 | 2015-07-21 | Via Tech Inc | Probe card |
EP3227692A2 (en) * | 2014-12-04 | 2017-10-11 | Technoprobe S.p.A | Testing head comprising vertical probes |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3263859B2 (en) * | 1992-04-21 | 2002-03-11 | ソニー株式会社 | Semiconductor device |
US5534784A (en) * | 1994-05-02 | 1996-07-09 | Motorola, Inc. | Method for probing a semiconductor wafer |
JP2907127B2 (en) * | 1996-06-25 | 1999-06-21 | 日本電気株式会社 | Multi-chip module |
JPH11330297A (en) * | 1998-05-08 | 1999-11-30 | Mitsubishi Electric Corp | Semiconductor integrated circuit package and its manufacture, mounting method and mounting structure |
JP2002204076A (en) * | 2000-12-28 | 2002-07-19 | Ibiden Co Ltd | Multilayer printed wiring board and method of manufacture the same |
JP2004022664A (en) * | 2002-06-13 | 2004-01-22 | Matsushita Electric Ind Co Ltd | Packaging and testing circuit of semiconductor device |
JP4462872B2 (en) * | 2002-08-28 | 2010-05-12 | 京セラ株式会社 | Wiring board and manufacturing method thereof |
JP2004152953A (en) * | 2002-10-30 | 2004-05-27 | Citizen Watch Co Ltd | Semiconductor device and manufacturing method therefor |
JP2005189462A (en) * | 2003-12-25 | 2005-07-14 | Nec Toppan Circuit Solutions Inc | Method for manufacturing printed wiring board |
TW200638497A (en) * | 2005-04-19 | 2006-11-01 | Elan Microelectronics Corp | Bumping process and bump structure |
JP2007171140A (en) * | 2005-12-26 | 2007-07-05 | Apex Inc | Probe card, interposer, and interposer manufacturing method |
-
2010
- 2010-08-10 JP JP2010179141A patent/JP4944982B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010256371A (en) | 2010-11-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100810 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100810 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120228 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120302 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150309 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |