JPH11330297A - Semiconductor integrated circuit package and its manufacture, mounting method and mounting structure - Google Patents
Semiconductor integrated circuit package and its manufacture, mounting method and mounting structureInfo
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- JPH11330297A JPH11330297A JP12652698A JP12652698A JPH11330297A JP H11330297 A JPH11330297 A JP H11330297A JP 12652698 A JP12652698 A JP 12652698A JP 12652698 A JP12652698 A JP 12652698A JP H11330297 A JPH11330297 A JP H11330297A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体集積回路
パッケージ、その製造方法、その実装方法、およびその
実装構造に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit package, a method of manufacturing the same, a method of mounting the same, and a mounting structure thereof.
【０００２】[0002]
【従来の技術】新しいエレクトロニクス機器を実現する
ためには、複数の半導体集積回路を高速動作させ、小形
軽量でかつ低価格で提供できる高密度実装が必要であ
り、この要請に応えるパッケージと実装方法をトータル
で実現する技術開発が行われている。2. Description of the Related Art In order to realize a new electronic device, it is necessary to operate a plurality of semiconductor integrated circuits at high speed, and to provide a compact, lightweight, and low-cost high-density package. Technology is being developed to achieve the total.
【０００３】図７は、例えば特開平６−１５１５８７号
公報に示すフリップチップ型パッケージである従来の半
導体集積回路パッケージを示す断面図であり、図におい
て、１１はエピタキシャル成長層や拡散層等を含む基
板、１２は酸化膜、１３はガラスコートによる表面保護
膜、１４はアルミニウム（Ａｌ）による電子回路の入出
力用の内部電極、１６’はクロム・銅・金（ＣｒＣｕＡ
ｕ）スパッタにより形成された電極下地部、１８’は金
（Ａｕ）からなる外部電極、２０’はエポキシ、ポリイ
ミド等の樹脂、４４’は半導体集積回路パッケージであ
る。FIG. 7 is a sectional view showing a conventional semiconductor integrated circuit package which is a flip-chip type package disclosed in, for example, JP-A-6-151587. In the figure, reference numeral 11 denotes a substrate including an epitaxial growth layer, a diffusion layer and the like. , 12 is an oxide film, 13 is a surface protective film made of glass coat, 14 is an internal electrode for input and output of an electronic circuit made of aluminum (Al), and 16 'is chromium / copper / gold (CrCuA).
u) an electrode base formed by sputtering, 18 'an external electrode made of gold (Au), 20' a resin such as epoxy or polyimide, and 44 'a semiconductor integrated circuit package.
【０００４】まず、基板１１に形成された酸化膜１２上
にチップ内に構成された半導体集積回路による外部シス
テムとの信号のやりとりを行うための内部電極１４が形
成され、次いでこの内部電極１４上に形成された表面保
護膜１３に対して開口した導電接続部の開口径を十分に
被覆するように電極下地部１６’を形成し、さらにこの
電極下地部１６’のパターンに合わせた外部電極１８’
が写真製版技術により作成され、これが樹脂２０’の表
面に露出してなることにより半導体集積回路パッケージ
４４’が構成されるものである。ここで、内部電極１４
および外部電極１８’はそれぞれ、アルミと金からなる
ので、これらが直接コンタクトするとエレクトロマイグ
レーション効果により、金がアルミ中に流出していき半
導体集積回路の誤動作の原因となる汚染を引き起こすお
それがある。したがって、内部電極１４および外部電極
１８’の間にクロム・銅・金からなる電極下地部１６’
を形成してこの汚染が発生するのを抑止しているFirst, an internal electrode 14 for exchanging signals with an external system by a semiconductor integrated circuit formed in a chip is formed on an oxide film 12 formed on a substrate 11, and then on the internal electrode 14. The electrode underlayer 16 'is formed so as to sufficiently cover the opening diameter of the conductive connecting portion opened to the surface protection film 13 formed on the surface protection film 13, and the external electrode 18 adapted to the pattern of the electrode underlayer 16' is further formed. '
Are formed by photolithography and are exposed on the surface of the resin 20 'to constitute the semiconductor integrated circuit package 44'. Here, the internal electrode 14
Since the external electrodes 18 'are made of aluminum and gold, if they come into direct contact with each other, the gold may flow out into the aluminum due to the electromigration effect and cause contamination which may cause malfunction of the semiconductor integrated circuit. Therefore, between the internal electrode 14 and the external electrode 18 ', an electrode base 16' made of chromium, copper, and gold is provided.
To prevent this contamination from occurring
【０００５】次に動作について説明する。例えば、信号
出力時について考えると、半導体集積回路中で処理され
た信号はＨレベルまたはＬレベルの出力で内部電極１４
に送られ、電極下地部１６’を介して外部電極１８’に
通じ、この外部電極１８’が接続するマルチチップモジ
ュールないし単体ＩＣ等のシステムに伝達されるもので
ある。Next, the operation will be described. For example, when the signal is output, the signal processed in the semiconductor integrated circuit is H level or L level output and the internal electrode 14 is output.
To the external electrode 18 'via the electrode base portion 16', and transmitted to a system such as a multi-chip module or a single IC to which the external electrode 18 'is connected.
【０００６】次に半導体集積回路パッケージの製造方法
について説明する。図８及び図９（ａ）〜（ｇ）は、そ
れぞれ半導体集積回路パッケージを製造するための工程
フロー図とその要所断面図である。ここで、工程フロー
の説明は、半導体集積回路のウエハプロセス完了寸前か
ら始まり、内部電極１４がウエハ上に露出し、他の部分
はガラスコートである表面保護膜１３で被覆され、ウエ
ハ表面の電子回路が保護された状態までウエハプロセス
が進んだところの状態を、図９の一番上の（ａ）に示
し、以下この状態から説明を行う。Next, a method of manufacturing a semiconductor integrated circuit package will be described. FIGS. 8 and 9 (a) to 9 (g) are a process flow chart for manufacturing a semiconductor integrated circuit package and a cross-sectional view of a main part thereof. Here, the description of the process flow starts immediately before the wafer process of the semiconductor integrated circuit is completed, the internal electrodes 14 are exposed on the wafer, the other portions are covered with the surface protective film 13 which is a glass coat, and the electron on the wafer surface is exposed. A state where the wafer process has progressed to a state where the circuit is protected is shown in FIG. 9A at the top, and the description will be made from this state.
【０００７】ステップＳＴ１においてウエハプロセスを
行い、図９（ａ）に示される基板１１上に内部電極１４
と表面保護膜１３を有するウエハを形成する。そして内
部電極１４に対し外部電極１８’形成するため、写真製
版技術（ステップＳＴ２）によりフォトレジスト１５を
形成した後、クロム銅金（ＣｒＣｕＡｕ）をスパッタす
ることで、電極下地部１６’の形成（多重金属スパッ
タ）（ステップＳＴ３）を行う。In step ST1, a wafer process is performed, and the internal electrodes 14 are formed on the substrate 11 shown in FIG.
Then, a wafer having the surface protection film 13 is formed. Then, in order to form an external electrode 18 'for the internal electrode 14, a photoresist 15 is formed by photolithography (step ST2), and then chromium copper gold (CrCuAu) is sputtered to form an electrode base portion 16' ( Multiple metal sputtering) (step ST3) is performed.
【０００８】さらに、写真製版技術（ステップＳＴ４）
によりフォトレジスト１７、金（Ａｕ）蒸着を行い、外
部電極１８’を形成する（ステップＳＴ５）。この外部
電極１８’が外部リードとして機能することになる。Further, a photomechanical technology (step ST4)
A photoresist 17 and gold (Au) are vapor-deposited to form an external electrode 18 '(step ST5). This external electrode 18 'functions as an external lead.
【０００９】次に、写真製版技術（ステップＳＴ６）に
よりフォトレジスト１９、樹脂２０を塗布（ステップＳ
Ｔ７）して硬化（ステップＳＴ８）させ、樹脂２０と表
面保護膜１３との間にバリア部を形成する。このバリア
部（樹脂と表面保護膜の接触部分）の形成によりＩＣチ
ップ内部への水やナトリウムイオンの侵入を防止して信
頼性を向上することができる。次に、ウエハ表面の平坦
性と外部電極の清浄化のために表面研磨を行う（ステッ
プＳＴ９）。なお、この従来例では、電極下地部１６’
の形成工程（ステップＳＴ２とＳＴ３）と、外部電極１
８’の形成工程（ステップＳＴ４，ＳＴ５）とにおい
て、写真製版技術によるフォトレジストの形成が行われ
る。Next, a photoresist 19 and a resin 20 are applied by photolithography (step ST6) (step S6).
T7) and curing (step ST8), a barrier portion is formed between the resin 20 and the surface protection film 13. The formation of the barrier portion (the contact portion between the resin and the surface protective film) can prevent water and sodium ions from entering the inside of the IC chip and improve reliability. Next, surface polishing is performed for flatness of the wafer surface and cleaning of the external electrodes (step ST9). In this conventional example, the electrode base portion 16 ′
Forming process (steps ST2 and ST3) and external electrode 1
In the forming step 8 '(steps ST4 and ST5), a photoresist is formed by photolithography.
【００１０】この場合に、バリア部（樹脂と表面保護膜
の接触部分）の形成が重要であり、さらにウエハ表面の
表面処理によるウエハ表面の平坦性と外部電極の清浄化
とが重要である。In this case, it is important to form a barrier portion (a contact portion between the resin and the surface protective film), and it is also important to flatten the wafer surface by surface treatment of the wafer surface and to clean the external electrodes.
【００１１】そして、半導体集積回路のウエハプロセス
工程終了後、ダイシング・スライス・カットし（ステッ
プＳＴ１２）、エキスパンドしてチップ状態にして（ス
テップＳＴ１３）からパッケージ組立を行い、半導体集
積回路をパッケージに収納している。After completion of the wafer process of the semiconductor integrated circuit, dicing, slicing and cutting are performed (step ST12), and the package is assembled from the expanded and chipped state (step ST13), and the semiconductor integrated circuit is stored in the package. doing.
【００１２】次に従来の半導体集積回路パッケージの実
装構造について説明する。図１０は従来の半導体集積回
路パッケージの実装構造を示す断面図であり、図におい
て、４１はプリント配線基板、４２はプリント配線基板
４１上の銅配線、４３は半田、１８’は外部電極、２
０’は樹脂部、４４’は上述の半導体集積回路パッケー
ジである。半導体集積回路パッケージ４４’はパッケー
ジ組立後に銅配線４２上に外部電極１８’が位置決めさ
れてから半田４３を介して載置される。Next, a mounting structure of a conventional semiconductor integrated circuit package will be described. FIG. 10 is a cross-sectional view showing a mounting structure of a conventional semiconductor integrated circuit package. In the figure, 41 is a printed wiring board, 42 is a copper wiring on the printed wiring board 41, 43 is a solder, 18 ′ is an external electrode,
0 'is a resin part, and 44' is the above-mentioned semiconductor integrated circuit package. The semiconductor integrated circuit package 44 'is mounted via the solder 43 after the external electrodes 18' are positioned on the copper wiring 42 after the package is assembled.
【００１３】[0013]
【発明が解決しようとする課題】従来の半導体集積回路
パッケージは以上のように構成されているので、外部取
り出し用の外部電極１８’における半田付け部分の面積
が小さいために半田付けが難しく、プリント配線基板４
１への実装工程での歩留まりが悪いという課題があっ
た。さらに、プリント配線基板４１に実装した後に、該
実装済のプリント基板４１において、周囲温度の変化や
該半導体集積回路からの自己発熱による熱膨張により、
半田付け部分から該半導体集積回路パッケージ４４’に
力がかかり、半田付け部分自体の断線や該外部電極１
８’を介して半導体集積回路側の内部電極１４部分に力
が伝達され、該外部電極１８’の部分や該内部電極１４
部分が断線または破壊されてしまう課題があった。Since the conventional semiconductor integrated circuit package is constructed as described above, soldering is difficult due to the small area of the soldering portion of the external electrode 18 'for external extraction, and printing is difficult. Wiring board 4
However, there is a problem in that the yield in the mounting process to No. 1 is poor. Further, after mounting on the printed circuit board 41, the mounted printed circuit board 41 is subject to thermal expansion due to a change in ambient temperature or self-heating from the semiconductor integrated circuit.
A force is applied to the semiconductor integrated circuit package 44 'from the soldered portion, and the disconnection of the soldered portion itself and the external electrode 1 are prevented.
The force is transmitted to the portion of the internal electrode 14 on the side of the semiconductor integrated circuit through the portion 8 ′ and the portion of the external electrode 18 ′ and the portion of the internal electrode 14.
There has been a problem that the part is disconnected or broken.
【００１４】また、従来の半導体集積回路パッケージの
製造方法においては、該半導体集積回路パッケージの製
造工程で、該外部電極１８’を清浄化し表面に露出させ
る樹脂エッチング工程（ステップＳＴ９参照）におい
て、ウエハ表面を研磨する方法を取り入れていたが、ウ
エハ表面に力が加えられ半導体集積回路に不要な力学的
刺激をかけてしまうおそれがある課題があった。In the conventional method of manufacturing a semiconductor integrated circuit package, in the step of manufacturing the semiconductor integrated circuit package, in the resin etching step of cleaning and exposing the external electrodes 18 'to the surface (see step ST9), Although the method of polishing the surface has been adopted, there has been a problem that force may be applied to the wafer surface and unnecessary mechanical stimulation may be applied to the semiconductor integrated circuit.
【００１５】さらに、従来の半導体集積回路パッケージ
の実装方法においては、完了後での半導体集積回路の耐
湿性などの保護性をなお一層向上させて信頼性を向上さ
せなくてはならない課題があった。Further, in the conventional mounting method of a semiconductor integrated circuit package, there is a problem that the protection property such as moisture resistance of the semiconductor integrated circuit after completion must be further improved to improve the reliability. .
【００１６】この発明は上記のような課題を解決するた
めになされたもので、ウエハ状態で樹脂塗布しパッケー
ジングした際の電極部の半田付けを容易にし、半導体集
積回路への高湿度や力学的刺激を保護し、さらに実装後
の信頼性を高めるような半導体集積回路パッケージ、そ
の製造方法、その実装方法、およびその実装構造を得る
ことを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and facilitates soldering of an electrode portion when a resin is applied and packaged in a wafer state, and high humidity and dynamics on a semiconductor integrated circuit are obtained. It is an object of the present invention to obtain a semiconductor integrated circuit package, a method for manufacturing the same, a method for mounting the same, and a structure for mounting the semiconductor integrated circuit package, which protect a stimulus and further enhance reliability after mounting.
【００１７】[0017]
【課題を解決するための手段】この発明に係る半導体集
積回路パッケージは、基板に形成された半導体集積回路
の入出力用の内部電極と、この半導体集積回路および内
部電極を覆うように形成された表面保護膜と、これに開
口された導電接続部を介して内部電極と電気的に接続す
る電極下地部と、この電極下地部上に形成されこれと電
気的に接続し上面が露出してなる外部取り出し用の外部
電極と、表面保護膜上に形成され電極下地部および外部
電極の周囲を取り囲む樹脂とを備えたものであり、外部
電極の上面部の露出面積は内部電極の上面部の面積より
も大きくしてなるものである。A semiconductor integrated circuit package according to the present invention is formed so as to cover input / output internal electrodes of a semiconductor integrated circuit formed on a substrate and to cover the semiconductor integrated circuit and the internal electrodes. A surface protection film, an electrode underlayer electrically connected to the internal electrode through a conductive connection portion opened in the surface protection film, and an upper surface exposed by being formed on the electrode underlayer and electrically connected thereto. An external electrode for external extraction, and a resin formed on the surface protective film and surrounding the electrode base and the external electrode are provided. The exposed area of the upper surface of the external electrode is the area of the upper surface of the internal electrode. It will be larger than that.
【００１８】この発明に係る半導体集積回路パッケージ
は、電極下地部の上面部の面積は内部電極の上面部の面
積よりも大きく、しかも外部電極の上面部の露出面積は
電極下地部の上面部の面積以下とするものである。In the semiconductor integrated circuit package according to the present invention, the area of the upper surface of the electrode base is larger than the area of the upper surface of the internal electrode, and the exposed area of the upper surface of the external electrode is smaller than that of the upper surface of the electrode base. It shall be smaller than the area.
【００１９】この発明に係る半導体集積回路パッケージ
は、露出してなる外部電極のパターン形状は長円、楕
円、ないし円形をなすものである。In the semiconductor integrated circuit package according to the present invention, the pattern of the exposed external electrode is an ellipse, an ellipse, or a circle.
【００２０】この発明に係る半導体集積回路パッケージ
は、基板に形成された半導体集積回路の入出力用の内部
電極と、この半導体集積回路および内部電極を覆うよう
に形成された表面保護膜と、これに開口された導電接続
部を介して内部電極と電気的に接続する電極下地部と、
この電極下地部上に形成されこれと電気的に接続してな
る外部取り出し用の第１外部電極と、表面保護膜上に形
成され電極下地部および第１外部電極の周囲を取り囲む
第１樹脂と、第１外部電極上に形成されこれと電気的に
接続し上面が露出してなる外部取り出し用の第２外部電
極と、第１樹脂上に形成され第２外部電極の周囲を取り
囲む第２樹脂とを備えたものであり、第１外部電極の上
面部の露出面積は内部電極の上面部の面積よりも大き
く、かつ第２外部電極の上面部の露出面積は第１外部電
極の上面部の露出面積よりも大きくしてなるものであ
る。A semiconductor integrated circuit package according to the present invention comprises: an input / output internal electrode of a semiconductor integrated circuit formed on a substrate; a surface protection film formed to cover the semiconductor integrated circuit and the internal electrode; An electrode base portion electrically connected to the internal electrode via a conductive connection portion opened to
A first external electrode for external extraction formed on the electrode base portion and electrically connected thereto; a first resin formed on the surface protection film and surrounding the electrode base portion and the first external electrode; A second external electrode formed on the first external electrode and electrically connected to the second external electrode and having an exposed upper surface; and a second resin formed on the first resin and surrounding the second external electrode. The exposed area of the upper surface of the first external electrode is larger than the area of the upper surface of the internal electrode, and the exposed area of the upper surface of the second external electrode is smaller than that of the upper surface of the first external electrode. It is larger than the exposed area.
【００２１】この発明に係る半導体集積回路パッケージ
は、第２外部電極上に形成されこれと電気的に接続し上
面が露出してなる外部取り出し用の第ｎ外部電極（ｎは
３以上の自然数）と、第２樹脂上に形成され第ｎ外部電
極の周囲を取り囲む第ｎ樹脂とを更に有し、第（ｎ−
１）外部電極の上面部の露出面積は第（ｎ−２）外部電
極の上面部の露出面積よりも大きく、かつ第ｎ外部電極
の上面部の露出面積は第（ｎ−１）外部電極の上面部の
露出面積よりも大きくしてなるものである。The semiconductor integrated circuit package according to the present invention is formed on the second external electrode, and is electrically connected to the second external electrode to expose the upper surface. The n-th external electrode for external extraction (n is a natural number of 3 or more). And an n-th resin formed on the second resin and surrounding the n-th external electrode.
1) The exposed area of the upper surface of the external electrode is larger than the exposed area of the upper surface of the (n-2) th external electrode, and the exposed area of the upper surface of the nth external electrode is larger than that of the (n-1) th external electrode. The area is larger than the exposed area of the upper surface.
【００２２】この発明に係る半導体集積回路パッケージ
の製造方法は、基板に形成された半導体集積回路の入出
力用の内部電極を形成する第１工程と、この半導体集積
回路および内部電極を被覆する表面保護膜に開口された
導電接続部を形成しこれを介して内部電極と電気的に接
続する外部電極を形成する第２工程であって、この外部
電極の上面部の露出面積は内部電極の上面部の面積より
も大きくする第２工程と、外部電極の上面部を露出させ
ながらその側面部を取り囲むようにして樹脂を形成する
第３工程とを備えたものである。A method of manufacturing a semiconductor integrated circuit package according to the present invention includes a first step of forming input / output internal electrodes of a semiconductor integrated circuit formed on a substrate, and a surface covering the semiconductor integrated circuit and the internal electrodes. A second step of forming a conductive connection portion opened in the protective film and forming an external electrode electrically connected to the internal electrode through the conductive connection portion, wherein the exposed area of the upper surface portion of the external electrode is the upper surface of the internal electrode; And a third step of forming a resin so as to surround the side surface of the external electrode while exposing the upper surface of the external electrode.
【００２３】この発明に係る半導体集積回路パッケージ
の製造方法は、第２工程は、内部電極と外部電極の間に
導電接続部を介して電極下地部を形成する工程を含み、
この電極下地部の上面部の面積を、上記内部電極の上面
部の面積よりも大きく、しかも外部電極の上面部の露出
面積以下とするものである。In the method of manufacturing a semiconductor integrated circuit package according to the present invention, the second step includes a step of forming an electrode base portion between the internal electrode and the external electrode via a conductive connection portion,
The area of the upper surface of the electrode base portion is larger than the area of the upper surface of the internal electrode, and is not more than the exposed area of the upper surface of the external electrode.
【００２４】この発明に係る半導体集積回路パッケージ
の製造方法は、第３工程は、表面保護膜および外部電極
上に樹脂を被覆し硬化後にその表面を研磨ないしエッチ
ングすることにより外部電極の上面部を露出させる工程
を含むものである。In the method of manufacturing a semiconductor integrated circuit package according to the present invention, in the third step, a resin is coated on the surface protective film and the external electrode, and after curing, the surface is polished or etched to form the upper surface of the external electrode. It includes a step of exposing.
【００２５】この発明に係る半導体集積回路パッケージ
の実装方法は、上記構成の半導体集積回路パッケージを
プリント配線基板に半田付け実装後、当該半導体集積回
路パッケージの端面になる切り出し切断部を覆うように
樹脂を形成するものである。According to a method of mounting a semiconductor integrated circuit package according to the present invention, after mounting the semiconductor integrated circuit package having the above-mentioned configuration on a printed wiring board by soldering, the resin is formed so as to cover a cut-out portion to be an end face of the semiconductor integrated circuit package. Is formed.
【００２６】この発明に係る半導体集積回路パッケージ
の実装構造は、上記構成の半導体集積回路パッケージを
プリント配線基板に半田付け実装後、当該半導体集積回
路パッケージの端面になる切り出し切断部を覆うように
樹脂を形成してなるものである。The mounting structure of the semiconductor integrated circuit package according to the present invention is such that, after the semiconductor integrated circuit package having the above configuration is mounted on a printed wiring board by soldering, a resin is formed so as to cover the cut-out portion that becomes the end face of the semiconductor integrated circuit package. Is formed.
【００２７】[0027]
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体集積回路パッケージを示す断面図である。図にお
いて、１１はエピタキシャル成長層や拡散層を含む基
板、１２はシリコンの酸化膜（ＳｉＯ2 ）や窒化膜（Ｓ
ｉＮ）等の絶縁膜、１３はガラスコートによるパッシベ
ーション膜ともいわれる表面保護膜、１４は半導体集積
回路の配線部であり入出力用のアルミニウム（Ａｌ）か
らなる内部電極、１６はクロム・銅・金（ＣｒＣｕＡ
ｕ）からなり、バリヤメタルを構成する電極下地部、１
８は該半導体集積回路の外部取り出し用の金（Ａｕ）か
らなる外部電極（第１外部電極）、２０はウエハ上に塗
布し硬化させて表面保護膜１３との境界部にバリア部を
形成するためのガラスエポキシ系ないしポリイミド系の
樹脂（第１樹脂）である。なお、電極下地部１６はモリ
ブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔ
ｉ）、インジウム（Ｉｎ）、ニッケル（Ｎｉ）ないしこ
れらの合金で構成されてもよい。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below. Embodiment 1 FIG. FIG. 1 is a sectional view showing a semiconductor integrated circuit package according to Embodiment 1 of the present invention. In the figure, 11 is a substrate including an epitaxial growth layer and a diffusion layer, and 12 is a silicon oxide film (SiO 2 ) or a nitride film (S
iN) or the like, 13 is a surface protection film also called a passivation film by glass coating, 14 is a wiring portion of a semiconductor integrated circuit, is an internal electrode made of aluminum (Al) for input / output, and 16 is chromium / copper / gold. (CrCuA
u), an electrode base portion constituting a barrier metal, 1
Reference numeral 8 denotes an external electrode (first external electrode) made of gold (Au) for taking out the semiconductor integrated circuit from the outside, and reference numeral 20 denotes a barrier portion formed on the boundary with the surface protective film 13 by coating and curing on a wafer. Epoxy resin or polyimide resin (first resin). The electrode base 16 is made of molybdenum (Mo), tungsten (W), titanium (T
i), indium (In), nickel (Ni), or an alloy thereof.
【００２８】先ず、基板１１に絶縁膜の酸化膜１２が形
成され、この上にチップ内の半導体集積回路の配線部と
接続して外部システムと入出力等の信号のやりとりを行
うアルミ製の内部電極１４が形成される。次に内部電極
１４上に形成された表面保護膜１３には導電接続部とな
るように開口され、その開口部に電極下地部１６が形成
される。さらにこの電極下地部１６を覆い包むように外
部電極１８が形成され、この電極下地部１６および外部
電極１８が本願の特徴部分を成すものであり、これら
は、外部電極１８の上面部の露出面積が内部電極１４の
占有面積よりも大きくなるように断面では末広がり形状
の構造を有する。また、この電極下地部１６および外部
電極１８の側面部は樹脂２０にて取り囲まれ、一方外部
電極１８の上面部は露出して後述のプリント配線基板に
実装できるように半田付け用ランド面積を十分確保でき
るようにしてある。First, an oxide film 12 as an insulating film is formed on a substrate 11, and an aluminum internal portion is connected to a wiring portion of a semiconductor integrated circuit in a chip to exchange signals such as input / output with an external system. An electrode 14 is formed. Next, an opening is formed in the surface protection film 13 formed on the internal electrode 14 so as to be a conductive connection portion, and an electrode base portion 16 is formed in the opening. Further, an external electrode 18 is formed so as to cover the electrode base portion 16, and the electrode base portion 16 and the external electrode 18 form a characteristic portion of the present invention. The cross section has a divergent shape so as to be larger than the occupied area of the internal electrode 14. The side surfaces of the electrode base portion 16 and the external electrode 18 are surrounded by a resin 20, while the upper surface of the external electrode 18 is exposed and has a sufficient land area for soldering so that it can be mounted on a printed wiring board described later. It can be secured.
【００２９】ここで、樹脂２０と表面保護膜１３の界面
には、半導体集積回路を周辺環境、特に高湿度や力学的
刺激から内部回路を守るためのバリア部を形成するため
のガラスコート樹脂（またはＳｉＯ2 樹脂）の水素結合
で成り立っており、これが耐湿性の優れたバリア部を形
成するもとになる。Here, at the interface between the resin 20 and the surface protective film 13, a glass coat resin (for forming a barrier portion for protecting the semiconductor integrated circuit from the surrounding environment, in particular, the internal circuit from high humidity and mechanical stimulation). Or SiO 2 resin), which is the basis for forming a barrier portion having excellent moisture resistance.
【００３０】このように、この発明に係る半導体集積回
路パッケージ４４は、ウエハ状態で外部取り出し用の外
部電極１８の形成と、半導体集積回路を周辺環境、特に
高湿度や力学的刺激から内部回路を守るためのバリア部
を形成するためのガラスコート樹脂すなわちＳｉＯ2 樹
脂（表面保護膜１３）形成とが行われ、従来のパッケー
ジング工程をウエハ状態で行ってしまうため、バッチ処
理でパッケージ組立てができるという特徴がある。As described above, in the semiconductor integrated circuit package 44 according to the present invention, the formation of the external electrodes 18 for taking out the wafer in the wafer state and the internal circuit of the semiconductor integrated circuit from the surrounding environment, in particular, from high humidity and mechanical stimulus. A glass coat resin, ie, a SiO 2 resin (surface protective film 13) is formed to form a barrier portion for protection, and the conventional packaging process is performed in a wafer state, so that the package can be assembled by batch processing. There is a feature.
【００３１】さらに、ウエハ上に形成された回路から直
接に接続された外部取り出し用の外部電極１８を含めて
ウエハ状態で製造できる。その結果、パッケージのリー
ドと外部リードが一体化したので、リード部でのインダ
クタンスによる高周波特性を高めることができる特徴が
ある。Further, it can be manufactured in the form of a wafer including the external electrodes 18 for external connection directly connected to the circuit formed on the wafer. As a result, since the package leads and the external leads are integrated, there is a feature that high-frequency characteristics can be enhanced by inductance at the lead portion.
【００３２】次に動作について説明する。例えば、信号
出力時について考えると、半導体集積回路中で処理され
た信号はインタフェース回路を介して、電源電圧ＶＤＤ
によるＨレベルまたは接地電圧ＶＳＳによるＬレベルの
出力で内部電極１４に送られ、電極下地部１６を介して
外部電極１８に通じ、これにより処理信号はこの外部電
極１８が接続するプリント配線基板を介してマルチチッ
プモジュールないし単体ＩＣ等のシステムに伝達される
ものである。Next, the operation will be described. For example, when a signal is output, the signal processed in the semiconductor integrated circuit is supplied to the power supply voltage VDD via the interface circuit.
Is output to the internal electrode 14 by the H level output or the L level output by the ground voltage VSS, and communicates with the external electrode 18 through the electrode base portion 16, whereby the processing signal is transmitted through the printed wiring board to which the external electrode 18 is connected. And transmitted to a system such as a multi-chip module or a single IC.
【００３３】以上のように、この実施の形態１によれ
ば、この電極下地部１６および外部電極１８の上面部面
積がそれぞれ内部電極１４の占有面積よりも大きくなる
ように、断面において末広がり形状の構造を有するもの
である。これにより、外部電極１８の半田付け用ランド
面積を大きくし、当該半導体集積回路面の内部電極１４
のチップ面積に対する占有面積の比率を小さく抑えて回
路面の集積度を高めると同時に、外部電極１８のプリン
ト配線基板への実装時の半田付け性を向上させる効果が
得られる。As described above, according to the first embodiment, the cross section of the electrode base portion 16 and the external electrode 18 has a divergent shape so that the area of the top surface is larger than the area occupied by the internal electrode 14. It has a structure. As a result, the soldering land area of the external electrode 18 is increased, and the internal electrode 14 on the semiconductor integrated circuit surface is increased.
In this case, the ratio of the occupied area to the chip area can be reduced to increase the degree of integration of the circuit surface, and at the same time, the effect of improving the solderability when mounting the external electrodes 18 on the printed wiring board can be obtained.
【００３４】実施の形態２．図２は、この発明の実施の
形態２による半導体集積回路パッケージを示す斜視図で
あり、同一構成要素または相当部分には同一符号を付し
その説明を省略する。前記実施の形態１の半導体集積回
路パッケージ４４に比して特徴部分となるものは、外部
電極１８のパターン形状が角部を有しない、長円、楕
円、円形等の丸みを帯びたパターンを有することであ
る。これにより、プリント配線基板等に半導体集積回路
パッケージ４４を実装する際に、溶融した半田が、外部
電極１８の丸みパターンに沿って表面張力が得られるの
で、位置補正効果（ツーム・ストーン現象）が高まるも
のである。Embodiment 2 FIG. 2 is a perspective view showing a semiconductor integrated circuit package according to a second embodiment of the present invention, in which the same components or corresponding parts have the same reference characters allotted, and description thereof will not be repeated. The feature that is a characteristic part compared to the semiconductor integrated circuit package 44 of the first embodiment is that the pattern shape of the external electrode 18 has a rounded pattern such as an ellipse, an ellipse, and a circle without a corner. That is. Thus, when the semiconductor integrated circuit package 44 is mounted on a printed wiring board or the like, the molten solder can obtain a surface tension along the round pattern of the external electrodes 18, so that the position correction effect (tomb stone phenomenon) can be obtained. It is growing.
【００３５】仮に、外部電極１８のパターン形状が角部
を有すれば、このようなツーム・ストーン現象が十分に
起こらないため半田が不要箇所に流れ出たりして半田の
位置決めが不十分になってしまうおそれがある。If the pattern shape of the external electrode 18 has a corner, such a tombstone phenomenon does not sufficiently occur, so that the solder flows out to an unnecessary portion and the positioning of the solder becomes insufficient. There is a possibility that it will.
【００３６】以上のように、この実施の形態２によれ
ば、前記実施の形態１による半田付け用ランド面積を大
きくすることによる半田付け性の向上に加えて、外部電
極１８は丸みパターン形状を有するので、半田付けによ
る実装の際にもツーム・ストーン現象が得られ表面張力
による位置補正効果を向上できる効果が得られる。As described above, according to the second embodiment, in addition to improving the solderability by increasing the soldering land area according to the first embodiment, the external electrode 18 has a round pattern shape. Therefore, the tombstone phenomenon can be obtained even at the time of mounting by soldering, and the effect of improving the position correction effect by the surface tension can be obtained.
【００３７】実施の形態３．図３はこの発明の実施の形
態３による半導体集積回路パッケージの製造方法を示す
工程フロー図で、図４（ａ）〜（ｄ）は要所工程終了時
の状態を示す断面概略図である。図において、１９はフ
ォトレジストであり、同一または相当部分は同一符号で
表し重複説明を省略する。Embodiment 3 FIG. 3 is a process flow chart showing a method of manufacturing a semiconductor integrated circuit package according to a third embodiment of the present invention, and FIGS. 4 (a) to 4 (d) are schematic cross-sectional views showing the state at the end of a key step. In the figure, reference numeral 19 denotes a photoresist, and the same or corresponding portions are denoted by the same reference numerals, and redundant description will be omitted.
【００３８】先ず、ステップＳＴ１においてウエハプロ
セスを行い半導体集積回路のバルク工程を終了させる。
すなわち、図４（ａ）に示す基板１１上にチップ内に形
成された半導体集積回路の配線部と接続した入出力用の
内部電極１４とこれらを被覆する表面保護膜１３を有
し、この内部電極１４上の表面保護膜１３は開口され導
電接続部が形成されたウエハを形成する。First, in step ST1, a wafer process is performed to complete the semiconductor integrated circuit bulk process.
That is, there are provided input / output internal electrodes 14 connected to wiring portions of a semiconductor integrated circuit formed in a chip on a substrate 11 shown in FIG. 4A, and a surface protective film 13 covering these electrodes. The surface protective film 13 on the electrode 14 is opened to form a wafer on which the conductive connection is formed.
【００３９】次いで、アルミ電極である内部電極１４に
対し外部取り出し用の外部電極１８を形成するため、写
真製版技術（ステップＳＴ２）によりフォトレジスト、
クロム銅金（ＣｒＣｕＡｕ）をスパッタ等で堆積し、電
極下地部１６を形成する（ステップＳＴ３）。さらに、
写真製版技術（ステップＳＴ４）によりフォトレジスト
１９、Ａｕ（金）蒸着を行い外部電極１８を形成する。
この外部電極１８が外部リードとして機能することにな
る。これにより、電極下地部１６および外部電極１８は
内部電極１４上の導電接続部を中心にして末広がりの形
状を呈することになる（図４（ｂ）参照）。Next, in order to form an external electrode 18 for taking out the external with respect to the internal electrode 14 which is an aluminum electrode, a photoresist and a photolithography technique (step ST2) are used.
Chromium copper gold (CrCuAu) is deposited by sputtering or the like to form an electrode base 16 (step ST3). further,
A photoresist 19 and Au (gold) are deposited by photolithography (step ST4) to form an external electrode 18.
This external electrode 18 functions as an external lead. Thus, the electrode base portion 16 and the external electrode 18 have a divergent shape with the conductive connection portion on the internal electrode 14 as a center (see FIG. 4B).
【００４０】さらに、写真製版技術（ステップＳＴ６）
によりフォトレジスト１９、樹脂２０を塗布し（ステッ
プＳＴ７）して紫外線ないし加熱処理により硬化させ
（ステップＳＴ８）、これによりバリア部を形成する。
このバリア部（樹脂２０と表面保護膜１３の接触部分）
によりＩＣチップ内部への水、ナトリウムイオン、この
上に形成される金等の侵入を防止して信頼性を向上させ
ることができる。このバリア部の形成はパッケージング
では大変重要な処理である。Further, a photomechanical technology (step ST6)
A photoresist 19 and a resin 20 are applied (step ST7) and cured by ultraviolet light or heat treatment (step ST8), thereby forming a barrier portion.
This barrier portion (the contact portion between the resin 20 and the surface protective film 13)
Accordingly, it is possible to prevent water, sodium ions, gold or the like formed on the IC chip from entering the inside of the IC chip, thereby improving reliability. The formation of the barrier portion is a very important process in packaging.
【００４１】さらにまた、樹脂エッチングの工程（ステ
ップＳＴ９）に進む。従来では、ウエハ表面を研磨する
方法を取り入れていたが、この方法ではウエハ表面に押
圧力が加わるため、ウエハ表面に形成された半導体集積
回路に損傷を与えたり、破壊させてしまうおそれがあっ
た。そこで、この実施の形態３による半導体集積回路パ
ッケージの製造方法によれば、従来の樹脂エッチングの
工程において、樹脂２０だけをエッチングして外部電極
１８を取り出す、あるいはウエハ表面の研磨と樹脂エッ
チングの併用を図ることにより、ウエハ上に形成された
回路の力学的な刺激を無くす、あるいは最小限に抑える
ようにした。この工程を経ることにより、外部電極１８
の上面部は清浄化され露出させることができる（ステッ
プＳＴ１０）。図４（ｄ）の洗浄工程（ステップＳＴ１
０）後の外部電極１８の断面形状は、樹脂エッチングに
より樹脂２０の面より突き出した形状となっている。Further, the process proceeds to a resin etching step (step ST9). Conventionally, a method of polishing the wafer surface has been adopted. However, in this method, since a pressing force is applied to the wafer surface, there is a risk that the semiconductor integrated circuit formed on the wafer surface may be damaged or destroyed. . Therefore, according to the method of manufacturing a semiconductor integrated circuit package according to the third embodiment, in the conventional resin etching step, only the resin 20 is etched to take out the external electrodes 18, or the polishing of the wafer surface is combined with the resin etching. Thus, the mechanical stimulus of the circuit formed on the wafer is eliminated or minimized. Through this step, the external electrode 18
Can be cleaned and exposed (step ST10). The cleaning step of FIG. 4D (step ST1)
The cross-sectional shape of the external electrode 18 after 0) is a shape protruding from the surface of the resin 20 by resin etching.
【００４２】ここで、樹脂だけを選択的にエッチングす
る方法においては、外部電極１８部分と樹脂２０のエッ
チングレートの差を利用してもよい。例えば、発煙硫酸
や濃硫酸を加熱したもの、または硫酸と過酸化水素の混
合液を加熱して樹脂２０と化学反応させてエッチング処
理できる。なお、エッチングの方法としては、ウェット
エッチングを使用した例を取り上げたが、酸素等のプラ
ズマを使用したドライエッチングでも可能である。Here, in the method of selectively etching only the resin, the difference between the etching rates of the external electrode 18 and the resin 20 may be used. For example, an etching process can be performed by heating fuming sulfuric acid or concentrated sulfuric acid, or heating a mixed solution of sulfuric acid and hydrogen peroxide to cause a chemical reaction with the resin 20. Although an example using wet etching has been described as an etching method, dry etching using plasma such as oxygen can also be used.
【００４３】その後、ウエハ状態でテストを行い（ステ
ップＳＴ１１）、この終了後ダイシング・スライス・カ
ット（ステップＳＴ１２）してエキスパンディング（ス
テップＳＴ１３）して工程フローを終了し半導体集積回
路パッケージ４４を得るものである。Thereafter, a test is performed in a wafer state (step ST11), and after this, dicing, slice and cut (step ST12) and expanding (step ST13) are performed to complete the process flow and obtain the semiconductor integrated circuit package 44. Things.
【００４４】なお、この実施の形態３では、電極下地部
１６の形成工程（ステップＳＴ２，ＳＴ３）と、外部電
極１８の形成工程（ステップＳＴ４，ＳＴ５）とにおい
て、写真製版技術によるフォトレジストを２回用いた
が、これを１回として、ウエハ表面の全面に電極下地部
１６の形成と外部電極１８の形成とを行い、その後、外
部電極１８形成時の写真製版工程において一気にエッチ
ングすることにより形成するようにしてもよい。この場
合においても、前述のようにバリア部（樹脂２０と表面
保護膜１３の接触部分）の形成は重要である。また、ウ
エハ表面の表面研磨やエッチングによる、ウエハ表面の
平坦性と外部電極１８の清浄化も重要である。In the third embodiment, in the step of forming the electrode base portion 16 (steps ST2 and ST3) and the step of forming the external electrode 18 (steps ST4 and ST5), a photoresist made by photolithography is used. This was used once, but the formation of the electrode base portion 16 and the formation of the external electrode 18 were performed on the entire surface of the wafer. You may make it. Also in this case, formation of the barrier portion (the contact portion between the resin 20 and the surface protection film 13) is important as described above. It is also important that the surface of the wafer is flat and the external electrodes 18 are cleaned by polishing or etching the surface of the wafer.
【００４５】さらに、電極形成における金属類に関して
は、電極下地部１６にはＣｒＣｕＡｕを用い、外部電極
１８にはＡｕを用いたが、他の金属類、例えばＭｏ（モ
リブデン）、Ｗ（タングステン）、Ｔｉ（チタン）、Ｉ
ｎ（インジウム）、Ｎｉ（ニッケル）等ないしこれらの
合金を用いてもよい。Further, with respect to the metals in forming the electrodes, CrCuAu was used for the electrode base portion 16 and Au was used for the external electrodes 18, but other metals such as Mo (molybdenum), W (tungsten), Ti (titanium), I
You may use n (indium), Ni (nickel), etc., or these alloys.
【００４６】以上のように、この実施の形態３によれ
ば、上記実施の形態１の半導体集積回路パッケージ４４
が作成できる効果に加えて、樹脂エッチングの工程で外
部電極１８を清浄化し上面部を樹脂２０表面に露出させ
る際に、ウエハ表面研磨の代わりに樹脂２０だけを選択
的にエッチングしたり、ウエハ表面研磨もこの樹脂エッ
チングと併用するようにしたので、ウエハ表面への力学
的刺激を無くしたり、最小限にとどめることができ、こ
れによりチップ内部の半導体集積回路の損傷・破壊を予
防できる効果が得られる。As described above, according to the third embodiment, the semiconductor integrated circuit package 44 of the first embodiment is used.
In addition to the effect that can be made, when the external electrode 18 is cleaned in the resin etching step to expose the upper surface to the surface of the resin 20, only the resin 20 is selectively etched instead of polishing the wafer surface. Polishing is also used in conjunction with this resin etching, eliminating or minimizing mechanical irritation to the wafer surface, which has the effect of preventing damage and destruction of semiconductor integrated circuits inside the chip. Can be
【００４７】実施の形態４．図５は、この発明の実施の
形態４による半導体集積回路パッケージ４４１を示す断
面図である。図において、２０は樹脂、２１は第２樹
脂、２２は第２外部電極、２３は半田であり、他の構成
は上記実施の形態１と同様であるから、同一又は相当す
る構成要素には同一符号を付しその説明を省略する。Embodiment 4 FIG. 5 is a sectional view showing a semiconductor integrated circuit package 441 according to Embodiment 4 of the present invention. In the figure, reference numeral 20 denotes a resin, 21 denotes a second resin, 22 denotes a second external electrode, and 23 denotes a solder. Other configurations are the same as those in the first embodiment, and thus the same or corresponding components are the same. The reference numerals are used and the description is omitted.
【００４８】基板１１上に形成された内部電極１４とこ
れと導電接続部を介して電気的に接続する電極下地部１
６および外部電極１８を形成し、外部電極１８の上面部
を露出させながらこれらを取り巻くように樹脂２０を形
成するところまでは、実施の形態１から実施の形態３に
よる半導体集積回路パッケージ４４と同様である。The internal electrode 14 formed on the substrate 11 and the electrode base 1 electrically connected to the internal electrode 14 via the conductive connection.
6 and the external electrodes 18, and the same as the semiconductor integrated circuit package 44 according to the first to third embodiments up to the point where the resin 20 is formed so as to surround the external electrodes 18 while exposing the upper surfaces thereof. It is.
【００４９】これに加えて、この実施の形態４において
は、図５に示されるように、外部電極１８の３倍から４
倍にも及ぶ厚膜の第２外部電極２２を形成し、上面部を
露出させたままこの周囲を囲い込むように第２樹脂２１
を形成した。その結果、この第２樹脂２１も樹脂２０の
３倍から４倍程度の厚膜になる。そして、上面部にプリ
ント配線基板の銅配線と接続するための半田２３が載置
されている。In addition, in the fourth embodiment, as shown in FIG.
A second external electrode 22 having a thickness twice as large as that of the second external electrode 22 is formed, and the second resin 21 is formed so as to surround the periphery while leaving the upper surface exposed.
Was formed. As a result, the thickness of the second resin 21 is about three to four times as large as that of the resin 20. The solder 23 for connecting to the copper wiring of the printed wiring board is placed on the upper surface.
【００５０】この構成によれば、第２外部電極２２の上
面部の面積を外部電極１８のものよりも大きくすること
ができるので、半田付け用のランド面積を広げることが
できるので半導体集積回路パッケージ４４１のプリント
配線基板への実装を容易にできるし、実装安定性も向上
する。According to this configuration, the area of the upper surface of the second external electrode 22 can be made larger than that of the external electrode 18, so that the land area for soldering can be enlarged, so that the semiconductor integrated circuit package can be formed. 441 can be easily mounted on a printed wiring board, and the mounting stability can be improved.
【００５１】さらに、外部電極形成工程を上記の２回に
とどまらず、複数回行い幾つかの金属層を重ねて第ｎ外
部電極（ｎは３以上の自然数）を形成するようにしても
よい。この場合、これらの金属層の電気導体物質に粘性
の高い金属、例えば銀、銅、金、白金、アルミニウム、
亜鉛、鉛等を使用すると、これら金属の粘性によって、
該内部電極１４にかかる外部からの力が吸収され、半導
体集積回路部への力学的刺激を減少できる。Further, the external electrode forming step is not limited to the above-mentioned two times, but may be performed a plurality of times to form an n-th external electrode (n is a natural number of 3 or more) by stacking several metal layers. In this case, a highly viscous metal such as silver, copper, gold, platinum, aluminum,
When zinc, lead, etc. are used, due to the viscosity of these metals,
External force applied to the internal electrodes 14 is absorbed, and mechanical stimulation to the semiconductor integrated circuit unit can be reduced.
【００５２】同様に、樹脂形成工程に関しても、複数回
幾つかの樹脂層を重ねて第ｎ樹脂（ｎは３以上の自然
数）を形成するようにしてもよい。この場合、これらの
樹脂層における２層目以降の層または２層目以降の一部
の層に弾力性の大きい樹脂や合成ゴムを使用することに
よって、一番下の外部電極１８から第ｎ外部電極までを
取り巻く絶縁部分を形成すると、これら外部電極全体を
介して受ける、外部からの力が分散されて吸収され、半
導体集積回路部への力学的刺激を減少させることができ
る。Similarly, in the resin forming step, an n-th resin (n is a natural number of 3 or more) may be formed by overlapping several resin layers a plurality of times. In this case, by using resin or synthetic rubber having high elasticity for the second and subsequent layers or a part of the second and subsequent layers in these resin layers, the lowermost external electrode 18 can be connected to the n-th external electrode. When an insulating portion surrounding the electrodes is formed, external force received through the whole of the external electrodes is dispersed and absorbed, so that mechanical stimulation to the semiconductor integrated circuit portion can be reduced.
【００５３】以上のように、この実施の形態４によれ
ば、最初の外部電極１８と樹脂２０に加えて、さらに第
２外部電極２２と樹脂２１のように複数個の外部電極と
樹脂を積み上げて構成するようにしたので、積み上げて
いく外部電極の上面露出部の面積を漸次に拡大していく
ことができる。これにより、半田付け用のランド面積を
大きくとることができ、半導体集積回路パッケージの実
装を確実にできる効果を有する。As described above, according to the fourth embodiment, in addition to the first external electrode 18 and the resin 20, a plurality of external electrodes and the resin such as the second external electrode 22 and the resin 21 are stacked. With this configuration, the area of the upper surface exposed portion of the external electrodes that are stacked can be gradually increased. As a result, the land area for soldering can be increased, and the semiconductor integrated circuit package can be mounted reliably.
【００５４】また、加えて、積み上げていく外部電極の
導電性物質に粘性の高いものを使用するように構成した
ので、この粘性により内部電極１４にかかる外力が吸収
され、半導体集積回路部への力学的刺激を減少できる効
果を有する。In addition, since a high viscosity conductive material is used for the external electrodes to be stacked, the external force applied to the internal electrodes 14 is absorbed by this viscosity, and the conductive material to the semiconductor integrated circuit portion is not absorbed. It has the effect of reducing mechanical stimulation.
【００５５】さらに、積み上げていく樹脂に弾力性の大
きい樹脂や合成ゴムを使用して形成するように構成した
ので、外部電極全体を介して受ける外力が分散されて吸
収され、半導体集積回路部への力学的刺激を減少できる
効果が得られる。Further, since the resin is formed by using a resin or a synthetic rubber having a high elasticity as the resin to be stacked, an external force received through the entire external electrode is dispersed and absorbed, and is transmitted to the semiconductor integrated circuit portion. This has the effect of reducing the mechanical stimulus.
【００５６】実施の形態５．図６は、この発明の実施の
形態５による半導体集積回路パッケージの実装構造を示
す断面図であり、半導体集積回路パッケージをプリント
配線基板に半田付け実装した状態を示すものである。図
において、４１はプリント配線基板、４２はプリント配
線基板４１上の銅配線、４３は半田、４５は半導体集積
回路パッケージ４４の端面を保護するための樹脂（第１
樹脂）である。Embodiment 5 FIG. 6 is a sectional view showing a mounting structure of a semiconductor integrated circuit package according to a fifth embodiment of the present invention, showing a state where the semiconductor integrated circuit package is mounted on a printed wiring board by soldering. In the figure, 41 is a printed wiring board, 42 is a copper wiring on the printed wiring board 41, 43 is a solder, 45 is a resin for protecting an end face of a semiconductor integrated circuit package 44 (first resin).
Resin).
【００５７】以下、実装方法について説明する。半田付
けは、予め半田ペーストをプリント配線基板４１の半田
付け電極のランド面にスクリーン印刷で塗っておき、真
空ピンセットで半導体集積回路パッケージ４４の電極の
無い面を吸着して取り上げ、プリント配線基板４１の実
装位置に載置した後にＶＰＳ（Ｖａｐｏｒ Ｐｈａｓｅ
ｒｅｆｌｏｗ Ｓｏｌｄｅｒｒｉｎｇ）で加熱してツ
ームストーン現象で位置補正した後、放熱させ半田を固
着させて、プリント配線基板４１への実装を完了する。
実装完了後、この半導体集積回路パッケージ４４の端面
になる切り出し部を覆うように樹脂４５を塗り硬化させ
ることで機械的刺激から保護するとともに周囲雰囲気か
らの湿気による水分の影響を防止して、その端面の保護
性を高めるものである。Hereinafter, a mounting method will be described. For soldering, a solder paste is applied in advance to the land surface of the soldering electrode of the printed circuit board 41 by screen printing, and the surface of the semiconductor integrated circuit package 44 where the electrode is not provided is sucked and picked up by vacuum tweezers. VPS (Vapor Phase)
After the position is corrected by the tombstone phenomenon by heating with reflow soldering, heat is radiated to fix the solder, and the mounting on the printed wiring board 41 is completed.
After the mounting is completed, the resin 45 is coated and hardened so as to cover the cutout portion which becomes the end face of the semiconductor integrated circuit package 44, thereby protecting the semiconductor integrated circuit package 44 from mechanical stimulus and preventing the influence of moisture from the ambient atmosphere. This is to enhance the protection of the end face.
【００５８】なお、ここでの樹脂４５の使用は、一般に
フレームにダイボンドしワイヤボンドにより製造された
金型成形の樹脂パッケージの半導体集積回路製品におい
て、空気中の湿気の結露による水が原因で発生する半田
付け用リードとプリント配線基板のランドとの半田付け
接続部のリーク電流（迷走電流）を阻止するために施さ
れる樹脂塗り付けとは、異なる目的であることをここに
述べておく。The use of the resin 45 here is generally caused by water due to the condensation of moisture in the air in a semiconductor integrated circuit product of a die-molded resin package manufactured by die bonding and wire bonding to a frame. Here, it should be noted that the purpose of the application of the resin to prevent the leakage current (stray current) at the solder connection between the soldering lead and the land of the printed circuit board is different from that of the resin application.
【００５９】以上のように、この実施の形態５によれ
ば、半導体集積回路パッケージ４４をプリント配線基板
４１に実装完了した後に、該パッケージの端面になる切
り出し切断部を覆うように樹脂４５を塗り硬化させる補
強するようにしたので、該端面部分からの機械的刺激、
周囲雰囲気からの湿気による影響を防止することができ
る効果を有する。As described above, according to the fifth embodiment, after mounting of the semiconductor integrated circuit package 44 on the printed wiring board 41 is completed, the resin 45 is applied so as to cover the cut-out portion to be the end face of the package. Because it was hardened and reinforced, mechanical stimulation from the end face part,
This has the effect of preventing the influence of moisture from the surrounding atmosphere.
【００６０】[0060]
【発明の効果】この発明によれば、外部電極の上面部の
露出面積は内部電極の上面部の面積よりも大きくなるよ
うに構成したので、外部取り出し用の外部電極は末広が
りの形状となり半田付け用ランド面積を大きくとること
ができる。これにより、半導体集積回路面の内部電極の
占有面積を小さく抑えて回路面の集積度を高めると同時
に、外部電極のプリント配線基板への実装時の半田付け
性を向上できるとともに実装安定性も向上できる効果が
ある。According to the present invention, since the exposed area of the upper surface of the external electrode is configured to be larger than the area of the upper surface of the internal electrode, the external electrode for taking out the external electrode has a divergent shape and is soldered. The land area for use can be increased. As a result, the area occupied by the internal electrodes on the semiconductor integrated circuit surface is kept small and the degree of integration on the circuit surface is increased, and at the same time, the solderability when mounting the external electrodes on the printed wiring board and the mounting stability are improved. There is an effect that can be done.
【００６１】この発明によれば、電極下地部の上面部の
面積は内部電極の上面部の面積よりも大きく、しかも外
部電極の上面部の露出面積は電極下地部の上面部の面積
以下となるように構成したので、電極下地部が外部電極
を構成する電気導体物質の内部電極への流入を防止する
バリアメタルの役割を果たすとともに、この電気導体物
質に粘性の高い物質を使用すれば、内部電極に加わる外
部からの力を吸収させることにより半導体集積回路部へ
の力学的刺激を減少できる効果がある。According to the present invention, the area of the upper surface of the electrode base is larger than the area of the upper surface of the internal electrode, and the exposed area of the upper surface of the external electrode is smaller than the area of the upper surface of the electrode base. With this configuration, the electrode base serves as a barrier metal that prevents the electric conductor material that constitutes the external electrode from flowing into the internal electrode, and if a highly viscous substance is used for this electric conductor material, the internal By absorbing the external force applied to the electrodes, there is an effect that the mechanical stimulus to the semiconductor integrated circuit portion can be reduced.
【００６２】この発明によれば、露出してなる外部電極
のパターン形状は、長円、楕円、ないし円形をなすよう
に構成したので、プリント配線基板に実装する際に半田
の表面張力を利用した位置決めが容易になる効果があ
る。According to the present invention, the pattern shape of the exposed external electrode is configured to be an ellipse, an ellipse, or a circle, so that the surface tension of the solder is used when mounting on the printed wiring board. There is an effect that positioning becomes easy.
【００６３】この発明によれば、第１外部電極の上面部
の露出面積は内部電極の上面部の面積よりも大きく、か
つ第２外部電極の上面部の露出面積は第１外部電極の上
面部の露出面積よりも大きくしてなるように構成したの
で、半田付け用ランド面積を更に大きくして、実装時の
半田付け性を向上できると同時に、第１、第２外部電極
に粘性の大きい導電体を用いれば力学的刺激に対して断
線させることもなく柔軟に吸収でき、さらに第１、第２
樹脂に粘性の大きいものを使用して該外部電極部分にか
かる力学的刺激を吸収し内部回路にかかる刺激を軽減で
きる効果がある。According to this invention, the exposed area of the upper surface of the first external electrode is larger than the area of the upper surface of the internal electrode, and the exposed area of the upper surface of the second external electrode is larger than the upper surface of the first external electrode. Is larger than the exposed area, so that the soldering land area can be further increased to improve the solderability at the time of mounting, and at the same time, the first and second external electrodes are provided with a highly viscous conductive material. By using the body, it can be absorbed flexibly without breaking the mechanical stimulus.
By using a resin having high viscosity, there is an effect that a mechanical stimulus applied to the external electrode portion is absorbed and a stimulus applied to an internal circuit can be reduced.
【００６４】この発明によれば、第２外部電極上に形成
されこれと電気的に接続し上面が露出してなる外部取り
出し用の第ｎ外部電極（ｎは３以上の自然数）と、第２
樹脂上に形成され第ｎ外部電極の周囲を取り囲む第ｎ樹
脂とを更に有し、第（ｎ−１）外部電極の上面部の露出
面積は第（ｎ−２）外部電極の上面部の露出面積よりも
大きく、かつ第ｎ外部電極の上面部の露出面積は第（ｎ
−１）外部電極の上面部の露出面積よりも大きくしてな
るように構成したので、上述の実装時の半田付け性をさ
らに向上でき、外部電極に加わる力学的刺激を吸収し内
部回路にかかる刺激をさらに軽減できる効果がある。According to the present invention, the n-th external electrode (n is a natural number of 3 or more) for external extraction, which is formed on the second external electrode, is electrically connected to the second external electrode, and has an exposed upper surface;
An n-th resin formed on the resin and surrounding the periphery of the n-th external electrode, wherein an exposed area of an upper surface of the (n-1) -th external electrode is an exposed area of an upper surface of the (n-2) -th external electrode. The exposed area of the upper surface of the nth external electrode is larger than the (n) th area.
-1) Since the configuration is made larger than the exposed area of the upper surface of the external electrode, the solderability at the time of mounting can be further improved, and the mechanical stimulus applied to the external electrode is absorbed and applied to the internal circuit. It has the effect of further reducing irritation.
【００６５】この発明によれば、基板に形成された半導
体集積回路の入出力用の内部電極を形成する第１工程
と、この半導体集積回路および内部電極を被覆する表面
保護膜に開口された導電接続部を形成しこれを介して内
部電極と電気的に接続する外部電極を形成する第２工程
であって、この外部電極の上面部の面積は内部電極の上
面部の面積よりも大きくする第２工程と、外部電極の上
面部を露出させながらその側面部を取り囲むようにして
樹脂を形成する第３工程とを備えるように構成したの
で、外部取り出し用の外部電極は末広がりの形状となり
半田付け用ランド面積を大きくとることができる。これ
により、半導体集積回路面の内部電極の占有面積を小さ
く抑えて回路面の集積度を高めると同時に、外部電極の
プリント配線基板への実装時の半田付け性を向上できる
効果がある。According to the present invention, the first step of forming the input / output internal electrodes of the semiconductor integrated circuit formed on the substrate, and the conductive step formed in the surface protection film covering the semiconductor integrated circuit and the internal electrodes are performed. Forming a connection portion and forming an external electrode electrically connected to the internal electrode through the connection portion, wherein the area of the upper surface portion of the external electrode is larger than the area of the upper surface portion of the internal electrode. Since the method includes two steps and a third step of forming a resin so as to surround the side surface while exposing the upper surface of the external electrode, the external electrode for taking out the external electrode has a divergent shape and is soldered. The land area for use can be increased. This has the effect of reducing the area occupied by the internal electrodes on the semiconductor integrated circuit surface, increasing the degree of integration on the circuit surface, and improving the solderability when mounting the external electrodes on the printed wiring board.
【００６６】この発明によれば、第２工程は、内部電極
と外部電極の間に導電接続部を介して電極下地部を形成
する工程を含み、その上面部の面積は、上記内部電極の
上面部の面積よりも大きく、しかも外部電極の上面部の
露出面積以下であるように構成したので、電極下地部が
外部電極を構成する電気導体物質の内部電極への流入を
防止するバリアメタルの役割を果たすとともに、この電
気導体物質に粘性の高い物質を使用すれば、内部電極に
加わる外部からの力を吸収させることにより半導体集積
回路部への力学的刺激を減少できる効果がある。According to the present invention, the second step includes a step of forming an electrode base portion between the internal electrode and the external electrode via a conductive connection portion, and the area of the upper surface portion is set to the upper surface of the internal electrode. It is configured to be larger than the area of the external electrode and not more than the exposed area of the upper surface of the external electrode, so that the electrode base serves as a barrier metal to prevent the electric conductor material that constitutes the external electrode from flowing into the internal electrode. When a highly viscous substance is used for the electric conductor material, the external force applied to the internal electrodes is absorbed, thereby reducing the mechanical stimulus to the semiconductor integrated circuit.
【００６７】この発明によれば、第３工程は、表面保護
膜および外部電極上に樹脂を被覆し硬化後にその表面を
研磨ないしエッチングすることにより外部電極の上面部
を露出させる工程を含むように構成したので、研磨によ
るウエハに対する押圧力を抑制して半導体集積回路部に
損傷を与えないようにして破壊を防止できる効果があ
る。According to the present invention, the third step includes a step of coating the resin on the surface protective film and the external electrode, and polishing or etching the surface after curing to expose the upper surface of the external electrode. With such a configuration, there is an effect that the pressing force on the wafer due to polishing is suppressed and the semiconductor integrated circuit portion is not damaged, so that destruction can be prevented.
【００６８】この発明によれば、上記構成の半導体集積
回路パッケージをプリント配線基板に半田付け実装後、
当該半導体集積回路パッケージの端面になる切り出し切
断部を覆うように樹脂を形成し構成したので、半導体集
積回路の保護性を向上させ信頼性を高める効果がある。According to the present invention, after the semiconductor integrated circuit package having the above configuration is mounted on a printed circuit board by soldering,
Since the resin is formed so as to cover the cut-out portion to be the end face of the semiconductor integrated circuit package, there is an effect of improving the protection property and the reliability of the semiconductor integrated circuit.
【００６９】この発明によれば、上記構成の半導体集積
回路パッケージをプリント配線基板に半田付け実装後、
当該半導体集積回路パッケージの端面になる切り出し切
断部を覆うように樹脂を形成してなるように構成したの
で、同様に半導体集積回路の保護性を向上させ信頼性を
高める効果がある。According to the present invention, after the semiconductor integrated circuit package having the above structure is mounted on the printed wiring board by soldering,
Since the resin is formed so as to cover the cut-out portion to be the end face of the semiconductor integrated circuit package, the protection of the semiconductor integrated circuit and the reliability are similarly improved.
【図１】 この発明の実施の形態１による半導体集積回
路パッケージを示す断面図である。FIG. 1 is a sectional view showing a semiconductor integrated circuit package according to a first embodiment of the present invention;
【図２】 この発明の実施の形態２による半導体集積回
路パッケージを示す斜視図である。FIG. 2 is a perspective view showing a semiconductor integrated circuit package according to a second embodiment of the present invention.
【図３】 この発明の実施の形態３による半導体集積回
路パッケージの製造方法の工程フロー図である。FIG. 3 is a process flowchart of a method for manufacturing a semiconductor integrated circuit package according to Embodiment 3 of the present invention;
【図４】 図３の工程フローにおける要所工程終了時の
断面図である。FIG. 4 is a cross-sectional view at the end of a key step in the process flow of FIG. 3;
【図５】 この発明の実施の形態４による半導体集積回
路パッケージを示す断面図である。FIG. 5 is a sectional view showing a semiconductor integrated circuit package according to a fourth embodiment of the present invention;
【図６】 この発明の実施の形態５による半導体集積回
路パッケージの実装構造を示す断面図である。FIG. 6 is a sectional view showing a mounting structure of a semiconductor integrated circuit package according to a fifth embodiment of the present invention;
【図７】 従来の半導体集積回路パッケージを示す断面
図である。FIG. 7 is a sectional view showing a conventional semiconductor integrated circuit package.
【図８】 従来の半導体集積回路パッケージの製造方法
を示す工程フロー図である。FIG. 8 is a process flow chart showing a conventional method for manufacturing a semiconductor integrated circuit package.
【図９】 図８の工程フローにおける要所工程終了時の
断面図である。FIG. 9 is a cross-sectional view at the end of a key step in the process flow of FIG. 8;
【図１０】 従来の半導体集積回路パッケージの実装構
造を示す断面図である。FIG. 10 is a sectional view showing a mounting structure of a conventional semiconductor integrated circuit package.
１１ 基板、１３ 表面保護膜、１４ 内部電極、１６
電極下地部、１８外部電極（第１外部電極）、２０，
４５ 樹脂（第１樹脂）、２１ 第２樹脂、２２ 第２
外部電極、２３，４３ 半田、４１ プリント配線基
板、４４，４４１ 半導体集積回路パッケージ。11 substrate, 13 surface protective film, 14 internal electrode, 16
Electrode base, 18 external electrodes (first external electrodes), 20,
45 resin (first resin), 21 second resin, 22 second
External electrodes, 23, 43 solder, 41 printed wiring board, 44, 441 semiconductor integrated circuit package.
Claims (10)
力用の内部電極と、上記半導体集積回路および内部電極
を覆うように形成された表面保護膜と、この表面保護膜
に開口された導電接続部を介して上記内部電極と電気的
に接続する電極下地部と、この電極下地部上に形成され
これと電気的に接続し上面が露出してなる外部取り出し
用の外部電極と、上記表面保護膜上に形成され上記電極
下地部および外部電極の周囲を取り囲む樹脂とを備えた
半導体集積回路パッケージにおいて、 上記外部電極の上面部の露出面積は上記内部電極の上面
部の面積よりも大きくしてなることを特徴とする半導体
集積回路パッケージ。An internal electrode for input / output of a semiconductor integrated circuit formed on a substrate, a surface protection film formed to cover the semiconductor integrated circuit and the internal electrode, and a conductive film opened in the surface protection film. An electrode base portion electrically connected to the internal electrode through a connection portion, an external electrode for external extraction formed on the electrode base portion and electrically connected to the electrode base portion and having an upper surface exposed; A semiconductor integrated circuit package having a resin formed on the protective film and surrounding the periphery of the electrode base and the external electrode, wherein the exposed area of the upper surface of the external electrode is larger than the area of the upper surface of the internal electrode. A semiconductor integrated circuit package comprising:
上面部の面積よりも大きく、しかも外部電極の上面部の
露出面積は上記電極下地部の上面部の面積以上であるこ
とを特徴とする請求項１記載の半導体集積回路パッケー
ジ。2. The method according to claim 1, wherein the area of the upper surface of the electrode base is larger than the area of the upper surface of the internal electrode, and the exposed area of the upper surface of the external electrode is larger than the area of the upper surface of the electrode base. 2. The semiconductor integrated circuit package according to claim 1, wherein:
は、長円、楕円、ないし円形であることを特徴とする請
求項１または請求項２記載の半導体集積回路パッケー
ジ。3. The semiconductor integrated circuit package according to claim 1, wherein a pattern shape of the exposed external electrode is an ellipse, an ellipse, or a circle.
力用の内部電極と、上記半導体集積回路および内部電極
を覆うように形成された表面保護膜と、この表面保護膜
に開口された導電接続部を介して上記内部電極と電気的
に接続する電極下地部と、この電極下地部上に形成され
これと電気的に接続してなる外部取り出し用の第１外部
電極と、上記表面保護膜上に形成され上記電極下地部お
よび第１外部電極の周囲を取り囲む第１樹脂と、上記第
１外部電極上に形成されこれと電気的に接続し上面が露
出してなる外部取り出し用の第２外部電極と、上記第１
樹脂上に形成され上記第２外部電極の周囲を取り囲む第
２樹脂とを備えた半導体集積回路パッケージにおいて、 上記第１外部電極の上面部の露出面積は上記内部電極の
上面部の面積よりも大きく、かつ上記第２外部電極の上
面部の露出面積は上記第１外部電極の上面部の露出面積
よりも大きくしてなることを特徴とする半導体集積回路
パッケージ。4. An input / output internal electrode of a semiconductor integrated circuit formed on a substrate, a surface protective film formed so as to cover the semiconductor integrated circuit and the internal electrode, and a conductive film opened in the surface protective film. An electrode base portion electrically connected to the internal electrode through a connection portion, a first external electrode for external extraction formed on the electrode base portion and electrically connected thereto, and the surface protective film A first resin formed thereon and surrounding the electrode base portion and the first external electrode; and a second resin for external extraction formed on the first external electrode and electrically connected thereto and having an upper surface exposed. An external electrode;
A semiconductor integrated circuit package having a second resin formed on a resin and surrounding a periphery of the second external electrode, wherein an exposed area of an upper surface of the first external electrode is larger than an area of an upper surface of the internal electrode. And an exposed area of an upper surface of the second external electrode is larger than an exposed area of an upper surface of the first external electrode.
に接続し上面が露出してなる外部取り出し用の第ｎ外部
電極（ｎは３以上の自然数）と、上記第２樹脂上に形成
され上記第ｎ外部電極の周囲を取り囲む第ｎ樹脂とを更
に有し、上記第（ｎ−１）外部電極の上面部の露出面積
は第（ｎ−２）外部電極の上面部の露出面積よりも大き
く、かつ上記第ｎ外部電極の上面部の露出面積は上記第
（ｎ−１）外部電極の上面部の露出面積よりも大きくし
てなることを特徴とする請求項４記載の半導体集積回路
パッケージ。5. An n-th external electrode (n is a natural number of 3 or more) for external extraction formed on the second external electrode, electrically connected to the second external electrode and exposing the upper surface, and And an n-th resin formed so as to surround the periphery of the n-th external electrode, wherein an exposed area of an upper surface of the (n-1) -th external electrode is an exposed area of an upper surface of the (n-2) -th external electrode. 5. The semiconductor integrated circuit according to claim 4, wherein the exposed area of the upper surface of the nth external electrode is larger than the exposed area of the upper surface of the (n-1) th external electrode. Circuit package.
力用の内部電極を形成する第１工程と、 上記半導体集積回路および内部電極を被覆する表面保護
膜に開口された導電接続部を形成しこれを介して上記内
部電極と電気的に接続する外部電極を形成する第２工程
であって、この外部電極の上面部の面積は上記内部電極
の上面部の面積よりも大きくする第２工程と、 上記外部電極の上面部を露出させながらその側面部を取
り囲むようにして樹脂を形成する第３工程とを備えた半
導体集積回路パッケージの製造方法。6. A first step of forming an input / output internal electrode of a semiconductor integrated circuit formed on a substrate, and forming a conductive connection portion opened in a surface protective film covering the semiconductor integrated circuit and the internal electrode. A second step of forming an external electrode electrically connected to the internal electrode through the second step, wherein the area of the upper surface of the external electrode is larger than the area of the upper surface of the internal electrode. And a third step of forming a resin so as to surround a side surface portion of the external electrode while exposing the upper surface portion of the external electrode.
導電接続部を介して電極下地部を形成する工程を含み、
この電極下地部の上面部の面積は、上記内部電極の上面
部の面積よりも大きく、しかも上記外部電極の上面部の
露出面積以下であることを特徴とする請求項６記載の半
導体集積回路パッケージの製造方法。7. The second step includes a step of forming an electrode base portion between the internal electrode and the external electrode via a conductive connection portion,
7. The semiconductor integrated circuit package according to claim 6, wherein the area of the upper surface of the electrode base portion is larger than the area of the upper surface of the internal electrode and is equal to or less than the exposed area of the upper surface of the external electrode. Manufacturing method.
上に樹脂を被覆し硬化後にその表面を研磨ないしエッチ
ングすることにより上記外部電極の上面部を露出させる
工程を含むことを特徴とする請求項６記載の半導体集積
回路パッケージの製造方法。8. The third step includes a step of coating a resin on the surface protective film and the external electrode, and exposing the upper surface of the external electrode by polishing or etching the surface after curing. A method for manufacturing a semiconductor integrated circuit package according to claim 6.
ジをプリント配線基板に半田付け実装後、当該半導体集
積回路パッケージの端面になる切り出し切断部を覆うよ
うに樹脂を形成することを特徴とする半導体集積回路パ
ッケージの実装方法。9. A semiconductor, wherein the semiconductor integrated circuit package according to claim 1 is soldered and mounted on a printed wiring board, and then a resin is formed so as to cover a cut-out portion serving as an end face of the semiconductor integrated circuit package. How to mount an integrated circuit package.
ージをプリント配線基板に半田付け実装後、当該半導体
集積回路パッケージの端面になる切り出し切断部を覆う
ように樹脂を形成してなることを特徴とする半導体集積
回路パッケージの実装構造。10. A semiconductor integrated circuit package according to claim 1, wherein a resin is formed so as to cover a cut-out portion to be an end face of the semiconductor integrated circuit package after being mounted on a printed wiring board by soldering. Semiconductor integrated circuit package mounting structure.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12652698A JPH11330297A (en) | 1998-05-08 | 1998-05-08 | Semiconductor integrated circuit package and its manufacture, mounting method and mounting structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12652698A JPH11330297A (en) | 1998-05-08 | 1998-05-08 | Semiconductor integrated circuit package and its manufacture, mounting method and mounting structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330297A true JPH11330297A (en) | 1999-11-30 |
Family
ID=14937393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12652698A Pending JPH11330297A (en) | 1998-05-08 | 1998-05-08 | Semiconductor integrated circuit package and its manufacture, mounting method and mounting structure |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330297A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010019697A (en) * | 2008-07-10 | 2010-01-28 | Nec Electronics Corp | Adapter board, method for manufacturing the same, probe card, method for inspecting semiconductor wafer, and method for manufacturing semiconductor device |
| JP2010256371A (en) * | 2010-08-10 | 2010-11-11 | Renesas Electronics Corp | Method of inspecting semiconductor wafer, and method of manufacturing semiconductor device |
-
1998
- 1998-05-08 JP JP12652698A patent/JPH11330297A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010019697A (en) * | 2008-07-10 | 2010-01-28 | Nec Electronics Corp | Adapter board, method for manufacturing the same, probe card, method for inspecting semiconductor wafer, and method for manufacturing semiconductor device |
| US7868469B2 (en) | 2008-07-10 | 2011-01-11 | Renesas Electronics Corporation | Adapter board and method for manufacturing same, probe card, method for inspecting semiconductor wafer, and method for manufacturing semiconductor device |
| US8114687B2 (en) | 2008-07-10 | 2012-02-14 | Renesas Electronics Corporation | Adapter board and method for manufacturing same, probe card, method for inspecting semiconductor wafer, and method for manufacturing semiconductor device |
| JP2010256371A (en) * | 2010-08-10 | 2010-11-11 | Renesas Electronics Corp | Method of inspecting semiconductor wafer, and method of manufacturing semiconductor device |
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