JP4927494B2 - Analog-digital converter and design method of analog-digital converter - Google Patents
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Description
本発明は、アナログ信号をディジタル信号に変換するアナログディジタル変換器に関するものである。 The present invention relates to an analog-digital converter that converts an analog signal into a digital signal.
半導体基板上でキャパシタが占める面積を低減しつつ大きな容量を得るために、同一の配線層内に互いに近接した配線を形成し、これらの配線間のフリンジ容量を利用する技術が知られている(例えば、特許文献1、2参照。)。 In order to obtain a large capacitance while reducing the area occupied by a capacitor on a semiconductor substrate, a technique is known in which wirings close to each other are formed in the same wiring layer and a fringe capacitance between these wirings is used ( For example, see Patent Documents 1 and 2.)
また、上記のようなキャパシタを用いてアナログディジタル変換器を構成する場合、例えば図1に示すように、所定の容量を有する単位キャパシタ901が縦横に密集して配置されたキャパシタアレイブロック902が形成される。キャパシタアレイブロック902の周囲には、各単位キャパシタ901の容量のばらつきを小さく抑えるために、ダミーキャパシタ903が配置される。
Further, when an analog-digital converter is configured using the above-described capacitors, for example, as shown in FIG. 1, a
各単位キャパシタ901の一方側の電極は、所定数(例えば16、8、4、2、1個)の単位キャパシタ901のグループごとに、個別配線(16C_Lin、8C_Lin、4C_Lin、2C_Lin、1C_Lin_a〜1C_Lin_f)に接続される。各個別配線は、それぞれ、キャパシタアレイブロック902の近傍に配置された電圧切り替え回路904のアナログスイッチ904aに接続され、所定の基準電圧、これらがR−2R抵抗アレイ905によって分圧された電圧、またはアナログ入力電圧が選択的に印加される。
One electrode of each
各単位キャパシタ901の他方側の電極は、共通配線(com_Lin)を介して、比較器906に接続される。比較器906の出力は制御回路907に入力され、例えば10ビットのディジタル値D0〜D9に変換される。
The other electrode of each
また、トランジスタとキャパシタとを有する回路についての他の技術としては、パワーアンプを構成するトランジスタのようにソース領域とドレイン領域との間にキャパシタが接続される場合に、各電極上に、各電極と同じパターンの配線を積層して、上記キャパシタを形成する技術が知られている(例えば、特許文献3参照。)。
しかしながら、上記のように電圧切り替え回路904がキャパシタアレイブロック902の近傍に配置されるアナログディジタル変換器では、フリンジ容量を利用することによってキャパシタアレイブロック902が占める面積を低減することはできても、電圧切り替え回路904が占める面積を低減することはできない。したがって、アナログディジタル変換器全体の小面積化を図ることが困難である。
However, in the analog-digital converter in which the
しかも、単位キャパシタ901のグループごとに個別配線のレイアウトが異なるうえ、個別配線どうしや共通配線との交差を回避しにくいために、グループごとの相対的な容量比を高精度にすることが困難であり、クロストークの影響を低減することも困難である。したがって、高精度なアナログディジタル変換器を得ることが困難である。
In addition, since the layout of the individual wiring is different for each group of
また、トランジスタのソース領域およびドレイン領域に配線を積層してキャパシタを形成する構成は、トランジスタの極性、およびトランジスタとキャパシタとの接続関係を任意に設定することはできないうえ、トランジスタの大きさや形状に応じて各電極の配置が決まってしまうため、必ずしも所望の容量が得られるとは限らない。 In addition, the configuration in which the capacitor is formed by stacking wirings in the source region and the drain region of the transistor cannot arbitrarily set the polarity of the transistor and the connection relationship between the transistor and the capacitor, and the size and shape of the transistor. Accordingly, the arrangement of each electrode is determined, so that a desired capacity is not always obtained.
本発明は、上記の点に鑑み、アナログディジタル変換器が半導体基板上で占める面積の低減を目的としている。また、アナログディジタル変換器の高精度化を容易に図ることができるようにすることを目的としている。 In view of the above points, the present invention aims to reduce the area occupied by an analog-digital converter on a semiconductor substrate. Another object of the present invention is to make it possible to easily improve the accuracy of an analog-digital converter.
上記の課題を解決するため、本発明は、
アナログスイッチと単位容量素子からなるセルを組み合わせて構成するアナログディジタル変換器であって、
前記セルは、
半導体基板上に形成された、Pチャネルトランジスタ、およびNチャネルトランジスタを有するアナログスイッチと、
第1および第2の電極を有する単位容量素子と、
を有し、
上記Pチャネルトランジスタのソース領域がNチャネルトランジスタのドレイン領域に接続され、Nチャネルトランジスタのソース領域がPチャネルトランジスタのドレイン領域に接続されるとともに、その何れか一方に、さらに上記単位容量素子の第1の電極が接続され、
上記第1および第2の電極は、
上記アナログスイッチと異なる層における、上記アナログスイッチと重なる領域に形成されるとともに、
上記PチャネルトランジスタおよびNチャネルトランジスタのソース領域およびドレイン領域の配置パターンとは異なる櫛形のパターンに形成されていることを特徴とする。
In order to solve the above problems, the present invention provides:
An analog-digital converter configured by combining a cell composed of an analog switch and a unit capacitive element,
The cell is
An analog switch having a P-channel transistor and an N-channel transistor formed on a semiconductor substrate;
A unit capacitive element having first and second electrodes;
Have
A source region of the P-channel transistor is connected to the drain region of the N-channel transistor, with the source region of the N-channel transistor is connected to the drain region of the P-channel transistor, to one that either, the further the unit capacitance element 1 electrode is connected ,
The first and second electrodes are
It is formed in a region overlapping with the analog switch in a layer different from the analog switch,
The p-channel transistor and the n-channel transistor are formed in a comb pattern different from the arrangement pattern of the source region and the drain region.
これにより、アナログスイッチと異なる層における、上記アナログスイッチと重なる領域に容量素子が形成されるので、アナログスイッチおよび容量素子の形成に要する面積を容易に低減することができる。また、アナログスイッチと容量素子との接続を短い距離で接続することが容易にできるので、寄生容量やクロストークの発生を抑制して、容量比の変移やノイズの影響などを低減し、高い精度でアナログディジタル変換させることが容易にできる。 As a result, the capacitor element is formed in a region overlapping with the analog switch in a layer different from the analog switch, so that the area required for forming the analog switch and the capacitor element can be easily reduced. In addition, it is easy to connect the analog switch and the capacitive element over a short distance, so that the generation of parasitic capacitance and crosstalk can be suppressed, the change in capacitance ratio and the influence of noise can be reduced, and high accuracy can be achieved. It is easy to make analog-to-digital conversion.
本発明によれば、アナログディジタル変換器が半導体基板上で占める面積を容易に低減できる。また、アナログディジタル変換器の高精度化を図ることが容易にできる。 According to the present invention, the area occupied by the analog-digital converter on the semiconductor substrate can be easily reduced. Further, it is possible to easily improve the accuracy of the analog-digital converter.
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In each of the following embodiments, components having functions similar to those of the other embodiments are denoted by the same reference numerals and description thereof is omitted.
《発明の実施形態1》
(回路構成)
実施形態1の10ビット逐次比較型アナログディジタル変換器の例について、まず、アナログディジタル変換器100の回路構成を図2に基づいて説明する。このアナログディジタル変換器100には、容量比が16:8:4:2:1のキャパシタ16C、8C、4C、2C、1Cを含む容量アレイブロック101が設けられている。(キャパシタ1Cは6個設けられ、そのうちの5個は、R−2R抵抗アレイ102を用いることによって、1/2、1/4、1/8、1/16、1/32の容量比として働くようにされている。)
各キャパシタの一方の電極は、アナログスイッチ群103に設けられた例えば3個ずつのアナログスイッチ104に接続されている。これらのアナログスイッチ104は、高電位の基準電圧VrefH、低電位の基準電圧VrefL、これらがR−2R抵抗アレイ102によって分圧された電圧、またはアナログ入力電圧Ain等を選択的に各キャパシタに印加する。
Embodiment 1 of the Invention
(Circuit configuration)
Regarding the example of the 10-bit successive approximation type analog-digital converter of the first embodiment, first, the circuit configuration of the analog-
One electrode of each capacitor is connected to, for example, three
また、各キャパシタの他方の電極は、共に比較器105に接続されている。比較器105の出力は、制御回路106によって、10ビットのディジタル値D0〜D9に変換される。
The other electrode of each capacitor is connected to the
(キャパシタの構造)
上記各キャパシタは、図3〜図7に示すような単位キャパシタ201が1つまたは複数組み合わされて構成される。各単位キャパシタ201は、アナログスイッチ104が形成された半導体基板200上に、例えばアルミニウムから成る第1〜第3金属配線層(M1層300〜M3層500)が設けられて構成されている。
(Capacitor structure)
Each of the capacitors is configured by combining one or a plurality of
半導体基板200は、図3に示すように、例えばP−型半導体から成り、アナログスイッチ104を構成するPチャネルトランジスタ104aとNチャネルトランジスタ104bが形成されている。より詳しくは、半導体基板200上にNウェル210が形成され、そのNウェル210内にP+領域211・212(ソースとドレイン)、およびポリシリコンゲート213が形成されることによって、Pチャネルトランジスタ104aが形成されている。また、半導体基板200上に直接N+領域221・222(ソースとドレイン)、およびポリシリコンゲート223が形成されることによってNチャネルトランジスタ104bが形成されている。各トランジスタ104a・104bの周囲には、これらを囲むようにN+拡散層214およびP+拡散層224(ガードバンド)が形成されている。
As shown in FIG. 3, the
M1層300には、図3に示すように、トランジスタ104a・104bのP+領域211と、N+領域221とを接続するスイッチ配線301が形成されている。また、トランジスタ104a・104bのP+領域212と、N+領域222と、単位キャパシタ201の外部の回路とを接続するスイッチ配線302が形成されている。また、N+拡散層214を高電位源に接続する電源配線311・312(ガードバンド)、およびP+拡散層224を低電位源に接続する電源配線321・322(ガードバンド)が形成されている。さらに、トランジスタ104a・104bを覆うシールド313・323が、電源配線311・312に一体的に形成されている。
In the M1
上記スイッチ配線301とトランジスタ104a・104bのソースおよびドレイン領域、スイッチ配線302とトランジスタ104a・104bのソースおよびドレイン領域、電源配線311・312とシールド313とN+拡散層214、および電源配線321・322とシールド323とP+拡散層224は、それぞれコンタクト314・324を介して接続されている。
The
M2層400には、図6に示すように、それぞれ平行部401a・402aと連結部401b・402bを有し、容量を発生させる1対の櫛形電極401・402が形成されている。一方の櫛形電極402は、コンタクト409を介して、M1層300のスイッチ配線301に接続されている。
As shown in FIG. 6, the
また、櫛形電極401・402の周囲には、他の単位キャパシタ201との間のクロストークを低減するためのシールド403〜408(ガードバンド)が形成され、高電位源または低電位源に接続されるようになっている。上記シールド405〜408は、製造時の櫛形電極401・402のエッチングばらつきを抑えるためには櫛形電極401・402と同一線幅、ピッチに形成されることが好ましいが(ダミー配線)、これに限るものではない。ここで、上記のようにM1層300のスイッチ配線301およびスイッチ配線302と重なる領域には、櫛形電極401・402ではなくシールド405・407が配置されることにより、スイッチ配線301またはスイッチ配線302と櫛形電極401・402との間に寄生容量が発生するのを抑制することができる。
Further, shields 403 to 408 (guard bands) for reducing crosstalk with the
M3層500には、図7に示すように、上記M2層400と同じように平行部501a・502aと連結部501b・502bを有する櫛形電極501・502、およびシールド503〜508(ガードバンド)が形成され、それぞれコンタクト509を介して、M2層400の櫛形電極401・402、およびシールド403〜408に接続されている。ここで、上記櫛形電極501は櫛形電極402に重なり、櫛形電極502は櫛形電極401に重なるように形成され、半導体基板200に垂直な方向にも容量が発生するようになっている。また、連結部501b・502bは単位キャパシタ201の周辺部まで延伸され、隣接して配置された他の単位キャパシタ201の連結部501b・502bと容易に連結し得るようになっている。
As shown in FIG. 7, the
(単位キャパシタ201等のレイアウト)
次に、上記のように形成される単位キャパシタ201、および比較器105、制御回路106などが半導体基板上に配置される場合のレイアウトの例を図8に基づいて説明する。
(Layout of
Next, an example of a layout when the
合計で36個の単位キャパシタ201は、ダミー配線領域111・111の間に一方向に隣接して配置される。そのうちの16、8、4、2個の各グループの単位キャパシタ201は、それぞれ連結されて、キャパシタ16C、8C、4C、2Cが構成されている(配置の順序は特に限定されない。)。より詳しくは、全ての単位キャパシタ201における櫛形電極501の連結部501bは互いに連結されて、共通配線(com_Lin)として用いられる。一方、櫛形電極502の連結部502bは、各グループの単位キャパシタ201ごとに連結される。
A total of 36
上記のように、トランジスタ104a・104bと異なる層における重なる領域に櫛形電極401・402・501・502が形成されてキャパシタが形成されることにより、キャパシタおよびアナログスイッチの形成に要する面積を容易に低減することができる。しかも、トランジスタ104a・104bのソースまたはドレイン領域と櫛形電極402・502とはコンタクト409・509を介して非常に短い距離(例えば最短距離)で接続することができるので、寄生容量やクロストークの発生を抑制して、容量比の変移やノイズの影響などを低減し、高い精度でアナログディジタル変換させることが容易にできる。
As described above, the capacitor is formed by forming the comb-shaped
また、上記のようにトランジスタ104a・104bと櫛形電極401・402との間のM1層300にシールド313・323が設けられる場合には、トランジスタ104a・104bのスイッチングノイズの影響を低減することが容易にできる。
In addition, when the
また、上記シールド313・323が平面状に形成される場合には、その上層の櫛形電極401・402等のレイアウト精度を高く保ちやすいので、やはり、アナログディジタル変換精度を高くすることが容易にできる。また、配線パターンを一層微細化することも容易になる。ただし、シールド313・323は平面状に限定されるものではなく、例えば、図9、図10に示すシールド313’・323’のように、櫛形電極401の平行部401a等と同じ配線幅およびピッチに形成したりしてもよい。
In addition, when the
《発明の実施形態2》
図11〜図13に示すように、M2・M3層400・500におけるシールド403・404・503・504の外方側に、ダミー配線411・511が形成されている。このダミー配線411・511は、櫛形電極401・402の平行部401a・402aと同じ幅およびピッチの部分を有している。これによって、製造プロセスにおいてエッチング程度のばらつきを抑制できるので、上記平行部401a・402aの形状精度、したがって、A/D変換精度を高くすることが容易にできる。
<< Embodiment 2 of the Invention >>
As shown in FIGS. 11 to 13, dummy wirings 411 and 511 are formed on the outer sides of the
半導体基板200におけるダミー配線411・511と重なる領域(少なくとも重なる領域の一部を含む領域)には、例えばR−2R抵抗アレイ102や制御回路106などが形成されている。これによって、アナログディジタル変換器が半導体基板上で占める面積をより低減することが容易にできる。
For example, the R-
なお、M2・M3層400・500には、ダミー配線411・511に限らず、例えば図12に示すように、コンタクト409を介してスイッチ配線302に接続される配線パターン412等を設けて、M1層300と伴に制御回路106などの配線に用いるようにしてもよい。このように配線パターン412を設ける場合でも、配線幅やピッチを均一に保つことにより、A/D変換精度を高く保ちつつ、制御回路106などを構成することが容易になる。なお、ダミー配線411・511自体を配線パターンとして用いるようにしたりしてもよい。
The M2 and
《発明の実施形態3》
前記実施形態1で説明したように、トランジスタ104a・104bのスイッチングノイズの影響低減が容易な点では、M1層300をシールド313・323として用いることが適しているが、これに限らず、M1層300もキャパシタを構成する電極として用いて、より小面積化を図ったり、大容量化を図ったりしてもよい。
<< Embodiment 3 of the Invention >>
As described in the first embodiment, it is suitable to use the
具体的には、図14、図15の例では、櫛形電極501・502と同様に平行部351a・352aと連結部351b・352bとを有する櫛形電極351・352が、M1層300に形成されている。上記櫛形電極351・352は、それぞれコンタクト409を介して、M2層400に形成された櫛形電極401・402に接続されている。上記櫛形電極351は櫛形電極402に重なり、櫛形電極352は櫛形電極401に重なるように形成されている。平行部352aのうちの1本は、トランジスタ104a・104bの一方のソース領域と、他方のドレイン領域とをコンタクト314・324を介して接続するスイッチ配線を兼ねている。
Specifically, in the example of FIGS. 14 and 15,
このように形成されることにより、櫛形電極351・352間に発生する容量、および櫛形電極351・352と櫛形電極401・402との間に発生する容量だけ、単位キャパシタ201の容量を増加させることができる。または、単位キャパシタ201の小面積化を図ることができる。
By forming in this way, the capacitance of the
なお、同図の例では、電源配線311’・312’・321’・322’は、櫛形電極351・352の平行部351a・352aと同様の配線幅およびピッチに形成されている。このように形成される場合には、実施形態2で櫛形電極401・402について説明したのと同様に、平行部351a・352aの形状精度を高くすることが容易にできる。
In the example shown in the figure, the
《発明の実施形態4》
半導体基板200に形成されるトランジスタは、1つのアナログスイッチ104に限らず、他の1つ以上のアナログスイッチ604や、1つ以上の単独のトランジスタなどを形成し、種々の回路が構成されるようにしてもよい。例えば、図16、図17に示すように、Nウェル210内にP+領域611・612(ソースとドレイン)、およびポリシリコンゲート613が形成されることによって、Pチャネルトランジスタ604aが形成されている。また、半導体基板200上に直接N+領域621・622(ソースとドレイン)、およびポリシリコンゲート623(ゲート)が形成されることによってNチャネルトランジスタ604bが形成されている。
<< Embodiment 4 of the Invention >>
The transistors formed on the
M1層300には、トランジスタ604a・604bのP+領域611と、N+領域621と、単位キャパシタ201の外部の回路とを接続するスイッチ配線701が形成されている。また、トランジスタ604a・604bのP+領域612と、N+領域622と、単位キャパシタ201の外部の回路とを接続するスイッチ配線702が形成されている。
In the
M1層300には、さらに、シールド313’・323’が形成されている。このシールド313’・323’は、スイッチ配線701・702を避ける領域に平面状に形成してもよい。しかし、図16、図17に示すように、電源配線311’・312’・321’・322’、シールド313’・323’、およびスイッチ配線301・302・701・702が、櫛形電極401の平行部401a等と同じ配線幅およびピッチに形成されれば、M1層300とM2層400の配線バターンの類似性が高くなるので、櫛形電極401の平行部401a等の形状精度を高くすることが容易にできる。
Further, shields 313 ′ and 323 ′ are formed on the
《発明の実施形態5》
前記実施形態1では、櫛形電極401と櫛形電極502の平行部401a・502a、および櫛形電極402と櫛形電極501の平行部402a・501aがそれぞれ重なるように形成され、半導体基板200に垂直な方向にも容量が発生する例を示したが、半導体基板200に平行な方向にだけ容量が発生するようにしてもよい。具体的には、例えば図18〜図21に示すように、M2層400の櫛形電極401’・402’は、それぞれM3層500の櫛形電極501・502に重なるように形成されている。
<< Embodiment 5 of the Invention >>
In the first embodiment, the
このように形成される場合には、容量が発生するのは平行部401a’・402a’間と平行部501a・502a間とだけなので、同じ配線パターンの面積で発生する容量は減少する。しかし、製造プロセスにおいてM2層400を形成するマスクとM3層500を形成するマスクとがずれたとしても、そのずれによる容量の変化は生じないので、より、容量精度を高くして、アナログディジタル変換精度を高くすることが容易にできる。
When formed in this way, capacitance is generated only between the
なお、同図の例では、シールド313’・323’は、実施形態1の変形例(図9、図10)で説明したように、櫛形電極401’の平行部401a’等と同じ配線幅およびピッチに形成されている例を示すが、実施形態1(図3〜図5)で示したように平面状に形成されてもよい。
In the example shown in the figure, the
《発明の実施形態6》
(単位キャパシタ201等の他のレイアウト)
実施形態1で説明したような、単位キャパシタ201は、半導体基板上に1列に配置されるのに限らず、例えば図22に示すように2列に配置されてもよい。
(Other layouts such as unit capacitor 201)
The
合計で36個の単位キャパシタ201は、2列に隣接して配置される。そのうちの16、8、4、2個の各グループの単位キャパシタ201は、それぞれ連結されて、キャパシタ16C、8C、4C、2Cが構成されている(配置の順序は特に限定されない。)。より具体的には、例えばキャパシタ16Cは、8個ずつの単位キャパシタ201が線対称に配置されている。櫛形電極502の連結部502bは、各グループの単位キャパシタ201ごとに連結される。一方、全ての単位キャパシタ201における櫛形電極501の連結部501bは、互いに連結されて、一群の単位キャパシタ201を囲むように外周部付近にコの字形状の共通配線(com_Lin)が形成される。
A total of 36
このように配置される場合にも、実施形態1と同様にキャパシタおよびアナログスイッチの形成に要する面積を容易に低減することができる。また、やはり、トランジスタ104a・104bのソースまたはドレイン領域と櫛形電極402・502との接続ラインや、各グループの単位キャパシタ201の連結部502bどうしを接続する配線が共通配線と交差するのを回避して、寄生容量やクロストークの発生を抑制し、高い精度でアナログディジタル変換させることが容易にできる。
Even in this arrangement, the area required for forming the capacitor and the analog switch can be easily reduced as in the first embodiment. Also, the connection lines between the source or drain regions of the
《発明の実施形態7》
(LSIチップ上のレイアウト)
実施形態1、6で説明したようなアナログディジタル変換器100がLSIチップ上に配置されるレイアウトは、特に限定されないが、例えば、以下のようにレイアウトすることができる。
<< Embodiment 7 of the Invention >>
(Layout on LSI chip)
The layout in which the analog-
実施形態1のように単位キャパシタ201が1列に配置されるような場合には、アナログディジタル変換器100の幅方向のサイズを小さく抑えることが比較的容易なので、例えば、図23に示すようにアナログディジタル変換器100と、LSIチップ801の周辺部に配置される入出力セル802(端子パッド802aを含むセル)の幅方向のサイズを同じぐらいに設計し、これらを並べて配置してもよい。これによって、端子パッド領域に余裕(デッドスペース)がある場合などには、その領域を有効に活用して、LSIチップ面積を低減することが容易にできる。
When the
一方、実施形態6のように単位キャパシタ201が2列に配置されるような場合には、例えば、図24に示すように、LSIチップ801の内部領域803に配置してもよい。
On the other hand, when the
《発明の実施形態8》
(アナログディジタル変換器の設計手法)
実施形態1(図8)や実施形態6(図22)で説明したように、単位キャパシタ201を所定数配置することによって、種々の容量を有するキャパシタとアナログスイッチとの組み合わせを構成することができる。そこで、上記単位キャパシタ201をセルとしてライブラリに登録し、これを並べて配置した配置データを作成することによって、上記のようにLSIチップの面積が小さいとともに、容量比の精度が高いうえクロストークの影響が少なく、したがって一定品質のアナログディジタル変換精度が高いアナログディジタル変換器を少ない工数で設計することが容易にできる。
<< Embodiment 8 of the Invention >>
(Design method of analog-digital converter)
As described in the first embodiment (FIG. 8) and the sixth embodiment (FIG. 22), by arranging a predetermined number of
しかも、種々の精度レベルや、サイズ、面積などを有する複数種類の単位キャパシタ201をライブラリに登録しておけば、要求仕様に応じたアナログディジタル変換器の設計や設計変更も容易にできる。さらに、所定数の単位キャパシタ201を配置するだけで、8ビットや10ビットなど、種々の変換ビット長のアナログディジタル変換器を設計することができる。
In addition, if a plurality of types of
《その他の実施形態》
単位キャパシタ201と伴に、容量素子だけが形成されて、アナログスイッチ104は形成されていない単位キャパシタも混在して用いられて、アナログディジタル変換器が構成されてもよい。すなわち、必要な数のアナログスイッチが、1つまたはいくつかの単位キャパシタ201が有するアナログスイッチ104で足りる場合には、他の単位キャパシタには必ずしもアナログスイッチ104が形成されていなくてもよい。また、アナログスイッチ104が形成されていても実際に用いられていなかったりしてもよい。さらに、形成されているアナログスイッチ104が他の回路に用いられるようにしてもよい。
<< Other Embodiments >>
An analog-digital converter may be configured by using a unit capacitor in which only the capacitive element is formed and the
図25の例では、キャパシタ16C、8Cにおいては、それぞれ3個の単位キャパシタ201に設けられたアナログスイッチ104は、基準電圧VrefH、基準電圧VrefL等の選択に用いられ、他のn個の単位キャパシタ201に設けられたアナログスイッチ104は、n個のアナログ入力電圧Ain_1〜Ain_nのうちの何れか1つを選択するのに用いられている。これによって、特に単位キャパシタ201の外部の領域にアナログスイッチを設けることなく、複数のアナログ入力電圧端子から入力される電圧がアナログセレクタによって切り替えられるアナログディジタル変換器などを得ることができる。
In the example of FIG. 25, in the
本発明にかかるアナログディジタル変換器は、アナログディジタル変換器が半導体基板上で占める面積を容易に低減でき、また、アナログディジタル変換器の高精度化を図ることが容易にできるという効果を有し、アナログ信号をディジタル信号に変換するアナログディジタル変換器等として有用である。 The analog-digital converter according to the present invention has an effect that the area occupied by the analog-digital converter on the semiconductor substrate can be easily reduced, and the high-accuracy of the analog-digital converter can be easily achieved. It is useful as an analog-digital converter for converting an analog signal into a digital signal.
100 アナログディジタル変換器
101 容量アレイブロック
102 R−2R抵抗アレイ
103 アナログスイッチ群
104 アナログスイッチ
104a Pチャネルトランジスタ
104b Nチャネルトランジスタ
105 比較器
106 制御回路
200 半導体基板
201 単位キャパシタ
210 Nウェル
211・212 P+領域
213 ポリシリコンゲート
214 N+拡散層
221・222 N+領域
223 ポリシリコンゲート
224 P+拡散層
300 M1層
301・302 スイッチ配線
311・312 電源配線
313・323 シールド
314・324 コンタクト
321・322 電源配線
351・352 櫛形電極
351a・352a 平行部
351b・352b 連結部
400 M2層
401・402 櫛形電極
401a・402a 平行部
401b・402b 連結部
403〜408 シールド
409 コンタクト
411・511 ダミー配線
412 配線パターン
500 M3層
501・502 櫛形電極
501a・502a 平行部
501b・502b 連結部
503〜508 シールド
509 コンタクト
604 アナログスイッチ
604a Pチャネルトランジスタ
604b Nチャネルトランジスタ
611・612 P+領域
613 ポリシリコンゲート
621・622 N+領域
623 ポリシリコンゲート
701・702 スイッチ配線
801 LSIチップ
802 入出力セル
802a 端子パッド
803 内部領域
DESCRIPTION OF
Claims (12)
前記セルは、
半導体基板上に形成された、Pチャネルトランジスタ、およびNチャネルトランジスタを有するアナログスイッチと、
第1および第2の電極を有する単位容量素子と、
を有し、
上記Pチャネルトランジスタのソース領域がNチャネルトランジスタのドレイン領域に接続され、Nチャネルトランジスタのソース領域がPチャネルトランジスタのドレイン領域に接続されるとともに、その何れか一方に、さらに上記単位容量素子の第1の電極が接続され、
上記第1および第2の電極は、
上記アナログスイッチと異なる層における、上記アナログスイッチと重なる領域に形成されるとともに、
上記PチャネルトランジスタおよびNチャネルトランジスタのソース領域およびドレイン領域の配置パターンとは異なる櫛形のパターンに形成されていることを特徴とするアナログディジタル変換器。 An analog-digital converter configured by combining a cell composed of an analog switch and a unit capacitive element,
The cell is
An analog switch having a P-channel transistor and an N-channel transistor formed on a semiconductor substrate;
A unit capacitive element having first and second electrodes;
Have
A source region of the P-channel transistor is connected to the drain region of the N-channel transistor, with the source region of the N-channel transistor is connected to the drain region of the P-channel transistor, to one that either, the further the unit capacitance element 1 electrode is connected ,
The first and second electrodes are
It is formed in a region overlapping with the analog switch in a layer different from the analog switch,
An analog-to-digital converter characterized in that it is formed in a comb-shaped pattern different from the arrangement pattern of the source region and drain region of the P-channel transistor and N-channel transistor.
上記第1および第2の電極が形成されている層と、上記アナログスイッチとの間の層に、シールド層が形成されていることを特徴とするアナログディジタル変換器。 The analog-to-digital converter of claim 1,
An analog-digital converter, wherein a shield layer is formed in a layer between the layer in which the first and second electrodes are formed and the analog switch.
上記シールド層は、上記第1および第2の電極と同じピッチおよび幅に形成された部分を有することを特徴とするアナログディジタル変換器。 An analog-digital converter according to claim 2, comprising:
The analog-digital converter, wherein the shield layer has a portion formed at the same pitch and width as the first and second electrodes.
上記第1および第2の電極が形成されている層における、上記ソース領域およびドレイン領域に接続されたスイッチ配線と重なる領域には、シールド配線が形成されていることを特徴とするアナログディジタル変換器。 The analog-to-digital converter of claim 1,
An analog-digital converter characterized in that a shield wiring is formed in a region overlapping the switch wiring connected to the source region and the drain region in the layer where the first and second electrodes are formed .
上記シールド配線は、上記第1または第2の電極における近接する部分と同じピッチおよび幅に形成された部分を有することを特徴とするアナログディジタル変換器。 An analog-to-digital converter according to claim 4,
The analog-digital converter characterized in that the shield wiring has a portion formed at the same pitch and width as the adjacent portion of the first or second electrode.
上記シールド配線の外方側に、さらに、上記ピッチおよび幅に形成された部分を有するシールド配線が形成されていることを特徴とするアナログディジタル変換器。 An analog-to-digital converter according to claim 5,
An analog-to-digital converter, wherein a shield wiring having a portion formed at the pitch and width is further formed on the outer side of the shield wiring.
上記第1および第2の電極の周辺部に、上記第1および第2の電極と同じピッチおよび幅に形成された部分を有する周辺配線が形成されるとともに、
上記アナログスイッチの周辺部における、上記周辺配線と重なる領域に、半導体素子が形成されていることを特徴とするアナログディジタル変換器。 The analog-to-digital converter of claim 1,
Peripheral wiring having portions formed at the same pitch and width as the first and second electrodes is formed in the periphery of the first and second electrodes,
An analog-to-digital converter, wherein a semiconductor element is formed in a region overlapping with the peripheral wiring in a peripheral portion of the analog switch.
上記容量素子は、さらに、それぞれ上記第1および第2の電極に接続された第3および第4の電極を有し、
上記第3および第4の電極は、上記第1および第2の電極が形成されている層と、上記アナログスイッチとの間の層に形成されていることを特徴とするアナログディジタル変換器。 The analog-to-digital converter of claim 1,
The capacitive element further includes third and fourth electrodes connected to the first and second electrodes, respectively.
The analog-digital converter, wherein the third and fourth electrodes are formed in a layer between the layer in which the first and second electrodes are formed and the analog switch.
上記第1の電極と第3の電極、および第2の電極と第4の電極とが、それぞれ重なるように形成されていることを特徴とするアナログディジタル変換器。 9. The analog to digital converter of claim 8, comprising:
An analog-digital converter, wherein the first electrode and the third electrode, and the second electrode and the fourth electrode are formed so as to overlap each other.
上記第1の電極と第4の電極、および第2の電極と第3の電極とが、それぞれ重なるように形成されていることを特徴とするアナログディジタル変換器。 9. The analog to digital converter of claim 8, comprising:
The analog-digital converter, wherein the first electrode and the fourth electrode, and the second electrode and the third electrode are formed so as to overlap each other.
上記アナログスイッチの周辺部における、上記第1および第2の電極と重なる領域に、さらに他のアナログスイッチが形成されていることを特徴とするアナログディジタル変換器。 The analog-to-digital converter of claim 1,
An analog-to-digital converter, wherein another analog switch is formed in a region overlapping the first and second electrodes in a peripheral portion of the analog switch.
前記セルは、
半導体基板上に形成された、Pチャネルトランジスタ、およびNチャネルトランジスタを有するアナログスイッチと、
第1および第2の電極を有する単位容量素子と、
を有し、
上記Pチャネルトランジスタのソース領域がNチャネルトランジスタのドレイン領域に接続され、Nチャネルトランジスタのソース領域がPチャネルトランジスタのドレイン領域に接続されるとともに、その何れか一方に、さらに上記単位容量素子の第1の電極が接続され、
上記第1および第2の電極は、
上記アナログスイッチと異なる層における、上記アナログスイッチと重なる領域に形成されるとともに、
上記PチャネルトランジスタおよびNチャネルトランジスタのソース領域およびドレイン領域の配置パターンとは異なる櫛形のパターンに形成され、
上記セルを複数配置することにより、所定の容量の容量素子を構成することを特徴とするアナログディジタル変換器の設計方法。 A method for designing an analog-digital converter configured by combining cells composed of an analog switch and a unit capacitive element,
The cell is
An analog switch having a P-channel transistor and an N-channel transistor formed on a semiconductor substrate;
A unit capacitive element having first and second electrodes;
Have
A source region of the P-channel transistor is connected to the drain region of the N-channel transistor, with the source region of the N-channel transistor is connected to the drain region of the P-channel transistor, to one that either, the further the unit capacitance element 1 electrode is connected,
The first and second electrodes are
It is formed in a region overlapping with the analog switch in a layer different from the analog switch,
Formed in a comb-shaped pattern different from the arrangement pattern of the source region and drain region of the P-channel transistor and N-channel transistor ,
A method for designing an analog-digital converter, wherein a plurality of the cells are arranged to form a capacitive element having a predetermined capacity.
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