JP4926884B2 - ランプ点灯制御回路 - Google Patents

Description

本発明は、ＰＷＭ制御によりランプの点灯制御を行うランプ点灯制御回路に関する。

従来より、ＰＷＭ制御によりランプに供給される供給電流を制限することで、ランプの明るさ、消費電力を調整する技術が広く知られている（例えば、下記特許文献１）。
特開２００２−８７１５１公報

自動車の左右のヘッドライトのように、複数のライト（ランプ）をＰＷＭ制御する場合、ランプの点灯タイミングが重なると、点灯タイミングが重ならない場合に比べて、電源ラインに流れる電流が大きくなる。すると、電源ラインにおける電圧降下が大きくなるため、ランプに印加される電圧が低下し、ランプの光量が低下する結果、ランプのチラツキとして現れる。
また、電源ラインの開閉回数が多いと、その分、ノイズが発生し易くなるので、この点も考慮する必要があった。本発明は上記のような事情に基づいて完成されたものであって、ランプのチラツキを極力抑え、かつ電源ラインに発生するノイズを抑えることが可能なランプ点灯制御回路を提供することを目的とする。

本発明は、電源ラインに分岐接続された第一ランプ、第二ランプの両ランプを点灯制御するランプ点灯制御回路であって、第一ランプに電流を供給する第一分岐路を開閉する第一スイッチング素子と、規則的にオン、オフを繰り返すパルス列よりなり前記第一スイッチング素子をオン状態、オフ状態に切り替える基準ＰＷＭ信号を生成する発振回路と、を半導体基板上に形成した第一の制御回路と、第二ランプに電流を供給する第二分岐路を開閉する第二スイッチング素子を少なくとも有する第二の制御回路と、前記発振回路により生成される基準ＰＷＭ信号、或いは前記第一ランプの端子間電圧値に基づいて前記基準ＰＷＭ信号と周波数及びパルス幅が同じであり、かつ信号の位相が前記基準ＰＷＭ信号に対して前記基準ＰＷＭ信号のパルス幅に相当する時間遅れた遅延ＰＷＭ信号を生成する遅延ＰＷＭ信号生成回路と、を備えてなるとともに、前記遅延ＰＷＭ信号生成回路から出力される遅延ＰＷＭ信号により前記第二スイッチング素子をオン状態、オフ状態に切り替える回路構成としてあるところに特徴を有する。

尚、ここでいう、基準ＰＷＭ信号のパルス幅に相当する時間とは、基準ＰＷＭ信号を構成するパルスの立ち上がり時点から立ち下がり時点までの時間の長さのことを言う。

本発明の実施態様として以下の構成とすることが好ましい。
前記遅延ＰＷＭ信号生成回路に、前記発振回路により生成される基準ＰＷＭ信号、或いは前記第一ランプの端子間電圧値を反転させて出力する反転器と、前記反転器を通じて入力された信号の立ち上がりを、クロック信号の立ち上がり、或いは立ち下がりで読み込んで、出力する記憶回路と、を少なくとも設け、前記記憶回路の出力に基づいて遅延ＰＷＭ信号を構成するパルスの立ち上がりタイミングを定める回路構成とする。

このような構成としておけば、基準ＰＷＭ信号のパルスオン期間と遅延ＰＷＭ信号のパルスオン期間を確実にずらすことが出来る。また、基準ＰＷＭ信号のパルスが立ち下がった後、遅延ＰＷＭ信号のパルスが立ち上がるまでの時間を、ごく短い時間（クロック信号の１周期Ｔ）に設定出来る。

本発明では、基準ＰＷＭ信号に対し遅延ＰＷＭ信号の位相を、基準ＰＷＭ信号のパルス幅に相当する時間遅らせており、基準ＰＷＭ信号を構成する個々のパルスの立ち下がり直後に、遅延ＰＷＭ信号を構成する個々のパルスが立ち上がる。

このような設定としてやれば、第一ランプに電流を供給する第一分岐路を開閉する第一スイッチング素子と、第二ランプに電流を供給する第二分岐路を開閉する第一スイッチング素子が同時にオンしない。よって、電源ラインに一時的に大きな電流が流れると言った事態が起きず、各ランプに印加される電圧の大きさが一定に保たれるので、ランプのチラツキを生じさせない。

また、上記構成であれば、第一分岐路と第二分岐路とで通電状態の切り替えが、時間を空けず連続して行われる。その結果、電源より回路全体に入力される入力電流の波形がほぼフラットな波形となるから、電源ラインに高周波成分（ノイズ）が発生し難くなる。

本発明の一実施形態を図１ないし図５を参照して説明する。
本実施形態は、自動車に搭載されたヘッドライトの点灯制御を例示したものである。ヘッドライトを構成する１組のランプＬＰ１、ＬＰ２は１２Ｖの車載バッテリＢより引き出された電源ラインＹｏに分岐接続され、ランプＬＰ１は分岐路Ｙ１を通じて電力の供給を受け、ランプＬＰ２は分岐路Ｙ２を通じて電力の供給を受ける回路構成となっている。

ランプ点灯制御回路１０は、各ランプＬＰ１、ＬＰ２に供給される電流量をＰＷＭ制御するものであり、ランプＬＰ１に供給される電流量をＰＷＭ制御する第一の制御回路２０と、ランプＬＰ２に供給される電流量をＰＷＭ制御する第二の制御回路４０と、遅延ＰＷＭ信号生成回路５０とから構成されている。

第一の制御回路２０は第一スイッチＳＷ１と、駆動回路２１と、発振回路２５とをシリコンなどの半導体基板上に組み込んだモノシリックＩＣである。尚、このように第一の制御回路２０をＩＣ化することで、回路全体を小型化出来るというメリットがある。

また、上記メリット以下にも、以下のメリットがある。例えば、上記第一スイッチＳＷ１をN-chのＦＥＴ（電界効果トランジスタ）により構成する場合、駆動回路として昇圧回路（チャージポンプ回路）が必要となるため、ノイズ源となる。しかし、ＩＣ化することにより、ノイズ源をコンパクトにまとめられるため、ノイズを抑え易くなる。（ノイズ源を限定できるため、例えば、ICの電源-GND間にパスコンを挿入することにより、ノイズを周りの回路へ影響しないように低減できる。）

発振回路２５は例えばＣＲ充放電回路（不図示）からなり、規則的にオン、オフを繰り返すパルス列よりなる基準ＰＷＭ信号Ｓｐを生成し、駆動回路２１に出力する機能を担うものである。

駆動回路２１は入力ポート２１Ａの電位に応じて動作するものであって、入力ポート２１ＡがＬレベル（ローレベル）の場合には、動作状態となって発振回路２５により生成された基準ＰＷＭ信号Ｓｐを昇圧させつつ通過させ制御信号としてスイッチＳＷ１に伝え、これとは反対に入力ポート２１ＡがＨレベル（ハイレベル）の場合には、非動作状態となって発振回路２５により生成された基準ＰＷＭ信号Ｓｐの通過を阻止する。

第一スイッチＳＷ１はＦＥＴ（電界効果トランジスタ）などから構成され、駆動回路２１を通じて入力される基準ＰＷＭ信号Ｓｐに基づいて分岐路Ｙ１を開閉操作するものである。具体的には、基準ＰＷＭ信号Ｓｐのパルスオン期間はオン状態となって分岐路Ｙ１を閉路し、基準ＰＷＭ信号Ｓｐのパルスオフ期間はオフ状態となって分岐路Ｙ１を開路する。

また、図１に示す符号１００はＥＣＵ（Electronic Control Unit）である。ＥＵＣ１００は自動車に搭載された電装部品を制御するものであって、内部にスイッチＳＷを設けている。スイッチＳＷの一端はアースに接続され、他端は駆動回路２１の入力ポート２１Ａに接続されている。

以上のことから、ＥＣＵ１００にてスイッチＳＷがＯＮすると、駆動回路２１の入力ポート２１ＡがＬレベルとなり駆動回路２１が動作状態となる。そのため、発振回路２５により生成された基準ＰＷＭ信号Ｓｐが駆動回路２１を通過してスイッチＳＷ１に与えられ、スイッチＳＷ１を高速開閉する。

その結果、電源ラインＹｏ、分岐路Ｙ１を通じて電流が供給され、ランプＬＰ１を点灯（高速点滅）させる構成になっている。

尚、本実施形態のものは、発振回路２５により生成される基準ＰＷＭ信号Ｓｐの周波数を約５０ＨＺに設定し、またデューティ比を２５％に設定してある。このようにデューティ比を予め低めに設定してあるのは、昼間にヘッドライトを点けて走行する場合を想定しているためである。

次に、ランプＬＰ２を制御する各回路（第二の制御回路４０、バイポーラトランジスタＴｒ、遅延ＰＷＭ信号生成回路５０）について説明を行う。

第二の制御回路４０は第二スイッチＳＷ２と、駆動回路４１とをシリコンなどの半導体基板上に組み込んだモノシリックＩＣである。

第二スイッチＳＷ２は第一の制御回路２０のスイッチＳＷ１と同様にＦＥＴ（電界効果トランジスタ）などから構成されている。第二スイッチＳＷ２は分岐路Ｙ２に介設されており、同分岐路Ｙ２を開閉する機能を担っている。

駆動回路４１は入力ポート４１Ａの電位に応じて第二スイッチＳＷ２を開閉するものである。本駆動回路４１はローアクティブとなっており、入力ポート４１ＡがＬレベル（ローレベル）の場合には、動作状態となってスイッチＳＷ２をオン状態にさせ、これとは反対に入力ポート４１ＡがＨレベル（ハイレベル）の場合には、スイッチＳＷ２をオフ状態にさせる。

バイポーラトランジスタＴｒは駆動回路４１の入力ポート４１Ａの電位をＨレベルとＬレベルとに切り替える機能を担うものであって、エミッタが接地される一方、コレクタがコレクタ抵抗Ｒ１を介して車載バッテリＢに接続されている。

そして、バイポーラトランジスタＴｒのベースには、遅延ＰＷＭ信号生成回路５０の出力信号Ｓｅが入力される回路構成となっている。

遅延ＰＷＭ信号生成回路５０は発振回路２５と同じくＰＷＭ信号を出力する機能を担うものであって、図２に示すようにクロック発振回路６０、直列的に接続された２つのフリップフロップＩＣ７０、９０を主体に構成されている。

尚、以下の説明において、一段目のフリップフロップＩＣ７０を単にフリップフロップ７０と呼び、また、二段目のフリップフロップＩＣ９０を単にフリップフロップ９０と呼ぶものとする。

クロック発振回路６０はロッジクＩＣ（本例では、インバータ６１）を用いたＲＣ矩形波発振回路であり、クロック信号（例えば、数百ＨＺの程度の方形波信号）ＣＫを出力する機能を担っている

一段目のフリップフロップ７０はデータ端子Ｄに入力されたデータを、クロック端子７１に入力される信号の立ち下がりで読み込んで出力し、他の時にはデータを保持するもの（Ｄ型のフリップフロップ回路）であり、係るＤ型のフリップフロップ回路を６組備えている。

そして、クロック端子７１にはクロック発振回路６０の出力が引き込まれており、クロック端子７１にクロック信号ＣＫが入力される回路構成になっている。

また、フリップフロップ７０の１組目のデータ端子１Ｄの入力段にはインバータ５５が設けられており、ヘッドランプＬＰ１の端子間電圧Ｖ１を抵抗対Ｒａ、Ｒｂにより分圧した電圧Ｖａが、ディジタル信号に変換されつつ反転されて、データ端子１Ｄに入力される回路構成となっている。

そして、データ端子１Ｄと組をなす出力端子１Ｑが二段目のフリップフロップ９０のクロック端子９１に接続され、出力端子１Ｑより出力される信号Ｓｂが二段目のフリップフロップ９０にクロックとして入力される回路構成とされている。

また、１組目のフリップフロップ回路の出力端子１Ｑは２組目のフリップフロップ回路のデータ端子２Ｄに電気的に接続され、更に、２組目のフリップフロップ回路の出力端子２Ｑが３組目のフリップフロップ回路のデータ端子３Ｄに電気的に接続されている。

このように、一段目のフリップフロップ７０は出力を次の組のデータ端子Ｄに引き込みつつ、周回するように各組の出力端子Ｑとデータ端子Ｄとを結線してある。

二段目のフリップフロップ９０はデータ端子９２に入力されたデータを、クロック端子９１に入力される信号Ｓｂの立ち上がりで読み込んで出力端子Ｑより出力し、他の時にはデータを保持するものである。

また、二段目のフリップフロップ９０は出力のダイレクトクリア機能（外部からの入力信号により出力を強制的にＬレベルにさせる機能）、ダイレクトプリセット機能（外部からの入力信号により出力を強制的にＨレベルにさせる機能）を備えており、クリア端子９５がＬレベルの状態になると、ダイレクトクリア機能が働き、またプリリセット端子９６がＬレベルの状態になると、ダイレクトプリリセット機能が働く。

そして、１段目のフリップフロップ７０の５組目のフリップフロップ回路の出力端子５Ｑがインバータ７５を介して二段目のフリップフロップ９０のクリア端子９５に接続されており、出力端子５Ｑより出力される信号Ｓｃを反転させた信号Ｓｄがクリア端子９５に入力される回路構成となっている。

尚、二段目のフリップフロップ９０のデータ端子９２、プリリセット端子９６はいずれも、ＶＣＣに接続され、常にＨレベルの状態にある。

次に、上記の如く回路構成された遅延ＰＷＭ信号生成回路５０の回路動作について、図３を参照して具体的に説明する。

まず、遅延ＰＷＭ信号生成回路５０に対する入力信号、すなわちヘッドランプＬＰ１の端子間電圧Ｖ１の波形であるが、これはスイッチＳＷ１が分岐路Ｙ１を閉じている時にはバッテリＢの電位となり、またスイッチＳＷ１が分岐路Ｙ１を開放しているには接地レベルとなるから、第一の制御回路２０の発振回路２５の出力する基準ＰＷＭ信号Ｓｐと同期した波形となる。

そして、上記端子間電圧Ｖ１は分圧後、インバータ５５により反転されるから、一段目のフリップフロップ７０のデータ端子１Ｄに入力される入力信号Ｓａの波形は図３中にて示すように、基準ＰＷＭ信号Ｓｐの波形を反転させた波形となる。

さて、一段目のフリップフロップ７０では、クロック信号ＣＫが入力される毎に、信号の立ち下がりでデータ端子Ｄのデータを出力させるから、１組目の出力端子１Ｑより出力される信号Ｓｂは、入力信号Ｓａを極わずか遅らせた信号波形となる。

尚、信号Ｓｂに対する入力信号Ｓａの遅延量は図３中にてα寸法で示されており、最大でもクロック信号ＣＫの１周期（約２ｍｓ）内に収まる。

そして、信号Ｓｂは二段目のフリップフロップ９０に対してクロックとして与えられ、しかも二段目のフリップフロップ９０の入力端子ＤはＶＣＣに対して接続され、常にＨレベルの状態にある。

従って、信号ＳｂがＬレベルからＨレベルに切り換わる立ち上がりで、図３にて示すように、二段目のフリップフロップ９０の出力ＳｅがＬレベルからＨレベルに切り替わる。

このように、本回路では、二段目のフリップフロップ９０のクロック端子９１に入力される信号Ｓｂ（言い換えれば、一段目のフリップフロップ７０の出力端子１Ｑの出力信号）の立ち上がりがターンオンタイミング（出力信号Ｓｅを構成するパルスの立ち上がりタイミング）ｔ１を定めている。

尚、上記構成により、本発明の「前記記憶回路（ここでは、フリップフロップ７０）の出力に基づいて遅延ＰＷＭ信号を構成するパルスの立ち上がりタイミングを定めている」が実現されている。

そして、二段目のフリップフロップ９０が上記回路動作を行うのと並行して、一段目のフリップフロップ７０では、１組目のフリップフロップ回路の出力端子１Ｑより出力された信号Ｓｂが２組目のフリップフロップ回路のデータ端子２Ｄに入力される。すると、入力されたデータはターンオンタイミングを作ったクロックパルスＣＫｏの、次のクロックパルスの立ち下がりで出力され、これが３組目のフリップフロップ回路のデータ端子３Ｄに入力される。

その後、入力されたデータは、更に次のクロックパルス（ターンオンタイミングを作ったクロックパルスから見て３つ目のパルス）の立ち下がりで出力される。

尚、このような処理が繰りされている間、二段目のフリップフロップ９０のクロック信号となる信号ＳｂはＨレベルの状態を維持し続けるから、二段目のフリップフロップ９０は必然的にＨレベルの出力状態を維持する。

そして、最終的にはターンオンタイミングを作ったクロックパルスＣＫｏから数えて５つのクロックパルスの立ち下がり時点で、５組目のフリップフロップ回路にて入力側から出力側にデータが読み出される結果、出力端子５Ｑの電位がＬレベルからＨレベルに切り替わる。

尚、図３中ではクロック信号ＣＫのパルス幅をやや広めに図示してあり、３つの目のクロックパルスの立ち下がりで、出力信号ＳｃがＬレベルからＨレベルに切り換わっている。

そして、出力信号Ｓｃはインバータ７５で信号レベルが反転された後、二段目のフリップフロップ９０のクリア端子９５に入力されるから、この時点で、二段目のフリップフロップ９０のクリア端子９５の電圧レベルがＨレベルからＬレベルに切り替る。

すると、ダイレクトクリア機能が作動して、二段目のフリップフロップ９０の出力は強制的にクリアされる。これにより、出力ＳｅはＨレベルからＬレベルに切り替わる。

このように本回路では、二段目のフリップフロップ９０のクリア端子９５に入力される信号Ｓｄが、ターンオフタイミング（出力信号Ｓｅを構成するパルスの立ち下がりタイミング）ｔ２を定めている。

そして、本回路ではターンオンしてからターンオフするまでの時間Ｕが第一の制御回路２０のＰＷＭ信号のパルス幅に等しく設定してある。

以上のことから、遅延ＰＷＭ信号生成回路５０より出力される出力信号Ｓｅは、第一の制御回路２０の基準ＰＷＭ信号Ｓｐと同じ周期、同じデューティ比のＰＷＭ信号となる。

しかも、出力されるＰＷＭ信号Ｓｅを構成する各パルスの立ち上がりタイミング（ターンオンタイミング）ｔ１を定める信号Ｓｂは、第一の制御回路２０の基準ＰＷＭ信号Ｓｐを反転させた信号Ｓａを極わずか遅らせた信号である。

従って、ＰＷＭ信号Ｓｅを構成する各パルスは、基準ＰＷＭ信号Ｓｐを構成する各パルスの立ち下がり直後に立ち下がることとなり、ＰＷＭ信号は基準ＰＷＭ信号Ｓｐに対し、信号の位相をパルス幅ｄに相当する時間遅らせた信号（遅延ＰＷＭ信号）となる。

そして、係る遅延ＰＷＭ信号Ｓｅは、図１にて示すように、トランジスタＴｒのベースに引き込まれているから、遅延ＰＷＭ信号Ｓｅのパルスオン期間はベース電位が閾値（例えば０．６Ｖ）を超え、トランジスタＴｒはＯＮ（導通状態）となる。

その結果、図１に示す経路で電流Ｉｃが流れコレクタの電位がほぼアースレベルに下がり、駆動回路４１の入力ポート４１Ａの電位がＬレベル（ローレベル）になる。

これにより、遅延ＰＷＭ信号Ｓｅのパルスオン期間は、駆動回路４１が動作状態となる。よって、遅延ＰＷＭ信号Ｓｅのパルスオン期間は第二スイッチＳＷ２がオン状態となり、分岐路Ｙ２が閉路する。

一方、遅延ＰＷＭ信号Ｓｅのパルスオフ期間はトランジスタＴｒの動作が逆になり、入力ポート４１Ａの電位がＨレベル（ハイレベル）になるため、駆動回路４１は非動作状態となる。その結果、遅延ＰＷＭ信号Ｓｅのパルスオフ期間中は第二スイッチＳＷ２はオフ状態となり、分岐路Ｙ２が開路する。

以上のように、第二スイッチＳＷ２は遅延ＰＷＭ信号Ｓｅに同期して高速開閉する結果、電源ラインＹｏ、分岐路Ｙ２を通じて電流が供給され、ランプＬＰ２を点灯（高速点滅）させる。

このように本実施形態ではＥＣＵ１００のスイッチＳＷを入れるとランプＬＰ１、ランプＬＰ２の双方のランプがＰＷＭ制御の下、共に点灯（高速点滅）する。

次に、本発明の効果を説明する。
本実施形態では、ランプＬＰ２に供給される電流量を制御する遅延ＰＷＭ信号Ｓｅの位相を、ランプＬＰ１に供給される電流量を制御する基準ＰＷＭ信号Ｓｐに対して遅らせてあり、基準ＰＷＭ信号Ｓｐを構成する個々のパルスと、遅延ＰＷＭ信号Ｓｅを構成する個々のパルスとが時間的に重ならない設定としてある。

このような設定としてやれば、ランプＬＰ１に電流を供給する分岐路Ｙ１を開閉する第一スイッチＳＷ１と、ランプＬＰ２に電流を供給する分岐路Ｙ２を開閉する第二スイッチＳＷ２とが同時にＯＮ（オン）しない。

ここで仮に、両スイッチＳＷ１、ＳＷ２を同時にＯＮさせてしまうと、同時ＯＮした期間は、図５の（ａ）に示すように、回路全体の入力電流Ｉｏが一時的に大きくなり、電源Ｂ、電源ラインＹｏにおける電圧降下が大きくなる。従って、ランプＬＰに印加される電圧が低下し、これが、ランプＬＰのチラツキを生じさせる。

この点、本実施形態のものは、両スイッチＳＷ１、ＳＷ２が別べつのタイミングでＯＮするから、入力電流Ｉｏが一時的に大きくなることがなく、ランプのチラツキを生じさせない。

また、図５の（ｂ）に示すように、第一スイッチＳＷ１と第二スイッチＳＷ２の開閉タイミングがばらばらである場合、回路全体の入力電流Ｉｏの波形は凹凸の多い波形となるので、電源ラインＹｏに高周波成分（ノイズ）が発生し易く、回路動作を不安定にする要因となる。

この点、本実施形態のものは、基準ＰＷＭ信号Ｓｐに対して遅延ＰＷＭ信号Ｓｅを、基準ＰＷＭ信号のパルス幅に相当する時間だけ信号の位相を遅らせてあり、基準ＰＷＭ信号Ｓｐを構成する個々のパルスの立ち下がり直後に、出力信号Ｓｅを構成する個々のパルスを立ち上げている。

このような構成であれば、分岐路Ｙ１側の第一スイッチＳＷ１がＯＮからＯＦＦに切り替わるのとほぼ同時に、分岐路Ｙ２側の第二スイッチＳＷ２がＯＦＦからＯＮに切り替わる。よって、分岐路Ｙ１と分岐路Ｙ２とで通電状態の切り替えが、時間を空けず連続して行われる。

その結果、図４に示すように、電源Ｂより回路全体に入力される入力電流Ｉｏの波形がほぼフラットな波形となるから、電源ラインＹｏに高周波成分が発生し難くなる。

尚、入力電流Ｉｏの波形は、図４にもあるように完全なフラット波形にはならず、繋ぎ部分にはＶ字状のノッチが発生する。これは、基準ＰＷＭ信号Ｓｐを構成する個々のパルスの立ち下がりタイミングに対して、遅延ＰＷＭ信号Ｓｅを構成する個々のパルスの立ち上がりタイミングが、極わずか遅れることに起因するが、本実施形態では、係るタイミングのずれは最大でもクロック信号ＣＫの１周期Ｔ（約２ｍｓ）に収まるので、回路動作にほとんど影響を及ぼさない。

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

（１）本実施形態では、ＰＷＭ信号のデューティ比を２５％としたが、５０％未満であればよく、例えば、デューティ比を３０％、或いは４０％等で運転してもよい。

（２）本実施形態では、遅延ＰＷＭ信号生成回路５０に対する入力電圧を、ランプＬＰ１の端子間電圧Ｖ１としたが、発振回路２５の出力そのものの、すなわち基準ＰＷＭ信号Ｓｐを入力させてもよい。

（３）本実施形態では、遅延ＰＷＭ信号生成回路５０を主として２つのフリップフロップＩＣ７０、９０により構成したが、基準ＰＷＭ信号Ｓｐに対してパルス幅に相当する時間、位相を遅らせたＰＷＭ信号Ｓｅを出力可能な回路であれば、他の回路であってもよい。

例えば、１段目のフリップフロップＩＣ７０のクリア端子７８を用いてパルスのターンオフタイミングを定めるもの、すなわち、クリア端子７８を一定間隔でＬレベルに引き込んで強制的にリセットをかけてやれば、１段目のフリップフロップＩＣ７０のみでも、基準ＰＷＭ信号Ｓｐに対してパルス幅に相当する時間、位相を遅らせたＰＷＭ信号Ｓｅを生成できる。

（４）本実施形態では、第一スイッチＳＷ１、第二スイッチＳＷ２をＦＥＴ（電界効果トランジスタ）により構成したが、これらスイッチＳＷ１、ＳＷ２をバイポーラトランジスタにより構成してもよい。

本実施形態に適用のランプ点灯制御回路の回路構成を示す図 遅延ＰＷＭ信号生成回路の回路構成を示す図 各信号の信号波形を示す図 各部に流れる電流の波形を示す図 比較例を示す図

符号の説明

１０…ランプ点灯制御回路
２０…第一の制御回路
２１…駆動回路
２５…発振回路
４０…第二の制御回路
４１…駆動回路
５０…遅延ＰＷＭ信号生成回路
５５…インバータ（本発明の「反転器」に相当）
７０…フリップフロップＩＣ（本発明の「記憶回路」に相当）
９０…フリップフリップＩＣ
ＬＰ１…ランプ（本発明の「第一ランプ」に相当）
ＬＰ２…ランプ（本発明の「第二ランプ」に相当）
Ｙｏ…電源ライン
Ｙ１…分岐路（本発明の「第一分岐路」に相当）
Ｙ２…分岐路（本発明の「第二分岐路」に相当）
Ｓ１…第一スイッチ（本発明の「第一スイッチング素子」に相当）
Ｓ２…第二スイッチ（本発明の「第二スイッチング素子」に相当）
Ｓｐ…基準ＰＷＭ信号
Ｓｅ…出力信号（本発明の「遅延ＰＷＭ信号」に相当）

Claims (2)

1. 電源ラインに分岐接続された第一ランプ、第二ランプの両ランプを点灯制御するランプ点灯制御回路であって、
   第一ランプに電流を供給する第一分岐路を開閉する第一スイッチング素子と、規則的にオン、オフを繰り返すパルス列よりなり前記第一スイッチング素子をオン状態、オフ状態に切り替える基準ＰＷＭ信号を生成する発振回路と、を半導体基板上に形成した第一の制御回路と、
   第二ランプに電流を供給する第二分岐路を開閉する第二スイッチング素子を少なくとも有する第二の制御回路と、
   前記発振回路により生成される基準ＰＷＭ信号、或いは前記第一ランプの端子間電圧値に基づいて前記基準ＰＷＭ信号と周波数及びパルス幅が同じであり、かつ信号の位相が前記基準ＰＷＭ信号に対して前記基準ＰＷＭ信号のパルス幅に相当する時間遅れた遅延ＰＷＭ信号を生成して出力する遅延ＰＷＭ信号生成回路と、を備えてなるとともに、
   前記遅延ＰＷＭ信号生成回路から出力される遅延ＰＷＭ信号により前記第二スイッチング素子をオン状態、オフ状態に切り替える回路構成としたことを特徴とするランプ点灯制御回路。
2. 前記遅延ＰＷＭ信号生成回路は、
   前記発振回路により生成される基準ＰＷＭ信号、或いは前記第一ランプの端子間電圧値を反転させて出力する反転器と、
   前記反転器を通じて入力された信号の立ち上がりを、クロック信号の立ち上がり、或いは立ち下がりで読み込んで、出力する記憶回路と、を少なくとも備え、
   前記記憶回路の出力に基づいて遅延ＰＷＭ信号を構成するパルスの立ち上がりタイミングを定めていることを特徴とする請求項１に記載のランプ点灯制御回路。

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