JP4924760B2 - メモリ性コレステリック液晶表示装置の駆動方法 - Google Patents

Description

本発明は、メモリ性を有する液晶層を備えた液晶表示装置の駆動方法に関する。

現在、ＴＮ、ＳＴＮ、ＴＦＴ液晶表示素子が広く使用されている。これらの液晶表示素子は、所定の駆動を常時行って表示を行う。これに対し、メモリ性の動作モードを有するコレステリックまたはカイラルネマチック液晶（以下、ＣＬ−ＬＣという。）が注目され、それを備えた液晶表示装置（以下、ＣＬ−ＬＣＤという。）の実用化が検討されている。

一対の平行基板間に挟持されたＣＬ−ＬＣは、その液晶ディレクタが一定周期でねじれた「ねじれ構造」を有する。そのねじれの中心軸（以下、ヘリカル軸という。）が基板に対して平均的に垂直方向になる配列が存在する。

複数の液晶ドメインの各ヘリカル軸がほぼ完全に基板面に対して垂直となる完全プレナー状態（以下、ＰＰ状態という。）と、複数の液晶ドメインの各ヘリカル軸の平均的な方向が基板面に対してほぼ垂直となる不完全プレナー状態（以下、ＰＬ状態という。）とがある。そして、入射光のうちの、液晶層のねじれの向きに対応した円偏光を選択反射する。選択反射される波長λは、液晶組成物の平均屈折率ｎ_ＡＶＧと液晶組成物のピッチｐの積にほぼ等しい（λ＝ｎ_ＡＶＧ・ｐ）。

ピッチｐは、カイラル剤等の光学活性物質の添加量ｃと光学活性物質の定数ＨＴＰ（Ｈｅｌｉｃａｌ Ｔｗｉｓｔｉｎｇ Ｐｏｗｅｒ）から、ｐ＝１／（ｃ・ＨＴＰ）によって決まる。したがって、選択反射波長は、光学活性物質の種類と添加量によって調整できる。ＣＬ−ＬＣの選択反射波長を可視域外となるようにピッチを設定すれば、選択反射時に目視では透明になり透過散乱の動作モードを呈する。

ＰＰ状態では入射光に対する正規反射が大きく、特定の視角において極めて高い反射特性を示す。ＰＬ状態においては、正規反射は相対的に小さく、比較的広い視角において高い反射特性を示す。さらに、ＣＬ−ＬＣは複数の液晶ドメインのヘリカル軸が基板面に対してランダム方向または非垂直方向に配列したフォーカルコニック状態（以下、ＦＣ状態という。）をとることもできる。一般的に、ＦＣ状態の液晶層は全体として弱い散乱状態を示す。選択反射時のように特定の波長の光を反射することはない。また、ＦＣ状態、ＰＬ状態およびＰＰ状態は、無電界時でも安定に存在する。

図１８（ａ）はＰＬ状態、図１８（ｂ）はＦＣ状態の模式図である。鼓型で示す液晶ドメインの配列状態を示す。ＰＰ状態での選択反射波長はほぼλ＝ｎ_ＡＶＧ・ｐで与えられる。ＰＬ状態の選択反射波長は、ヘリカル軸の方向に分布があるため、ＰＰ状態の場合に比較して短波長側にずれる傾向がある。

図１８（ｂ）のＦＣ状態のときに、裏面側に吸収層を設けることよって吸収層の色の表示が得られる。したがって、明状態であるＰＬ状態と、暗状態（吸収層が黒の場合）であるＦＣ状態の２状態を利用したメモリ型の表示動作を実現できる。

ＣＬ−ＬＣＤの基本構成については、George H.Heilmeier, Joel E.Goldmacher et al, Appl. Phys. Lett., 13(1968),132やＵＳ３９３６８１５に示されている。また、ＵＳ４０９７１２７は、ＰＬ状態とＦＣ状態が混在した安定的な中間状態が存在し、表示に利用できることを示している。

次に、ＣＬ−ＬＣＤの駆動法について説明をする。ＵＳ３９３６８１５では、駆動電圧の振幅の大きさによって、ＰＬ状態をＦＣ状態に、またＦＣ状態をＰＬ状態にそれぞれ変化させている。後者の場合は、液晶分子が電圧印加方向にほぼ平行になるホメオトロピック状態（以下、ＨＯ状態という。）を経由して起こすので、最も高い電圧が必要とされる。

ＣＬ−ＬＣでは、一連の印加電圧波形の実効値が直接電圧消去後の状態を決定するのではなく、電圧消去後の表示は、直前に印加された電圧パルスの印加時間および振幅値に依存する。

次に、ＣＬ−ＬＣＤにおけるマトリクス表示について説明する。ＦＣ状態に転移させる電圧をＶ_Ｆとし、ＰＬ状態に転移させる下限電圧をＶ_Ｐとし、電圧を印加しても表示状態が変わらない上限電圧をＶ_Ｓとする。

線順次駆動を行う場合、行電極に電圧振幅Ｖ_ｒの電圧パルスを入力し、それに同期して列電極には電圧振幅Ｖ_ｃの電圧パルス（選択パルス）を入力する。各行電極に対して１度ずつ選択パルスを入力して、１表示シーケンスを完了する。表示シーケンスにおいて、オン表示が選択された場合には表示画素に（Ｖ_ｒ＋Ｖ_ｃ）の電圧振幅が１度だけ入力され、オン表示の非選択期間では電圧Ｖ_ｃが印加される。また、オフ表示が選択された場合には表示画素に（Ｖ_ｒ−Ｖ_ｃ）の電圧振幅が１度だけ入力され、オフ表示の非選択期間では電圧Ｖ_ｃが印加される。オン時にはＰＬ状態が選択され、オフ時にはＦＣ状態が選択されるとすると、それぞれの条件は以下の通りである。

Ｖ_ｒ＋Ｖ_ｃ＞Ｖ_Ｐ、Ｖ_ｒ−Ｖ_ｃ＝Ｖ_Ｆ

さらに、書き込まれた状態が変化しないように、Ｖ_ｃ＜Ｖ_Ｓでなければならない。以上のように印加電圧の制御を行えばマトリクス表示が可能になる。

ＣＬ−ＬＣＤでは走査電極数が増加しても、表示データが書き込まれた状態での表示品位は悪化しない。また、電極数が増加しても駆動電圧は増大しない。しかし、走査電極数が増加するに従って、表示データを書き込む際の表示の見映えが悪くなる。すなわち、表示状態を書き込んでいくときに各走査電極に一定の印加時間で選択パルスを入力する。このとき、走査電極数が増加すると表示画面上を走査線が流れような様子が視認されるようになる。したがって、走査電極数の増加に伴って選択パルスの印加時間を短くして表示シーケンスを短くする必要がある。

選択パルスの印加時間を短くした場合、オフ表示（ＦＣ状態）からオン表示（ＰＬ状態）への書き込みは印加電圧振幅を調整することで良好な表示特性を維持できる。これに対して、オン表示（ＰＬ状態）からオフ表示（ＦＣ状態）に書きこむ場合が問題となる。このとき、ＦＣ状態において十分な微散乱状態が得られず、選択反射を示す液晶配列が一部残留することがある。そして、書きこまれたオフ表示（ＦＣ状態）が十分暗くならない。上述したように、ＣＬ−ＬＣＤの裏面側に黒の吸収層が設けられた場合である。

すなわち、表示のコントラスト比が低下する。また、前表示がオン表示（ＰＬ状態）であり、次にオフ表示（ＦＣ状態）に書き込まれた領域と、前表示がオフ表示であり、複数回連続してオフ表示が書きこまれた領域とには、明暗差が生じ表示むらとなることもあった。

その原因は、選択パルスの印加時間にある。印加時間を短くすると、１度のオフ表示の書き込みでは、完全な微散乱状態のＦＣ状態に転移させることができないのである。さらに、書き込まれたオフ表示の光学特性、すなわち、ＦＣ状態の微散乱の程度または選択反射を呈する液晶配列が残留している程度が、それ以前の状態に依存して変化することにある。

その結果、以前に書き込んだ画像が残像として見えることがある。したがって、良好な表示品位を維持しつつ、選択パルスの印加時間を短くすること、すなわち走査電極数を増加させることは困難であった。

以上、説明したように、ＣＬ−ＬＣＤにおいては、走査電極数を増加して表示容量を大きくしようとするとコントラスト比が低下したり、表示むらが生じてしまうという課題があった。

言い換えると、表示を高精細化した場合に、表示品位を維持するには書込時間を長時間化する必要がある。しかし、書き込み時間を長くすると、表示画面上を走査線が流れていくのが肉眼で見えるようになってしまう。また、ＵＳ３９３６８１５の駆動法以外に次のような駆動法が知られている。

ＳＩＤ９２，ダイジェスト，７５９〜７６１頁（１９９２）には、ＣＬ−ＬＣにパルス状の電圧を印加し、電圧印加前の液晶の配向状態をＰＬ状態またはＦＣ状態にリセットすることが示され、そのＦｉｇ．６に駆動波形が示されている。また、ＵＳ５９３３２０３では、ＨＯ状態にする大きい振幅の電圧パルスに引き続いて、それより振幅が小さい電圧パルスを連続して印加する手法が示されている。

また、ＥＰ０９５７３９４Ａ１特許公開公報にも、ＣＬ−ＬＣＤのリセット法が示されている。液晶層をＨＯ状態にせしめる電圧パルスの後に、ＰＬ状態にせしめる電圧パルスを印加した後、ＦＣ状態にせしめる電圧パルスをさらに印加する。この場合、転移速度が遅い、ＨＯ状態からＰＬ状態への相転移を経るため、リセットに要する時間が全体として長くなる。また、ＰＬ状態で全画素が一時反射表示状態となるためリセット時にちらつきが発生する。

表示の書き換えの際、前表示を消去した後のＣＬ−ＬＣの状態としては、選択反射を示すＰＬ状態と反射を示さないＦＣ状態のいずれを選んでもよい。しかし、消去時のＨＯ状態は反射を示さないことにより、消去後同様に反射を示さないＦＣ状態にした方が、特に背景を非反射とするネガ表示の場合、自然な見栄えになる。

また、「残像」とは選択パルスの印加時間を短くすることによって生じる問題の一つである。これは、書き込まれたオフ状態の光学特性が後に残るために起こるのである。すなわち、ＦＣ状態における液晶の配向状態が、相転移する以前の配向状態に影響され、選択反射時の液晶配列がわずかに残留するからである。このように、従来技術の場合には、１回の短い電圧パルスの印加のみで、選択反射の残留が全くなく、裏面に吸収層を設けた場合に最も低い反射率を呈するＦＣ状態を得ることは非常に難しい。

本発明は、低温時でも良好な表示品位を呈するメモリ性コレステリック液晶表示装置の駆動方法を提供することを目的とする。

本発明の発明者らは、ＣＬ−ＬＣＤをＨＯ状態にする高電圧のパルスを印加した直後の液晶分子の再配列の様態を詳細に検討した。まず、印加電圧と電圧消去後の光学特性の関係について説明をする。使用するＣＬ−ＬＣＤの誘電率異方性は正で、電圧パルスによって相状態を転移させ、表示を行なうものとする。

最初に、ＣＬ−ＬＣＤを選択反射を呈するＰＬ状態にする。そして、印加する電圧パルスの印加時間を固定し、電圧振幅を増加させる。電圧振幅が小さいうちは、電圧遮断後、初期のＰＬ状態が変化せず、かつ反射率も変化しない。電圧振幅をさらに増加させると、電圧遮断後、ＣＬ−ＬＣＤはＦＣ状態になり、微散乱状態を示す。裏側に設けた吸収層による色表示（吸収層が黒の場合には黒表示）が得られる。

さらに電圧振幅を増加させると、電圧遮断後の状態として、初期状態と同様のＰＬ状態が得られる。また、初期状態として、微散乱状態を呈しているＦＣ状態のＣＬ−ＬＣＤに電圧パルスを印加し、その表示状態の変化を確認する。条件を変更し、繰り返し実験を行った。

初期状態がＦＣ状態の場合に、電圧パルスの印加時間を固定し、電圧振幅を増加させる。電圧振幅が小さいうちは、電圧遮断後、初期のＦＣ状態は変化せず反射率もほとんど変化しない。電圧振幅をさらに増加させると、電圧遮断後の状態として、微散乱と選択反射とが混合した弱い選択反射状態が得られる。さらに電圧を増加させると、電圧遮断後の状態として、選択反射を呈するＰＬ状態が得られるようになる。

すなわち、ＰＬ状態のＣＬ−ＬＣＤに対して所定の電圧振幅以上の電圧パルスを印加し、電圧を遮断する。そうすると、ＰＬ状態はＦＣ状態に変化する。ＦＣ状態の場合に、さらに電圧振幅の大きな電圧パルスを印加すると、電圧遮断後の状態はＰＬ状態となる。高電圧が印加されてＰＬ状態となる場合には、初期状態がＰＬ状態、ＦＣ状態のいずれの場合にも、電圧印加時に液晶分子の長軸方向が電圧印加方向に揃うＨＯ状態を経由する。

ＨＯ状態にあるＣＬ−ＬＣＤが電圧遮断後ＰＬ状態に再配列する間には、幾つかの液晶配列を経由する。そのため、液晶の粘性によっては数１００ｍｓから数秒の時間が必要になることがある。

図１は電圧パルスを印加してＨＯ状態にした後の、ＣＬ−ＬＣＤの相対誘電率の変化を示す。誘電率の変化は、液晶分子の平均的な配向方向の変化を示していると考えられる。電圧遮断後約０．５ｍｓで誘電率は最小値を示し、１．５ｍｓ程度でほぼ安定した値となる。すなわち、電圧遮断後０．５ｍｓ前後で、液晶分子の平均的な配向方向が基板面に最も平行になることがわかる。

図２は、このＣＬ−ＬＣＤの電圧遮断後の反射スペクトルの変化を示す。図中の「０．４〜１００ｍｓ」の時間は、電圧遮断後の経過時間を示す。電圧遮断後１ｍｓ程度までは選択反射は見られず、その後徐々に反射強度が大きくなり、ＨＯ状態からＰＬ状態への完全な再配列には数１００ｍｓ以上の時間が必要であることがわかる。

誘電率変化の様態および反射特性から、ＨＯ状態にする高電圧の電圧パルスの印加直後に、ＣＬ−ＬＣが特別の分子配列をもつことがわかった。すなわち、誘電率が最も小さく液晶分子が基板にほぼ平行で、かつ、所定のピッチのヘリカル構造を持たない過渡的な状態であるホモジニアス液晶配列（以下、ＨＧ状態という。）が存在する。また、電圧遮断後からＨＧ状態が発現するまでの時間をτ_Ｈとする。

また、ＣＬ−ＬＣはＨＧ状態を経た後、徐々に所定のピッチのヘリカル構造を形成していく。この間の液晶配列をＨＧ状態とＰＬ状態の中間的状態と呼ぶ。できるだけ短時間で良好なＦＣ状態を得るために、ＨＯ状態にするための第１の電圧パルス（高い電圧パルス）を印加した後に、第２の電圧パルスを印加し、その後、ＦＣ状態にするための第３のパルスを印加する。

第２の電圧パルスの振幅を０Ｖとし、できるだけ短時間でリセットを達成するために第３の電圧パルスの印加時間を３．３ｍｓｅｃとした。この場合のリセット後の反射率と第３の電圧パルスの振幅との関係を図３に示す。

図３中の数値（●：０ｓｅｃ，▲：０．３ｍｓｅｃ，■：１ｍｓｅｃ，×：３．３ｍｓｅｃ）は、第２の電圧パルスの幅を示す。第２の電圧パルスの幅が０ｓｅｃの場合は従来技術に相当し、第２の電圧パルスを印加せずに、第１の電圧パルスの直後に引き続き第３の電圧パルスを印加する。

図３から明らかなように、第２の電圧パルスの幅がτ_Ｈ以下の場合には、得られるＦＣ状態における反射率が高い。また、第３のパルスの最適電圧のマージンが小さい。特に、第２の電圧パルスを用いないと、短い第３の電圧パルスではＦＣ状態を形成できない。ここでいうＦＣ状態とは、ＦＣ状態とＰＬ状態との混在状態を含むものである。ＦＣ状態とＰＬ状態の混在する割合に応じて、光学状態がＦＣ状態とＰＬ状態の間で連続的に変化しうる。混在状態を準ＦＣ状態ともいう。図３１（Ａ）に、本発明における基本的な相変化の様子を模式的に示す。ＨＯ状態から、ＨＧ状態、そして準ＦＣ状態に転移する場合である。図３１（Ｂ）は従来技術であり、ＨＯ状態、ＰＬ状態そしてＦＣ状態に転移する様子を模式的に示す。

短期間で、ＦＣ状態の形成を可能にするために、ＨＯ状態からＨＧ状態またはＨＧ状態とＰＬ状態との混在状態にするための第２の電圧パルスの幅はできるだけ小さいことが好ましい。具体的には、第２の電圧パルスの幅をτ_２としたときに、下記式１を満たすことが好ましい。

０．８・τ_Ｈ≦τ_２≦８・τ_Ｈ ・・・（１）

さらに、下記式２を満たすことがより好ましい。

τ_Ｈ≦τ_２≦５・τ_Ｈ ・・・（２）

また、さらにτ_２を小さくするために、ＰＬ状態での所定の選択反射を示さないＨＧ状態から第３の電圧パルスを印加することもできる。

以上のことから、第２の電圧パルスの印加時間を徐々に小さくすると、τ_Ｈ付近まではＦＣ状態が形成される。しかし、τ_Ｈよりも小さくすると、電圧マージンも小さくなり、かつＦＣ状態が充分に形成されない。τ_Ｈは、図１の誘電率の測定手法によって求められるものである。図２より、τ_Ｈ付近からそれ以上のわずかな領域では選択反射を示さない。

つまり、τ_Ｈ付近からそれ以上のわずかな領域では選択反射がなく、または選択反射の程度が低く、第２の電圧パルスの幅τ_２をそのような領域に設定しても、表示データが書き換わるたびに視認者に違和感を与えるようなことはないと考えられる。本発明では、図２に示す特性曲線のうち、ＰＬ状態における反射率の最大値のおよそ３０％以内の場合を、リセット動作に使用できる領域とする。その範囲で、印加する電圧パルスを調整することで、所望の相状態への転移を制御するようにする。

従来技術の駆動法で表示を行なうと、一種のフラッシュ現象が起こる可能性がある。つまり、最初にＨＯ状態で暗状態（裏面の黒色が視認される状態）となり、その後、第２の電圧パルスによるＰＬ状態で明状態となり、さらに第３の電圧パルスによって再び暗状態となる。すると、表示データが書き換わるたびに、表示装置が、暗状態から明状態に変化し、さらに明状態から暗状態に変化することから、視認者に違和感を感じさせる。

本発明においては、高速の表示データ書き換えのために初期化過程をできるだけ短時間で行うことができるという利点の他に、上記のような表示データが書き換わるたびに視認者に違和感を与えるようなことがないという利点もある。

以上の考察にもとづいて、本発明の実施の形態の基本構成は、表示データに対応した電圧条件にもとづいて各画素に電圧を印加する前に、ＣＬ−ＬＣの配向が電圧印加方向にほぼ平行になるように電圧を印加する第１の段階と、ＣＬ−ＬＣをＨＧ状態またはＨＧ状態とＰＬ状態の混在状態に移行させるための電圧を印加する第２の段階と、ＣＬ−ＬＣをＨＧ状態またはＨＧ状態とＰＬ状態の混在状態から、ＦＣ状態に移行させるための電圧を印加する第３の段階とを備える。

また、第２の段階で、ＣＬ−ＬＣをＰＬ状態での所定の選択反射を示さないＨＧ状態とし、その状態から第３の電圧パルスを印加するようにしてもよい。また、第２の段階で印加される好ましい電圧値は０Ｖである。

ＣＬ−ＬＣＤの駆動方法は、第１の段階の印加電圧波形がＶ_１の電圧振幅を持ったパルス電圧によって構成され、第３の段階の印加電圧波形がＶ_３の電圧振幅を持ったパルス電圧によって構成され、それぞれの段階の印加時間をτ_１，τ_３とすると、Ｖ_１はＶ_３より大きく、かつ、τ_３がτ_１より小さくなるように設定することが好ましい。

また、第１の段階から第３の段階の後に各表示画素の表示データにもとづく電圧波形を印加するために線順次動作を行う際に、オン表示にはＰＬ状態が書き込まれ、オフ表示にはＦＣ状態が書き込まれるように印加電圧条件を定める場合、中間調表示にパルス幅変調方式を用いてもよい。

本発明の第１の態様は、メモリ性コレステリック液晶が備えられた液晶表示装置を駆動する駆動方法において、駆動方法は、各画素に所定の電圧を印加することによって表示状態を初期化し、表示データに対応した電圧条件にもとづいて各画素に電圧を印加する方法であり、所定温度に対してコレステリック液晶の温度が低い場合には、所定温度に対応した電圧印加時間よりも電圧印加時間を長くし、所定温度に対してコレステリック液晶の温度が高い場合には、所定温度に対応した電圧印加時間よりも電圧印加時間を短くする方法であって、初期化の期間をＴ _１ とすると、当該期間Ｔ _１ が、コレステリック液晶の配向が電圧印加方向にほぼ平行になるように電圧を印加する第１の段階と、コレステリック液晶をホモジニアスまたはホモジニアスとプレナーの混在状態に移行させるための電圧を印加する第２の段階と、コレステリック液晶をホモジニアスまたはホモジニアスとプレナーの混在状態からフォーカルコニックまたはフォーカルコニックとプレナーの混在状態に移行させるための電圧を印加する第３の段階とを含み、第１の段階、第２の段階、第３の段階の期間をそれぞれＴ _１０ 、Ｔ _１１ 、Ｔ _１２ としたときに、所定温度に対してコレステリック液晶の温度が低い場合には、Ｔ _１０ 、Ｔ _１１ 、Ｔ _１２ の長さを、所定温度に対して定められているＴ _１０ 、Ｔ _１１ 、 _Ｔ１２ の長さよりも長くすることを特徴とする駆動方法を提供する。

また、第２の態様は、単純マトリクス方式の駆動が行われ、メモリ性コレステリック液晶が備えられた液晶表示装置を駆動する駆動方法において、駆動方法は、各画素に所定の電圧を印加することによって表示状態を初期化し、表示データに対応した電圧条件にもとづいて各画素に電圧を印加する方法であり、所定温度に対してコレステリック液晶の温度が低い場合には、所定温度に対応した電圧印加時間よりも電圧印加時間を長くし、所定温度に対してコレステリック液晶の温度が高い場合には、所定温度に対応した電圧印加時間よりも電圧印加時間を短くし、初期化の期間をＴ_１、表示データに対応した電圧条件にもとづいて各画素に電圧を印加する期間をＴ_２とすると、所定温度に対してコレステリック液晶の温度が低い場合には、Ｔ_１、Ｔ_２の長さを、所定温度に対して定められているＴ_１、Ｔ_２の長さよりも長くする方法であって、初期化の期間Ｔ _１ が、コレステリック液晶の配向が電圧印加方向にほぼ平行になるように電圧を印加する第１の段階と、コレステリック液晶をホモジニアスまたはホモジニアスとプレナーの混在状態に移行させるための電圧を印加する第２の段階と、コレステリック液晶をホモジニアスまたはホモジニアスとプレナーの混在状態からフォーカルコニックまたはフォーカルコニックとプレナーの混在状態に移行させるための電圧を印加する第３の段階とを含み、第１の段階、第２の段階、第３の段階の期間をそれぞれＴ _１０ 、Ｔ _１１ 、Ｔ _１２ としたときに、所定温度に対してコレステリック液晶の温度が低い場合には、Ｔ _１０ 、Ｔ _１１ 、Ｔ _１２ の長さを、所定温度に対して定められているＴ _１０ 、Ｔ _１１ 、 _Ｔ１２ の長さよりも長くすることを特徴とする駆動方法を提供する。

また、第３の態様は、所定温度におけるＴ_１０、Ｔ_１１、Ｔ_１２、Ｔ_２をＴ_１０ｒ、Ｔ_１１ｒ、Ｔ_１２ｒ、Ｔ_２ｒとすると、所定温度に対してＣＬ−ＬＣの温度が低い場合には、Ｔ_１０、Ｔ_１１、Ｔ_１２、Ｔ_２を、それぞれ、ｎ_１×Ｔ_１０ｒ、ｎ_２×Ｔ_１１ｒ、ｎ_１×Ｔ_１２ｒ、ｍ×Ｔ_２ｒとし、ｎ_２≧ｎ_１で、ｎ_２≧ｍである第１の態様または第２の態様の駆動方法を提供する。

また、第４の態様は、所定温度を２５℃とし、Ｋ_Ｂを５〜５０の液晶材料に依存した定数であるとすると、任意の温度ｔ_ｐにおけるＴ_１０、Ｔ_１１、Ｔ_１２、Ｔ_２に関する倍率ｎ（ｔ_ｐ）が下記式４の関係（＾は指数を示す）を満たす第３の態様の駆動方法を提供する。

ｎ（ｔ_ｐ）＝ｎ（２５）×２＾（（２５−ｔ_ｐ）／Ｋ_Ｂ） ・・・（４）

本発明では、表示データの書き込みを行う前にコレステリック液晶を確実にＦＣ状態または準ＦＣ状態に揃えることができ、高速書き込みを行っても残像を生じさせたり、表示のコントラスト比が低下することを防止でき、表示を高精細化した場合にも表示品位を高くすることができる効果がある。さらに、コレステリック液晶の状態をＦＣ状態に揃えるための時間が短縮されるので、一連の画像を更新するシーケンスに要する時間をより短縮することができる。

また、低温の使用環境であっても、良好な表示品位を維持でき、かつ表示を切り替える際の電圧処理時間が従来技術に比べて短縮される。

ＨＯ状態にあるＣＬ−ＬＣＤの電圧パルス印加および遮断後の相対誘電率の変化を示すグラフ。 ＣＬ−ＬＣＤの電圧遮断後の反射スペクトルを示すグラフ。 第３の電圧パルスの印加時間を３．３ｍｓとした場合のリセット後の反射率と第３の電圧パルスの電圧振幅との関係を示すグラフ。 ＣＬ−ＬＣＤの断面の模式図。 電圧パルス（１３．３ｍｓ）を印加し消去して表示状態の変化を示す状態図。 電圧パルスの幅を短くした場合（６．６ｍｓ）の状態図。 電圧パルスの幅を短くした場合（３．３ｍｓ）の状態図。 液晶パネルを駆動する駆動装置の構成例を示すブロック図。 模式的に示した駆動波形図。 ＩＡＰＴ駆動ドライバの機能を説明するための説明図。 制御信号と印加電圧との関係を示す説明図。 駆動装置（実施の形態１−Ａ）の構成を示すブロック図。 実施の形態１−Ａにおける信号変換回路の構成例を示すブロック図。 信号変換回路の動作を示すタイミング図。 駆動装置（実施の形態２−Ａ）の構成を示すブロック図。 実施の形態２−Ａにおける信号変換回路の構成例を示すブロック図。 実施の形態２−Ａにおける信号変換回路の動作を示すタイミング図。 ＣＬ−ＬＣの配向状態を示す説明図。 パルス幅変調（ＰＷＭ）を用いてＦＣ状態を書き込むまでの所要回数を示す説明図。 ＰＷＭ法のコントローラの構成例を示すブロック図。 ＰＷＭ法のコントローラの動作を示すタイミング図。 ＰＷＭ法のコントローラの動作を示すタイミング図。 温度補償型の駆動装置の構成例を示すブロック図。 温度補償回路の構成例を示すタイミング図。 温度補償回路の構成例を示すタイミング図。 表示シーケンス制御回路の動作を示すタイミング図。 ＰＬ状態でのリセットを行なう場合の駆動波形を示す波形図。 ＰＬ状態でのリセットを行なう駆動回路を示すブロック図。 ＰＬ状態でのリセットを行なう際のタイミング図。 本発明の液晶表示装置の一例における表示状態を示す説明図。 ＣＬ−ＬＣの相状態の転移を示す模式図。

図４に本発明のＣＬ−ＬＣＤの模式的断面図を示す。ガラス基板１Ａ、１Ｂ、電極２Ａ、２Ｂ、高分子薄膜３Ａ、３Ｂ、液晶組成物４、および裏面側に黒色の光吸収体５が配置され、ＦＣ状態とＰＬ状態を安定に表示するＣＬ−ＬＣＤである。

高分子薄膜３Ａ、３Ｂの代わりにシリカなどの無機薄膜を形成してもよい。しかし、ＣＬ−ＬＣに接する薄膜の表面をラビング処理すると、薄膜の種類によってはＣＬ−ＬＣのＦＣ状態の安定性が失われてしまうことがある。よって、ラビング無しの薄膜を設けるか、または、電極と液晶組成物が直接接するように設ける。

電極間間隙はスペーサー等で保持し、２〜１５μｍが好ましい。さらには、３〜６μｍが好ましい。電極間隙が小さすぎると表示のコントラスト比が低下し、大きすぎると駆動電圧が上昇するからである。

表示の態様は、セグメント表示などの非フルドットマトリックス表示でも、ドットマトリックス表示でもよい。基板は、ガラス基板でも樹脂基板でもよく、また、ガラス基板と樹脂基板の組み合わせでもよい。反射表示素子として用いる場合には、どちらか一方の基板の内面または外面に光吸収体を設置するか、または、基板として光吸収機能を有するものを用いてもよい。

電極面内に微量のスペーサーを散布し、対向させた基板の四辺を注入孔を除いてエポキシ樹脂等のシール材で封止し、真空注入によって液晶組成物をセルに満たす。

そして、ＣＬ−ＬＣＤについて、印加電圧と電圧消去後の光学特性を調べるために、液晶パネルに電圧パルスを印加し、次いで消去して、表示状態を確認する実験を繰り返した。電圧処理を行う前の状態として、ＰＬ状態とＦＣ状態のそれぞれを用いた。図５、図６および図７は、実験結果の概略を示す説明図である。図５には、１３．２ｍｓの電圧パルスを印加し、電圧消去してから１０秒後の反射率を測定した場合の電圧振幅と反射率との関係の一例を示した。図５において、菱形（◆）は初期状態がＰＬ状態であった場合を示し、四角形（■）は初期状態がＦＣ状態であった場合を示す。図６および図７には、電圧パルスの幅をより短くした場合の実験結果を示す。

実験結果から、反射率が高い安定状態であるＰＬ状態にするには、その前の状態によらず、３５Ｖ以上の振幅をもつ電圧を印加することよって実現できることがわかる。言い換えると、電圧印加時に充分に垂直配向するようなパルス電圧処理を行えば、電圧を消去することによってＰＬ状態に変化させ得ることを意味している。また、反射率が低い安定状態であるＦＣ状態は、２３Ｖの振幅をもつ電圧を印加する処理によって形成できる。

つまり、実験に用いたＣＬ−ＬＣでは、初期状態がいずれの状態であっても、ＣＬ−ＬＣＤに３５Ｖ以上の振幅をもつ電圧を１３．２ｍｓ印加すれば、ＣＬ−ＬＣＤをＰＬ状態にすることができる。また、反射率が低い安定状態であるＦＣ状態は、２３Ｖの振幅をもつ電圧を印加する処理によって形成できる。これは、従来技術では困難であった短時間でのリセットを可能にさせるものである。

なお、図５〜図７に示すような実験結果から求められる条件にしたがって、ＨＯ状態に対応する電圧処理を施し、連続してＦＣ状態に対応する電圧処理を実施した場合に、最初の電圧処理時には垂直配向状態を取るが、次の電圧処理を施した後は、必ずしも所定のＦＣ状態にならないことがある。

そこで、この実施の形態では、第１の段階である比較的高い電圧を印加する処理を施した後、電圧を印加しない状態すなわち電位差０Ｖの状態である第２の段階を設ける。その後、ＦＣ状態に対応する電圧処理（第３の段階）を実施して、個々の表示データに応じた書き込みを行う。電圧を印加しない状態すなわち電位差０Ｖの状態の期間（第２段階の期間）は、ＨＯ状態からＨＧ状態またはＨＧ状態とＰＬ状態の混在状態になるまでの時間である。ここで、電位差０Ｖとは、実効的にゼロとして作用し得る、電圧値の小さい電圧パルスであってもよい。

以上のような電圧処理において、最初の電圧処理によって、それ以前に書き込まれた状態が完全に消去される。すなわち、ＣＬ−ＬＣＤは、コレステリック液晶の配向が電圧印加方向にほぼ平行（完全な平行も含む概念）になる垂直配向状態になる。そして、最初の電圧処理における電位差０Ｖの期間でＣＬ−ＬＣＤの配向状態は、ＨＧ状態またはＨＧ状態とＰＬ状態の混在状態に変化する。また、次の電圧処理によって、ＦＣ状態またはＦＣ状態とＰＬ状態の混在状態に書き込まれる。

また、ＦＣ状態への書き込みに対応する次の電圧処理（第３の段階）において印加時間を短くしていくと、ＦＣ状態とＰＬ状態の混在状態が得られる。その後、個々の表示データの書き込みによって、オン時には、混在状態からＰＬ状態における表示が得られ、オフ時には、混在状態から完全なＦＣ状態が得られる。したがって、その場合にも、高速で高コントラスト比の表示を実現できる。

すなわち、第３の段階において、ＣＬ−ＬＣＤの状態を充分にＦＣ状態、すなわち選択反射の残留がほとんどない配向状態にせしめる、電圧振幅を印加しなくてもよい。つまり、ＣＬ−ＬＣＤをＰＬ状態とＦＣ状態の混在状態にするような振幅の電圧を印加してもよい。言い換えれば、選択反射の残留がほとんどないＦＣ状態にする場合に比べて、より低い電圧を印加したり、電圧印加期間を短くすることができる。

以上、説明した第１〜第３の段階に続く線順次駆動期間において、選択時にオフ表示するとき、すなわち、ＦＣ状態にするときの印加電圧が与えられた後、選択反射の残留がほとんどないＦＣ状態とすることができれば、コントラスト比のよい表示を得ることができる。

（実施の形態１）以下、本発明の実施の形態１について図８を参照して説明する。この駆動回路において、コントローラ１１から制御信号としてフレーム信号（ＦＲ）、行切替を行うラッチパルス信号（ＬＰ）、交流化信号または出力反転信号（Ｍ）および、非表示信号である／ＤＯＦＦ信号（／ＤＯＦＦ）が行ドライバ１２に入力される。列ドライバ１３には、コントローラ１１から制御信号としてＬＰ信号、クロックパルス信号（ＣＰ）、Ｍ信号および／ＤＯＦＦ信号と表示データとが入力される。

行ドライバ１２は、ＦＲ信号がハイレベルになると先頭行を選択する。ＬＰ信号は選択行を１行ずつシフトすることを示す信号に相当する。Ｍ信号は、交流化のための信号である。ＣＰ信号は、コントローラ１１から表示データを列ドライバ１３に転送するためのクロックとして用いられる。／ＤＯＦＦ信号がローレベルになると、行ドライバ１２および列ドライバ１３は、ＣＬ−ＬＣＤ１００に印加する電圧レベルをそれぞれ所定のレベル（消去時のレベルＶ_０）にする。／ＤＯＦＦ信号がハイレベルになっているときは通常書き込みの状態である。

（例１−１）ストライプ状の透明電極を有するガラス基板の液晶層と接する面にスピナーコーティングによってポリイミド薄膜を形成した。その後、上下基板面に直径４μｍの樹脂性のスペーサーを散布した。注入孔を除く四辺に、幅約０．４ｍｍで印刷したエポキシ樹脂を介してストライプ状電極が交差するように、ガラス基板を重ね合わせて、空セルを形成した。

Ｔ_ｃ＝８７℃、Δｎ＝０．２３１、Δε＝１６．５、粘度η＝３２ｍＰａ・ｓ、比抵抗２×１０^１１Ω・ｃｍのネマチック液晶８４．７部、化学式１に示すカイラル剤５．１部、化学式２に示すカイラル剤５．１部、化学式３に示すカイラル剤５．１部、とを溶解混合し、ヘリカルピッチ約０．３４μｍのカイラルネマチック液晶（以下、液晶Ａという。）を調整した。

空セルに液晶Ａを真空注入法で注入し、注入孔を紫外線硬化材で封止して液晶パネルを作製した。電極数は、行電極２４０ライン、列電極３２０ラインであり、解像度は約１００ｄｐｉである。この液晶パネルの片方の基板を艶消し用の黒色塗料をスプレーすることで均一に塗装した。

次に、この液晶パネルの行と列各１本ずつの電極を選び、その交点に４０Ｖの電圧を２０ｍｓｅｃ間印加したところ、印加後に黒塗装していない基板側から見ると交点部分は緑色の反射色を呈した。次に、２０Ｖの電圧を２０ｍｓ印加したところ、印加後に黒塗装していない基板側から見ると交点部分がほぼ黒色を呈した。

液晶パネル１０の全画面を初期化するために、表示シーケンスの開始時に、パネル全体に４０Ｖの電圧を１３．２ｍｓ間印加した。それに続いて、液晶パネル１０に印加される電圧が０になる無印加時間を１ｍｓ設けた。その後、ＦＣ状態にするための電圧条件として２３Ｖの電圧を３．３ｍｓ間全画素に印加した。そして、線順次駆動を実施した。

具体的な駆動手順について図９（Ａ）のタイミング図を用いて説明する。例えば、行ドライバ１２が全行電極にＶ_ｒを印加し、列ドライバ１３が全列電極にＶ_ｃを印加する状態にする。たとえば、Ｖ_ｒは３５Ｖ、Ｖ_ｃは−５Ｖである。すると、液晶パネル１０の全画素に４０Ｖの電圧が印加される。図９（Ａ）において、４０Ｖの電圧が印加される期間がリセット部として示されている。また、リセット部は第１の期間に相当する。

その後、印加電圧が０Ｖになる無印加状態を１ｍｓ続けた後、２３Ｖの電圧が３．３ｍｓｅｃ間全画素に印加されるようにする。具体的には、行ドライバ１２および列ドライバ１３によってＶ_ｒ−Ｖ_ｃの電圧を印加する。図９（Ａ）において、それらの期間が無印加部およびフォーカルコニック部として示されている。無印加部は第２の期間に相当し、フォーカルコニック部は第３の期間に相当する。

続いて、表示データの書き込みすなわち線順次駆動が始まる。線順次駆動では、選択行が順番に入れ替わり、それに同期して列電極に表示データに応じた列電圧が出力される。駆動電圧波形は適当な周期で極性反転され交流化される。線順次駆動期間において、選択時にはオン表示（ＰＬ状態）ではＶ_ｒ＋Ｖ_ｃの電圧が印加され、オフ表示（ＦＣ状態）ではＶ_ｒ−Ｖ_ｃの電圧振幅が印加される。

この例では、Ｖ_ｒを３５Ｖ、Ｖ_ｃを５Ｖとした。また１回あたり行電極が選択される期間を３．３ｍｓとした。図９（Ａ）において、線順次駆動期間はアドレッシング部として示されている。フォーカルコニック部とアドレッシング部との間には無印加部を設けても設けなくてもよく、図９（Ａ）には、無印加部を設けた場合が例示されている。

表示データを書き込む前の一連の電圧処理によって、ＣＬ−ＬＣＤ１００が若干の残留反射が残るＦＣ状態になったことが確かめられた。また、引き続き線順次駆動によって表示書き込みを行うことによって、以上の条件でテストパターンを表示したところ、残像もなく、高コントラスト比の表示が得られた。

（例１−２）例１−１の駆動条件のうち、ＣＬ−ＬＣＤ１００の全体に４０Ｖの電圧を１３．２ｍｓ間印加し、それに続いて、印加電圧が０Ｖである無印加時間を１ｍｓ設けた。次の電圧処理期間すなわちフォーカルコニック部において印加電圧を２４Ｖとして２．０ｍｓ間印加し、線順次駆動を開始しテストパターンを表示するようにした。

すると、線順次駆動が開始される前の配向状態が、ＦＣ状態とＰＬ状態の混在状態であるにも関わらず、線順次駆動による表示状態は、残像もなく、例１−１よりやや劣るがコントラストの高い表示状態であった。また、表示シーケンスに要する時間を例１−１に比べて短縮できた。

以上のように、以前に書込まれた表示状態を完全に消去するには全画素を一旦垂直配向にする必要がある。そのために、例えば４０Ｖの電圧をＣＬ−ＬＣＤ１００の全画素に所定期間（図９（Ａ）におけるリセット部）印加する。ただし、実用上は、印加電圧を低減するために印加時間をより長く設定することもあり得る。

本例の結果から、第３の段階であるフォーカルコニック部を短縮しても、コントラスト比が比較的高い表示状態が得られることがわかる。フォーカルコニック部を短縮すると、線順次駆動が開始される前の配向状態がＰＬ状態の選択反射が残留する不充分なＦＣ状態、すなわち、ＦＣ状態とＰＬ状態の混在状態になっている。しかし、線順次駆動時にオフ表示としてＦＣ状態が書き込まれるので、比較的高いコントラスト比が得られる。

したがって、ＨＯ状態にするための電圧条件をＶ_１（リセット部の電圧値）およびτ_１（リセット部の期間）、ＦＣ状態に書き込むための電圧条件をＶ_３（フォーカルコニック部の電圧値）およびτ_３（フォーカルコニック部の期間）とすると、Ｖ_１＞Ｖ_３かつτ_１＞τ_３であってもよい。

（比較例１−１）例１−１の駆動条件において、無印加部の時間を０〜０．３ｍｓの間で変化させたところ、線順次駆動の駆動条件をどのように変えても、例１−１と同様のコントラスト比の表示を得ることができなかった。

（比較例１−２）τ_２がτ_Ｈの４０倍である２０ｍｓの場合、リセット時にちらつきが発生した。また、初期化（リセット）の所要時間が相対的に長くなる。この程度の所要時間は１表示シーケンスの構成に大きな影響を与えることになる。

（例１−３）例１−１の駆動条件において、線順次駆動による表示データの書き込み時に、選択期間に対して列電極の印加時間を均等に１０分割し、分割された各期間に階調データに応じたオンとオフに相当する電圧を列電極に印加した。そして、そのような電圧印加方法によってテストパターンを表示したところ、表示データに応じた均一な階調表示が得られた。

（比較例１−３）例１−１の駆動条件において、列電極の印加電圧をオンのときにＶ_ｃ、オフのときに−Ｖ_ｃとし、階調データに応じてｎ・Ｖ_ｃ（−１＜ｎ＜１）の電圧値を列電極に印加した。電圧値を変えることによって１０階調表示を行った。様々なテストパターンを表示させたところ、列電極に平行な表示むらが発生し不均一な階調表示になった。

したがって、中間調表示を行う場合、パルス幅変調を使用すれば良好な階調表示を得ることができるが、振幅変調を使用した場合には良好な階調表示を得ることができないことがわかった。

次に、ＣＬ−ＬＣＤを駆動する駆動回路について説明する。単純マトリックス型ＳＴＮ液晶表示素子の基本的な駆動方式である線順次選択法（例えば、ＡＰＴ：Alto Pleshko Techniqueやそれを改良したＩＡＰＴ：Improved APT）を実現する駆動ドライバが専用ＩＣとして広く用いられている。

単純マトリックス型ＳＴＮ液晶表示素子を駆動するためのＩＡＰＴ駆動ドライバは、一つの行電極ずつにしか選択電圧を印加できない。したがって、それを用いてＣＬ−ＬＣＤの全面の初期状態をＦＣ状態に揃えるには、ＨＯ状態への遷移に少なくとも１フレーム期間がかかる。さらに、ＦＣ状態への遷移に少なくとも１フレーム期間がかかる。ただし、ＨＯ状態への遷移を１フレーム期間で行うには、アドレッシング時の１選択時間で行わなければならないので、オン電圧よりも高い電圧を印加する必要が生ずる。

それを実現するには高耐圧のドライバが必要となり、困難である。逆に、オン電圧と等しい印加電圧で十分な垂直配向を得ようとすると、１選択時間を長くしなければならず、初期化に要する時間が書き込み時間よりも長くなる。

すなわち、ＩＡＰＴ駆動ドライバをＣＬ−ＬＣＤにそのまま適用しようとすると、上述した電圧印加処理（第１の段階〜第３の段階）を実現できず、初期化に要する時間が１画面を選択する時間の数倍程度になってしまう。すなわち、初期化を含めた１画面の書き換えに必要な時間が長くなってしまう。そこで、利用しやすいＩＡＰＴ駆動ドライバを用いた本発明の駆動装置を提案する。

図１０および図１１は、ＩＡＰＴ駆動ドライバの機能を説明するための説明図である。図１０に示すように、列ドライバ（ＣＯＬ−ＤＲＶ）と行ドライバ（ＲＯＷ−ＤＲＶ）はそれぞれ４レベルの液晶駆動電圧を必要とするが、システム全体では６レベルの電圧が必要になる。ここで、Ｖ_ｒは選択時に行電極に印加される電圧であり、Ｖ_ｃは行電極に印加されるオン電圧とオフ電圧の差の１／２である。

図１１に示すように、出力電圧はレベル信号である極性反転信号（Ｍ信号）と非表示指示信号（／ＤＯＦＦ信号）に応じて、行ドライバおよび列ドライバでそれぞれ決定される。ただし、／ＤＯＦＦ信号がローレベルである場合には行ドライバおよび列ドライバの全出力は、他の入力信号に関わらずＶ_０レベルを出力する。

図１２は、駆動装置の実施の形態１−Ａを示すブロック図である。この場合、図８に示す一般的な駆動回路に対して、信号変換回路１４がさらに設けられている。信号変換回路１４は、コントローラ１１と行ドライバ１２および列ドライバ１３との間に設置され、コントローラ１１からの各信号にもとづいて、上述した第１段階（リセット部）、第２の段階（無印加部）および第３の段階（フォーカルコニック部）を作成するための信号を作成し、行ドライバ１２および列ドライバ１３に供給する。

なお、ここでは、信号変換回路１４は信号制御回路１１と独立したものとして説明を進めるが、それらは一体化されていてもよい。一体化されている場合には、信号のタイミングを最適化できるので、初期化に要する時間を短くすることができる。

また、Ｍ信号は信号変換回路１４が作成した極性反転信号であり、ＤＡＴＡは信号変換回路１４が作成した表示データである。ＤＡＴＡは、アドレッシング部では信号制御回路１１が出力する表示データと同じになる。／ＤＯＦＦ１信号は信号変換回路１４が作成し、列ドライバ１３に供給される／ＤＯＦＦ信号であり、／ＤＯＦＦ２信号は信号変換回路１４が作成し行ドライバ１２に供給される／ＤＯＦＦ信号である。

メモリ性のＣＬ−ＬＣＤは一度データが書き込まれると、その表示状態を保持するのでフレーム周期毎に書き込みを行う必要はないが、データの書き換えを必要とするタイミングを外部から指示する必要がある。そのための信号が図１２に示すスタート信号（ＳＴＡＲＴ）である。ＳＴＡＲＴ信号はタイマによって生成した、ある一定期間毎に有効になる信号でもよいし、表示データの発生源であるＭＰＵや外部スイッチからの表示書き換え指示信号であってもよい。図１２には、ＭＰＵから出力される例が示されている。

図１３は、実施の形態１−Ａにおける信号変換回路１４の構成例を示すブロック図である。図１３に示す信号変換回路１４において、０．５ライン検出回路２１は、ＬＰ信号をトリガとして選択期間の１／２のタイミングを決定し、そのタイミングでレベルが反転するような信号を論理和回路２２に出力する。ダウンカウンタ２４は、ＦＲ信号が入力されたら、（Ｎ−１）をプリセットし、ＬＰ信号の入力に応じてカウント値を１減ずるカウンタである。ここで、Ｎは表示行数である。第１〜第５の比較器（以下、比較器という。）２５，２６，２７，２８，２９は、それぞれ、ダウンカウンタ２４のカウント値を所定値と比較する。

論理和回路２２は、ＤＯＦＦ制御回路３１からのマスク信号がローレベル状態であれば、０．５ライン検出回路２１の出力信号をＭ信号として行ドライバ１２および列ドライバ１３に出力し、マスク信号がハイレベル状態であれば、ハイレベルのＭ信号を行ドライバ１２および列ドライバ１３に出力する。

また、セレクタ２３は、選択信号の状態に応じて、ＤＡＴＡ信号として、信号制御回路１１からの表示データ、ハイレベルのデータまたはローレベルのデータのいずれかを列ドライバ１３に出力する。

スタートフラグ回路３０は、ＳＴＡＲＴ信号をＦＲ信号で同期化し、スタートフラグをセットする。スタートフラグがセットされたことはＤＯＦＦ制御回路３１に通知される。また、スタートフラグは、ＤＯＦＦ制御回路３１の指示に応じてリセットされる。ＤＯＦＦ制御回路３１は、スタートフラグがセットされている状態において機能する。そして、比較器２５，２６，２７，２８，２９の出力の状況に応じて、列ドライバ１３に／ＤＯＦＦ１信号を与えるとともに、行ドライバ１２に／ＤＯＦＦ２信号を与える。また、論理和回路２２に対してマスク信号を与え、セレクタ２３に対して選択信号を与える。

次に、図１４のタイミングチャートを参照して動作を説明する。比較器２５，２６，２７，２９は、リセット部（第１の段階）の時間長をＡ、無印加部（第２の段階）の時間長をＢ、フォーカルコニック部（第３の段階）の時間長をＣに設定するために設けられている。各比較器２５〜２９は、ＬＰ信号をダウンカウントするダウンカウンタ２４のカウント値を導入して、カウント値と所定値とを比較し、それらが一致したら一致信号を出力する。

なお、この実施の形態では、リセット部の時間長Ａを設定するための第１の期間設定手段は、ダウンカウンタ２４および比較器２５，２６で実現される。無印加部の時間長Ｂを設定するための第２の期間設定手段は、ダウンカウンタ２４および比較器２６，２７で実現される。フォーカルコニック部の時間長Ｃを設定するための第３の期間設定手段は、ダウンカウンタ２４および比較器２７，２９で実現される。第１〜第３の段階において所定電圧を印加する電圧印加手段は、論理和回路２２、セレクタ２３およびＤＯＦＦ制御回路３１で実現される。

比較器２５の比較のための所定値は（Ａ＋Ｂ＋Ｃ）であり、比較器２６の比較のための所定値は（Ａ＋Ｂ）である。また、比較器２７の比較のための所定値はＢであり、比較器２８の比較のための所定値は１である。そして、比較器２９の比較のための所定値は０である。なお、Ａ＋Ｂ＋Ｃ＜Ｎ（Ｎは表示行数）である。

スタートフラグがセットされていない状態では、ＤＯＦＦ制御回路３１は、全ての列電極および行電極が電位Ｖ_０である無印加状態になるように、列ドライバ１３および行ドライバ１２に対する非表示指示信号（／ＤＯＦＦ１信号および／ＤＯＦＦ２信号）をローレベルに固定する。

よって、ＣＬ−ＬＣＤ１００は、信号制御回路１１からの信号状態に関わらず、電圧無印加状態となる。また、Ｍ信号およびＤＡＴＡ信号をハイレベルを固定するために、論理和回路２２へのマスク信号をハイレベルに固定し、セレクタ２３への選択信号をハイレベル（”１”）が選択されるように設定する。ＳＴＡＲＴ信号が入力された後、ＦＲ信号が入力されると、スタートフラグ回路３０において、スタートフラグがセットされる。ＦＲ信号はフレーム周期毎に入力される。

ＦＲ信号が入力されるとダウンカウンタ２４に（Ｎ−１）がプリセットされる。以後、ダウンカウンタ２４は、行切替信号（ＬＰ信号）をトリガにしてダウンカウントする。比較器２５は、ダウンカウンタ２４のカウント値が（Ａ＋Ｂ＋Ｃ）に一致するとＤＯＦＦ制御回路３１に一致信号を出力する。ＤＯＦＦ制御回路３１は、／ＤＯＦＦ１信号および／ＤＯＦＦ２信号がともにローレベルである状態のときに比較器２５からの一致信号を受け、さらに、ＬＰ信号が入力されると、列ドライバ１３への／ＤＯＦＦ１信号をハイレベルに固定する。

この結果、図１１に示す関係にもとづいて、全ての列電極の電圧レベルがＶ_５（Ｖ_ｒ＋Ｖ_ｃ）となる。また、全ての行電極の電圧レベルはＶ_０であるから、全ての画素に対する液晶印加電圧はＶ_ｒ＋Ｖ_ｃとなる。例えば、Ｖ_ｒ＝３５Ｖ，Ｖ_ｃ＝５Ｖであれば、液晶印加電圧は４０Ｖである。

比較器２６は、ダウンカウンタ２４のカウント値が（Ｂ＋Ｃ）に一致するとＤＯＦＦ制御回路３１に一致信号を出力する。ＤＯＦＦ制御回路３１は、／ＤＯＦＦ１信号がハイレベルで、かつ、／ＤＯＦＦ２信号がローレベルである状態のときに比較器２６からの一致信号を受ける。さらに、ＬＰ信号が入力されると、列ドライバ１３への／ＤＯＦＦ１信号をローレベルに固定する。この結果、図１１に示す関係にもとづいて、ＣＬ−ＬＣＤ１００は電圧無印加状態になる。

また、このとき、ＤＯＦＦ制御回路３１は、セレクタ２３への選択信号をローレベル（”０”）が選択されるように設定する。

液晶印加電圧がＶ_ｒ＋Ｖ_ｃに変化した時点から電圧無印加状態になるまでの期間は、ダウンカウンタ２４のカウント値が「Ａ」進む間の期間であり、図１４に示すように、この期間がリセット部となる。

比較器２７は、ダウンカウンタ２４のカウント値がＣに一致するとＤＯＦＦ制御回路３１に一致信号を出力する。ＤＯＦＦ制御回路３１は、／ＤＯＦＦ１信号および／ＤＯＦＦ２信号がともにローレベルである状態のときに比較器２７からの一致信号を受ける。

さらに、ＬＰ信号が入力されると、列ドライバ１３への／ＤＯＦＦ１信号をハイレベルに固定する。この結果、図１１に示す関係にもとづいて、全ての列電極の電圧レベルはＶ_３（Ｖ_ｒ−Ｖ_ｃ）となる。また、全ての行電極の電圧レベルはＶ_０であるから、全ての画素に対する液晶印加電圧はＶ_ｒ−Ｖ_ｃとなる。例えば、Ｖ_ｒ＝３５Ｖ，Ｖ_ｃ＝５Ｖであれば、液晶印加電圧は３０Ｖである。

液晶印加電圧が電圧無印加状態に変化した時点からＶ_ｒ−Ｖ_ｃになるまでの期間は、ダウンカウンタ２４のカウント値が「Ｂ」進む間の期間であり、図１４に示すように、この期間が無印加部となる。

比較器２８は、ダウンカウンタ２４のカウント値が１に一致するとＤＯＦＦ制御回路３１に一致信号を出力する。ＤＯＦＦ制御回路３１は、／ＤＯＦＦ１信号がハイレベルで、かつ、／ＤＯＦＦ２信号がローレベルである状態のときに比較器２８からの一致信号を受ける。さらに、ＬＰ信号が入力されると、セレクタ２３への選択信号を、ＤＡＴＡ信号として表示データを選択させるように変化させる。

比較器２９は、ダウンカウンタ２４のカウント値が０に一致するとＤＯＦＦ制御回路３１に一致信号を出力する。ＤＯＦＦ制御回路３１は、／ＤＯＦＦ１信号がハイレベルで、かつ、／ＤＯＦＦ２信号がローレベルである状態のときに比較器２９からの一致信号を受け、さらに、ＬＰ信号が入力されると、列ドライバ１３および行ドライバ１２への／ＤＯＦＦ１信号および／ＤＯＦＦ２信号をハイレベルに固定する。

また、論理和回路２２へのマスク信号をローレベルに固定し、０．５ライン検出回路２１の出力がＭ信号となるようにする。従って、線順次駆動によってＤＡＴＡ信号とＭ信号に応じた表示がなされるアドレッシング部が開始される。このとき、オン電圧はＶ_ｒ＋Ｖ_ｃ、オフ電圧はＶ_ｒ−Ｖ_ｃとなる。

液晶印加電圧がＶ_ｒ−Ｖ_ｃに変化した時点からオン／オフに応じた電圧になるまでの期間は、ダウンカウンタ２４のカウント値が「Ｃ」進む間の期間であり、図１４に示すように、この期間がフォーカルコニック部となる。

さらに、列ドライバ１３と行ドライバ１２への非表示指示信号である／ＤＯＦＦ１信号と／ＤＯＦＦ２信号とがともにハイレベルである状態で、比較器２９から一致信号が出力されると、ＤＯＦＦ制御回路３１は、スタートフラグをリセットするとともに、／ＤＯＦＦ１信号と／ＤＯＦＦ２信号とをともにローレベルに固定して全画素に対する液晶印加電圧を０Ｖにする。

よって、ＣＬ−ＬＣＤは書き込み状態を記憶したままの状態になる。また、論理和回路２２へのマスク信号をハイレベルに固定するとともに、セレクタ２３の出力がハイレベルに固定されるように選択信号を切り替える。そして、次にＳＴＡＲＴ信号が入力されるまでその状態を保持する。

このように、実施の形態１−Ａでは、従来の駆動装置が取り扱うことができるＭ信号と／ＤＯＦＦ信号とを利用することによって、第１の段階〜第３の段階、すなわち、リセット部、無印加部（または待機部）およびフォーカルコニック部を作成する。したがって、ＩＡＰＴ駆動ドライバを本発明に適用できる。

次に、実施の形態１−Ｂの構成を図１５に示す。実施の形態１−Ｂでは信号変換回路１４は、電圧切替指示信号であるＳＥＬ信号も出力する。また、電源装置１５およびスイッチ回路１６が設けられている。電源装置１５は、液晶表示パネルを駆動するための通常の電圧であるＶＬＣＤ１の他に、任意の電圧レベルであるＶＬＣＤ２を供給可能である。この実施の形態１−Ｂでは、電源装置１５およびスイッチ回路１６も、第１〜第３の段階において所定電圧を印加する電圧印加手段の一部である。

なお、ＶＬＣＤ１は通常の書き込み時におけるオン電圧Ｖ_５（Ｖ_ｒ＋Ｖ_ｃ）に相当する電圧である。ＶＬＣＤ２も同様にＶ_５（Ｖ_ｒ＋Ｖ_ｃ）に相当する電圧であるが、ＶＬＣＤ１と異なる値である。たとえば、ＶＬＣＤ１が４０Ｖである場合にＶＬＣＤ２が２４Ｖとなるような電圧値である。スイッチ回路１６は、信号変換回路１４からのＳＥＬ信号に応じて、ＶＬＣＤ１とＶＬＣＤ２のうちのいずれかを行ドライバ１２および列ドライバ１３に必要な電圧レベルを分圧することによって供給する。

図１６は実施の形態１−Ｂにおける信号変換回路１４の構成例を示すブロック図である。図１６に示す信号変換回路１４において、０．５ライン検出回路２１、論理和回路２２、ダウンカウンタ２４、比較器２５〜２９およびスタートフラグ回路３０は、実施の形態１−Ａのものと同様に動作する。ＤＯＦＦ制御回路３１において電源電圧の切替を指示するＳＥＬ信号の制御が追加される。また、実施の形態１−Ａで用いたセレクタ２３を変更し、論理和回路２３Ａが設けられている。

次に、図１７のタイミング図を参照して動作について説明する。スタートフラグがセットされていない状態では、ＤＯＦＦ制御回路３１は、全ての列電極および行電極が電位Ｖ_０である無印加状態になるように、列ドライバ１３および行ドライバ１２に対する非表示指示信号（／ＤＯＦＦ１信号および／ＤＯＦＦ２信号）をローレベルに固定する。

よって、ＣＬ−ＬＣＤ１０は、信号制御回路１１からの信号状態に関わらず電圧無印加状態となる。また、Ｍ信号およびＤＡＴＡ信号をハイレベルを固定するために、論理和回路２２へのマスク信号および論理和回路２３Ａへのマスク信号をハイレベルに固定する。ＳＴＡＲＴ信号が入力された後、ＦＲ信号が入力されると、スタートフラグ回路３０において、スタートフラグがセットされる。ＦＲ信号はフレーム周期毎に入力される。

ＦＲ信号が入力されるとダウンカウンタ２４に（Ｎ−１）がプリセットされる。以後、ダウンカウンタ２４は、行切替信号（ＬＰ信号）をダウンカウントする。比較器２５は、ダウンカウンタ２４のカウント値が（Ａ＋Ｂ＋Ｃ）に一致するとＤＯＦＦ制御回路３１に一致信号を出力する。

ＤＯＦＦ制御回路３１は、／ＤＯＦＦ１信号および／ＤＯＦＦ２信号がともにローレベルである状態のときに比較器２５からの一致信号を受け、さらに、ＬＰ信号が入力されると、列ドライバ１３への／ＤＯＦＦ１信号をハイレベルに固定する。

この結果、図１１に示す関係にもとづいて、全ての列電極の電圧レベルがＶ_５（Ｖ_ｒ＋Ｖ_ｃ）となる。また、全ての行電極の電圧レベルはＶ_０であるから、全ての画素に対する液晶印加電圧はＶ_ｒ＋Ｖ_ｃとなる。例えば、Ｖ_ｒ＝３５Ｖ，Ｖ_ｃ＝５Ｖであれば、液晶印加電圧は４０Ｖである。

比較器２６は、ダウンカウンタ２４のカウント値が（Ｂ＋Ｃ）に一致するとＤＯＦＦ制御回路３１に一致信号を出力する。ＤＯＦＦ制御回路３１は、／ＤＯＦＦ１信号がハイレベルで、かつ、／ＤＯＦＦ２信号がローレベルである状態のときに比較器２６からの一致信号を受ける。

さらに、ＬＰ信号が入力されると、列ドライバ１３への／ＤＯＦＦ１信号をローレベルに固定する。この結果、図１１に示す関係にもとづいて、ＣＬ−ＬＣＤ１０は電圧無印加状態になる。

液晶印加電圧がＶ_ｒ＋Ｖ_ｃに変化してから電圧無印加状態になるまでの期間は、ダウンカウンタ２４のカウント値が「Ａ」進む間の期間であり、図１７に示すように、この期間がリセット部となる。

比較器２７は、ダウンカウンタ２４のカウント値がＣに一致するとＤＯＦＦ制御回路３１に一致信号を出力する。ＤＯＦＦ制御回路３１は、／ＤＯＦＦ１信号および／ＤＯＦＦ２信号がともにローレベルである状態のときに比較器２７からの一致信号を受け、さらに、ＬＰ信号が入力されると、列ドライバ１３への／ＤＯＦＦ１信号をハイレベルに固定する。

また、ＳＥＬ信号をハイレベルに固定する。図１５に示すスイッチ回路１６は、ＳＥＬ信号がハイレベルになったことに応じて、電源装置１５からのＶＬＣＤ２を選択して行ドライバ１２および列ドライバ１３に供給する状態になる。

この結果、図１１に示す関係にもとづいて、全ての列電極の電圧レベルはＶ_５（Ｖ_ｒ＋Ｖ_ｃ）となる。また、全ての行電極の電圧レベルはＶ_０であるから、全ての画素に対する液晶印加電圧はＶ_ｒ＋Ｖ_ｃとなる。しかし、この段階では、ＳＥＬ信号がハイレベルであるから液晶印加電圧はＶＬＣＤ２であり、リセット部および線順次駆動で用いられる通常のＶ_ｒ＋Ｖ_ｃ（＝ＶＬＣＤ１）とは異なる。例えば、Ｖ_ｒ＋Ｖ_ｃ＝２４Ｖである。

液晶印加電圧が電圧無印加状態に変化した時点からＶＬＣＤ２が供給開始されるまでの期間は、ダウンカウンタ２４のカウント値が「Ｂ」進む間の期間であり、図１７に示すように、この期間が無印加部となる。

比較器２８は、ダウンカウンタ２４のカウント値が１に一致するとＤＯＦＦ制御回路３１に一致信号を出力する。ＤＯＦＦ制御回路３１は、／ＤＯＦＦ１信号がハイレベルで、かつ、／ＤＯＦＦ２信号がローレベルである状態のときに比較器２８からの一致信号を受け、さらに、ＬＰ信号が入力されると、論理和回路２３Ａへのマスク信号をローレベルに固定して、ＤＡＴＡ信号として表示データを出力させる。

比較器２９は、ダウンカウンタ２４のカウント値が０に一致するとＤＯＦＦ制御回路３１に一致信号を出力する。ＤＯＦＦ制御回路３１は、／ＤＯＦＦ１信号がハイレベルで、かつ、／ＤＯＦＦ２信号がローレベルである状態のときに比較器２９からの一致信号を受ける。

さらに、ＬＰ信号が入力されると、列ドライバ１３および行ドライバ１２への／ＤＯＦＦ１信号および／ＤＯＦＦ２信号をハイレベルに固定する。そして、ＳＥＬ信号をローレベルに戻す。この結果、行ドライバ１２および列ドライバ１３には、電源装置１５からＶＬＣＤ１が供給される状態に戻る。また、論理和回路２２へのマスク信号をローレベルに固定し、０．５ライン検出回路２１の出力がＭ信号となるようにする。したがって、線順次駆動によってＤＡＴＡ信号とＭ信号に応じた表示がなされるアドレッシング部が開始される。このとき、オン電圧はＶ_ｒ＋Ｖ_ｃ、オフ電圧はＶ_ｒ−Ｖ_ｃとなる。

液晶印加電圧がＶＬＣＤ２にもとづく電圧に変化した時点から通常のオン／オフに応じた電圧になるまでの期間は、ダウンカウンタ２４のカウント値が「Ｃ」進む間の期間であり、図１７に示すように、この期間がフォーカルコニック部となる。

さらに、列ドライバ１３と行ドライバ１２への非表示指示信号である／ＤＯＦＦ１信号と／ＤＯＦＦ２信号とがともにハイレベルである状態で、比較器２９から一致信号が出力されると、ＤＯＦＦ制御回路３１は、スタートフラグをリセットするとともに、／ＤＯＦＦ１信号と／ＤＯＦＦ２信号とをともにローレベルに固定して全画素に対する液晶印加電圧を０Ｖにする。よって、ＣＬ−ＬＣＤは書き込み状態を記憶したままの状態になる。

また、論理和回路２２へのマスク信号と論理和回路２３Ａへのマスク信号とをハイレベルに固定し、Ｍ信号およびＤＡＴＡ信号をハイレベルに固定する。そして、次にＳＴＡＲＴ信号が入力されるまでその状態を保持する。

以上、説明したように、実施の形態１−Ｂでも、従来の駆動装置が取り扱うことができるＭ信号と／ＤＯＦＦ信号とを利用することによって、リセット部、無印加部およびフォーカルコニック部を作成できる。したがって、ＩＡＰＴ駆動ドライバを本発明に適用できる。

しかも、実施の形態１−Ｂでは、フォーカルコニック部における電圧の振幅を任意に設定できるので、フォーカルコニック部に求められる最適の電圧値を使用できる。なお、リセット部における電圧の振幅も任意の値に設定できるように構成してもよい。

なお、上記の各実施の形態では、ＬＰ信号を用いて第１〜第３の段階の長さを設定したが、ＬＰ信号以外のクロック信号にもとづいて第１〜第３の段階の長さを設定してもよい。その場合、より高周波のクロック信号を用いると、初期化の所要時間をより短縮できる。

また、上記の各実施の形態では、第１の段階（リセット部）および第３の段階（フォーカルコニック部）において、ＣＬ−ＬＣに対して正のパルス電圧を印加したが、それぞれの段階において、電圧振幅の絶対値が等しい正のパルスと負のパルスとを印加するようにしてもよい。

（実施の形態２）次に、パルス幅変調方式を用いた実施の形態２−Ａについて説明する。図１９は、その実験結果を示す説明図である。印加時間１ｍｓでは、約５回の電圧印加で、ＣＬ−ＬＣをほぼ完全なＦＣ状態にすることができる。ところが、１回のみの電圧印加で同様な状態を実現するには、１０ｍｓの印加時間が必要になる。以上のように、１回の電圧印加でＦＣ状態を実現するよりも、短い印加時間で電圧を何度も印加する方がＦＣ状態を実現するための合計の時間を小さくすることができることがわかる。

すなわち、表示データを書き込むための準備期間では、ＣＬ−ＬＣに対して一旦、ＨＯ状態にする電圧を印加してそれ以前の表示状態をリセットした後、電圧を印加しない状態すなわち電位差０Ｖの期間を設ける。さらに、ＣＬ−ＬＣをＦＣ状態とＰＬ状態の混在状態にするような電圧パルスを短い印加時間で断続的に印加する。この方法によって、ＣＬ−ＬＣを選択反射の残留がほとんどないＦＣ状態またはＦＣ状態とＰＬ状態の混在状態とし、その状態で表示データに対応する電圧書き込みを行うのがよい。

このような駆動法によれば、一連の画像を更新するシーケンスに要する時間をさらに短縮できる。また、電位差０Ｖの期間で、ＣＬ−ＬＣはＨＧ状態またはＨＧ状態とＰＬ状態の混在状態に移行するので、効率的にリセット時間の短縮を図ることができる。

さらには、初期状態がＦＣ状態またはＦＣ状態とＰＬ状態の混在状態に設定されることから、ＰＬ状態で全画素が一時反射表示状態となるためにリセット時にちらつきが発生するということもない。

また、図５〜図７に示すように、印加時間を短くするとＦＣ状態が書き込まれる最適電圧は上昇していく。従って、垂直配向にするための印加電圧をＶ_１、印加時間τ_１とし、ＦＣ状態またはＦＣ状態とＰＬ状態との混在状態を書き込むための１回あたりの印加電圧をＶ_３、印加時間をτ_３としたときに、Ｖ_３およびτ_３を適切に選択すれば、τ_１＞τ_３という条件下で、Ｖ_１とＶ_３を共通化することができる。よって、駆動ドライバの回路構成を簡略化できる。

図２０は実施の形態２−Ａのコントローラ１１の構成例を示すブロック図である。発振器３３は所定周波数のクロック信号（ＣＬＫ）を発生する。基準カウンタ３４は、ＣＬＫを入力してカウントする。ラインカウンタ３５は、基準カウンタ３４のカウント値が所定値になると、その値を＋１する。比較器３６は、基準カウンタ３４のカウント値（ＤＯＴ）、ラインカウンタ３５のカウント値（ＬＩＮＥ）および設定レジスタ３７の設定値（Ｎ_１〜Ｎ_５）を入力し、ＣＰ信号、Ｍ信号、ＬＰ信号、／ＤＯＦＦ１信号、／ＤＯＦＦ２信号およびＳＥＬ信号を作成する。ＳＥＬ信号はセレクタ３９に出力される。

メモリ３８には、ＭＰＵ２０からの表示データが格納されている。セレクタ３９は、ＳＥＬ信号に応じて、メモリ３８内のデータ、”１”固定信号および”０”固定信号のうちのいずれかを選択し、選択したデータをＤＡＴＡ信号としてＣＬ−ＬＣＤに出力する。

設定レジスタ３７には、ＭＰＵ２０から電圧印加時間の設定のための設定値が書き込まれる。各時間は、発振器３３から出力されるクロック数で換算された値である。ここでは、垂直配向のための高電圧印加時間（第１の段階の期間）をＮ_１、無印加部の時間（第２の段階の期間）をＮ_２、ＦＣ状態への転移のための電圧印加時間（第３の段階の期間）をＮ_３、Ｎ_２とＮ_３との繰り返し回数をＮ_４、線順次駆動における１選択時間をＮ_５とする。

ＣＬ−ＬＣＤは一度データが書き込まれると、その表示状態を保持するのでフレーム周期毎に書き込みを行う必要はないが、データの書き換えを必要とするタイミングを外部から通知する必要がある。そのために、ＭＰＵから設定レジスタ３７に表示書き換えの指示がなされる。設定レジスタ３７に表示書き換え指示が設定されると、比較器３６にＳＴＡＲＴ信号が出力される。

なお、この実施の形態２−Ａでは、垂直配向のための高電圧印加期間を設定するための第１の期間設定手段、無印加部の時間を設定するための第２の期間設定手段およびＦＣ状態への遷移のための電圧印加時間を設定するための第３の期間設定手段は、ともに、基準カウンタ３４、ラインカウンタ３５、設定レジスタ３７および比較器３６で実現される。第１〜第３の段階において所定電圧を印加する電圧印加手段は、メモリ３８、セレクタ３９および比較器３６で実現される。また、第２の段階と第３の段階とを繰り返す回数制御手段は、設定レジスタ３７および比較器３６で実現される。

次に、図２１のタイミング図を参照して動作の説明をする。ここでは、Ｎ_４＝２とし、線順次駆動におけるオン電圧をＶ_ｒ＋Ｖ_ｃ、オフ電圧をＶ_ｒ−Ｖ_ｃとする。

コントローラ１１は、ＭＰＵ２０から表示開始が指示されるまで初期状態とする。すなわち、ＣＰ信号をローレベルに、ＬＰ信号をローレベルに、Ｍ信号をハイレベルに、ＤＡＴＡをハイレベルに、／ＤＯＦＦ１信号および／ＤＯＦＦ２信号をローレベルに維持する。／ＤＯＦＦ１信号と／ＤＯＦＦ２信号とがともにローレベルであるので、すべての行電極および列電極が電位Ｖ_０である液晶無印加状態となる。また、基準カウンタ３４およびラインカウンタ３５はともに０を保持する。

ＭＰＵ２０から表示開始が指示されると、設定レジスタ３７においてＳＴＡＲＴフラグがセットされ、ＳＴＡＲＴ信号がハイレベルになる。ＳＴＡＲＴ信号がハイレベルになと、比較器３６は、基準カウンタ３４を動作状態にする。基準カウンタ３４は、発振器３３からのクロック（ＣＬＫ）に応じてカウント値を１ずつ増やす。ラインカウンタ３５の値が０の場合には、基準カウンタ３４は、その値がＮ_５と一致するまでカウントアップする。

比較器３６は、基準カウンタ３４のカウント値が偶数の場合にＣＰ信号をハイレベルにし、奇数の場合にはローレベルにして、表示素子のドット数に適合したパルス数分だけＣＰ信号を出力する。この間、ＤＡＴＡはハイレベルであるから、列ドライバ１３の内部レジスタの値は、全てハイレベルになる。

基準カウンタ３４のカウント値がＮ_５と一致すると、比較器３６は、ＣＮＴ信号を１クロック期間ハイレベルにする。このＣＮＴ信号に応じて、基準カウンタ３４は値を０に戻し、ラインカウンタ３５は値を＋１する。また、このとき、ＬＰ信号を１クロック期間ハイレベルにする。よって、列ドライバ１３の内部レジスタの値が列ドライバ１３の出力に反映される。

ラインカウンタ３５の値が１になると、比較器３６は、／ＤＯＦＦ２信号をハイレベルにする。図１１に示す関係から、全ての列電極の電圧レベルがＶ_５（Ｖ_ｒ＋Ｖ_ｃ）となる。また、全ての行電極の電圧レベルはＶ_０であるから、全ての画素に対する液晶印加電圧はＶ_ｒ＋Ｖ_ｃとなる。すなわち、液晶の垂直配向に必要な電圧が表示面の全面に印加される。

また、比較器３６は、ＤＡＴＡをローレベルに固定するようなＳＥＬ信号を出力する。セレクタ３９は、そのようなＳＥＬ信号に応じて”０”を選択する。そして、比較器３６は、ＣＰ信号を順次出力して、列ドライバ１３の内部レジスタの値を全てローレベルにする。基準カウンタ３４は、カウント値がＮ_１と一致するまでカウントアップし、カウント値がＮ_１と一致するとカウント値を０に戻す。このとき、ラインカウンタ３５の値が＋１されて２になる。

ラインカウンタ３５の値が２ｎ（１≦ｎ≦Ｎ_４）になると、比較器３６は、／ＤＯＦＦ２信号をローレベルにして、列ドライバ１３の出力電位をすべてＶ_０にする。よって、液晶印加電圧は０Ｖとなる。基準カウンタ３４は、カウント値がＮ_２と一致するまでカウントアップする。そして、カウント値がＮ_２と一致すると、基準カウンタ３４のカウント値を０に戻し、ラインカウンタ３５の値を＋１する。ラインカウンタ３５の値が２から３に変化する場合に、比較器３６は、ＬＰ信号を１クロック期間ハイレベルにする。その結果、列ドライバ１３の内部レジスタの値が列ドライバ１３の出力に反映される。

ラインカウンタ３５の値が２ｎ＋１（１≦ｎ≦Ｎ_４）のときには、比較器３６は、／ＤＯＦＦ２信号をハイレベルにする。このとき、Ｍ信号はハイレベルであり、列ドライバ１３にラッチされているＤＡＴＡはローレベルであるから、図１１に示す関係にもとづいて全ての列電極に対する印加電圧はＶ_３となり、全ての画素に対する液晶印加電圧はＶ_３（Ｖ_ｒ−Ｖ_ｃ）となる。よって、ＦＣ状態を形成するのに必要な電圧が全面に印加される。基準カウンタ３４は、カウント値がＮ_３と一致するまでカウントアップし、カウント値がＮ_３と一致すると基準カウンタ３４のカウント値が０に戻り、ラインカウンタ３５の値が＋１される。

ラインカウンタ３５の値が２ｎ＋１の場合に、その値が（２・Ｎ_４＋１）であるときには、比較器３６は、ＤＡＴＡとしてメモリ３８からの表示データを選択ようなＳＥＬ信号を出力する。セレクタ３９は、そのようなＳＥＬ信号に応じてメモリ３８からの表示データを選択する状態になる。そして、比較器３６は、ＣＰ信号を順次出力して、列ドライバ１３の内部レジスタに表示データを入れる。

基準カウンタ３４は、カウント値がＮ_３と一致するまでカウントアップし、カウント値がＮ_３と一致すると基準カウンタ３４のカウント値が０に戻り、ラインカウンタ３５の値が＋１される。この例では、この段階のラインカウンタ３５の値は６である。比較器３６は、ＬＰ信号を１クロック期間ハイレベルにして、列ドライバ１３の内部レジスタの値を列ドライバ１３の出力に反映させる。また、ＬＰ信号のパルスを包含するようにＦＲ信号を一定期間ハイレベルにし、行ドライバ１２に先頭行からの走査を指示する。

ラインカウンタの値が（２・Ｎ_４＋１）を越えている場合には、比較器３６は、／ＤＯＦＦ１信号および／ＤＯＦＦ２信号をハイレベルに固定する。よって、列ドライバ１２および行ドライバ１３の出力として線順次駆動に必要な電圧が出力される。図１０では、この期間がアドレッシング部として示されている。

比較器３６は、アドレッシング部において、基準カウンタ３４のカウント値が（Ｎ_５／２）より小さい場合はＭ信号をローレベルにし、（Ｎ_５／２）以上であればハイレベルにして、線順次駆動時の液晶印加電圧を交流化させる。また、次の選択行のためにＤＡＴＡとしてメモリ３８の表示データを出力する。ＤＡＴＡは、ＣＰ信号によって列ドライバ１３の内部レジスタに取り込まれる。

基準カウンタ３４はカウント値がＮ_５と一致するまでカウントアップし、Ｎ_５と一致すると基準カウンタ３４のカウント値が０に戻され、ラインカウンタ３５の値が＋１される。比較器３６は、ラインカウンタ３５の値が＋１される毎に、ＬＰ信号をパルス出力して、行ドライバ１２に対して次の行の走査を指示するとともに、列ドライバ１３に対して次の表示データの出力を指示する。

ラインカウンタ３５の値が（２・Ｎ_４＋１＋表示行数）になると、比較器３６は、ＣＰ信号およびＬＰ信号をローレベルにし、ＳＥＬ信号でセレクタ３９に対して「１」のＤＡＴＡを出力するように指示し、Ｍ信号をハイレベルに固定するそして、基準カウンタ３４のカウント値がＮ_５と一致したら、ＣＬＲ信号を１クロック期間ハイレベルにして、基準カウンタ３４およびラインカウンタ３５を０クリアする。また、／ＤＯＦＦ１信号および／ＤＯＦＦ２信号をローレベルにして液晶印加電圧を０Ｖにし、ＳＴＡＲＴフラグをクリアして初期状態に戻る。

以上、説明したように、例２−１では、Ｍ信号と／ＤＯＦＦ信号とを利用することによって、第１の段階〜第３の段階、すなわち、リセット部、無印加部およびフォーカルコニック促進部（ＦＣ状態への転移を促進する状態）を作成する。したがって、ＩＡＰＴ駆動ドライバを本発明に適用できる。

そして、無印加部およびフォーカルコニック促進部を複数回（Ｎ_４回）繰り返す。したがって、１パルスでＦＣ状態を実現する場合に比べて短時間で、ＣＬ−ＬＣＤ１０を十分なＦＣ状態に初期化することができる。なお、ここでは、Ｎ_４＝２としたが、図２０に示す構成で、Ｎ_４の値を任意の値にして初期化を行うことができる。

次に、発明の実施の形態２−Ｂについて、図２２のタイミング図を参照して説明する。なお、コントローラ１１の構成は図２０に示された構成（実施の形態２−Ａ）と同じでよい。

実施の形態２−Ｂでは、ラインカウンタ３５の値が１になると、比較器３６は、／ＤＯＦＦ２信号をハイレベルし、比較器３６は、ＤＡＴＡをローレベルに固定するようなＳＥＬ信号を出力する。しかし、比較器３６はＣＰ信号を出力しない。よって、列ドライバ１３の内部レジスタの値はハイレベルのままである。基準カウンタ３４は、カウント値がＮ_１と一致するまでカウントアップし、カウント値がＮ_１と一致するとカウント値を０に戻す。このとき、ラインカウンタ３５の値が＋１されて２になる。

実施の形態２−Ｂでは、ラインカウンタ３５の値が２ｎ＋１（１≦ｎ≦Ｎ_４）のときには、比較器３６は、／ＤＯＦＦ２信号をハイレベルにするのであるが、このとき、Ｍ信号はハイレベルであり、列ドライバ１３にラッチされているＤＡＴＡは全てハイレベルであるから、図１１に示す関係にもとづいて列ドライバ１３の出力電位は全てＶ_５となり、液晶印加電圧はＶ_５（Ｖ_ｒ＋Ｖ_ｃ）となる。

その他の段階での動作は実施の形態２−Ａの動作と同じである。実施の形態２−Ｂでは、第１の段階および第３の段階で同じ電圧がＣＬ−ＬＣＤ１０に印加される。すなわち、ＣＬ−ＬＣをＨＯ状態に配向させるための印加電圧値と、ＦＣ状態にするための印加電圧値を共通化できた。

（例２−１）例１−１と同様にして液晶パネルを形成した。次に、この液晶パネルの行、列各１本ずつの電極を選び、その交点に４０Ｖの電圧を２０ｍｓ間印加したところ、印加後に黒塗装していない基板側から見ると交点部分は緑色の反射色を呈した。次に、２０Ｖの電圧を２０ｍｓ印加したところ、印加後に黒塗装していない基板側から見ると交点部分がほぼ黒色を呈した。

液晶パネルの全画面を初期化するために、表示面の全体に４５Ｖの電圧を５ｍｓ印加した。それに続いて、液晶パネルに印加される電圧が０Ｖになる無印加部を０．３ｍｓを設けた。その後、ＦＣ状態にするための電圧として３３Ｖの電圧を１ｍｓ間印加した。無印加部とＦＣ状態にするための電圧印加期間とを計５回繰り返した後、線順次駆動を実施した。

行電極が選択される期間をそれぞれ０．１ｍｓとした。なお、０．３ｍｓの電圧無印加部では、ＣＬ−ＬＣはＨＧ状態またはＨＧ状態とＰＬ状態の混在状態に移行するので、効率的にリセット時間の短縮を図ることができる。

すると、表示データを書き込む前の一連の電圧処理によって十分ＦＣ状態が書き込まれ、コントラスト比の高い表示が得られた。すなわち、テストパターンを表示したところ、残像もなく、高コントラスト比の表示が得られた。なお、一連の表示書き込み動作に要する時間は１７．５ｍｓであった。

（比較例２−１）例２−１の場合と同様に、全画面を初期化するために、パネル全体に４５Ｖの電圧を５ｍｓ印加した。それに続いて、液晶パネルに印加される電圧が０Ｖになる無印加部を０．３ｍｓを設けた。その後、ＦＣ状態にするための電圧として２３Ｖの電圧を１０ｍｓ間印加し、その後、線順次駆動を実施した。行電極が選択される期間をそれぞれ０．１ｍｓとした。

テストパターンを表示したところ、残像もなく、高コントラストの表示が得られたが、一連の表示書き込み動作に要する時間は、２１．３ｍｓと例２−１の場合に比べて長くかかった。

（例２−２）例２−１の場合と同様に、全画面を初期化するために、パネル全体に４５Ｖの電圧を５ｍｓ印加した。それに続いて、液晶パネルに印加される電圧が０Ｖになる無印加部を０．３ｍｓを設けた。その後、ＦＣ状態にするための電圧として４５Ｖの電圧を０．３ｍｓ間印加した。無印加部とＦＣ状態とするための電圧印加期間とを計８回繰り返した後、線順次駆動を実施した。行電極が選択される期間をそれぞれ０．１ｍｓとした。

テストパターンを表示したところ、残像もなく、高コントラスト比の表示が得られたが、また一連の表示書き込み動作に要する時間は１５．８ｍｓとなり、さらに所要時間を改善できた。また全画面を初期化するための工程のうち、垂直配向にするための電圧条件、すなわち、４５Ｖ，５ｍｓを共通化できた。

このことは、電源回路の電圧レベルを削減することができるので、駆動回路の実用化の際に有利となる。また、無印加部とＦＣ状態にするための電圧印加期間との繰り返し回数は１０回程度以下であることが好ましい。

（比較例２−２）例２−２の場合と同様に、全画面を初期化するために、パネル全体に４５Ｖの電圧を５ｍｓ印加した。それに続いて、液晶パネルに印加される電圧が０Ｖになる無印加部を０．３ｍｓを設けた。その後、ＦＣ状態にするための電圧として４５Ｖの電圧を１０ｍｓ間印加し、その後、線順次駆動を実施した。

行電極が選択される期間をそれぞれ０．１ｍｓとした。テストパターンを表示したところ、残像もなく、高コントラスト比の表示が得られたが、一連の表示書き込み動作に要する時間は、２１．３ｍｓと例２−２の場合に比べて長くかかった。

（例２−３）例２−１の駆動条件において、線順次駆動による表示データの書き込み時に、選択期間に対して列電極の印加時間を均等に１０分割し、分割された各期間に階調データに応じたオンとオフに相当する電圧を列電極に印加する。そして、そのような電圧印加方法によってテストパターンを表示したところ、表示データに応じた均一な階調表示が得られた。

（比較例２−３）例２−１の駆動条件において、列電極の印加電圧をオンのときにＶ_ｃ、オフのときに−Ｖ_ｃとし、階調データに応じてｎ・Ｖ_ｃ（−１＜ｎ＜１）の電圧値を列電極に印加した。電圧値を変えることによって１０階調表示を行った。様々なテストパターンを表示させたところ、列電極に平行な表示むらが発生し、不均一な階調表示になった。

また、中間調表示を行う場合、パルス幅変調を使用すれば良好な階調表示を得ることができる。しかし、振幅変調を使用した場合には良好な階調表示を得ることができない。

（実施の形態３）次に、より広い温度範囲で駆動を行うことのできる、本発明の実施の形態３について説明する。図２３は駆動装置の実施の一形態を示すブロック図である。コントローラ１１から制御信号としてＦＲ信号、ＬＰ信号、Ｍ信号および／ＤＯＦＦ１信号が行ドライバ１２に入力される。列ドライバ１３には、コントローラ１１からＬＰ信号、ＣＰ信号、Ｍ信号および／ＤＯＦＦ２信号と表示データ（ＤＡＴＡ）とが入力される。／ＤＯＦＦ１信号はコントローラ１１が作成し、列ドライバ１３に供給される／ＤＯＦＦ信号であり、／ＤＯＦＦ２信号は制御装置１１が作成し、行ドライバ１２に供給される／ＤＯＦＦ信号である。また、行ドライバ１２および列ドライバ１３には、電源装置１４から必要な電圧が供給される。

行ドライバ１２は、ＦＲ信号がハイレベルになると先頭行を選択する。ＬＰ信号は選択行を１行ずつシフトすることを示す信号に相当する。Ｍ信号は、交流化のための信号である。ＣＰ信号は、コントローラ１１から表示データを列ドライバ１３に転送するためのクロックとして用いられる。／ＤＯＦＦ信号がローレベルになると、行ドライバ１２および列ドライバ１３は、液晶パネル１０に印加する電圧レベルをそれぞれ所定のレベル（消去時のレベルＶ_０）にする。／ＤＯＦＦ信号がハイレベルになっているときは通常書き込みの状態である。

データの書き換えのタイミングを指示するのがＳＴＡＲＴ信号である。ＳＴＡＲＴ信号はタイマによるある一定期間毎に有効になる信号でもよいし、表示データの発生源であるＭＰＵや外部スイッチからの表示書き換え指示信号であってもよい。図２３では、ＭＰＵ２０から出力される例が示されている。

さらに、液晶パネル１０の近傍には温度センサ８１が設けられ、温度センサ８１の検出出力は温度補償回路４０に入力する。温度補償回路４０は、温度センサ８１の検出出力に応じた印加時間指示信号をコントローラ１１に与える。

図２４はコントローラ１１の構成例を示すブロック図である。発振器３３は、所定周波数のクロック信号（ＣＬＫ）を発生する。基準カウンタ３４は、ＣＬＫを入力してカウントする。ラインカウンタ３５は、基準カウンタ３４のカウント値が所定値になると、その値を＋１する。比較器３６は、基準カウンタ３４のカウント値（ＤＯＴ）、ラインカウンタ３５のカウント値（ＬＩＮＥ）および設定レジスタ３７の設定値（Ｎ_１〜Ｎ_４）を入力し、ＣＰ信号、Ｍ信号、ＬＰ信号、／ＤＯＦＦ１信号、／ＤＯＦＦ２信号およびＳＥＬ信号を作成する。ＳＥＬ信号はセレクタ３９に出力される。

メモリ３８には、ＭＰＵ２０からの表示データが格納されている。セレクタ３９は、ＳＥＬ信号に応じて、メモリ３８内のデータ、”１”固定信号および”０”固定信号のうちのいずれかを選択し、選択したデータをＤＡＴＡ信号としてＣＬ−ＬＣＤ１０に出力する。

設定レジスタ３７には、温度補償回路４０から電圧印加時間の設定のための印加時間指示信号（設定値）が書き込まれる。この実施の形態では、設定値は、発振器３３から出力されるクロック数で換算された値であるとする。ここでは、垂直配向のための高電圧印加時間（第１の段階の期間）をＮ_１、無印加部の時間（第２の段階の期間）をＮ_２、ＦＣ状態への遷移のための電圧印加時間（第３の段階の期間）をＮ_３、線順次駆動における１選択時間をＮ_４とする。

データの書き換えを必要とする場合には、ＭＰＵから設定レジスタ３７に表示書き換えの指示がなされる。設定レジスタ３７に表示書き換え指示が設定されると、比較器３６にＳＴＡＲＴ信号が出力される。

図２５は温度補償回路４０の一構成例を示すブロック図である。温度センサ８１の検出出力は、Ａ−Ｄ変換器４１でディジタル信号に変換され、アドレス変換器４２に与えられる。レジスタ５５には、各温度に対応した第１の段階の期間および第３の段階の期間に関する温度係数が格納されている。また、レジスタ５６には、各温度に対応した第２の段階の期間に関する温度係数が格納されている。そして、レジスタ５７には、各温度に対応したアドレッシング部の期間に関する温度係数が格納されている。各温度係数格納領域は、検出温度に対応したアドレスになっている。

例えば、検出温度が６５℃を越えて７５℃であれば、アドレス変換器４２は、レジスタ５５，５６，５７における７０℃に対応した温度係数ｎ_１、ｎ_２、ｍが格納されているアドレスを出力する。図２５において、７０℃に対応した温度係数ｎ_１、ｎ_２、ｍは、ｎ_１（７０）、ｎ_２（７０）、ｍ（７０）として示されている。

ここで、ｎ_２≧ｎ_１であり、ｎ_２≧ｍである。そして、各レジスタ５５，５６，５７において、温度が低い方の値がより大きな値である。この実施の形態では、最も高い温度に対応した温度係数を「１」としているので、レジスタ５５，５６，５７に格納されている各値は、１以上の値である。

レジスタ５１には、所定温度（この例では７０℃）における第１の段階の長さを示すデータ（Ｔ_１０ｒ）が格納されている。また、レジスタ５２には、所定温度（この例では７０℃）における第２の段階の長さを示すデータ（Ｔ_１１ｒ）が格納されている。そして、レジスタ５３には、所定温度（この例では７０℃）における第３の段階の長さを示すデータ（Ｔ_１２ｒ）が格納されている。また、レジスタ５４には、所定温度（この例では７０℃）におけるアドレッシング部の長さを示すデータ（Ｔ_２ｒ）が格納されている。なお、アドレッシング部の長さを示すデータは、１表示シーケンス全体の長さを示すデータでもよいし、１選択期間を示すデータでもよい。

乗算器６１は、レジスタ５５の出力とレジスタ５１の出力とを乗算して印加時間指示信号を作成する。すなわち、ｎ_１・Ｔ_１０ｒの演算を行って印加時間指示信号を作成する。この印加時間指示信号は、図２４に示す比較器３６が用いるＮ_１（第１の段階：リセット部の長さ）に相当する。乗算器６２は、レジスタ５５の出力とレジスタ５３の出力とを乗算して印加時間指示信号を作成する。

すなわち、ｎ_１・Ｔ_１１ｒの演算を行って印加時間指示信号を作成する。この印加時間指示信号は、図２４に示す比較器３６が用いるＮ_３（第３の段階：フォーカルコニック部の長さ）に相当する。

また、乗算器６３は、レジスタ５６の出力とレジスタ５２の出力とを乗算して印加時間指示信号を作成する。すなわち、ｎ_２・Ｔ_１１ｒの演算を行って印加時間指示信号を作成する。この印加時間指示信号は、図２４に示す比較器３６が用いるＮ_２（第２の段階：無印加部の長さ）に相当する。

そして、乗算器６４は、レジスタ５７の出力とレジスタ５４の出力とを乗算して印加時間指示信号を作成する。すなわち、ｍ・Ｔ_２ｒの演算を行って印加時間指示信号を作成する。この印加時間指示信号は、アドレッシング部の期間の長さＮ_４に相当する。ただし、この例では、Ｎ_４は１選択期間を示す値であるとする。

次に、図２６のタイミング図を参照して動作について説明する。ここでは、ＣＬ−ＬＣを垂直配向させるために必要な液晶印加電圧および線順次駆動におけるオン電圧をＶ_ｒ＋Ｖ_ｃ、ＣＬ−ＬＣをＦＣ状態とＰＬ状態の混在状態に移行させるために必要な液晶印加電圧および線順次駆動におけるオフ電圧をＶ_ｒ−Ｖ_ｃとする。

コントローラ１１は、ＭＰＵ２０から表示開始が指示されるまで初期状態とする。すなわち、ＣＰ信号をローレベルに、ＬＰ信号をローレベルに、Ｍ信号をハイレベルに、ＤＡＴＡをハイレベルに、／ＤＯＦＦ１信号および／ＤＯＦＦ２信号をローレベルに維持する。／ＤＯＦＦ１信号と／ＤＯＦＦ２信号とがともにローレベルであるので、すべての行電極および列電極が電位Ｖ_０である液晶無印加状態となる。また、基準カウンタ３４およびラインカウンタ３５はともに０を保持する。

ＭＰＵ２０から表示開始が指示されると、設定レジスタ３７においてＳＴＡＲＴフラグがセットされ、ＳＴＡＲＴ信号がハイレベルになる。ＳＴＡＲＴ信号がハイレベルになと、比較器３６は、基準カウンタ３４を動作状態にする。基準カウンタ３４は、発振器３３からのクロック（ＣＬＫ）に応じてカウント値を１ずつ増やす。

ラインカウンタ３５の値が０の場合には、基準カウンタ３４は、その値がＮ_４と一致するまでカウントアップする。比較器３６は、基準カウンタ３４のカウント値が偶数の場合にＣＰ信号をハイレベルにし、奇数の場合にはローレベルにして、表示素子のドット数に適合したパルス数分だけＣＰ信号を出力する。この間、ＤＡＴＡはハイレベルであるから、列ドライバ１３の内部レジスタの値は、全てハイレベルになる。

基準カウンタ３４のカウント値がＮ_４と一致すると、比較器３６は、ＣＮＴ信号を１クロック期間ハイレベルにする。このＣＮＴ信号に応じて、基準カウンタ３４は値を０に戻し、ラインカウンタ３５は値を＋１する。また、このとき、ＬＰ信号を１クロック期間ハイレベルにする。よって、列ドライバ１３の内部レジスタの値が列ドライバ１３の出力に反映される。

ラインカウンタ３５の値が１になると、比較器３６は、／ＤＯＦＦ２信号をハイレベルにする。実施の形態１と同様であり、図１１に示す関係から、全ての列電極の電圧レベルがＶ_５（Ｖ_ｒ＋Ｖ_ｃ）となる。また、全ての行電極の電圧レベルはＶ_０であるから、全ての画素に対する液晶印加電圧は（Ｖ_ｒ＋Ｖ_ｃ）となる。すなわち、垂直配向に必要な液晶電圧が全面に印加される。

また、比較器３６は、ＤＡＴＡをローレベルに固定するようなＳＥＬ信号を出力する。セレクタ３９は、そのようなＳＥＬ信号に応じて”０”を選択する。そして、比較器３６は、ＣＰ信号を順次出力して、列ドライバ１３の内部レジスタの値を全てローレベルにする。基準カウンタ３４は、カウント値がＮ_１と一致するまでカウントアップし、カウント値がＮ_１と一致するとカウント値を０に戻す。このとき、ラインカウンタ３５の値が＋１されて２になる。

ラインカウンタ３５の値が「２」になると、比較器３６は、／ＤＯＦＦ２信号をローレベルにして、列ドライバ１３の出力電位をすべてＶ_０にする。よって、液晶印加電圧は０Ｖとなる。次に、基準カウンタ３４は、カウント値がＮ_２と一致するまでカウントアップする。

そして、カウント値がＮ_２と一致すると、基準カウンタ３４のカウント値を０に戻し、ラインカウンタ３５の値を＋１する。ラインカウンタ３５の値が２から３に変化する場合に、比較器３６は、ＬＰ信号を１クロック期間ハイレベルにする。その結果、列ドライバ１３の内部レジスタの値が列ドライバ１３の出力に反映される。

ラインカウンタ３５の値が「３」のときには、比較器３６は、／ＤＯＦＦ２信号をハイレベルにする。このとき、Ｍ信号はハイレベルであり、列ドライバ１３にラッチされているＤＡＴＡはローレベルであるから、図１１に示す関係にもとづいて全ての列電極に対する印加電圧はＶ_３となり、全ての画素に対する液晶印加電圧はＶ_３（Ｖ_ｒ−Ｖ_ｃ）となる。よって、ＦＣ状態に必要な液晶印加電圧が全面に印加される。次いで、基準カウンタ３４は、カウント値がＮ_３と一致するまでカウントアップし、カウント値がＮ_３と一致すると基準カウンタ３４のカウント値が０に戻り、ラインカウンタ３５の値が＋１される。

なお、ラインカウンタ３５の値が「３」の場合に、比較器３６は、ＤＡＴＡとしてメモリ３８からの表示データを選択ようなＳＥＬ信号を出力する。セレクタ３９は、そのようなＳＥＬ信号に応じてメモリ３８からの表示データを選択する状態になる。そして、比較器３６は、ＣＰ信号を順次出力して、列ドライバ１３の内部レジスタに表示データを入れる。

ラインカウンタ３５の値が４になると、比較器３６は、ＬＰ信号を１クロック期間ハイレベルにして、列ドライバ１３の内部レジスタの値を列ドライバ１３の出力に反映させる。また、ＬＰ信号のパルスを包含するようにＦＲ信号を一定期間ハイレベルにし、行ドライバ１２に先頭行からの走査を指示する。

また、比較器３６は、／ＤＯＦＦ１信号をハイレベルに固定する。よって、列ドライバ１２および行ドライバ１３の出力として線順次駆動に必要な電圧が出力される。図２６では、この期間がアドレッシング部として示されている。

比較器３６は、アドレッシング部において、基準カウンタ３４のカウント値が（Ｎ_４／２）より小さい場合はＭ信号をローレベルにし、（Ｎ_４／２）以上であればハイレベルにして、線順次駆動時の液晶印加電圧を交流化させる。また、次の選択行のためにＤＡＴＡとしてメモリ３８の表示データを出力する。ＤＡＴＡは、ＣＰ信号によって列ドライバ１３の内部レジスタに取り込まれる。基準カウンタ３４はカウント値がＮ_４と一致するまでカウントアップし、Ｎ_４と一致すると基準カウンタ３４のカウント値が０に戻され、ラインカウンタ３５の値が＋１される。比較器３６は、ラインカウンタ３５の値が＋１される毎に、ＬＰ信号をパルス出力して、行ドライバ１２に対して次の行の走査を指示するとともに、列ドライバ１３に対して次の表示データの出力を指示する。

ラインカウンタ３５の値が（３＋表示行数）になると、比較器３６は、ＣＰ信号およびＬＰ信号をローレベルにし、ＳＥＬ信号でセレクタ３９に対して「１」のＤＡＴＡを出力するように指示し、Ｍ信号をハイレベルに固定するそして、基準カウンタ３４のカウント値がＮ_４と一致したら、ＣＬＲ信号を１クロック期間ハイレベルにして、基準カウンタ３４およびラインカウンタ３５を０クリアする。また、／ＤＯＦＦ１信号および／ＤＯＦＦ２信号をローレベルにして液晶印加電圧を０Ｖにし、ＳＴＡＲＴフラグをクリアして初期状態に戻る。なお、実施の形態３での表示行数は６０行である。

以上に説明したように、実施の形態３では、従来の液晶駆動装置が取り扱うことができるＭ信号と／ＤＯＦＦ信号とを利用することによって、第１の段階〜第３の段階、すなわち、リセット部、無印加部およびフォーカルコニック部を作成する。したがって、ＩＡＰＴ駆動ドライバを本発明に適用できる。

そして、温度補償回路４０が、温度センサ８１の検出温度に応じた電圧印加時間を決定し、決定された電圧印加時間にもとづいて液晶パネル１０のリセットおよび表示データの書き込みが行われるので、低温時でも、良好な表示品位を維持することができる。

さらに、第２の段階（無印加部）は、第１および第３の段階に比べて、温度低下に応じた電圧印加時間の増加割合を大きくする必要があるが、図２５に示すように、第１および第３の段階に関するレジスタ５５と第２の段階に関するレジスタ５６とを別に設けることによって、第１〜第３の段階の長さを温度に応じた適切な長さに制御することができる。

（例３−１）室温を２５℃にして、液晶パネル１０の全画面を初期化するために、表示シーケンスの開始時に、パネル全体に４０Ｖの電圧を１３．２ｍｓ間印加した。それに続いて、液晶パネル１０に印加される電圧が０Ｖになる無印加時間を１ｍｓ設けた。その後、ＦＣ状態にするための電圧条件として２３Ｖの電圧を３．３ｍｓ間全画素に印加した。そして、線順次駆動を実施した。駆動波形は図９(Ｂ)に示すものを用いた。

表示データを書き込む前の一連の電圧処理によって、液晶パネル１０が若干の残留反射が残るＦＣ状態になったことが確かめられた。また、引き続き線順次駆動によって表示書き込みを行うことによって、以上の条件でテストパターンを表示したところ、残像もなく、高コントラスト比の表示が得られた。

さらに、室温を０℃とした場合に、各電圧印加時間をそれぞれ４倍にした。その場合にも、テストパターンを表示したところ、残像もなく、高コントラスト比の表示が得られた。

（比較例３−１）室温０℃で、例３−１と同じ電圧印加条件（４０Ｖ，１３．２ｍｓ、０Ｖ，１ｍｓ、２３Ｖ，３．３ｍｓ）で液晶パネル１０を駆動した。テストパターンを表示したところ残像が発生した。すなわち、例３−１と同一の駆動条件では、０℃において、残像が多く良好が表示が得られない。また、それぞれの電圧印加時間を例１の場合と同じにして、それぞれの印加電圧値を上げると、所望の表示が得られたが、コントラストが低い表示になってしまった。

（例３−２）室温２５℃で、例３−１における電圧印加条件（４０Ｖ，１３．２ｍｓ、０Ｖ，１ｍｓ、２３Ｖ，３．３ｍｓ）のうち、第１の段階、第３の段階および線順次駆動期間において電圧印加時間を２倍にし、また、第２の段階の電圧印加時間を４倍にし、かつ、それぞれの期間における印加電圧値を例３−１の場合よりも高くした。テストパターンを表示したところ、残像もなく、高コントラストの表示が得られた。さらに、例３−１の０℃の場合の電圧印加条件に比べて書き込み時間を短くすることができた。

（比較例３−２）室温０℃で、例３−１における電圧印加条件（４０Ｖ，１３．２ｍｓ、０Ｖ，１ｍｓ、２３Ｖ，３．３ｍｓ）のうち各電圧印加時間を２倍にした。テストパターンを表示したところ、残像はないもののコントラストの低い表示になってしまった。

上述したように、第１の段階で、それ以前に書き込まれた表示状態を消去するために、ＣＬ−ＬＣの配向状態をＨＯ状態にする。また、第２の段階で、ＣＬ−ＬＣの配向状態をＨＯ状態からＨＧ状態またはＨＧ状態とＰＬ状態の混在状態にする。さらに、第３の段階で、ＨＧ状態またはＨＧ状態とＰＬ状態の混在状態からＦＣ状態またはＦＣ状態とＰＬ状態の混在状態にする。そして、線順次駆動期間で、ＦＣ状態またはＦＣ状態とＰＬ状態の混在状態から所望の表示状態を書き込む。

例３−１より、ＣＬ−ＬＣの温度が低下した場合には、各段階の電圧印加時間を長くすればよいことがわかる。例えば、２５℃から０℃に低下した場合には、電圧印加時間を数倍すれば良好な表示品位を維持することができる。

しかし、各配向状態に変化させるために必要な電圧印加時間は、各段階の間で異なっている。例３−２および比較例３−２から、ＣＬ−ＬＣをＨＯ状態からＨＧ状態またはＨＧ状態とＰＬ状態の混在状態にする第２の段階は、それ以外の段階に比べて、温度低下に応じた電圧印加時間の増加割合を大きくする必要があることがわかる。

第２の段階において、ＨＯ状態から、充分にＨＧ状態またはＨＧ状態とＰＬ状態の混在状態にすることができない場合には、第３の段階において、所望のＦＣ状態またはＦＣ状態とＰＬ状態の混在状態にすることができず、その結果、線順次駆動期間において、本来ＦＣ状態に設定したいオフ時の反射率が上昇しコントラスト比が低下する。

（例３−３）室温５０℃で、例３−１における電圧印加条件（４０Ｖ，１３．２ｍｓ、０Ｖ，１ｍｓ、２３Ｖ，３．３ｍｓ）に対して、それぞれの期間における印加電圧をやや低めに設定して液晶パネル１０を駆動した。テストパターンを表示させたところ、残像もなく、高コントラスト比の表示が得られた。

（例３−４）室温５０℃で、例３−１における電圧印加条件（４０Ｖ，１３．２ｍｓ、０Ｖ，１ｍｓ、２３Ｖ，３．３ｍｓ）に対して、それぞれの電圧印加期間を１／２に設定して液晶パネル１０を駆動した。また、それぞれの期間における印加電圧を例３−１の場合よりもやや低めに設定した、テストパターンを表示させたところ、残像もなく、高コントラスト比の表示が得られた。

以上より、２５℃のときの電圧印加条件を基準に、０℃ときは電圧印加時間を２倍にして、５０℃のときには電圧印加時間を１／２にすれば、２５℃に対して高温または低温になっても良好な表示が得られることがわかる。

なお、表示データを書き込む前の一連の電圧処理（表示リセット）のうち、第１の段階の期間と第３の段階の期間に関して、温度変化に応じた期間増減の倍率は表示データを書き込むときの期間の増減の倍率と同じである。しかし、第２の期間に関しては、温度が低くなった場合、それらの倍率よりも電圧印加期間（０Ｖの電圧印加期間）の倍率を大きくとることが好ましい。

具体的な温度設定については、表示リセットにおける第２の段階の期間を除いた全ての期間（表示リセットと表示データの書き込みの期間）に関して、倍率ｎ（ｔ_ｐ）は（ｔ_ｐ＝温度）、５〜５０の範囲の定数であるＫ_Ａを、下記式３を満たすように設定するとコントラストの高い表示を得ることができた。下記式３において、「＾」の右側は指数を示す。

ｎ（ｔ_ｐ）＝ｎ（２５）×２＾（（２５−ｔ_ｐ）／Ｋ_Ａ） ・・・（３）

また、所定温度を２５℃とすると、任意の温度ｔ_ｐにおける表示データに対応した電圧条件にもとづいて各画素に電圧を印加する期間（アドレッシング期間）の長さをＴ_２（ｔ_ｐ）としたときに、下記式４の関係を満たすことが好ましい。

Ｔ_２（ｔ_ｐ）＝Ｔ_２（２５）×２＾（（２５−ｔ_ｐ）／Ｋ_Ｂ） ・・・（４）

Ｋ_Ｂは使用するＣＬ−ＬＣに応じて設定される定数であり。５〜５０の範囲に設定することが好ましい。Ｋ_ＡとＫ_Ｂはおよそ２５にすることが好ましい。

さらに、第２の段階は印加電圧０Ｖの状態であるから、所定の温度でその期間をあらかじめ長い期間に設定しておけば、温度によって、全ての段階の期間を一律に設定することができる。かつ、電圧振幅を調整することもなく、各温度において高速の表示を行うことができた。

次に、ＣＬ−ＬＣＤをＨＧ状態またはＰＬ状態でリセットを行う参考例について説明する。図２７に駆動波形のタイミングチャートを、図２８に駆動回路のうちの信号変換回路のブロック図を、図２９に信号変換回路の動作のタイミングチャートを示す。回路構成と動作に関し、上記の発明の実施の形態１、２および３と多くの点で共通する。本参考例で必要とする電圧パルスを発生するように、図１６の回路構成および図１７の動作タイミングを変更することで達成できる。

すなわち、例１−１の液晶パネルに図２７の駆動波形で表示を行った。液晶パネル全体に４０Ｖの電圧を１３．３ｍｓ印加し、それに引き続いて、無電圧時間を１ｍｓ設けた。続いて、線順次駆動を行ったｖ。選択時には、オン表示（ＰＬ状態）では、Ｖ_ｒ＋Ｖ_ｃの電圧が印加され、オフ表示（ＦＣ状態）では、Ｖ_ｒ−Ｖ_ｃの電圧が印加された。Ｖ_ｒ＝３５Ｖ，Ｖ_ｃ＝５Ｖとした。また、行電極の選択時間を３．３ｍｓにした。テストパターンを表示した結果、残像もなく高コントラスト比の表示が得られた。

（例４）上記の発明の実施の形態１、２、３および参考例のそれぞれを用いて、携帯型の表示装置の一種である電子ブック、ページャーやモバイル型表示装置に使用できる液晶パネルを作成した。行電極と列電極を備えた高精彩なフルドットマトリックスの表示が鮮明に行うことができた。図３０にその表示の一態様を示す。文字が細かくても、充分に読み取ることができた。また、視野角が広く、表示画面の書き換えが違和感なく実行され、見やすい表示品位を達成できた。また、比較的大型の表示画面を用いる公衆表示装置や、電子写真表示装置にも適用できるものであった。

１Ａ，１Ｂ ガラス基板
２Ａ，２Ｂ 電極
３Ａ，３Ｂ 高分子薄膜
４ 液晶組成物
５ 光吸収体
１０ コレステリック液晶パネル（液晶光学素子）
１１ 信号制御回路（コントローラ）
１２ 行ドライバ
１３ 列ドライバ
１４ 信号変換回路
１５ 電源装置
１６ スイッチ回路
２１ ０．５ライン検出回路
２２ 論理和回路
２３ セレクタ
２３Ａ 論理和回路
２４ ダウンカウンタ
２５〜２９ 比較器
３０ スタートフラグ回路
３１ ＤＯＦＦ制御回路
３３ 発振器
３４ 基準カウンタ
３５ ラインカウンタ
３５ 比較器
３７ 設定レジスタ
３８ メモリ
３９ セレクタ
４０ 温度補償回路
８１ 温度センサ

Claims (4)

1. メモリ性コレステリック液晶が備えられた液晶表示装置を駆動する駆動方法において、駆動方法は、各画素に所定の電圧を印加することによって表示状態を初期化し、表示データに対応した電圧条件にもとづいて各画素に電圧を印加する方法であり、所定温度に対してコレステリック液晶の温度が低い場合には、前記所定温度に対応した電圧印加時間よりも電圧印加時間を長くし、前記所定温度に対してコレステリック液晶の温度が高い場合には、前記所定温度に対応した電圧印加時間よりも電圧印加時間を短くする方法であって、
   初期化の期間をＴ _１ とすると、当該期間Ｔ _１ が、コレステリック液晶の配向が電圧印加方向にほぼ平行になるように電圧を印加する第１の段階と、コレステリック液晶をホモジニアスまたはホモジニアスとプレナーの混在状態に移行させるための電圧を印加する第２の段階と、コレステリック液晶をホモジニアスまたはホモジニアスとプレナーの混在状態からフォーカルコニックまたはフォーカルコニックとプレナーの混在状態に移行させるための電圧を印加する第３の段階とを含み、第１の段階、第２の段階、第３の段階の期間をそれぞれＴ _１０ 、Ｔ _１１ 、Ｔ _１２ としたときに、前記所定温度に対してコレステリック液晶の温度が低い場合には、Ｔ _１０ 、Ｔ _１１ 、Ｔ _１２ の長さを、前記所定温度に対して定められているＴ _１０ 、Ｔ _１１ 、 _Ｔ１２ の長さよりも長くすることを特徴とする駆動方法。
2. 単純マトリクス方式の駆動が行われ、メモリ性コレステリック液晶が備えられた液晶表示装置を駆動する駆動方法において、駆動方法は、各画素に所定の電圧を印加することによって表示状態を初期化し、表示データに対応した電圧条件にもとづいて各画素に電圧を印加する方法であり、所定温度に対してコレステリック液晶の温度が低い場合には、前記所定温度に対応した電圧印加時間よりも電圧印加時間を長くし、前記所定温度に対してコレステリック液晶の温度が高い場合には、前記所定温度に対応した電圧印加時間よりも電圧印加時間を短くし、初期化の期間をＴ_１、表示データに対応した電圧条件にもとづいて各画素に電圧を印加する期間をＴ_２とすると、所定温度に対してコレステリック液晶の温度が低い場合には、Ｔ_１、Ｔ_２の長さを、所定温度に対して定められているＴ_１、Ｔ_２の長さよりも長くする方法であって、
   前記初期化の期間Ｔ _１ が、コレステリック液晶の配向が電圧印加方向にほぼ平行になるように電圧を印加する第１の段階と、コレステリック液晶をホモジニアスまたはホモジニアスとプレナーの混在状態に移行させるための電圧を印加する第２の段階と、コレステリック液晶をホモジニアスまたはホモジニアスとプレナーの混在状態からフォーカルコニックまたはフォーカルコニックとプレナーの混在状態に移行させるための電圧を印加する第３の段階とを含み、第１の段階、第２の段階、第３の段階の期間をそれぞれＴ _１０ 、Ｔ _１１ 、Ｔ _１２ としたときに、前記所定温度に対してコレステリック液晶の温度が低い場合には、Ｔ _１０ 、Ｔ _１１ 、Ｔ _１２ の長さを、前記所定温度に対して定められているＴ _１０ 、Ｔ _１１ 、 _Ｔ１２ の長さよりも長くすることを特徴とする駆動方法。
3. 前記所定温度におけるＴ_１０、Ｔ_１１、Ｔ_１２、Ｔ_２をＴ_１０ｒ、Ｔ_１１ｒ、Ｔ_１２ｒ、Ｔ_２ｒとすると、前記所定温度に対してコレステリック液晶の温度が低い場合には、Ｔ_１０、Ｔ_１１、Ｔ_１２、Ｔ_２を、それぞれ、ｎ_１×Ｔ_１０ｒ、ｎ_２×Ｔ_１１ｒ、ｎ_１×Ｔ_１２ｒ、ｍ×Ｔ_２ｒとし、ｎ_２≧ｎ_１で、ｎ_２≧ｍである請求項１または請求項２に記載の駆動方法。
4. 前記所定温度を２５℃とし、Ｋ_Ｂを５〜５０の液晶材料に依存した定数であるとすると、任意の温度ｔ_ｐにおけるＴ_１０、Ｔ_１１、Ｔ_１２、Ｔ_２に関する倍率ｎ（ｔ_ｐ）が下記式４の関係（＾は指数を示す）を満たす請求項３に記載の駆動方法。
   ｎ（ｔ_ｐ）＝ｎ（２５）×２＾（２５−ｔ_ｐ）／Ｋ_Ｂ） ・・・（４）

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