JP4917570B2

JP4917570B2 - 差動増幅回路

Info

Publication number: JP4917570B2
Application number: JP2008140475A
Authority: JP
Inventors: 稔富樫; 弘小泉; 祐輔大友
Original assignee: Nippon Telegraph and Telephone Corp; NTT Inc USA
Current assignee: NTT Inc; NTT Inc USA
Priority date: 2008-05-29
Filing date: 2008-05-29
Publication date: 2012-04-18
Anticipated expiration: 2028-05-29
Also published as: JP2009290516A

Description

本発明は、トランジスタを用いた差動増幅回路に関する。特に、レーザダイオードの駆動に適する差動増幅回路に関する。

図７は、光送信器に用いる従来の差動増幅回路の構成例を示す（特許文献１）。
図において、光送信器のレーザダイオード１００を駆動する差動増幅回路１０１は、差動トランジスタ回路を用いたバッファ回路であり、差動入力端子ＩＮＰ，ＩＮＮを差動トランジスタの各ベースに接続し、各エミッタに電流源を接続し、各コレクタに差動出力端子ＬＤＰ，ＬＤＮを接続する構成である。差動出力端子ＬＤＰ，ＬＤＮは、伝送線路１０２，１０３を介してレーザダイオード１００のアノードとカソードに接続される。
特許第４０６０６９６号公報

従来の差動増幅回路を用いた光送信器では、差動増幅回路と伝送線路との間でインピーダンスが整合しないので、差動増幅回路の出力端で反射が起こり、差動増幅回路の出力が不安定になる問題があった。特に、差動増幅回路の出力電流として50ｍＡ以上の大きな出力電流が必要になる場合、差動増幅回路の出力インピーダンスが低下し、その動作の不安定性が顕著になる問題があった。

本発明は、出力インピーダンスの設定の自由度を増し、50ｍＡ以上の大きな出力電流でも安定に動作することができる差動増幅回路を提供することを目的とする。

本発明は、差動入力端子ＩＮＰ，ＩＮＮから入力する差動信号を増幅し、差動出力端子ＬＤＰのハイレベル出力をレーザダイオードのアノードに接続し、差動出力端子ＬＤＮのローレベル出力をレーザダイオードのカソードに接続する差動増幅回路において、差動入力端子ＩＮＰ，ＩＮＮに第１のバッファ回路を接続し、その差動出力をエミッタフォロワ回路を介して第２のバッファ回路に接続し、第２のバッファ回路の差動出力のうちハイレベル出力を、第１のフィードバック素子を介して第１のバッファ回路のローレベル出力に負帰還接続するとともに差動出力端子ＬＤＰに接続し、第２のバッファ回路の差動出力のうちローレベル出力を、第２のフィードバック素子を介して第１のバッファ回路のハイレベル出力に負帰還接続するとともに差動出力端子ＬＤＮに接続した構成であり、第１のフィードバック素子および第２のフィードバック素子のインピーダンス値により、差動増幅回路の出力インピーダンスが差動出力端子ＬＤＰ，ＬＤＮに接続される伝送線路のインピーダンスに整合するように負帰還による帰還量を個別に設定する。

フィードバック素子は、抵抗素子を用いて構成してもよい。また、フィードバック素子は、抵抗素子と容量素子の並列回路に抵抗素子を直列接続して構成してもよい。

第２のバッファ回路の負荷は、抵抗素子、またはインダクタ素子、または抵抗素子とインダクタ素子の直列回路で構成してもよい。第１のバッファ回路および第２のバッファ回路の少なくとも一方にピーキング容量を接続した構成としてもよい。

第１のバッファ回路および第２のバッファ回路の少なくとも一方が反転バッファ回路としてもよい。

本発明の差動増幅回路は、第１のバッファ回路の後段に、エミッタフォロワ回路、第２のバッファ回路およびフィードバック素子を用いて負帰還をかけるフィードバック回路を接続し、差動増幅回路の出力インピーダンスが差動出力端子ＬＤＰ，ＬＤＮに接続される伝送線路のインピーダンスに整合するように、負帰還による帰還量を適宜設定することにより、差動増幅回路の出力端での反射を抑え、出力を安定化させることができる。

また、負帰還を構成することにより、差動増幅回路の帯域幅を拡大することができるので、高速動作での安定性を増すことができる。

（第１の実施形態）
図１は、本発明の差動増幅回路の第１の実施形態を示す。
図において、本実施形態の差動増幅回路は、差動入力端子ＩＮＰ，ＩＮＮと差動出力端子ＬＤＰ，ＬＤＮとの間に第１のバッファ回路１１、エミッタフォロワ（以下「ＥＦ」という）回路１２、第２のバッファ回路１３を順次接続し、第２のバッファ回路１３の出力と第１のバッファ回路１１の出力（ＥＦ回路１２の入力）とをフィードバック素子１４，１５を介して負帰還接続した構成である。すなわち、本実施形態の差動増幅回路は、従来の第１のバッファ回路１１の後段に、ＥＦ回路１２、第２のバッファ回路１３およびフィードバック素子１４，１５からなるフィードバック回路を接続した構成である。差動出力端子ＬＤＰ，ＬＤＮには、図示しない伝送線路を介してレーザダイオード１００のアノードとカソードが接続される。

差動増幅回路の差動入力端子ＩＮＰ，ＩＮＮは、第１のバッファ回路１１の第１入力端子および第２入力端子に接続される。第１のバッファ回路１１の第１出力端子および第２出力端子は、ＥＦ回路１２の第１入力端子および第２入力端子に接続される。ＥＦ回路１２の第１出力端子および第２出力端子は、第２のバッファ回路１３の第１入力端子および第２入力端子に接続される。第２のバッファ回路１３の第１出力端子および第２出力端子は、差動増幅回路の差動出力端子ＬＤＰ，ＬＤＮに接続されるとともに、第１出力端子はフィードバック素子１４を介して第１のバッファ回路１１の第２出力端子に接続され、第２出力端子はフィードバック素子１５を介して第１のバッファ回路１１の第１出力端子に接続される。

ここで、第１入力端子および第１出力端子は入出力される信号がハイレベルＨとし、第２入力端子および第２出力端子は入出力される信号がローレベルＬとすると、第２のバッファ回路１３の第１出力端子（Ｈ）を第１のバッファ回路１１の第２の出力端子（Ｌ）にフィードバックし、第２のバッファ回路１３の第２出力端子（Ｌ）を第１のバッファ回路１１の第１の出力端子（Ｈ）にフィードバックする。

本実施形態の差動増幅回路の出力インピーダンスは、特にフィードバック素子１４，１５のインピーダンス値に依存する。したがって、差動増幅回路の出力インピーダンスが差動出力端子ＬＤＰ，ＬＤＮに接続される伝送線路のインピーダンスに整合するように、負帰還の帰還量を適宜設定すれば、差動増幅回路の出力端での反射を抑え、出力を安定化させることができる。フィードバック素子１４，１５としては、例えば図２(1) に示すように抵抗ＲＦを用いることができる。また、図２(2) に示すように、抵抗ＲＦ１と容量ＣＦの並列回路に抵抗ＲＦ２を直列接続した回路を用いてもよい。

図３(1) は、フィードバック素子１４，１５として抵抗ＲＦを用いた実施形態の差動増幅回路におけるパラメータＳ22の周波数特性のシミュレーション結果を示す。抵抗ＲＦの抵抗値は、伝送線路のインピーダンスに整合する値を設定した。図３(2) は、図７に示す従来の差動増幅回路におけるパラメータＳ22の周波数特性のシミュレーション結果を示す。ここで、パラメータＳ22は、差動増幅回路の特性を示すＳパラメータの１つであり、出力端での反射量を示す。具体的には、
Ｓ22＝（出力端での反射電力／出力端への入射電力)^1/2
で表される。

従来の差動増幅回路では、周波数0.05〜10ＧHzにおけるＳ22の最大値は、図３(2) に示すように10ＧHzで−3.9dB であった。一方、本実施形態の差動増幅回路では、同周波数帯でＳ22の最大値は、図３(1) に示すように 8.5ＧHzで−7.4dB であり、従来構成に比べて 3.5dB小さいＳ22が得られ、出力端での反射が小さくなっていることがわかる。これは、ＥＦ回路１２と第２のバッファ回路１３とフィードバック素子１４，１５からなるフィードバック回路により、差動増幅回路の出力インピーダンス特性を最適化できるためである。

図４は、第２のバッファ回路１３の構成例を示す。
図４(1) は、差動トランジスタＱ１，Ｑ２のコレクタに差動出力端子ＬＤＰ，ＬＤＮを接続する構成において、各コレクタに接続される負荷として抵抗ＲＬＰ，ＲＬＮを用いた構成例を示す。

図４(2) は、差動トランジスタＱ１，Ｑ２のコレクタに差動出力端子ＬＤＰ，ＬＤＮを接続する構成において、各コレクタに接続される負荷としてインダクタＬＬＰ，ＬＬＮを用いた構成例を示す。

図４(3) は、差動トランジスタＱ１，Ｑ２のコレクタに差動出力端子ＬＤＰ，ＬＤＮを接続する構成において、各コレクタに接続される負荷として抵抗ＲＬＰ，ＲＬＮとインダクタＬＬＰ，ＬＬＮの直列回路を用いた構成例を示す。なお、抵抗とインダクタの接続順番を入れ替えてもよい。

図５は、第２のバッファ回路１３の構成例を示す。なお、第１のバッファ回路１１においても同様である。

図５(1) は、図４(1) の構成において、各エミッタにエミッタ抵抗ＲＥＰ，ＲＥＮを接続した構成例を示す。図４(2),(3) の構成において、各エミッタにエミッタ抵抗ＲＥＰ，ＲＥＮを接続してもよい。

図５(2) は、図４(1) の構成において、各エミッタにエミッタ抵抗ＲＥＰ，ＲＥＮを接続し、各エミッタ間にピーキング容量ＣＰを接続した構成例を示す。図４(2),(3) の構成において、同様の構成としてもよい。

図５(3) は、図４(1) の構成において、各エミッタにエミッタ抵抗ＲＥＰ，ＲＥＮおよびピーキング容量ＣＰＰ，ＣＰＮの並列回路を接続し、さらに必要に応じて各エミッタ間にピーキング容量ＣＰを接続した構成例を示す。図４(2),(3) の構成において、同様の構成としてもよい。

なお、図５(2),36) に示す構成例のピーキング容量ＣＰ，ＣＰＰ，ＣＰＮと、図４(2),(3) に示す各コレクタに接続されるインダクタＬＬＰ，ＬＬＮは、ともにバッファ回路の立ち上がり時間および立ち下がり時間（遅延時間）を減少させる機能を有する。

（第２の実施形態）
図６は、本発明の差動増幅回路の第２の実施形態を示す。
図６(1) の構成は、第１の実施形態における第１のバッファ回路１１を反転バッファ回路２１に置き換えたものであり、第１入力端子から第１出力端子へ入出力される信号がハイレベルＨからローベレルＬになり、第２入力端子から第２出力端子へ入出力される信号がローレベルＬからハイレベルＨになる。ＥＦ回路１２、第２のバッファ回路１３およびフィードバック素子１４，１５からなるフィードバック回路による負帰還構成は、第２のバッファ回路１３の第１出力端子（Ｌ）を反転バッファ回路２１の第２の出力端子（Ｈ）に接続し、第２のバッファ回路１３の第２出力端子（Ｈ）を反転バッファ回路２１の第１の出力端子（Ｌ）に接続する。

図６(2) の構成は、第１の実施形態における第２のバッファ回路１３を反転バッファ回路２２に置き換えたものであり、第１入力端子から第１出力端子へ入出力される信号がハイレベルＨからローベレルＬになり、第２入力端子から第２出力端子へ入出力される信号がローレベルＬからハイレベルＨになる。ＥＦ回路１２、反転バッファ回路２２およびフィードバック素子１４，１５からなるフィードバック回路による負帰還構成は、反転バッファ回路２２の第１出力端子（Ｌ）を第１のバッファ回路１１の第１の出力端子（Ｈ）に接続し、反転バッファ回路２２の第２出力端子（Ｈ）を第１のバッファ回路１１の第２の出力端子（Ｌ）に接続する。

図６(3) の構成は、第１の実施形態における第１のバッファ回路１１を反転バッファ回路２１に置き換え、第２のバッファ回路１３を反転バッファ回路２２に置き換えたものであり、それぞれ第１入力端子から第１出力端子へ入出力される信号がハイレベルＨからローベレルＬになり、第２入力端子から第２出力端子へ入出力される信号がローレベルＬからハイレベルＨになる。ＥＦ回路１２、反転バッファ回路２２およびフィードバック素子１４，１５からなるフィードバック回路による負帰還構成は、反転バッファ回路２２の第１出力端子（Ｈ）を反転バッファ回路２１の第１の出力端子（Ｈ）に接続し、反転バッファ回路２２の第２出力端子（Ｌ）を反転バッファ回路１１の第２の出力端子（Ｈ）に接続する。

なお、以上の回路構成はバイポーラトランジスタを用いて説明したが、ＣＭＯＳトランジスタを用いても同様に構成することができる。その場合には、エミッタフォロワ（ＥＦ）回路は、ソースフォロワ回路に呼ばれる。

本発明の差動増幅回路の第１の実施形態を示す図。フィードバック素子１４，１５の構成例を示す図。パラメータＳ22の周波数特性のシミュレーション結果。第２のバッファ回路１３の構成例を示す図。第２のバッファ回路１３の構成例を示す図。本発明の差動増幅回路の第２の実施形態を示す図。光送信器に用いる従来の差動増幅回路の構成例を示す図。

符号の説明

１１第１のバッファ回路
１２エミッタフォロワ（ＥＦ）回路
１３第２のバッファ回路
１４，１５フィードバック素子
２１，２２反転バッファ回路
１００レーザダイオード
１０１差動増幅回路
１０２，１０３伝送線路

Claims

差動入力端子ＩＮＰ，ＩＮＮから入力する差動信号を増幅し、差動出力端子ＬＤＰのハイレベル出力をレーザダイオードのアノードに接続し、差動出力端子ＬＤＮのローレベル出力をレーザダイオードのカソードに接続する差動増幅回路において、
前記差動入力端子ＩＮＰ，ＩＮＮに第１のバッファ回路を接続し、その差動出力をエミッタフォロワ回路を介して第２のバッファ回路に接続し、第２のバッファ回路の差動出力のうちハイレベル出力を、第１のフィードバック素子を介して前記第１のバッファ回路のローレベル出力に負帰還接続するとともに前記差動出力端子ＬＤＰに接続し、第２のバッファ回路の差動出力のうちローレベル出力を、第２のフィードバック素子を介して前記第１のバッファ回路のハイレベル出力に負帰還接続するとともに前記差動出力端子ＬＤＮに接続した構成であり、
前記第１のフィードバック素子および前記第２のフィードバック素子のインピーダンス値により、差動増幅回路の出力インピーダンスが前記差動出力端子ＬＤＰ，ＬＤＮに接続される伝送線路のインピーダンスに整合するように前記負帰還による帰還量を個別に設定する
ことを特徴とする差動増幅回路。
請求項１に記載の差動増幅回路において、
前記フィードバック素子は抵抗素子を用いて構成されることを特徴とする差動増幅回路。
請求項１に記載の差動増幅回路において、
前記フィードバック素子は、抵抗素子と容量素子の並列回路に抵抗素子を直列接続して構成されることを特徴とする差動増幅回路。
請求項１に記載の差動増幅回路において、
前記第２のバッファ回路の負荷は、抵抗素子、またはインダクタ素子、または抵抗素子とインダクタ素子の直列回路で構成されることを特徴とする差動増幅回路。
請求項１に記載の差動増幅回路において、
前記第１のバッファ回路および前記第２のバッファ回路の少なくとも一方にピーキング容量を接続した構成であることを特徴とする差動増幅回路。
請求項１に記載の差動増幅回路において、
前記第１のバッファ回路および前記第２のバッファ回路の少なくとも一方が反転バッファ回路である
ことを特徴とする差動増幅回路。