JP4913372B2 - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 87
- 239000010410 layer Substances 0.000 claims description 130
- 239000000758 substrate Substances 0.000 claims description 45
- 239000012790 adhesive layer Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 238000007789 sealing Methods 0.000 claims description 6
- 239000010408 film Substances 0.000 description 74
- 239000010953 base metal Substances 0.000 description 24
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 229910052802 copper Inorganic materials 0.000 description 14
- 239000010949 copper Substances 0.000 description 14
- 229910000679 solder Inorganic materials 0.000 description 13
- 229920005989 resin Polymers 0.000 description 12
- 239000011347 resin Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 11
- 229920001187 thermosetting polymer Polymers 0.000 description 11
- 239000003822 epoxy resin Substances 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 229920000647 polyepoxide Polymers 0.000 description 9
- 238000007747 plating Methods 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 239000009719 polyimide resin Substances 0.000 description 5
- 239000011889 copper foil Substances 0.000 description 4
- 239000004744 fabric Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000003825 pressing Methods 0.000 description 4
- 238000007650 screen-printing Methods 0.000 description 4
- 239000002245 particle Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 239000003365 glass fiber Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229920002577 polybenzoxazole Polymers 0.000 description 2
- 239000012779 reinforcing material Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229920002313 fluoropolymer Polymers 0.000 description 1
- 239000004811 fluoropolymer Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/732—Location after the connecting process
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Description
この発明は半導体装置に関する。 The present invention relates to a semiconductor device.
従来の半導体装置には、半導体基板のサイズ外にも接続端子としての半田ボールを備えるため、上面に複数の接続パッドを有する半導体基板の下面をベース板の上面に絶縁性接着層を介して接着し、半導体基板の上面およびその周囲におけるベース板の上面に絶縁層を設け、絶縁層の上面に上層配線を半導体基板の接続パッドに接続させて設け、上層配線の接続パッド部を除く部分をオーバーコート膜で覆い、上層配線の接続パッド部上に半田ボールを設けたものがある(例えば、特許文献1参照)。 Since conventional semiconductor devices include solder balls as connection terminals in addition to the size of the semiconductor substrate, the lower surface of the semiconductor substrate having a plurality of connection pads on the upper surface is bonded to the upper surface of the base plate via an insulating adhesive layer. Then, an insulating layer is provided on the upper surface of the semiconductor substrate and the upper surface of the base plate around the semiconductor substrate, and the upper layer wiring is provided on the upper surface of the insulating layer so as to be connected to the connection pads of the semiconductor substrate. There is one in which a solder ball is provided on a connection pad portion of an upper wiring (see, for example, Patent Document 1).
ところで、上記のような半導体装置において、上面に複数の接続パッドを有する半導体基板の代わりに、SOI(silicon on insulator)と呼ばれるもので、半導体基板上に絶縁膜を設け、絶縁膜上に薄膜トランジスタを形成してなるSOI集積回路部を設けた構造のSOI基板を用いることが考えられる。この場合、半導体基板の電位の安定化を図るために、半導体基板の下面はグランド電位とする必要がある。 By the way, in the semiconductor device as described above, instead of a semiconductor substrate having a plurality of connection pads on the upper surface, it is called SOI (silicon on insulator), an insulating film is provided on the semiconductor substrate, and a thin film transistor is provided on the insulating film. It is conceivable to use an SOI substrate having a structure in which a formed SOI integrated circuit portion is provided. In this case, in order to stabilize the potential of the semiconductor substrate, the lower surface of the semiconductor substrate needs to be a ground potential.
しかしながら、上記のような半導体装置では、半導体基板の下面をベース板の上面に絶縁性接着層を介して接着しているだけであるので、SOI基板を用いる場合には、その半導体基板の下面をグランド電位とするための技術を開発する必要がある。 However, in the semiconductor device as described above, since the lower surface of the semiconductor substrate is merely bonded to the upper surface of the base plate via an insulating adhesive layer, when the SOI substrate is used, the lower surface of the semiconductor substrate is It is necessary to develop a technology for achieving the ground potential.
そこで、この発明は、SOI基板のようにグランド電位にする必要がある半導体基板を確実にグランド電位に接続することができる半導体装置を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device that can reliably connect a semiconductor substrate that needs to be at a ground potential, such as an SOI substrate, to the ground potential.
この発明は、上記目的を達成するため、表面に複数の円錐形状の突起電極が形成されたグランド接続用導電層を有するベース部材の表面と、一面に集積回路が形成された半導体構成体の半導体基板の他面とを、絶縁性接着層により接着すると共に、前記突起電極が前記半導体基板の他面に接続され、前記グランド接続用導電層と前記半導体基板の他面とが電気的に接続されることを特徴とするものである。 In order to achieve the above object, the present invention provides a semiconductor of a semiconductor structure in which an integrated circuit is formed on the surface of a base member having a ground connection conductive layer on which a plurality of conical protruding electrodes are formed. and another surface of the substrate, along with adhered with an insulating adhesive layer, said protruding electrode is connected to said other surface of the semiconductor substrate, and the ground connecting conductive layer and the other surface of the semiconductor substrate are electrically connected and it is characterized in the Turkey.
この発明によれば、一面に集積回路が形成された半導体構成体の他面とベース部材のグランド接続用導電層との間に両者を電気的に接続する上下導通部材を介在させているので、半導体構成体のSOI基板のようにグランド電位にする必要がある半導体基板を確実にグランド電位に接続することができる。 According to this invention, since the vertical conduction member that electrically connects both is interposed between the other surface of the semiconductor structure in which the integrated circuit is formed on one surface and the ground connection conductive layer of the base member, A semiconductor substrate that needs to be at a ground potential, such as an SOI substrate of a semiconductor structure, can be reliably connected to the ground potential.
(第1実施形態)
図1はこの発明の第1実施形態としての半導体装置の断面図を示す。この半導体装置は平面方形状のベース板1を備えている。ベース板1は、例えば、通常、プリント基板用として用いられる材料であればよく、一例を挙げれば、ガラス布、ガラス繊維等からなる基材にエポキシ系樹脂やポリイミド系樹脂等の熱硬化性樹脂を含浸させたものからなっている。ベース板1の上面には銅箔からなるべたパターンのグランド層(グランド接続用導電層)2が設けられている。
(First embodiment)
FIG. 1 is a sectional view of a semiconductor device as a first embodiment of the present invention. This semiconductor device includes a
グランド層2の上面には、ベース板1のサイズよりもある程度小さいサイズの平面方形状の半導体構成体3の下面がダイボンド材からなる絶縁性接着層4を介して接着されている。この場合、半導体構成体3の下側におけるグランド層2の上面の所定の複数箇所には金属ペーストや銅等からなる突起電極(上下導通部材)5が設けられている。突起電極5は、絶縁性接着層4を貫通して半導体構成体3の下面に当接されている。
On the upper surface of the
半導体構成体3は、一般的にはCSP(chip size package)と呼ばれるものであり、SOI基板6を備えている。SOI基板6は、平面方形状のシリコン基板(半導体基板)7の上面に酸化シリコン等からなる絶縁膜8が設けられ、絶縁膜8の上面に薄膜トランジスタを形成してなるSOI集積回路部9が設けられた構造となっている。この場合、SOI集積回路部9の薄膜トランジスタのソース領域またはドレイン領域の一方は、絶縁膜8に設けられた導通部(図示せず)を介してシリコン基板7に接続されている。また、シリコン基板7の下面は、絶縁性接着層4を介してグランド層2の上面に接着され、且つ、突起電極(上下導通部材)5を介してグランド層2の上面に電気的に接続されている。
The
SOI集積回路部9の上面周辺部にはアルミニウム系金属等からなる複数の接続パッド10がSOI集積回路部9に接続されて設けられている。接続パッド10の上面中央部を除くSOI集積回路部9の上面には酸化シリコン等からなる絶縁膜11が設けられ、接続パッド10の上面中央部は絶縁膜11に設けられた開口部12を介して露出されている。
A plurality of
絶縁膜11の上面にはポリイミド系樹脂等からなる保護膜13が設けられている。この場合、絶縁膜11の開口部12に対応する部分における保護膜13には開口部14が設けられている。保護膜13の上面には銅等からなる下地金属層15が設けられている。下地金属層15の上面全体には銅からなる配線16が設けられている。下地金属層15を含む配線16の一端部は、保護膜13および絶縁膜11の開口部14、12を介して接続パッド10に接続されている。
A
配線16の接続パッド部上面には銅からなる柱状電極(外部接続用電極)17が設けられている。配線16を含む保護膜13の上面にはエポキシ系樹脂等からなる封止膜18がその上面が柱状電極17の上面と面一となるように設けられている。
A columnar electrode (external connection electrode) 17 made of copper is provided on the upper surface of the connection pad portion of the
半導体構成体3の周囲におけるグランド層2の上面には方形枠状の絶縁層21が設けられている。絶縁層21は、例えば、ポリイミド系樹脂、ポリベンゾオキサゾール(PBO)、ベンゾシクロブテン(BCB)、エポキシ系樹脂等の熱硬化性樹脂中にシリカフィラー等の無機材料からなる補強材を分散させたものからなっている。
A rectangular frame-like
半導体構成体3および絶縁層21の上面には上層絶縁膜22がその上面を平坦とされて設けられている。上層絶縁膜22は、例えば、ガラス布、ガラス繊維、フッ素ポリマー等の3次元ポリマー等からなる基材にエポキシ系樹脂やポリイミド系樹脂等の熱硬化性樹脂を含浸させたもの、あるいは、エポキシ系樹脂等の熱硬化性樹脂のみからなっている。半導体構成体3の柱状電極17の上面中央部に対応する部分における上層絶縁膜22には開口部23が設けられている。
An upper
上層絶縁膜22の上面には銅等からなる上層下地金属層24が設けられている。上層下地金属層24の上面全体には銅からなる上層配線25が設けられている。上層下地金属層24を含む上層配線25の一端部は、上層絶縁膜22の開口部23を介して半導体構成体3の柱状電極17の上面に接続されている。
An upper
上層配線25を含む上層絶縁膜22の上面にはソルダーレジスト等からなる上層オーバーコート膜26が設けられている。上層配線25の接続パッド部に対応する部分における上層オーバーコート膜26には開口部27が設けられている。開口部27内およびその上方には半田ボール28が上層配線25の接続パッド部に接続されて設けられている。複数の半田ボール28は、上層オーバーコート膜26上にマトリクス状に配置されている。
An upper
上層絶縁膜22、絶縁層21、グランド層2およびベース板1の所定の箇所には貫通孔31が設けられている。貫通孔31の内壁面には銅等からなる下地金属層32aと銅層32bとからなる上下導通部32がグランド層2に接続されて設けられている。この場合、上下導通部32の上部はグランド用の上層下地金属層24および上層配線24に接続されている。
Through
上下導通部32の下部は、貫通孔31の周囲におけるベース板1の下面に島状に設けられた下層下地金属層33および下層配線34に接続されている。この場合、下層下地金属層33を含む下層配線34は、島状であるため、上下導通部32以外はどことも電気的に接続されていない。上下導通部32内にはソルダーレジスト等からなる充填材35が充填されている。下層配線34を含むベース板1の下面にはソルダーレジスト等からなる下層オーバーコート膜36が設けられている。
The lower part of the
以上のように、この半導体装置では、半導体構成体3のSOI基板6のシリコン基板7の下面を、突起電極5を介して、ベース板1の上面に設けられたグランド層2に接続し、上層絶縁膜22、絶縁層21、グランド層2およびベース板1に設けられた貫通孔31内に設けられた上下導通部32を介して、グランド層2をグランド用の上層配線25に接続しているので、半導体構成体3のSOI基板6のシリコン基板7の下面をグランド電位とすることができる。
As described above, in this semiconductor device, the lower surface of the
次に、この半導体装置の製造方法の一例について説明する。まず、図2に示すように、図1に示す完成された半導体装置を複数個形成することが可能な面積を有するベース板1を用意する。ベース板1は、限定する意味ではないが、例えば、平面方形状である。ベース板1は、ガラス布等からなる基材にエポキシ系樹脂等の熱硬化性樹脂を含浸させ、熱硬化性樹脂を硬化させてシート状となしたものである。
Next, an example of a method for manufacturing this semiconductor device will be described. First, as shown in FIG. 2, a
この場合、ベース板1の上面には銅箔からなるべたパターンのグランド層2が設けられている。グランド層2の上面の所定の箇所には複数の突起電極5が分散して設けられている。突起電極5は、金属ペーストをスクリーン印刷等により塗布して硬化させることにより形成するようにしてもよく、また銅の無電解メッキあるいは電解メッキにより形成するようにしてもよく、また真空法によりナノ金属粒子をジェットプリントすることにより形成するようにしてもよい。
In this case, a
ここで、一例として、スクリーン印刷により形成すると、突起電極5の形状をほぼ円錐形状とすることができる。すなわち、グランド層2の上面にスクリーン印刷により金属ペーストを塗布した後に、スクリーン版をグランド層2の上面から離間すると、このスクリーン版の離間に伴って、スクリーン版の円形状の開口部内に充填された金属ペーストが持ち上げられ、その粘性によりほぼ円錐形状となり、この状態で硬化させると、ほぼ円錐形状の突起電極が形成される。
Here, as an example, when formed by screen printing, the shape of the protruding
また、半導体構成体3のシリコン基板7の下面に絶縁性接着層4が設けられたものを用意する。この場合、絶縁性接着層4を有する半導体構成体3は、ウエハ状態のシリコン基板7上に絶縁膜8、SOI集積回路部9、接続パッド10、絶縁膜11、保護膜13、下地金属層15、配線16、柱状電極17および封止膜18を形成した後、ウエハ状態のシリコン基板7の下面に、ダイアタッチメントフィルムとして市販されているエポキシ系樹脂やポリイミド系樹脂等のダイボンド材からなる絶縁性接着層4を加熱加圧により半硬化させた状態で固着し、ダイシングにより個片化することにより得られる。ここで、ベース板1の上面に設けられた複数の突起電極5は、いずれも絶縁性接着層4の領域内に配置されるようにする。
Also, a
次に、グランド層2の上面の所定の複数箇所に複数の半導体構成体3のシリコン基板7の下面に固着された絶縁性接着層4を相互に離間させて接着する。ここでの接着は、加熱加圧により、絶縁性接着層4を本硬化させる。この場合、加圧により、グランド層2の上面に設けられた突起電極5が半硬化状態の絶縁性接着層4に相対的に食い込み、シリコン基板7の下面に当接される。このように、突起電極5を半硬化状態の絶縁性接着層4に食い込ませるため、突起電極5の形状としてはほぼ円錐形状である方が好ましい。
Next, the insulating
次に、図4に示すように、半導体構成体3の周囲におけるグランド層2の上面に格子状の絶縁層形成用シート21aをピン等で位置決めしながら配置する。格子状の絶縁層形成用シート21aは、熱硬化性樹脂中に補強材を分散させ、熱硬化性樹脂を半硬化状態にしてシート状となしたものである。次に、半導体構成体3および絶縁層形成用層21aの上面に上層絶縁膜形成用シート22aを配置する。上層絶縁膜形成用シート22aは、ガラス布等にエポキシ系樹脂等の熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となしたものである。
Next, as shown in FIG. 4, a lattice-shaped insulating
次に、一対の加熱加圧板41、42を用いて上下から絶縁層形成用層21aおよび上層絶縁膜形成用シート22aを加熱加圧する。そして、その後の冷却により、半導体構成体3の周囲におけるグランド層2の上面に絶縁層21が形成され、また、半導体構成体3および絶縁層21の上面に上層絶縁膜22が形成される。この場合、上層絶縁膜22の上面は、上側の加熱加圧板41の下面によって押さえ付けられるため、平坦面となる。したがって、上層絶縁膜22の上面を平坦化するための研磨工程は不要である。
Next, the insulating
次に、図5に示すように、レーザビームを照射するレーザ加工により、半導体構成体3の柱状電極17の上面中央部に対応する部分における上層絶縁膜22に開口部23を形成する。また、メカニカルドリルを用いて、上層絶縁膜22、絶縁層21、グランド層2およびベース板1の所定の箇所に貫通孔31を形成する。次に、必要に応じて、開口部23内および貫通孔31内等に発生したエポキシスミア等をデスミア処理により除去する。
Next, as shown in FIG. 5, an
次に、図6に示すように、開口部23を介して露出された柱状電極17の上面を含む上層絶縁膜22の上面全体、ベース板1の下面全体および貫通孔31の内壁面に、銅の無電解メッキにより、上層下地金属層24、下層下地金属層33、下地金属層32aを形成する。次に、上層下地金属層24の上面に上層メッキレジスト膜43をパターン形成し、また、下層下地金属層33の下面に下層メッキレジスト膜44をパターン形成する。この場合、貫通孔31を含む上層配線25形成領域に対応する部分における上層メッキレジスト膜43には開口部45が形成されている。また、貫通孔31を含む下層配線34形成領域に対応する部分における下層メッキレジスト膜44には開口部46が形成されている。
Next, as shown in FIG. 6, copper is applied to the entire upper surface of the upper insulating
次に、下地金属層24、33、32aをメッキ電流路として銅の電解メッキを行なうことにより、上層メッキレジスト膜43の開口部45内の上層下地金属層24の上面に上層配線25を形成し、また、下層メッキレジスト膜44の開口部46内の下層下地金属層33の下面に下層配線34を形成し、さらに、貫通孔31内の下地金属層32aの表面に銅層32bを形成する。
Next, the
次に、両メッキレジスト膜43、44を剥離し、次いで、上層配線25および下層配線34をマスクとして下地金属層24、33の不要な部分をエッチングして除去すると、図7に示すように、上層配線25下にのみ上層下地金属層24が残存され、また、下層配線34上にのみ下層下地金属層33が残存される。この状態では、貫通孔31の内壁面には下地金属層32aと銅層32bとからなる上下導通部32がグランド層2に接続されて形成されている。
Next, both plating resist
次に、図8に示すように、スクリーン印刷法やスピンコーティング法等により、上層配線25を含む上層絶縁膜22の上面にソルダーレジスト等からなる上層オーバーコート膜26を形成し、また、下層配線34を含むベース板1の下面にソルダーレジスト等からなる下層オーバーコート膜36を形成し、同時に、上下導通部32内にソルダーレジスト等からなる充填材35を充填する。この場合、上層配線25の接続パッド部に対応する部分における上層オーバーコート膜26には開口部27が形成されている。
Next, as shown in FIG. 8, an
次に、開口部27内およびその上方に半田ボール28を上層配線25の接続パッド部に接続させて形成する。次に、互いに隣接する半導体構成体3間において、上層オーバーコート膜26、上層絶縁膜22、絶縁層21、グランド層2、ベース板1および下層オーバーコート膜36を切断すると、図1に示す半導体装置が複数個得られる。
Next, a
(参考例)
図9はこの発明の参考例としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、半導体構成体3のシリコン基板7の下面を異方性導電接着剤51を介してグランド層2の上面に接着するとともに電気的に接続した点である。すなわち、異方性導電接着剤51は、詳細には図示していないが、エポキシ系樹脂等の熱硬化性樹脂からなる絶縁性接着剤中に導電性粒子を分散させたものであり、このうちの絶縁性接着剤により、シリコン基板7の下面がグランド層2の上面に接着され、導電性粒子により、シリコン基板7の下面がグランド層2の上面に電気的に接続される。従って、この実施形態では、異方性導電接着剤51に分散して配置された導電性粒子がグランド層2と半導体構成体3の裏面とを電気的に接続する上下導通部材となる。
( Reference example )
FIG. 9 is a sectional view of a semiconductor device as a reference example of the present invention. This semiconductor device differs from the semiconductor device shown in FIG. 1 in that the lower surface of the
(第2実施形態)
図10はこの発明の第2実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、上層絶縁膜および上層配線を2層とした点である。すなわち、第1の上層配線25Aを含む第1の上層絶縁膜22Aの上面には、第1の上層絶縁膜22Aと同じ材料からなる第2の上層絶縁膜22Bが設けられている。第2の上層絶縁膜22Bの上面には第2の上層下地金属層24Bを含む第2の上層配線25Bが設けられている。
( Second Embodiment)
FIG. 10 is a sectional view of a semiconductor device as a second embodiment of the present invention. This semiconductor device differs greatly from the semiconductor device shown in FIG. 1 in that the upper insulating film and the upper wiring have two layers. That is, the second upper
第1の上層下地金属層24Aを含む第2の上層配線25Aの一端部は、第1の上層絶縁膜22Aの開口部23Aを介して半導体構成体3の柱状電極17の上面に接続されている。第2の上層下地金属層24Bを含む第2の上層配線25Bの一端部は、第2の上層絶縁膜22Bの開口部23Bを介して第1の上層配線25Aの接続パッド部上面に接続されている。半田ボール28は、上層オーバーコート膜26の開口部27を介して第2の上層配線25Bの接続パッド部上面に接続されている。
One end of the second
(その他の実施形態)
上記第1実施形態には、互いに隣接する半導体構成体3間において切断したが、これに限らず、2個またはそれ以上の半導体構成体3を1組として切断し、マルチチップモジュール型の半導体装置を得るようにしてもよい。この場合、2個で1組の半導体構成体3は同種、異種のいずれであってもよい。
(Other embodiments)
In the first embodiment, the
また、ベース板1は、銅、アルミニウム、ニッケル、クロム等からなる導電性金属板であってもよい。ベース板1をこのような導電性金属板によって形成した場合には、ベース板1自体にグランド層としての機能を持たせることができるので、上述の銅箔からなるグランド層2は省略してもよい。また、ベース板1をステンレス鋼によって形成し、その上面に銅箔からなるグランド層2を設けるようにしてもよい。
The
さらに、上記各実施形態では、半導体構成体3として、封止膜18を有し、且つ、外部接続用電極としての柱状電極17を有する場合について説明したが、これに限らず、例えば、封止膜18および柱状電極17を有せず、外部接続用電極としての接続パッド部を有する配線16を有するものとしてもよい。この場合、配線16の接続パッド部以外を覆うオーバーコート膜を有するものとしてもよい。
Furthermore, although each said embodiment demonstrated the case where it had the sealing
1 ベース板
2 グランド層
3 半導体構成体
4 絶縁性接着層
5 突起電極
6 SOI基板
7 シリコン基板
8 酸化シリコン膜
9 SOI集積回路部
10 接続パッド
11 絶縁膜
13 保護膜
16 配線
17 柱状電極
18 封止膜
21 絶縁層
22 上層絶縁膜
25 上層配線
26 上層オーバーコート膜
28 半田ボール
31 貫通孔
32 上下導通部
34 下層配線
36 下層オーバーコート膜
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Claims (7)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005218290A JP4913372B2 (en) | 2005-07-28 | 2005-07-28 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005218290A JP4913372B2 (en) | 2005-07-28 | 2005-07-28 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007035989A JP2007035989A (en) | 2007-02-08 |
JP4913372B2 true JP4913372B2 (en) | 2012-04-11 |
Family
ID=37794865
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005218290A Expired - Fee Related JP4913372B2 (en) | 2005-07-28 | 2005-07-28 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4913372B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008288481A (en) * | 2007-05-21 | 2008-11-27 | Casio Comput Co Ltd | Semiconductor device and method for manufacturing the same |
JPWO2010041630A1 (en) * | 2008-10-10 | 2012-03-08 | 日本電気株式会社 | Semiconductor device and manufacturing method thereof |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4379693B2 (en) * | 2003-11-10 | 2009-12-09 | カシオ計算機株式会社 | Semiconductor device and manufacturing method thereof |
-
2005
- 2005-07-28 JP JP2005218290A patent/JP4913372B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007035989A (en) | 2007-02-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080515 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080717 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100729 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101022 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110812 |
|
A711 | Notification of change in applicant |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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|
LAPS | Cancellation because of no payment of annual fees |