JP4906039B2 - Method for manufacturing semiconductor device - Google Patents
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Description
本発明は、結晶性半導体膜で形成される逆スタガ型薄膜トランジスタを有する半導体装置の作製方法に関するものである。 The present invention relates to a method for manufacturing a semiconductor device having an inverted staggered thin film transistor formed of a crystalline semiconductor film.
近年、液晶ディスプレイ(LCD)やELディスプレイに代表されるフラットパネルディスプレイ(FPD)は、これまでのCRTに替わる表示装置として注目を集めている。特にアクティブマトリクス駆動の大型液晶パネルを搭載した大画面液晶テレビの開発は、液晶パネルメーカーにとって注力すべき重要な課題になっている。また、近年液晶テレビジョンに追随し、大画面EL(エレクトロルミネッセンス)テレビジョンの開発も行われている。 In recent years, a flat panel display (FPD) typified by a liquid crystal display (LCD) or an EL display has attracted attention as a display device that replaces a conventional CRT. In particular, the development of large-screen liquid crystal televisions equipped with large liquid crystal panels driven by an active matrix has become an important issue for LCD panel manufacturers to focus on. In recent years, a large screen EL (electroluminescence) television has been developed following the liquid crystal television.
従来の液晶表示装置や発光素子を有する表示装置において、各画素を駆動する半導体素子としてはアモルファスシリコンを用いた薄膜トランジスタ(以下、TFTと示す。)が用いられている(特許文献1) In a conventional liquid crystal display device or a display device having a light emitting element, a thin film transistor (hereinafter referred to as TFT) using amorphous silicon is used as a semiconductor element for driving each pixel (Patent Document 1).
一方、従来の液晶テレビにおいては、視野角特性の限界、液晶材料等が原因の高速動作の限界による画像のぼやけが欠点であったが、近年それを解消する新たな表示モードとして、OCBモードが提案されている(非特許文献1)。
しかしながら、非晶質半導体膜を用いたTFTを直流駆動した場合は、しきい値がずれやすく、それに伴いTFTの特性にバラツキが生じやすい。このため、非晶質半導体膜を用いたTFTを画素のスイッチングに用いた表示装置は、輝度ムラが発生する。このような現象は、対角30インチ以上(典型的には40インチ以上)の大画面TVであるほど顕著であり、画質の低下が深刻な問題である。 However, when a TFT using an amorphous semiconductor film is DC-driven, the threshold value tends to shift, and the TFT characteristics tend to vary accordingly. For this reason, luminance unevenness occurs in a display device in which a TFT using an amorphous semiconductor film is used for pixel switching. Such a phenomenon becomes more conspicuous as the screen TV has a diagonal size of 30 inches or more (typically 40 inches or more), and the deterioration of image quality is a serious problem.
また、LCDの画質を向上させるために高速動作が可能なスイッチング素子が必要とされている。しかしながら、非晶質半導体膜を用いたTFTでは限界がある。例えば、OCBモードの液晶表示装置を実現することが困難となる。 There is also a need for a switching element that can operate at high speed in order to improve the image quality of the LCD. However, a TFT using an amorphous semiconductor film has a limit. For example, it is difficult to realize an OCB mode liquid crystal display device.
また、従来のフォトリソグラフィー工程を用いた逆スタガ型のTFTの形成工程においては、CVD法、PVD法等により基板上全面に成膜された膜上にレジストを塗布し、露光現像して、配線や半導体領域を形成していた。しかしながら、この場合、CVD法、PVD法等により基板上全面に成膜された膜、レジスト等の材料の大部分が無駄になると共に、配線や半導体領域を形成するための工程数が多く、スループットが低下するという問題がある。 Also, in the process of forming a reverse stagger type TFT using a conventional photolithography process, a resist is applied to a film formed on the entire surface of the substrate by CVD, PVD, etc., exposed and developed, and wiring And a semiconductor region was formed. However, in this case, most of the materials such as films and resists formed on the entire surface of the substrate by the CVD method, the PVD method, and the like are wasted, and the number of steps for forming wirings and semiconductor regions is large, and the throughput is increased. There is a problem that decreases.
また、フォトリソグラフィー工程に用いられる露光装置は、大面積基板を一度に露光処理することが困難である。このため、大面積基板を用いた表示装置の作製方法においては、複数の露光回数を必要としていた。このため、隣り合うパターンとの不整合が生じ、歩留まりが低下するという問題がある。この問題は、大型テレビジョンに代表される大型表示装置に対して顕著である。 In addition, it is difficult for an exposure apparatus used in the photolithography process to perform exposure processing on a large area substrate at a time. For this reason, in a method for manufacturing a display device using a large-area substrate, a plurality of exposure times are required. For this reason, there is a problem that inconsistency between adjacent patterns occurs, and the yield decreases. This problem is remarkable for a large display device represented by a large television.
本発明は、このような状況に鑑みなされたものであり、しきい値のずれが生じにくく、高速動作が可能な逆スタガ型のTFTを有する半導体装置の作製方法を提供する。また、スイッチング特性が高く、コントラストがすぐれた表示が可能な表示装置の作製方法を提供する。更には、少ない原料でコスト削減が可能であり、且つ歩留まりが高い半導体装置の作製方法を提供する。 The present invention has been made in view of such a situation, and provides a method for manufacturing a semiconductor device having an inverted staggered TFT that is unlikely to cause a threshold shift and can operate at high speed. In addition, a method for manufacturing a display device with high switching characteristics and capable of display with high contrast is provided. Furthermore, a method for manufacturing a semiconductor device which can reduce cost with a small amount of raw material and has a high yield is provided.
本発明は、耐熱性の高い材料でゲート電極を形成した後、非晶質半導体膜を成膜し、該非晶質半導体膜に触媒元素を添加し加熱して結晶性半導体膜を形成し、該結晶性半導体膜上にドナー型元素又は希ガス元素を有する層、若しくはドナー型元素及び希ガス元素を有する層を形成し加熱して触媒元素を結晶性半導体膜から除いた後、該結晶性半導体膜の一部を用いて半導体領域を形成し、該半導体領域に電気的に接するソース電極及びドレイン電極を形成し、ゲート電極に接続するゲート配線を形成して、逆スタガ型のTFTを形成することを要旨とする。また、上記TFTのソース電極又はドレイン電極に接続する第1の電極を形成し、該第1の電極上に発光物質を含む層、及び第2の電極を形成して表示装置を形成することを要旨とする。 In the present invention, after forming a gate electrode with a material having high heat resistance, an amorphous semiconductor film is formed, a catalytic element is added to the amorphous semiconductor film, and the crystalline semiconductor film is formed by heating. A layer having a donor-type element or a rare gas element or a layer having a donor-type element and a rare gas element is formed over the crystalline semiconductor film and heated to remove the catalytic element from the crystalline semiconductor film, and then the crystalline semiconductor A semiconductor region is formed using part of the film, a source electrode and a drain electrode that are in electrical contact with the semiconductor region, a gate wiring connected to the gate electrode is formed, and an inverted staggered TFT is formed. This is the gist. In addition, a first electrode connected to the source electrode or the drain electrode of the TFT is formed, and a layer containing a light-emitting substance and a second electrode are formed over the first electrode to form a display device. The gist.
また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第1の半導体領域を形成し、前記第1の半導体領域に触媒元素を添加し加熱した後、前記第1の半導体領域上に不純物元素を有する第2の半導体領域を形成し、前記第1の半導体領域及び前記第2の半導体領域を加熱した後、前記第2の半導体領域に接する第1の導電層を液滴吐出法により形成し、前記第1の導電層及び前記第2の半導体領域の一部をエッチングして、第2の導電層及びソース領域及びドレイン領域を形成し、前記第2の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第3の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法である。 According to another aspect of the present invention, a gate electrode is formed on an insulating surface, a gate insulating film is formed on the gate electrode, a first semiconductor region is formed on the gate insulating film, and the first semiconductor After adding a catalytic element to the region and heating, forming a second semiconductor region having an impurity element on the first semiconductor region, heating the first semiconductor region and the second semiconductor region, A first conductive layer in contact with the second semiconductor region is formed by a droplet discharge method, and the first conductive layer and a part of the second semiconductor region are etched to form a second conductive layer and a source. Forming a region and a drain region, forming an insulating film on the second conductive layer, etching a part of the insulating film and the gate insulating film to expose a part of the gate electrode; Drop the third conductive layer connected to the gate electrode A method for manufacturing a semiconductor device, and forming a.
このときの不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた元素である。また、第2の半導体領域に、ヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種を添加してもよい。 The impurity element at this time is an element selected from phosphorus, nitrogen, arsenic, antimony, and bismuth. One or more selected from helium, neon, argon, krypton, and xenon may be added to the second semiconductor region.
また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第1の半導体領域を形成し、前記第1の半導体領域に触媒元素を添加し加熱した後、前記第1の半導体領域上に第1の不純物元素を有する第2の半導体領域を形成し、前記第1の半導体領域及び前記第2の半導体領域を加熱した後、前記第2の半導体領域を除去し、前記第1の半導体領域に接して第2の不純物元素を有する第3の半導体領域を形成し、前記第3の半導体領域に接する第1の導電層を液滴吐出法により形成し、前記第1の導電層及び前記第3の半導体領域の一部をエッチングして、第2の導電層及びソース領域及びドレイン領域を形成し、前記第2の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第3の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法である。 According to another aspect of the present invention, a gate electrode is formed on an insulating surface, a gate insulating film is formed on the gate electrode, a first semiconductor region is formed on the gate insulating film, and the first semiconductor After the catalyst element is added to the region and heated, a second semiconductor region having a first impurity element is formed on the first semiconductor region, and the first semiconductor region and the second semiconductor region are heated. Then, the second semiconductor region is removed, a third semiconductor region having a second impurity element is formed in contact with the first semiconductor region, and a first conductive layer in contact with the third semiconductor region is formed. A layer is formed by a droplet discharge method, and a part of the first conductive layer and the third semiconductor region is etched to form a second conductive layer, a source region, and a drain region; An insulating film is formed on the conductive layer, and the insulating film and the gate are formed. A part of the insulating film is etched to expose a part of the gate electrode, and then a third conductive layer connected to the gate electrode is formed by a droplet discharge method. Is the method.
また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第1の半導体領域を形成し、前記第1の半導体領域に触媒元素を添加し加熱した後、前記第1の半導体領域上に第1の不純物元素を有する第2の半導体領域を形成し、前記第1の半導体領域及び前記第2の半導体領域を加熱した後、前記第2の半導体領域を除去し、前記第1の半導体領域に第2の不純物元素を添加してソース領域及びドレイン領域を形成し、前記ソース領域及びドレイン領域に接する第1の導電層を液滴吐出法により形成し、前記第1の導電層の一部をエッチングして、第2の導電層を形成し、前記第2の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第3の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法である。 According to another aspect of the present invention, a gate electrode is formed on an insulating surface, a gate insulating film is formed on the gate electrode, a first semiconductor region is formed on the gate insulating film, and the first semiconductor After the catalyst element is added to the region and heated, a second semiconductor region having a first impurity element is formed on the first semiconductor region, and the first semiconductor region and the second semiconductor region are heated. Then, the second semiconductor region is removed, a second impurity element is added to the first semiconductor region to form a source region and a drain region, and a first conductive layer in contact with the source region and the drain region is formed. A layer is formed by a droplet discharge method, a part of the first conductive layer is etched to form a second conductive layer, an insulating film is formed on the second conductive layer, and the insulating film And etching a part of the gate insulating film, After exposing a portion of the over gate electrode, a method for manufacturing a semiconductor device, wherein a third conductive layer connected to the gate electrode is formed by a droplet discharge method.
このときの、第1の不純物元素はヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種であり、第2の不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた一種または複数種である。 At this time, the first impurity element is one or more selected from helium, neon, argon, krypton, and xenon, and the second impurity element is one selected from phosphorus, nitrogen, arsenic, antimony, and bismuth. Or multiple types.
また、第1の導電層の一部の上に絶縁材料を吐出して、絶縁膜を形成してもよい。 Alternatively, the insulating film may be formed by discharging an insulating material over part of the first conductive layer.
また、第3の導電層は、3つ以上のゲート電極に接続されている。また、第3の導電層は、2つのゲート電極に接続されていてもよい。 The third conductive layer is connected to three or more gate electrodes. Further, the third conductive layer may be connected to two gate electrodes.
また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第1の半導体領域を形成し、前記第1の半導体領域に触媒元素を添加し加熱した後、前記第1の半導体領域上に不純物元素を有する第2の半導体領域を形成し、前記第1の半導体領域及び前記第2の半導体領域を加熱した後、
前記ゲート電極上に形成された前記ゲート絶縁膜の一部を除去した後、前記ゲート電極上に絶縁膜を液滴吐出法により形成した後、前記ゲート電極に接続する第1の導電層、及び前記絶縁膜と前記第2の半導体領域に接する第2の導電層を液滴吐出法により形成し、前記第1及び第2の導電層及び前記第2の半導体領域の一部をエッチングして、第3及び第4の導電層及びソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法である。
According to another aspect of the present invention, a gate electrode is formed on an insulating surface, a gate insulating film is formed on the gate electrode, a first semiconductor region is formed on the gate insulating film, and the first semiconductor After adding a catalytic element to the region and heating, forming a second semiconductor region having an impurity element on the first semiconductor region, heating the first semiconductor region and the second semiconductor region,
A first conductive layer connected to the gate electrode after removing a part of the gate insulating film formed on the gate electrode, forming an insulating film on the gate electrode by a droplet discharge method; and Forming a second conductive layer in contact with the insulating film and the second semiconductor region by a droplet discharge method, etching the first and second conductive layers and a part of the second semiconductor region; A method for manufacturing a semiconductor device is characterized in that third and fourth conductive layers, a source region, and a drain region are formed.
このとき、不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた元素である。また、第2の半導体領域に、ヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種を添加してもよい。 At this time, the impurity element is an element selected from phosphorus, nitrogen, arsenic, antimony, and bismuth. One or more selected from helium, neon, argon, krypton, and xenon may be added to the second semiconductor region.
また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第1の半導体領域を形成し、前記第1の半導体領域に触媒元素を添加し加熱した後、前記第1の半導体領域上に第1の不純物元素を有する第2の半導体領域を形成し、前記第1の半導体領域及び前記第2の半導体領域を加熱した後、前記第2の半導体領域を除去し、前記第1の半導体領域に接して第2の不純物元素を有する第3の半導体領域を形成し、前記ゲート電極上に形成された前記ゲート絶縁膜の一部を除去した後、前記ゲート電極上に絶縁膜を液滴吐出法により形成した後、前記ゲート電極に接続する第1の導電層、及び前記絶縁膜と前記第3の半導体領域に接する第2の導電層を液滴吐出法により形成し、前記第1及び第2の導電層並びに前記第3の半導体領域の一部をエッチングして、第3及び第4の導電層及びソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法である。 According to another aspect of the present invention, a gate electrode is formed on an insulating surface, a gate insulating film is formed on the gate electrode, a first semiconductor region is formed on the gate insulating film, and the first semiconductor After the catalyst element is added to the region and heated, a second semiconductor region having a first impurity element is formed on the first semiconductor region, and the first semiconductor region and the second semiconductor region are heated. Then, the second semiconductor region is removed, a third semiconductor region having a second impurity element is formed in contact with the first semiconductor region, and the gate insulating film formed on the gate electrode Then, after an insulating film is formed on the gate electrode by a droplet discharge method, the first conductive layer connected to the gate electrode and the insulating film and the third semiconductor region are in contact with each other. Forming a second conductive layer by a droplet discharge method; The first and second conductive layers and a part of the third semiconductor region are etched to form third and fourth conductive layers, a source region, and a drain region. Is the method.
また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第1の半導体領域を形成し、前記第1の半導体領域に触媒元素を添加し加熱した後、前記第1の半導体領域上に第1の不純物元素を有する第2の半導体領域を形成し、前記第1の半導体領域及び前記第2の半導体領域を加熱した後、前記第2の半導体領域を除去し、前記第1の半導体領域に第2の不純物元素を添加してソース領域及びドレイン領域を形成し、前記ゲート電極上に形成された前記ゲート絶縁膜の一部を除去した後、前記ゲート電極上に絶縁膜を液滴吐出法により形成した後、前記ゲート電極に接続する第1の導電層、及び前記絶縁膜と前記第3の半導体領域に接する第2の導電層を液滴吐出法により形成し、前記第1及び第2の導電層並びに前記第3の半導体領域の一部をエッチングして、第3及び第4の導電層を形成することを特徴とする半導体装置の作製方法である。 According to another aspect of the present invention, a gate electrode is formed on an insulating surface, a gate insulating film is formed on the gate electrode, a first semiconductor region is formed on the gate insulating film, and the first semiconductor After the catalyst element is added to the region and heated, a second semiconductor region having a first impurity element is formed on the first semiconductor region, and the first semiconductor region and the second semiconductor region are heated. Then, the second semiconductor region is removed, a second impurity element is added to the first semiconductor region to form a source region and a drain region, and the gate insulating film formed on the gate electrode Then, after an insulating film is formed on the gate electrode by a droplet discharge method, the first conductive layer connected to the gate electrode and the insulating film and the third semiconductor region are in contact with each other. Form the second conductive layer by the droplet discharge method And, wherein the etched portions of the first and second conductive layer and said third semiconductor region, a method for manufacturing a semiconductor device and forming a third and fourth conductive layers.
なお、第1の不純物元素はヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種であり、第2の不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた一種または複数種である。 Note that the first impurity element is one or more selected from helium, neon, argon, krypton, and xenon, and the second impurity element is one or more selected from phosphorus, nitrogen, arsenic, antimony, and bismuth. It is a seed.
また、第1の導電層は、3つ以上のゲート電極に接続されている。また、第1の導電層は、2つのゲート電極に接続されていてもよい。 The first conductive layer is connected to three or more gate electrodes. Further, the first conductive layer may be connected to two gate electrodes.
また、本発明の一は、基板上に第1及び第2のゲート電極を形成し、前記第1及び第2のゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第1の半導体領域を形成し、前記第1の半導体領域に触媒元素を添加し加熱し、前記第1の半導体領域上に第1の不純物元素を有する第2の半導体領域を形成し、前記第1及び第2の半導体領域を加熱した後、前記第1の半導体領域をエッチングして、第3及び第4の半導体領域を形成し、前記第2の半導体領域をエッチングして、第5及び第6の半導体領域を形成し、前記第3及び第5の半導体領域を第1のマスクで覆い、かつ前記第6の半導体領域の一部を第2のマスクで覆って第2の不純物元素を添加し、前記第5及び第6の半導体領域上に、液滴吐出法により第1及び第2の導電層を形成した後、前記第1及び第2の導電層をエッチングして第3及び第4の導電層を形成し、前記第5の半導体領域の一部、及び前記第6の半導体領域で前記第2のマスクで覆われた領域をエッチングしてソース領域及びドレイン領域を形成し、前記第3及び第4の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第5の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法である。 According to another aspect of the present invention, first and second gate electrodes are formed on a substrate, a gate insulating film is formed on the first and second gate electrodes, and a first insulating film is formed on the gate insulating film. A semiconductor region is formed, a catalytic element is added to the first semiconductor region and heated to form a second semiconductor region having a first impurity element on the first semiconductor region, and the first and first semiconductor regions are formed. After heating the second semiconductor region, the first semiconductor region is etched to form third and fourth semiconductor regions, and the second semiconductor region is etched to obtain fifth and sixth semiconductors. Forming a region, covering the third and fifth semiconductor regions with a first mask, covering a part of the sixth semiconductor region with a second mask, and adding a second impurity element; First and second conductive layers are formed on the fifth and sixth semiconductor regions by a droplet discharge method. After the formation, the first and second conductive layers are etched to form third and fourth conductive layers, and the second semiconductor layer is formed in a part of the fifth semiconductor region and the sixth semiconductor region. The region covered with the mask is etched to form a source region and a drain region, an insulating film is formed on the third and fourth conductive layers, and a part of the insulating film and the gate insulating film is etched. Then, after a part of the gate electrode is exposed, a fifth conductive layer connected to the gate electrode is formed by a droplet discharge method.
また、本発明の一は、基板上に第1及び第2のゲート電極を形成し、前記第1及び第2のゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第1の半導体領域を形成し、前記第1の半導体領域に触媒元素を添加し加熱し、前記第1の半導体領域をエッチングして第2及び第3の半導体領域を形成し、前記第2及び第3の半導体領域それぞれ一部を覆う第1のマスクを形成し、前記第2及び第3の半導体領域に第1の不純物元素を添加し加熱し、前記第2の半導体領域の全て及び前記第3の半導体領域の一部を覆う第2のマスクを形成した後、前記第3の半導体領域に第2の不純物元素を添加し加熱し、前記第1の半導体領域及び前記第2の半導体領域上に第1及び第2の導電層を液滴吐出法により形成した後、前記第1及び第2の導電層をエッチングして第3の導電層及び第4の導電層を形成し、前記第3及び第4の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第5の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法である。
である。
According to another aspect of the present invention, first and second gate electrodes are formed on a substrate, a gate insulating film is formed on the first and second gate electrodes, and a first insulating film is formed on the gate insulating film. A semiconductor region is formed, a catalytic element is added to the first semiconductor region and heated, the first semiconductor region is etched to form second and third semiconductor regions, and the second and third semiconductor regions are formed. A first mask covering a part of each of the semiconductor regions is formed, a first impurity element is added to the second and third semiconductor regions and heated, and all of the second semiconductor regions and the third semiconductor are formed. After forming a second mask that covers a part of the region, a second impurity element is added to the third semiconductor region and heated, and the first semiconductor region and the second semiconductor region are exposed to the first mask. And the second conductive layer are formed by a droplet discharge method, and then the first and second conductive layers are formed. The conductive layer is etched to form a third conductive layer and a fourth conductive layer, an insulating film is formed on the third and fourth conductive layers, and a part of the insulating film and the gate insulating film is formed. A method for manufacturing a semiconductor device is characterized in that after etching is performed to expose part of the gate electrode, a fifth conductive layer connected to the gate electrode is formed by a droplet discharge method.
It is.
なお、第1の不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた一種または複数種であり、第2の不純物元素は、ボロンである。また、第2の半導体領域に、ヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種を添加してもよい。 Note that the first impurity element is one or a plurality selected from phosphorus, nitrogen, arsenic, antimony, and bismuth, and the second impurity element is boron. One or more selected from helium, neon, argon, krypton, and xenon may be added to the second semiconductor region.
また、本発明の一は、絶縁表面上にゲート電極を形成し、前記ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第1の半導体領域を形成し、前記第1の半導体領域に触媒元素を添加し加熱した後、前記第1の半導体領域上に第1の不純物元素を有する第2の半導体領域を形成し、前記第1の半導体領域及び前記第2の半導体領域を加熱した後、前記第2の半導体領域を除去し、前記第1の半導体領域をエッチングして第3の半導体領域及び第4の半導体領域を形成し、前記第4の半導体領域全て及び前記第3の半導体領域の一部を覆う第1のマスクを形成した後、前記第3の半導体領域に第2の不純物元素を添加し、前記第3の半導体領域全て及び前記第4の半導体領域の一部を覆う第2のマスクを形成した後、前記第4の半導体領域に第3の不純物元素を添加し、前記第3の半導体領域及び前記第4の半導体領域上に第1及び第2の導電層を液滴吐出法により形成した後、前記第1及び第2の導電層をエッチングして第3の導電層及び第4の導電層を形成し、前記第3及び第4の導電層上に絶縁膜を形成し、前記絶縁膜及び前記ゲート絶縁膜の一部をエッチングして、前記ゲート電極の一部を露出した後、前記ゲート電極に接続する第5の導電層を液滴吐出法により形成することを特徴とする半導体装置の作製方法である。 According to another aspect of the present invention, a gate electrode is formed on an insulating surface, a gate insulating film is formed on the gate electrode, a first semiconductor region is formed on the gate insulating film, and the first semiconductor After the catalyst element is added to the region and heated, a second semiconductor region having a first impurity element is formed on the first semiconductor region, and the first semiconductor region and the second semiconductor region are heated. Then, the second semiconductor region is removed, the first semiconductor region is etched to form a third semiconductor region and a fourth semiconductor region, and all the fourth semiconductor region and the third semiconductor region are formed. After forming a first mask covering a part of the semiconductor region, a second impurity element is added to the third semiconductor region, and all the third semiconductor region and a part of the fourth semiconductor region are formed. After forming the second mask to cover, the fourth semiconductor A third impurity element is added to the region, and first and second conductive layers are formed on the third semiconductor region and the fourth semiconductor region by a droplet discharge method, and then the first and second conductive layers are formed. The conductive layer is etched to form a third conductive layer and a fourth conductive layer, an insulating film is formed on the third and fourth conductive layers, and a part of the insulating film and the gate insulating film Is etched to expose a part of the gate electrode, and then a fifth conductive layer connected to the gate electrode is formed by a droplet discharge method.
なお、第1の不純物元素はヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種であり、第1の不純物元素はリン、窒素、ヒ素、アンチモン、ビスマスから選ばれた一種または複数種であり、第2の不純物元素は、ボロンである。 Note that the first impurity element is one or more selected from helium, neon, argon, krypton, and xenon, and the first impurity element is one or more selected from phosphorus, nitrogen, arsenic, antimony, and bismuth. The seed and the second impurity element are boron.
また、第1の導電層の一部上に絶縁材料を吐出して絶縁膜を形成してもよい。 Alternatively, the insulating film may be formed by discharging an insulating material over part of the first conductive layer.
また、第1及び第2のマスクは、液滴吐出法で形成してもよい。また感光性材料を吐出または塗布し、感光性材料にレーザ光を照射して露光し現像して形成してもよい。 The first and second masks may be formed by a droplet discharge method. Alternatively, a photosensitive material may be discharged or applied, and the photosensitive material may be irradiated with a laser beam to be exposed and developed.
なお、第5の導電層は、3つ以上のゲート電極に接続されている。また、2つのゲート電極に接続されていてもよい。 Note that the fifth conductive layer is connected to three or more gate electrodes. Further, it may be connected to two gate electrodes.
また、ゲート電極は、絶縁表面上に導電膜を形成し、導電膜上に感光性樹脂を吐出又は塗布し、感光性樹脂の一部にレーザ光を照射してマスクを形成した後、マスクを用いて導電膜をエッチングして形成する。 The gate electrode is formed by forming a conductive film over an insulating surface, discharging or applying a photosensitive resin over the conductive film, irradiating a part of the photosensitive resin with laser light to form a mask, and then applying the mask. And the conductive film is formed by etching.
また、ゲート電極は、耐熱性を有する導電層で形成されている。代表的には、タングステン、モリブデン、ジルコニウム、ハフニウム、ビスマス、ニオブ、タンタル、クロム(Cr)、コバルト、ニッケル、白金、リンを含有する結晶性珪素膜、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛、又は酸化珪素を含む酸化インジウムスズで形成される。 The gate electrode is formed of a heat-resistant conductive layer. Typically, tungsten, molybdenum, zirconium, hafnium, bismuth, niobium, tantalum, chromium (Cr), crystalline silicon film containing cobalt, nickel, platinum, phosphorus, indium tin oxide, zinc oxide, indium zinc oxide, It is formed of zinc oxide added with gallium or indium tin oxide containing silicon oxide.
また、触媒元素は、タングステン、モリブデン、ジルコニウム、ハフニウム、ビスマス、ニオブ、タンタル、クロム、コバルト、ニッケル、及び白金から選ばれる一つ又は複数である。 The catalytic element is one or more selected from tungsten, molybdenum, zirconium, hafnium, bismuth, niobium, tantalum, chromium, cobalt, nickel, and platinum.
また、本発明において、半導体装置としては、半導体素子で構成された集積回路、表示装置、無線タグ、ICタグ、表示装置等が挙げられる。表示装置としては、代表的には液晶表示装置、DMD(Digital Micromirror Device;デジタルマイクロミラーデバイス)、PDP(Plasma Display Panel;プラズマディスプレイパネル)、FED(Field Emission Display;フィールドエミッションディスプレイ)、電気泳動表示装置(電子ペーパー)等の表示装置があげられる。 In the present invention, examples of the semiconductor device include an integrated circuit including a semiconductor element, a display device, a wireless tag, an IC tag, and a display device. As a display device, typically, a liquid crystal display device, DMD (Digital Micromirror Device), PDP (Plasma Display Panel), FED (Field Emission Display), electrophoretic display Examples thereof include display devices such as devices (electronic paper).
なお、本発明において、表示装置としては、表示パネルにコネクター、例えばフレキシブルプリント配線(FPC:Flexible Printed Circuit)もしくはTAB(Tape Automated Bonding)テープもしくはTCP(Tape Carrier Package)が取り付けられたモジュール、TABテープやTCPの先にプリント配線板が設けられたモジュール、または表示素子にCOG(Chip On Glass)方式によりIC(集積回路)やCPUが直接実装されたモジュールも全て表示装置に含むものとする。 In the present invention, as the display device, a connector such as a flexible printed circuit (FPC: Flexible Printed Circuit), a TAB (Tape Automated Bonding) tape, or a TCP (Tape Carrier Package) is attached to the display panel. In addition, a module in which a printed wiring board is provided at the end of a TCP or a module in which an IC (integrated circuit) or a CPU is directly mounted on a display element by a COG (Chip On Glass) method is included in the display device.
また、本発明の一は、上記表示装置を有するテレビジョンであり、代表的にはELテレビジョン又は液晶テレビジョンが挙げられる。 Another embodiment of the present invention is a television including the above display device, which is typically an EL television or a liquid crystal television.
本発明により、結晶性半導体膜で形成される逆スタガ型のTFTを形成することができる。本発明の逆スタガ型のTFTは、ゲート電極に耐熱性の高い材料を用いており、また活性化工程、ゲッタリング工程、結晶化工程等の加熱処理を行った後、低抵抗材料を用いてソース配線、ゲート配線等の配線を形成している。このため、結晶性を有し、不純物金属元素が少なく、配線抵抗の低いTFTを形成することが可能である。また、本発明の発光素子を有する表示装置は、絶縁膜上に画素電極を形成することが可能であり、開口率を増加させることが可能である。 According to the present invention, an inverted staggered TFT formed of a crystalline semiconductor film can be formed. The inverted staggered TFT of the present invention uses a material having high heat resistance for the gate electrode, and after performing heat treatment such as an activation process, a gettering process, and a crystallization process, a low resistance material is used. Wiring such as source wiring and gate wiring is formed. Therefore, a TFT having crystallinity, a small amount of impurity metal elements, and low wiring resistance can be formed. In the display device including the light-emitting element of the present invention, a pixel electrode can be formed over the insulating film, and the aperture ratio can be increased.
結晶性半導体膜で形成されるTFTは、非晶質半導体膜で形成される逆スタガ型のTFTと比較して数10〜50倍程度、移動度が高い。また、ソース領域及びドレイン領域には、アクセプタ型元素又はドナー型元素に加え、触媒元素をも含む。このため、半導体領域との接触抵抗の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な発光素子を有する表示装置を作製することが可能である。代表的には、OCBモードのような応答速度が速く且つ高視野角な表示が可能な液晶表示装置を製造することが可能である。 A TFT formed of a crystalline semiconductor film has a mobility of several tens to 50 times higher than that of an inverted stagger type TFT formed of an amorphous semiconductor film. Further, the source region and the drain region contain a catalytic element in addition to the acceptor element or the donor element. For this reason, a source region and a drain region having low contact resistance with the semiconductor region can be formed. As a result, a display device including a light-emitting element that requires high-speed operation can be manufactured. Typically, it is possible to manufacture a liquid crystal display device that can display with a high response speed and a high viewing angle as in the OCB mode.
また、液晶表示装置や発光素子を有する表示装置の周辺部に、画素領域内のTFTと同時にゲート配線駆動回路を形成することが可能である。このため、小型化された表示装置を作製することが可能である。 In addition, a gate wiring driver circuit can be formed at the same time as the TFT in the pixel region in the periphery of a display device having a liquid crystal display device or a light emitting element. Therefore, a miniaturized display device can be manufactured.
また、非晶質半導体膜で形成されるTFTと比較して、しきい値のずれが生じにくく、TFT特性のバラツキを低減することが可能である。このため、非晶質半導体膜で形成されるTFTをスイッチング素子として用いた表示素子を有する表示装置と比較して、表示ムラを低減することが可能である。 Further, as compared with a TFT formed using an amorphous semiconductor film, a threshold shift is less likely to occur, and variation in TFT characteristics can be reduced. Therefore, display unevenness can be reduced as compared with a display device having a display element using a TFT formed of an amorphous semiconductor film as a switching element.
更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能であり、代表的には6桁以上のON/OFF比を有するTFTを形成することが可能である。このようなTFTを有する表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。 Furthermore, since the gettering process also getters the metal element mixed in the semiconductor film at the film formation stage, it is possible to reduce the off-current, and typically has an ON / OFF ratio of 6 digits or more. It is possible to form a TFT having By providing the switching element of a display device having such a TFT, the contrast can be improved.
また、本発明では、基板全面に薄膜を成膜せずとも、液滴吐出法を用いて所定の場所に薄膜原料やレジストを吐出すればよく、フォトマスクを用いずとも、TFTを形成することができる。このため、スループットや歩留まりを向上させると共に、コストダウンを図ることが可能となる。 In the present invention, a thin film material or a resist may be discharged to a predetermined place using a droplet discharge method without forming a thin film on the entire surface of the substrate, and a TFT can be formed without using a photomask. Can do. For this reason, it is possible to improve throughput and yield and to reduce costs.
さらには、上記の作製工程により形成された発光素子を有する表示装置や液晶表示装置を備えるテレビジョンの、スループットや歩留まりを向上させることが可能であり、低コストで作製することができる。 Furthermore, the throughput and yield of a television set including a display device or a liquid crystal display device each including a light-emitting element formed by the above manufacturing process can be improved, and can be manufactured at low cost.
以下、発明を実施するための最良の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。また、各図面において共通の部分は同じ符号を付して詳しい説明を省略する。 The best mode for carrying out the invention will be described below with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention should not be construed as being limited to the description of the embodiment modes. In the drawings, common portions are denoted by the same reference numerals, and detailed description thereof is omitted.
(実施の形態1)
本実施の形態においては、発光素子を駆動する素子として結晶性半導体膜を有する逆スタガ型のTFTを用いるアクティブマトリクス基板の作製工程を、図1〜図3、図26、及び図51を用いて説明する。本実施の形態では、発光素子を駆動する素子として、スイッチング用のTFTと駆動用のTFTを代表例として示す。図3は、スイッチング用のTFTと駆動用のTFTの断面図及び上面図であり、図1及び図2は、スイッチング用のTFTのゲート電極及びゲート配線の接続部、駆動用のTFT、並びに発光素子を示す断面図である。
(Embodiment 1)
In this embodiment mode, a manufacturing process of an active matrix substrate using an inverted staggered TFT having a crystalline semiconductor film as an element for driving a light emitting element is described with reference to FIGS. 1 to 3, FIG. 26, and FIG. explain. In this embodiment mode, switching TFTs and driving TFTs are shown as representative examples of elements for driving light-emitting elements. FIG. 3 is a cross-sectional view and a top view of a switching TFT and a driving TFT. FIGS. 1 and 2 show a gate electrode and gate wiring connection portion of the switching TFT, a driving TFT, and light emission. It is sectional drawing which shows an element.
図1(A)に示すように、基板101上に第1の導電層102を形成し、第1の導電層上に感光性材料103、104を塗布し乾燥焼成する。次に、感光性材料103、104にレーザ光(以下、レーザビームとも示す。)105、106を照射して、図1(B)に示すような第1のマスク111、112を形成する。
As shown in FIG. 1A, a first
基板101としては、ガラス基板、石英基板、アルミナなどのセラミック等の絶縁物質で形成される基板、シリコンウェハ、金属板等を用いることができる。また、基板101にガラス基板を用いる場合、320mm×400mm、370mm×470mm、550mm×650mm、600mm×720mm、680mm×880mm、1000mm×1200mm、1100mm×1250mm、1150mm×1300mmのような大面積基板を用いることができる。
As the
第1の導電層102は、膜厚500〜1000nmの液滴吐出法、印刷法、電界メッキ法等により所定の領域に形成する。また、PVD法(Physical Vapor Deposition)、CVD法(Chemical Vapor Deposition)、蒸着法等により基板全面に形成しても良い。なお、ここで、液滴吐出法、印刷法、電界メッキ法を用いることにより、所定の領域に形成するため、後のエッチング工程により除去する領域が少なく、原料を削減することが可能である。また、工程数を削減することが可能である。なお、液滴吐出法とは、調製された組成物を、電気信号に応じてノズルから吐出して微少な液滴を作り、所定の位置に付着させる方法である。
The first
第1の導電層102は、高融点材料を用いて形成することが好ましい。高融点材料を用いることにより、後の結晶化工程、ゲッタリング工程、活性化工程等の加熱工程が可能となる。高融点材料としては、タングステン(W)、モリブデン(Mo)、ジルコニウム(Zr)、ハフニウム(Hf)、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)、クロム(Cr)、コバルト(Co)、ニッケル(Ni)、チタン(Ti)、白金(Pt)等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成しても良い。代表的には、基板表面側から窒化タンタル膜及びその上に形成されるタングステン膜、窒化タンタル膜及びその上に形成されるモリブデン、窒化チタン膜及びその上に形成されるタングステン膜、窒化チタン膜及びその上に形成されるモリブデン膜等の積層構造としてもよい。また、リンを含有する珪素膜(非晶質半導体膜、結晶性半導体膜を含む)、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛、又は酸化珪素を含む酸化インジウムスズを用いることもできる。
The first
更には、後の加熱工程が、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプから選ばれた一種または複数種からの輻射により行うLRTA(Lamp Rapid Thermal Anneal)法、窒素やアルゴンなどの不活性気体を加熱媒質として用いるGRTA(Gas Rapid Thermal Anneal)法を用いる場合、短時間による熱処理が可能なため、比較的融点の低いアルミニウム(Al)、銀(Ag)、金(Cu)を用いて第1の導電膜を形成しても良い。このとき、これらの膜の表面に、窒化チタン膜、チタン膜、窒化アルミニウム膜、窒化タンタル膜、窒化珪素膜、窒化酸化珪素膜等のバリア膜を設けることが好ましい。代表的には、チタン膜、窒化チタン膜、アルミニウム膜、及び窒化チタン膜の積層構造や、チタン膜、窒化チタン膜、アルミニウム−シリコン合金膜、及び窒化チタン膜の積層構造等が挙げられる。 Furthermore, the LRTA (Lamp Rapid Thermal Anneal) is performed by radiation from one or more kinds selected from a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high pressure sodium lamp, and a high pressure mercury lamp. In the case of using the GRTA (Gas Rapid Thermal Anneal) method using an inert gas such as nitrogen or argon as a heating medium, heat treatment can be performed in a short time, so that aluminum (Al) and silver (Ag) having a relatively low melting point can be used. The first conductive film may be formed using gold (Cu). At this time, it is preferable to provide a barrier film such as a titanium nitride film, a titanium film, an aluminum nitride film, a tantalum nitride film, a silicon nitride film, or a silicon nitride oxide film on the surface of these films. Typically, a stacked structure of a titanium film, a titanium nitride film, an aluminum film, and a titanium nitride film, a stacked structure of a titanium film, a titanium nitride film, an aluminum-silicon alloy film, and a titanium nitride film can be given.
感光性材料103、104の材料としては、紫外光から赤外光に感光するネガ型感光性材料又はポジ型感光性材料を用いる。感光性材料の代表例としては、エポキシ樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の感光性を示す有機樹脂材料を用いる。また、ベンゾシクロブテン、パリレン、フレア、ポリイミドなどの感光性を示す有機材料等を用いることができる。また、代表的なポジ型感光性樹脂として、ノボラック樹脂と感光剤であるナフトキノンジアジド化合物を有する感光性樹脂が挙げられ、代表的なネガ型感光性樹脂として、上記に示す有機樹脂、ジフェニルシランジオール及び酸発生剤を有する感光性樹脂が挙げられる。ここでは、ネガ型感光性材料を用いる。
As the material of the
次に、感光性材料103、104にレーザビーム直接描画装置を用いてレーザ光105、106を照射する。
Next, the
レーザビーム直接描画装置について、図51を用いて説明する。図51に示すように、レーザビーム直接描画装置1001は、レーザビームを照射する際の各種制御を実行するパーソナルコンピュータ(以下、PCと示す。)1002と、レーザビームを出力するレーザ発振器1003と、レーザ発振器1003の電源1004と、レーザビームを減衰させるための光学系(NDフィルタ)1005と、レーザビームの強度を変調するための音響光学変調器(AOM)1006と、レーザビームの断面の拡大又は縮小をするためのレンズ、光路の変更するためのミラー等で構成される光学系1007、Xステージ及びYステージを有する基板移動機構1009と、PCから出力される制御データをデジタルーアナログ変換するD/A変換部1010と、D/A変換部から出力されるアナログ電圧に応じて音響光学変調器1006を制御するドライバ1011と、基板移動機構1009を駆動するための駆動信号を出力するドライバ1012とを備えている。
A laser beam direct writing apparatus will be described with reference to FIG. As shown in FIG. 51, a laser beam
レーザ発振器1003としては、紫外光、可視光、又は赤外光を発振することが可能なレーザ発振器を用いることができる。レーザ発振器としては、ArF、KrF、XeCl、Xe等のエキシマレーザ発振器、He、He−Cd、Ar、He−Ne、HF等の気体レーザ発振器、YAG、GdVO4、YVO4、YLF、YAlO3などの結晶にCr、Nd、Er、Ho、Ce、Co、Ti又はTmをドープした結晶を使った固体レーザ発振器、GaN、GaAs、GaAlAs、InGaAsP等の半導体レーザ発振器を用いることができる。なお、固体レーザ発振器においては、基本波の第2高調波〜第5高調波を適用するのが好ましい。
As the
次に、レーザビーム直接描画装置を用いた感光性材料の感光方法について述べる。基板1008が基板移動機構1009に装着されると、PC1002は図外のカメラによって、基板に付されているマーカの位置を検出する。次いで、PC1002は、検出したマーカの位置データと、予め入力されている描画パターンデータとに基づいて、基板移動機構1009を移動させるための移動データを生成する。この後、PC1002が、ドライバ1011を介して音響光学変調器1006の出力光量を制御することにより、レーザ発振器1003から出力されたレーザビームを、光学系1005によって減衰した後、音響光学変調器1006によって所定の光量になるように制御する。一方、音響光学変調器1006から出力されたレーザビームは、光学系1007で光路及びビーム形が変形され、レンズで集光した後、基板上に塗布された感光性材料に該ビームを照射して、感光性材料を感光する。このとき、PC1002が生成した移動データに従い、基板移動機構1009はX方向及びY方向への移動が制御される。この結果、所定の場所にレーザビームを照射し、感光性材料の露光を行うことができる。
Next, a method for exposing a photosensitive material using a laser beam direct drawing apparatus will be described. When the
この結果、図1(B)に示すように、レーザビームが照射された領域に第1のマスク111、112が形成される。ここでは、感光性材料としてネガ型を用いているため、レーザビームが照射された領域が第1のマスクとなる。レーザ光のエネルギーの一部は、レジストで熱に変換され、レジストの一部を反応するため、レジストマスクの幅は、レーザビームの幅より若干大きくなる。また、短波長のレーザ光のほど、ビーム径を短く集光することが可能であるため、微細な幅のレジストマスクを形成するためには、短波長のレーザビームを照射することが好ましい。
As a result, as shown in FIG. 1B,
また、レーザビームの感光性材料表面でのスポット形状は、点状、円形、楕円形、矩形、または線状(厳密には細長い長方形状)となるように光学系で加工される。なお、スポット形状は円形であっても構わないが、線状にした方が、幅が均一なレジストマスクを形成することができる。 Further, the spot shape of the laser beam on the surface of the photosensitive material is processed by an optical system so as to be a dot shape, a circle shape, an ellipse shape, a rectangle shape, or a line shape (strictly, an elongated rectangle shape). Note that the spot shape may be circular, but a linear resist mask having a uniform width can be formed.
また、図51に示した装置は、基板の表面側からレーザ光を照射して感光性材料を露光する例を示したが、光学系や基板移動機構を適宜変更し、基板の裏面側からレーザ光を照射して露光するレーザビーム直接描画装置としてもよい。 In addition, the apparatus shown in FIG. 51 shows an example in which a photosensitive material is exposed by irradiating laser light from the front surface side of the substrate. A laser beam direct writing apparatus that performs exposure by irradiating light may be used.
なお、ここでは、基板を移動して選択的にレーザビームを照射しているが、これに限定されず、レーザビームをX−Y軸方向に移動してレーザビームを照射することができる。この場合、光学系1007にポリゴンミラーやガルバノミラーを用いることが好ましい。
Note that here, the laser beam is selectively irradiated by moving the substrate; however, the present invention is not limited to this, and the laser beam can be irradiated by moving the laser beam in the X-Y axis direction. In this case, it is preferable to use a polygon mirror or a galvanometer mirror for the
次に、図1(C)に示すように、第1のマスクを用いて、第1の導電層102をエッチングして、第2の導電層121、122aを形成する。第2の導電層121は、駆動用のTFTのゲート電極として機能し、第2の導電層122aは、スイッチング用のTFTのゲート電極として機能する。
Next, as illustrated in FIG. 1C, the first
次に、第1のマスクを除去した後、膜厚10〜200nm、好ましくは50〜100nmの第1の絶縁膜123を形成し、第1の絶縁膜上に膜厚50〜250nmの第1の半導体膜124を形成し、第1の半導体膜上に触媒元素を有する層125を形成する。
Next, after removing the first mask, a first
第1の絶縁膜123は、ゲート絶縁膜として機能する。第1の絶縁膜123は、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などを適宜用いることができる。更には、第2の導電層121、122aを陽極酸化して、第1の絶縁膜の代わりに、陽極酸化膜を形成しても良い。なお、基板側から不純物などの拡散を防止するため、基板側に接する絶縁膜として、窒化珪素(SiNx)、窒化酸化珪素(SiNxOy)(x>y)などを用い、後に形成される第1の半導体膜との界面特性から、酸化珪素(SiOx)、酸化窒化珪素(SiOxNy)(x>y)を第1の半導体膜側に形成して、積層構造の第1の絶縁膜を形成することが望ましい。しかしながら、該構造に限定されず、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)等のいずれかを適宜組み合わせて積層構造としてもよい。なお、酸化珪素(SiOx)膜には、水素が含まれている。第1の絶縁膜123は、CVD法、PVD法等の公知の手法により形成する。
The first
第1の半導体膜124としては、非晶質半導体、非晶質状態と結晶状態とが混在したセミアモルファス半導体(SASとも表記する)、非晶質半導体中に0.5nm〜20nmの結晶粒を観察することができる微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜で形成する。特に、0.5nm〜20nmの結晶を粒観察することができる微結晶状態はいわゆるマイクロクリスタル(μc)と呼ばれている。いずれも、シリコン、シリコン・ゲルマニウム(SiGe)等を主成分とする膜厚は半導体膜を用いることができる。
As the
なお、後の結晶化で良質な結晶構造を有する半導体膜を得るためには、第1の半導体膜124の膜中に含まれる酸素、窒素などの不純物濃度を5×1018/cm3(以下、濃度はすべて二次イオン質量分析法(SIMS)にて測定した原子濃度として示す。)以下に低減させておくと良い。これらの不純物は、触媒元素と反応しやすく、後の結晶化を妨害する要因となり、また、結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。
Note that in order to obtain a semiconductor film having a high-quality crystal structure by subsequent crystallization, the impurity concentration of oxygen, nitrogen, or the like contained in the
また、第1の絶縁膜と第1の半導体膜とを連続成膜することで、第1の半導体膜中の酸素濃度を低減することが可能である。例えば、シラン及びアンモニアガスを原料としたCVD法により窒化珪素膜を成膜し、次にアンモニアガスから酸化窒素(N2O)に切り替えてCVD法により酸化珪素膜を成膜して、第1の絶縁膜を形成する。次に、プラズマを発生させずにシランガスのみをチャンバー内に流す。このことにより、チャンバー内の酸素濃度を低減することが可能である。この後、シランガスを原料としてCVD法により第1の半導体膜を形成することで、酸素濃度の低い第1の半導体膜を形成することが可能となる。 In addition, the oxygen concentration in the first semiconductor film can be reduced by continuously forming the first insulating film and the first semiconductor film. For example, a silicon nitride film is formed by a CVD method using silane and ammonia gas as raw materials, and then a silicon oxide film is formed by a CVD method by switching from ammonia gas to nitrogen oxide (N 2 O). An insulating film is formed. Next, only silane gas is allowed to flow into the chamber without generating plasma. This makes it possible to reduce the oxygen concentration in the chamber. Thereafter, the first semiconductor film having a low oxygen concentration can be formed by forming the first semiconductor film by a CVD method using silane gas as a raw material.
触媒元素を有する層125の形成方法としては、PVD法、CVD法、蒸着法等により第1の半導体膜124表面に、触媒元素又は触媒元素の珪化物の薄膜を形成する方法、第1の半導体膜124表面に触媒元素を含む溶液を塗布する方法などがある。触媒元素としては、タングステン(W)、モリブデン(Mo)、ジルコニウム(Zr)、ハフニウム(Hf)、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)、クロム(Cr)、コバルト(Co)、ニッケル(Ni)、白金(Pt)等の一つ又は複数を用いて形成することができる。また、イオンドープ法又はイオン注入法により、上記触媒元素を直接半導体膜中に添加しても良い。また、上記触媒元素で形成される電極を用いて、半導体膜表面をプラズマ処理してもよい。ここでは、1〜200ppm、10〜150ppmのニッケルを含む溶液を塗布する。なお、ここでは触媒元素とは半導体膜の結晶化を促進又は助長させる元素(金属触媒)のことである。
As a method of forming the
次に、第1の半導体膜を加熱して、図1(D)に示すように、第1の結晶性半導体膜131を形成する。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。ここでは、脱水素化のための熱処理(400〜550℃、0.5〜2時間)の後、結晶化のための熱処理(550℃〜650℃で1〜24時間)を行う。また、RTA、GRTAにより結晶化を行っても良い。ここで、レーザ光照射を行わず結晶化することで、結晶性のばらつきを低減することが可能であり、後に形成されるTFTの特性のばらつきを抑制することが可能である。また、結晶表面で突起上に結晶成長するリッジ(凸凹部)が形成されにくいため、半導体領域表面が比較的平坦であり、ゲート絶縁膜と介して結晶性半導体膜とゲート電極との間に流れるリーク電流を抑制することが可能である。
Next, the first semiconductor film is heated to form a first
次に、TFTのチャネル領域となる領域に3族元素(13族元素、以下、アクセプタ型元素と示す。)、または5族元素(15族元素、以下、ドナー型元素と示す。)を低濃度に添加するチャネルドープ工程を全面または選択的に行う。このチャネルドープ工程は、TFTのしきい値電圧を制御するための工程である。なお、ここではジボラン(B2H6)を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。なお、質量分離を行うイオン注入法を用いてもよい。なお、チャネルドープ工程は、結晶化工程の前に行っても良い。
Next, a group 3 element (
次に、第1の結晶性半導体膜131上に、ドナー型元素が含まれる膜厚80〜250nmの第2の半導体膜132を形成する。ここでは、珪化物気体にリン、ヒ素のようなドナー型元素を有する気体を用いたプラズマCVD法で成膜する。このような手法により第2の半導体膜を形成することで、第1の結晶性半導体膜と第2の半導体膜との界面が形成される。また、ドナー型元素が含まれる第2の半導体膜132としては、第1の半導体膜と同様の半導体膜を形成した後、ドナー型元素をイオンドープ法又はイオン注入法により添加して形成することができる。第2の半導体膜132におけるリンの濃度が1×1019〜3×1021/cm3であることが好ましい。
Next, a
さらには、第2の半導体膜132は、上記プラズマCVD法、又はイオンドープ法、イオン注入法を用いて、第1の結晶性半導体膜131に接する側に、低濃度領域(以下、n-領域と示す。)を形成し、その上に高濃度領域(以下、n+領域と示す。)を形成した積層構造としても良い。このとき、n-領域のドナー型元素の濃度を、1×1017〜3×1019/cm3、好ましくは1×1018〜1×1019/cm3とし、n+領域のドナー型元素の濃度を、n-領域のドナー型元素の10〜100倍とすることが好ましい。また、n-領域の膜厚は50〜200nmとし、n+領域の膜厚は30〜100nm好ましくは40〜60nmとすることが好ましい。ここでは、第2の半導体膜132として、波線より第1の結晶性半導体膜131側の領域をn-領域とし、その表面側をn+領域と示す。
Further, the
このときのドナー型元素が含まれる第2の半導体膜の不純物のプロファイルを図26に示す。図26(A)は、第1の結晶性半導体膜131上に、プラズマCVD法によりドナー型元素が含まれる第2の半導体膜132aを形成した時の、ドナー型元素のプロファイル150aを示す。ここでは、第2の半導体膜132aとして、濃度の異なる2つの層を用いて形成している。即ち、第2の半導体膜132aは、表面からn+領域144a及びn-領域144bの界面までは、膜の深さ方向に対して一定の濃度(第1の濃度)のドナー型元素が分布している。また、n+領域144a及びn-領域144bの界面から、第1の結晶性半導体膜131の界面までは、膜の深さ方向に対して一定の濃度(第2の濃度)のドナー型元素が分布している。このとき、第1の濃度は第2の濃度より高い。
FIG. 26 shows an impurity profile of the second semiconductor film containing the donor element at this time. FIG. 26A shows a donor-
一方、図26(B)は、第1の結晶性半導体膜131上に、非晶質半導体、SAS、微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜の半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にドナー型元素を添加して第2の半導体膜を形成した時の、ドナー型元素のプロファイル150bを示す。図26(B)に示すように、第2の半導体膜132bの表面付近は、ドナー型元素濃度が比較的高い。この領域をn+領域144aと示す。一方、第2の半導体膜132bは、第1の結晶性半導体膜131に近づくにつれ、ドナー型元素濃度が比較的濃度が減少している。ドナー型元素濃度が1×1017〜3×1019/cm3の領域、好ましくは1×1018〜1×1019/cm3の領域をn-領域144bと示す。また、n+領域144aのドナー型元素の濃度は、n-領域のドナー型元素の10〜100倍である。
On the other hand, FIG. 26B illustrates a semiconductor film having a state selected from an amorphous semiconductor, a SAS, a microcrystalline semiconductor, and a crystalline semiconductor over the first
図26(A)、(B)において、n+領域144aは後にソース領域及びドレイン領域として機能し、n-領域144bはLDD領域として機能する。なお、n+領域とn-領域それぞれの界面は存在せず、相対的なドナー型元素濃度の大小によって変化する。また、図26に示すようにイオンドープ法又はイオン注入法により形成されたドナー型元素が含まれる第2の半導体膜132bは、添加条件によって濃度プロファイルを制御することが可能であり、n+領域とn-領域の膜厚を適宜制御することが可能である。
In FIGS. 26A and 26B, the n + region 144a later functions as a source region and a drain region, and the n − region 144b functions as an LDD region. Note that there is no interface between the n + region and the n − region, and the interface varies depending on the relative donor element concentration. In addition, as shown in FIG. 26, the concentration profile of the
なお、ドナー型元素が含まれる第2の半導体膜132、132a、132bは、希ガス元素、代表的にはアルゴンが添加されることにより、結晶格子の歪が形成される。このため、後に行われるゲッタリング工程で、より触媒元素をゲッタリングすることが可能である。
Note that the
次に、第1の結晶性半導体膜131及び第2の半導体膜132を加熱して、図1(E)の矢印で示すように、第1の結晶性半導体膜131に含まれる触媒元素を第2の半導体膜132に移動させて、触媒元素をゲッタリングする。この工程により、第1の結晶性半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中のニッケル濃度が1×1018/cm3以下、望ましくは1×1017/cm3以下とすることができる。このような膜を第2の結晶性半導体膜141と示す。また、ゲッタリング後の触媒元素が移動した第2の半導体膜も同様に結晶化されているため、第3の結晶性半導体膜142と示す。なお、本実施の形態においては、ゲッタリング工程と共に、第3の結晶性半導体膜142中のドナー型元素の活性化を行っている。
Next, the first
次に、図1(F)に示すように、第3の結晶性半導体膜142上に第2のマスク143を形成し、該第2のマスクを用いて第3の結晶性半導体膜142及び第2の結晶性半導体膜141をエッチングして、図2(A)に示すような第1の半導体領域152及び第2の半導体領域151を形成する。
Next, as illustrated in FIG. 1F, a
第2のマスク143は、液滴吐出法、印刷法等により、有機樹脂を所定の領域に形成する。また、第1のマスクのように、感光性材料を塗布した後、レーザ光を感光性材料に照射して露光した後、現像して形成することができる。該手法により第2のマスクを形成することで、後に形成される半導体領域の面積を縮小することが可能であり、半導体素子の高集積化や透過型表示装置の開口率を高めることが可能である。
The
なお、以下の実施の形態及び実施例のマスク形成工程において、半導体膜又は半導体領域上に感光性材料を塗布する前には、半導体膜又は半導体領域表面に、膜厚が数nm程度の絶縁膜を形成することが好ましい。この工程により半導体膜又は半導体領域と感光性材料とが直接接触すること回避することが可能であり、不純物が半導体膜中に侵入するのを防止できる。なお、絶縁膜の形成方法としては、オゾン水等の酸化力のある溶液を塗布する方法、酸素プラズマ、オゾンプラズマを照射する方法等が挙げられる。 In the mask formation process of the following embodiments and examples, an insulating film having a thickness of about several nanometers is formed on the surface of the semiconductor film or semiconductor region before applying the photosensitive material on the semiconductor film or semiconductor region. Is preferably formed. By this step, it is possible to avoid direct contact between the semiconductor film or the semiconductor region and the photosensitive material, and impurities can be prevented from entering the semiconductor film. Note that examples of a method for forming the insulating film include a method of applying an oxidizing solution such as ozone water, a method of irradiating oxygen plasma, ozone plasma, and the like.
第3の結晶性半導体膜及び第2の結晶性半導体膜は、Cl2、BCl3、SiCl4もしくはCCl4などを代表とする塩素系ガス、CF4、SF6、NF3、CHF3などを代表とするフッ素系ガス、あるいはO2を用いてエッチングすることができる。第3の結晶性半導体膜をエッチングして、第1の半導体領域152を形成し、第2の結晶性半導体膜をエッチングして第2の半導体領域151を形成する。
The third crystalline semiconductor film and the second crystalline semiconductor film are made of chlorine-based gas such as Cl 2 , BCl 3 , SiCl 4, or CCl 4 , CF 4 , SF 6 , NF 3 , CHF 3, etc. Etching can be performed using a representative fluorine-based gas or O 2 . The third crystalline semiconductor film is etched to form the
次に、第2のマスクを除去した後、膜厚500〜1500nm、好ましくは500〜1000nmの第3の導電層を成膜する。次に、第3の導電層上に感光性材料を塗布又は吐出し、レーザビーム直接描画装置を用いて感光性材料にレーザ光を照射し露光した後、現像して、図2(B)に示すような第3のマスク161を形成する。ここでは、感光性材料として、ポジ型感光性材料を用いる。
Next, after removing the second mask, a third conductive layer having a thickness of 500 to 1500 nm, preferably 500 to 1000 nm is formed. Next, a photosensitive material is applied or discharged onto the third conductive layer, and the photosensitive material is irradiated with a laser beam using a laser beam direct drawing apparatus, exposed, and then developed, as shown in FIG. A
第3の導電層153の材料としては、導電体を溶媒に溶解又は分散させた組成物を用いる。導電体としては、Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Si、Ge、Zr、Ba等の金属、ハロゲン化銀の微粒子等、又は分散性ナノ粒子を用いることができる。また、これらの材料からなる導電層を積層して第3の導電層を形成することができる。第3の導電層は配線として機能する。配線抵抗を低下させるため、低抵抗材料を用いることが好ましい。
As a material for the third
なお、吐出口から吐出する組成物は、比抵抗値を考慮して、金、銀、銅のいずれかの材料を溶媒に溶解又は分散させたものを用いることが好ましい。より好ましくは、低抵抗且つ安価な銀又は銅を用いるとよい。但し、銅を用いる場合には、不純物対策のため、第3の導電層153を形成する前にバリア膜を設けるとよい。溶媒は、酢酸ブチル、酢酸エチル等のエステル類、イソプロピルアルコール、エチルアルコール等のアルコール類、メチルエチルケトン、アセトン等の有機溶剤等を用いればよい。
In addition, it is preferable to use what dissolved or disperse | distributed the material of either gold | metal | money, silver, and copper in the solvent considering the specific resistance value as the composition discharged from a discharge outlet. More preferably, low resistance and inexpensive silver or copper may be used. However, when copper is used, a barrier film may be provided before the third
ここで、銅を配線として用いる場合のバリア膜としては、窒化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化チタン、窒化タンタルなど窒素を含む絶縁性又は導電性の物質を用いると良く、これらを液滴吐出法で形成しても良い。 Here, an insulating or conductive substance containing nitrogen such as silicon nitride, silicon oxynitride, aluminum nitride, titanium nitride, or tantalum nitride is preferably used as a barrier film in the case of using copper as a wiring. It may be formed by a discharge method.
なお、液滴吐出法に用いる組成物の粘度は5〜20mPa・sが好適であり、これは、乾燥が起こることを防止し、吐出口から組成物を円滑に吐出できるようにするためである。また、表面張力は40mN/m以下が好ましい。なお、用いる溶媒や用途に合わせて、組成物の粘度等は適宜調整するとよい。銀を溶媒に溶解又は分散させた組成物の粘度は5〜20mPa・s、金を溶媒に溶解又は分散させた組成物の粘度は10〜20mPa・sである。 The viscosity of the composition used for the droplet discharge method is preferably 5 to 20 mPa · s, which is to prevent the drying from occurring and to smoothly discharge the composition from the discharge port. . The surface tension is preferably 40 mN / m or less. Note that the viscosity of the composition may be appropriately adjusted according to the solvent to be used and the application. The viscosity of the composition in which silver is dissolved or dispersed in the solvent is 5 to 20 mPa · s, and the viscosity of the composition in which gold is dissolved or dispersed in the solvent is 10 to 20 mPa · s.
組成物を吐出する工程は、減圧下で行っても良い。これは、組成物を吐出して被処理物に着弾するまでの間に、該組成物の溶媒が揮発し、後の乾燥と焼成の工程を省略又は短くすることができるためである。組成物の吐出後は、溶媒の材料により、常圧下又は減圧下で、レーザ光の照射や瞬間熱アニール、加熱炉等により、乾燥と焼成の一方又は両方の工程を行う。乾燥と焼成の工程は、両工程とも加熱処理の工程であるが、例えば、乾燥は100度で3分間、焼成は200〜350度で15分間〜120分間で行うもので、その目的、温度と時間が異なるものである。乾燥と焼成の工程を良好に行うためには、基板を加熱しておいてもよく、そのときの温度は、基板等の材質に依存するが、100〜800度(好ましくは200〜350度)とする。本工程により、溶液中の溶媒を揮発し、周囲の樹脂が硬化収縮することで、導電体の融合と融着を加速する。雰囲気は、酸素雰囲気、窒素雰囲気又は空気で行う。但し、金属元素を分解又は分散している溶媒が除去されやすい酸素雰囲気下で行うことが好適である。 The step of discharging the composition may be performed under reduced pressure. This is because the solvent of the composition volatilizes before the composition is discharged and landed on the object to be processed, and the subsequent drying and firing steps can be omitted or shortened. After the composition is discharged, one or both of drying and baking processes are performed by laser light irradiation, rapid thermal annealing, a heating furnace, or the like under normal pressure or reduced pressure depending on the solvent material. The drying and firing steps are both heat treatment steps. For example, the drying is performed at 100 degrees for 3 minutes, and the firing is performed at 200 to 350 degrees for 15 minutes to 120 minutes. Time is different. In order to satisfactorily perform the drying and firing steps, the substrate may be heated, and the temperature at that time depends on the material of the substrate or the like, but is 100 to 800 degrees (preferably 200 to 350 degrees). And By this step, the solvent in the solution is volatilized, and the surrounding resin is cured and contracted to accelerate the fusion and fusion of the conductors. The atmosphere is an oxygen atmosphere, a nitrogen atmosphere or air. However, it is preferable to perform in an oxygen atmosphere in which the solvent in which the metal element is decomposed or dispersed is easily removed.
レーザ光の照射は、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、YAGレーザ等が挙げられ、後者の固体レーザとしては、Cr、Nd等がドーピングされたYAG、YVO4等の結晶を使ったレーザ等が挙げられる。なお、レーザ光の吸収率の関係から、連続発振のレーザを用いることが好ましい。また、パルス発振と連続発振を組み合わせた所謂ハイブリッドのレーザ照射方法を用いてもよい。但し、基板の耐熱性に依っては、レーザ光の照射による加熱処理は、数マイクロ秒から数十秒の間で瞬間に行うとよい。瞬間熱アニール(RTA)は、不活性ガスの雰囲気下で、紫外光乃至赤外光を照射する赤外ランプやハロゲンランプなどを用いて、急激に温度を上昇させ、数マイクロ秒から数分の間で瞬間的に熱を加えて行う。この処理は瞬間的に行うために、実質的に最表面の薄膜のみを加熱することができ、下層の膜には影響を与えないという利点がある。 For the laser light irradiation, a continuous wave or pulsed gas laser or solid-state laser may be used. Examples of the former gas laser include an excimer laser and a YAG laser, and examples of the latter solid-state laser include a laser using a crystal such as YAG or YVO 4 doped with Cr, Nd, or the like. Note that it is preferable to use a continuous wave laser because of the absorption rate of the laser light. In addition, a so-called hybrid laser irradiation method combining pulse oscillation and continuous oscillation may be used. However, depending on the heat resistance of the substrate, the heat treatment by laser light irradiation may be performed instantaneously within a few microseconds to several tens of seconds. Instantaneous thermal annealing (RTA) uses an infrared lamp or a halogen lamp that emits ultraviolet light or infrared light in an inert gas atmosphere to rapidly increase the temperature from several microseconds to several minutes. This is done by applying heat instantaneously. Since this treatment is performed instantaneously, there is an advantage that only the outermost thin film can be heated substantially without affecting the lower layer film.
ここでは、Agを含む組成物(以下「Agペースト」という。)を選択的に吐出し、上記に示すようなレーザビーム照射又は熱処理による乾燥及び焼成を適宜行い膜厚600〜800nmの第3の導電層を形成する。このとき導電層は、導電体である微粒子が3次元に不規則に重なり合って形成されている。即ち、3次元凝集体粒子で構成されている。このため、表面は微細な凹凸を有する。また、導電層の熱及びその加熱時間により、微粒子が焼成され、粒子の粒径が増大するため、導電層の表面の高低差が大きい層となる。 Here, a composition containing Ag (hereinafter referred to as “Ag paste”) is selectively ejected, and drying and firing by laser beam irradiation or heat treatment as described above are performed as appropriate to form a third film having a thickness of 600 to 800 nm. A conductive layer is formed. At this time, the conductive layer is formed by irregularly overlapping fine particles, which are conductors, three-dimensionally. That is, it is composed of three-dimensional aggregate particles. For this reason, the surface has fine unevenness. Further, the fine particles are fired by the heat of the conductive layer and the heating time thereof, and the particle size of the particles increases, so that the conductive layer has a large surface height difference.
なお、微粒子が溶融した領域は、多結晶構造となる場合もある。 The region where the fine particles are melted may have a polycrystalline structure.
なお、この焼成をO2雰囲気中で行うと、Agペースト内に含まれているバインダ(熱硬化性樹脂)などの有機物が分解され、有機物をほとんど含まないAg膜を得ることができる。また、プレス機等を用いて膜表面を平滑にすることができる。 Incidentally, the sintering is performed in an O 2 atmosphere, organic substances such as binders contained in the Ag paste (thermosetting resin) is decomposed, it is possible to obtain a Ag film containing little organic matter. Further, the film surface can be smoothed using a press machine or the like.
なお、以下実施の形態及び実施例の導電膜形成工程において、感光性樹脂の塗布又は吐出工程時に半導体膜表面に絶縁膜を形成した場合は、コンタクト抵抗を下げるため、導電膜を成膜する前に該絶縁膜をエッチングすることが好ましい。 In the conductive film formation process of the following embodiments and examples, when an insulating film is formed on the surface of the semiconductor film during the photosensitive resin coating or discharging process, the conductive film is formed before the conductive film is formed in order to reduce the contact resistance. It is preferable to etch the insulating film.
次に、第3のマスク161を用いて第3の導電層を所望の形状にエッチングして、第4の導電層162、163、図3(B)及び(C)に示す第4の導電層167、169を形成する。第4の導電層162は電源線及び容量配線として機能し第4の導電層163は、駆動用のTFTのソース電極又はドレイン電極として機能する。また、図3(C)に示す、第4の導電層167はソース配線として機能し、第4の導電層169はスイッチング用のTFTのソース電極又はドレイン電極として機能する。このとき、第3の導電層を分断して、各配線及び各電極を形成すると共に、ソース配線又はドレイン配線の幅が細くなるようにエッチングすることで、後に形成される透過型表示装置の開口率を高めることが可能である。
Next, the third conductive layer is etched into a desired shape using the
次に、第3のマスク161を用いて、第1の半導体領域152の露出部をエッチングして、ソース領域及びドレイン領域として機能する第3の半導体領域164、165を形成する。このとき、第2の半導体領域151の一部がオーバーエッチングされても良い。このときのオーバーエッチングされた第2の半導体領域を第4の半導体領域166と示す。第4の半導体領域166は、駆動用のTFTのチャネル形成領域として機能する。また、同様の工程により、図3(B)に示すスイッチング用のTFTのチャネル形成領域として機能する第4の半導体領域168も形成する。
Next, the exposed portion of the
次に、第3のマスクを除去した後、図2(C)に示すように、第4の導電層162、163及び第4の半導体領域166表面上に、パッシベーション膜として機能する膜厚100〜300nmの第2の絶縁膜171を成膜することが好ましい。パッシベーション膜は、プラズマCVD法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化窒化アルミニウム、または酸化アルミニウム、ダイアモンドライクカーボン(DLC)、窒素含有炭素(CN)、その他の絶縁性材料を用いて形成することができる。なお、パッシベーション膜は単層でも積層構造でもよい。ここでは、第4の半導体領域166との界面特性から酸化珪素、又は酸化窒化珪素を形成し、その上に窒化珪素膜、又は窒化酸化珪素膜を成膜することが好ましい。
Next, after removing the third mask, as shown in FIG. 2C, a film thickness of 100 to 100 which functions as a passivation film is formed on the surfaces of the fourth
この後、第4の半導体領域を水素雰囲気又は窒素雰囲気で加熱して水素化することが好ましい。なお、窒素雰囲気で加熱する場合は、第3の絶縁膜に水素を含む絶縁膜を形成することが好ましい。 Thereafter, the fourth semiconductor region is preferably hydrogenated by heating in a hydrogen atmosphere or a nitrogen atmosphere. Note that in the case of heating in a nitrogen atmosphere, an insulating film containing hydrogen is preferably formed as the third insulating film.
以上の工程により、結晶性半導体膜を有する逆スタガ型のTFTを形成することができる。 Through the above steps, an inverted staggered TFT having a crystalline semiconductor film can be formed.
次に、第2の絶縁膜171上に、膜厚500〜1500nmの第3の絶縁膜172を形成する。第3の絶縁膜としては、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド(polyimide)、芳香族ポリアミド、ポリベンゾイミダゾール(polybenzimidazole)などの耐熱性高分子、又はシリカガラスに代表されるシロキサンポリマー系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちSi−O−Si結合を含む無機シロキサンポリマー、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマーに代表される珪素に結合する水素がメチルやフェニルのような有機基によって置換された有機シロキサンポリマー系の絶縁材料を用いることができる。形成方法としては、CVD法、塗布法、印刷法等公知の手法を用いて形成する。なお、塗布法で形成することにより、第4の絶縁層の表面を平坦化することが可能である。ここでは、塗布法によりアクリル樹脂を塗布し焼成して、第4の絶縁膜を形成する。
Next, a third
なお、後に形成される第6の導電層175と第4の導電層162、163との間に寄生容量が生じない程度の膜厚を有する場合、第3の絶縁膜172は必ずしも必要ではない。
Note that the third
次に、第3の絶縁膜172上に第4のマスク(図示しない。)を形成した後、第3の絶縁膜172及び第2の絶縁膜171の一部をエッチングして、スイッチング用のTFTのゲート電極として機能する第2の導電層122aを露出する。次に、第4のマスクを除去した後、膜厚500〜1500nm、好ましくは500〜1000nmの第5の導電層173を形成する。第5の導電層173は、ゲート配線として機能する。
Next, after a fourth mask (not shown) is formed over the third
第4のマスクは、第2のマスク143と同様の手法及び材料を適宜用いることが可能である。第5の導電層173の材料及び形成方法は、第3の導電層153と同様の材料及び形成方法を適宜選択すればよい。なお、配線抵抗を抑制するため、低抵抗材料を用いることが好ましい。また、第5の導電層173を、第1の導電層のようにレーザビーム直接描画装置を用いて形成したマスクによりエッチングして、線幅を細くしても良い。この工程により、画素内に占める配線面積を低減することが可能であり、透過型表示装置において開口率を向上させることが可能である。ここでは、Agペーストを吐出し、乾燥焼成させて第5の導電層を形成する。
For the fourth mask, a method and a material similar to those of the
以上の工程により、図3(A)及び図3(C)に示すような、第2の導電層121、ゲート絶縁膜として機能する第1の絶縁膜123、チャネル形成領域として機能する第4の半導体領域166、ソース領域又はドレイン領域として機能する第3の半導体領域164、165、電源線として機能する第4の導電層162、及びソース電極又はドレイン電極として機能する第4の導電層163を有する駆動用のTFT191を形成することができる。
Through the above steps, as shown in FIGS. 3A and 3C, the second
また、図3(B)及び図3(C)に示すような、第2の導電層122a、ゲート絶縁膜として機能する第1の絶縁膜123、チャネル形成領域として機能する第4の半導体領域168、ソース領域又はドレイン領域として機能する第3の半導体領域、ソース配線として機能する第4の導電層167、及びソース電極又はドレイン電極として機能する第4の導電層169を有するスイッチング用のTFT192を形成する。
In addition, as shown in FIGS. 3B and 3C, the second
なお、図3に示すように、スイッチング用のTFT192のソース電極又はドレイン電極として機能する第2の導電層169は、駆動用のTFT191のゲート電極として機能する第2の導電層121と接続している。また、スイッチング用のTFT192のゲート電極として機能する第2の導電層122aは、ゲート配線機能する第5の導電層173と接続している。
Note that as shown in FIG. 3, the second
次に、第5の導電層173及び第3の絶縁膜172上に第4の絶縁膜174を形成する。第4の絶縁膜174としては、第3の絶縁膜172と同様の材料を適宜用いることが可能である。
Next, a fourth
次に、第4の絶縁膜174上に第5のマスク(図示しない。)を形成した後、第4の絶縁膜174、第3の絶縁膜172及び第2の絶縁膜171の一部をエッチングして、第4の導電層163の一部を露出する。次に、第5のマスクを除去した後、画素電極として機能する膜厚100〜200nmの第6の導電層175を形成する。第5のマスクは、第2のマスク143と同様の手法及び材料を適宜用いることが可能である。
Next, after a fifth mask (not shown) is formed over the fourth insulating
第6の導電層175の形成方法としては、液滴吐出法、スパッタリング法、蒸着法、CVD法、塗布法等を適宜用いる。液滴吐出法を用いることで、選択的に第6の導電層を形成することが可能である。また、スパッタリング法、蒸着法、CVD法、塗布法等を用いた場合、第2の導電層と同様にマスクを形成した後、該マスクを用いて導電膜をエッチングして第6の導電層を形成する。
As a method for forming the sixth
なお、ここでは第5の導電層173としてはゲート配線として機能する導電層を形成し、第6の導電層175としては第1の画素電極として機能する導電層を形成したが、これに限定されない。画素電極として機能する導電層を形成した後、ゲート配線として機能する導電層を形成してもよい。
Note that although a conductive layer functioning as a gate wiring is formed as the fifth
以上の工程により、アクティブマトリクス基板を形成することが可能である。 Through the above steps, an active matrix substrate can be formed.
次に、図2(D)に示すように、第6の導電層175及び第4の絶縁膜174上に第5の絶縁層181を形成する。第5の絶縁層181は、第6の導電層175の端部を囲む隔壁層(土手やバンクとも呼ばれる)として機能する。第5の絶縁層181としては、有機材料からなるが、感光性と非感光性のどちらを用いてもよい。但し、感光性の材料を用いると、その側壁は曲率半径が連続的に変化する形状となり、後に形成する発光物質を含む層が段切れすることなく、形成することができる。特に、ネガ型の感光性の材料を用いると、第6の絶縁層181の上端部に第1の曲率半径を有する曲面、第5の絶縁層181の下端部に第2の曲率半径を有する曲面が設けられる。第1及び第2の曲率半径は0.2〜3μm、第5の絶縁層181の断面における傾斜角度は35度以上とすることが好ましい。また、ポジ型の感光性の材料を用いると、第5の絶縁層181の上端部のみに曲率半径を有する曲面が設けられる。図示する断面構造では、ネガ型の感光性材料を用いたときの場合を示している。
Next, as illustrated in FIG. 2D, a fifth insulating
次に、第6の導電層175及び第5の絶縁層181上に発光物質を含む層182及び第7の導電層183を形成する。第7の導電層183は、第2の画素電極として機能する。第1の画素電極として機能する第6の導電層175及び第2の画素電極として機能する第7の導電層183は、仕事関数を考慮して材料を選択する必要がある。但し第1の画素電極及び第2の画素電極は、画素構成によりいずれも陽極、又は陰極となりうる。駆動用のTFTの極性がpチャネル型である場合、第1の画素電極を陽極、第2の画素電極を陰極とするとよい。また、駆動用のTFTの極性がnチャネル型である場合、第1の画素電極を陰極、第2の画素電極を陽極とすると好ましい。
Next, a
陽極の材料としては、仕事関数の大きい導電性材料を用いることが好ましい。陽極側を光の取り出し方向とするのであれば、透明導電材料(インジウム錫酸化物(ITO)、酸化珪素を含むインジウム錫酸化物、酸化亜鉛(ZnO)、酸化スズ(SnO2))、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)等を用いればよい。また、陽極側を遮光性とするのであれば、TiN、ZrN、Ti、W、Ni、Pt、Cr、Al等の単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。あるいは、上記の遮光性を有する膜の上に上述した透明導電性材料を積層する方法でもよい。 As an anode material, it is preferable to use a conductive material having a large work function. If the anode side is the light extraction direction, a transparent conductive material (indium tin oxide (ITO), indium tin oxide containing silicon oxide, zinc oxide (ZnO), tin oxide (SnO 2 )), indium oxide Zinc (IZO), zinc oxide added with gallium (GZO), or the like may be used. In addition, if the anode side is made light-shielding, a laminate of titanium nitride and a film mainly composed of aluminum in addition to a single layer film such as TiN, ZrN, Ti, W, Ni, Pt, Cr, Al, A three-layer structure of a titanium nitride film, a film containing aluminum as its main component, and a titanium nitride film can be used. Or the method of laminating | stacking the transparent conductive material mentioned above on the film | membrane which has said light-shielding property may be sufficient.
また、陰極の材料としては、仕事関数の小さい導電性材料を用いることが好ましく、具体的には、LiやCs等のアルカリ金属、およびMg、Ca、Sr等のアルカリ土類金属、およびこれらを含む合金(Mg:Ag、Al:Liなど)の他、YbやEr等の希土類金属を用いて形成することもできる。また、Au(金)、Cu(銅)、W(タングステン)、Al(アルミニウム)、Ti(チタン)、タンタル(Ta)などの金属材料、又は該金属材料と化学量論的組成比以下の濃度で窒素を含む金属材料、若しくは該金属の窒化物である窒化チタン(TiN)、窒化タンタル(TaN)、若しくは1〜20%のニッケルを含むアルミニウムを用いて形成することもできる。 Moreover, it is preferable to use a conductive material having a small work function as the material of the cathode. Specifically, alkaline metals such as Li and Cs, alkaline earth metals such as Mg, Ca, and Sr, and these are used. In addition to alloys including Mg (Ag, Al: Li, etc.), rare earth metals such as Yb and Er can also be used. Further, a metal material such as Au (gold), Cu (copper), W (tungsten), Al (aluminum), Ti (titanium), and tantalum (Ta), or a concentration less than the stoichiometric composition ratio with the metal material. It is also possible to use a metal material containing nitrogen, or titanium nitride (TiN), tantalum nitride (TaN), or aluminum containing 1 to 20% nickel which is a nitride of the metal.
また、陰極側を光の取り出し方向とする場合は、LiやCs等のアルカリ金属、およびMg、Ca、Sr等のアルカリ土類金属を含む超薄膜と、透明導電膜(透明導電材料(インジウム錫酸化物(ITO)、酸化珪素を含むインジウム錫酸化物(ITO)、酸化亜鉛(ZnO)、酸化スズ(SnO2))、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)等)との積層構造を用いればよい。あるいは、アルカリ金属またはアルカリ土類金属と電子輸送材料を共蒸着した電子注入層を形成し、その上に透明導電膜を積層してもよい。 When the cathode side is the light extraction direction, an ultrathin film containing an alkali metal such as Li or Cs and an alkaline earth metal such as Mg, Ca, or Sr, a transparent conductive film (transparent conductive material (indium tin Oxide (ITO), indium tin oxide containing silicon oxide (ITO), zinc oxide (ZnO), tin oxide (SnO 2 )), indium zinc oxide (IZO), zinc oxide added with gallium (GZO), etc.) A stacked structure may be used. Alternatively, an electron injection layer in which an alkali metal or alkaline earth metal and an electron transport material are co-evaporated may be formed, and a transparent conductive film may be stacked thereon.
なお、第6の導電層175または第7の導電層183として用いることが可能な、酸化珪素を含むITOは、通電、或いは熱処理によって結晶化しにくく表面の平坦性が高い材料である。
Note that ITO containing silicon oxide, which can be used as the sixth
ここでは、駆動用のTFTとしてnチャネル型のTFTを用いているため、第6の導電層175は、窒化タンタル(TaN)からなる下層と、酸化珪素を含むITOからなる上層との積層構造で形成する。また、第7の導電層183酸化珪素を含むITOで形成する。
Here, since the n-channel TFT is used as the driving TFT, the sixth
ここでは、駆動用のTFTとしてnチャネル型のTFTを用いているため、発光物質を含む層182は、第6の導電層175(陰極)側から順に、EIL(電子注入層、)ETL(電子輸送層)、EML(発光層)、HTL(ホール輸送層)、HIL(ホール注入層)の順に積層されている。なお、発光物質を含む層は、積層構造以外に単層構造、又は混合構造をとることができる。
Here, since an n-channel TFT is used as a driving TFT, the
また、水分や脱ガスによるダメージから発光素子を保護するため、第7の導電層183を覆う保護膜185を設けることが好ましい。保護膜185としては、PCVD法による緻密な無機絶縁膜(SiN、SiNO膜など)、スパッタ法による緻密な無機絶縁膜(SiN、SiNO膜など)、炭素を主成分とする薄膜(DLC膜、CN膜、アモルファスカーボン膜)、金属酸化物膜(WO2、CaF2、Al2O3など)などを用いることが好ましい。
In addition, in order to protect the light-emitting element from damage due to moisture or degassing, it is preferable to provide a
なお、発光素子184は第1の画素電極として機能する第6の導電層175、発光物質を含む層182、及び第2の画素電極として機能する第7の導電層183で形成される。
Note that the light-emitting
本実施の形態で形成される逆スタガ型のTFTは、ゲート電極に耐熱性の高い材料を用いており、また活性化工程、ゲッタリング工程、結晶化工程等の加熱処理を行った後、低抵抗材料を用いてソース配線、ゲート配線等の配線を形成している。このため、結晶性を有し、不純物金属元素が少なく、配線抵抗の低いTFTを形成することが可能である。また、本発明の表示装置は、絶縁膜上に画素電極を形成することが可能であり、開口率を増加させることが可能である。 The inversely staggered TFT formed in this embodiment uses a material having high heat resistance for the gate electrode, and after performing heat treatment such as an activation process, a gettering process, and a crystallization process, Wirings such as a source wiring and a gate wiring are formed using a resistance material. Therefore, a TFT having crystallinity, a small amount of impurity metal elements, and low wiring resistance can be formed. In the display device of the present invention, a pixel electrode can be formed over the insulating film, and the aperture ratio can be increased.
このため、結晶性半導体膜で形成されるため非晶質半導体膜で形成される逆スタガ型のTFTと比較して移動度が高い。また、ソース領域及びドレイン領域には、ドナー型元素に加え、触媒元素をも含む。このため、半導体領域との接触抵抗の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な半導体装置を作製することが可能である。 Therefore, since it is formed using a crystalline semiconductor film, the mobility is higher than that of an inverted stagger type TFT formed using an amorphous semiconductor film. Further, the source region and the drain region contain a catalyst element in addition to the donor element. For this reason, a source region and a drain region having low contact resistance with the semiconductor region can be formed. As a result, a semiconductor device that requires high-speed operation can be manufactured.
また、非晶質半導体膜で形成されるTFTと比較して、しきい値のずれが生じにくく、TFT特性のバラツキを低減することが可能である。このため、非晶質半導体膜で形成されるTFTをスイッチング素子として用いた表示装置と比較して、表示ムラを低減することが可能であり、信頼性の高い半導体装置を作製することが可能である。 Further, as compared with a TFT formed using an amorphous semiconductor film, a threshold shift is less likely to occur, and variation in TFT characteristics can be reduced. Therefore, display unevenness can be reduced and a highly reliable semiconductor device can be manufactured as compared with a display device using a TFT formed using an amorphous semiconductor film as a switching element. is there.
更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このようなTFTを表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。 Further, since the metal element mixed in the semiconductor film in the film formation stage is also gettered by the gettering step, off current can be reduced. By providing such a TFT in a switching element of a display device, contrast can be improved.
また、本実施の形態では、このため、基板全面に薄膜を成膜せずとも、液滴吐出法を用いて所定の場所に薄膜原料やレジストを吐出すればよく、フォトマスクを用いずとも、TFTを形成することができる。このため、スループットや歩留まりを向上させると共に、コストダウンを図ることが可能となる。 In the present embodiment, for this reason, a thin film material or a resist may be discharged to a predetermined place using a droplet discharge method without forming a thin film over the entire surface of the substrate, and without using a photomask. A TFT can be formed. For this reason, it is possible to improve throughput and yield and to reduce costs.
(実施の形態2)
本実施の形態では、実施の形態1で示したアクティブマトリクス基板の電源線、ソース配線、ソース電極又はドレイン電極、ゲート配線、及び画素電極の積層の構造について、図3を用いて説明する。以下の実施の形態では、発光素子を形成する前の図2(C)に対応する縦断面図及び上面図面を示す。
(Embodiment 2)
In this embodiment, a stacked structure of a power supply line, a source wiring, a source or drain electrode, a gate wiring, and a pixel electrode of the active matrix substrate described in
図3(A)は、駆動用のTFT191と、スイッチング用のTFT192のゲート配線として機能する第5の導電層との積層構造を示す図であり、図3(C)のA−Bの断面構造に相当する。
FIG. 3A is a diagram illustrating a stacked structure of a driving
図3(B)は、スイッチング用のTFT192と駆動用のTFT191との接続構造を示す図であり、図3(C)のC−Dの断面構造に相当する。
FIG. 3B illustrates a connection structure between the switching
以下、電源線及び容量配線として機能する第4の導電層を電源線162a、ソース配線として機能する第4の導電層をソース配線167、ソース電極又はドレイン電極として機能する第4の導電層をドレイン電極163、169、ゲート配線として機能する第5の導電層をゲート配線173、ゲート電極として機能する第2の導電層をゲート電極121、122a、及び画素電極として機能する第6の導電層を画素電極175と示す。
Hereinafter, the fourth conductive layer functioning as a power supply line and a capacitor wiring is a
図3(A)に示すように、駆動用のTFT191のゲート電極121、及びスイッチング用のTFT192のゲート電極122a上に第1の絶縁膜123が形成され、第1の絶縁膜123上に、ソース配線167、駆動用のTFT191のドレイン電極163、電源線162a、及び第4の半導体領域166が形成される。
As shown in FIG. 3A, a first
また、ソース配線167、駆動用のTFT191のドレイン電極163、電源線162a、第4の半導体領域166、及び第1の絶縁膜123すべての上に第2の絶縁膜171、第3の絶縁膜172が形成され、第3の絶縁膜172上にスイッチング用のTFT192のゲート電極122aに接続するゲート配線173が形成される。即ち動用のTFT191の電源線162a、スイッチング用のTFTのソース配線167は、第2の絶縁膜171、第3の絶縁膜172を介してゲート配線173と交差している。
In addition, the second
ゲート配線173及び第3の絶縁膜172全ての上に第4の絶縁膜174が形成され、第4の絶縁膜上に画素電極175が形成されている。即ち、第4の絶縁膜を介して、ゲート配線173と画素電極175が形成されている。画素電極175が形成される第4の絶縁膜174は、平坦化層で形成されているため、後に形成される発光物質を含む層の段切れを抑制することが可能であり、欠陥の少ない表示装置を形成することが可能である。
A fourth insulating
なお、電源線162a、第1の絶縁膜123、ゲート電極121で容量素子193を形成している。
Note that the
図3(B)に示すように、スイッチング用のTFT192のゲート電極122a上に第1の絶縁膜123が形成され、第1の絶縁膜123上には、第4の半導体領域168、ソース配線167、ドレイン電極169が形成されている。スイッチング用のTFT192のドレイン電極169は、第1の絶縁膜123を介して、駆動用のTFT191のゲート電極121に接続されている。また、駆動用のTFT191及びスイッチング用のTFT192は、第2の絶縁膜171、第3の絶縁膜172、第4の絶縁膜174を介して、画素電極175に覆われている。
As shown in FIG. 3B, a first
(実施の形態3)
本実施の形態では、実施の形態2と比較してゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図4を用いて説明する。
(Embodiment 3)
In this embodiment mode, an active matrix substrate having a stacked structure of gate wirings and source wirings as compared with Embodiment Mode 2 will be described with reference to FIGS.
図4(A)は、駆動用のTFT191と、スイッチング用のTFT192のゲート配線との積層構造を示す図であり、図4(C)のA−Bの断面構造に相当する。
FIG. 4A is a diagram illustrating a stacked structure of a driving
第1の絶縁膜123上には、実施の形態2と同様に、駆動用のTFT191のゲート電極121、及びスイッチング用のTFT192のゲート電極122aが形成され、それらの上に第1の絶縁膜123が形成され、第1の絶縁膜123上に、ソース配線167、駆動用のTFT191のドレイン電極163、電源線162a、及び第4の半導体領域166が形成される。
On the first insulating
また、本実施の形態では、ゲート配線1113が第1の絶縁膜123上に形成されている。
In this embodiment mode, the
また、ソース配線167上に第2の絶縁膜1114が形成され、第2の絶縁膜1114上にゲート配線1113が形成される。即ち、ソース配線は、第2の絶縁膜1114を介してゲート配線1113と交差している。ここでは、第2の絶縁膜1114を液滴吐出法、又は印刷法で形成する。
In addition, a second
本実施の形態では、ソース配線、容量配線と、ゲート配線とが交差する領域にのみ第2の絶縁膜1114を設けている。このため、実施の形態2と異なり、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。
In this embodiment mode, the second
また、ソース配線167、駆動用のTFT191のドレイン電極163、電源線162a、第4の半導体領域166、第1の絶縁膜123、及びゲート配線1113上にはパッシベーション膜として機能する第3の絶縁膜1111が形成される。
Further, a third insulating film functioning as a passivation film is formed over the
また、第3の絶縁膜1111上に第4の絶縁膜1112が形成され、第4の絶縁膜1112を介して、ドレイン電極163に接続する画素電極175が形成されている。
Further, a fourth
図4(B)は、スイッチング用のTFT192と駆動用のTFT191との接続構造を示す図であり、図4(C)のC−Dの断面構造に相当する。
FIG. 4B is a diagram illustrating a connection structure between the switching
図4(B)に示すように、実施の形態2と同様に、スイッチング用のTFT192が形成されており、スイッチング用のTFT192のドレイン電極169は、第1の絶縁膜123を介して、駆動用のTFT191のゲート電極121に接続されている。また、駆動用のTFT191及びスイッチング用のTFT192は、第3の絶縁膜1111、第4の絶縁膜1112を介して、画素電極175に覆われている。
As shown in FIG. 4B, a switching
(実施の形態4)
本実施の形態では、実施の形態2と比較してゲート配線の構造が異なるアクティブマトリクス基板について図5を用いて説明する。
(Embodiment 4)
In this embodiment mode, an active matrix substrate having a gate wiring structure different from that in Embodiment Mode 2 will be described with reference to FIGS.
図5(A)は、駆動用のTFT191と、スイッチング用のTFT192のゲート配線との積層構造を示す図であり、図5(C)のA−Bの断面構造に相当する。
FIG. 5A illustrates a stacked structure of a driving
図5(B)は、スイッチング用のTFT192と駆動用のTFT191との接続構造を示す図であり、図5(C)のC−Dの断面構造に相当する。
FIG. 5B illustrates a connection structure between the switching
本実施の形態では、駆動用のTFT191、スイッチング用のTFT192、容量素子193の構造は、実施の形態2と同様である。なお、図5(C)に示すように、ゲート配線1123a、1123bは、画素ごとに形成されており、隣り合う画素に設けられたゲート電極122a、122bに接続されている。このため、ゲート配線1123a、1123bの材料は、特に低抵抗材料である必要はなく、材料の選択の幅が広がる。
In this embodiment mode, the structures of the driving
また、ゲート配線1123a、1123b及び第3の絶縁膜172全ての上に第4の絶縁膜174が形成され、第4の絶縁膜上に画素電極175が形成されてもよい。即ち、第4の絶縁膜を介して、ゲート配線1123a、1123b一部を画素電極175が覆って形成されても良い。
Alternatively, the fourth insulating
(実施の形態5)
本実施の形態では、実施の形態3と比較してゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図6を用いて説明する。
(Embodiment 5)
In this embodiment mode, an active matrix substrate in which a stacked structure of gate wirings and source wirings is different from that in Embodiment Mode 3 will be described with reference to FIGS.
図6(A)は、駆動用のTFT191と、スイッチング用のTFT192のゲート配線との積層構造を示す図であり、図6(C)のA−Bの断面構造に相当する。
FIG. 6A illustrates a stacked structure of a driving
図6(B)は、スイッチング用のTFT192と駆動用のTFT191との接続構造を示す図であり、図6(C)のC−Dの断面構造に相当する。
FIG. 6B is a diagram illustrating a connection structure between the switching
本実施の形態では、駆動用のTFT191、スイッチング用のTFT192、容量素子193の構造は、実施の形態3と同様である。なお、図6(C)に示すように、実施の形態4と同様に、ゲート配線1133a、1133bは、画素ごとに形成されており、隣り合う画素に設けられたゲート電極122a、122bに接続されている。このため、ゲート配線1133a、1133bの材料は、特に低抵抗材料である必要はなく、材料の選択の幅が広がる。
In this embodiment mode, the structures of the driving
また、ソース配線167とゲート配線1133a、1133bとが交差する領域にのみ第2の絶縁膜1137を設けている。このため、ゲート配線1133a、1133bは、第2の絶縁膜1137及び第1の絶縁膜123上に形成されている。
Further, the second
本実施の形態では、実施の形態2及び実施の形態4と異なり、一部分にのみ第2の絶縁膜1137を形成しているため、原材料を削減することが可能であり、低コスト化が可能である。
In this embodiment mode, unlike Embodiments 2 and 4, the second
また、駆動用のTFT191、スイッチング用のTFT192、容量素子193上には、パッシベーション膜として第3の絶縁膜1131が設けられ、第3の絶縁膜上に第4の絶縁膜1112が形成されている。また、駆動用のTFT191のドレイン電極163は、第3の絶縁膜1111、第4の絶縁膜1112を介して、画素電極175に覆われている。
Further, a third
また、駆動用のTFT191及びスイッチング用のTFT192は、第3の絶縁膜1111、第4の絶縁膜1112を介して、画素電極175に覆われている。
The driving
(実施の形態6)
本実施の形態では、実施の形態2乃至実施の形態5と比較して、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図7を用いて説明する。
(Embodiment 6)
In this embodiment, an active matrix substrate having a different stacked structure of gate wirings and source wirings than that in Embodiments 2 to 5 is described with reference to FIGS.
図7(A)は、駆動用のTFT191と、スイッチング用のTFT192のゲート配線との積層構造を示す図であり、図7(C)のA−Bの断面構造に相当する。
FIG. 7A illustrates a stacked structure of a driving
図7(B)は、スイッチング用のTFT192と駆動用のTFT191との接続構造を示す図であり、図7(C)のC−Dの断面構造に相当する。
FIG. 7B illustrates a connection structure between the switching
本実施の形態では、駆動用のTFT191、スイッチング用のTFT192、容量素子193の構造は、実施の形態2と同様である。
In this embodiment mode, the structures of the driving
本実施の形態は、実施の形態2乃至実施の形態5と異なり、電源線162a、162b、ソース配線167、ドレイン電極163、169と同時に、ゲート配線1141a、1141bが形成されている。
In this embodiment, unlike the second to fifth embodiments,
具体的には、図7(A)に示すように、ゲート電極121、122a上に第1の絶縁膜123が形成され、第1の絶縁膜123上に、ソース配線167、駆動用のTFT191のドレイン電極163、電源線162a、162bと共に、ゲート配線1141a、1141bが形成されている。また、第4の半導体領域166が形成される。
Specifically, as illustrated in FIG. 7A, a first
なお、ゲート配線1141a、1141bは、各画素に設けられており、ソース配線と交差していない。このためこれらの電極及び配線を液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。
Note that the
また、ソース配線167、駆動用のTFT191のドレイン電極163、電源線162a、162b、ゲート配線1141a、1141bすべての上に、第2の絶縁膜171、第3の絶縁膜172が形成され、第3の絶縁膜172上に、ゲート配線1141a、1141bと接続する導電層1143aが形成されている。即ち、電源線162a、162b及びソース配線167は、第2の絶縁膜171、第3の絶縁膜172を介してゲート配線1141a、1141b及び導電層1143a、1143bと交差している。
A second
また、導電層1143a、1143b及び第3の絶縁膜172の全面上に第4の絶縁膜174が形成され、第4の絶縁膜上に画素電極175が形成されている。
In addition, a fourth
(実施の形態7)
本実施の形態では、実施の形態6と比較してゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図8を用いて説明する。
(Embodiment 7)
In this embodiment, an active matrix substrate having a stacked structure of gate wirings and source wirings as compared with Embodiment 6 is described with reference to FIGS.
図8(A)は、駆動用のTFT191と、スイッチング用のTFT192のゲート配線との積層構造を示す図であり、図8(C)のA−Bの断面構造に相当する。
FIG. 8A illustrates a stacked structure of a driving
図8(B)は、スイッチング用のTFT192と駆動用のTFT191との接続構造を示す図であり、図8(C)のC−Dの断面構造に相当する。
FIG. 8B illustrates a connection structure between the switching
本実施の形態では、駆動用のTFT191、スイッチング用のTFT192、容量素子193の構造は、実施の形態3と同様である。
In this embodiment mode, the structures of the driving
ここでは、実施の形態6と同様に、ゲート配線1141a、1141bと、ソース配線167、駆動用のTFT191のドレイン電極163、電源線162a、162bそれぞれとは、交差していない。このため液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。また、画素ごとにゲート配線1141a、1141bが形成されており、隣り合う画素に設けられたゲート電極122a、122bに接続されている。このため、ゲート配線1141a、1141bの材料は、特に低抵抗材料である必要はなく、材料の選択の幅が広がる。
Here, as in the sixth embodiment, the
本実施の形態では、ソース配線167、電源線162bとゲート配線1141a、1141bとが交差する領域にのみ第2の絶縁層1154を設けている。このため、実施の形態2、実施の形態4、及び実施の形態6と異なり、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。
In this embodiment, the second insulating
また、ゲート配線1141a、1141bと第2の絶縁層1154上に、導電層1153a、1153bが形成されている。なお、導電層1153a、1153bは、ゲート配線1141a、1141bと接続している。
In addition,
また、駆動用のTFT191、スイッチング用のTFT192、容量素子193上には、パッシベーション膜として第3の絶縁膜1131が設けられ、第3の絶縁膜上に第4の絶縁膜1112が形成されている。また、駆動用のTFT191のドレイン電極163は、第3の絶縁膜1111、第4の絶縁膜1112を介して、画素電極175が接続している。
Further, a third
また、駆動用のTFT191及びスイッチング用のTFT192は、第3の絶縁膜1111、第4の絶縁膜1112を介して、画素電極175に覆われている。
The driving
(実施の形態8)
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図9を用いて説明する。
(Embodiment 8)
In this embodiment mode, an active matrix substrate having a different stacked structure of gate wirings and source wirings will be described with reference to FIGS.
図9(A)は、駆動用のTFT191と、スイッチング用のTFT192のゲート配線との積層構造を示す図であり、図9(C)のA−Bの断面構造に相当する。
FIG. 9A illustrates a stacked structure of a driving
図9(B)は、スイッチング用のTFT192と駆動用のTFT191との接続構造を示す図であり、図9(C)のC−Dの断面構造に相当する。
FIG. 9B illustrates a connection structure between the switching
図9(A)に示すように、スイッチング用のTFT192のゲート電極122a上の第1の絶縁膜を除去した後、ゲート電極122a上に第2の絶縁膜1162bを形成する。このとき、ゲート電極122aの両端部が露出するように、第2の絶縁膜1162bを形成することが好ましい。
As shown in FIG. 9A, after the first insulating film over the
また、ゲート電極122a上の第2の絶縁膜1162bをエッチングする際、駆動用のTFT191、スイッチング用のTFT192、及び容量素子193が形成される領域以外のゲート絶縁膜を除去することが好ましい。具体的には、図9(C)の波線1166a、1166bで囲まれる領域のゲート絶縁膜のみ残しておき、波線1166a、1166bの外側のゲート絶縁膜をエッチングすることが好ましい。この工程により、各導電層の接触面積が増加し、接触抵抗を抑制することが可能であり、高速動作が可能なスイッチング用のTFT、駆動用のTFTを形成できる。
In addition, when the second
次に、第2の絶縁膜1162b上に電源線162a、162b、ソース配線167を形成すると同時に、ゲート電極122aに接するゲート配線1161a、1161bを形成する。このような構造により、ゲート電極とゲート配線との接触抵抗を抑制することが可能である。また、これらの電源線、ソース配線、ゲート配線は、交差していない。このため液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。
Next,
なお、本実施の形態のようなゲート電極122aとゲート配線1161a、1161bとの接続構造を、実施の形態2乃至実施の形態7それぞれに適用することが可能である。
Note that the connection structure between the
本実施の形態では、画素ごとに形成されたゲート配線1161a、1161bがゲート電極122a、122bを介して電気的に接続されている。また、ゲート電極122a上に形成された第2の絶縁膜1162bを介して、ゲート配線とソース配線とが交差している。
In this embodiment mode,
本実施の形態では、ソース配線及び電源線と、ゲート配線とが交差する領域にのみ第2の絶縁膜1162bを設けている。このため、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。
In this embodiment, the second
(実施の形態9)
本実施の形態においては、液晶素子を駆動する素子として結晶性半導体膜を有する逆スタガ型のTFTを用いるアクティブマトリクス基板の作製工程について、図10〜図12及び図26を用いて説明する。
(Embodiment 9)
In this embodiment mode, a manufacturing process of an active matrix substrate using an inverted staggered TFT having a crystalline semiconductor film as an element for driving a liquid crystal element will be described with reference to FIGS.
図10(A)に示すように、実施の形態1と同様に基板101上に第1の導電層102を形成し、第1の導電層上に感光性材料103、104を塗布又は吐出し乾燥焼成する。次に、感光性材料103、104にレーザ光105、106を照射して、図10(B)に示すような第1のマスク111、112を形成する。ここでは、感光性材料103、104にレーザ光105、106を照射する手段としてレーザビーム直接描画装置を用いる。
As shown in FIG. 10A, as in
次に、図10(C)に示すように、実施の形態1と同様に第1のマスクを用いて、第1の導電層102をエッチングして、第2の導電層121a、122aを形成する。第2の導電層121aは、ゲート電極として機能し、第2の導電層122aは、ゲート電極においてゲート配線と接続する領域(以下、ゲート電極の接続部と示す。)である。なお、図10(C)においては、第2の導電層121a、122aは分断された状態で表示されているが、実際には図12(C)に示すように、接続された同一の領域である。
Next, as shown in FIG. 10C, the first
次に、実施の形態1と同様に第1のマスクを除去した後、膜厚10〜200nm、好ましくは50〜100nmの第1の絶縁膜123を形成し、第1の絶縁膜上に膜厚50〜250nmの第1の半導体膜124を形成し、第1の半導体膜上に触媒元素を有する層125を形成する。
Next, after the first mask is removed as in
次に、実施の形態1と同様に、第1の半導体膜を加熱して、図10(D)に示すように、第1の結晶性半導体膜131を形成する。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。ここでは、脱水素化のための熱処理(400〜550℃、0.5〜2時間)の後、結晶化のための熱処理(550℃〜650℃で1〜24時間)を行う。また、RTA、GRTAにより結晶化を行っても良い。ここで、レーザ光照射を行わず結晶化することで、結晶性のばらつきを低減することが可能であり、後に形成されるTFTのばらつきを抑制することが可能である。また、結晶表面で突起上に結晶成長するリッジ(凸凹部)が形成されにくいため、半導体領域表面が比較的平坦であり、ゲート絶縁膜と介してゲート電極との間に流れるリーク電流を抑制することが可能である。
Next, as in
次に、実施の形態1と同様にTFTのチャネル領域となる領域に3族元素(13族元素、以下、アクセプタ型元素と示す。)、または5族元素(15族元素、以下、ドナー型元素と示す。)を低濃度に添加するチャネルドープ工程を全面または選択的に行う。このチャネルドープ工程は、TFTしきい値電圧を制御するための工程である。
Next, as in the first embodiment, a group 3 element (
次に、実施の形態1と同様に、第1の結晶性半導体膜131上に、ドナー型元素が含まれる膜厚80〜250nmの第2の半導体膜132を形成する。珪化物気体にリン、ヒ素のようなドナー型元素を有する気体を加えたプラズマCVD法で成膜する。このような手法により第2の半導体膜を形成することで、第1の結晶性半導体膜と第2の半導体膜との界面が形成される。また、ドナー型元素が含まれる第2の半導体膜132としては、第1の半導体膜と同様の半導体膜を形成した後、ドナー型元素をイオンドープ法又はイオン注入法により添加して形成することができる。このときの、第2の半導体膜132では、リンの濃度が1×1019〜3×1021/cm3であることが好ましい。
Next, as in
さらには、上記プラズマCVD法、又はイオンドープ法、イオン注入法を用いて、第1の結晶性半導体膜131に接する側に、低濃度領域(以下、n-領域と示す。)、その上に高濃度領域(以下、n+領域と示す。)の積層構造としても良い。このとき、n-領域のドナー型元素の濃度は、1×1017〜3×1019/cm3、好ましくは1×1018〜1×1019/cm3とし、n+領域のドナー型元素の濃度は、n-領域のドナー型元素の10〜100倍とする。また、n-領域の膜厚は50〜200nmであり、n+領域の膜厚は30〜100nm好ましくは40〜60nmである。ここでは、第2の半導体膜132として、波線より第1の結晶性半導体膜131側の領域をn-領域とし、その表面にn+領域を示す。
Further, a low concentration region (hereinafter referred to as an n − region) is formed on the side in contact with the first
このときのドナー型元素が含まれる第2の半導体膜の不純物のプロファイルは実施の形態1で示した図26と同様である。 The impurity profile of the second semiconductor film containing the donor-type element at this time is similar to that shown in FIG.
なお、ドナー型元素が含まれる第2の半導体膜132は、希ガス元素、代表的にはアルゴンが添加されることにより、結晶格子の歪が形成され、後に行われるゲッタリング工程で、より触媒元素をゲッタリングすることが可能である。
Note that the
次に、実施の形態1と同様に、第1の結晶性半導体膜131及び第2の半導体膜132を加熱して、図10(E)の矢印で示すように、第1の結晶性半導体膜131に含まれる触媒元素を第2の半導体膜132に移動させて、触媒元素をゲッタリングする。この工程により、第1の結晶性半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中のニッケル濃度が1×1018/cm3以下、望ましくは1×1017/cm3以下とすることができる。このような膜を第2の結晶性半導体膜141と示す。また、ゲッタリング後の触媒元素が移動した第2の半導体膜も同様に結晶化されているため、第3の結晶性半導体膜142と示す。なお、本実施の形態においては、ゲッタリング工程と共に、第3の結晶性半導体膜142中のドナー型元素の活性化を行っている。
Next, as in
次に、実施の形態1と同様に、図11(A)に示すように、第3の結晶性半導体膜142上に第2のマスク143を形成し、該第2のマスクを用いて第3の結晶性半導体膜142及び第2の結晶性半導体膜141をエッチングして、図11(B)に示すような第1の半導体領域152及び第2の半導体領域151を形成する。
Next, as in
次に、第2のマスクを除去した後、実施の形態1と同様に、図11(C)に示すように、膜厚500〜1500nm、好ましくは500〜1000nmの第3の導電層153を成膜する。次に、第3の導電層上に感光性材料154を塗布又は吐出し、レーザビーム直接描画装置を用いてレーザ光155を感光性材料154に照射し露光した後、現像して、図11(D)に示すような第3のマスク161を形成する。ここでは、感光性材料154として、ポジ型感光性材料を用いる。
Next, after removing the second mask, as in
次に、実施の形態1と同様に、第3のマスク161を用いて第3の導電層153を所望の形状にエッチングして、第4の導電層162a、163を形成する。第4の導電層162a、163は、ソース電極及びドレイン電極として機能する。このとき、第3の導電層を分断して、ソース電極及びドレイン電極を形成すると共に、ソース配線又はドレイン配線の幅が細くなるようにエッチングすることで、後に形成される液晶表示装置の開口率を高めることが可能である。
Next, similarly to
次に、実施の形態1と同様に、第3のマスク161を用いて、第1の半導体領域152の露出部をエッチングして、ソース領域及びドレイン領域として機能する第3の半導体領域164、165を形成する。このとき、第2の半導体領域151の一部がオーバーエッチングされても良い。このときのオーバーエッチングされた第2の半導体領域を第4の半導体領域166と示す。第4の半導体領域166はチャネル形成領域として機能する。
Next, similarly to
次に、第3のマスクを除去した後、図11(E)に示すように、第4の導電層162、163及び第4の半導体領域166表面上に、パッシベーション膜として機能する膜厚100〜300nmの第2の絶縁膜171を成膜することが好ましい。
Next, after removing the third mask, as shown in FIG. 11E, a film thickness of 100 to 100 which functions as a passivation film over the surfaces of the fourth
この後、第4の半導体領域を水素雰囲気又は窒素雰囲気で加熱して水素化することが好ましい。なお、窒素雰囲気で加熱する場合は、第3の絶縁膜に水素を含む絶縁膜を形成することが好ましい。 Thereafter, the fourth semiconductor region is preferably hydrogenated by heating in a hydrogen atmosphere or a nitrogen atmosphere. Note that in the case of heating in a nitrogen atmosphere, an insulating film containing hydrogen is preferably formed as the third insulating film.
以上の工程により、結晶性半導体膜を有する逆スタガ型のTFTを形成することができる。 Through the above steps, an inverted staggered TFT having a crystalline semiconductor film can be formed.
次に、実施の形態1と同様に、第2の絶縁膜171上に、膜厚500〜1500nmの第3の絶縁膜172を形成する。
Next, as in
次に、実施の形態1と同様に、第3の絶縁膜172上に第4のマスク(図示しない。)を形成した後、第3の絶縁膜172及び第2の絶縁膜171の一部をエッチングして、ゲート電極の接続部122aを露出する。次に、第4のマスクを除去した後、ゲート配線として機能する膜厚500〜1500nm、好ましくは500〜1000nmの第5の導電層173を形成する。
Next, as in
次に、第5の導電層173及び第3の絶縁膜172上に第4の絶縁膜174を形成する。第4の絶縁膜174としては、第3の絶縁膜172と同様の材料を適宜用いることが可能である。また、反射型液晶表示装置又は半透過型液晶表示装置を形成する場合、第4の絶縁膜は凹凸を有することで、光をより外部に反射することが可能となる。この場合、第3の絶縁膜を液滴吐出法、印刷法等を用いることで、凹凸を有する絶縁層を形成することが可能である。
Next, a fourth
次に、第4の絶縁膜174上に第5のマスク(図示しない。)を形成した後、第4の絶縁膜174、第3の絶縁膜172及び第2の絶縁膜171の一部をエッチングして、第4の導電層163の一部を露出する。次に、第5のマスクを除去した後、画素電極として機能する膜厚100〜200nmの第6の導電層175を形成する。第5のマスクは、第2のマスク143と同様の手法及び材料を適宜用いることが可能である。第6の導電層175の代表的な材料としては、透光性を有する導電膜、又は反射性を有する導電膜がある。透光性を有する導電膜の材料としては、酸化インジウムスズ(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)、酸化珪素を含む酸化インジウムスズ等が挙げられる。また、反射性を有する導電膜の材料としては、アルミニウム(Al)、チタン(Ti)、銀(Ag)、タンタル(Ta)などの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料、若しくは該金属の窒化物である窒化チタン(TiN)、窒化タンタル(TaN)、若しくは1〜20%のニッケルを含むアルミニウムなどが挙げられる。さらには、半透過型液晶表示装置の場合、第6の導電層を透光性を有する導電膜と、反射性を有する導電膜とで形成すれば良い。
Next, after a fifth mask (not shown) is formed over the fourth insulating
第6の導電層175の形成方法としては、液滴吐出法、スパッタリング法、蒸着法、CVD法、塗布法等を適宜用いる。液滴吐出法を用いることで、選択的に第6の導電層を形成することが可能である。また、スパッタリング法、蒸着法、CVD法、塗布法等を用いた場合、第2の導電層と同様にマスクを形成した後、該マスクを用いて導電膜をエッチングして第6の導電層を形成する。
As a method for forming the sixth
なお、ここでは第5の導電層173としてはゲート配線として機能する導電層を形成し、第6の導電層175としては画素電極として機能する導電層を形成したが、これに限定されない。画素電極として機能する導電層を形成した後、ゲート配線として機能する導電層を形成してもよい。
Note that although a conductive layer functioning as a gate wiring is formed as the fifth
以上の工程により、アクティブマトリクス基板を形成することが可能である。 Through the above steps, an active matrix substrate can be formed.
本実施の形態で形成される逆スタガ型のTFTは、ゲート電極に耐熱性の高い材料を用いており、また活性化工程、ゲッタリング工程、結晶化工程等の加熱処理を行った後、低抵抗材料を用いてソース配線、ゲート配線等の配線を形成している。このため、結晶性を有し、不純物金属元素が少なく、配線抵抗の低いTFTを形成することが可能である。また、本発明の液晶表示装置は、絶縁膜上に画素電極を形成することが可能であり、開口率を増加させることが可能である。 The inversely staggered TFT formed in this embodiment uses a material having high heat resistance for the gate electrode, and after performing heat treatment such as an activation process, a gettering process, and a crystallization process, Wirings such as a source wiring and a gate wiring are formed using a resistance material. Therefore, a TFT having crystallinity, a small amount of impurity metal elements, and low wiring resistance can be formed. In the liquid crystal display device of the present invention, a pixel electrode can be formed over the insulating film, and the aperture ratio can be increased.
このため、結晶性半導体膜で形成されるため非晶質半導体膜で形成される逆スタガ型のTFTと比較して移動度が高い。また、ソース領域及びドレイン領域には、ドナー型元素に加え、触媒元素をも含む。このため、半導体領域との接触抵抗の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な半導体装置を作製することが可能である。 Therefore, since it is formed using a crystalline semiconductor film, the mobility is higher than that of an inverted stagger type TFT formed using an amorphous semiconductor film. Further, the source region and the drain region contain a catalyst element in addition to the donor element. For this reason, a source region and a drain region having low contact resistance with the semiconductor region can be formed. As a result, a semiconductor device that requires high-speed operation can be manufactured.
また、非晶質半導体膜で形成されるTFTと比較して、しきい値のずれが生じにくく、TFT特性のバラツキを低減することが可能である。このため、非晶質半導体膜で形成されるTFTをスイッチング素子として用いた液晶表示装置と比較して、表示ムラを低減することが可能であり、信頼性の高い半導体装置を作製することが可能である。 Further, as compared with a TFT formed using an amorphous semiconductor film, a threshold shift is less likely to occur, and variation in TFT characteristics can be reduced. Therefore, display unevenness can be reduced and a highly reliable semiconductor device can be manufactured as compared with a liquid crystal display device using a TFT formed of an amorphous semiconductor film as a switching element. It is.
更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このようなTFTを液晶表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。 Further, since the metal element mixed in the semiconductor film in the film formation stage is also gettered by the gettering step, off current can be reduced. By providing such a TFT in a switching element of a liquid crystal display device, contrast can be improved.
また、本実施の形態では、このため、基板全面に薄膜を成膜せずとも、液滴吐出法を用いて所定の場所に薄膜原料やレジストを吐出すればよく、フォトマスクを用いずとも、TFTを形成することができる。このため、スループットや歩留まりを向上させると共に、コストダウンを図ることが可能となる。 In the present embodiment, for this reason, a thin film material or a resist may be discharged to a predetermined place using a droplet discharge method without forming a thin film over the entire surface of the substrate, and without using a photomask. A TFT can be formed. For this reason, it is possible to improve throughput and yield and to reduce costs.
(実施の形態10)
本実施の形態では、実施の形態9で示したアクティブマトリクス基板のソース配線、ゲート配線、及び画素電極の積層の構造について、図12を用いて説明する。
(Embodiment 10)
In this embodiment mode, a stacked structure of the source wiring, the gate wiring, and the pixel electrode of the active matrix substrate described in Embodiment Mode 9 is described with reference to FIGS.
図12(A)は、本実施の形態における逆スタガ型のTFTと、ゲート配線として機能する第5の導電層との積層構造を示す図であり、図11(E)の断面構造及び図12(C)のA−Bの断面構造に相当する。 FIG. 12A is a diagram illustrating a stacked structure of an inverted staggered TFT in this embodiment and a fifth conductive layer functioning as a gate wiring. The cross-sectional structure in FIG. This corresponds to a cross-sectional structure taken along line AB in (C).
図12(B)は、ソース配線として機能する第4の導電層、ゲート配線として機能する第5の導電層、ゲート電極の接続部として機能する第2の導電層、及び画素電極として機能のする第6の導電層の積層構造を示す図であり、図12(C)のC−Dの断面構造に相当する。以下、ソース配線として機能する第4の導電層をソース配線162a、162b、ゲート配線として機能する第5の導電層をゲート配線173a、173b、ゲート電極の接続部として機能する第2の導電層をゲート電極の接続部122a、122b、及び画素電極として機能する第6の導電層を画素電極175と示す。
FIG. 12B functions as a fourth conductive layer functioning as a source wiring, a fifth conductive layer functioning as a gate wiring, a second conductive layer functioning as a connection portion of the gate electrode, and a pixel electrode. It is a figure which shows the laminated structure of a 6th conductive layer, and is equivalent to the cross-sectional structure of CD of FIG.12 (C). Hereinafter, the fourth conductive layer functioning as the source wiring is the
図12(B)に示すように、ゲート電極の接続部122b上に第1の絶縁膜123が形成され、第1の絶縁膜123上に、容量配線180、ソース配線162b、ドレイン電極163が形成される。また、容量配線180、ソース配線162b、ドレイン電極163、第1の絶縁膜123すべての上に第2の絶縁膜171、第3の絶縁膜172が形成され、第3の絶縁膜172上にゲート配線173が形成される。即ち、ソース配線、ドレイン電極は、第2の絶縁膜171、第3の絶縁膜172を介してゲート配線173と交差している。
As shown in FIG. 12B, the first insulating
図12(B)に示すように、ゲート配線173及び第3の絶縁膜172全ての上に第4の絶縁膜174が形成され、第4の絶縁膜上に画素電極175が形成されている。即ち、第4の絶縁膜を介して、ゲート配線173の一部を画素電極175が覆っている。画素電極175が形成される第4の絶縁膜174は、平坦化層で形成されているため、後に画素電極間に充填される液晶材料の配向の乱れを抑制することが可能であり、液晶表示装置のコントラストを向上させることが可能である。
As shown in FIG. 12B, a fourth
なお、ここでは、第4の絶縁膜174を、ゲート配線173及び第3の絶縁膜172全ての上に形成したが、ゲート配線173及びその周辺の第3の絶縁膜172のみを覆うように設けてもよい。この場合、液滴吐出法や印刷法で部分的に第4の絶縁膜を形成する。この構造の場合、部分的に第4の絶縁膜を形成するため、原材料を削減することが可能であり、低コスト化が可能である。
Note that although the fourth insulating
また、本実施の形態では、図12(C)のE−Fで示すように、ソース配線上に画素電極の端部が形成されている。このため、透過型液晶表示装置の場合、画素電極端部で液晶材料の配向乱れが生じたとしても、その領域をソース配線が覆っているため、表示ムラを低減することが可能である。 In this embodiment mode, the end portion of the pixel electrode is formed over the source wiring as indicated by E-F in FIG. For this reason, in the case of a transmissive liquid crystal display device, even if alignment disorder of the liquid crystal material occurs at the end portion of the pixel electrode, since the source wiring covers the region, display unevenness can be reduced.
(実施の形態11)
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図13を用いて説明する。
(Embodiment 11)
In this embodiment, an active matrix substrate having a stacked structure of gate wirings and source wirings is described with reference to FIGS.
図13(A)は、本実施の形態における逆スタガ型のTFTとゲート配線との積層構造を示す図であり、図13(C)のA−Bの断面構造に相当する。第1の絶縁膜123上には、第4の半導体領域、ソース配線162a、ドレイン電極として機能する第4の導電層(以下、ドレイン電極と示す。)163、画素電極1132、ゲート配線1113が形成される。ドレイン電極163と画素電極1132は絶縁膜を介さないで接続されている。また、ゲート電極の接続部122aとゲート配線1113とは、第1の絶縁膜123を介して接続されている。また、ソース配線162a、ドレイン電極163、画素電極1132、第1の絶縁膜123、及びゲート配線1113上にはパッシベーション膜として機能する絶縁膜1114が形成される。
FIG. 13A illustrates a stacked structure of an inverted staggered TFT and a gate wiring in this embodiment, which corresponds to a cross-sectional structure taken along line AB in FIG. Over the first insulating
図13(B)は、ソース配線162b、ゲート配線1113、ゲート電極の接続部122b、及び画素電極1132の積層構造を示す図であり、図13(C)のC−Dの断面構造に相当する。
13B illustrates a stacked structure of the
図13(B)に示すように、ゲート電極の接続部122b上に第1の絶縁膜123が形成され、第1の絶縁膜123上に、容量配線180、ソース配線162b、ドレイン電極163、ドレイン電極163に接続する画素電極1132が形成される。また、容量配線180、ソース配線162b、及び第1の絶縁膜123の一部上に第2の絶縁膜1111が形成され、第2の絶縁膜1111上にゲート配線1113が形成される。即ち、ソース配線、ドレイン電極は、第2の絶縁膜1111を介してゲート配線1113と交差している。ここでは、第2の絶縁膜1111を液滴吐出法、又は印刷法で形成する。
As shown in FIG. 13B, a first
本実施の形態では、ソース配線、容量配線と、ゲート配線とが交差する領域にのみ第2の絶縁膜1111を設けている。このため、実施の形態10と異なり、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。
In this embodiment mode, the second
また、ゲート配線1113と画素電極1132とが重なる領域に第3の絶縁膜を液滴吐出法又は印刷法で形成してもよい。この場合、画素電極が形成する領域を拡大することが可能であり、開口率を増加させることが可能である。
Alternatively, the third insulating film may be formed by a droplet discharge method or a printing method in a region where the
(実施の形態12)
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図14を用いて説明する。
(Embodiment 12)
In this embodiment, an active matrix substrate having a stacked structure of gate wirings and source wirings is described with reference to FIGS.
図14(A)は、本実施の形態における逆スタガ型のTFTとゲート配線との積層構造を示す図であり、及び図14(C)のA−Bの断面構造に相当する。 FIG. 14A illustrates a stacked structure of an inverted staggered TFT and a gate wiring in this embodiment mode, and corresponds to a cross-sectional structure taken along line AB in FIG.
図14(B)は、ソース配線162b、ゲート配線1121b、ゲート電極の接続部122b、及び画素電極1122の積層構造を示す図であり、図14(C)のC−Dの断面構造に相当する。
14B is a diagram illustrating a stacked structure of the
図14(B)に示すように、ゲート電極の接続部122a、122b上に第1の絶縁膜123が形成され、第1の絶縁膜123上に、容量配線180、ソース配線162b、ドレイン電極163が形成される。また、容量配線180、ソース配線162b、ドレイン電極163、及び第1の絶縁膜123すべての上に第2の絶縁膜171、第3の絶縁膜172が形成され、第3の絶縁膜172上にゲート配線1121bが形成される。即ち、ソース配線162b、及び容量配線180は、第2の絶縁膜171、第3の絶縁膜172を介してゲート配線1121a、1121bと交差している。
As shown in FIG. 14B, a first
なお、ここでは、図14(C)に示すように、ゲート配線1121bは、画素ごとに形成されており、隣り合う画素に設けられたゲート電極の接続部122a、122bに接続されている。このため、ゲート配線1121bの材料は、特に低抵抗材料である必要はなく、材料の選択の幅が広がる。
Note that here, as illustrated in FIG. 14C, the
また、第3の絶縁膜172全ての上に第4の絶縁膜174が形成され、第4の絶縁膜上に画素電極1122が形成されている。即ち、第4の絶縁膜を介して、ゲート配線1121bの一部を画素電極175が覆っている。画素電極175が形成される第4の絶縁膜174は、平坦化層で形成されているため、後に画素電極間に充填される液晶材料の配向の乱れを抑制することが可能であり、液晶表示装置のコントラストを向上させることが可能である。
Further, the fourth insulating
なお、ここでは、第4の絶縁膜174を、ゲート配線1121b及び第3の絶縁膜172全ての上に形成したが、ゲート配線1121b及びその周辺の第3の絶縁膜172のみを覆うように設けてもよい。この場合、液滴吐出法や印刷法で部分的に第4の絶縁膜を形成する。この構造の場合、部分的に第4の絶縁膜を形成するため、原材料を削減することが可能であり、低コスト化が可能である。
Note that here, the fourth insulating
(実施の形態13)
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図15を用いて説明する。
(Embodiment 13)
In this embodiment mode, an active matrix substrate having a stacked structure of gate wirings and source wirings is described with reference to FIGS.
図15(A)は、本実施の形態における逆スタガ型のTFTとゲート配線との積層構造を示す図であり、図15(C)のA−Bの断面構造に相当する。第1の絶縁膜123上には、第4の半導体領域、ドレイン電極163、画素電極1132、ゲート配線1133aが形成される。ドレイン電極163と画素電極1132は絶縁膜を介さないで接続されている。
FIG. 15A illustrates a stacked structure of an inverted staggered TFT and a gate wiring in this embodiment, which corresponds to a cross-sectional structure taken along line AB in FIG. Over the first insulating
図15(B)は、ソース配線162b、ゲート配線1133b、ゲート電極の接続部122b、及び画素電極1132の積層構造を示す図であり、図15(C)のC−Dの断面構造に相当する。
FIG. 15B is a diagram illustrating a stacked structure of the
図15(B)に示すように、ゲート電極の接続部122b上に第1の絶縁膜123が形成され、第1の絶縁膜123上に、容量配線180、ソース配線162b、ドレイン電極163、ドレイン電極163に接続する画素電極1132が形成される。また、容量配線180、ソース配線162b及び第1の絶縁膜123の一部上に第2の絶縁膜1131が形成され、第2の絶縁膜1131上にゲート配線1133bが形成される。即ち、ソース配線162a、容量配線180は、第2の絶縁膜1131を介してゲート配線1133bと交差している。ここでは、第2の絶縁膜1131を液滴吐出法、又は印刷法で形成する。
As shown in FIG. 15B, a first
本実施の形態では、ソース配線、容量配線と、ゲート配線とが交差する領域にのみ第2の絶縁膜1131を設けている。このため、実施の形態12と異なり、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。
In this embodiment mode, the second
また、ゲート配線1133bと画素電極1132とが重なる領域に第3の絶縁膜を液滴吐出法又は印刷法で形成してよい。この場合、画素電極が形成する領域を拡大することが可能であり、開口率を増加させることが可能である。
Further, a third insulating film may be formed by a droplet discharge method or a printing method in a region where the
(実施の形態14)
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図16を用いて説明する。
(Embodiment 14)
In this embodiment, an active matrix substrate having a stacked structure of gate wirings and source wirings is described with reference to FIGS.
図16(A)は、本実施の形態における逆スタガ型のTFTとゲート配線として機能する第5の導電層との積層構造を示す図であり、図16(C)のA−Bの断面構造に相当する。 FIG. 16A is a diagram illustrating a stacked structure of an inverted staggered TFT and a fifth conductive layer functioning as a gate wiring in this embodiment, and is a cross-sectional structure taken along line AB in FIG. It corresponds to.
図16(B)は、ソース配線1148b、ゲート配線1145a、1145b、ゲート電極の接続部122b、及び画素電極1142の積層構造を示す図であり、図16(C)のC−Dの断面構造に相当する。
FIG. 16B is a diagram illustrating a stacked structure of the
図16(B)に示すように、ゲート電極の接続部122a、122b上に第1の絶縁膜123が形成され、第1の絶縁膜123上に、容量配線1144、ソース配線1148b、ドレイン電極1147、ゲート配線1145a、1145bが形成される。なお、ゲート配線1145a、1145bは、それぞれ第1の絶縁膜123を介してゲート電極の接続部122a、122bに接続されている。
As shown in FIG. 16B, a first
また、図16(C)に示すように、ゲート配線1145a、1145bは、各画素にそれぞれ設けられている。ここでは、ゲート配線1145a、1145bとソース配線1148b、1148a、容量配線1144とはそれぞれは、交差していない。このためこれらの電極及び配線を液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。
In addition, as illustrated in FIG. 16C, the
また、ゲート配線1145a、1145bとソース配線1148b、ドレイン電極1147、容量配線1144すべての上に第2の絶縁膜171、第3の絶縁膜172が形成され、第3の絶縁膜172上に導電層1146a、1146bが形成される。また、導電層1146a、1146bは、第2の絶縁膜171、第3の絶縁膜172を介して、それぞれゲート配線1145a、1145bと接続している。このため、各画素に設けられたゲート配線は、導電層1146a、1146bを介して電気的に接続している。また、ソース配線1148a、1148b、及び容量配線1144は、第2の絶縁膜171、第3の絶縁膜172を介してゲート配線1145a、1145b及び導電層1146a、1146bと交差している。
Further, a second
なお、ここでは、導電層1146a、1146bは、画素ごとに形成されており、隣り合う画素に設けられたゲート電極の接続部122a、122bに接続されている。このため、導電層1146a、1146bの材料の選択の幅が広がる。
Note that here, the
また、及び第3の絶縁膜172全ての上に第4の絶縁膜174が形成され、第4の絶縁膜上に画素電極1142が形成されている。即ち、第4の絶縁膜を介して、導電層1146bの一部を画素電極1142が覆っている。画素電極175が形成される第4の絶縁膜174は、平坦化層で形成されているため、後に画素電極間に充填される液晶材料の配向の乱れを抑制することが可能であり、液晶表示装置のコントラストを向上させることが可能である。
Further, the fourth insulating
なお、ここでは、第4の絶縁膜174を、導電層1146a、1146b及び第3の絶縁膜172全ての上に形成したが、ゲート配線1121b及びその周辺の第4の絶縁膜174を覆うように設けてもよい。
Note that here, the fourth insulating
(実施の形態15)
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図17を用いて説明する。
(Embodiment 15)
In this embodiment, an active matrix substrate having a stacked structure of gate wirings and source wirings is described with reference to FIGS.
図17(A)は、本実施の形態における逆スタガ型のTFTとゲート配線との積層構造を示す図であり、図17(C)のA−Bの断面構造に相当する。第1の絶縁膜123上には、ソース配線1150a、第4の半導体領域、ドレイン電極1157、画素電極1152、ゲート配線1155aが形成される。ドレイン電極163と画素電極1132は絶縁膜を介さないで接続されている。
FIG. 17A illustrates a stacked structure of an inverted staggered TFT and a gate wiring in this embodiment, and corresponds to a cross-sectional structure taken along line AB in FIG. Over the first insulating
図17(B)は、ソース配線1153b、ゲート配線1155a、1155b、ゲート電極の接続部122b、及び画素電極1152の積層構造を示す図であり、図17(C)のC−Dの断面構造に相当する。
FIG. 17B is a diagram illustrating a stacked structure of the
図17(B)に示すように、ゲート電極の接続部122b上に第1の絶縁膜123が形成され、第1の絶縁膜123上に、容量配線1158、ソース配線1150b、ドレイン電極1158a、ドレイン電極1158aに接続する画素電極1152、ゲート配線1155a、1155bが形成される。また、容量配線1158、ソース配線1150b、及び第1の絶縁膜123の一部上に第2の絶縁膜1151が形成され、第2の絶縁膜1151上に導電層1156bが形成される。ゲート配線1155a、1155bは、各画素にそれぞれ設けられている。ここでは、ゲート配線1155a、1155bとソース配線1153b、及び容量配線1158それぞれは、交差していない。このため液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。
As shown in FIG. 17B, a first
また、導電層1156a、1156bは、第2の絶縁膜1151を介して、それぞれゲート配線1155a、1155bと接続している。このため、各画素に設けられたゲート配線は、導電層1156a、1156bを介して電気的に接続している。また、ソース配線、ドレイン電極は、第2の絶縁膜1151を介してゲート配線1155a、1155b及び導電層1156a、1156bと交差している。
The
本実施の形態では、ソース配線、容量配線と、ゲート配線とが交差する領域にのみ第2の絶縁膜1151を設けている。このため、実施の形態14と異なり、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。
In this embodiment, the second
また、導電層1156bと画素電極1152とが重なる領域に第3の絶縁膜を液滴吐出法又は印刷法で形成してよい。この場合、画素電極が形成する領域を拡大することが可能であり、開口率を増加させることが可能である。
Alternatively, the third insulating film may be formed by a droplet discharge method or a printing method in a region where the
(実施の形態16)
本実施の形態では、ゲート配線とソース配線の積層構造の異なるアクティブマトリクス基板について図18を用いて説明する。
(Embodiment 16)
In this embodiment, an active matrix substrate having a stacked structure of gate wirings and source wirings is described with reference to FIGS.
図18(A)は、本実施の形態における逆スタガ型のTFTとゲート配線との積層構造を示す図であり、図18(C)のA−Bの断面構造に相当する。第1の絶縁膜123上には、第4の半導体領域166、ドレイン電極1157、画素電極1152が形成される。ドレイン電極1157と画素電極1152は絶縁膜を介さないで接続されている。また、ゲート電極の接続部122a上の第1の絶縁膜は除去されており、その上にゲート配線1165aが形成されている。このような構造により、ゲート電極の接続部とゲート配線との接触抵抗を抑制することが可能である。また、本実施の形態のようなゲート電極の接続部122aとゲート配線1165との接続構造を、実施の形態10乃至実施の形態15それぞれに適用することが可能である。
FIG. 18A illustrates a stacked structure of an inverted staggered TFT and a gate wiring in this embodiment, which corresponds to a cross-sectional structure taken along line AB in FIG. On the first insulating
図18(B)は、ソース配線1163b、ゲート配線1165a、1165b、導電層123b、及び画素電極1152の積層構造を示す図であり、図18(C)のC−Dの断面構造に相当する。
18B illustrates a stacked structure of the
図18(B)に示すように、ゲート電極121a、ゲート電極の接続部122aと同様の工程で形成された導電層123bが基板表面には、形成されている。また、ゲート電極の接続部122a表面の第1の絶縁膜を除去するときに、導電層123bの表面上の第1の絶縁膜を除去する。この後、導電層123b上に第2の絶縁膜1161を形成する。このとき、導電層123bの両端部が露出するように、第2の絶縁膜1161を形成することが好ましい。
As shown in FIG. 18B, a
次に、第1の絶縁膜上にドレイン電極を形成すると同時に、導電層123a、123b上にゲート配線1165a、1165bを形成し、また同時に第2の絶縁膜1161上にソース配線1163b、容量配線1164を形成する。ここでは、これらの導電層は、交差していない。このため液滴吐出法で形成する場合、同時に形成できるため、量産性を向上させることが可能である。
Next, simultaneously with formation of the drain electrode over the first insulating film,
また、本実施の形態では、画素ごとに形成されたゲート配線1165a、1165bが導電層123a、123bを介して電気的に接続されている。また、導電層123b上に形成された第2の絶縁膜1161を介して、ゲート配線1165a、1165bとソース配線1163a、1163bとが交差している。
In this embodiment mode, the
本実施の形態では、ソース配線1163a、1163b、容量配線1164と、ゲート配線とが交差する領域にのみ第2の絶縁膜1161を設けている。このため、一部分にのみ形成しているため、原材料を削減することが可能であり、低コスト化が可能である。
In this embodiment, the second
また、ゲート配線1165a、1165b、容量配線1164、及びソース配線1163a、1163bと画素電極1152とが重なる領域に、第3の絶縁膜を液滴吐出法又は印刷法で形成してよい。この場合、画素電極を形成する領域を拡大することが可能であり、開口率を増加させることが可能である。
Further, the third insulating film may be formed by a droplet discharge method or a printing method in a region where the
(実施の形態17)
本実施の形態では、ドナー型元素を有する半導体膜の代わりに、希ガス元素を有する半導体膜を用いて触媒元素をゲッタリングしてTFTを形成する工程について、図19を用いて説明する。
(Embodiment 17)
In this embodiment, a process of forming a TFT by gettering a catalytic element using a semiconductor film containing a rare gas element instead of a semiconductor film containing a donor element will be described with reference to FIGS.
図19(A)及び図19(B)に示すように、実施の形態1と同様の工程により第1の結晶性半導体膜131を形成する。なお、この後チャネルドープ工程を行っても良い。次いで、第1の結晶性半導体膜表面に膜厚1〜5nmの酸化膜を形成してもよい。ここでは、結晶性半導体膜の表面にオゾン水を塗布して酸化膜を形成する。
As shown in FIGS. 19A and 19B, a first
次に、第1の結晶性半導体膜131上にPVD法、CVD法等の公知の手法により希ガス元素を有する第2の半導体膜232を形成する。第2の半導体膜232としては、非晶質半導体膜であることが好ましい。
Next, a
次に、第1の結晶性半導体膜131及び第2の半導体膜232を実施の形態1と同様の手法により加熱して、図19(C)の矢印で示すように、第1の結晶性半導体膜131に含まれる触媒元素を第2の半導体膜232に移動させて、触媒元素をゲッタリングする。この工程により、実施の形態1と同様に第1の結晶性半導体膜中の触媒元素がデバイス特性に影響を与えない濃度、即ち膜中の触媒元素濃度が1×1018/cm3以下、望ましくは1×1017/cm3以下とすることができる。このような膜を第2の結晶性半導体膜241と示す。また、ゲッタリング後の触媒元素が移動した第2の半導体膜も同様に結晶化されているため、第3の結晶性半導体膜242と示す。
Next, the first
次に、図19(D)に示すように、第3の結晶性半導体膜242を除去した後、導電性を有する第2の半導体膜243を成膜する。ここで、第2の半導体膜としては、珪化物気体にボロン、リン、ヒ素のような13属又は15属の元素を有する気体を加えたプラズマCVD法で成膜する。なお、第2の半導体膜は、非晶質半導体、SAS、結晶性半導体、μcから選ばれたいずれかの状態を有する膜で形成すればよい。なお、第2の半導体膜が導電性を有する非晶質半導体膜、SAS、又はμcのいずれかである場合は、この後、不純物を活性化する加熱処理を行う。一方、第2の半導体膜が導電性を有する結晶性半導体である場合、加熱処理は行わなくとも良い。ここでは、プラズマCVD法により、膜厚100nmのリンが含まれる非晶質珪素膜を成膜した後、550度1時間で加熱して、不純物を活性化する。
Next, as shown in FIG. 19D, after the third
次に、図19(E)に示すように、実施の形態1と同様の工程により第1の半導体領域252、第2の半導体領域251、第3の導電層153を形成する。次に、感光性材料254を塗布した後、感光性材料の一部にレーザ光255を照射して、図19(F)に示すようなマスク260を形成する。
Next, as illustrated in FIG. 19E, a
次に、図19(F)に示すように、マスクを用いて第3の導電層153をエッチングして、ソース電極及びドレイン電極として機能する第4の導電層162、163を形成する。また、実施の形態1と同様の工程により、第1の半導体領域をエッチングしてソース領域及びドレイン領域として機能する第3の半導体領域262、及びチャネル形成領域として機能する第4の半導体領域261を形成することができる。
Next, as illustrated in FIG. 19F, the third
この後、実施の形態1と同様の工程により、逆スタガ型のTFT及びアクティブマトリクス基板を形成することができる。本実施の形態で形成されるTFTを用いることにより実施の形態1と同様の効果を得ることができる。また、実施の形態1乃至実施の形態16のいずれかにも、本実施の形態を適用することが可能である。
Thereafter, an inverted staggered TFT and an active matrix substrate can be formed by the same process as in the first embodiment. By using the TFT formed in this embodiment mode, the same effect as in
(実施の形態18)
本実施の形態では、nチャネル型のTFTとpチャネル型のTFTとを同一基板に形成する工程を図20を用いて形成する。
(Embodiment 18)
In this embodiment mode, a step of forming an n-channel TFT and a p-channel TFT over the same substrate is formed with reference to FIGS.
図20(A)に示すように、実施の形態1と同様に基板101上に第2の導電層301、302を形成し、第2の導電層上に第1の絶縁膜123を形成する。次に、実施の形態1と同様の工程により、第1の結晶性半導体膜、及びその上にドナー型元素が含まれる第2の半導体膜を形成する。次に、液滴吐出法、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して形成されたマスクを用いて、第1の結晶性半導体膜を所望の形状にエッチングして、第1の半導体領域を形成し、第2の半導体膜を所望の形状にエッチングして、第2の半導体領域を形成する。
As shown in FIG. 20A, second
次に、第1の半導体領域及び第2の半導体領域を加熱して、図20(A)の矢印で示すように、第2の半導体領域に含まれる触媒元素を第1の半導体領域に移動させて、触媒元素をゲッタリングする。ここでは、ゲッタリング後の触媒元素が移動した第1の半導体領域を第3の半導体領域311、312と示し、金属元素濃度が低減された第2の半導体領域を第4の半導体領域313、314と示す。なお、第3の半導体領域及び第4の半導体領域は、それぞれゲッタリング工程の加熱により結晶性化されている。
Next, the first semiconductor region and the second semiconductor region are heated to move the catalytic element contained in the second semiconductor region to the first semiconductor region as indicated by arrows in FIG. And gettering the catalytic element. Here, the first semiconductor region to which the catalytic element after gettering has moved is referred to as
本実施の形態では、各半導体領域を形成した後ゲッタリング工程を行ったが、実施の形態1のように、各半導体膜のゲッタリング工程を行った後、半導体膜を所望の形状にエッチングして、各半導体領域を形成しても良い。 In this embodiment, the gettering process is performed after forming each semiconductor region. However, after the gettering process for each semiconductor film is performed as in the first embodiment, the semiconductor film is etched into a desired shape. Thus, each semiconductor region may be formed.
次に、第3の半導体領域311、312及び第4の半導体領域313、314表面に酸化膜を形成した後、液滴吐出法、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して、図20(B)に示すように、第1のマスク321、322を形成する。第1のマスク321は、後にnチャネル型のTFTとなる第3の半導体領域311、第4の半導体領域313の全部を覆っている。一方、マスク322は、後にpチャネル型のTFTとなる第3の半導体領域312の一部を覆っている。このとき、第1のマスク322は、後に形成されるpチャネル型のTFTのチャネル長よりも狭いことが好ましい。
Next, after an oxide film is formed on the surfaces of the
次に、第3の半導体領域312の露出部に、アクセプタ型元素を添加し、p型不純物領域324を形成する。このとき第1のマスク322に覆われる領域は、n型不純物領域325として残存する。このとき、ドナー型元素を有する第3の半導体領域312の2〜10倍の濃度となるようにアクセプタ型元素を添加することにより、p型不純物領域を形成することができる。
Next, an acceptor element is added to the exposed portion of the
図27に、p型不純物領域の不純物元素のプロファイルを示す。 FIG. 27 shows a profile of the impurity element in the p-type impurity region.
図27(A)は、CVD法により、n-領域濃度及びn+領域濃度を有する第2の半導体膜を形成した後、アクセプタ型元素を添加したときの、各元素のプロファイルを示す。ドナー型元素のプロファイル150aは図26(A)と同様に、第1の濃度及び第2の濃度を示す。また、アクセプタ型元素のプロファイル603は、第2の半導体膜表面付近では、濃度が高く、第4の半導体領域314に近づくにつれ、濃度が減少している。n+領域に含まれるドナー型元素の2〜10倍の濃度のアクセプタ型元素を有する領域をp+領域602aと示し、n-領域のドナー型元素の2〜10倍の濃度のアクセプタ型元素を有する領域をp-領域602bと示す。
FIG. 27A shows a profile of each element when an acceptor element is added after forming a second semiconductor film having an n − region concentration and an n + region concentration by a CVD method. The donor-
図27(B)は、非晶質半導体、SAS、微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜の半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にドナー型元素を添加して、n-領域濃度及びn+領域濃度を有する第2の半導体膜を形成した後、アクセプタ型元素を添加したときの、各元素のプロファイルを示す。ドナー型元素のプロファイル150bは図26(B)のドナー型元素のプロファイル150bと同様である。また、アクセプタ型元素のプロファイル613は、図27(A)のアクセプタ型元素のプロファイル603と同様である。n+領域に含まれるドナー型元素の2〜10倍の濃度のアクセプタ型元素を有する領域をp+領域612aと示し、n-領域のドナー型元素の2〜10倍の濃度のアクセプタ型元素を有する領域をp-領域612bと示す。
In FIG. 27B, a semiconductor film having a state selected from an amorphous semiconductor, a SAS, a microcrystalline semiconductor, and a crystalline semiconductor is formed, and the semiconductor is formed by an ion doping method or an ion implantation method. A profile of each element when an acceptor element is added after forming a second semiconductor film having an n − region concentration and an n + region concentration by adding a donor element to the film is shown. The donor-
なお、ドナー型元素が含まれる第2の半導体膜132は、希ガス元素、代表的にはアルゴンが添加されることにより、結晶格子の歪が形成され、後に行われるゲッタリング工程で、より触媒元素をゲッタリングすることが可能である。
Note that the
つぎに、図20(B)に示すように、第1のマスク321、322を除去した後、第3の半導体領域311、p型不純物領域324、及びn型不純物領域325を加熱して、不純物元素を活性化する。加熱の方法としては、LRTA、GRTA、ファーネスアニール等を適宜用いることができる。ここでは、550度で1時間加熱する。
Next, as shown in FIG. 20B, after the
次に、図20(C)に示すように、実施の形態1と同様に、第3の導電層331、332を形成する。次に、レジストを塗布した後、レーザビーム直接描画装置を用いて露光し現像してマスク333を形成して、図20(D)に示すように、ソース電極及びドレイン電極として機能する第4の導電層341、342、及びソース領域・ドレイン領域として機能する第5の半導体領域343、344を形成する。次に、マスク333を除去した後、第4の導電層341、342及び第5の半導体領域343、344表面上に、パッシベーション膜を成膜することが好ましい。
Next, as shown in FIG. 20C, third
以上の工程により、同一基板上にnチャネル型のTFTとpチャネル型のTFTとを形成することができる。本実施の形態で形成されるTFTを用いることにより実施の形態1と同様の効果を得ることができる。また、単チャネル型のTFTで形成される駆動回路と比較して、低電圧駆動が可能なCMOSを形成することが可能である。更には、ドナー型元素(例えば、リン)と比較してアクセプタ型元素(例えば、ボロン)は原子半径が小さいため、比較的低い加速電圧及び濃度で、半導体膜中にアクセプタ型元素を添加することが可能である。本実施の形態では、アクセプタ型元素のみ半導体膜に添加しているため、従来のCOMS回路の作製工程と比較して、短時間で、かつ省エネルギー作製することが可能であり、この結果低コスト化が可能である。
Through the above steps, an n-channel TFT and a p-channel TFT can be formed over the same substrate. By using the TFT formed in this embodiment mode, the same effect as in
また、実施の形態1乃至実施の形態16のいずれかにも、本実施の形態を適用することが可能である。
In addition, this embodiment can be applied to any of
(実施の形態19)
本実施の形態では、実施の形態18と異なるゲッタリング工程により形成された結晶性半導体膜を有するnチャネル型のTFT及びpチャネル型の作製工程について、図21を用いて説明する。
(Embodiment 19)
In this embodiment, an n-channel TFT having a crystalline semiconductor film formed by a different gettering process from that in Embodiment 18 and a p-channel manufacturing process will be described with reference to FIGS.
実施の形態1に従って、基板101上に第2の導電層301、302を形成する。次に、実施の形態1に従って、図1(C)に示すような、触媒元素を有する第1の結晶性半導体膜を形成した後、第1の結晶性半導体膜表面に数nmの絶縁膜を形成する。次に、液滴吐出法、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して第1のマスクを形成し、第1の結晶性半導体膜を所望の形状にエッチングして、第1の半導体領域401、402を形成する。
In accordance with
次に、図21(B)に示すように、第1の半導体領域401、402上に、液滴吐出法、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して、第2のマスクを形成した後、第1の半導体領域の露出部にドナー型元素405を添加する。このとき、ドナー型元素が添加された領域をn型不純物領域406、407と示す。ここでは、イオンドーピング法によりリンを添加する。なお、第2のマスクに覆われた第1の半導体領域には、リンは添加されないが触媒元素は含まれている。
Next, as shown in FIG. 21B, the
次に、第1の半導体領域を加熱して、図21(C)の矢印で示すように、第1の半導体領域に含まれる触媒元素を、n型不純物領域406、407に移動させて、触媒元素をゲッタリングする。ここでは、ゲッタリング後の触媒元素が移動した第1の半導体領域をソース領域及びドレイン領域413、414と示し、金属元素濃度が低減された第1の半導体領域をチャネル形成領域411、412と示す。なお、第3の半導体領域及び第4の半導体領域は、それぞれゲッタリング工程の加熱により結晶性化されており、また、ソース領域及びドレイン領域413、414中に含まれるドナー型元素は活性化されている。
Next, the first semiconductor region is heated, and the catalyst element contained in the first semiconductor region is moved to the n-
次に、液滴吐出法、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して、図21(D)に示すように、第3のマスク421、422を形成する。第3のマスク421は、後にnチャネル型のTFTとなるチャネル形成領域411、ソース領域及びドレイン領域413の全部を覆っている。一方、第3のマスク422は、後にpチャネル型のTFTとなるチャネル形成領域412の一部又は全部を覆っている。このとき、第3のマスク422は、後に形成されるpチャネル型のTFTのチャネル長よりも狭いことが好ましい。
Next, after applying a droplet discharge method or applying a resist, exposure and development are performed using a laser beam direct writing apparatus to form
次に、ソース領域及びドレイン領域414及びチャネル形成領域412の露出部に、アクセプタ型元素423を添加し、p型を呈するソース領域及びドレイン領域424を形成する。このとき、ソース領域及びドレイン領域414の2〜10倍の濃度となるようにアクセプタ型元素を添加することにより、p型ソース領域及びドレイン領域を形成することができる。
Next, an
つぎに、第3のマスク421、422を除去した後、n型を呈するソース領域及びドレイン領域414及びp型を呈するソース領域及びドレイン領域424を加熱して、不純物元素を活性化する。加熱の方法としては、LRTA、GRTA、ファーネスアニール等を適宜用いることができる。ここでは、550度で1時間加熱する。
Next, after the
次に、図21(D)に示すように、実施の形態18と同様に、第4の導電層341、342を形成する。この後、チャネル形成領域411、412の一部をエッチングしてもよい。次に、第4の導電層341、342及びチャネル形成領域411、412の表面上に、パッシベーション膜を成膜することが好ましい。
Next, as shown in FIG. 21D, fourth
以上の工程により、同一基板上にnチャネル型のTFTとpチャネル型のTFTとを形成することができる。本実施の形態で形成されるTFTを用いることにより実施の形態1と同様の効果を得ることができる。更には、実施の形態18と比較して、成膜工程が削減できるため、スループットを向上させることが可能である。
Through the above steps, an n-channel TFT and a p-channel TFT can be formed over the same substrate. By using the TFT formed in this embodiment mode, the same effect as in
なお、実施の形態1乃至実施の形態16のいずれかにも、本実施の形態を適用することが可能である。
Note that this embodiment can be applied to any of
(実施の形態20)
本実施の形態においては、実施の形態17を用いてゲッタリング工程を行った結晶性半導体膜を用いてnチャネル型のTFTとpチャネル型のTFTとを同一基板に形成する工程を図22を用いて形成する。
(Embodiment 20)
In this embodiment mode, a process of forming an n-channel TFT and a p-channel TFT on the same substrate using the crystalline semiconductor film subjected to the gettering process using
実施の形態1の工程にしたがって、基板101上に第2の導電層301、302を形成する。次に、実施の形態8の工程にしたがって第1の結晶性半導体膜と、希ガス元素を有する第2の半導体膜を形成する。次に、第1の結晶性半導体膜及び第2の半導体膜を実施の形態1と同様の手法により加熱して、図22(A)の矢印で示すように、第1の結晶性半導体膜に含まれる触媒元素を第2の半導体膜に移動させて、触媒元素をゲッタリングする。触媒元素がゲッタリングされた第1の結晶性半導体膜を第2の結晶性半導体膜501と示す。また、ゲッタリング後の触媒元素が移動した第2の半導体膜も同様に結晶化されているため、第3の結晶性半導体膜502と示す。
In accordance with the steps in
次に、図22(B)に示すように、第3の結晶性半導体膜502をエッチングした後、第2の結晶性半導体膜501表面に数nmの絶縁膜を成膜する。次に、液滴吐出法又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して、第1のマスクを形成して第2の結晶性半導体膜をエッチングして第1の半導体領域511、512を形成する。次に、液滴吐出法、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して、第2のマスク513、514を形成する。第2のマスク513は、後にnチャネル型のTFTのチャネル形成領域となる部分を覆っている。一方、第2のマスク514は、後にpチャネル型のTFTとなる第1の半導体領域512の全部を覆っている。次に、第1の半導体領域511の露出部にドナー型元素515を添加する。このとき、ドナー型元素が添加された領域をn型不純物領域516と示す。また、第2のマスク513に覆われた領域はチャネル形成領域517として機能する。
Next, as shown in FIG. 22B, after the third
次に、第2のマスク513、514を除去した後、新たに、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して、第3のマスク521、522を形成する。第3のマスク521は、後にpチャネル型のTFTのチャネル形成領域となる半導体領域及びn型不純物領域を有する第1の半導体領域511の全てを覆っている。
Next, after removing the
次に、第1の半導体領域512の露出部に、アクセプタ型元素523を添加し、p型不純物領域524を形成する。また、第3のマスク522に覆われた領域はチャネル形成領域525として機能する。つぎに、第3のマスク521、522を除去した後、n型不純物領域516及びp型不純物領域524を加熱して、不純物元素を活性化する。加熱の方法としては、LRTA、GRTA、ファーネスアニール等を適宜用いることができる。
Next, an
次に、図22(D)に示すように、実施の形態18と同様に、第4の導電層341、342を形成する。この後、チャネル形成領域517、525の一部をエッチングしてもよい。次に、第4の導電層341、342及びチャネル形成領域517、525の表面上に、パッシベーション膜を成膜することが好ましい。
Next, as shown in FIG. 22D, fourth
以上の工程により、同一基板上にnチャネル型のTFTとpチャネル型のTFTとを形成することができる。本実施の形態で形成されるTFTを用いることにより実施の形態1と同様の効果を得ることができる。
Through the above steps, an n-channel TFT and a p-channel TFT can be formed over the same substrate. By using the TFT formed in this embodiment mode, the same effect as in
なお、実施の形態1乃至実施の形態16のいずれかにも、本実施の形態を適用することが可能である。
Note that this embodiment can be applied to any of
(実施の形態21)
本実施の形態では実施の形態18の変形例であり、nチャネル型のTFTとpチャネル型のTFTとを同一基板に形成する工程を、図23を用いて形成する。
(Embodiment 21)
This embodiment is a modification of Embodiment 18, and a step of forming an n-channel TFT and a p-channel TFT on the same substrate is formed with reference to FIG.
実施の形態18にしたがって、図23(A)に示すように、触媒元素及びドナー型元素を有する第3の半導体領域311、312及び第4の半導体領域313、314を形成する。次に、図23(B)に示すように、第1のマスク321を形成した後、第3の半導体領域312にアクセプタ型元素323を添加してp型不純物領域601を形成する。このとき、第3の半導体領域312の2〜10倍の濃度となるようにアクセプタ型元素を添加することにより、p型不純物領域を形成することができる。また、アクセプタ型元素としてボロンを用いた場合、分子半径が小さいため、第4の半導体領域より深いところまで添加される。このため、添加条件によっては、第4の半導体領域の上部にボロンが添加される場合がある。この後、第3の半導体領域311及びp型不純物領域601を加熱して、アクセプタ型元素及びドナー型元素を活性化する。なお、ここでは、第4の半導体領域314のまでアクセプタ元素を添加しないように、ドーピング条件を制御する。
In accordance with Embodiment Mode 18, as shown in FIG. 23A,
次に、実施の形態18にしたがって第3の導電層331、332を形成する。次に、又はレジストを塗布した後レーザビーム直接描画装置を用いて露光し現像して形成したマスク333により、第3の導電層331、332、第3の半導体領域313及びp型不純物領域601の露出部をエッチングして、図23(D)に示すような、ソース電極・ドレイン電極として機能する第4の導電層341、342ソース領域及びドレイン領域として機能する第5の半導体領域343、621、及びチャネル形成領域として機能する第6の半導体領域345、622を形成することができる。この後、第4の導電層341、342及び第6の半導体領域345、622の表面上に、パッシベーション膜を成膜することが好ましい。
Next, third
以上の工程により、同一基板上にnチャネル型のTFTとpチャネル型のTFTとを形成することができる。本実施の形態で形成されるTFTを用いることにより実施の形態1と同様の効果を得ることができる。更には、実施の形態3と同様に、アクセプタ型元素のみ半導体膜に添加しているため、従来のCOMS回路の作製工程と比較して、短時間で、かつ省エネルギー作製することが可能であり、この結果低コスト化が可能である。
Through the above steps, an n-channel TFT and a p-channel TFT can be formed over the same substrate. By using the TFT formed in this embodiment mode, the same effect as in
なお、実施の形態1乃至実施の形態16のいずれかにも、本実施の形態を適用することが可能である。
Note that this embodiment can be applied to any of
(実施の形態22)
本実施の形態では、上記実施の形態において、ゲート電極とソース電極及びドレイン電極との端部の位置関係、即ちゲート電極の幅とチャネル長の大きさの関係について、図24及び図25を用いて説明する。
(Embodiment 22)
In this embodiment mode, the positional relationship between the end portions of the gate electrode, the source electrode, and the drain electrode in the above embodiment mode, that is, the relationship between the width of the gate electrode and the channel length is described with reference to FIGS. I will explain.
図24(A)に示すTFTは、ゲート電極121a上をソース電極及びドレイン電極の端部がz1だけ重なっている。ここでは、ゲート電極121aと、ソース電極及びドレイン電極とが重なっている領域をオーバーラップ領域と呼ぶ。即ち、ゲート電極の幅y1がチャネル長x1よりも大きい。オーバーラップ領域の幅z1は、(y1−x1)/2で表される。このようなオーバーラップ領域を有するnチャネル型のTFTは、ソース電極及びドレイン電極と、半導体領域との間に、n+領域とn-領域とを有することが好ましい。この構造により、電界の緩和効果が大きくなり、ホットキャリア耐性を高めることが可能となる。
In the TFT illustrated in FIG. 24A, the end portions of the source electrode and the drain electrode overlap each other on the
図24(B)に示すTFTは、ゲート電極121aの端部と、ソース電極及びドレイン電極の端部が一致している。即ち、ゲート電極の幅y2とチャネル長x2とが等しい。
In the TFT illustrated in FIG. 24B, the end portion of the
図24(C)に示すTFTは、ゲート電極121aとソース電極及びドレイン電極の端部とがz3だけ離れている。ここでは、ここでは、ゲート電極121aと、ソース電極及びドレイン電極とが離れている領域をオフセット領域と呼ぶ。即ち、ゲート電極の幅y3がチャネル長x3よりも小さい。オフセット領域の幅z3は、(x3−y3)/2で表される。このような構造のTFTは、オフ電流を低減することができるため、該TFTを表示装置のスイッチング素子として用いた場合、コントラストを向上させることができる。
In the TFT illustrated in FIG. 24C, the
図25(A)に示すTFTは、ゲート電極の幅y4は、チャネル長x4よりも大きい。また、ゲート電極121aの第1の端部とソース電極又はドレイン電極の一方の端部とが一致し、ゲート電極121aの第2の端部とソース電極又はドレイン電極の他方の端部とがz4だけ重なっている。オーバーラップ領域の幅z4は、(y4−x4)で表される。
In the TFT shown in FIG. 25A, the gate electrode width y4 is larger than the channel length x4. In addition, the first end of the
図25(B)に示すTFTは、ゲート電極の幅y5は、チャネル長x5よりも小さい。また、ゲート電極121aの第1の端部とソース電極又はドレイン電極の一方の端部とが一致し、ゲート電極121aの第2の端部とソース電極又はドレイン電極の他方の端部とがz5だけ離れている。オフセット領域の幅z5は、(x5−y5)で表される。ゲート電極121aの第1の端部と端部が一致する電極をソース電極とし、オフセット領域を有する電極をドレイン電極とすることで、ドレイン電極付近での電界緩和が可能となる。
In the TFT shown in FIG. 25B, the width y5 of the gate electrode is smaller than the channel length x5. In addition, the first end of the
さらには、半導体領域が複数のゲート電極を覆ういわゆるマルチゲート電極構造のTFTとしても良い。この様な構造のTFTも、オフ電流を低減することができる。 Further, a TFT having a so-called multi-gate electrode structure in which a semiconductor region covers a plurality of gate electrodes may be used. A TFT having such a structure can also reduce off-state current.
なお、実施の形態1乃至実施の形態21のいずれかにも、本実施の形態を適用することが可能である。
Note that this embodiment can be applied to any of
(実施の形態23)
上記実施の形態において、チャネル形成領域表面に対して垂直な端部を有するソース電極及びドレイン電極を示したが、この構造に限定されない。図28に示すように、チャネル形成領域表面に対してソース電極及びドレイン電極の端部の断面が90度より大きく、180度未満、好ましくは135〜145度を有する端部であってもよい。また、ソース電極の端部の断面とチャネル形成領域表面との角度をθ1、ドレイン電極の端部の断面とチャネル形成領域表面との角度をθ2とすると、θ1とθ2が等しくてもよい。また、異なっていてもよい。このような形状のソース電極及びドレイン電極は、ドライエッチング法により形成することが可能である。
(Embodiment 23)
In the above embodiment, the source electrode and the drain electrode having end portions perpendicular to the surface of the channel formation region are shown; however, the present invention is not limited to this structure. As shown in FIG. 28, the end portion of the end portion of the source electrode and the drain electrode may be greater than 90 degrees and less than 180 degrees, preferably 135 to 145 degrees with respect to the surface of the channel formation region. Further, if the angle between the cross section of the end portion of the source electrode and the surface of the channel formation region is θ1, and the angle between the cross section of the end portion of the drain electrode and the surface of the channel formation region is θ2, θ1 and θ2 may be equal. It may be different. The source electrode and the drain electrode having such a shape can be formed by a dry etching method.
また、図29に示すように、ソース電極とドレイン電極2149a、2149bの端部が湾曲面2150a、2150bを有していても良い。
Further, as shown in FIG. 29, the end portions of the source electrode and the
なお、実施の形態1乃至実施の形態22のいずれかにも、本実施の形態を適用することが可能である。
Note that this embodiment can be applied to any of
(実施の形態24)
本実施の形態では、上記実施の形態に適用可能な半導体膜の結晶化工程を図30及び図31を用いて説明する。図30(A)に示すように半導体膜124上に絶縁膜で形成されるマスク2701を形成し、選択的に触媒元素層2705を形成して、半導体膜の結晶化を行っても良い。半導体膜を加熱すると、図30(B)の矢印で示すように、触媒元素層と半導体膜との接触部分から、基板の表面に平行な方向へ結晶成長が発生する。なお、触媒元素層2705から、かなり離れた部分では結晶化は行われず、非晶質部分が残存する。
(Embodiment 24)
In this embodiment mode, a semiconductor film crystallization process applicable to the above embodiment mode will be described with reference to FIGS. As shown in FIG. 30A, a
また、図31(A)に示すように、マスクを用いず、液滴吐出法により選択的に触媒元素層2805を形成して、上記結晶化を行ってもよい。図31(B)は、図31(A)の上面図である。また、図31(D)は、図31(C)の上面図である。半導体膜の結晶化を行うと図31(C)及び図31(D)に示すように、触媒元素層と半導体膜との接触部分から、基板の表面に平行な方向へ結晶成長が発生する。ここでも、触媒元素層2805から、かなり離れた部分では結晶化は行われず、非晶質部分2807が残存する。
Further, as shown in FIG. 31A, the crystallization may be performed by selectively forming the
このように、基板に平行な方向への結晶成長を横成長またはラテラル成長と称する。横成長により大粒径の結晶粒を形成することができるため、より高い移動度を有するTFTを形成することができる。 Thus, crystal growth in a direction parallel to the substrate is referred to as lateral growth or lateral growth. Since large crystal grains can be formed by lateral growth, a TFT having higher mobility can be formed.
なお、実施の形態1乃至実施の形態23のいずれかにも、本実施の形態を適用することが可能である。
Note that this embodiment can be applied to any of
次に、アクティブマトリクス基板及びそれを有する表示装置の作製方法について図32〜図34を用いて説明する。図32〜図34は、アクティブマトリクス基板における縦断面構造図であり、駆動回路部A−A’、及び画素部の駆動用のTFTB−B’、スイッチング用のTFTのゲート電極とゲート配線の接続部C−C’を模式的に示す。 Next, a method for manufacturing an active matrix substrate and a display device having the active matrix substrate will be described with reference to FIGS. 32 to 34 are longitudinal sectional views of the active matrix substrate. The driving circuit portion AA ′, the driving TFT BB ′ for the pixel portion, and the connection between the gate electrode and the gate wiring of the switching TFT. Part CC 'is shown typically.
図32(A)に示すように、基板800上に膜厚100〜200nmの第1の導電膜(図示しない)を成膜する。ここでは、基板800にガラス基板を用い、その表面上に第1の導電膜として、膜厚150nmの酸化珪素を有する酸化インジウム膜をスパッタリング法により成膜する。次に、感光性材料を第1の導電膜上に吐出又は塗布し、レーザビーム直接描画装置を用いて感光性材料を露光、現像して、第1のマスクを形成する。次に、第1のマスクを用いて第1の導電膜をエッチングして第1の導電層801〜804を形成する。ここでは、ドライエッチング法によりタングステン膜をエッチングして、第1の導電層801〜804である酸化珪素を含む酸化インジウム層を形成する。なお、第1の導電層801、802は駆動回路を構成するTFTのゲート電極、第1の導電層803は駆動用のTFTのゲート電極として機能し、第1の導電層804はスイッチング用のTFTのゲート電極として機能する。
As shown in FIG. 32A, a first conductive film (not shown) with a thickness of 100 to 200 nm is formed over a
次に、基板800及び第1の導電層801〜804表面上に、第1の絶縁膜を形成する。ここでは、第1の絶縁膜805、806として、膜厚50nm〜100nmの窒化珪素膜及び膜厚50〜100nmの酸化窒化珪素膜(SiON(O>N)を、CVD法により積層させて形成する。なお、第1の絶縁膜はゲート絶縁膜として機能する。このとき、窒化珪素膜と酸化窒化珪素膜とを、大気に解放せず原料ガスの切り替えのみで連続成膜することが好ましい。
Next, a first insulating film is formed over the surface of the
次に、第1の絶縁膜上に、膜厚10〜100nmの非晶質半導体膜807を形成する。ここでは、膜厚100nmのアモルファスシリコン膜をCVD法により成膜する。次に、非晶質半導体膜807表面上に、触媒元素を含む溶液808を塗布する。ここでは、20〜30ppmのニッケル触媒を含む溶液をスピンコーティング法により塗布する。次に、非晶質半導体膜807を加熱して図32(B)に示すような、結晶性半導体膜811を形成する。なお、結晶性半導体膜811には触媒元素が含まれる。ここでは、電気炉を用い、500度で1時間加熱して半導体膜膜中の水素出しを行った後、550度で4時間加熱してニッケルを含む結晶性シリコン膜を形成する。次に、後のTFTのチャネル領域となる領域にp型またはn型の不純物元素を低濃度に添加するチャネルドープ工程を全面または選択的に行う。
Next, an
次に、触媒元素を含む結晶性半導体膜811表面上に、膜厚100nmのドナー型元素を含む半導体膜812を成膜する。ここでは、シランガスと、0.5%フォスフィンガス(流量比シラン/フォスフィンが10/17)とを用いて、リンを有するアモルファスシリコン膜を成膜する。
Next, a
次に、結晶性半導体膜811及びドナー型元素を含む半導体膜812を加熱して、触媒元素をゲッタリングするとともに、ドナー型元素を活性化する。即ち、触媒元素を含む結晶性半導体膜811中の触媒元素を、ドナー型元素を含む半導体膜812へ移動させる。このときの触媒元素濃度が低減された結晶性半導体膜を図32(C)の813で示す。ここでは、結晶性シリコン膜となる。また、触媒元素が移動した、ドナー型元素を含む半導体膜も加熱により結晶性半導体膜となる。即ち、触媒元素及びドナー型元素を含む結晶性半導体膜となる。これを、図32(C)の814で示す。ここでは、ニッケル及びリンを含む結晶性シリコン膜となる。
Next, the
次に、図32(D)に示すように、触媒元素及びドナー型元素を含む結晶性半導体膜814上に第2のマスクを形成した後、第2のマスクを用いて所望の形状にエッチングする。第2のマスク815〜817は、液滴吐出法によって、有機樹脂を滴下し乾燥・焼成して形成することができる。また、第1のマスクと同様、感光性材料をレーザビーム直接描画装置により露光現像して形成することができる。ここでは、液滴吐出法により、ポリイミドを選択的に吐出し、乾燥焼成して第2のマスクを形成する。エッチングされた触媒元素及びドナー型元素を含む結晶性半導体膜は、図33(A)に示す第1の半導体領域824〜826となり、エッチングされた結晶性半導体膜813は、第2の半導体領域821〜823となる。
Next, as illustrated in FIG. 32D, a second mask is formed over the
次に、後のnチャネル型のTFTとなる領域に第3のマスク827を形成する。ここでは、液滴吐出法により、ポリイミドを吐出し、乾燥して、後のnチャネル型のTFTとなる第2の半導体領域821及び第1の半導体領域824を覆う第3のマスク827を形成する。また、図示しないが、スイッチング用のTFTとなる第1の半導体領域及び第2の半導体領域に、第3のマスク827を形成する。
Next, a
次に、後にpチャネル型のTFTとなる第1の半導体領域825、826に、アクセプタ型元素828を添加し、図33(B)に示すように、p型半導体領域831、832を形成する。
Next, an
次に、図示しないが駆動用のTFTのゲート電極として機能する第1の導電層803上に形成された第1の絶縁膜805、806の一部をエッチングして、ゲート電極として機能する第1の導電層803の一部を露出する。
Next, although not shown, a part of the first insulating
次に、第1の半導体領域824、p型半導体領域831、832及び第2の半導体領域821〜823表面に、膜厚500〜1000nmの第2の導電層833、834を形成する。ここでは、液滴吐出法によりAgペーストを吐出し、焼成して第3の導電層を形成する。
Next, second
次に、感光性材料835を塗布し、レーザビーム直接描画装置を用いて該感光性材料にレーザ光836照射して感光性材料を露光、現像して第4のマスクを形成した後、第3の導電層をエッチングして、図33(C)に示すような、ソース配線、ゲート配線、電源線、ソース電極又はドレイン電極として機能する第4の導電層841〜845を形成する。
Next, a
ここで、画素のB−B’及びC−C’の上面図を図35に示すので、同時に参照する。上記工程により、後のスイッチング用のTFTのソース領域又はドレイン領域上に設けられ、ソース配線として機能する第4の導電層901、ドレイン電極として機能する第4の導電層902が形成される。また、後の駆動用のTFTのソース領域又はドレイン領域上に設けられ、電源線として機能する第4の導電層844、ドレイン電極として機能する第4の導電層845が形成される。
Here, a top view of B-B 'and C-C' of the pixel is shown in FIG. Through the above steps, a fourth
なお、スイッチング用のTFTのドレイン電極として機能する第4の導電層902と、駆動用のTFTのゲート電極として機能する第1の導電層803とは、コンタクトホール909において接続される。
Note that the fourth
また、駆動回路A−A’の上面図を図36に示すので、同時に参照する。 A top view of the drive circuit A-A 'is shown in FIG.
また、この工程において、第3の導電層を分断して、各ソース配線、電源線と、ゲート配線、ドレイン電極を形成すると共に、ドレイン配線の幅が細くなるようにエッチングすることで、後に形成される表示装置の開口率を高めることが可能である。ここでは、感光性材料835として、ポジ型感光性材料を用い、レーザ光830を照射して第4のマスクを形成する。
Further, in this step, the third conductive layer is divided to form each source wiring, power supply line, gate wiring, and drain electrode, and the drain wiring is formed by etching so that the width of the drain wiring becomes narrow. It is possible to increase the aperture ratio of the display device. Here, a positive photosensitive material is used as the
次に、第4のマスクを残したまま、第1の半導体領域824、831、832をエッチングして、ソース領域及びドレイン領域847〜852を形成する。このとき、第2の半導体領域821〜823の一部もエッチングされる。エッチングされた半導体領域を第3の半導体領域854〜856は、チャネル形成領域として機能する。
Next, the
ここで、駆動回路を単チャネル構造、代表的にはnチャネル型のTFTで形成した場合について、図37を用いて説明する。図37は、nチャネル型のTFTと抵抗856とで形成されたインバータの上面図を示す。なお、抵抗856はnチャネル型のTFTのソース電極又はドレイン電極の一方と、ゲート電極とを接続して形成されている。 Here, the case where the driver circuit is formed using a single-channel structure, typically an n-channel TFT, will be described with reference to FIGS. FIG. 37 is a top view of an inverter formed by an n-channel TFT and a resistor 856. Note that the resistor 856 is formed by connecting one of a source electrode and a drain electrode of an n-channel TFT and a gate electrode.
ゲート電極として機能する第1の導電層801、802それぞれの上には、ゲート絶縁膜を介して、半導体領域854、855が形成される。また、半導体領域それぞれにn型半導体領域が形成されており、その上にソース電極及びドレイン電極として機能する第4の導電層841〜843が形成されている。
半導体領域854及び半導体領域855上を覆うソース電極又はドレイン電極として機能する第4の導電層842が形成されている。
A fourth
また、半導体領域854上にはソース電極又はドレイン電極として機能する導電層842が形成されている。さらには、半導体領域855上には、ソース電極及びドレイン電極として機能する第4の導電層843が形成されている。また、ソース電極及びドレイン電極を形成する前に、ゲート絶縁膜の一部をエッチングして、ゲート電極として機能する第1の導電層802を露出した後、ソース電極及びドレイン電極として機能する第4の導電層を形成することで、ソース電極及びドレイン電極として機能する第4の導電層843とゲート電極として機能する第1の導電層802とが、コンタクトホール850を介して接続される。このため、抵抗866を形成することが可能となる。このため、隣り合うTFT865と抵抗866とが接続されることで、インバータを形成することが可能である。
In addition, a
なお、nチャネル型のTFTの単チャネル構造でなく、pチャネル型のTFTの単チャネル構造によって、駆動回路を形成しても良い。 Note that the driver circuit may be formed using a single-channel structure of a p-channel TFT instead of a single-channel structure of an n-channel TFT.
次に、図33(C)に示すように、第4のマスクを除去した後、第4の導電層及び第3の半導体領域表面上に第2の絶縁膜857及び第3の絶縁膜858を形成する。ここでは、第2の絶縁膜857として水素を含む膜厚の150nm酸化窒化珪素膜(SiON(O>N)をCVD法により形成する。また、第3の絶縁膜858として膜厚200nmの窒化珪素膜を、CVD法により成膜する。窒化珪素膜は、外部からの不純物をブロッキングする保護膜として機能する。
Next, as shown in FIG. 33C, after the fourth mask is removed, a second
次に、第3の半導体領域854〜856を加熱して水素化する。ここでは、窒素雰囲気で410℃1時間の加熱を行うことで、第2の絶縁膜857に含まれる水素が第3の半導体領域854〜856に添加され、水素化される。
Next, the
次に、図34(A)に示すように、第3の絶縁膜858上に第4の絶縁膜871を形成する。ここでは、アクリルを塗布し焼成して第4の絶縁膜871を形成する。次に、第4の絶縁膜871上に第5のマスクを形成した後、第4の絶縁膜871、第3の絶縁膜858、第2の絶縁膜857をそれぞれエッチングして、スイッチング用のTFTのゲート電極として機能する第1の導電層804の一部を露出する。次に、第1の導電層804に接続するゲート配線として機能する第5の導電層872を形成する。ここでは、液滴吐出法により、Agペースト吐出し焼成した後、レーザビーム直接描画装置で形成されるマスクを用いてAgペーストの一部をエッチングして配線幅を細くして、第5の導電層872を形成する。
Next, as illustrated in FIG. 34A, a fourth
以上の工程により、nチャネル型のTFT861、pチャネル型のTFT862とが接続されたCMOS回路で形成される駆動回路A−A’と、pチャネル型のTFT863で形成される駆動用のTFT、nチャネル型のTFTで形成されるスイッチング用のTFTを有する画素部を形成することができる。本実施例では、nチャネル型のTFT及びpチャネル型のTFTで駆動回路が形成されているが、nチャネル型のTFTのみで駆動回路及び画素部を形成しても良い。
Through the above steps, a driving circuit AA ′ formed by a CMOS circuit in which an n-
次に、第5の絶縁膜873を形成する。第5の絶縁膜873も第4の絶縁膜と同様の材料を適宜用いることが可能である。ここでは、第5の絶縁膜873にアクリルを用いる。次に、第5の絶縁膜873上に第6のマスクを形成した後、第5の絶縁膜〜第2の絶縁膜をエッチングして、第4の導電層845の一部を露出する。
Next, a fifth
次に、第4の導電層845に接するように、膜厚100〜300nmの第6の導電層を成膜する。第6の導電層の材料としては、透光性を有する導電膜、又は反射性を有する導電膜があげられる。また、第6の導電層の形成方法としては、液滴吐出法、塗布法、スパッタリング法、蒸着法、CVD法等を適宜用いる。なお、塗布法、スパッタリング法、蒸着法、CVD法等を用いる場合、液滴吐出法、レーザビーム直接描画装置を用いた露光等によりマスクを形成した後、導電膜をエッチングして導電層を形成する。ここでは、反射率に優れたアルミニウムを主成分とし、ニッケル、コバルト、鉄、炭素及び珪素のうち少なくとも1つを含む合金材料を下層とし、その上に酸化珪素を含むインジウム錫酸化物(ITO)をスパッタリング法により成膜し、所望の形状にエッチングして画素電極として機能する第6の導電層874を形成する。
Next, a sixth conductive layer with a thickness of 100 to 300 nm is formed so as to be in contact with the fourth
また、画素部B−B’の上面図を図35に示すので、同時に参照する。第5の導電層872は、コンタクトホール911において画素電極として機能する第6の導電層874と接続する。
Further, a top view of the pixel portion B-B ′ is shown in FIG. The fifth
以上の工程によりアクティブマトリクス基板を作製することができる。なお、静電破壊防止のための保護回路、代表的にはダイオードなどを、接続端子とソース配線(ゲート配線)の間または画素部に設けてもよい。この場合、上記したTFTと同様の工程で作製し、画素部のゲート配線層とダイオードのドレイン又はソース配線層とを接続することにより、静電破壊を防止することができる。 Through the above steps, an active matrix substrate can be manufactured. Note that a protection circuit for preventing electrostatic breakdown, typically a diode or the like, may be provided between the connection terminal and the source wiring (gate wiring) or in the pixel portion. In this case, it is possible to prevent electrostatic breakdown by manufacturing in the same process as the above TFT and connecting the gate wiring layer of the pixel portion and the drain or source wiring layer of the diode.
次に、図34(B)に示すように、第6の導電層874の端部を覆う第6の絶縁膜881を形成する。ここでは、ネガ型感光性材料を用いて、第6の絶縁膜881を形成する。
Next, as illustrated in FIG. 34B, a sixth
次に、蒸着法、塗布法、液滴吐出法などにより、第6の導電層874表面及び第6の絶縁膜881の端部上に発光物質を含む層882を形成する。この後、発光物質を含む層882上に、第2の画素電極として機能する第7の導電層883を形成する。ここでは、酸化珪素を含むITOをスパッタリング法により成膜する。この結果、第6の導電層、発光物質を含む層、及び第7の導電層により発光素子884を形成することができる。発光素子884を構成する導電層及び、発光物質を含む層の各材料は適宜選択し、各膜厚も調整する。
Next, a
なお、発光物質を含む層882を形成する前に、大気圧中で200〜350℃の熱処理を行い第6の絶縁膜881中若しくはその表面に吸着している水分を除去する。また、減圧下で200〜400℃、好ましくは250〜350℃に熱処理を行い、そのまま大気に晒さずに発光物質を含む層882を真空蒸着法や、大気圧下又は減圧下の液滴吐出法、更には塗布法等で形成することが好ましい。
Note that before the
発光物質を含む層882は、有機化合物又は無機化合物を含む電荷注入輸送物質及び発光材料で形成し、その分子数から低分子系有機化合物、中分子系有機化合物(昇華性を有さず、連鎖する分子の長さが10μm以下の有機化合物、代表的にはデンドリマー、オリゴマー等が挙げられる。)、高分子系有機化合物から選ばれた一種又は複数種の層を含み、電子注入輸送性又は正孔注入輸送性の無機化合物と組み合わせても良い。
The
電荷注入輸送物質のうち、特に電子輸送性の高い物質としては、例えばトリス(8−キノリノラト)アルミニウム(略称:Alq3)、トリス(5−メチル−8−キノリノラト)アルミニウム(略称:Almq3)、ビス(10−ヒドロキシベンゾ[h]−キノリナト)ベリリウム(略称:BeBq2)、ビス(2−メチル−8−キノリノラト)−4−フェニルフェノラト−アルミニウム(略称:BAlq)など、キノリン骨格またはベンゾキノリン骨格を有する金属錯体等が挙げられる。 Among the charge injecting and transporting materials, materials having a particularly high electron transporting property include, for example, tris (8-quinolinolato) aluminum (abbreviation: Alq 3 ), tris (5-methyl-8-quinolinolato) aluminum (abbreviation: Almq 3 ), Bis (10-hydroxybenzo [h] -quinolinato) beryllium (abbreviation: BeBq 2 ), bis (2-methyl-8-quinolinolato) -4-phenylphenolato-aluminum (abbreviation: BAlq), quinoline skeleton or benzoquinoline Examples thereof include metal complexes having a skeleton.
また、正孔輸送性の高い物質としては、例えば4,4’−ビス[N−(1−ナフチル)−N−フェニル−アミノ]−ビフェニル(略称:α−NPD)や4,4’−ビス[N−(3−メチルフェニル)−N−フェニル−アミノ]−ビフェニル(略称:TPD)や4,4’,4’’−トリス(N,N−ジフェニル−アミノ)−トリフェニルアミン(略称:TDATA)、4,4’,4’’−トリス[N−(3−メチルフェニル)−N−フェニル−アミノ]−トリフェニルアミン(略称:MTDATA)などの芳香族アミン系(即ち、ベンゼン環−窒素の結合を有する)の化合物が挙げられる。 As a substance having a high hole-transport property, for example, 4,4′-bis [N- (1-naphthyl) -N-phenyl-amino] -biphenyl (abbreviation: α-NPD) or 4,4′-bis [N- (3-methylphenyl) -N-phenyl-amino] -biphenyl (abbreviation: TPD) or 4,4 ′, 4 ″ -tris (N, N-diphenyl-amino) -triphenylamine (abbreviation: Aromatic amine systems such as TDATA), 4,4 ′, 4 ″ -tris [N- (3-methylphenyl) -N-phenyl-amino] -triphenylamine (abbreviation: MTDATA) (ie, benzene ring— Compound having a nitrogen bond).
また、電荷注入輸送物質のうち、特に電子注入性の高い物質としては、フッ化リチウム(LiF)、フッ化セシウム(CsF)、フッ化カルシウム(CaF2)等のようなアルカリ金属又はアルカリ土類金属の化合物が挙げられる。また、この他、Alq3のような電子輸送性の高い物質とマグネシウム(Mg)のようなアルカリ土類金属との混合物であってもよい。 Among the charge injecting and transporting materials, materials having particularly high electron injecting properties include alkali metals or alkaline earths such as lithium fluoride (LiF), cesium fluoride (CsF), calcium fluoride (CaF 2 ) and the like. Metal compounds can be mentioned. In addition, a mixture of a substance having a high electron transport property such as Alq 3 and an alkaline earth metal such as magnesium (Mg) may be used.
電荷注入輸送物質のうち、正孔注入性の高い物質としては、例えば、モリブデン酸化物(MoOx)やバナジウム酸化物(VOx)、ルテニウム酸化物(RuOx)、タングステン酸化物(WOx)、マンガン酸化物(MnOx)等の金属酸化物が挙げられる。また、この他、フタロシアニン(略称:H2Pc)や銅フタロシアニン(CuPc)等のフタロシアニン系の化合物が挙げられる。 Among the charge injecting and transporting materials, materials having a high hole injecting property include, for example, molybdenum oxide (MoO x ), vanadium oxide (VO x ), ruthenium oxide (RuO x ), and tungsten oxide (WO x ). And metal oxides such as manganese oxide (MnO x ). In addition, phthalocyanine compounds such as phthalocyanine (abbreviation: H 2 Pc) and copper phthalocyanine (CuPc) can be given.
発光層は、発光波長帯の異なる発光層を画素毎に形成して、カラー表示を行う構成としても良い。典型的には、R(赤)、G(緑)、B(青)の各色に対応した発光層を形成する。この場合にも、画素の光放射側にその発光波長帯の光を透過するフィルター(着色層)を設けた構成とすることで、色純度の向上や、画素部の鏡面化(映り込み)の防止を図ることができる。フィルター(着色層)を設けることで、従来必要であるとされていた円偏光版などを省略することが可能となり、発光層から放射される光の損失を無くすことができる。さらに、斜方から画素部(表示画面)を見た場合に起こる色調の変化を低減することができる。 The light emitting layer may be configured to perform color display by forming light emitting layers having different emission wavelength bands for each pixel. Typically, a light emitting layer corresponding to each color of R (red), G (green), and B (blue) is formed. In this case as well, by providing a filter (colored layer) that transmits light in the emission wavelength band on the light emission side of the pixel, the color purity is improved and the pixel portion is mirrored (reflected). Prevention can be achieved. By providing the filter (colored layer), it is possible to omit a circularly polarized plate that has been considered necessary in the past, and it is possible to eliminate the loss of light emitted from the light emitting layer. Furthermore, a change in color tone that occurs when the pixel portion (display screen) is viewed obliquely can be reduced.
発光層を形成する発光材料には様々な材料がある。低分子系有機発光材料では、4−(ジシアノメチレン)2−メチル−6−[2−(1,1,7,7−テトラメチルジュロリジン−9−イル)エテニル]−4H−ピラン(略称:DCJT)、4−(ジシアノメチレン)−2−tert−ブチル−6−[2−(1,1,7,7−テトラメチルジュロリジン−9−イル)エテニル]−4H−ピラン(略称:DCJTB)、ペリフランテン、2,5−ジシアノ−1,4−ビス[2−(10−メトキシ−1,1,7,7−テトラメチルジュロリジン−9−イル)エテニル]ベンゼン、N,N’−ジメチルキナクリドン(略称:DMQd)、クマリン6、クマリン545T、トリス(8−キノリノラト)アルミニウム(略称:Alq3)、9,9’−ビアントリル、9,10−ジフェニルアントラセン(略称:DPA)や9,10−ジ(2−ナフチル)アントラセン(略称:DNA)等を用いることができる。また、この他の物質でもよい。 There are various materials for the light emitting material forming the light emitting layer. As a low molecular weight organic light-emitting material, 4- (dicyanomethylene) 2-methyl-6- [2- (1,1,7,7-tetramethyljulolidin-9-yl) ethenyl] -4H-pyran (abbreviation: DCJT), 4- (dicyanomethylene) -2-tert-butyl-6- [2- (1,1,7,7-tetramethyljulolidin-9-yl) ethenyl] -4H-pyran (abbreviation: DCJTB) , Periflanthene, 2,5-dicyano-1,4-bis [2- (10-methoxy-1,1,7,7-tetramethyljulolidin-9-yl) ethenyl] benzene, N, N′-dimethylquinacridone (abbreviation: DMQd), coumarin 6, coumarin 545T, tris (8-quinolinolato) aluminum (abbreviation: Alq 3), 9,9'-bianthryl, 9,10-diphenyl anthracene (abbreviation : DPA) and 9,10-di (2-naphthyl) anthracene (abbreviation: DNA), or the like can be used. Other substances may also be used.
一方、高分子系有機発光材料は低分子系に比べて物理的強度が高く、素子の耐久性が高い。また塗布により成膜することが可能であるので、素子の作製が比較的容易である。高分子系有機発光材料を用いた発光素子の構造は、低分子系有機発光材料を用いたときと基本的には同じであり、陰極/発光物質を含む層/陽極となる。しかし、高分子系有機発光材料を用いた発光物質を含む層を形成する際には、低分子系有機発光材料を用いたときのような積層構造を形成させることは難しく、多くの場合2層構造となる。具体的には、陰極/発光層/正孔輸送層/陽極という構造である。 On the other hand, the high molecular organic light emitting material has higher physical strength than the low molecular weight material, and the durability of the device is high. In addition, since the film can be formed by coating, the device can be manufactured relatively easily. The structure of the light emitting element using the polymer organic light emitting material is basically the same as that when the low molecular weight organic light emitting material is used, and is a layer / anode containing a cathode / light emitting substance. However, when forming a layer containing a light emitting material using a high molecular weight organic light emitting material, it is difficult to form a layered structure as in the case of using a low molecular weight organic light emitting material, and in many cases two layers are formed. It becomes a structure. Specifically, the structure is cathode / light-emitting layer / hole transport layer / anode.
発光色は、発光層を形成する材料で決まるため、これらを選択することで所望の発光を示す発光素子を形成することができる。発光層の形成に用いることができる高分子系の発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。 Since the light emission color is determined by the material for forming the light emitting layer, a light emitting element exhibiting desired light emission can be formed by selecting these materials. Examples of the polymer light emitting material that can be used for forming the light emitting layer include polyparaphenylene vinylene, polyparaphenylene, polythiophene, and polyfluorene.
ポリパラフェニレンビニレン系発光材料には、ポリ(パラフェニレンビニレン) [PPV] の誘導体、ポリ(2,5−ジアルコキシ−1,4−フェニレンビニレン) [RO−PPV]、ポリ(2−(2’−エチル−ヘキソキシ)−5−メトキシ−1,4−フェニレンビニレン)[MEH−PPV]、ポリ(2−(ジアルコキシフェニル)−1,4−フェニレンビニレン)[ROPh−PPV]等が挙げられる。ポリパラフェニレン系発光材料には、ポリパラフェニレン[PPP]の誘導体、ポリ(2,5−ジアルコキシ−1,4−フェニレン)[RO−PPP]、ポリ(2,5−ジヘキソキシ−1,4−フェニレン)等が挙げられる。ポリチオフェン系発光材料には、ポリチオフェン[PT]の誘導体、ポリ(3−アルキルチオフェン)[PAT]、ポリ(3−ヘキシルチオフェン)[PHT]、ポリ(3−シクロヘキシルチオフェン)[PCHT]、ポリ(3−シクロヘキシル−4−メチルチオフェン)[PCHMT]、ポリ(3,4−ジシクロヘキシルチオフェン)[PDCHT]、ポリ[3−(4−オクチルフェニル)−チオフェン][POPT]、ポリ[3−(4−オクチルフェニル)−2,2ビチオフェン][PTOPT]等が挙げられる。ポリフルオレン系発光材料には、ポリフルオレン[PF]の誘導体、ポリ(9,9−ジアルキルフルオレン)[PDAF]、ポリ(9,9−ジオクチルフルオレン)[PDOF]等が挙げられる。 Examples of the polyparaphenylene vinylene-based light emitting material include poly (paraphenylene vinylene) [PPV] derivatives, poly (2,5-dialkoxy-1,4-phenylene vinylene) [RO-PPV], poly (2- (2 '-Ethyl-hexoxy) -5-methoxy-1,4-phenylenevinylene) [MEH-PPV], poly (2- (dialkoxyphenyl) -1,4-phenylenevinylene) [ROPh-PPV] and the like. . Polyparaphenylene-based light emitting materials include polyparaphenylene [PPP] derivatives, poly (2,5-dialkoxy-1,4-phenylene) [RO-PPP], poly (2,5-dihexoxy-1,4). -Phenylene) and the like. Polythiophene-based light-emitting materials include polythiophene [PT] derivatives, poly (3-alkylthiophene) [PAT], poly (3-hexylthiophene) [PHT], poly (3-cyclohexylthiophene) [PCHT], poly (3 -Cyclohexyl-4-methylthiophene) [PCHMT], poly (3,4-dicyclohexylthiophene) [PDCHT], poly [3- (4-octylphenyl) -thiophene] [POP], poly [3- (4-octyl) Phenyl) -2,2bithiophene] [PTOPT] and the like. Examples of the polyfluorene-based luminescent material include polyfluorene [PF] derivatives, poly (9,9-dialkylfluorene) [PDAF], poly (9,9-dioctylfluorene) [PDOF], and the like.
なお、正孔輸送性の高分子系有機発光材料を、陽極と発光性の高分子系有機発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアクセプタ材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶媒には不溶であるため、上述した発光性の発光材料との積層が可能である。正孔輸送性の高分子系有機発光材料としては、PEDOTとアクセプタ材料としてのショウノウスルホン酸(CSA)の混合物、ポリアニリン[PANI]とアクセプタ材料としてのポリスチレンスルホン酸[PSS]の混合物等が挙げられる。 Note that when a hole-transporting polymer-based organic light-emitting material is sandwiched between an anode and a light-emitting polymer-based organic light-emitting material, hole injection properties from the anode can be improved. In general, an acceptor material dissolved in water is applied by a spin coating method or the like. In addition, since it is insoluble in an organic solvent, it can be stacked with the above-described light-emitting material. Examples of the hole-transporting polymer organic light emitting material include a mixture of PEDOT and camphor sulfonic acid (CSA) as an acceptor material, a mixture of polyaniline [PANI] and polystyrene sulfonic acid [PSS] as an acceptor material, and the like. .
また、発光層は単色又は白色の発光を呈する構成とすることができる。白色発光材料を用いる場合には、画素の光放射側に特定の波長の光を透過するフィルター(着色層)を設けた構成としてカラー表示を可能にすることができる。 The light emitting layer can be configured to emit monochromatic or white light. In the case of using a white light emitting material, color display can be made possible by providing a filter (colored layer) that transmits light of a specific wavelength on the light emission side of the pixel.
白色に発光する発光層を形成するには、例えば、Alq3、部分的に赤色発光色素であるナイルレッドをドープしたAlq3、p−EtTAZ、TPD(芳香族ジアミン)を蒸着法により順次積層することで白色を得ることができる。また、スピンコートを用いた塗布法により発光層を形成する場合には、塗布した後、真空加熱で焼成することが好ましい。例えば、正孔注入層として作用するポリ(エチレンジオキシチオフェン)/ポリ(スチレンスルホン酸)水溶液(PEDOT/PSS)を全面に塗布、焼成し、その後、発光層として作用する発光中心色素(1,1,4,4−テトラフェニル−1,3−ブタジエン(TPB)、4−ジシアノメチレン−2−メチル−6−(p−ジメチルアミノ−スチリル)−4H−ピラン(DCM1)、ナイルレッド、クマリン6など)ドープしたポリビニルカルバゾール(PVK)溶液を全面に塗布、焼成すればよい。 To form a light emitting layer that emits white light, for example, Alq 3, Alq 3 partially doped with Nile red that is a red light emitting pigment, p-EtTAZ, TPD (aromatic diamine) are sequentially stacked by a vapor deposition method Thus, white can be obtained. Moreover, when forming a light emitting layer by the apply | coating method using spin coating, after apply | coating, it is preferable to bake by vacuum heating. For example, a poly (ethylenedioxythiophene) / poly (styrenesulfonic acid) aqueous solution (PEDOT / PSS) that acts as a hole injection layer is applied and baked on the entire surface, and then a luminescent center dye (1, 1,4,4-tetraphenyl-1,3-butadiene (TPB), 4-dicyanomethylene-2-methyl-6- (p-dimethylamino-styryl) -4H-pyran (DCM1), Nile Red, Coumarin 6 Etc.) A doped polyvinyl carbazole (PVK) solution may be applied to the entire surface and fired.
発光層は単層で形成することもでき、ホール輸送性のポリビニルカルバゾール(PVK)に電子輸送性の1,3,4−オキサジアゾール誘導体(PBD)を分散させてもよい。また、30wt%のPBDを電子輸送剤として分散し、4種類の色素(TPB、クマリン6、DCM1、ナイルレッド)を適当量分散することで白色発光が得られる。ここで示した白色発光が得られる発光素子の他にも、発光層の材料を適宜選択することによって、赤色発光、緑色発光、または青色発光が得られる発光素子を作製することができる。 The light emitting layer can also be formed as a single layer, and an electron transporting 1,3,4-oxadiazole derivative (PBD) may be dispersed in hole transporting polyvinyl carbazole (PVK). Further, white light emission can be obtained by dispersing 30 wt% PBD as an electron transporting agent and dispersing an appropriate amount of four kinds of dyes (TPB, coumarin 6, DCM1, Nile red). In addition to the light-emitting element that can emit white light as shown here, a light-emitting element that can obtain red light emission, green light emission, or blue light emission can be manufactured by appropriately selecting the material of the light-emitting layer.
さらに、発光層は、一重項励起発光材料の他、金属錯体などを含む三重項励起材料を用いても良い。例えば、赤色の発光性の画素、緑色の発光性の画素及び青色の発光性の画素のうち、輝度半減時間が比較的短い赤色の発光性の画素を三重項励起発光材料で形成し、他の発光性の画素を一重項励起発光材料で形成する。三重項励起発光材料は発光効率が良いので、同じ輝度を得るのに消費電力が少なくて済むという特徴がある。すなわち、赤色画素に三重項励起材料を適用した場合、発光素子に流す電流量が少なくて済むので、信頼性を向上させることができる。低消費電力化として、赤色の発光性の画素と緑色の発光性の画素とを三重項励起発光材料で形成し、青色の発光性の画素を一重項励起発光材料で形成しても良い。人間の視感度が高い緑色の発光素子も三重項励起発光材料で形成することで、より低消費電力化を図ることができる。 Furthermore, a triplet excitation material containing a metal complex or the like may be used for the light emitting layer in addition to a singlet excitation light emitting material. For example, among red light emitting pixels, green light emitting pixels, and blue light emitting pixels, a red light emitting pixel having a relatively short luminance half time is formed of a triplet excitation light emitting material, A light-emitting pixel is formed using a singlet excitation light-emitting material. The triplet excited luminescent material has a feature that the light emission efficiency is good, so that less power is required to obtain the same luminance. That is, when a triplet excitation material is applied to a red pixel, the amount of current flowing through the light-emitting element can be reduced, so that reliability can be improved. As a reduction in power consumption, a red light-emitting pixel and a green light-emitting pixel may be formed using a triplet excitation light-emitting material, and a blue light-emitting pixel may be formed using a singlet excitation light-emitting material. By forming a green light-emitting element having high human visibility with a triplet excited light-emitting material, power consumption can be further reduced.
三重項励起発光材料の一例としては、金属錯体をドーパントとして用いたものがあり、第3遷移系列元素である白金を中心金属とする金属錯体、イリジウムを中心金属とする金属錯体などが知られている。三重項励起発光材料としては、これらの化合物に限られることはなく、上記構造を有し、且つ中心金属に周期表の8〜10属に属する元素を有する化合物を用いることも可能である。 Examples of triplet excited luminescent materials include those using a metal complex as a dopant, and metal complexes having a third transition series element platinum as the central metal and metal complexes having iridium as the central metal are known. Yes. The triplet excited light-emitting material is not limited to these compounds, and a compound having the above structure and having an element belonging to group 8 to 10 in the periodic table as a central metal can also be used.
以上に掲げる発光物質を含む層を形成する物質は一例であり、正孔注入輸送層、正孔輸送層、電子注入輸送層、電子輸送層、発光層、電子ブロック層、正孔ブロック層などの機能性の各層を適宜積層することで発光素子を形成することができる。また、これらの各層を合わせた混合層又は混合接合を形成しても良い。発光層の層構造は変化しうるものであり、特定の電子注入領域や発光領域を備えていない代わりに、もっぱらこの目的用の電極を備えたり、発光性の材料を分散させて備えたりする変形は、本発明の趣旨を逸脱しない範囲において許容されうるものである。 The substances forming the layer containing the light-emitting substance listed above are examples, such as a hole injecting and transporting layer, a hole transporting layer, an electron injecting and transporting layer, an electron transporting layer, a light emitting layer, an electron blocking layer, and a hole blocking layer. A light-emitting element can be formed by appropriately stacking functional layers. Moreover, you may form the mixed layer or mixed junction which combined these each layer. The layer structure of the light-emitting layer can be changed, and instead of having a specific electron injection region or light-emitting region, it is possible to provide a modification with an electrode for this purpose or a dispersed light-emitting material. Can be permitted without departing from the spirit of the present invention.
上記のような材料で形成した発光素子は、順方向にバイアスすることで発光する。発光素子を用いて形成する表示装置の画素は、単純マトリクス方式、若しくはアクティブマトリクス方式で駆動することができる。いずれにしても、個々の画素は、ある特定のタイミングで順方向バイアスを印加して発光させることとなるが、ある一定期間は非発光状態となっている。この非発光時間に逆方向のバイアスを印加することで発光素子の信頼性を向上させることができる。発光素子では、一定駆動条件下で発光強度が低下する劣化や、画素内で非発光領域が拡大して見かけ上輝度が低下する劣化モードがあるが、順方向及び逆方向にバイアスを印加する交流的な駆動を行うことで、劣化の進行を遅くすることができ、発光装置の信頼性を向上させることができる。 A light-emitting element formed using the above materials emits light by being forward-biased. A pixel of a display device formed using a light-emitting element can be driven by a simple matrix method or an active matrix method. In any case, each pixel emits light by applying a forward bias at a specific timing, but is in a non-light emitting state for a certain period. By applying a reverse bias during this non-light emitting time, the reliability of the light emitting element can be improved. The light emitting element has a degradation mode in which the light emission intensity decreases under a constant driving condition and a degradation mode in which the non-light emitting area is enlarged in the pixel and the luminance is apparently decreased. However, alternating current that applies a bias in the forward and reverse directions. By performing a typical drive, the progress of deterioration can be slowed and the reliability of the light emitting device can be improved.
次に、発光素子を覆って、水分の侵入を防ぐ透明保護層を形成する。透明保護層としては、スパッタ法またはCVD法により得られる窒化珪素膜、酸化珪素膜、酸化窒化珪素膜(SiNO膜(組成比N>O)またはSiON膜(組成比N<O))、炭素を主成分とする薄膜(例えばDLC膜、CN膜)などを用いることができる。 Next, a transparent protective layer that covers the light emitting element and prevents moisture from entering is formed. As the transparent protective layer, a silicon nitride film, a silicon oxide film, a silicon oxynitride film (SiNO film (composition ratio N> O) or SiON film (composition ratio N <O)) obtained by sputtering or CVD, and carbon are used. A thin film (eg, a DLC film or a CN film) having a main component can be used.
以上の工程により、発光素子を有するアクティブマトリクス基板を作製することができる。なお、実施の形態1乃至実施の形態24のいずれをも本実施例に適用することができる。
Through the above steps, an active matrix substrate having a light-emitting element can be manufactured. Note that any of
上記実施例において適用可能な発光素子の形態を、図39を用いて説明する。 A mode of a light-emitting element applicable in the above embodiment will be described with reference to FIGS.
図39(A)は、第1の画素電極2011に、透光性を有し且つ仕事関数の大きい導電膜を用い、第2の画素電極2017に、仕事関数の小さい導電膜を用いて形成した例である。第1の画素電極2011を透光性の酸化物導電性材料で形成し、代表的には酸化珪素を1〜15原子%の濃度で含む酸化物導電性材料で形成している。その上に正孔注入層若しくは正孔輸送層2041、発光層2042、電子輸送層若しくは電子注入層2043を積層した発光物質を含む層2016を設けている。第2の画素電極2017は、LiFやMgAgなどアルカリ金属又はアルカリ土類金属を含む第1の電極層2033とアルミニウムなどの金属材料で形成する第2の電極層2034で形成している。この構造の画素は、図中の矢印で示したように第1の画素電極2011側から光を放射することが可能となる。
In FIG. 39A, a light-transmitting conductive film having a high work function is used for the
図39(B)は、第1の画素電極2011に、仕事関数の大きい導電膜を用い、第2の画素電極2017に、透光性を有し且つ仕事関数の小さい導電膜を用いて形成した例である。第1の画素電極2011はアルミニウム、チタンなどの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料で形成する第1の電極層2035と、酸化珪素を1〜15原子%の濃度で含む酸化物導電性材料で形成する第2の電極層2032との積層構造で形成している。その上に正孔注入層若しくは正孔輸送層2041、発光層2042、電子輸送層若しくは電子注入層2043を積層した発光物質を含む層2016を設けている。第2の画素電極2017は、LiFやCaF2などのアルカリ金属又はアルカリ土類金属を含む第3の電極層2033とアルミニウムなどの金属材料で形成する第4の電極層2034で形成する。第2の電極のいずれの層をも100nm以下の厚さとして光を透過可能な状態としておくことで、図中の矢印で示したように第2の画素電極2017から光を放射することが可能となる。
In FIG. 39B, the
図39(E)は、両方向、即ち第1の電極及び第2の電極から光を放射する例を示し、第1の画素電極2011に、透光性を有し且つ仕事関数の大きい導電膜を用い、第2の画素電極2017に、透光性を有し且つ仕事関数の小さい導電膜を用いる。代表的には、第1の画素電極2011を、酸化珪素を1〜15原子%の濃度で含む酸化物導電性材料で形成し、第2の画素電極2017を、それぞれ100nm以下の厚さのLiFやCaF2などのアルカリ金属又はアルカリ土類金属を含む第3の電極層2033とアルミニウムなどの金属材料で形成する第4の電極層2034で形成することで、図中の矢印で示したように、第1の画素電極2011及び第2の画素電極2017の両側から光を放射することが可能となる。
FIG. 39E illustrates an example in which light is emitted from both directions, that is, the first electrode and the second electrode. A conductive film having a light-transmitting property and a high work function is provided on the
図39(C)は、第1の画素電極2011に、透光性を有し且つ仕事関数の小さい導電膜を用い、第2の画素電極2017に、仕事関数の大きい導電膜を用いて形成した例である。発光物質を含む層を電子輸送層若しくは電子注入層2043、発光層2042、正孔注入層若しくは正孔輸送層2041の順に積層した構成を示している。第2の画素電極2017は、発光物質を含む層2016側から酸化珪素を1〜15原子%の濃度で含む酸化物導電性材料で形成する第2の電極層2032、アルミニウム、チタンなどの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料で形成する第1の電極層2035の積層構造で形成している。第1の画素電極2011は、LiFやCaF2などのアルカリ金属又はアルカリ土類金属を含む第3の電極層2033とアルミニウムなどの金属材料で形成する第4の電極層2034で形成するが、いずれの層も100nm以下の厚さとして光を透過可能な状態としておくことで、図中の矢印で示したように第1の画素電極2011から光を放射することが可能となる。
In FIG. 39C, the
図39(D)は、第1の画素電極2011に、仕事関数の小さい導電膜を用い、第2の画素電極2017に、透光性を有し且つ仕事関数の大きい導電膜を用いて形成した例である。発光物質を含む層を電子輸送層若しくは電子注入層2043、発光層2042、正孔注入層若しくは正孔輸送層2041の順に積層した構成を示している。第1の画素電極2011は図39(A)と同様な構成とし、膜厚は発光物質を含む層で発光した光を反射可能な程度に厚く形成している。第2の画素電極2017は、酸化珪素を1〜15原子%の濃度で含む酸化物導電性材料で構成している。この構造において、正孔注入層若しくは正孔輸送層2041を無機物である金属酸化物(代表的には酸化モリブデン若しくは酸化バナジウム)で形成することにより、第2の電極層2032を形成する際に導入される酸素が供給されて正孔注入性が向上し、駆動電圧を低下させることができる。また、第2の画素電極2017を、透光性を有する導電層で形成することで、図中の矢印で示したように、第2の画素電極2017の両側から光を放射することが可能となる。
In FIG. 39D, the
図39(F)は、両方向、即ち第1の画素電極及び第2の画素電極から光を放射する例を示し、第1の画素電極2011に、透光性を有し且つ仕事関数の小さい導電膜を用い、第2の画素電極2017に、透光性を有し且つ仕事関数の大きい導電膜を用いる。代表的には、第1の画素電極2011を、それぞれ100nm以下の厚さのLiFやCaF2などのアルカリ金属又はアルカリ土類金属を含む第3の電極層2033とアルミニウムなどの金属材料で形成する第4の電極層2034で形成し、第2の画素電極2017を、酸化珪素を1〜15原子%の濃度で含む酸化物導電性材料で形成すればよい。
FIG. 39F illustrates an example in which light is emitted from both directions, that is, the first pixel electrode and the second pixel electrode, and the
上記実施例で示す発光表示パネルの画素回路、及びその動作構成について、図40を用いて説明する。発光表示パネルの動作構成は、ビデオ信号がデジタルの表示装置において、画素に入力されるビデオ信号が電圧で規定されるものと、電流で規定されるものとがある。ビデオ信号が電圧によって規定されるものには、発光素子に印加される電圧が一定のもの(CVCV)と、発光素子に印加される電流が一定のもの(CVCC)とがある。また、ビデオ信号が電流によって規定されるものには、発光素子に印加される電圧が一定のもの(CCCV)と、発光素子に印加される電流が一定のもの(CCCC)とがある。本実施例では、CVCV動作をする画素を図40(A)及び(B)用いて説明する。また、CVCC動作をする画素を図40(C)〜(F)を用いて説明する。 A pixel circuit of the light-emitting display panel described in the above embodiment and an operation configuration thereof will be described with reference to FIGS. There are two types of operation configurations of the light-emitting display panel, in which a video signal input to a pixel is defined by a voltage and a current is defined by a current in a display device in which a video signal is digital. There are two types of video signals defined by voltage, one having a constant voltage applied to the light emitting element (CVCV) and one having a constant current applied to the light emitting element (CVCC). In addition, a video signal is defined by current, there are a constant voltage applied to the light emitting element (CCCV) and a constant current applied to the light emitting element (CCCC). In this embodiment, a pixel that performs a CVCV operation will be described with reference to FIGS. Further, a pixel that performs the CVCC operation will be described with reference to FIGS.
図40(A)及び(B)に示す画素は、列方向にソース配線3710及び電源線3711、行方向にゲート配線3714が配置される。また、スイッチング用のTFT3701、駆動用のTFT3703、容量素子3702及び発光素子3705を有する。
In the pixel shown in FIGS. 40A and 40B, a
なお、スイッチング用のTFT3701及び駆動用のTFT3703は、オンしているときは線形領域で動作する。また駆動用のTFT3703は発光素子3705に電圧を印加するか否かを制御する役目を有する。両TFTは同じ導電型を有していると作製工程上好ましい。本実施例ではスイッチング用のTFT3701をnチャネル型のTFTとし、駆動用のTFT3703をpチャネル型のTFTとして形成する。また駆動用のTFT3703には、エンハンスメント型だけでなく、ディプリーション型のTFTを用いてもよい。また、駆動用のTFT3703のチャネル幅Wとチャネルと長Lの比(W/L)は、TFTの移動度にもよるが1〜1000であることが好ましい。W/Lが大きいほど、TFTの電気特性が向上する。
Note that the switching
図40A−Bに示す画素において、スイッチング用のTFT3701は、画素に対するビデオ信号の入力を制御するものであり、スイッチング用のTFT3701がオンとなると、画素内にビデオ信号が入力される。すると、容量素子3702にそのビデオ信号の電圧が保持される。
In the pixel shown in FIGS. 40A and 40B, a switching
図40(A)において、電源線3711がVssで発光素子3705の対向電極がVddの場合、即ち図40(C)及び(D)の場合、発光素子の対向電極は陽極であり、駆動用のTFT3703に接続される電極は陰極である。この場合、駆動用のTFT3703の特性バラツキによる輝度ムラを抑制することが可能である。
In FIG. 40A, in the case where the
図40(A)において、電源線3711がVddで発光素子3705の対向電極がVssの場合、即ち図40(A)及び(B)の場合、発光素子の対向電極は陰極であり、駆動用のTFT3703に接続される電極は陽極である。この場合、Vddより電圧の高いビデオ信号をソース配線3710に入力することにより、容量素子3702にそのビデオ信号の電圧が保持され、駆動用のTFT3703が線形領域で動作するので、TFTのバラツキによる輝度ムラを改善することが可能である。
In FIG. 40A, when the
図40(B)に示す画素は、TFT3706とゲート配線3715を追加している以外は、図40(A)に示す画素構成と同じである。
The pixel shown in FIG. 40B has the same pixel structure as that shown in FIG. 40A except that a
TFT3706は、新たに配置されたゲート配線3715によりオン又はオフが制御される。TFT3706がオンとなると、容量素子3702に保持された電荷は放電し、TFT3703がオフとなる。つまり、TFT3706の配置により、強制的に発光素子3705に電流が流れない状態を作ることができる。そのためTFT3706を消去用のTFTと呼ぶことができる。従って、図40(B)の構成は、全ての画素に対する信号の書き込みを待つことなく、書き込み期間の開始と同時又は直後に点灯期間を開始することができるため、発光のデューティ比を向上することが可能となる。
The
上記動作構成を有する画素において、発光素子3705の電流値は、線形領域で動作する駆動用のTFT3703により決定することができる。上記構成により、TFTの特性のバラツキを抑制することが可能であり、TFT特性のバラツキに起因した発光素子の輝度ムラを改善して、画質を向上させた表示装置を提供することができる。
In the pixel having the above-described operation structure, the current value of the light-emitting
次に、CVCC動作をする画素を図40(C)〜(F)を用いて説明する。図40(C)に示す画素は、図40(A)に示す画素構成に、電源線3712、電流制御用のTFT3704が設けられている。
Next, pixels that perform the CVCC operation will be described with reference to FIGS. The pixel illustrated in FIG. 40C is provided with a
図40(E)に示す画素は、駆動用のTFT3703のゲート電極が、行方向に配置された電源線3712に接続される点が異なっており、それ以外は図40(C)に示す画素と同じ構成である。つまり、図40(C)、(E)に示す両画素は、同じ等価回路図を示す。しかしながら、列方向に電源線3712が配置される場合(図40(C))と、行方向に電源線3712が配置される場合(図40(E))とでは、各電源線は異なるレイヤーの導電膜で形成される。ここでは、駆動用のTFT3703のゲート電極が接続される配線に注目し、これらを作製するレイヤーが異なることを表すために、図40(C)、(E)として分けて記載する。
The pixel shown in FIG. 40E is different from the pixel shown in FIG. 40C in that the gate electrode of the driving
なお、スイッチング用のTFT3701は線形領域で動作し、駆動用のTFT3703は飽和領域で動作する。また駆動用のTFT3703は発光素子3705に流れる電流値を制御する役目を有し、電流制御用のTFT3704は飽和領域で動作し発光素子3705に対する電流の供給を制御する役目を有する。
Note that the switching
図40(D)及び(F)示す画素はそれぞれ、図40(C)及び(E)に示す画素に、消去用のTFT3706とゲート配線3715を追加している以外は、図40(C)及び(E)に示す画素構成と同じである。
The pixels shown in FIGS. 40D and 40F are the same as those shown in FIGS. 40C and 40E except that an erasing
なお、図40(A)及び(B)に示される画素でも、CVCC動作をすることは可能である。また、図40(C)〜(F)に示される動作構成を有する画素は、図40(A)及び(B)と同様に、発光素子の電流の流れる方向によって、Vdd及びVssを適宜変えることが可能である。 Note that the CVCC operation can be performed also in the pixels shown in FIGS. In addition, in the pixel having the operation configuration shown in FIGS. 40C to 40F, Vdd and Vss are appropriately changed depending on the direction in which the current of the light-emitting element flows, as in FIGS. 40A and 40B. Is possible.
上記構成を有する画素は、電流制御用のTFT3704が線形領域で動作するために、電流制御用のTFT3704のVgsの僅かな変動は、発光素子3705の電流値に影響を及ぼさない。つまり、発光素子3705の電流値は、飽和領域で動作する駆動用のTFT3703により決定することができる。上記構成により、TFTの特性バラツキに起因した発光素子の輝度ムラを改善して、画質を向上させた表示装置を提供することができる。
In the pixel having the above configuration, since the
なお、容量素子3702を設けた構成を示したが、本発明はこれに限定されず、ビデオ信号を保持する容量がゲート容量などで、まかなうことが可能な場合には、容量素子3702を設けなくてもよい。
Note that although a structure including the
このようなアクティブマトリクス型の発光装置は、画素密度が増えた場合、各画素にTFTが設けられているため低電圧駆動でき、有利であると考えられている。一方、一列毎にTFTが設けられるパッシブマトリクス型の発光装置を形成することもできる。パッシブマトリクス型の発光装置は、各画素にTFTが設けられていないため、高開口率となる。 Such an active matrix light-emitting device is considered to be advantageous because it can be driven at a low voltage because a TFT is provided in each pixel when the pixel density is increased. On the other hand, a passive matrix light-emitting device in which a TFT is provided for each column can be formed. A passive matrix light-emitting device has a high aperture ratio because a TFT is not provided for each pixel.
また、本発明の表示装置において、画面表示の駆動方法は特に限定されず、例えば、点順次駆動方法や線順次駆動方法や面順次駆動方法などを用いればよい。代表的には、線順次駆動方法とし、時分割階調駆動方法や面積階調駆動方法を適宜用いればよい。また、表示装置のソース配線に入力する映像信号は、アナログ信号であってもよいし、デジタル信号であってもよく、適宜、映像信号に合わせて駆動回路などを設計すればよい。 In the display device of the present invention, the screen display driving method is not particularly limited. For example, a dot sequential driving method, a line sequential driving method, a surface sequential driving method, or the like may be used. Typically, a line sequential driving method is used, and a time-division gray scale driving method or an area gray scale driving method may be used as appropriate. The video signal input to the source wiring of the display device may be an analog signal or a digital signal, and a drive circuit or the like may be designed in accordance with the video signal as appropriate.
以上のように多様な画素回路を、本発明の半導体装置に採用することができる。 As described above, various pixel circuits can be employed in the semiconductor device of the present invention.
本実施例では、表示パネルの一例として、発光表示パネルの外観について、図38を用いて説明する。図38(A)は、第1の基板と、第2の基板との間を第1のシール材1205及び第2のシール材1206によって封止されたパネルの上面図であり、図38(B)は、図38(A)のA−A’、B−B’それぞれにおける断面図に相当する。
In this embodiment, the appearance of a light-emitting display panel will be described with reference to FIG. 38 as an example of a display panel. FIG. 38A is a top view of a panel in which a space between a first substrate and a second substrate is sealed with a
図38(A)において、点線で示された1202は画素部、1203はゲート配線駆動回路である。本実施例において、画素部1202、及びゲート配線駆動回路1203は、第1のシール材及び第2のシール材で封止されている領域内にある。また、1201はソース配線駆動回路であり、チップ状のソース配線駆動回路が第1の基板1200上に設けられている。第1のシール材としては、フィラーを含む粘性の高いエポキシ系樹脂を用いるのが好ましい。また、第2のシール材としては、粘性の低いエポキシ系樹脂を用いるのが好ましい。また、第1のシール材1205及び第2のシール材はできるだけ水分や酸素を透過しない材料であることが望ましい。
In FIG. 38A, 1202 indicated by a dotted line is a pixel portion, and 1203 is a gate wiring driver circuit. In this embodiment, the
また、画素部1202とシール材1205との間に、乾燥剤を設けてもよい。さらには、画素部において、ゲート配線又はソース配線上に乾燥剤を設けてもよい。乾燥剤としては、酸化カルシウム(CaO)や酸化バリウム(BaO)等のようなアルカリ土類金属の酸化物のような化学吸着によって水(H2O)を吸着する物質を用いるのが好ましい。但し、これに限らずゼオライトやシリカゲル等の物理吸着によって水を吸着する物質を用いても構わない。
Further, a desiccant may be provided between the
また、透湿性の高い樹脂に乾燥剤の粒状の物質を含ませた状態で第2の基板1204に固定することができる。ここで、透湿性の高い樹脂としては、例えば、エステルアクリレート、エーテルアクリレート、エステルウレタンアクリレート、エーテルウレタンアクリレート、ブタジエンウレタンアクリレート、特殊ウレタンアクリレート、エポキシアクリレート、アミノ樹脂アクリレート、アクリル樹脂アクリレート等のアクリル樹脂を用いることができる。この他、ビスフェノールA型液状樹脂、ビスフェノールA型固形樹脂、含ブロムエポキシ樹脂、ビスフェノールF型樹脂、ビスフェノールAD型樹脂、フェノール型樹脂、クレゾール型樹脂、ノボラック型樹脂、環状脂肪族エポキシ樹脂、エピビス型エポキシ樹脂、グリシジルエステル樹脂、グリシジルアミン系樹脂、複素環式エポキシ樹脂、変性エポキシ樹脂等のエポキシ樹脂を用いることができる。また、この他の物質を用いても構わない。また、例えばシロキサンポリマー、ポリイミド、PSG(リンガラス)、BPSG(リンボロンガラス)、等の無機物等を用いてもよい。
In addition, the resin can be fixed to the
ゲート配線と重畳する領域に乾燥剤を設けてもよい。更には、透湿性の高い樹脂に乾燥剤の粒状の物質を含ませた状態で第2の基板に固定してもよい。これらの乾燥剤を設けることにより、開口率を低下せずに表示素子への水分の侵入及びそれに起因する劣化を抑制することができる。このため、画素部1202の周辺部と中央部における発光素子の劣化のバラツキを抑えることが可能である。
A desiccant may be provided in a region overlapping with the gate wiring. Furthermore, you may fix to the 2nd board | substrate in the state which included the granular substance of the desiccant in resin with high moisture permeability. By providing these desiccants, it is possible to suppress the intrusion of moisture into the display element and the deterioration caused thereby without reducing the aperture ratio. For this reason, it is possible to suppress variations in deterioration of the light emitting elements in the peripheral portion and the central portion of the
なお、1210は、ソース配線駆動回路1201及びゲート配線駆動回路1203に入力される信号を伝送するための接続配線領域であり、外部入力端子となるFPC(フレキシブルプリント配線)1209から、接続配線1208を介してビデオ信号やクロック信号を受け取る。
次に、断面構造について図38(B)を用いて説明する。第1の基板1200上には駆動回路及び画素部が形成されており、TFTを代表とする半導体素子を複数有している。駆動回路としてゲート配線駆動回路1203と画素部1202とを示す。なお、ゲート配線駆動回路1203はnチャネル型のTFT1221とpチャネル型のTFT1222とを組み合わせたCMOS回路が形成される。
Next, a cross-sectional structure is described with reference to FIG. A driver circuit and a pixel portion are formed over the
本実施例においては、同一基板上にゲート配線駆動回路、及び画素部のTFTが形成されている。このため、表示装置の容積を縮小することができる。 In this embodiment, the gate wiring drive circuit and the TFT of the pixel portion are formed on the same substrate. For this reason, the volume of the display device can be reduced.
また、画素部1202はスイッチング用のTFT1211と、駆動用のTFT1212とそのドレイン電極に電気的に接続された反射性を有する導電膜からなる第1の画素電極(陽極)1213を含む複数の画素により形成される。
The
また、スイッチング用のTFTのゲート電極1231とゲート配線1214とが、第1の絶縁物1232及びゲート絶縁膜を介して接続されている。なお、スイッチング用のTFTや、駆動回路のTFTのゲート電極もそれぞれ、第1の絶縁物及びゲート絶縁膜を介して、ゲート配線に接続されている。
In addition, the
また、第1の絶縁物1232と上には第2の絶縁物1233が形成されており、第2の絶縁物1233を介してゲート配線1214と第1の画素電極1213が形成されている。
In addition, a
また、第1の画素電極(陽極)1213の両端には第3の絶縁物(バンク、隔壁、障壁、土手などと呼ばれる)1234が形成される。第3の絶縁物1234に形成する膜の被覆率(カバレッジ)を良好なものとするため、第3の絶縁物1234の上端部または下端部に曲率を有する曲面が形成されるようにする。また、第3の絶縁物1234表面を、窒化アルミニウム膜、窒化酸化アルミニウム膜、炭素を主成分とする薄膜、または窒化珪素膜からなる保護膜で覆ってもよい。更には、第3の絶縁物1234として、黒色顔料、色素などの可視光を吸収する材料を溶解又は分散させてなる有機材料を用いることで、後に形成される発光素子からの迷光を吸収することができる。この結果、各素のコントラストが向上する。
A third insulator (called a bank, a partition, a barrier, a bank, or the like) 1234 is formed at both ends of the first pixel electrode (anode) 1213. In order to improve the coverage (coverage) of the film formed over the
また、第1の画素電極(陽極)1213上には、有機化合物材料の蒸着を行い、発光物質を含む層1215を選択的に形成する。さらには、発光物質を含む層1215上に第2の画素電極(陰極)を形成する。
Further, an organic compound material is deposited on the first pixel electrode (anode) 1213 to selectively form a
発光物質を含む層1215は実施例2に示される構造を適宜用いることができる。
For the
こうして、第1の画素電極(陽極)1213、発光物質を含む層1215、及び第2の画素電極(陰極)1216からなる発光素子1217が形成される。
In this manner, a light-emitting
また、発光素子1217を封止するために保護積層1218を形成する。保護積層は、第1の無機絶縁膜と、応力緩和膜と、第2の無機絶縁膜との積層からなっている。次に、保護積層1218と第2の基板1204とを、第1のシール材1205及び第2のシール材1206で接着する。なお、第2のシール材を、シール材を滴下する装置を用いて滴下することが好ましい。シール材をディスペンサから滴下、又は吐出させてシール材をアクティブマトリクス基板上に塗布した後、真空中で、第2の基板とアクティブマトリクス基板とを貼り合わせ、紫外線硬化を行って封止することができる。
In addition, a
なお、第2の基板1204表面には、外光が基板表面で反射するのを防止するための反射防止膜1226を設ける。また、第2の基板と反射防止膜との間に、偏光板、及び位相差板のいずれか一方又は両方を設けてもよい。位相差板、偏光板を設けることにより、外光が画素電極で反射することを防止することが可能である。なお、第1の画素電極1213及び第2の画素電極1216を、透光性を有する導電膜又は半透光性を有する導電膜で形成し、第2の絶縁物1233、第3の絶縁物1234を可視光を吸収する材料、又は可視光を吸収する材料を溶解又は分散させてなる有機材料を用いて形成すると、各画素電極で外光が反射しないため、位相差板及び偏光板を用いなくとも良い。
Note that an
接続配線1208とFPC1209とは、異方性導電膜又は異方性導電樹脂1227で電気的に接続されている。さらに、各配線層と接続端子との接続部を封止樹脂で封止することが好ましい。この構造により、断面部からの水分が発光素子に侵入し、劣化することを防ぐことができる。
The
なお、第2の基板1204と、保護積層1218との間には、第2のシール材1206の代わりに、不活性ガス、例えば窒素ガスを充填した空間を有してもよい。水分や酸素の侵入の防止を高めることができる。
Note that a space filled with an inert gas such as nitrogen gas may be provided between the
また、第2の基板と偏光板の間に着色層を設けることができる。この場合、画素部に白色発光が可能な発光素子を設け、RGBを示す着色層を別途設けることでフルカラー表示することができる。また、画素部に青色発光が可能な発光素子を設け、色変換層などを別途設けることによってフルカラー表示することができる。さらには、各画素部、赤色、緑色、青色の発光を示す発光素子を形成し、且つ着色層を用いることもできる。このような表示モジュールは、各RBGの色純度が高く、高精細な表示が可能となる。 Further, a colored layer can be provided between the second substrate and the polarizing plate. In this case, a full color display can be performed by providing a light emitting element capable of emitting white light in the pixel portion and separately providing a colored layer showing RGB. Further, full color display can be performed by providing a light emitting element capable of emitting blue light in the pixel portion and separately providing a color conversion layer or the like. Furthermore, each pixel portion, a light emitting element that emits red, green, and blue light can be formed, and a colored layer can be used. Such a display module has high color purity of each RBG and enables high-definition display.
また、第1の基板1200又は第2の基板1204の一方、若しくは両方にフィルム又は樹脂等の基板を用いて発光表示モジュールを形成してもよい。このように対向基板を用いず封止すると、表示装置の軽量化、小型化、薄膜化を向上させることができる。
Alternatively, the light-emitting display module may be formed using one of the
更には、外部入力端子となるFPC(フレキシブルプリント配線)1209表面又は端部に、コントローラ、メモリ、画素駆動回路のようなICチップを設け発光表示モジュールを形成してもよい。 Further, an IC chip such as a controller, a memory, and a pixel driver circuit may be provided on the surface or end of an FPC (flexible printed wiring) 1209 that serves as an external input terminal to form a light emitting display module.
なお、実施の形態1乃至実施の形態24のいずれをも本実施例に適用することができる。
Note that any of
次に、アクティブマトリクス基板及びそれを有する液晶表示装置の作製方法について図41〜図43を用いて説明する。図41〜図43は、アクティブマトリクス基板における縦断面構造図であり、駆動回路部A−A’、及び画素部B−B’を模式的に示す。 Next, a method for manufacturing an active matrix substrate and a liquid crystal display device including the active matrix substrate will be described with reference to FIGS. FIGS. 41 to 43 are longitudinal sectional views of the active matrix substrate, schematically showing the drive circuit portion A-A ′ and the pixel portion B-B ′.
図41(A)に示すように、実施例1と同様に基板800上に膜厚100〜200nmの第1の導電膜を成膜する。次に、感光性材料を第1の導電膜上に吐出又は塗布し、レーザビーム直接描画装置を用いて感光性材料を露光、現像して、第1のマスクを形成する。次に、第1のマスクを用いて第1の導電膜をエッチングして第1の導電層801、802、1803、804を形成する。なお、第1の導電層801、802、1803はゲート電極として機能し、第1の導電層804はゲート電極の接続部として機能する。次に、基板800及び第1の導電層801、802、1803、804表面上に、第1の絶縁膜805、806を形成する。次に、第1の絶縁膜上に、膜厚10〜100nmの非晶質半導体膜807を形成する。次に、非晶質半導体膜807表面上に、触媒元素を含む溶液808を塗布する。
As shown in FIG. 41A, a first conductive film with a thickness of 100 to 200 nm is formed over a
次に、実施例1と同様に非晶質半導体膜807を加熱して図41(B)に示すような、結晶性半導体膜811を形成する。なお、結晶性半導体膜811には触媒元素が含まれる。次に、後のTFTのチャネル領域となる領域にp型またはn型の不純物元素を低濃度に添加するチャネルドープ工程を全面または選択的に行う。次に、触媒元素を含む結晶性半導体膜811表面上に、膜厚100nmのドナー型元素を含む半導体膜812を成膜する。
Next, the
次に、実施例1と同様に結晶性半導体膜811及びドナー型元素を含む半導体膜812を加熱して、触媒元素をゲッタリングするとともに、ドナー型元素を活性化する。即ち、触媒元素を含む結晶性半導体膜811中の触媒元素を、ドナー型元素を含む半導体膜812へ移動させる。このときの触媒元素濃度が低減された結晶性半導体膜を図41(C)の813で示す。ここでは、結晶性シリコン膜となる。また、触媒元素が移動した、ドナー型元素を含む半導体膜も加熱により結晶性半導体膜となる。即ち、触媒元素及びドナー型元素を含む結晶性半導体膜となる。これを、図41(C)の814で示す。
Next, as in Example 1, the
次に、図42(A)に示すように、実施例1と同様に触媒元素及びドナー型元素を含む結晶性半導体膜814及び結晶性半導体膜と813を、第2のマスクを用いて所望の形状にエッチングする。第2のマスクは、液滴吐出法によって、有機樹脂を滴下乾燥して形成することができる。また、第1のマスクと同様、感光性材料をレーザビーム直接描画装置により露光現像して形成することができる。エッチングされた触媒元素及びドナー型元素を含む結晶性半導体膜は、図42(B)に示す第1の半導体領域824〜826となり、エッチングされた結晶性半導体膜813は、第2の半導体領域821〜823となる。
Next, as shown in FIG. 42A, the
次に、駆動回路において、一部のTFTのゲート電極とソース電極又はドレイン電極とを接続させるために、第3のマスクを用いて第1の絶縁膜805、806の一部をエッチングして、図46に示すようなコンタクトホール850を形成する。なお、第4の導電層1831〜1833は破線で示す。第3のマスクは、第1のマスク又は第2のマスクと同様の形成方法を適宜用いることができる。該コンタクトホールを介してゲート電極として機能する第1の導電層802とソース電極又はドレイン電極として機能する第4の導電層1833を接続することにより、抵抗を形成することが可能となり、隣り合うTFTと接続されることで、インバータを形成することが可能である。
Next, in the driver circuit, a part of the first insulating
次に、図42(B)に示すように、実施例1と同様に、第1の半導体領域824〜826及び第2の半導体領域821〜823表面に、膜厚500〜1000nm第2の導電層1827、1828を形成する。次に、感光性材料829を塗布し、レーザビーム直接描画装置を用いて該感光性材料を露光、現像して第4のマスクを形成した後、第3の導電層をエッチングして、図42(C)に示すような、ソース電極及びソース配線、並びにドレイン電極として機能する第4の導電層1831〜1836を形成する。また、この工程において、第3の導電層を分断して、ソース電極及びドレイン電極を形成すると共に、ソース配線又はドレイン配線の幅が細くなるようにエッチングすることで、後に形成される液晶表示装置の開口率を高めることが可能である。
Next, as shown in FIG. 42B, similarly to Example 1, a second conductive layer having a thickness of 500 to 1000 nm is formed on the surfaces of the
次に、実施例1と同様に第4のマスクを残したまま、第1の半導体領域824〜826をエッチングして、ソース領域及びドレイン領域837〜843を形成する。このとき、第2の半導体領域821〜823の一部もエッチングされる。エッチングされた半導体領域を第3の半導体領域854〜856は、チャネル形成領域として機能する。次に、第4のマスクを除去した後、第4の導電層及び第3の半導体領域表面上に第2の絶縁膜851及び第3の絶縁膜852を形成する。次に、第3の半導体領域854〜856を加熱して水素化する。
Next, as in Example 1, the
以上の工程により、nチャネル型のTFT1861、1862で形成される駆動回路A−A’と、ダブルゲート構造のゲート電極を有するnチャネルのTFT1863を有する画素部B−B’とで構成される、液晶表示装置のアクティブマトリクス基板を形成することができる。本実施例では、nチャネル型のTFTで駆動回路が形成されているため、pチャネル型のTFTを形成する必要がなく、工程数を削減することが可能である。なお、nチャネル型のTFTでなく、pチャネル型のTFTのみで駆動回路を構成するTFT1861、1862及び画素TFT1863を形成してもよい。
Through the above steps, the driving circuit AA ′ formed by n-
次に、図43(A)に示すように、実施例1と同様に、第3の絶縁膜852上に第4の絶縁膜871を形成する。次に、第4の絶縁膜871上に第5のマスクを形成した後、第4の絶縁膜871、第3の絶縁膜852、第2の絶縁膜851をそれぞれエッチングして、ゲート電極の接続部として機能する第1の導電層804の一部を露出する。次に、ゲート電極の接続部として機能する第1の導電層804に接続するゲート配線として機能する第5の導電層872を形成する。次に、第5の絶縁膜873を形成する。第5の絶縁膜873も第4の絶縁膜と同様の材料を適宜用いることが可能である。
Next, as shown in FIG. 43A, a fourth
次に、実施例1と同様に、第4の導電層843に接するように、膜厚100〜300nmの第6の導電層を成膜する。第6の導電層の材料としては、透光性を有する導電膜、又は反射性を有する導電膜があげられる。透光性を有する導電膜の材料としては、酸化インジウムスズ(ITO)、酸化亜鉛(ZnO)、酸化インジウム亜鉛(IZO)、ガリウムを添加した酸化亜鉛(GZO)、酸化珪素を含む酸化インジウムスズ等が挙げられる。また、反射性を有する導電膜の材料としては、アルミニウム(Al)、チタン(Ti)、銀(Ag)、タンタル(Ta)などの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料、若しくは該金属の窒化物である窒化チタン(TiN)、窒化タンタル(TaN)、若しくは1〜20%のニッケルを含むアルミニウムなどが挙げられる。また、第6の導電層の形成方法としては、液滴吐出法、塗布法、スパッタリング法、蒸着法、CVD法等を適宜用いる。なお、塗布法、スパッタリング法、蒸着法、CVD法等を用いる場合、液滴吐出法、レーザビーム直接描画装置を用いた露光等によりマスクを形成した後、導電膜をエッチングして導電層を形成する。
Next, as in Example 1, a sixth conductive layer with a thickness of 100 to 300 nm is formed so as to be in contact with the fourth
次に、図43に示すように、窒化珪素膜853を覆うように印刷法やスピンコート法により、絶縁膜を成膜し、ラビングを行って配向膜1881を形成する。なお、斜方蒸着法により配向膜1881を形成することで、低温で形成することが可能であり、耐熱性の低いプラスチック上に配向膜を形成することが可能である。
Next, as shown in FIG. 43, an insulating film is formed by a printing method or a spin coating method so as to cover the silicon nitride film 853, and an
対向基板1882上に第2の画素電極(対向電極)1883及び配向膜1884を形成する。次に、対向基板1882上に閉ループ状のシール材を形成する。このとき、シール材は画素部の周辺の領域に液滴吐出法を用いて形成する。次に、ディスペンサ式(滴下式)により、シール材で形成された閉ループ内側に、液晶材料を滴下する。
A second pixel electrode (counter electrode) 1883 and an
シール材には、フィラーが混入されていてもよく、さらに、対向基板1882にはカラーフィルタや遮蔽膜(ブラックマトリクス)などが形成されていても良い。
A filler may be mixed in the sealing material, and a color filter, a shielding film (black matrix), or the like may be formed on the
次に、真空中で、配向膜1884及び第2の画素電極(対向電極)1883が設けられた対向基板1882とアクティブマトリクス基板とを貼り合わせ、紫外線硬化を行って、液晶材料が充填された液晶層885を形成する。なお、液晶層875を形成する方法として、ディスペンサ式(滴下式)の代わりに、対向基板を貼り合わせてから毛細管現象を用いて液晶材料を注入するディップ式(汲み上げ式)を用いることができる。
Next, the
以上の工程により液晶表示パネルを作製することができる。なお、静電破壊防止のための保護回路、代表的にはダイオードなどを、接続端子とソース配線(ゲート配線)の間または画素部に設けてもよい。この場合、上記したTFTと同様の工程で作製し、画素部のゲート配線層とダイオードのドレイン又はソース配線層とを接続することにより、静電破壊を防止させることができる。 Through the above process, a liquid crystal display panel can be manufactured. Note that a protection circuit for preventing electrostatic breakdown, typically a diode or the like, may be provided between the connection terminal and the source wiring (gate wiring) or in the pixel portion. In this case, it is possible to prevent electrostatic breakdown by manufacturing in the same process as the above-described TFT and connecting the gate wiring layer of the pixel portion and the drain or source wiring layer of the diode.
以上の工程により液晶表示装置を形成することができる。なお、実施の形態1乃至実施の形態24のいずれをも本実施例に適用することができる。
Through the above process, a liquid crystal display device can be formed. Note that any of
次に、実施例5において、駆動回路がCMOS回路で形成されるアクティブマトリクス基板及びそれを有する液晶表示装置の作製方法について図44、図45、図47を用いて説明する。図47は、アクティブマトリクス基板の駆動回路の平面図である。また、駆動回路部A−A’、及び画素部B−B’の縦断面構造を図44、及び図45に模式的に示す。 Next, in Example 5, a manufacturing method of an active matrix substrate having a driver circuit formed of a CMOS circuit and a liquid crystal display device having the active matrix substrate will be described with reference to FIGS. FIG. 47 is a plan view of a drive circuit for an active matrix substrate. In addition, FIGS. 44 and 45 schematically show the longitudinal cross-sectional structures of the drive circuit portion A-A ′ and the pixel portion B-B ′.
実施例5と同様の工程により、図44(A)に示すように、基板800上にゲート電極として機能する第1の導電層801、802、1803、804、第1の絶縁膜805、806、第1の半導体領域824〜826、第2の半導体領域821〜823を形成する。次に、後のnチャネル型のTFTとなる領域にマスク891を形成する。ここでは、液滴吐出法により、ポリイミドを吐出し、乾燥して、後のnチャネル型のTFTとなる第1の半導体領域824、826及び第2の半導体領域821、823を覆うマスク891を形成する。
As shown in FIG. 44A, the first
次に、後にpチャネル型のTFTとなる第2の半導体領域825に、アクセプタ元素892を添加し、図44(B)に示すように、p型半導体領域893を形成する。
Next, an
この後、実施例5と同様の工程により、ソース電極及びソース配線、並びにドレイン電極として機能する第4の導電層1831〜1836を形成する。また、ソース領域及びドレイン領域837、838、841〜843、894、895、チャネル形成領域として機能する第3の半導体領域854〜856を形成する。このときの上面図を図47に示す。なお、第4の導電層1831〜1833は破線で示す。また、第2の絶縁膜851及び第3の絶縁膜852を形成した後、第3の半導体領域854〜856を加熱して水素化する。
Thereafter, fourth
次に、図45(A)に示すように、第4の絶縁膜871を形成した後、ゲート電極として機能する第1の導電層804の一部を露出し、ゲート電極と接続されるゲート配線872を形成する。この後、実施例1と同様に第5の絶縁膜873を形成した後、第4の導電層843に接続する第5の導電層874を形成する。
Next, as shown in FIG. 45A, after the fourth insulating
以上の工程により、図45(A)に示すような、nチャネル型のTFT1861及びpチャネル型のTFT1862のCMOS回路で形成される駆動回路A−A’と、ダブルゲート構造のゲート電極を有するnチャネル型のTFT1863を有する画素部B−B’とで構成される、液晶表示装置のアクティブマトリクス基板を形成することができる。
Through the above steps, a driver circuit AA ′ formed by a CMOS circuit of an n-
この後、実施例5と同様の工程により、図45(B)に示すような液晶表示装置を形成することが可能である。 Thereafter, a liquid crystal display device as shown in FIG. 45B can be formed through the same steps as in the fifth embodiment.
本実施例では、本発明の半導体装置の一形態に相当する液晶表示装置パネルの外観について、図48を用いて説明する。図48(A)は、第1の基板1600と、第2の基板1604との間を第1のシール材1605及び第2のシール材1606によって封止されたパネルの上面図であり、図48(B)は、図48(A)のA−A’、及びB−B’それぞれにおける断面図に相当する。また、第1の基板1600に、実施例1で形成されたアクティブマトリクス基板を用いることが可能である。
In this example, the appearance of a liquid crystal display device panel, which is one embodiment of the semiconductor device of the present invention, will be described with reference to FIG. FIG. 48A is a top view of a panel in which a space between the
図48(A)において、点線で示された1602は画素部、1603はゲート配線駆動回路である。また、実線で示された1601はソース配線(ゲート配線)駆動回路である。本実施例において、画素部1602、及びゲート配線駆動回路1603はシール材1605で封止されている領域内にある。また、1601はソース配線(ソース配線)駆動回路であり、チップ状のソース配線駆動回路が第1の基板1600上に設けられている。
In FIG. 48A, 1602 indicated by a dotted line is a pixel portion, and 1603 is a gate wiring driver circuit.
また、1600は第1の基板、1604は第2の基板、1605は、密閉空間の間隔を保持するためのギャップ材が含有されているシール材である。第1の基板1600と第2の基板1604とはシール材1605によって封止されており、それらの間には液晶材料が充填されている。
次に、断面構造について図48(B)を用いて説明する。第1の基板1600上には駆動回路及び画素部が形成されており、TFTを代表とする半導体素子を複数有している。第2の基板1604表面には、カラーフィルタ1621が設けられている。駆動回路としてゲート配線駆動回路1603と画素部1602とを示す。なお、ゲート配線駆動回路1603はnチャネル型のTFT1612からなる回路が形成される。なお、実施例6と同様に、COMS回路によって駆動回路を形成しても良い。
Next, a cross-sectional structure will be described with reference to FIG. A driver circuit and a pixel portion are formed over the
本実施例においては、同一基板上にゲート配線駆動回路、及び画素部のTFTが形成されている。このため、液晶表示装置の容積を縮小することができる。 In this embodiment, the gate wiring drive circuit and the TFT of the pixel portion are formed on the same substrate. For this reason, the volume of the liquid crystal display device can be reduced.
画素部1602には、複数の画素が形成されており、各画素には液晶素子1615が形成されている。液晶素子1615は、第1の電極1616、第2の電極1618及びその間に充填されている液晶材料1619が重なっている部分である。液晶素子1615が有する第1の電極1616は、配線1617を介してTFT1611と電気的に接続されている。また、ゲート電極1625は、コンタクトホールを介してゲート配線1626と接続されている。ここでは、ゲート配線1626を形成した後、第1の電極1616を形成しているが、第1の電極1616を形成した後、ゲート配線1626を形成してもよい。液晶素子1615の第2の電極1618は、第2の基板1604側に形成される。また、各画素電極表面には配向膜1630、1631が形成されている。
A plurality of pixels are formed in the
1622は柱状の間隔保持材(スペーサ)であり、第1の電極1616と第2の電極1618との間の距離(セルギャップ)を制御するために設けられている。絶縁膜を所望の形状にエッチングして形成されている。なお、球状スペーサを用いていても良い。ソース配線駆動回路1601または画素部1602に与えられる各種信号及び電位は、接続配線1623を介して、FPC1609から供給されている。なお、接続配線1623とFPCとは、異方性導電膜又は異方性導電樹脂1627で電気的に接続されている。なお、異方性導電膜又は異方性導電樹脂の代わりに半田等の導電性ペーストを用いてもよい。
図示しないが、第1の基板1600及び第2の基板1604の一方又は両方の表面には、接着剤によって偏光板が固定されている。なお、偏光板の他に位相差板を設けてもよい。
Although not illustrated, a polarizing plate is fixed to one or both surfaces of the
本実施例では、表示モジュールについて説明する。ここでは、表示モジュールの一例として、液晶モジュールを、図49を用いて示す。 In this embodiment, a display module will be described. Here, a liquid crystal module is shown as an example of a display module with reference to FIG.
図49(A)は、TN(Twisted Nematic)モード、IPS(In−Plane−Switching)モード、MVA(Multi−domain Vertical Alignment)モード、ASM(Axially Symmetric aligned Micro−cell)モード、OCB(Optical Compensated Bend)モード等の白色ライト及びカラーフィルタを用いてカラー表示をする液晶モジュールの断面図を示す。 FIG. 49A shows a TN (Twisted Nematic), IPS (In-Plane-Switching) mode, MVA (Multi-domain Vertical Alignment) mode, ASM (Axial Symmetrical Aligned MicroBand), ) A cross-sectional view of a liquid crystal module that performs color display using white light and a color filter in a mode or the like.
図49(A)に示すように、アクティブマトリクス基板1301と対向基板1302とが、シール材1300により固着され、それらの間には画素部1303と液晶層1304とが設けられ表示領域を形成している。
As shown in FIG. 49A, an
着色層1305は、カラー表示を行う場合に必要であり、RGB方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。アクティブマトリクス基板1301と対向基板1302との外側には、偏光板1306、1307が配設されている。また、偏光板1306の表面には、保護膜1316が形成されており、外部からの衝撃を緩和している。
The
アクティブマトリクス基板1301に設けられた接続端子1308には、FPC1309を介して配線基板1310が接続されている。配線基板1310には、画素駆動回路(ICチップ、ドライバIC等)、コントロール回路や電源回路などの外部回路1312が組み込まれている。
A
冷陰極管1313、反射板1314、及び光学フィルム1315、インバータ(図示しない。)はバックライトユニットであり、これらが光源となって液晶表示パネルへ光を投射する。液晶パネル、光源、配線基板、FPC等は、ベゼル1317で保持及び保護されている。
The
図49(B)は、フィールドシーケンシャルモードのように、カラーフィルタを用いず、R(赤)、G(緑)、B(青)の光を発する冷陰極管またはダイオードを用いて、時間分割を用いて画像を合成しカラー表示を行うことが可能な液晶モジュールの断面図である。図49(A)と比較して、カラーフィルタを有さない。また、ここでは、R(赤)、G(緑)、B(青)それぞれに発光する冷陰極管1321〜1323が反射板1314内に設けられている。また、これらの冷陰極管の発光を制御するコントローラ(図示しない。)が設けられている。さらに、液晶層1324は、強誘電性液晶が充填され、高速動作が可能であるため、時間分割を用いて画像を合成することが可能である。
In FIG. 49B, time division is performed using a cold cathode tube or a diode that emits light of R (red), G (green), and B (blue) without using a color filter as in the field sequential mode. It is sectional drawing of the liquid crystal module which can synthesize | combine an image and can perform a color display. Compared with FIG. 49A, no color filter is provided. Here,
なお、実施の形態1乃至実施の形態24のいずれをも本実施例に適用することができる。
Note that any of
本実施例では、基板周辺部に設けられたゲート配線入力端子とソース配線入力端子部の構造について、図54を用いて説明する。図54(A)、(C)及び(E)は、それぞれ基板周辺部の上面図であり、図54(B)、(D)及び(F)は、それぞれ図54(A)、(C)及び(E)のK−L、及びM−Nの縦断面図である。なお、K−Lはゲート配線入力端子の縦断面図を示し、M−Nはとソース配線入力端子部の縦断面図を示す。 In this embodiment, the structure of the gate wiring input terminal and the source wiring input terminal provided in the peripheral portion of the substrate will be described with reference to FIG. 54 (A), (C) and (E) are top views of the periphery of the substrate, respectively, and FIGS. 54 (B), (D) and (F) are FIGS. 54 (A) and (C), respectively. It is the longitudinal cross-sectional view of KL and MN of (E). In addition, KL shows the longitudinal cross-sectional view of a gate wiring input terminal, and MN shows the longitudinal cross-sectional view of a source wiring input terminal part.
図54(A)及び図54(B)に示すように、第1の基板11及び第2の基板21は、シール材20を用いて封止されており、これらの内部には、第1の画素電極19及び画素TFT1が配列された画素部が形成されている。また、第1の画素電極19端部を覆う絶縁物27が形成されており、絶縁物27と第1の画素電極19の表面上に発光物質を含む層29及び第2の画素電極30が形成されており、第1の画素電極、発光物質を含む層29、及び第2の画素電極30で発光素子を形成する。なお、発光素子の代わりに液晶素子を設けても良い。
As shown in FIGS. 54A and 54B, the
図54(A)及び図54(B)においては、ゲート配線入力端子13とソース配線入力端子26は、TFT1のゲート電極12と同様の工程により形成されている。また、ゲート配線入力端子13は、第1の層間絶縁膜16上に形成されたゲート配線17を介して各ゲート電極と接続されている。また、ソース配線入力端子26は、電源線14a、14b、ソース配線14cとそれぞれ接続されている。
54A and 54B, the gate
また、第1の画素電極19は第1の層間絶縁膜16上に形成された第2の層間絶縁膜18上に形成されている。なお、第1の層間絶縁膜16及び第2の層間絶縁膜18を介して、第1の画素電極は、ドレイン電極15と接続されている。
The
ゲート配線入力端子13とソース配線入力端子26は、それぞれ接続層22、23を介してFPC24、25に接続されている。なお、図54(A)においては、接続層22、23及びFPC24、25は破線で示している。
The gate
図54(C)及び図54(D)においては、ゲート配線入力端子33は電源線14a、14b、及びソース配線14cと同様の工程で形成され、ソース配線入力端子26は、電源線14a、14b、ソース配線14cそれぞれの一部である。また、ゲート配線入力端子33とゲート電極12とは、第1の層間絶縁膜16上に形成されたゲート配線17で接続されている。
54C and 54D, the gate
その他の構造は、図54(A)及び図54(B)と同様である。 Other structures are similar to those in FIGS. 54 (A) and 54 (B).
図54(E)及び図54(F)においては、ゲート配線入力端子はゲート配線43の一部であり、ソース配線入力端子44は、ゲート配線43と同時に形成される。また、ソース配線入力端子44は、電源線14a、14b、ソース配線14c上に形成された第1の層間絶縁膜が除去された後、露出された電源線14a、14b、ソース配線14c上に形成される。
54E and 54F, the gate wiring input terminal is a part of the
その他の構造は、図54(A)及び図54(B)と同様である。 Other structures are similar to those in FIGS. 54 (A) and 54 (B).
なお、本実施例は、実施の形態1に示されるTFTの構造を用いて説明したが、適宜実施の形態2乃至実施の形態24に適用することが可能である。
Note that although this example is described using the structure of the TFT shown in
本発明の半導体装置に具備される保護回路の一例について説明する。保護回路は、TFT、ダイオード、抵抗素子及び容量素子等から選択された1つ又は複数の素子によって構成されるものであり、以下にはいくつかの保護回路の構成とその動作について説明する。まず、外部回路と内部回路の間に配置される保護回路であって、1つの入力端子に対応した保護回路の等価回路図の構成について、図55を用いて説明する。図55(A)に示す保護回路は、P型のTFT7220、7230、容量素子7210、7240、抵抗素子7250を有する。抵抗素子7250は2端子の抵抗であり、一端には入力電圧Vin(以下、Vinと表記)が、他端には低電位電圧VSS(以下、VSSと表記)が与えられる。
An example of a protection circuit included in the semiconductor device of the present invention will be described. The protection circuit is composed of one or a plurality of elements selected from a TFT, a diode, a resistance element, a capacitance element, and the like, and the configurations and operations of some protection circuits will be described below. First, a configuration of an equivalent circuit diagram of a protection circuit arranged between an external circuit and an internal circuit and corresponding to one input terminal will be described with reference to FIG. The protection circuit illustrated in FIG. 55A includes P-
図55(B)に示す保護回路は、図55(A)に示すP型のTFT7220、7230を、整流性を有するダイオード7260、7270で代用した等価回路図である。図55(C)に示す保護回路は、図55(A)に示すP型のTFT7220、7230を、TFT7350、7360、7370、7380で代用した等価回路図である。また、上記とは別の構成の保護回路として、図55(D)に示す保護回路は、抵抗7280、7290と、N型のTFT7300を有する。図55(E)に示す保護回路は、抵抗7280、7290、P型のTFT7310及びN型のTFT7320を有する。なお、上記保護回路を構成する素子は、耐圧に優れた非晶質半導体により構成することが好ましい。本実施例は、上記の実施の形態と自由に組み合わせることが可能である。
The protection circuit illustrated in FIG. 55B is an equivalent circuit diagram in which the P-
本実施例では、上記実施例に示した表示パネルへの駆動回路の実装について、図50を用いて説明する。 In this embodiment, mounting of a driver circuit on the display panel described in the above embodiment will be described with reference to FIGS.
図50(A)に示すように、画素部1401の周辺にソース配線駆動回路1402、及びゲート配線駆動回路1403a、1403bを実装する。図50(A)では、ソース配線駆動回路1402、及びゲート配線駆動回路1403a、1403b等として、公知の異方性導電接着剤、及び異方性導電フィルムを用いた実装方法、COG方式、ワイヤボンディング方法、並びに半田バンプを用いたリフロー処理等により、基板1400上にICチップ1405を実装する。ここでは、COG方式を用いる。そして、FPC(フレキシブルプリントサーキット)1406を介して、ICチップと外部回路とを接続する。
As shown in FIG. 50A, a source
なお、ソース配線駆動回路1402の一部、例えばアナログスイッチを基板上に一体形成し、かつその他の部分を別途ICチップで実装してもよい。
Note that a part of the source
また、図50(B)に示すように、SASや結晶性半導体でTFTを代表とする半導体素子を形成する場合、画素部1401とゲート配線駆動回路1403a、1403b等を基板上に一体形成し、ソース配線駆動回路1402等を別途ICチップとして実装する場合がある。図50(B)において、ソース配線駆動回路1402として、COG方式により、基板1400上にICチップ1405を実装する。そして、FPC1406を介して、ICチップと外部回路とを接続する。
As shown in FIG. 50B, in the case of forming a semiconductor element typified by a TFT such as a SAS or a crystalline semiconductor, the
なお、ソース配線駆動回路1402の一部、例えばアナログスイッチを基板上に一体形成し、かつその他の部分を別途ICチップで実装してもよい。
Note that a part of the source
さらに、図50(C)に示すように、COG方式に代えて、TAB方式によりソース配線駆動回路1402等を実装する場合がある。そして、FPC1406を介して、ICチップと外部回路とを接続する。図50(C)において、ソース配線駆動回路をTAB方式により実装しているが、ゲート配線駆動回路をTAB方式により実装してもよい。
Further, as shown in FIG. 50C, the source
ICチップをTAB方式により実装すると、基板に対して画素部を大きく設けることができ、狭額縁化を達成することができる。 When the IC chip is mounted by the TAB method, a pixel portion can be provided larger than the substrate, and a narrow frame can be achieved.
なお、ソース配線駆動回路1402の一部、例えばアナログスイッチを基板上に一体形成し、かつその他の部分を別途ICチップで実装してもよい。
Note that a part of the source
ICチップは、シリコンウェハを用いて形成するが、ICチップの代わりにガラス基板上に回路を形成したIC(以下、ドライバICと表記する)を設けてもよい。ICチップは、円形のシリコンウェハからICチップを取り出すため、母体基板形状に制約がある。一方ドライバICは、母体基板がガラスであり、形状に制約がないため、生産性を高めることができる。そのため、ドライバICの形状寸法は自由に設定することができる。例えば、ドライバICの長辺の長さを15〜80mmとして形成すると、ICチップを実装する場合と比較し、必要な数を減らすことができる。その結果、接続端子数を低減することができ、製造上の歩留まりを向上させることができる。 The IC chip is formed using a silicon wafer, but an IC (hereinafter referred to as a driver IC) in which a circuit is formed on a glass substrate may be provided instead of the IC chip. Since an IC chip is taken out from a circular silicon wafer, the shape of the base substrate is limited. On the other hand, the driver IC has a mother substrate made of glass and has no restriction in shape, so that productivity can be improved. Therefore, the shape of the driver IC can be set freely. For example, when the length of the long side of the driver IC is 15 to 80 mm, the required number can be reduced as compared with the case where the IC chip is mounted. As a result, the number of connection terminals can be reduced, and the manufacturing yield can be improved.
ドライバICは、基板上に形成された結晶性半導体を用いて形成することができ、結晶性半導体は連続発振型のレーザ光を照射することで形成するとよい。連続発振型のレーザ光を照射して得られる半導体膜は、結晶欠陥が少なく、大粒径の結晶粒を有する。その結果、このような半導体膜を有するトランジスタは、移動度や応答速度が良好となり、高速駆動が可能となり、ドライバICに好適である。 The driver IC can be formed using a crystalline semiconductor formed over a substrate, and the crystalline semiconductor is preferably formed by irradiation with continuous wave laser light. A semiconductor film obtained by irradiation with continuous wave laser light has few crystal defects and large crystal grains. As a result, a transistor having such a semiconductor film has favorable mobility and response speed, can be driven at high speed, and is suitable for a driver IC.
上記実施例に示される表示装置を筺体に組み込んだ電子機器として、テレビジョン装置(単にテレビ、又はテレビジョン受信機ともよぶ)、デジタルカメラ、デジタルビデオカメラ等のカメラ、携帯電話装置(単に携帯電話機、携帯電話ともよぶ)、PDA等の携帯情報端末、携帯型ゲーム機、コンピュータ用のモニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図52、53を参照して説明する。 As an electronic device in which the display device shown in the above embodiment is incorporated in a housing, a television device (also simply referred to as a television or a television receiver), a camera such as a digital camera or a digital video camera, a mobile phone device (simply a mobile phone) Portable information terminals such as PDAs, portable game machines, computer monitors, computers, sound reproduction apparatuses such as car audio, and image reproduction apparatuses equipped with recording media such as home game machines. Can be mentioned. Specific examples thereof will be described with reference to FIGS.
図52(A)に示す携帯情報端末は、本体9201、表示部9202等を含んでいる。表示部9202は、実施の形態1〜24、及び実施例1〜11で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な携帯情報端末を安価に提供することができる。
A portable information terminal illustrated in FIG. 52A includes a
図52(B)に示すデジタルビデオカメラは、表示部9701、表示部9702等を含んでいる。表示部9701は、実施の形態1〜24、及び実施例1〜11で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能なデジタルビデオカメラを安価に提供することができる。
A digital video camera shown in FIG. 52B includes a
図52(C)に示す携帯端末は、本体9101、表示部9102等を含んでいる。表示部9102は、実施の形態1〜24、及び実施例1〜11で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な携帯端末を安価に提供することができる。
A portable terminal shown in FIG. 52C includes a
図52(D)に示す携帯型のテレビジョン装置は、本体9301、表示部9302等を含んでいる。表示部9302は、実施の形態1〜24、及び実施例1〜11で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な携帯型のテレビジョン装置を安価に提供することができる。このようなテレビジョン装置は携帯電話などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの(例えば40インチ以上)まで、幅広く適用することができる。
A portable television device shown in FIG. 52D includes a
図52(E)に示す携帯型のコンピュータは、本体9401、表示部9402等を含んでいる。表示部9402は、実施の形態1〜24、及び実施例1〜11で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な携帯型のコンピュータを安価に提供することができる。
A portable computer shown in FIG. 52E includes a
図52(F)に示すテレビジョン装置は、本体9501、表示部9502等を含んでいる。表示部9502は、実施の形態1〜24、及び実施例1〜11で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能なテレビジョン装置を安価に提供することができる。
A television set shown in FIG. 52F includes a
上記に挙げた電子機器において、二次電池を用いているものは、消費電力を削減した分、電子機器の使用時間を長持ちさせることができ、二次電池を充電する手間を省くことができる。 Among the electronic devices listed above, those using a secondary battery can extend the usage time of the electronic device as much as power consumption is reduced, and can save the trouble of charging the secondary battery.
図53に示す大型テレビジョンは、本体9601、表示部9602等を含んでいる。また、本体の裏又は上部には、壁掛用の支持体が設けられている。図53では、大型テレビジョンの代表例として、壁掛けテレビジョンを示す。図53に示すように壁9603にかけて表示することができる。また、鉄道の駅や空港などにおける情報表示板や、街頭における広告表示板など特に大面積の表示媒体として様々な用途に適用することができる。表示部9602は、実施の形態1〜24、及び実施例1〜11で示すものを適用することができる。本発明の一である表示装置を用いることにより、高画質な表示が可能な大型テレビジョンを安価に提供することができる。
A large television shown in FIG. 53 includes a
Claims (8)
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第1の半導体層を形成し、
前記第1の半導体層に触媒元素を添加し加熱した後、前記第1の半導体層上にリン、窒素、ヒ素、アンチモン、及びビスマスのいずれかを有する第2の半導体層を形成し、
前記第1の半導体層及び前記第2の半導体層を加熱した後、前記第2の半導体層に接する第1の導電層を液滴吐出法により形成し、
前記第1の導電層及び前記第2の半導体層の一部をエッチングして、第2の導電層及びソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。 Forming a gate electrode on the insulating surface;
Forming a gate insulating film on the gate electrode;
Forming a first semiconductor layer on the gate insulating film;
After heating was added a catalytic element into the first semiconductor layer, is formed of phosphorus on the first semiconductor layer, nitrogen, arsenic, antimony, and a second semiconductor layer having any of bismuth,
After heating the first semiconductor layer and the second semiconductor layer , a first conductive layer in contact with the second semiconductor layer is formed by a droplet discharge method,
Wherein a portion of the first conductive layer and the second semiconductor layer is etched, a method for manufacturing a semiconductor device according to claim Rukoto forming forms the second conductive layer and the source and drain regions.
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第1の半導体層を形成し、
前記第1の半導体層に触媒元素を添加し加熱した後、前記第1の半導体層上にリン、窒素、ヒ素、アンチモン、及びビスマスのいずれかを有する第2の半導体層を形成し、
前記第2の半導体層に、ヘリウム、ネオン、アルゴン、クリプトン、キセノンから選ばれた一種または複数種を添加し、
前記第1の半導体層及び前記第2の半導体層を加熱した後、前記第2の半導体層に接する第1の導電層を液滴吐出法により形成し、
前記第1の導電層及び前記第2の半導体層の一部をエッチングして、第2の導電層及びソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。 Forming a gate electrode on the insulating surface;
Forming a gate insulating film on the gate electrode;
Forming a first semiconductor layer on the gate insulating film;
After adding and heating a catalytic element to the first semiconductor layer, a second semiconductor layer containing any of phosphorus, nitrogen, arsenic, antimony, and bismuth is formed on the first semiconductor layer;
One or more selected from helium, neon, argon, krypton, and xenon are added to the second semiconductor layer ,
After heating the first semiconductor layer and the second semiconductor layer, a first conductive layer in contact with the second semiconductor layer is formed by a droplet discharge method,
A method for manufacturing a semiconductor device, wherein the second conductive layer, the source region, and the drain region are formed by etching part of the first conductive layer and the second semiconductor layer .
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第1の半導体層を形成し、
前記第1の半導体層に触媒元素を添加し加熱した後、前記第1の半導体層上にヘリウム、ネオン、アルゴン、クリプトン、キセノンのいずれかを有する第2の半導体層を形成し、
前記第1の半導体層及び前記第2の半導体層を加熱した後、前記第2の半導体層を除去し、
前記第1の半導体層に接してリン、窒素、ヒ素、アンチモン、及びビスマスのいずれかを有する第3の半導体層を形成し、
前記第3の半導体層に接する第1の導電層を液滴吐出法により形成し、前記第1の導電層及び前記第3の半導体層の一部をエッチングして、第2の導電層及びソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。 Forming a gate electrode on the insulating surface;
Forming a gate insulating film on the gate electrode;
Forming a first semiconductor layer on the gate insulating film;
After heating was added a catalytic element into the first semiconductor layer, forming a second semiconductor layer having helium, neon, argon, krypton, or xenon in said first semiconductor layer,
After heating the first semiconductor layer and the second semiconductor layer , removing the second semiconductor layer ;
In contact with the first semiconductor layer phosphorus to form nitrogen, arsenic, antimony, and the third semiconductor layer having any of bismuth,
A first conductive layer in contact with the third semiconductor layer is formed by a droplet discharge method, and a part of the first conductive layer and the third semiconductor layer is etched to form a second conductive layer and a source. the method for manufacturing a semiconductor device according to claim Rukoto forming form a region and a drain region.
前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第1の半導体層を形成し、
前記第1の半導体層に触媒元素を添加し加熱した後、前記第1の半導体層上にヘリウム、ネオン、アルゴン、クリプトン、キセノンのいずれかを有する第2の半導体層を形成し、
前記第1の半導体層及び前記第2の半導体層を加熱した後、前記第2の半導体層を除去し、
前記第1の半導体層にリン、窒素、ヒ素、アンチモン、及びビスマスのいずれかを添加してソース領域及びドレイン領域を形成し、
前記ソース領域及び前記ドレイン領域に接する第1の導電層を液滴吐出法により形成し、
前記第1の導電層の一部をエッチングして、第2の導電層を形成することを特徴とする半導体装置の作製方法。 Forming a gate electrode on the insulating surface;
Forming a gate insulating film on the gate electrode;
Forming a first semiconductor layer on the gate insulating film;
After heating was added a catalytic element into the first semiconductor layer, forming a second semiconductor layer having helium, neon, argon, krypton, or xenon in said first semiconductor layer,
After heating the first semiconductor layer and the second semiconductor layer , removing the second semiconductor layer ;
A source region and a drain region are formed by adding any of phosphorus, nitrogen, arsenic, antimony, and bismuth to the first semiconductor layer ,
A first conductive layer in contact with the source region and the drain region is formed by a droplet discharge method,
It said first etching a portion of the conductive layer, a method for manufacturing a semiconductor device according to claim Rukoto forming forms the second conductive layer.
前記ゲート電極は、前記絶縁表面上に導電膜を形成し、
前記導電膜上に感光性樹脂を吐出又は塗布し、
前記感光性樹脂の一部にレーザ光を照射してマスクを形成した後、前記マスクを用いて前記導電膜をエッチングして形成することを特徴とする半導体装置の作製方法。 In any one of claims 1 to 4,
The gate electrode forms a conductive film on the insulating surface,
A photosensitive resin is discharged or applied onto the conductive film,
A method for manufacturing a semiconductor device, comprising: forming a mask by irradiating a part of the photosensitive resin with a laser beam; and etching the conductive film using the mask.
前記ゲート電極は、耐熱性を有する導電層で形成されていることを特徴とする半導体装置の作製方法。 In any one of claims 1 to 5,
The method for manufacturing a semiconductor device, wherein the gate electrode is formed of a heat-resistant conductive layer.
前記ゲート電極は、タングステン、モリブデン、ジルコニウム、ハフニウム、ビスマス、ニオブ、タンタル、クロム、コバルト、ニッケル、白金、リンを含有する結晶性珪素膜、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛、又は酸化珪素を含む酸化インジウムスズで形成されることを特徴とする半導体装置の作製方法。 In any one of claims 1 to 5,
Wherein the gate electrode, tungsten, molybdenum, zirconium, hafnium, bismuth, niobium, tantalum, chromium, cobalt, nickel, platinum, a crystalline silicon film containing phosphorus, indium tin oxide, zinc oxide, indium zinc oxide, gallium A method for manufacturing a semiconductor device , which is formed using added zinc oxide or indium tin oxide containing silicon oxide.
前記触媒元素は、タングステン、モリブデン、ジルコニウム、ハフニウム、ビスマス、ニオブ、タンタル、クロム、コバルト、ニッケル、及び白金から選ばれる一つ又は複数であることを特徴とする半導体装置の作製方法。
In any one of claims 1 to 7,
The method for manufacturing a semiconductor device, wherein the catalyst element is one or more selected from tungsten, molybdenum, zirconium, hafnium, bismuth, niobium, tantalum, chromium, cobalt, nickel, and platinum.
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