JP4899620B2

JP4899620B2 - バストレース方式

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Publication number: JP4899620B2
Application number: JP2006129314A
Authority: JP
Inventors: 進兼子
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2006-05-08
Filing date: 2006-05-08
Publication date: 2012-03-21
Anticipated expiration: 2026-05-08
Also published as: JP2007304640A

Description

本発明は、メモリアクセス状態をモニターするバストレース方式に関し、特にＳＤＲＡＭ（Synchronous-DRAM）やＤＤＲ−ＳＤＲＡＭ（Dual Data Rate SDRAM）などの高速メモリのバストレース方式に関する。

近年、携帯電話や通信機能を有する携帯機器は、機能、性能の向上により、ソフトウェア、ハードウェア共に大規模化、複雑化する傾向にあり、その為、従来システムに比べ問題の解析が難解となっている。このようなシステムの問題解析にはソフトウェアの実行状態から原因を調査する手法が効果的であり、それにはメモリアクセス状態をモニターする手法が解析手段として用いられることが多い（特許文献１〜２）。

しかし、システムの性能向上に伴いメモリのアクセススピードも高速化しており、ＳＤＲＡＭやＤＤＲ−ＳＤＲＡＭ等の高速メモリが頻繁に使用されようになった為、ＣＰＵからこれらの高速メモリへのアクセスを外部でモニターすることが難しくなっている。高性能の通信機器システムの開発には、このようにＣＰＵからの高速メモリへのアクセスをモニターする手法を確立する必要がある。

一方、近年、ＣＰＵやシステムＬＳＩ等の制御ＬＳＩに、高速メモリと低速メモリを接続し、高速メモリへのアクセスを制御する高速メモリ制御部と、低速メモリへのアクセスを制御する低速メモリ制御部を設けることにより、メモリデバイスを最適化してシステム全体のパフォーマンスを損ねることなく、メモリの大容量化を実現する方法が提案されている（特許文献３〜６参照）。

特開平８−６３３７４号公報特開２０００−１９４５８０号公報特開平１１−８５６１１号公報特開２００１−１８８７１５号公報特開２００３−２５６２７２号公報特開２００５−２６７３６９号公報

通常、制御ＬＳＩによるＳＤＲＡＭやＤＤＲ−ＳＤＲＡＭ等の高速メモリＩ／Ｆのアクセス時の波形をオシロスコープやロジックアナライザ等の測定機器で測定すると、測定器のプローブが持つ寄生容量の為、測定する制御ＬＳＩとメモリ間の信号の負荷容量が増加して波形が鈍り、信号のタイミングが規定外となって高速メモリに正常にアクセス出来なくなり、前記したように、ＣＰＵからこれらの高速メモリへのアクセスを外部でモニターすることが難しくなっている。

また、基板上に測定器を接続するコネクタ、端子、パット等の測定ポイントを設置する場合、ＣＰＵやシステムＬＳＩとメモリ間の配線パターンが長くなって配線容量が増加し、これらのメモリアクセス信号をメモリや制御ＬＳＩのタイミング規定内に収めることが難しくなる。

本発明の目的は、上記問題点に鑑み、ＣＰＵやシステムＬＳＩ等の制御ＬＳＩから高速メモリへのアクセスを、測定器のプローブ等の影響を受けることなく外部で容易にモニターすることを可能にする手段を提供することにある。

本発明のデータトレース方法は、最近のＣＰＵやシステムＬＳＩ等の制御ＬＳＩには、高速メモリと低速メモリが接続され、それによりメモリデバイスを最適化してシステム全体の性能向上を図るケースが多い点に着目し、高速メモリと低速メモリを接続するための高速メモリＩ／Ｆと低速メモリＩ／Ｆの双方を有する制御ＬＳＩにおいて、高速メモリの特定範囲内のアドレスに対するアクセス時に、前記高速メモリのアクセス情報（アドレス、データ、ステータス信号）を、前記低速メモリＩ／Ｆを介して前記高速メモリのアクセス状態をモニターする信号として同時に出力することを特徴としている。

本発明では、ＣＰＵから高速メモリへのアクセス状態をモニターする際に、ＣＰＵから高速メモリの経路から直接モニターしていないので、前記高速メモリのアクセス状態をモニターするために接続される測定器等が高速メモリの動作に影響を及ぼすことがない。

また本発明の他のデータトレース方法は、高速メモリと低速メモリを接続するための高速メモリＩ／Ｆと低速メモリＩ／Ｆの双方を有する制御ＬＳＩにおいて、高速メモリの特定範囲内のアドレスに対するアクセス時に、前記高速メモリのアクセス情報（アドレス、データ、ステータス信号）を、前記低速メモリＩ／Ｆを介して低速メモリＩ／Ｆのフォーマットに変換し、前記高速メモリのアクセス状態をモニターする信号として同時に出力することを特徴としている。

低速メモリＩ／Ｆはアクセススピードが遅い為、低速メモリＩ／Ｆにオシロスコープやロジックアナライザ等の測定機器が接続され波形が鈍っても、メモリや制御ＬＳＩのタイミング規定を満足することが出来るので、このＩ／Ｆの信号を測定器で観測することが可能となる。従って、本発明により、クリティカルなタイミングの高速メモリＩ／Ｆのアクセスをオシロスコープやロジックアナライザ等の測定機器で容易に測定することが可能となる。

また本発明のデータトレース方式は、ＳＤＲＡＭやＤＤＲ−ＳＤＲＡＭなどの高速メモリと、ＳＲＡＭやＦｌａｓｈＲＯＭなどの低速メモリの、双方のＩ／Ｆを有するＣＰＵやシステムＬＳＩ等の制御ＬＳＩにおいて、高速メモリの特定範囲内のアドレスに対するアクセス時に、前記高速メモリＩ／Ｆを介して入出力されるアクセス情報（アドレス、データ、ステータス信号）を、前記高速メモリのアクセス状態をモニターする信号として前記低速メモリＩ／Ｆから同時に出力する手段を備えていることを特徴としている。

また本発明の他のデータトレース方式は、ＳＤＲＡＭやＤＤＲ−ＳＤＲＡＭなどの高速メモリと、ＳＲＡＭやＦｌａｓｈＲＯＭなどの低速メモリの、双方のＩ／Ｆを有するＣＰＵやシステムＬＳＩ等の制御ＬＳＩにおいて、高速メモリの特定範囲内のアドレスに対するアクセス時に、前記高速メモリＩ／Ｆを介して入出力されるアクセス情報（アドレス、データ、ステータス信号）を、前記高速メモリのアクセス状態をモニターする信号として前記低速メモリＩ／Ｆから低速メモリＩ／Ｆのフォーマットに変換して同時に出力する手段を備えていることを特徴としている。

本発明のシステムＬＳＩは、高速メモリＩ／Ｆおよび低速メモリＩ／Ｆと、該高速メモリＩ／Ｆおよび低速メモリＩ／Ｆを介して接続された高速メモリ及び低速メモリにアクセスして所定の制御を実行するＣＰＵを有しており、前記ＣＰＵから前記高速メモリおよび低速メモリにアクセスするための内部ＣＰＵバスと、前記内部ＣＰＵバスと接続されて前記高速メモリにアクセスするための高速メモリバスと、前記内部ＣＰＵバスと接続されて前記低速メモリにアクセスするための低速メモリバスと、前記内部ＣＰＵバスを前記高速メモリバスと低速メモリバスのいずれか一方に切替接続するメモリバス切替部と、前記内部ＣＰＵバスに出力されたアドレスデータを判定して、前記メモリバス切替部を前記高速メモリバスと低速メモリバスのいずれか一方に切替制御するアドレスデコード部と、接続制御信号を受けて前記高速メモリバス上のアクセス信号を前記高速メモリのアクセス状態をモニターする信号として前記低速メモリバスへ接続するバストレース信号切替部と、前記内部ＣＰＵバスに出力されたアドレスデータと前記高速メモリのアクセス状態をモニターするために予め設定されたアドレスデータを比較し、両者が一致したときに前記バストレース信号切替部へ前記接続制御信号を出力するアドレス比較部と、を備えていることを特徴とする。

また、上記構成のシステムＬＳＩに、前記高速メモリバス上に配置されて、前記ＣＰＵから前記高速メモリへのアクセスに対し、前記高速メモリＩ／Ｆに合わせたアクセス信号に変換する高速メモリ制御部と、前記低速メモリバス上に配置されて、前記ＣＰＵから前記低速メモリへのアクセスに対し、前記低速メモリＩ／Ｆに合わせたアクセス信号に変換する低速メモリ制御部を設け、前記バストレース信号切替部を、前記高速メモリ制御部および前記低速メモリ制御部の出力側に接続することにより、前記バストレース信号として前記高速メモリＩ／Ｆに合わせたアクセス信号を出力する構成として実現することができる。

あるいは、前記高速メモリバス上に配置されて、前記ＣＰＵから前記高速メモリへのアクセスに対し、前記高速メモリＩ／Ｆに合わせたアクセス信号に変換する高速メモリ制御部と、前記低速メモリバス上に配置されて、前記ＣＰＵから前記低速メモリへのアクセスに対し、前記低速メモリＩ／Ｆに合わせたアクセス信号に変換する低速メモリ制御部を設け、前記バストレース信号切替部を、前記高速メモリ制御部および前記低速メモリ制御部の入力側に接続することにより、前記バストレース信号として前記低速メモリＩ／Ｆに合わせたアクセス信号を出力する構成として実現することができる。

その際、前記アドレス比較部から前期バストレース信号切替部に対して前記接続制御信号が出力されたことを検出して、前記ＣＰＵに、前記低速メモリＩ／Ｆに合わせたアクセス信号のトレース期間が終了するまで、次のアクセスサイクルを延期させるための制御信号を出力するＷａｉｔ回路を備えた構成とすることもできる。

本発明は、ＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭ等の高速メモリへのアクセス出力を、低速メモリＩ／Ｆへ同時に出力してモニターするので、高速メモリの動作に遜色なく、又、基板上に高速メモリの波形を測定する為の測定器を接続するコネクタ、端子、パット等の測定ポイントを設置する必要もなく、高速メモリへのアクセス状態をオシロスコープやロジックアナライザ等の測定器を用いて、容易に観測することが可能となる。

図１は、本発明の実施形態を示す概略ブロック図である。

本実施形態のシステムは、制御ＬＳＩ（０１０）、高速メモリ（０２０）、および低速メモリ（０２１）で構成され、制御ＬＳＩ（０１０）には、高速メモリ（０２０）および低速メモリ（０２１）にアクセスして所望の制御を実行するＣＰＵ（０１１）が設けられている。

また制御ＬＳＩ（０１０）には、ＣＰＵ（０１１）が高速メモリ（０２０）および低速メモリ（０２１）にアクセスするための、内部ＣＰＵバス（０１６）、高速メモリバス（０１７）、および低速メモリバス（０１８）と、内部ＣＰＵバス（０１６）を高速メモリバス（０１７）と低速メモリバス（０１８）のいずれかに切替接続するメモリバス切替部（０１２）と、内部ＣＰＵバス（０１６）に出力されたアドレスデータが高速メモリ（０２０）のアドレスか低速メモリ（０２１）のアドレスかを判定してメモリバス切替部（０１２）の切替制御を行うアドレスデコード部（０１３）と、高速メモリバス（０１７）へのアクセス信号を低速メモリバス（０１８）へ接続するバストレース信号切替部（０１５）と、内部ＣＰＵバス（０１６）に出力されたアドレスデータとモニターするために予め設定されたアドレスデータを比較するアドレス比較部（０１４）と、内部ＣＰＵバス（０１６）に出力されたアドレスデータが高速メモリ（０２０）のアドレスであって、かつアドレス比較部（０１４）からモニターアドレスであることを示す信号が出力されているときにバストレース信号切替部（０１５）により高速メモリバス（０１７）と低速メモリバス（０１８）を接続するための信号を出力するＡＮＤゲート（０１９）が設けられている。

次に、本実施形態の動作について説明する。

ＣＰＵ（０１１）から高速メモリ（０２０）へアクセスする場合、ＣＰＵ（０１１）から高速メモリ（０２０）がマッピングされているアドレス内の特定のアドレスとステータスを内部ＣＰＵバス（０１６）に出力する。アドレスデコード部（０１３）は、このアドレスから高速メモリ（０２０）へのアクセスであることを判断し、メモリバス切替部（０１２）を制御して内部ＣＰＵバス（０１６）と高速メモリバス（０１７）を接続する。これにより、ＣＰＵ（０１１）と高速メモリ（０２０）がバスにより接続され、ＣＰＵ（０１１）による高速メモリ（０２０）のアクセスが可能となる。

また、ＣＰＵ（０１１）から低速メモリ（０２１）へのアクセスも、高速メモリ（０２０）へのアクセスの場合と同様であり、アドレスデコード部（０１３）で低速メモリ（０２１）へのアクセスであることを判断し、メモリバス切替部（０１２）で内部ＣＰＵバス（０１６）と低速メモリバス（０１８）を接続することで、ＣＰＵ（０１１）による低速メモリ（０２１）のアクセスが可能となる。

高速メモリ（０２０）の特定のアドレスに対するアクセス波形を制御ＬＳＩ（０１０）の外部で観測する場合は、波形観測対象のアドレスをアドレス比較部（０１４）で判断し、高速メモリ（０２０）のアドレスへのアクセスとして波形観測対象のアドレスが発生した場合、アドレス比較部（０１４）とＡＮＤゲート（０１９）によりバストレース信号切替部（０１５）を制御して、高速メモリバス（０１７）と低速メモリバス（０１８）を接続する。

これによりＣＰＵ（０１１）から高速メモリ（０２０）へのアクセス信号が、高速メモリバス（０１７）→バストレース信号切替部（０１５）→低速メモリバス（０１８）経由で制御ＬＳＩ（０１０）の外部へ出力され、高速メモリ（０２０）へのアクセス状態を低速メモリ側で観測することが可能となる。

図２は、本実施形態の一実施例を示すブロック図であり、図３は、本実施例の動作のタイミングを示すタイムチャートである。

本実施例のシステムは、システムＬＳＩ（１００）と高速メモリであるＳＤＲＡＭ（１３０）、低速メモリであるＢｕｒｓｔＲＯＭ（１３１）で構成される。システムＬＳＩ（１００）は、システム全体の制御を司るＣＰＵ（１０１）と、その周辺回路であるPeripheral部（１２０）、および外部メモリを制御するメモリ制御部（１１０）で構成される。

メモリ制御部（１１０）は、ＣＰＵ（１０１）からのメモリアクセス時に出力されるアドレスをデコードし、そのアクセスがＳＤＲＡＭ（１３０）かＢｕｒｓｔＲＯＭ（１３１）かを判断するアドレスデコード部（１１１）と、ＣＰＵ（１０１）が各構成要素にアクセスする為のバス信号である内部ＣＰＵバス（０１６）をＳＤＲＡＭ（１３０）と接続するための内部ＳＤＲＡＭバス（１１５）又はＢｕｒｓｔＲＯＭ（１３１）と接続するための内部ＢｕｒｓｔＲＯＭバス（１１６）のどちらかへ接続を切り替えるメモリバス切替部（１１４）と、ＣＰＵ（１０１）からＳＤＲＡＭ（１３０）のアクセスに対し、ＳＤＲＡＭ（１３０）のＩ／Ｆにあわせ、アドレス、データのフォーマット変換やタイミング生成等、ＳＤＲＡＭ（１３０）への信号を生成するＳＤＲＡＭ制御部（１１７）と、ＳＤＲＡＭ制御部（１１７）と同様にＢｕｓｒｔＲＯＭ（１３１）の信号を生成するＢｕｒｓｔＲＯＭ制御部（１１８）から構成される。

本実施例のメモリ制御部（１１０）は更に、ＣＰＵ（１０１）のメモリアクセスに対し、トレースするアドレスを格納するトレースアドレス格納部（１１３）と、トレースアドレス格納部（１１３）に格納されているアドレスとＣＰＵ（１０１）がメモリアクセスする際のアドレスを比較するアドレス比較部（１１２）と、メモリ制御部（１１０）内でＳＤＲＡＭ（１３０）に繋がるバスとＢｕｒｓｔＲＯＭ（１３１）に繋がるバスを接続、切り離し可能にするバストレース信号切替部（１１９）と、内部ＣＰＵバス（０１６）に出力されたアドレスデータがＳＤＲＡＭ（１３０）のアドレスであって、かつアドレス比較部（０１４）からモニターアドレスであることを示す信号が出力されているときにバストレース信号切替部（１１９）によりＳＤＲＡＭ（１３０）に繋がるバスとＢｕｒｓｔＲＯＭ（１３１）に繋がるバスを接続するための信号を出力するＡＮＤゲート（１２１）を備えており、メモリ制御部（１１０）内で、ＳＤＲＡＭ（１３０）に繋がるバスとＢｕｒｓｔＲＯＭ（１３１）に繋がるバスがバストレース信号切替部（１１９）で接続、切り離しが可能となっている。ただしトレースに不要なチップセレクト信号（ＣＳ＿ＳＤＲ）やCommandの信号の一部はバストレース信号切替部（１１９）では接続されない。

次に本実施例の動作について、図２〜図３を参照して説明する。

ＣＰＵ（１０１）からＳＤＲＡＭ（１３０）へアクセスする場合、ＣＰＵ（１０１）からＳＤＲＡＭ（１３０）がマッピングされているアドレス内の特定のアドレスとステータスを内部ＣＰＵバス（０１６）に出力する。アドレスデコード部（１１１）は、このアドレスからＳＤＲＡＭ（１３０）へのアクセスであることを判断し、メモリバス切替部（１１４）を制御して内部ＣＰＵバス（０１６）と内部ＳＤＲＡＭバス（１１５）を接続する。

これにより、ＣＰＵ（１０１）とＳＤＲＡＭ制御部（１１７）が接続され、ＣＰＵ（１０１）によりＳＤＲＡＭ（１３０）のアクセスが可能となる。ＳＤＲＡＭ制御部（１１７）は、ＣＰＵ（１０１）からのアドレス、ステータス信号から、図３のＳＤＲＡＭとレースアドレス外のアクセス期間に示されているような、ＳＤＲＡＭ（１３０）のＩ／Ｆに合った信号やそのタイミングを生成し、ＳＤＲＡＭ（１３０）のアクセスを行う。

ＣＰＵ（１０１）からＢｕｒｓｔＲＯＭ（１３１）へアクセスする場合は、ＳＤＲＡＭ（１３０）へアクセスと同様にアドレスデコード部（１１１）でＢｕｒｓｔＲＯＭ（１３１）のアクセスを判断し、メモリバス切替部（１１４）で内部ＣＰＵバス（０１６）と内部ＢｕｒｓｔＲＯＭバス（１１６）を接続することで可能となる。ＢｕｒｓｔＲＯＭ制御部（１１８）は、ＣＰＵ（１０１）からのアドレス、ステータス信号から、図３のＢｕｒｓｔＲＯＭアクセス期間に示されているような、ＢｕｒｓｔＲＯＭ（１３１）のＩ／Ｆに合った信号やそのタイミングを生成し、ＢｕｒｓｔＲＯＭ（１３１）のアクセスを行う。

次に、ＳＤＲＡＭ（１３０）の特定のアドレスに対するアクセス波形をシステムＬＳＩ（１００）の外部で観測する場合、たとえばメモリマップでＢｕｒｓｔＲＯＭ（１３１）の領域がアドレス００００（ｈｅｘ）番地からＦＦＦ（ｈｅｘ）番地、ＳＤＲＡＭ（１３０）の領域が１０００（ｈｅｘ）番地から１ＦＦＦ（ｈｅｘ）番地と定義されており、ＳＤＲＡＭ（１３０）の１５００（ｈｅｘ）番地のアクセスをトレースしたい時は、まずＣＰＵ（１０１）よりトレースアドレス格納部（１１３）にトレースするアドレス、１５００（ｈｅｘ）番地を書き込む。

ＣＰＵ（１０１）から１５００（ｈｅｘ）番地にアクセスすると、内部ＣＰＵバス（０１６）にこのアドレス１５００（ｈｅｘ）番地が出力され、これをアドレス比較部（１１２）が判断し、アドレス比較部（１１２）からＡＮＤゲート１２１経由でバストレース信号切替部（１１９）に対して、ＳＤＲＡＭ（１３０）に繋がるバスとＢｕｒｓｔＲＯＭ（１３１）に繋がるバスを接続するための制御信号が出力される。バストレース信号切替部（１１９）はこの制御信号を受けて、ＳＤＲＡＭ（１３０）のバスとＢｕｒｓｔＲＯＭ（１３１）のバスを接続する。これにより、図３のＳＤＲＡＭトレースアドレスへのアクセス期間に示されているように、ＣＰＵ（１０１）からＳＤＲＡＭ（１３０）へのアクセスがシステムＬＳＩ（１００）外部のＢｕｒｓｔＲＯＭの信号に出力される。

この際、バストレース信号切替部（１１９）ではＳＤＲＡＭ（１３０）のチップセレクト信号であるＣＳ＿ＳＤＲが接続されておらず、ＢｕｒｓｔＲＯＭ（１３１）へのチップセレクト信号であるＣＳ＿ＲＯＭはアクティブにならないので、ＢｕｒｓｔＲＯＭ（１３１）は活性化されず、従ってＢｕｒｓｔＲＯＭ（１３１）は何も動作はしない。

図３では、ＢｕｒｓｔＲＯＭ（１３１）へのアクセス［０（ｈｅｘ）番地］→ＳＤＲＡＭ（１３０）へのアクセス［１５００（ｈｅｘ）番地］→ＳＤＲＡＭ（１３０）へのアクセス［１０００（ｈｅｘ）番地］の一連の動作のタイミングを示しているが、ＳＤＲＡＭ（１３０）の１５００（ｈｅｘ）番地をアクセスしたきにトレースが実行され、ＣＰＵ（１０１）からＳＤＲＡＭ（１３０）の１５００（ｈｅｘ）番地へのアクセス信号が、ＳＤＲＡＭ（１３０）のバス→バストレース信号切替部（１１９）→ＢｕｒｓｔＲＯＭ（１３１）のバス経由でシステムＬＳＩ（１００）の外部へ出力され、ＳＤＲＡＭ（１３０）へのアクセス状態を、ＳＤＲＡＭ（１３０）の動作に影響を及ぼすことなく、ＢｕｒｓｔＲＯＭ（１３１）側で観測することが可能となる。

図４は、本発明の実施形態における他の実施例を示すブロック図である。

本実施例では、バストレース信号切替部（１１９）をＳＤＲＡＭ制御部（１１７）、ＢｕｒｓｔＲＯＭ制御部(１１８)の入力側に設置している点、およびトレース期間を延長するためのＷａｉｔ回路(１２２)を追加している点で、図２に示す実施例と異なるが、その他の構成は図２に示す実施例と同様である。

本実施例においては、バストレース信号切替部（１１９）がＳＤＲＡＭ制御部（１１７）、ＢｕｒｓｔＲＯＭ制御部(１１８)の入力側に設置されているので、図３に示すタイミングチャートにおいて、ＳＤＲＡＭとレースアドレス（１５００（ｈｅｘ）番地）へのアクセス期間に内部ＳＤＲＡＭバス（１１５）からバストレース信号切替部（１１９）経由で内部ＢｕｒｓｔＲＯＭバス（１１６）に出力されるＳＤＲＡＭ（１３０）へのアクセス信号は、ＢｕｒｓｔＲＯＭ制御部(１１８)によって、図３のＢｕｒｓｔＲＯＭアクセス期間に示されているような、ＢｕｒｓｔＲＯＭ(１３１)のフォーマット、タイミングに変換されて出力される。

従って、ＳＤＲＡＭ（１３０）へのトレース信号を、ＢｕｒｓｔＲＯＭ(１３１)の低速なフォーマット、タイミングに変換して外部測定器へ出力することができ、測定器での外部観測がより行いやすくなる。ただし、図３に示すように、ＳＤＲＡＭ（１３０）とＢｕｒｓｔＲＯＭ(１３１)ではアクセス時間が異なるので、次のアクセスサイクルまで、トレース期間を延長する必要があり、そのためのＷａｉｔ回路（１２２）が追加される。

Ｗａｉｔ回路（１２２）は、アドレス比較部（１１２）からバストレース信号切替部（１１９）に対して、内部ＳＤＲＡＭバス（１１５）と内部ＢｕｒｓｔＲＯＭバス（１１６）を接続するための制御信号が出力されたことを検出すると、ＣＰＵ（１０１）に対して、ＢｕｒｓｔＲＯＭ(１３１)のフォーマット、タイミングに変換されたＳＤＲＡＭ（１３０）へのアクセス信号のトレース期間が終了するまで、次のアクセスサイクルを延期させるための制御信号を出力する。

ＣＰＵ（１０１）はこの制御信号を受けて、ＳＤＲＡＭ（１３０）の［１５００（ｈｅｘ）番地］のアクセス信号に対して、ＢｕｒｓｔＲＯＭ制御部（１１８）がＢｕｒｓｔＲＯＭ(１３１)のフォーマット、タイミングに変換したトレース信号の出力を終了した後に、次のＳＤＲＡＭ（１３０）へのアクセス［１０００（ｈｅｘ）番地］を実行する。

本発明の実施形態を示す概略ブロック図である。本実施形態の一実施例を示すブロック図である。本実施例の動作のタイミングを示すタイムチャートである。本実施形態の他の実施例を示すブロック図である。

符号の説明

０１０制御ＬＳＩ
０１１ＣＰＵ
０１２メモリバス切替部
０１３アドレスデコード部
０１４アドレス比較部
０１５バストレース信号切替部
０１６内部ＣＰＵバス
０１７高速メモリバス
０１８低速メモリバス
０１９ＡＮＤゲート
１００システムＬＳＩ
１０１ＣＰＵ
１１０メモリ制御部
１１１アドレスデコード部
１１２アドレス比較部
１１３トレースアドレス格納部
１１４メモリバス切替部
１１５内部ＳＤＲＡＭバス
１１６内部ＢｕｒｓｔＲＯＭバス
１１７ＳＤＲＡＭ制御部
１１８ＢｕｒｓｔＲＯＭ制御部
１１９バストレース信号切替部
１２０Ｐｅｒｉｐｈｅｒａｌ部
１２１ＡＮＤゲート
１２２ＷＡＩＴ回路
１３０ＳＤＲＡＭ
１３１ＢｕｒｓｔＲＯＭ

Claims

高速メモリと低速メモリを接続するための高速メモリＩ／Ｆと低速メモリＩ／Ｆの双方を有する制御ＬＳＩにおけるデータトレース方法であって、
高速メモリの特定範囲内のアドレスに対するアクセス時に、前記高速メモリのアクセス情報（アドレス、データ、ステータス信号）を、前記低速メモリＩ／Ｆを介して前記高速メモリのアクセス状態をモニターする信号として同時に出力することを特徴とするデータトレース方法。
高速メモリと低速メモリを接続するための高速メモリＩ／Ｆと低速メモリＩ／Ｆの双方を有する制御ＬＳＩにおけるデータトレース方法であって、
高速メモリに対する特定の範囲内のアクセス時に、前記高速メモリのアクセス情報（アドレス、データ、ステータス信号）を、前記低速メモリＩ／Ｆを介して低速メモリＩ／Ｆのフォーマットに変換し、前記高速メモリのアクセス状態をモニターする信号として同時に出力することを特徴とするデータトレース方法。
高速メモリＩ／Ｆと低速メモリＩ／Ｆの双方を有する制御ＬＳＩにおけるバストレース方式において、
高速メモリアクセス時に前記高速メモリＩ／Ｆを介して入出力される前記高速メモリに対する特定の範囲内のアクセス情報（アドレス、データ、ステータス信号）を、前記高速メモリのアクセス状態をモニターする信号として前記低速メモリＩ／Ｆから同時に出力する手段を備えていることを特徴とするバストレース方式。
高速メモリＩ／Ｆと低速メモリＩ／Ｆの双方を有する制御ＬＳＩにおけるバストレース方式において、
高速メモリの特定範囲内のアドレスに対するアクセス時に、前記高速メモリＩ／Ｆを介して入出力されるアクセス情報（アドレス、データ、ステータス信号）を、前記高速メモリのアクセス状態をモニターする信号として前記低速メモリＩ／Ｆから低速メモリＩ／Ｆのフォーマットに変換して同時に出力する手段を備えていることを特徴とするバストレース方式。
高速メモリＩ／Ｆおよび低速メモリＩ／Ｆと、該高速メモリＩ／Ｆおよび低速メモリＩ／Ｆを介して接続された高速メモリ及び低速メモリにアクセスして所定の制御を実行するＣＰＵを有するシステムＬＳＩにおいて、
前記ＣＰＵから前記高速メモリおよび低速メモリにアクセスするための内部ＣＰＵバスと、
前記内部ＣＰＵバスと接続されて前記高速メモリにアクセスするための高速メモリバスと、
前記内部ＣＰＵバスと接続されて前記低速メモリにアクセスするための低速メモリバスと、
前記内部ＣＰＵバスを前記高速メモリバスと低速メモリバスのいずれか一方に切替接続するメモリバス切替部と、
前記内部ＣＰＵバスに出力されたアドレスデータを判定して、前記メモリバス切替部を前記高速メモリバスと低速メモリバスのいずれか一方に切替制御するアドレスデコード部と、
接続制御信号を受けて前記高速メモリバス上のアクセス信号を前記高速メモリのアクセス状態をモニターする信号として前記低速メモリバスへ接続するバストレース信号切替部と、
前記内部ＣＰＵバスに出力されたアドレスデータと前記高速メモリのアクセス状態をモニターするために予め設定されたアドレスデータを比較し、両者が一致したときに前記バストレース信号切替部へ前記接続制御信号を出力するアドレス比較部と、
を備えていることを特徴とするシステムＬＳＩ。
前記高速メモリバス上に配置されて、前記ＣＰＵから前記高速メモリへのアクセスに対し、前記高速メモリＩ／Ｆに合わせたアクセス信号に変換する高速メモリ制御部と、
前記低速メモリバス上に配置されて、前記ＣＰＵから前記低速メモリへのアクセスに対し、前記低速メモリＩ／Ｆに合わせたアクセス信号に変換する低速メモリ制御部と、
を備えており、前記バストレース信号切替部は、前記高速メモリ制御部および前記低速メモリ制御部の出力側に接続され、前記バストレース信号として前記高速メモリＩ／Ｆに合わせたアクセス信号が出力されていることを特徴とする請求項５に記載のシステムＬＳＩ。
前記高速メモリバス上に配置されて、前記ＣＰＵから前記高速メモリへのアクセスに対し、前記高速メモリＩ／Ｆに合わせたアクセス信号に変換する高速メモリ制御部と、
前記低速メモリバス上に配置されて、前記ＣＰＵから前記低速メモリへのアクセスに対し、前記低速メモリＩ／Ｆに合わせたアクセス信号に変換する低速メモリ制御部と、
を備えており、前記バストレース信号切替部は、前記高速メモリ制御部および前記低速メモリ制御部の入力側に接続され、前記バストレース信号として前記低速メモリＩ／Ｆに合わせたアクセス信号が出力されていることを特徴とする請求項５に記載のシステムＬＳＩ。
前記アドレス比較部から前記バストレース信号切替部に対して前記接続制御信号が出力されたことを検出して、前記ＣＰＵに、前記低速メモリＩ／Ｆに合わせたアクセス信号のトレース期間が終了するまで、次のアクセスサイクルを延期させるための制御信号を出力するＷａｉｔ回路を備えていることを特徴とする請求項７に記載のシステムＬＳＩ。
前記高速メモリのアクセス状態をモニターするために予め設定されたアドレスデータを格納するトレースアドレス格納部を備えていることを特徴とする請求項５〜８のいずれか１項に記載のシステムＬＳＩ。