JP4899547B2 - スイッチング電源 - Google Patents

Description

この発明は、交流電源から安定な直流電源をつくり、チョッパ回路の入力電圧と入力電流とがほぼ同位相で相似形となるように動作させることにより、力率改善を図るスイッチング電源に関する。

図１０に、例えば特許文献１に開示された、この種のスイッチング電源の一例を示す。同図において、１は交流電源、２は整流回路、３，６はコンデンサ、４はインダクタ、５はダイオード、７はＭＯＳＦＥＴ（金属酸化膜電界効果トランジスタ）などのスイッチング素子、８は電圧誤差増幅器、９は乗算器、１０は比較器、１１は単安定マルチバイブレータ、１２Ａは電流検出用抵抗をそれぞれ示す。

交流電源１はダイオードブリッジからなる整流回路２で全波整流され、コンデンサ３により高周波ノイズを除去された後、インダクタ４とダイオード５を介してコンデンサ６に電流が供給されることにより、平滑された直流電圧Ｖｏｕｔが出力される。スイッチング素子７はインダクタ４とダイオード５の間に接続され、インダクタ４からダイオード５に流れる電流をオン・オフする。

電圧誤差増幅器８は出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとの誤差を増幅して乗算器９に与えるので、乗算器９は増幅された誤差電圧Ｖｅｒｒと入力電圧Ｖｉｎとを乗算して、入力電圧Ｖｉｎと同位相かつ相似形で、誤差電圧Ｖｅｒｒに比例する振幅を持つ閾値（しきい値）信号Ｖｔｈを生成する。
一方、インダクタ４を流れる電流は電流検出用抵抗１２Ａで電流検出信号Ｖｉに変換され、比較器１０でしきい値信号Ｖｔｈと比較される。比較器１０の出力は単安定マルチバイブレータ１１のトリガ入力に入力されるので、単安定マルチバイブレータ１１はトリガ信号を入力されてから一定期間だけ出力をローレベルに保ち、その後出力をハイレベルに変化させる。単安定マルチバイブレータ１１の出力は駆動回路１３に入力され、駆動回路１３は入力がハイレベルのときにスイッチング素子７をオンさせ、ローレベルのときにオフさせる。

このような構成でスイッチング素子７がオンすると、インダクタ４からの電流が増加し電流検出信号Ｖｉが上昇する。電流検出信号Ｖｉがしきい値信号Ｖｔｈを超えると、比較器１０の出力がハイレベルとなり、単安定マルチバイブレータ１１にトリガ信号が入力し、単安定マルチバイブレータ１１がローレベルとなり、駆動回路１３を介してスイッチング素子７がオフされる。これにより、インダクタ４からの電流が徐々に減少するが、電流が０にならないように、単安定マルチバイブレータ１１のローレベル期間は設定されているため、電流が或る程度減少した時点で単安定マルチバイブレータ１１の出力はハイレベルに変化し、駆動回路１３を介してスイッチング素子７がオンされる。

図１１は上記の動作を説明するもので、インダクタ４に流れる電流のピークが、入力電圧Ｖｉｎと同位相かつ相似形のしきい値信号Ｖｔｈと一致するように制御される様子を示している。このとき、オン時間が変化しオフ時間が固定であることから、スイッチング周波数が変化し発生するノイズの周波数も変化する。その結果、ノイズのスペクトルは分散するため、低ノイズ化が可能となる。

以上のように、力率を改善するためには、入力電流を入力電圧と同位相かつ相似形とする必要があり、そのためにはオン・オフのデューティ比を０％から１００％近くまで幅広く変化させる必要がある。しかるに、図１０，図１１のような方式ではオフ時間が固定されており、デューティ比が制限されるため、力率改善に限界があるという難点がある。また、図１１のように、電流値が高い場合にスイッチング周波数が高くなる。一般にスイッチング時の電流が高いほど、スイッチング素子のオン・オフによる損失は大きいため、スイッチング損失が増大するという問題もある。

これに対し、いわゆるヒステリシスコンパレータにより、入力電流の上限値および下限値を生成し、入力電流がこの範囲内に収まるように制御する方法が、例えば特許文献２に開示されている。
特開平０４−１６８９７５号公報 特開２００５−２５３２８４号公報

しかしながら、特許文献２に示すものも、ヒステリシスを利用するものであることから、周波数のばらつきが少なくノイズ抑制に制限が生じ、力率改善に限界があるという問題がある。
したがって、この発明の課題は、ノイズおよび損失を低減して力率向上を図ることにある。

このような課題を解決するため、請求項１の発明では、交流電源を全波整流して脈流出力を得る整流回路と、この整流回路にインダクタを介して接続されるスイッチング素子と前記インダクタから供給される電流を平滑して直流出力を得るコンデンサとからなるチョッパ回路と、このチョッパ回路の入力電圧と同位相で波形が相似形でかつ前記チョッパ回路の出力電圧の基準値と検出値との誤差分と比例する振幅を持つ第１のしきい値信号を生成する第１の信号生成手段と、この第１のしきい値信号に比例する第２のしきい値信号を生成する第２の信号生成手段と、前記インダクタを流れる電流を検出する電流検出手段と、その検出電流値が前記第１のしきい値信号のレベルに達したときに前記スイッチング素子をオフにし前記インダクタを流れる電流が前記第２のしきい値信号のレベルより低下したときに前記スイッチング素子をオンにするスイッチング制御手段と、スイッチング周波数の上限を制限するスイッチング周波数制限手段とを設けたことを特徴とする。

上記請求項１の発明においては、前記第２のしきい値信号は、前記第１のしきい値信号の1倍未満であることができる（請求項２の発明）。
請求項１または２の発明においては、前記スイッチング周波数制限手段は、前記電流検出手段に付加されたローパスフィルタであることができ（請求項３の発明）、または、前記スイッチング周波数制限手段は、前記スイッチング制御手段に付加されパルス間隔の最短を制限するパルス間隔制限手段であることができる（請求項４の発明）。

この発明によれば、インダクタに流れる電流が、入力電圧と同位相かつ相似形で電圧誤差信号と比例する振幅の２つのしきい値の間になるように、スイッチング素子をオン・オフ制御することで、デューティ比が広範囲になることから、電源電圧が変化しても安定した制御ができ、力率向上が可能となる。
また、オン時間およびオフ時間ともに変化するため、スイッチング周波数が広範囲に変化し、発生するノイズの周波数も変化する。その結果、ノイズスペクトルが分散されるためノイズ低減が可能となる。
さらに、電流値が高い場合にはスイッチング周波数が低くなり、電流値が低い場合もスイッチング周波数を制限することにより、スイッチング損失の増大を防止できる。
加えて、乗算器を電圧制御増幅器で構成すれば、回路構成の小型化，低コスト化が可能となる。

図１はこの発明の実施の形態を示す回路図である。これは、図１０に示す従来例を改変したもので、図１０と同じものには同じ符号を付して説明は省略する。
図１からも明らかなように、図１０に示すものに対し、抵抗Ｒ１，Ｒ２からなる抵抗分割回路１４Ｒと、比較器１０に代わる２つの比較器１０Ａ，１０Ｂと、単安定マルチバイブレータ１１に代わるフリップフロップ１５とを付加した点などが特徴である。

したがって、電圧誤差増幅器８は出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとの誤差を増幅して乗算器９に与えるので、乗算器９は増幅された誤差電圧Ｖｅｒｒと入力電圧Ｖｉｎとを乗算して、入力電圧Ｖｉｎと同位相かつ相似形で、誤差電圧Ｖｅｒｒに比例する振幅を持つ第１のしきい値信号Ｖｔｈ１を生成するとともに、この第１のしきい値信号Ｖｔｈ１から、抵抗分割回路１４Ｒにより第２のしきい値信号Ｖｔｈ２が生成される。

インダクタ４を流れる電流は電流検出用抵抗１２Ａで電流検出信号Ｖｉに変換され、比較器１０Ａでしきい値信号Ｖｔｈ１と比較され、比較器１０Ｂでしきい値信号Ｖｔｈ２と比較される。比較器１０Ａの出力はフリップフロップ１５のリセット端子に、比較器１０Ｂの出力はフリップフロップ１５のセット端子に、それぞれ入力される。フリップフロップ１５の出力は駆動回路１３に入力され、駆動回路１３は入力がハイレベルのときにスイッチング素子７をオンさせ、ローレベルのときにオフさせる。

このような構成でスイッチング素子７がオンすると、インダクタ４からの電流が増加し電流検出信号Ｖｉが上昇する。電流検出信号Ｖｉが第１のしきい値信号Ｖｔｈ１を超えると、比較器１０Ａの出力がハイレベルとなってフリップフロップ１５がリセットされ、フリップフロップ１５の出力がローレベルとなり、駆動回路１３を介してスイッチング素子７がオフされる。これにより、インダクタ４からの電流が徐々に減少し、電流が電流検出信号が、第２のしきい値信号Ｖｔｈ２を下回ると、比較器１０Ｂの出力がハイレベルとなってフリップフロップ１５がセットされ、フリップフロップ１５の出力がハイレベルとなり、駆動回路１３を介してスイッチング素子７がオンされる。

図２は図１の動作を説明するもので、インダクタ４に流れる電流(電流検出信号Ｖｉ)
のピークが、入力電圧Ｖｉｎと同位相かつ相似形の第１のしきい値信号Ｖｔｈ１と一致し、電流のボトムが入力電圧Ｖｉｎと同位相かつ相似形の第２のしきい値信号Ｖｔｈ２と一致するように制御される様子を示している。これにより、ノイズのスペクトルは分散し、低ノイズ化が可能となる。なお、第２のしきい値信号Ｖｔｈ２が、第１のしきい値信号Ｖｔｈ１を上回ることがないようにすること（第２のしきい値信号を前記第１のしきい値信号の１倍未満とすること）は、言わば当然である。

図２は、第１のしきい値信号Ｖｔｈ１と第２のしきい値信号Ｖｔｈ２との差が小さい場合を示すが、第１のしきい値信号Ｖｔｈ１は誤差電圧Vｅｒｒに比例し、第２のしきい値信号Ｖｔｈ２は第１のしきい値信号Ｖｔｈ１に比例（１倍未満）するため、誤差電圧Ｖｅｒｒが大きくなると第１のしきい値信号Ｖｔｈ１と第２のしきい値信号Ｖｔｈ２との差も大きくなる。
図３は、第１のしきい値信号Ｖｔｈ１と第２のしきい値信号Ｖｔｈ２の差とスイッチング素子のオン（オフ）期間の関係を示すものである。図３に示すように、出力電圧誤差が小さいとき（Ｖｔｈ１とＶｔｈ２との差が小さいとき）と出力電圧誤差が大きいとき（Ｖｔｈ１とＶｔｈ２との差が大きいとき）とでは、スイッチング周波数が大幅に変化することがわかる。その結果、この発明によると、従来のものに比べてスイッチングのオン・オフデューティ比を幅広く変化させることができ、ノイズのスペクトルを分散させることができ、ノイズ低減効果が大きく、力率改善効果も大きいと言うことができる。

図４に図１の変形例を示す。同図から明らかなように、電流検出用抵抗１２Ａと比較器１０Ａ，１０Ｂとの間にローパスフィルタ１２Ｂを付加して、電流検出回路１２を形成した点が特徴である。ローパスフィルタ１２Ｂは、図２に示した電流検出信号Ｖｉの傾きを小さくするものである。これにより、電流検出信号Ｖｉの傾き（上昇，下降の双方の傾き）が小さくなって比較器１０Ａ，１０Ｂに送られることになる。その結果、電流検出信号Ｖｉが第一のしきい値および第二のしきい値に達するまでの期間が長くなり、スイッチング素子のオン・オフの周期が長くなりスイッチングの損失が増大するのを防止できる。

図５は図４の動作説明図である。すなわち、図４のインダクタ４に流れる電流のピークが、入力電圧Ｖｉｎと同位相で相似形の第１のしきい値信号Ｖｔｈ１と一致し、電流のボトムが入力電圧Ｖｉｎと同位相で相似形の第２のしきい値信号Ｖｔｈ２と一致するように制御される。このため、ノイズのスペクトルは図５のように分散し、低ノイズ化が可能となる。

入力電圧Ｖｉｎの変化に伴って第１のしきい値信号Ｖｔｈ１は変化し、ゼロ電位まで低下する。このとき、第２のしきい値信号Ｖｔｈ２も低下し、その差は小さくなる。このため、ローパスフィルタ１２Ｂが無い場合は図６Ａのようにスイッチング周波数は非常に高くなり、スイッチング損失が増加するが、電流検出回路１２に付加されたローパスフィルタ１２Ｂにより、電流検出信号Ｖｉの傾きが小さくなることにより、図６Ｂのようにスイッチング周波数を制限でき、スイッチング損失の増大を防止することが可能となる。

図７に図４の変形例を示す。これは、図４に示すものに対しローパスフィルタ１２Ｂを省略する代わりに、単安定マルチバイブレータ１１Ａおよびアンド（ＡＮＤ）回路１１Ｂを付加した点が特徴である。すなわち、フリップフロップ１５の出力＊Ｑは単安定マルチバイブレータ１１Ａの入力に接続され、単安定マルチバイブレータ１１Ａの出力はアンド回路１１Ｂの一方の入力に接続される。フリップフロップ１５の出力Ｑがハイレベルになると、単安定マルチバイブレータ１１Ａの出力＊Ｑはローレベルになり、予め設定された設定時間後にハイレベルになる。比較器１０Ｂの出力は、アンド回路１１Ｂのもう一方の入力に接続される。

したがって、比較器１０Ｂの出力がハイレベルになると、フリップフロップ１５はセットされて出力Ｑがハイレベルになり、駆動回路１３を介してスイッチング素子７がオンにされる。同時に、単安定マルチバイブレータ１１Ａの出力＊Ｑはローレベルとなる。次に比較器１０Ｂの出力がハイレベルになったときに、単安定マルチバイブレータ１１Ａの出力＊Ｑがローレベルの場合は、フリップフロップ１５はセットされず、ハイレベルの場合にセットされる。
これにより、単安定マルチバイブレータ１１Ａの設定時間以下の周期となる駆動信号は駆動回路１３には出力されないので、スイッチング周波数が制限され、スイッチング損失の増大を防止することが可能となる。

ところで、図１，４，７で用いられる乗算器９としては、対数増幅後加算し逆対数変換をして求めるアナログ方式や、マイクロプロセッサなどでデジタル的に求める方法、さらには特開２００４−００７８８０号公報に開示されているようなＰＷＭ（パルス幅変調）方式を利用するものなどがあるが、いずれも装置の大形化やコスト増などの問題がある。
そこで、乗算器に代わる電圧制御増幅器を用いて小型，低コスト化を図る例を図８に示す。

これは、電圧誤差検出回路８にバイアス電圧Ｖｂを加算するとともに、増幅器１４Ａ，ＦＥＴ（電界効果トランジスタ）１４Ｂおよび帰還抵抗１４Ｃなどからなる電圧制御増幅器１４と、減衰器１６Ａを含む入力電圧検出回路１６とを付加した点などが特徴である。以下、電圧制御増幅器１４の動作について説明する。
ＦＥＴ１４Ｂはゲート電圧Ｖｇにより、ドレイン−ソース間のコンダクタンスｇが変化する。コンダクタンスｇは、バイアス電圧をＶｂとすると、次の（１）式のように表わすことができる。なお、αはゲート電圧に対するコンダクタンスｇの変化率を示す。
ｇ＝α（Ｖｇ−Ｖｂ）…（１）

ゲート電圧Ｖｇは、電圧誤差検出回路８からの出力である出力電圧誤差信号Ｖｅｒｒとバイアス電圧Ｖｂとの和であることから、上記（１）式は、
ｇ＝α｛（Ｖｅｒｒ＋Ｖｂ）−Ｖｂ｝＝α・Ｖｅｒｒ…（２）
となる。帰還抵抗１４Ｃの値をＲｆとすると、電圧制御増幅器１４の出力である電流制御信号Ｖｔｈは、入力電圧信号Ｖｉｎに対して次の（３）式のようになる。

Ｖｔｈ＝（１＋Ｒｆ・ｇ）Ｖｉｎ
＝（１＋Ｒｆ・α・Ｖｅｒｒ）Ｖｉｎ…（３）
ここで、Ｒｆ・α・Ｖｅｒｒが１より十分大きいときは、
Ｖｔｈ≒Ｒｆ・α・Ｖｅｒｒ・Ｖｉｎ…（４）
となり、電圧制御増幅器１４の出力である電流制御信号Ｖｔｈは、出力電圧誤差信号Ｖｅｒｒと入力電圧信号Ｖｉｎとの積に比例する。

しかし、出力電圧誤差信号Ｖｅｒｒがほぼ０のときは、電流制御信号Ｖｔｈは入力電圧信号Ｖｉｎとほぼ一致し、理想的な乗算器の出力とはならない。このため、本来電流制御信号Ｖｔｈが０となるべき条件で電流が流れ、出力電圧Ｖｏｕｔが過大になる場合がある。
そこで、入力電圧信号Ｖｉｎを減衰器１１Ａにより、十分小さな値として（入力電圧を１００００分の１以下に減衰した電圧として）電圧制御増幅器１４に入力する構成とすることにより、出力電圧誤差信号Ｖｅｒｒがほぼ０のときでも、電流制御信号Ｖｔｈをほぼ０にすることが可能となり、出力電圧Ｖｏｕｔが過大になるのを防止できる。

図９に図８の変形例を示す。図８との相違は、比較器１７Ａとアンド回路１７Ｂからなる制限回路１７を付加した点にある。
その結果、電流制御信号Ｖｔｈが一定電圧Ｖｐより小さい場合は、比較器１７Ａの出力はローレベルとなるため、比較器１０の出力によらずアンド回路１７Ｂにより、駆動回路１３にはローレベル信号が入力され、スイッチ素子７はオフにされる。つまり、電圧制御増幅器１４の出力である電流制御信号Ｖｔｈが小さい場合は、スイッチ素子７をオフにすることが可能となり、出力電圧Ｖｏｕｔが過大になるのを防止することができる。

この発明の実施の形態を示す構成図 図１の動作説明図 図１で第１と第２のしきい値信号を大きく変化させた場合の動作説明図 図１の変形例を示す構成図 図４の動作説明図 スイッチング周波数を制限しない場合の図４の動作説明図 スイッチング周波数を制限した場合の図４の動作説明図 図４の変形例を示す構成図 この発明の他の実施の形態を示す構成図 図８の変形例を示す構成図 従来例を示す構成図 図１０の動作説明図

符号の説明

１…交流電源、２…整流回路、３，６…コンデンサ、４…インダクタ、５…ダイオード、７…スイッチング素子、８…電圧誤差増幅器、９…乗算器、１０，１０Ａ，１０Ｂ，１７Ａ…比較器、１１Ａ…単安定マルチバイブレータ、１１Ｂ，１７Ｂ…アンド回路、１２…電流検出回路、１２Ａ…電流検出用抵抗、１２Ｂ…ローパスフィルタ、１３…駆動回路、１４…電圧制御増幅器、１４Ａ…増幅器、１４Ｂ…ＦＥＴ、１４Ｃ…帰還抵抗、１４Ｒ…抵抗分割回路、１５…フリップフロップ、１６…入力電圧検出回路、１６Ａ…減衰器、１７…制限回路。

Claims (4)

1. 交流電源を全波整流して脈流出力を得る整流回路と、この整流回路にインダクタを介して接続されるスイッチング素子と前記インダクタから供給される電流を平滑して直流出力を得るコンデンサとからなるチョッパ回路と、このチョッパ回路の入力電圧と同位相で波形が相似形でかつ前記チョッパ回路の出力電圧の基準値と検出値との誤差分と比例する振幅を持つ第１のしきい値信号を生成する第１の信号生成手段と、この第１のしきい値信号に比例する第２のしきい値信号を生成する第２の信号生成手段と、前記インダクタを流れる電流を検出する電流検出手段と、その検出電流値が前記第１のしきい値信号のレベルに達したときに前記スイッチング素子をオフにし前記インダクタを流れる電流が前記第２のしきい値信号のレベルより低下したときに前記スイッチング素子をオンにするスイッチング制御手段と、スイッチング周波数の上限を制限するスイッチング周波数制限手段とを設けたことを特徴とするスイッチング電源。
2. 前記第２のしきい値信号は、前記第１のしきい値信号の１倍未満であることを特徴とする請求項１に記載のスイッチング電源。
3. 前記スイッチング周波数制限手段は、前記電流検出手段に付加されたローパスフィルタであることを特徴とする請求項１または２に記載のスイッチング電源。
   
4. 前記スイッチング周波数制限手段は、前記スイッチング制御手段に付加されパルス間隔の最短を制限するパルス間隔制限手段であることを特徴とする請求項１または２に記載のスイッチング電源。
   

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