JP4893154B2 - 画像処理装置及び画像処理方法 - Google Patents
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Description
請求項4に記載の発明は、複数の画素からなる複数のフレームの画像データを画像処理する各種機能マクロを備え、該各種機能マクロのうち、前記画像データに対して第1の画像処理を行う第1機能マクロは、前記第1の画像処理後の画像データを記憶手段の所定領域に格納し、前記第1機能マクロに続いて第2の画像処理を行う第2機能マクロは、前記記憶手段に格納された前記第1の画像処理後の画像データを読み込んで、該読み込んだ画像データに対して前記第2の画像処理を行う画像処理方法において、前記第1及び第2機能マクロは、該第1及び第2機能マクロそれぞれにおいて処理中のフレーム及び該フレームの画像データの処理中のデータライン数を互いに監視し、前記第1機能マクロは、その監視結果に基づいて前記第2機能マクロが既に処理した画像データが格納されていた前記記憶手段の記憶領域を空き領域として認識し、その認識した空き領域に前記第1の画像処理後の画像データを上書きすることを要旨とする。
図1(a)は、デジタルカメラ10の電気的構成を概略的に示すブロック図である。同図に示すように、デジタルカメラ10は、CCDイメージセンサ11と、LSIからなる画像処理プロセッサ12と、記憶手段としてのSDRAM13と、CFやSDなどの携帯型メモリカード14とを備えて構成される。
図2は、第1及び第2機能マクロ23,24の電気的構成を示すブロック図である。同図に示すように、第1機能マクロ23は、第2機能マクロ24の処理状態を監視するための監視手段としての他機能マクロ処理状態監視回路31と、DMAコントローラ32と、画像データに対して先行する一の画像処理、即ち解像度変換処理を行う機能マクロ演算コア33とを備えて構成される。また、第2機能マクロ24は、第1機能マクロ23の処理状態を監視するための監視手段としての他機能マクロ処理状態監視回路36と、DMAコントローラ37と、画像データに対して次の画像処理、即ちJPEG処理を行う機能マクロ演算コア38とを備えて構成される。そして、これら第1及び第2機能マクロ23,24は、他機能マクロ処理状態監視回路31,36において電気的に接続されている。
図3は、デジタルカメラ10の連写時において複数(ここでは2つのフレーム「0」,「1」を代表して図示)のフレームを連続的に処理する場合の第1及び第2機能マクロ23,24の各出力を示すタイムチャートである。同図に示すように、各フレームは、複数(4つ)のブロックに分割されている。そして、第1機能マクロ23は、画像処理後の各ブロックの画像データをSDRAM13に書き戻すべくこれを出力する。そして、第1機能マクロ23の処理データライン数等を監視する第2機能マクロ24は、該第1機能マクロ23によりSDRAM13に書き戻された画像データをブロックごとに読み込んで画像処理した後、SDRAM13に書き戻すべくこれを出力する。
(1)本実施形態では、他機能マクロ処理状態監視回路31,36により、前記第1及び第2機能マクロ23,24間でそれぞれの処理するフレーム及び該フレームの画像データの処理中のデータライン数が、相互に監視される。従って、例えば第1機能マクロ23は、先行するフレームの全ての処理を終了して次のフレームの処理を開始する際、第2機能マクロ24が処理する該先行するフレームの画像データの処理中のデータライン数を確認することで、該第2機能マクロ24の処理済みの画像データを認識するとともに、該画像データの元となる画像データが暫定的に格納されるSDRAM13の領域を空き領域として認識することができる。そして、第1機能マクロ23は、この認識されたSDRAM13の空き領域を利用して、次のフレームの画像処理後の画像データを上書きすることができるため、SDRAM13の使用効率を向上することができる。また、第1機能マクロ23は、第2機能マクロ24による先行するフレームの全ての処理の終了を待つことなく、次のフレームの処理をより早期に開始することができる。
・CCDイメージセンサ11に代えて、CMOSイメージセンサを採用してもよい。
・SDRAM13に代えて、適宜のRAMを採用してもよい。
・前記実施形態において、第1、第2機能マクロ23,24は、ノイズや、エッジ強調などの画像処理を行う機能マクロであってもよい。
・前記実施形態において、画像処理に関して順序づけられる機能マクロの個数は3つ以上であってもよい。この場合、画像処理に関して隣り合う順序の任意の2つの機能マクロ間でそれぞれの処理するフレーム及び該フレームの画像データの処理中のデータライン数を相互に監視させればよい。
23 第1機能マクロ(機能マクロ)
24 第2機能マクロ(機能マクロ)
25 CPU(設定手段)
31,36 他機能マクロ処理状態監視回路(監視手段)
32,37 DMAコントローラ
33,38 機能マクロ演算コア
Claims (6)
- 複数の画素からなる複数のフレームの画像データを画像処理する各種機能マクロを備え、該各種機能マクロのうち、前記画像データに対して第1の画像処理を行う第1機能マクロは、前記第1の画像処理後の画像データを記憶手段の所定領域に格納し、前記第1機能マクロに続いて第2の画像処理を行う第2機能マクロは、前記記憶手段に格納された前記第1の画像処理後の画像データを読み込んで、該読み込んだ画像データに対して前記第2の画像処理を行う画像処理装置において、
前記第1及び第2機能マクロは、該第1及び第2機能マクロそれぞれにおいて処理中のフレーム及び該フレームの画像データの処理中のデータライン数を互いに監視する監視手段を備え、
前記第1機能マクロは、前記監視手段の監視結果に基づいて前記第2機能マクロが既に処理した画像データが格納されていた前記記憶手段の記憶領域を空き領域として認識し、その認識した空き領域に前記第1の画像処理後の画像データを上書きすることを特徴とする画像処理装置。 - 請求項1に記載の画像処理装置において、
前記第1及び第2機能マクロそれぞれに対して同数のフレームの数を設定する設定手段を備えたことを特徴とする画像処理装置。 - 請求項1又は2に記載の画像処理装置において、
前記第1及び第2機能マクロは、DMA(Direct Memory Access)方式で前記記憶手段との間で前記画像データをやりとりするDMAコントローラをそれぞれ備えたことを特徴とする画像処理装置。 - 複数の画素からなる複数のフレームの画像データを画像処理する各種機能マクロを備え、該各種機能マクロのうち、前記画像データに対して第1の画像処理を行う第1機能マクロは、前記第1の画像処理後の画像データを記憶手段の所定領域に格納し、前記第1機能マクロに続いて第2の画像処理を行う第2機能マクロは、前記記憶手段に格納された前記第1の画像処理後の画像データを読み込んで、該読み込んだ画像データに対して前記第2の画像処理を行う画像処理方法において、
前記第1及び第2機能マクロは、該第1及び第2機能マクロそれぞれにおいて処理中のフレーム及び該フレームの画像データの処理中のデータライン数を互いに監視し、前記第1機能マクロは、その監視結果に基づいて前記第2機能マクロが既に処理した画像データが格納されていた前記記憶手段の記憶領域を空き領域として認識し、その認識した空き領域に前記第1の画像処理後の画像データを上書きすることを特徴とする画像処理方法。 - 請求項4に記載の画像処理方法において、
前記第1及び第2機能マクロそれぞれに対して同数のフレームの数を設定することを特徴とする画像処理方法。 - 請求項4又は5に記載の画像処理方法において、
前記第1及び第2機能マクロは、DMA(Direct Memory Access)方式で前記記憶手段との間で前記画像データをやりとりすることを特徴とする画像処理方法。
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