JP4892791B2

JP4892791B2 - Intermediate substrate for multichip modules

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Publication number: JP4892791B2
Application number: JP2001163734A
Authority: JP
Inventors: 悟倉持
Original assignee: Dai Nippon Printing Co Ltd
Current assignee: Dai Nippon Printing Co Ltd
Priority date: 2001-05-31
Filing date: 2001-05-31
Publication date: 2012-03-07
Anticipated expiration: 2021-05-31
Also published as: JP2002359342A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップを複数個実装するマルチチップモジュール用の中間基板に係り、特にフェースダウン型マルチチップモジュールに使用するための中間基板に関する。
【０００２】
【従来の技術】
近年、電子デバイスの高性能化、高速化、小型化、軽量化にともない、部品実装密度をいかに向上させるかが重要なポイントとなっている。この部品のひとつである半導体デバイス・チップについても、ボンディング・ワイヤとリード・フレームとを用いた従来のパッケージに加え、有機基板を利用し、エレアアレイ型にハンダバンプを配置したパッケージ基板がある。
【０００３】
上記のパッケージ基板として最も多く用いられているものは、ガラス繊維強化エポキシ樹脂やポリイミド樹脂等の樹脂材料からなる有機基板であり、これらの有機基板は安価で衝撃にも比較的強いため、民生用機器に多く採用されている。この有機基板上には印刷またはエッチングにより銅（Ｃｕ）膜に代表される導電膜パターンが形成されており、半導体デバイス・チップその他の部品は、その接続端子を上記の導電膜パターンの末端に形成されている接続パッド部に位置合わせしながら実装される。
【０００４】
一方、パッケージを持たないチップ（ベアチップ）を直接に実装基板上の導電膜パターンに接続するベアチップ実装法が提案されている。ベアチップ実装法では、予め実装基板上に形成された導電膜パターンの接続パッド部に、ボンディング・ワイヤ、ハンダや金属球等からなるバンプ、異方性導電膜、導電性接着剤、光収縮性樹脂等の接続手段を用いて半導体デバイス・チップが実装される。チップがパッケージに封入されていない分、チップと実装基板上の導電膜パターンとの間の接続経路を単純化かつ短縮することができ、また実装密度が向上できる分、他チップとの間の距離も短縮することができる。したがって、小型軽量化はもちろん、信号処理の高速化も期待することができる。
【０００５】
また近年、実装構造では、より高速な信号伝達を行うために、配線層を伴った基板からなる中間基板にＬＳＩ等半導体素子のチップをベアチップで搭載し、この中間基板をプリント基板に接合する、いわゆる、マルチチップモジュールが提案されている。さらには、多種の機能を一つのモジュールに実現するために、異種の半導体や電子部品を一つのパッケージに収めたシステムインパッケージが提案されている。このようなマルチチップモジュール用の中間基板として、従来、セラミック基板、有機基板が提案されている。
【０００６】
【発明が解決しようとする課題】
しかし、セラミック基板からなる中間基板を用いた方法では、グリーンシートを焼成した際に、縮み、反り、割れ等の障害が発生するので、導体層がオープン不良を起こすことのないように、複雑な焼成条件のもとでパターン形成を行う必要があり、このため、種々の工程を必要とし、製造プロセスに長い時間を要していた。
【０００７】
一方、有機基板を用いたビルドアップ基板では、スルーホールを形成し、内装の導通化、穴埋め処理を必要とするので、工程が複雑であり、また、表面の凹凸が大きく、微細配線を形成することが難しく、結果として層数が増えるという欠点があった。
【０００８】
また、半導体チップのパッドが微細化した場合に、半導体チップと有機基板との熱膨張係数のミスマッチによる実装ストレスが大きくなるといった問題点があった。例えば、ベアチップ実装される半導体デバイス・チップがシリコン系のデバイス・チップである場合、シリコンの熱膨張係数は３ｐｐｍ程度であるが、有機基板の熱膨張係数は１０〜１５ｐｐｍ程度と大きく、このような有機基板上にシリコン系半導体デバイス・チップを実装すると、両者の熱膨張係数の大きな不整合に起因して、使用環境の大きな温度変化が生じるたびに両者の接合部において引っ張り応力や圧縮応力が働くことになる。この結果、接合部に疲労が蓄積され、結果的に電子デバイスの長期信頼性が損われる原因となっていた。
本発明は、上記のような事情に鑑みてなされたものであり、長期信頼性、高集積性、小型軽量性等に優れる電子デバイスを可能とするマルチチップモジュール用の中間基板を提供することを目的とする。
【０００９】
【課題を解決するための手段】
このような目的を達成するために、本発明は、半導体チップを複数個実装するフェースダウン型マルチチップモジュール用の中間基板において、基台と、該基台の一方の面に電気絶縁層を介して形成された配線とを備え、前記基台の熱膨張係数は１０ｐｐｍ以下であり、前記配線はピッチが１０〜３０μｍの範囲である１層構造または２層構造の配線であり、個々の半導体チップを実装する各配線は、半導体チップを実装するためのチップ側パッドと、はんだボールを介してプリント基板上の端子との接合を行うためのボール側パッドと、個々のチップ側パッドとボール側パッドとを接続するための引き出しリードを有し、前記ボール側パッドとその近傍の引き出しリードを覆い、かつ、前記ボール側パッドとの導通をとるためのスルーホールを有する電気絶縁パターンを備え、該電気絶縁パターンは前記スルーホールを介して前記ボール側パッドに導通している導電性層を表面に有するような構成とした。
また、本発明の好ましい態様として、前記基台と前記電気絶縁層との間にグランド層を備えるような構成とした。
【００１０】
また、本発明の好ましい態様として、前記基台と前記電気絶縁層との間に接着層を備えるような構成、前記接着層と前記電気絶縁層との間にグランド層を備えるような構成とした。
また、本発明の好ましい態様として、前記基台は、前記電気絶縁層側に所望の回路を有し、前記配線の所望部位と前記回路とが前記電気絶縁層に設けられたスルーホールを介して導通されているような構成、前記電気絶縁層中にグランド層を備えるような構成とした。
さらに、本発明の好ましい態様として、前記基台はシリコンであるような構成とした。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明のマルチチップモジュール用の中間基板の一実施形態を示す平面図であり、図２は、図１に示される中間基板のＡ−Ａ線における縦断面図である。図１および図２において、本発明の中間基板１は、基台２と、この基台２の一方の面に形成された電気絶縁層３と、この電気絶縁層３上に形成された配線４とを備えている。
【００１２】
中間基板１を構成する基台２は、熱膨張係数が１０ｐｐｍ以下、好ましくは１〜８ｐｐｍの範囲である材料からなる。このような低熱膨張係数の材料としては、シリコン、ガラス繊維強化エポキシ樹脂、セラミックス、ガラス、金属等が挙げられが、これらの中で、特にＬＳＩ等の半導体デバイス・チップと同種のシリコンを基台２に使用することが好ましい。基台２をシリコンとすることにより、中間基板１と半導体デバイス・チップの熱膨張係数の整合がより高いものとなり、微細なパッドを備えたシリコン系の半導体デバイス・チップを実装した場合にも、使用環境の大きな温度変化による接合部での応力発生が防止でき、接合部への疲労蓄積が低減されて長期信頼性が高いものとなる。また、シリコンは熱伝導性が高いので、本発明の中間基板は優れた熱放散性を有するものとなる。このような材料からなる基台２の厚みは、例えば、５０〜８００μｍの範囲で適宜設定することができる。
【００１３】
中間基板１を構成する電気絶縁層３は、二酸化ケイ素、アルミナ、窒化アルミニウム等の無機絶縁性材料、ポリイミド、ベンゾシクロブテン、エポキシ樹脂等の有機絶縁性材料を用いて形成することができる。また、電気絶縁層３の厚みは、上記の無機絶縁性材料を用いる場合、０．１〜１０μｍの範囲、上記の有機絶縁性材料を用いる場合、１〜２０μｍの範囲で適宜設定することができる。
【００１４】
中間基板１を構成する配線４は、半導体デバイス・チップ等を実装するためのチップ側パッド４ａと、はんだボールを介してプリント基板上の端子との接合を行うためのボール側パッド４ｂと、個々のチップ側パッド４ａとボール側パッド４ｂとを接続するための引き出しリード４ｃからなっている。図示例では、煩雑さを避け説明を容易とするために、中間基板１の中央部にチップ側パッド４ａが３２個、中間基板の周辺部近傍にボール側パッド４ｂが３２個形成されたものであるが、本発明の中間基板を構成する配線は図示例に限定されるものではなく、パッド数、パッド配置、リードのパターン形状等は適宜設定することができる。
【００１５】
上記のような配線４は、そのピッチが小さいほど高密度に配線を引きまわせるが、配線幅が５μｍ未満になると電気抵抗が大きくなるので、配線幅は５μｍ以上であることが好ましく、しがたって、配線４のピッチの下限は１０μｍが好ましい。また、配線４のピッチの上限は、高密度化を考慮して３０μｍが好ましいものとなる。ここで、本発明において配線のピッチとは、高密度化のために最も接近させて配線を引きまわす必要のある部位における隣り合うパッド間の中心距離、隣り合うパッドとリード間の中心距離、あるいは、隣り合うリード間の中心距離を意味する。例えば、図１に示される例では、引き出しリード４ｃがチップ側パッド４ａ間を通る部位におけるチップ側パッド４ａと引き出しリード４ｃとの中心距離、８本の引き出しリード４ｃが平行に配設されている部位における隣り合う引き出しリード４ｃ間の中心距離を意味する。したがって、配線の引きまわしに余裕のある部位においては、配線のピッチが３０μｍを超えることがある。
【００１６】
このように、配線４のピッチを１０〜３０μｍの範囲とすることにより、配線を１層構造あるいは２層構造とするだけで微細配線が可能であり、従来の多層配線は不要となって、積層工程数を大幅に低減できる。例えば、１０ｍｍ角の４８１ピンの半導体チップを実装する場合、２層構造の配線を形成することにより、中間基板は外形寸法が約２０ｍｍ角となり、小型化が可能となる。このような配線４は、銅、銀、金等の従来の導電材料を用いて形成することができる。
【００１７】
尚、上述のような中間基板１では、搭載する半導体デバイス・チップの機能安定化（インダクタンス低減、クロストークノイズ低減、特性インピーダンスの制御等）のために、基台２と電気絶縁層３との間にグランド層を介在させてもよい。グランド層は、従来公知の導電材料を用いて形成することができる。このようにグランド層を設ける場合、例えば、電気絶縁層３にスルーホールを形成したり、ワイヤボンディング等により、グランド層と配線４の所定のパッドとを接続することができる。
【００１８】
図３は、上述のような本発明の中間基板１に半導体チップを実装した態様を示す図である。図３において、半導体チップ５１は、その端子部５２を中間基板１の配線４のチップ側パッド４ａ上に直接に接合して搭載されている。一方、中間基板１の配線４のボール側パッド４ｂ上には、はんだボール６１が形成されている。本発明の中間基板１は、基台２の熱膨張係数が１０ｐｐｍ以下であるので、半導体チップ５１が熱膨張係数の小さなシリコン系半導体チップであっても、実装ストレスを低減することができ、接合部への疲労蓄積が低減され長期信頼性が高いものとなる。
このように半導体チップ５１を実装した中間基板１は、半導体チップ５１側をプリント基板側（フェースダウン型）とするようにして、はんだボール６１を介してプリント基板上に接合することができる。
【００１９】
図４は、本発明のマルチチップモジュール用の中間基板の他の実施形態を示す図２相当の縦断面図である。図４において、本発明の中間基板１１は、基台１２と、この基台１２の一方の面に形成された電気絶縁層１３と、この電気絶縁層１３上に形成された配線１４と、配線１４の一部を覆うように形成された電気絶縁パターン１５とを備えている。
中間基板１１を構成する基台１２、電気絶縁層１３は、上述の中間基板１を構成する基台２、電気絶縁層３と同様とすることができ、ここでの説明は省略する。
【００２０】
また、中間基板１１を構成する配線１４も、上述の中間基板１を構成する配線４と基本的に同様である。すなわち、配線１４は、半導体デバイス・チップ等を実装するためのチップ側パッド１４ａと、はんだボールを介してプリント基板上の端子との接合を行うためのボール側パッド１４ｂと、個々のチップ側パッド１４ａとボール側パッド１４ｂとを接続するための引き出しリード１４ｃからなっている。このような配線１４のピッチは１０〜３０μｍの範囲が好ましく、配線幅は５μｍ以上が好ましい。
【００２１】
中間基板１１を構成する電気絶縁パターン１５は、上記のボール側パッド１４ｂを覆うように、電気絶縁層１３の周辺部近傍に回廊形状に形成されている。この電気絶縁パターン１５にはスルーホール１６が設けられており、このスルーホール１６内に形成された導電性層１７を介して、電気絶縁パターン１５の表面１５ａ側はボール側パッド１４ｂに導通されている。
上記の電気絶縁パターン１５は、ポリイミド、ベンゾシクロブテン、エポキシ樹脂等の材料で形成することができる。この電気絶縁パターン１５の厚みは１〜２０μｍの範囲で適宜設定することができる。
【００２２】
上述のような本発明の中間基板１１に半導体チップを搭載してプリント基板上に実装する場合、半導体チップの端子部を中間基板１１の配線１４のチップ側パッド１４ａ上に直接に接合して半導体チップを搭載する。また、中間基板１１の電気絶縁パターン１５の表面１５ａ側に位置する導電性層１７上に半田ボールを形成する。本発明の中間基板１１は、基台１２の熱膨張係数が１０ｐｐｍ以下であるので、半導体チップが熱膨張係数の小さなシリコン系半導体チップであっても、実装ストレスを低減することができ、接合部への疲労蓄積が低減されて長期信頼性が高いものとなる。
【００２３】
尚、このような中間基板１１においても、上述の中間基板１と同様に、搭載する半導体デバイス・チップの機能安定化のために、基台１２と電気絶縁層１３との間にグランド層を介在させてもよい。グランド層は、従来公知の導電材料を用いて形成することができる。このようにグランド層を設ける場合、例えば、電気絶縁層１３にスルーホールを形成したり、ワイヤボンディング等により、グランド層と配線１４の所定のパッドとを接続することができる。
【００２４】
上記のように半導体チップを実装した中間基板１１は、半導体チップ側をプリント基板側（フェースダウン型）とするようにして、はんだボール（配線１４のボール側パッド１４ｂに導通されている）を介してプリント基板上に接合することができる。ここで、プリント基板は、一般に熱膨張係数が１０〜１５ｐｐｍ程度と大きく、使用環境に大きな温度変化が生じる場合、プリント基板に伸縮が発生する。一方、本発明の中間基板１１は、上述のように熱膨張係数が小さい基台１２を備えているので、使用環境に大きな温度変化が生じても、安定した形状寸法を維持する。このため、プリント基板と本発明の中間基板１１との接合部において引っ張り応力や圧縮応力が働くが、本発明の中間基板１１は、上記の応力を電気絶縁パターン１５が吸収するので、接合部への疲労蓄積が防止される。
【００２５】
図５は、本発明のマルチチップモジュール用の中間基板の他の実施形態を示す図２相当の縦断面図である。図５において、本発明の中間基板２１は、基台２２と、この基台２２の一方の面に接着層２５を介して形成された電気絶縁層２３と、この電気絶縁層２３上に形成された配線２４とを備えている。
中間基板２１を構成する基台２２、電気絶縁層２３は、上述の中間基板１を構成する基台２、電気絶縁層３と同様とすることができ、ここでの説明は省略する。
【００２６】
中間基板２１を構成する接着層２５は、基台２２と電気絶縁層２３とを接着するためのものであり、熱可塑性ポリイミド、エポキシプリプレグ等の公知の接着剤を用いて形成することができる。この接着層２５の厚みは１〜２０μｍの範囲で適宜設定することができる。
【００２７】
中間基板２１を構成する配線２４は、上述の中間基板１を構成する配線４と基本的に同様である。すなわち、配線２４は、半導体デバイス・チップ等を実装するためのチップ側パッド２４ａと、はんだボールを介してプリント基板上の端子との接合を行うためのボール側パッド２４ｂと、個々のチップ側パッド２４ａとボール側パッド２４ｂとを接続するための引き出しリード２４ｃからなっている。このような配線２４のピッチは１０〜３０μｍの範囲が好ましく、配線幅は５μｍ以上が好ましい。
【００２８】
尚、このような中間基板２１においても、上述の中間基板１と同様に、搭載する半導体デバイス・チップの機能安定化（インダクタンス低減、クロストークノイズ低減、特性インピーダンスの制御等）のために、接着層２５と電気絶縁層２３との間にグランド層を介在させてもよい。グランド層は、従来公知の導電材料を用いて形成することができる。このようにグランド層を設ける場合、例えば、電気絶縁層２３にスルーホールを形成したり、ワイヤボンディング等により、グランド層と配線２４の所定のパッドとを接続することができる。
【００２９】
上述のような本発明の中間基板２１に半導体チップを搭載してプリント基板上に実装する場合、半導体チップの端子部を中間基板２１の配線２４のチップ側パッド２４ａ上に直接に接合して半導体チップを搭載する。また、中間基板２１の配線２４のボール側パッド２４ｂ上に、はんだボールを形成する。本発明の中間基板２１は、基台２２の熱膨張係数が１０ｐｐｍ以下であるので、半導体チップが熱膨張係数の小さなシリコン系半導体チップであっても、実装ストレスを低減することができ、接合部への疲労蓄積が低減されて長期信頼性が高いものとなる。
【００３０】
上記のように半導体チップを実装した中間基板２１は、半導体チップ側をプリント基板側（フェースダウン型）とするようにして、はんだボールを介してプリント基板上に接合することができる。
尚、中間基板２１においても、上述の中間基板１１と同様に、配線２４の一部を覆うように電気絶縁パターンを備えてもよい。
【００３１】
図６は、本発明のマルチチップモジュール用の中間基板の他の実施形態を示す図２相当の縦断面図である。図６において、本発明の中間基板３１は、基台３２と、この基台３２の一方の面に形成された電気絶縁層３３と、この電気絶縁層３３上に形成された配線３４とを備えている。
中間基板３１を構成する基台３２は、上述の中間基板１を構成する基台２と同様に、熱膨張係数が１０ｐｐｍ以下、好ましくは１〜８ｐｐｍの範囲である材料からなる。また、基台３２は、その表面３２ａ側に半導体や電子部品等の所望の回路３６を備えたものであり、各回路３６は、基台３２の表面３２ａに形成された配線（図示せず）により接続されており、また、電気絶縁層３３に形成されたスルーホール３７を介して、配線３４の所定のパッドと接続されている。
【００３２】
中間基板３１を構成する電気絶縁層３３は、上述の中間基板１を構成する電気絶縁層３と基本的に同様であり、周辺部近傍にはスルーホール３７が設けられており、このスルーホール３７内に形成された導電性層（図示せず）を介して、所定の回路３６が配線３４の所定のパッドと接続されている。
【００３３】
中間基板３１を構成する配線３４は、上述の中間基板１を構成する配線４と基本的に同様である。すなわち、配線３４は、半導体デバイス・チップ等を実装するためのチップ側パッド３４ａと、はんだボールを介してプリント基板上の端子との接合を行うためのボール側パッド３４ｂと、個々のチップ側パッド３４ａとボール側パッド３４ｂとを接続するための引き出しリード３４ｃからなっている。このような配線３４のピッチは１０〜３０μｍの範囲が好ましく、配線幅は５μｍ以上が好ましい。
【００３４】
尚、このような中間基板３１においても、上述の中間基板１と同様に、搭載する半導体デバイス・チップの機能安定化のために、電気絶縁層３３内にグランド層を形成してもよい。グランド層は、従来公知の導電材料を用いて形成することができる。このようにグランド層を設ける場合、例えば、電気絶縁層３３にスルーホールを形成して、グランド層と配線３４の所定のパッドとを接続したり、グランド層と所定の回路３６とを接続することができる。
【００３５】
上述のような本発明の中間基板３１に半導体チップを搭載してプリント基板上に実装する場合、半導体チップの端子部を中間基板３１の配線３４のチップ側パッド３４ａ上に直接に接合して半導体チップを搭載する。また、中間基板３１の配線３４のボール側パッド３４ｂ上に、はんだボールを形成する。本発明の中間基板３１は、基台３２の熱膨張係数が１０ｐｐｍ以下であるので、半導体チップが熱膨張係数の小さなシリコン系半導体チップであっても、実装ストレスを低減することができ、接合部への疲労蓄積が低減され長期信頼性が高いものとなる。
【００３６】
上記のように半導体チップを実装した中間基板３１は、半導体チップ側をプリント基板側（フェースダウン型）とするようにして、はんだボールを介してプリント基板上に接合することができる。
尚、中間基板３１においても、上述の中間基板１１と同様に、配線３４の一部を覆うように電気絶縁パターンを備えてもよい。
【００３７】
次に、本発明の中間基板の製造方法について説明する。
図７は図１および図２に示される本発明の中間基板の製造方法の一例を示す工程図である。図７において、まず、シリコンの基台２を洗浄し、この基台２の一方の面に電気絶縁層３を形成する。電気絶縁層３の形成は、二酸化ケイ素、アルミナ、窒化アルミニウム等の無機絶縁性材料、ポリイミド、ベンゾシクロブテン、エポキシ樹脂等の有機絶縁性材料を用いて、スパッタリング法等の薄膜形成方法、塗布方法等により行うことができる。次いで、電気絶縁層３上に導電性薄膜４′を形成する（図７（Ａ））。この導電性薄膜４′は、銅、銀、金等を用いてスパッタリング法等の公知の薄膜形成方法により形成することができる。
【００３８】
次に、導電性薄膜４′上に感光性レジストを塗布し、所望の配線パターンマスクを介して露光、現像することにより、レジストパターン７を形成する（図７（Ｂ））。次いで、上記のレジストパターン７をマスクとして、導電性薄膜４′上にめっき法により導電性パターン４″を形成し、レジストパターン７を除去する（図７（Ｃ））。
【００３９】
その後、導電性パターン４″をマスクとして、導電性薄膜４′をエッチング除去することにより、導電性パターン４″と、その下に位置する導電性薄膜４′との積層体からなる配線４が形成され、本発明の中間基板１が得られる（図７（Ｄ））。
【００４０】
また、図４に示されるような本発明の中間基板１１は、まず、上述のような工程によって、基台１２上に電気絶縁層１３を介して配線１４を形成する。その後、感光性の電気絶縁材料を配線１４を覆うように塗布し、所定のマスクを介して露光、現像して、回廊形状の電気絶縁パターン１５を形成する。次いで、レーザーによりスルーホール１６を形成し、スパッタリング法によりスルーホール内と電気絶縁パターンの表面１５ａ上に導電層１７を形成することにより製造することができる。また、スルーホール１６は、上記のフォトリソグラフィー工程において同時に形成することもできる。
【００４１】
図８は図５に示される本発明の中間基板の製造方法の一例を示す工程図である。図８において、まず、二酸化ケイ素、アルミナ、窒化アルミニウム等の無機絶縁性材料、ポリイミド、ベンゾシクロブテン、エポキシ樹脂等の有機絶縁性材料からなる電気絶縁フィルム２３を形成し、この電気絶縁フィルム２３上に導電性薄膜２４′を形成する（図８（Ａ））。導電性薄膜２４′は、銅、銀、金等を用いてスパッタリング法等の公知の薄膜形成方法により形成することができる。
【００４２】
次に、導電性薄膜２４′上に感光性レジストを塗布し、所望の配線パターンマスクを介して露光、現像することにより、レジストパターン２７を形成する（図８（Ｂ））。次いで、上記のレジストパターン２７をマスクとして、導電性薄膜２４′上にめっき法により導電性パターン２４″を形成し、レジストパターン２７を除去する（図８（Ｃ））。
【００４３】
その後、導電性パターン２４″をマスクとして、導電性薄膜２４′をエッチング除去することにより、導電性パターン２４″と、その下に位置する導電性薄膜２４′との積層体からなる配線２４が形成される（図８（Ｄ））。
次に、上記のように配線２４を形成した電気絶縁フィルム２３を、接着層２５を介してシリコンの基台２２上に接着する。これにより、本発明の中間基板２１が得られる（図８（Ｅ））。
【００４４】
また、図６に示されるような本発明の中間基板３１は、まず、予め所望の回路３６が形成された基台３２を作製し、その後、基台３２上にスルーホール３７を備えた電気絶縁層３３を形成する。次いで、この電気絶縁層３３上に配線３４を形成することにより製造することができる。
【００４５】
【実施例】
次に、具体的実施例を挙げて本発明を更に詳細に説明する。
【００４６】
［実施例］
表面を洗浄したシリコン基板（熱膨張係数３．５ｐｐｍ、厚み５００μｍ）を基台として準備した。この基台の一方の面全域にスパッタリング法により二酸化ケイ素からなる電気絶縁層（厚み１μｍ）を形成した。
次に、この電気絶縁層上にスパッタリング法により導電性薄膜としての銅薄膜（厚み０．２５μｍ）を形成し、次いで、この銅薄膜上に感光性レジスト（ダウコーニング（株）製ＢＣＢ）を塗布し、配線用のフォトマスクを介して露光、現像することによりレジストパターンを形成した。
【００４７】
その後、このレジストパターンをマスクとして銅薄膜上に電解めっきによって銅めっき層（厚み５μｍ）を形成し、レジストパターンをアセトンを用いて除去して、導電性パターンを形成した。
次に、この導電性パターンをマスクとして、上記の導電性薄膜（銅薄膜）をソフトエッチング液を用いてエッチングして、配線を形成した。このように形成した配線は、線幅が５〜１５μｍの範囲、ピッチが１０〜３０μｍの範囲にあった。
上記のようにして、本発明の中間基板を１００個作製した。
【００４８】
［比較例１］
基台として、熱膨張係数１７ｐｐｍ、厚み５００μｍのガラス繊維強化エポキシ基板を使用した他は、実施例１と同様にして、中間基板を１００個作製した。
【００４９】
［比較例２］
基台として、熱膨張係数１７ｐｐｍ、厚み１００μｍの金属（ＳＵＳ）基板を使用した他は、実施例１と同様にして、中間基板を１００個作製した。
【００５０】
［評価］
上述のように作製した各中間基板上に、１０ｍｍ角の３００ピンのシリコン半導体チップを実装し、この中間基板に対して下記の条件でヒートサイクル試験を施し、半導体チップの接合部の破損の有無を検査した。その結果、実施例の中間基板は、１００個全てにおいて破損がみられなかった。しかし、比較例１の中間基板は、５０個に破損がみられ、また、比較例２の中間基板は、７０個に破損がみられた。
【００５１】
ヒートサイクル試験条件
・１サイクルの温度変動： −６５℃〜２００℃
・１サイクルの時間：６０分
・サイクル数：３０００回
【００５２】
【発明の効果】
以上詳述したように、本発明によれば中間基板を構成する配線がピッチ１０〜３０μｍの微細配線からなる１層構造または２層構造であるため、微細なパッド配置を有する半導体デバイス・チップとの接合が可能であり、かつ、基台の熱膨張係数が１０ｐｐｍ以下であるので、例えば、熱膨張係数の小さなシリコン系半導体デバイス・チップを搭載しても、実装ストレスを低減することができ、これにより、長期信頼性に優れ、高密度高集積のマルチチップモジュールが可能となる。また、基台としてシリコンを使用することにより、フェースダウン型でプリント基板に実装したときに、半導体デバイス・チップにおける発熱を効率良く発散させる効果を発現する。さらに、多層配線が不要で積層工程数を大幅に低減できるので、製造コストの低減も可能である。
【図面の簡単な説明】
【図１】本発明のマルチチップモジュール用の中間基板の一実施形態を示す平面図である。
【図２】図１に示される中間基板のＡ−Ａ線における縦断面図である。
【図３】図２に示される中間基板に半導体チップを実装した態様を示す図である。
【図４】本発明のマルチチップモジュール用の中間基板の他の実施形態を示す図２相当の縦断面図である。
【図５】本発明のマルチチップモジュール用の中間基板の他の実施形態を示す図２相当の縦断面図である。
【図６】本発明のマルチチップモジュール用の中間基板の他の実施形態を示す図２相当の縦断面図である。
【図７】本発明のマルチチップモジュール用の中間基板の製造方法の一例を説明するための工程図である。
【図８】本発明のマルチチップモジュール用の中間基板の製造方法の他の例を説明するための工程図である。
【符号の説明】
１，１１，２１，３１…中間基板
２，１２，２２，３２…基台
３，１３，２３，３３…電気絶縁層
４，１４，２４，３４…配線
４ａ，１４ａ，２４ａ，３４ａ…チップ側パッド
４ｂ，１４ｂ，２４ｂ．３４ｂ…ボール側パッド
４ｃ，１４ｃ，２４ｃ，３４ｃ…引き出しリード
１５…電気絶縁パターン
１６…スルーホール
２５…接着層
３６…回路
４′，２４′…導電性薄膜
４″，２４″…導電性パターン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an intermediate substrate for a multichip module on which a plurality of semiconductor chips are mounted, and more particularly to an intermediate substrate for use in a face-down multichip module.
[0002]
[Prior art]
In recent years, as electronic devices become more sophisticated, faster, smaller, and lighter, how to improve component mounting density has become an important point. For semiconductor device chips, which are one of these components, there are package substrates in which solder bumps are arranged in an array array using an organic substrate, in addition to conventional packages using bonding wires and lead frames.
[0003]
The most frequently used package substrates are organic substrates made of resin materials such as glass fiber reinforced epoxy resin and polyimide resin. These organic substrates are inexpensive and relatively resistant to impact, so they are for consumer use. Many are used in equipment. A conductive film pattern typified by copper (Cu) film is formed on this organic substrate by printing or etching, and semiconductor devices, chips, and other parts have their connection terminals formed at the end of the conductive film pattern. It is mounted while being aligned with the connecting pad portion.
[0004]
On the other hand, a bare chip mounting method has been proposed in which a chip without a package (bare chip) is directly connected to a conductive film pattern on a mounting substrate. In the bare chip mounting method, bonding pads of a conductive film pattern formed on a mounting substrate in advance, bumps made of bonding wires, solder, metal balls, etc., anisotropic conductive films, conductive adhesives, light-shrinkable resins A semiconductor device chip is mounted using a connection means such as. Since the chip is not encapsulated in the package, the connection path between the chip and the conductive film pattern on the mounting substrate can be simplified and shortened, and the mounting density can be improved. Can also be shortened. Accordingly, it is possible to expect not only a reduction in size and weight but also an increase in signal processing speed.
[0005]
In recent years, in a mounting structure, in order to perform higher-speed signal transmission, a chip of a semiconductor element such as an LSI is mounted as a bare chip on an intermediate substrate formed of a substrate with a wiring layer, and the intermediate substrate is bonded to a printed circuit board. So-called multichip modules have been proposed. Furthermore, in order to realize various functions in one module, a system-in-package in which different types of semiconductors and electronic components are contained in one package has been proposed. Conventionally, ceramic substrates and organic substrates have been proposed as such intermediate substrates for multichip modules.
[0006]
[Problems to be solved by the invention]
However, in the method using an intermediate substrate made of a ceramic substrate, when the green sheet is fired, troubles such as shrinkage, warpage, and cracking occur, so that the conductor layer does not cause open defects. It is necessary to form a pattern under the firing conditions, which requires various steps and takes a long time for the manufacturing process.
[0007]
On the other hand, in a build-up board using an organic substrate, through holes are formed, interior continuity and hole filling processing are required, so the process is complicated, and the surface irregularities are large and fine wiring is formed. As a result, the number of layers increased.
[0008]
Further, when the pads of the semiconductor chip are miniaturized, there is a problem that mounting stress is increased due to mismatch of thermal expansion coefficients between the semiconductor chip and the organic substrate. For example, when the semiconductor device chip mounted on the bare chip is a silicon-based device chip, the thermal expansion coefficient of silicon is about 3 ppm, but the thermal expansion coefficient of the organic substrate is as large as about 10 to 15 ppm. When a silicon-based semiconductor device chip is mounted on an organic substrate, tensile stress or compressive stress is applied at the joint between the two whenever a large temperature change occurs in the operating environment due to a large mismatch between the thermal expansion coefficients of the two. It will be. As a result, fatigue is accumulated in the joint, and as a result, the long-term reliability of the electronic device is impaired.
The present invention has been made in view of the circumstances as described above, and provides an intermediate substrate for a multichip module that enables an electronic device having excellent long-term reliability, high integration, small size and light weight, and the like. Objective.
[0009]
[Means for Solving the Problems]
In order to achieve such an object, the present invention provides an intermediate substrate for a face-down multichip module on which a plurality of semiconductor chips are mounted, and a base and an electric insulating layer on one surface of the base. Each of the semiconductor chips has a single-layer structure or a two-layer structure in which the base has a thermal expansion coefficient of 10 ppm or less, and the pitch is in the range of 10 to 30 μm. Each wiring for mounting a chip-side pad for mounting a semiconductor chip, a ball-side pad for bonding to a terminal on a printed circuit board via a solder ball, an individual chip-side pad and a ball-side pad The ball-side padAnd the lead near itAnd an electrically insulating pattern having a through hole for conducting with the ball side pad, the electrically insulating pattern comprising a conductive layer electrically connected to the ball side pad through the through hole. It was set as the structure which has on the surface.
As a preferred aspect of the present invention, a ground layer is provided between the base and the electrical insulating layer.
[0010]
Moreover, as a preferable aspect of the present invention, a configuration in which an adhesive layer is provided between the base and the electrical insulating layer, and a configuration in which a ground layer is provided between the adhesive layer and the electrical insulating layer are provided. .
As a preferred aspect of the present invention, the base has a desired circuit on the electrical insulating layer side, and a desired portion of the wiring and the circuit are connected through a through hole provided in the electrical insulating layer. The configuration is such that it is electrically conductive, and the electrical insulation layer includes a ground layer.
Furthermore, as a preferable aspect of the present invention, the base is configured to be silicon.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a plan view showing an embodiment of an intermediate substrate for a multichip module of the present invention, and FIG. 2 is a longitudinal sectional view taken along line AA of the intermediate substrate shown in FIG. 1 and 2, the intermediate substrate 1 of the present invention includes a base 2, an electrical insulating layer 3 formed on one surface of the base 2, and a wiring 4 formed on the electrical insulating layer 3. And.
[0012]
The base 2 constituting the intermediate substrate 1 is made of a material having a thermal expansion coefficient of 10 ppm or less, preferably in the range of 1 to 8 ppm. Examples of such a material having a low thermal expansion coefficient include silicon, glass fiber reinforced epoxy resin, ceramics, glass, metal, etc. Among them, silicon based on the same kind as a semiconductor device chip such as an LSI is particularly based. 2 is preferably used. By making the base 2 silicon, the matching of the thermal expansion coefficient between the intermediate substrate 1 and the semiconductor device chip is higher, and even when a silicon-based semiconductor device chip with fine pads is mounted, Stress generation at the joint due to a large temperature change in the use environment can be prevented, fatigue accumulation at the joint is reduced, and long-term reliability is high. Moreover, since silicon has high thermal conductivity, the intermediate substrate of the present invention has excellent heat dissipation. The thickness of the base 2 made of such a material can be appropriately set within a range of 50 to 800 μm, for example.
[0013]
The electrical insulating layer 3 constituting the intermediate substrate 1 can be formed using an inorganic insulating material such as silicon dioxide, alumina, or aluminum nitride, or an organic insulating material such as polyimide, benzocyclobutene, or an epoxy resin. In addition, the thickness of the electrical insulating layer 3 can be appropriately set within the range of 0.1 to 10 μm when the above inorganic insulating material is used, and within the range of 1 to 20 μm when the above organic insulating material is used. .
[0014]
The wiring 4 constituting the intermediate substrate 1 includes chip-side pads 4a for mounting semiconductor devices, chips, etc., ball-side pads 4b for bonding to terminals on the printed circuit board via solder balls, The lead-side lead 4c for connecting the chip-side pad 4a and the ball-side pad 4b. In the illustrated example, 32 chip side pads 4a are formed in the central portion of the intermediate substrate 1 and 32 ball side pads 4b are formed in the vicinity of the peripheral portion of the intermediate substrate in order to avoid complexity and facilitate explanation. However, the wiring configuring the intermediate substrate of the present invention is not limited to the illustrated example, and the number of pads, the pad arrangement, the lead pattern shape, and the like can be appropriately set.
[0015]
The wiring 4 as described above draws the wiring with a higher density as the pitch is smaller. However, since the electrical resistance increases when the wiring width is less than 5 μm, the wiring width is preferably 5 μm or more. The lower limit of the pitch of the wiring 4 is preferably 10 μm. In addition, the upper limit of the pitch of the wiring 4 is preferably 30 μm in consideration of high density. Here, in the present invention, the wiring pitch means the center distance between adjacent pads, the center distance between adjacent pads and leads, or the center distance between adjacent pads in a portion where the wiring needs to be routed closest to increase the density, or Means the center distance between adjacent leads. For example, in the example shown in FIG. 1, the center distance between the chip side pad 4a and the lead lead 4c at the part where the lead lead 4c passes between the chip side pads 4a, and the eight lead leads 4c are arranged in parallel. It means the center distance between adjacent lead leads 4c in a part. Therefore, the wiring pitch may exceed 30 μm in a portion where there is a margin for wiring.
[0016]
Thus, by setting the pitch of the wiring 4 in the range of 10 to 30 μm, fine wiring is possible only by making the wiring one layer structure or two layer structure. The number of processes can be greatly reduced. For example, when a 101 mm square 481-pin semiconductor chip is mounted, the external dimensions of the intermediate substrate are about 20 mm square by forming a two-layer wiring, and the size can be reduced. Such wiring 4 can be formed using conventional conductive materials such as copper, silver, and gold.
[0017]
In the intermediate substrate 1 as described above, between the base 2 and the electrical insulating layer 3 in order to stabilize the function of the semiconductor device chip to be mounted (inductance reduction, crosstalk noise reduction, characteristic impedance control, etc.). A ground layer may be interposed therebetween. The ground layer can be formed using a conventionally known conductive material. When the ground layer is provided in this way, for example, a through hole can be formed in the electrical insulating layer 3 or a predetermined pad of the wiring 4 can be connected by wire bonding or the like.
[0018]
FIG. 3 is a diagram showing a mode in which a semiconductor chip is mounted on the intermediate substrate 1 of the present invention as described above. In FIG. 3, the semiconductor chip 51 is mounted by directly bonding the terminal portion 52 onto the chip-side pad 4 a of the wiring 4 of the intermediate substrate 1. On the other hand, solder balls 61 are formed on the ball-side pads 4 b of the wiring 4 of the intermediate substrate 1. In the intermediate substrate 1 of the present invention, since the thermal expansion coefficient of the base 2 is 10 ppm or less, even if the semiconductor chip 51 is a silicon-based semiconductor chip having a small thermal expansion coefficient, mounting stress can be reduced and bonding can be performed. The fatigue accumulation in the part is reduced and the long-term reliability is high.
Thus, the intermediate substrate 1 on which the semiconductor chip 51 is mounted can be bonded to the printed circuit board via the solder balls 61 such that the semiconductor chip 51 side is the printed circuit board side (face-down type).
[0019]
FIG. 4 is a longitudinal sectional view corresponding to FIG. 2 showing another embodiment of an intermediate substrate for a multichip module of the present invention. In FIG. 4, the intermediate substrate 11 of the present invention includes a base 12, an electrical insulating layer 13 formed on one surface of the base 12, a wiring 14 formed on the electrical insulating layer 13, and a wiring. 14 and an electrical insulation pattern 15 formed so as to cover a part of the circuit 14.
The base 12 and the electrical insulating layer 13 constituting the intermediate substrate 11 can be the same as the base 2 and the electrical insulating layer 3 constituting the intermediate substrate 1 described above, and the description thereof is omitted here.
[0020]
The wiring 14 constituting the intermediate substrate 11 is basically the same as the wiring 4 constituting the intermediate substrate 1 described above. That is, the wiring 14 includes chip-side pads 14a for mounting semiconductor devices, chips, etc., ball-side pads 14b for bonding to terminals on the printed circuit board via solder balls, and individual chip-side pads. 14a and a lead 14c for connecting the ball side pad 14b. The pitch of the wiring 14 is preferably in the range of 10 to 30 μm, and the wiring width is preferably 5 μm or more.
[0021]
The electrical insulating pattern 15 constituting the intermediate substrate 11 is formed in a corridor shape in the vicinity of the peripheral portion of the electrical insulating layer 13 so as to cover the ball-side pad 14b. The electrical insulating pattern 15 is provided with a through hole 16, and the surface 15 a side of the electrical insulating pattern 15 is electrically connected to the ball side pad 14 b through a conductive layer 17 formed in the through hole 16. Yes.
The electrical insulation pattern 15 can be formed of a material such as polyimide, benzocyclobutene, or epoxy resin. The thickness of the electrical insulating pattern 15 can be appropriately set within a range of 1 to 20 μm.
[0022]
When the semiconductor chip is mounted on the printed circuit board by mounting the semiconductor chip on the intermediate board 11 of the present invention as described above, the terminal portion of the semiconductor chip is directly bonded onto the chip side pad 14a of the wiring 14 of the intermediate board 11 and the semiconductor. Mount the chip. In addition, solder balls are formed on the conductive layer 17 located on the surface 15 a side of the electrical insulating pattern 15 of the intermediate substrate 11. In the intermediate substrate 11 of the present invention, since the thermal expansion coefficient of the base 12 is 10 ppm or less, even if the semiconductor chip is a silicon-based semiconductor chip having a small thermal expansion coefficient, it is possible to reduce mounting stress and Accumulation of fatigue to the surface is reduced and long-term reliability is increased.
[0023]
In the intermediate substrate 11 as well, as in the case of the intermediate substrate 1 described above, a ground layer is interposed between the base 12 and the electrical insulating layer 13 in order to stabilize the function of the semiconductor device chip to be mounted. You may let them. The ground layer can be formed using a conventionally known conductive material. When the ground layer is provided in this way, for example, a through hole can be formed in the electrical insulating layer 13 or a predetermined pad of the wiring 14 can be connected by wire bonding or the like.
[0024]
The intermediate substrate 11 on which the semiconductor chip is mounted as described above is connected to the printed circuit board side (face-down type) on the semiconductor chip side through solder balls (conducted to the ball side pads 14b of the wiring 14). Can be bonded onto a printed circuit board. Here, the printed circuit board generally has a large thermal expansion coefficient of about 10 to 15 ppm, and when the temperature changes in the use environment, the printed circuit board expands and contracts. On the other hand, since the intermediate substrate 11 of the present invention includes the base 12 having a small thermal expansion coefficient as described above, it maintains a stable shape and dimension even if a large temperature change occurs in the use environment. For this reason, tensile stress and compressive stress act at the joint between the printed circuit board and the intermediate substrate 11 of the present invention. However, since the electrical insulating pattern 15 absorbs the stress, the intermediate substrate 11 of the present invention goes to the joint. The accumulation of fatigue is prevented.
[0025]
FIG. 5 is a longitudinal sectional view corresponding to FIG. 2 showing another embodiment of an intermediate substrate for a multichip module of the present invention. In FIG. 5, the intermediate substrate 21 of the present invention is formed on a base 22, an electrical insulating layer 23 formed on one surface of the base 22 via an adhesive layer 25, and the electrical insulating layer 23. Wiring 24 is provided.
The base 22 and the electrical insulating layer 23 constituting the intermediate substrate 21 can be the same as the base 2 and the electrical insulating layer 3 constituting the above-described intermediate substrate 1, and the description thereof is omitted here.
[0026]
The adhesive layer 25 constituting the intermediate substrate 21 is for adhering the base 22 and the electrical insulating layer 23, and can be formed using a known adhesive such as thermoplastic polyimide or epoxy prepreg. The thickness of the adhesive layer 25 can be appropriately set within a range of 1 to 20 μm.
[0027]
The wiring 24 constituting the intermediate substrate 21 is basically the same as the wiring 4 constituting the intermediate substrate 1 described above. That is, the wiring 24 includes chip-side pads 24a for mounting semiconductor devices, chips, etc., ball-side pads 24b for bonding to terminals on the printed circuit board via solder balls, and individual chip-side pads. It consists of a lead 24c for connecting 24a and the ball side pad 24b. The pitch of the wirings 24 is preferably in the range of 10 to 30 μm, and the wiring width is preferably 5 μm or more.
[0028]
Note that, in the intermediate substrate 21 as well, as in the case of the intermediate substrate 1 described above, bonding is performed in order to stabilize the functions (inductance reduction, crosstalk noise reduction, characteristic impedance control, etc.) of the semiconductor device chip to be mounted. A ground layer may be interposed between the layer 25 and the electrical insulating layer 23. The ground layer can be formed using a conventionally known conductive material. When the ground layer is provided in this way, for example, a through hole can be formed in the electrical insulating layer 23, or a predetermined pad of the wiring 24 can be connected by wire bonding or the like.
[0029]
When the semiconductor chip is mounted on the printed board by mounting the semiconductor chip on the intermediate board 21 of the present invention as described above, the semiconductor chip terminal portion is directly bonded onto the chip side pad 24a of the wiring 24 of the intermediate board 21. Mount the chip. In addition, solder balls are formed on the ball-side pads 24 b of the wiring 24 of the intermediate substrate 21. Since the intermediate substrate 21 of the present invention has a base 22 having a thermal expansion coefficient of 10 ppm or less, even if the semiconductor chip is a silicon-based semiconductor chip having a small thermal expansion coefficient, mounting stress can be reduced, Accumulation of fatigue to the surface is reduced and long-term reliability is increased.
[0030]
The intermediate substrate 21 on which the semiconductor chip is mounted as described above can be bonded to the printed circuit board via the solder ball with the semiconductor chip side set to the printed circuit board side (face-down type).
The intermediate substrate 21 may also be provided with an electrical insulation pattern so as to cover a part of the wiring 24 as in the case of the intermediate substrate 11 described above.
[0031]
FIG. 6 is a longitudinal sectional view corresponding to FIG. 2 showing another embodiment of an intermediate substrate for a multichip module of the present invention. In FIG. 6, the intermediate substrate 31 of the present invention includes a base 32, an electrical insulating layer 33 formed on one surface of the base 32, and a wiring 34 formed on the electrical insulating layer 33. ing.
The base 32 constituting the intermediate substrate 31 is made of a material having a thermal expansion coefficient of 10 ppm or less, preferably in the range of 1 to 8 ppm, like the base 2 constituting the intermediate substrate 1 described above. Further, the base 32 is provided with a desired circuit 36 such as a semiconductor or an electronic component on the surface 32a side, and each circuit 36 is a wiring (not shown) formed on the surface 32a of the base 32. And is connected to a predetermined pad of the wiring 34 through a through hole 37 formed in the electrical insulating layer 33.
[0032]
The electrical insulating layer 33 constituting the intermediate substrate 31 is basically the same as the electrical insulating layer 3 constituting the intermediate substrate 1 described above, and a through hole 37 is provided in the vicinity of the peripheral portion. A predetermined circuit 36 is connected to a predetermined pad of the wiring 34 through a conductive layer (not shown) formed therein.
[0033]
The wiring 34 constituting the intermediate substrate 31 is basically the same as the wiring 4 constituting the intermediate substrate 1 described above. That is, the wiring 34 includes chip-side pads 34a for mounting semiconductor devices, chips, etc., ball-side pads 34b for bonding to terminals on the printed circuit board via solder balls, and individual chip-side pads. It consists of lead leads 34c for connecting 34a and ball side pads 34b. The pitch of the wiring 34 is preferably in the range of 10 to 30 μm, and the wiring width is preferably 5 μm or more.
[0034]
In the intermediate substrate 31 as well, a ground layer may be formed in the electrical insulating layer 33 in order to stabilize the function of the semiconductor device chip to be mounted, as in the case of the intermediate substrate 1 described above. The ground layer can be formed using a conventionally known conductive material. When the ground layer is provided in this way, for example, a through hole is formed in the electrical insulating layer 33, and the ground layer and a predetermined pad of the wiring 34 are connected, or the ground layer and a predetermined circuit 36 are connected. Can do.
[0035]
When the semiconductor chip is mounted on the printed board by mounting the semiconductor chip on the intermediate board 31 of the present invention as described above, the terminal portion of the semiconductor chip is directly bonded onto the chip-side pad 34a of the wiring 34 of the intermediate board 31. Mount the chip. In addition, solder balls are formed on the ball-side pads 34 b of the wiring 34 of the intermediate substrate 31. In the intermediate substrate 31 of the present invention, since the thermal expansion coefficient of the base 32 is 10 ppm or less, even if the semiconductor chip is a silicon-based semiconductor chip having a small thermal expansion coefficient, it is possible to reduce mounting stress and Fatigue accumulation is reduced and long-term reliability is high.
[0036]
The intermediate substrate 31 on which the semiconductor chip is mounted as described above can be bonded to the printed circuit board via the solder ball with the semiconductor chip side set to the printed circuit board side (face-down type).
The intermediate substrate 31 may also be provided with an electrical insulating pattern so as to cover a part of the wiring 34 as in the case of the intermediate substrate 11 described above.
[0037]
Next, the manufacturing method of the intermediate substrate of the present invention will be described.
FIG. 7 is a process diagram showing an example of a method for manufacturing the intermediate substrate of the present invention shown in FIGS. In FIG. 7, first, the silicon base 2 is cleaned, and the electrical insulating layer 3 is formed on one surface of the base 2. The electrical insulating layer 3 is formed by using an inorganic insulating material such as silicon dioxide, alumina, or aluminum nitride, an organic insulating material such as polyimide, benzocyclobutene, or an epoxy resin, and a thin film forming method such as sputtering, or a coating method. Etc. Next, a conductive thin film 4 ′ is formed on the electrical insulating layer 3 (FIG. 7A). The conductive thin film 4 'can be formed by a known thin film forming method such as sputtering using copper, silver, gold or the like.
[0038]
Next, a photosensitive resist is applied on the conductive thin film 4 ', and exposed and developed through a desired wiring pattern mask to form a resist pattern 7 (FIG. 7B). Next, using the resist pattern 7 as a mask, a conductive pattern 4 ″ is formed on the conductive thin film 4 ′ by plating, and the resist pattern 7 is removed (FIG. 7C).
[0039]
Thereafter, the conductive thin film 4 ′ is removed by etching using the conductive pattern 4 ″ as a mask, thereby forming a wiring 4 composed of a laminate of the conductive pattern 4 ″ and the conductive thin film 4 ′ located therebelow. Thus, the intermediate substrate 1 of the present invention is obtained (FIG. 7D).
[0040]
Further, in the intermediate substrate 11 of the present invention as shown in FIG. 4, first, the wiring 14 is formed on the base 12 through the electrical insulating layer 13 by the process as described above. Thereafter, a photosensitive electrical insulating material is applied so as to cover the wiring 14, and is exposed and developed through a predetermined mask to form a corridor-shaped electrical insulating pattern 15. Next, the through hole 16 is formed by laser, and the conductive layer 17 is formed in the through hole and on the surface 15a of the electrical insulating pattern by a sputtering method. The through hole 16 can also be formed at the same time in the above photolithography process.
[0041]
FIG. 8 is a process diagram showing an example of a method for manufacturing the intermediate substrate of the present invention shown in FIG. In FIG. 8, first, an electrical insulating film 23 made of an inorganic insulating material such as silicon dioxide, alumina, or aluminum nitride, or an organic insulating material such as polyimide, benzocyclobutene, or an epoxy resin is formed. A conductive thin film 24 'is formed on the substrate (FIG. 8A). The conductive thin film 24 'can be formed by a known thin film forming method such as a sputtering method using copper, silver, gold or the like.
[0042]
Next, a photosensitive resist is applied on the conductive thin film 24 ', and exposed and developed through a desired wiring pattern mask to form a resist pattern 27 (FIG. 8B). Next, using the resist pattern 27 as a mask, a conductive pattern 24 ″ is formed by plating on the conductive thin film 24 ′, and the resist pattern 27 is removed (FIG. 8C).
[0043]
Thereafter, the conductive thin film 24 ′ is removed by etching using the conductive pattern 24 ″ as a mask, thereby forming a wiring 24 composed of a laminate of the conductive pattern 24 ″ and the conductive thin film 24 ′ located therebelow. (FIG. 8D).
Next, the electrical insulating film 23 on which the wiring 24 is formed as described above is bonded onto the silicon base 22 via the adhesive layer 25. Thereby, the intermediate substrate 21 of the present invention is obtained (FIG. 8E).
[0044]
Further, in the intermediate substrate 31 of the present invention as shown in FIG. 6, first, a base 32 on which a desired circuit 36 is formed in advance is manufactured, and then an electric insulation provided with a through hole 37 on the base 32. Layer 33 is formed. Next, the wiring 34 can be formed on the electrical insulating layer 33 to be manufactured.
[0045]
【Example】
Next, the present invention will be described in more detail with specific examples.
[0046]
[Example]
A silicon substrate (thermal expansion coefficient: 3.5 ppm, thickness: 500 μm) whose surface was cleaned was prepared as a base. An electric insulating layer (thickness 1 μm) made of silicon dioxide was formed on the entire surface of one surface of the base by sputtering.
Next, a copper thin film (thickness of 0.25 μm) is formed as a conductive thin film on this electrical insulating layer by sputtering, and then a photosensitive resist (BCB manufactured by Dow Corning Co., Ltd.) is applied on this copper thin film. Then, a resist pattern was formed by exposing and developing through a photomask for wiring.
[0047]
Thereafter, a copper plating layer (thickness: 5 μm) was formed on the copper thin film by electrolytic plating using this resist pattern as a mask, and the resist pattern was removed using acetone to form a conductive pattern.
Next, using the conductive pattern as a mask, the conductive thin film (copper thin film) was etched using a soft etchant to form a wiring. The wiring thus formed had a line width in the range of 5 to 15 μm and a pitch in the range of 10 to 30 μm.
100 intermediate substrates of the present invention were produced as described above.
[0048]
[Comparative Example 1]
100 intermediate substrates were produced in the same manner as in Example 1 except that a glass fiber reinforced epoxy substrate having a thermal expansion coefficient of 17 ppm and a thickness of 500 μm was used as a base.
[0049]
[Comparative Example 2]
100 intermediate substrates were produced in the same manner as in Example 1 except that a metal (SUS) substrate having a thermal expansion coefficient of 17 ppm and a thickness of 100 μm was used as a base.
[0050]
[Evaluation]
A 10 mm square 300-pin silicon semiconductor chip is mounted on each intermediate substrate manufactured as described above, and a heat cycle test is performed on the intermediate substrate under the following conditions to check whether or not the semiconductor chip bonding portion is damaged. Inspected. As a result, no damage was observed in all the 100 intermediate substrates of the examples. However, 50 pieces of the intermediate substrate of Comparative Example 1 were damaged, and 70 pieces of the intermediate substrate of Comparative Example 2 were broken.
[0051]
Heat cycle test conditions
・ One cycle temperature fluctuation: −65 ° C. to 200 ° C.
・ One cycle time: 60 minutes
・ Number of cycles: 3000 times
[0052]
【The invention's effect】
As described above in detail, according to the present invention, since the wiring constituting the intermediate substrate has a one-layer structure or a two-layer structure composed of fine wiring with a pitch of 10 to 30 μm, a semiconductor device chip having a fine pad arrangement and Since the thermal expansion coefficient of the base is 10 ppm or less, for example, even if a silicon-based semiconductor device chip having a small thermal expansion coefficient is mounted, mounting stress can be reduced, As a result, a multichip module with excellent long-term reliability and high density and high integration becomes possible. Further, by using silicon as a base, an effect of efficiently dissipating heat generated in the semiconductor device chip when it is mounted on a printed circuit board in a face-down type is exhibited. Further, since the number of lamination steps can be greatly reduced without the need for multilayer wiring, the manufacturing cost can be reduced.
[Brief description of the drawings]
FIG. 1 is a plan view showing an embodiment of an intermediate substrate for a multichip module of the present invention.
FIG. 2 is a longitudinal sectional view taken along line AA of the intermediate substrate shown in FIG.
FIG. 3 is a view showing a mode in which a semiconductor chip is mounted on the intermediate substrate shown in FIG. 2;
FIG. 4 is a longitudinal sectional view corresponding to FIG. 2, showing another embodiment of an intermediate substrate for a multichip module of the present invention.
FIG. 5 is a longitudinal sectional view corresponding to FIG. 2 showing another embodiment of an intermediate substrate for a multichip module of the present invention.
6 is a longitudinal sectional view corresponding to FIG. 2, showing another embodiment of an intermediate substrate for a multichip module of the present invention.
FIG. 7 is a process diagram for explaining an example of a method for producing an intermediate substrate for a multichip module of the present invention.
FIG. 8 is a process diagram for explaining another example of a method for producing an intermediate substrate for a multichip module of the present invention.
[Explanation of symbols]
1, 11, 21, 31 ... Intermediate substrate
2, 12, 22, 32 ... base
3, 13, 23, 33 ... electric insulation layer
4, 14, 24, 34 ... wiring
4a, 14a, 24a, 34a ... chip side pads
4b, 14b, 24b. 34b ... Ball side pad
4c, 14c, 24c, 34c ... Draw lead
15 ... Electrical insulation pattern
16 ... Through hole
25. Adhesive layer
36 ... Circuit
4 ', 24' ... conductive thin film
4 ", 24" ... conductive pattern

Claims

An intermediate substrate for a face-down multichip module on which a plurality of semiconductor chips are mounted, comprising: a base; and a wiring formed on one surface of the base via an electrical insulating layer, the heat of the base The expansion coefficient is 10 ppm or less, and the wiring is a one-layer structure or a two-layer structure with a pitch in the range of 10 to 30 μm. Each wiring for mounting an individual semiconductor chip is used for mounting a semiconductor chip. A ball side pad for bonding a chip side pad to a terminal on a printed circuit board via a solder ball, and a lead for connecting each chip side pad and the ball side pad, the ball covering the side pad and the lead lead in the vicinity thereof, and includes an electrically insulating pattern having a through hole for establishing electrical connection between the ball-side pad, the electric stun Intermediate substrates for multichip module pattern characterized by having a conductive layer which is electrically connected to the ball-side pad through said through-hole to the surface.

The intermediate substrate for a multichip module according to claim 1, further comprising a ground layer between the base and the electrical insulating layer.

The intermediate substrate for a multichip module according to claim 1, further comprising an adhesive layer between the base and the electrical insulating layer.

The intermediate substrate for a multichip module according to claim 3, further comprising a ground layer between the adhesive layer and the electrical insulating layer.

The base has a desired circuit on the electrical insulating layer side, and a desired portion of the wiring and the circuit are electrically connected through a through hole provided in the electrical insulating layer. The intermediate substrate for a multichip module according to claim 1.

6. The intermediate substrate for a multichip module according to claim 5, wherein a ground layer is provided in the electrical insulating layer.

The intermediate substrate for a multichip module according to any one of claims 1 to 6, wherein the base is made of silicon.