JP4888666B2 - Semiconductor wafer inspection method and semiconductor chip manufacturing method - Google Patents
Semiconductor wafer inspection method and semiconductor chip manufacturing method Download PDFInfo
- Publication number
- JP4888666B2 JP4888666B2 JP2008178234A JP2008178234A JP4888666B2 JP 4888666 B2 JP4888666 B2 JP 4888666B2 JP 2008178234 A JP2008178234 A JP 2008178234A JP 2008178234 A JP2008178234 A JP 2008178234A JP 4888666 B2 JP4888666 B2 JP 4888666B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- semiconductor wafer
- pressing
- semiconductor
- inspecting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
本発明は、ウェハプロービングによる半導体ウェハの検査方法および半導体チップの製造方法に関する。 The present invention relates to a method for inspecting a semiconductor wafer by wafer probing and a method for manufacturing a semiconductor chip.
半導体チップの製造プロセスにおいて、多数の半導体チップが形成された半導体ウェハに対し、個々の半導体チップについて電気的検査を行い、不良品をスクリーニングすることが行われる。この検査として、プロービングを用いたプローブ検査がある。そして、通常、ウェハのプローブ検査を行った後に、当該ウェハをダイシングしてチップが形成される。したがって、例えばその後の半導体チップの実装工程において、半導体チップの電極に熱と圧力が作用した場合に、半導体チップの半導体素子に故障が発生する可能性がある。しかし、従来の一般的な半導体チップの製造方法では、このような故障は、例えば半導体チップを実装した後のパッケージ検査などで検出されるので、これより早期に検出することができない。 In a semiconductor chip manufacturing process, an electrical inspection is performed on each semiconductor chip on a semiconductor wafer on which a large number of semiconductor chips are formed, and defective products are screened. As this inspection, there is a probe inspection using probing. In general, after the probe inspection of the wafer, the wafer is diced to form a chip. Therefore, for example, in the subsequent semiconductor chip mounting process, when heat and pressure are applied to the electrodes of the semiconductor chip, a failure may occur in the semiconductor element of the semiconductor chip. However, in the conventional general semiconductor chip manufacturing method, such a failure is detected by, for example, a package inspection after mounting the semiconductor chip, and thus cannot be detected earlier than this.
本発明の目的は、初期故障期に発生しうる故障をより高い精度でスクリーニングできる半導体ウェハの検査方法を提供することにある。 An object of the present invention is to provide a semiconductor wafer inspection method capable of screening a failure that may occur in an initial failure period with higher accuracy.
本発明の他の目的は、本発明の検査方法を用いた半導体チップの製造方法を提供することにある。 Another object of the present invention is to provide a method of manufacturing a semiconductor chip using the inspection method of the present invention.
本発明にかかる半導体ウェハの検査方法は、
電極を有するチップ領域が形成された半導体ウェハを準備する工程と、
前記半導体ウェハをプロービングによって検査する第1検査工程と、
実装時に前記電極を押圧する荷重より大きい荷重で、該電極を押圧する工程と、
前記半導体ウェハをプロービングによって検査する第2検査工程と、をこの順番で含む。
本発明の半導体ウェハの検査方法によれば、半導体ウェハの段階で、例えば半導体チップの実装時に発生する可能性の高い故障を前もって検出することができるので、スクリーニングをより確実に行うことができる。その結果、故障率を低減し、信頼性の高い半導体チップを得ることができる。
本発明の半導体ウェハの検査方法においては、前記押圧する工程において、さらに前記電極を加熱することができる。
本発明の半導体ウェハの検査方法においては、前記押圧する工程において、該押圧は、平坦面を有する加圧部材を用いて行われることができる。
本発明の半導体ウェハの検査方法においては、前記押圧する工程において、前記電極の上面が平坦化されることができる。
本発明の半導体ウェハの検査方法においては、前記押圧する工程において、該押圧はボンディングツールを用いて行われることができる。
本発明の半導体ウェハの検査方法においては、前記電極の下方に半導体素子が形成されていることができる。
本発明の半導体ウェハの検査方法においては、前記電極は、バンプを有し、前記半導体素子は、トランジスタであることができる。
本発明の半導体チップの製造方法においては、半導体ウェハの検査方法を含むことができる。
本発明の半導体ウェハの検査方法においては、半導体素子と電極とを有するチップ領域が形成された半導体ウェハを準備する工程と、
前記半導体ウェハをプロービングによって検査する第1検査工程と、
前記電極を押圧する工程と、
前記半導体ウェハをプロービングによって検査する第2検査工程と、をこの順番で含み、
前記第2検査工程は、前記押圧する工程によって発生した前記半導体素子の故障を検出する工程である。
本発明の半導体ウェハの検査方法においては、前記押圧する工程において、さらに前記電極を加熱することができる。
本発明の半導体ウェハの検査方法においては、前記押圧する工程において、該押圧は、平坦面を有する加圧部材を用いて行われることができる。
本発明の半導体ウェハの検査方法においては、前記押圧する工程において、前記電極の上面が平坦化されることができる。
本発明の半導体ウェハの検査方法においては、前記押圧する工程において、該押圧は、ボンディングツールを用いて行われることができる。
本発明の半導体ウェハの検査方法においては、
前記電極の下方に前記半導体素子が形成されていることができる。
本発明の半導体ウェハの検査方法においては、前記電極は、バンプを有し、前記半導体素子は、トランジスタであることができる。
本発明の半導体チップの製造方法においては、検査方法を含むことができる。
A method for inspecting a semiconductor wafer according to the present invention includes:
Preparing a semiconductor wafer on which a chip region having electrodes is formed;
A first inspection step of inspecting the semiconductor wafer by probing;
Pressing the electrode with a load larger than the load pressing the electrode during mounting; and
A second inspection step of inspecting the semiconductor wafer by probing in this order .
According to the method for inspecting a semiconductor wafer of the present invention, it is possible to detect in advance a failure that is likely to occur at the time of mounting a semiconductor chip at the stage of the semiconductor wafer, so that screening can be performed more reliably. As a result, a failure rate can be reduced and a highly reliable semiconductor chip can be obtained.
In the semiconductor wafer inspection method of the present invention, the electrode can be further heated in the pressing step.
In the semiconductor wafer inspection method of the present invention, in the pressing step, the pressing can be performed using a pressing member having a flat surface.
In the semiconductor wafer inspection method of the present invention, the upper surface of the electrode can be flattened in the pressing step.
In the semiconductor wafer inspection method of the present invention, in the pressing step, the pressing can be performed using a bonding tool.
In the semiconductor wafer inspection method of the present invention, a semiconductor element may be formed below the electrode.
In the semiconductor wafer inspection method of the present invention, the electrode may have a bump, and the semiconductor element may be a transistor.
The semiconductor chip manufacturing method of the present invention can include a semiconductor wafer inspection method.
In the semiconductor wafer inspection method of the present invention, a step of preparing a semiconductor wafer in which a chip region having a semiconductor element and an electrode is formed;
A first inspection step of inspecting the semiconductor wafer by probing;
Pressing the electrode;
A second inspection step of inspecting the semiconductor wafer by probing, in this order,
The second inspection step is a step of detecting a failure of the semiconductor element generated by the pressing step.
In the semiconductor wafer inspection method of the present invention, the electrode can be further heated in the pressing step.
In the semiconductor wafer inspection method of the present invention, in the pressing step, the pressing can be performed using a pressing member having a flat surface.
In the semiconductor wafer inspection method of the present invention, the upper surface of the electrode can be flattened in the pressing step.
In the semiconductor wafer inspection method of the present invention, in the pressing step, the pressing can be performed using a bonding tool.
In the semiconductor wafer inspection method of the present invention,
The semiconductor element may be formed below the electrode.
In the semiconductor wafer inspection method of the present invention, the electrode may have a bump, and the semiconductor element may be a transistor.
The semiconductor chip manufacturing method of the present invention can include an inspection method.
以下、本発明の実施の形態の一例について、図面を参照しながら説明する。図1は、本実施の形態にかかる半導体ウェハの検査方法を説明する図である。図2は、半導体ウェハの検査方法の一工程を模式的に示す断面図である。図3は、検査対象であるウェハを模式的に示す平面図である。図4は、チップ領域の一部を模式的に示す断面図である。 Hereinafter, an example of an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a diagram for explaining a semiconductor wafer inspection method according to the present embodiment. FIG. 2 is a cross-sectional view schematically showing one step of the semiconductor wafer inspection method. FIG. 3 is a plan view schematically showing a wafer to be inspected. FIG. 4 is a cross-sectional view schematically showing a part of the chip region.
本実施の形態では、まず、検査対象であるウェハを準備する。このウェハは、図2および図3に示すように、半導体基板10に、後に切断されて半導体チップとなるチップ領域12が複数形成されている。チップ領域12には、集積回路(図示せず)が設けられている。集積回路の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含むことができる。
In this embodiment, first, a wafer to be inspected is prepared. As shown in FIGS. 2 and 3, the wafer is formed with a plurality of
また、チップ領域12は、接続用の電極14を有している。電極14は、チップ領域12の内部と電気的に接続されていることができる。また、チップ領域12と電気的に接続されていない電極を含めて、電極14と称してもよい。電極14は、図4に示すように、パッド16と該パッド16上に形成されたバンプ18とを含むことができる。このとき、バンプ18としては、例えば、金バンプ、または、ニッケルバンプに金メッキがなされた構造を有することができる。
The
上記ウェハは、図1に示す手順で検査が行われる。
(a) まず、ウェハは、プローブ装置を用いて、プロービングによる第1プローブ検査(S1)が行われる。プローブ検査は特に限定されず、公知の方法を採用できる。例えば、プローブ検査は、図3に示すように、半導体ウェハのチップ領域12に形成された電極14にプローブカードのプローブ針を接触させてプローブ針から所定の電圧を印加し、テスタによって各チップ領域12の導通試験などの電気的検査を行う。プローブ検査は、1個のチップ領域12または複数個のチップ領域12毎にプローブ針を電極14に接触させて行い、例えば図3において矢印で示すように、チップ領域12を順次検査することができる。
(b) ついで、加圧部材によって、ウェハの電極14を押圧する(S2)。この工程では、図2に示すように、平坦面22を有する加圧部材20を、平坦面22が下になる状態で下降させ、該平坦面22を電極14の上面に接触させる。そして、加圧部材20をされらに下降させて、電極14に所定の圧力がかかるように該電極14を押圧する。さらに、電極14の加熱による影響を検査したい場合には、加圧部材20を加熱した状態でこの押圧操作を行うことができる。
The wafer is inspected according to the procedure shown in FIG.
(A) First, the wafer is subjected to a first probe inspection (S1) by probing using a probe apparatus. Probe inspection is not particularly limited, and a known method can be employed. For example, in the probe inspection, as shown in FIG. 3, the probe needle of the probe card is brought into contact with the
(B) Next, the
例えば、半導体チップを実装基板に実装する場合には、通常、ボンディングツールで電極14を加熱しながら実装基板の配線部に押圧することが行われる。このときの影響を検査したい場合には、この工程(b)で実装条件より厳しい条件で電極14を加圧、加熱することにより、その影響をより確実に検査することができる。
For example, when a semiconductor chip is mounted on a mounting substrate, the
例えば、参考のために、COG(Chip On Glass)実装の条件とこの工程(b)での条件の一例を以下に記載する。なお、加圧部材20の下降速度と押圧操作の時間は両者とも同じとすることができる。
For example, for reference, an example of conditions for COG (Chip On Glass) mounting and conditions in this step (b) will be described below. It should be noted that both the lowering speed of the
COG 工程(b)
電極14にかかる荷重 30MPa 45MPa
電極14の温度 300℃以下 300〜350℃
この工程(b)での押圧・加熱操作は、1つのチップ領域12あるいは複数のチップ領域12毎に行うことができる。また、この工程(b)で、電極14のバンプ18の上面が平坦化される。
COG step (b)
Load applied to the
Temperature of
The pressing / heating operation in this step (b) can be performed for each
加圧部材20としては、少なくとも圧力の調整、好ましくは圧力と加熱の調整が可能であれば特に限定されないが、例えば実装基板の配線部と半導体チップの電極とを一括して接続するために用いられるボンディングツールを兼用することができる。
(c) ついで、第1プローブ検査と同様に、ウェハをプロービングによって検査する第2プローブ検査を行う(S3)。このプローブ検査によって、上記工程(b)での加圧工程、あるいは加圧・加熱工程によって発生した故障を検出することができる。
The
(C) Next, similarly to the first probe inspection, a second probe inspection for inspecting the wafer by probing is performed (S3). By this probe inspection, it is possible to detect a failure that has occurred in the pressurizing step in the step (b) or the pressurizing / heating step.
本実施の形態の検査方法は、一般的な半導体チップを有する半導体ウェハに適用できるが、以下に述べるタイプの半導体装置を有する半導体ウェハの検査方法にも有用である。 The inspection method of the present embodiment can be applied to a semiconductor wafer having a general semiconductor chip, but is also useful for an inspection method of a semiconductor wafer having a semiconductor device of the type described below.
かかる半導体装置は、図4に示すように、電極14の下方にもMIS(Metal Insulator Semicondctor)トランジスタ30などの半導体素子が形成されている。具体的には、この半導体装置は、半導体基板10に、素子分離絶縁層20が設けられている。素子分離絶縁層20は、STI法、LOCOS法およびセミリセスLOCOS法により形成されることができる。なお、図4には、STI法により形成された素子分離絶縁層20を示す。電極14の下方の領域10Aには、MISトランジスタ30が設けられている。また、電極14の下方より外側の領域10Bにおいても、領域10Aと同様に、MISトランジスタ40が設けられている。MISトランジスタ30は、ゲート絶縁層32と、ゲート絶縁層32の上に設けられたゲート電極34と、半導体層10に設けられた不純物領域36と、を含む。不純物領域36は、ソース領域またはドレイン領域となる。MISトランジスタ40は、MISトランジスタ30と同様の構造を有し、ゲート絶縁層42、ゲート電極44および不純物領域46を含んで構成されている。ゲート電極34,44は、例えばポリシリコン層、あるいはポリサイド層などから構成される。図4では図示しないが、MISトランジスタ30,40は、サイドウォール絶縁層を有することができる。図4中、符号14は、配線層を示す。
In such a semiconductor device, as shown in FIG. 4, a semiconductor element such as a MIS (Metal Insulator Semiconductor)
MISトランジスタ30、40の上方には、MISトランジスタ30、40を覆うように設けられた層間絶縁層50と、層間絶縁層60が順次設けられている。層間絶縁層50および層間絶縁層60は、公知の一般的な材料を用いることができる。層間絶縁層50の上には、所定のパターンを有する配線層52が設けられ、配線層52とMISトランジスタ30の不純物領域36とは、コンタクト層54により電気的に接続されている。
Above the
層間絶縁層60の上には、パッド16が設けられている。パッド16は、配線層52とコンタクト層64により電気的に接続されていることができる。パッド16は、アルミニウムまたは銅等の金属で形成されることができる。半導体装置は、さらに、パッシべーション層70を有することができる。パッシべーション層70には、パッド16の少なくとも一部を露出させる開口72が形成されている。開口72は、パッド16の中央領域のみを露出させるように形成されていてもよい。すなわち、パッシべーション層70は、パッド16の周縁部を覆うように形成されていることができる。パッシべーション層は、例えば、SiO2、SiN、ポリイミド樹脂等で形成されることができる。
A
開口72には、バンプ18が設けられている。すなわち、パッド16の露出面の上に、バンプ18が設けられている。この半導体装置では、バンプ18は、パッシべーション層70上に至るように形成されている。バンプ18は、1層または複数層で形成され、金、ニッケルまたは銅などの金属から形成されることができる。なお、バンプ18の外形は特に限定されるものではないが、矩形(正方形及び長方形を含む)、あるいは円形をなしていてもよい。また、バンプ18の外形は、パッド16よりも小さくてもよい。このとき、バンプ18は、パッド16とオーバーラップする領域内のみに形成されていてもよい。
また、図示していないが、バンプ18の最下層には、バリア層がもうけられていてもよい。バリア層は、パッド16とバンプ18の両者の材料の拡散防止を図るためのものである。バリア層は、1層または複数層で形成することができる。バリア層をスパッタリングによって形成してもよい。さらに、バリア層は、パッド16およびバンプ18の密着性を高める機能をさらに有していてもよい。バリア層は、チタンタングステン(TiW)層を有していてもよい。バリア層が複数層で構成される場合、バリア層の最表面は、バンプ18を析出させる電気めっき給電用の金属層(例えばAu層)であってもよい。
Although not shown, a barrier layer may be provided in the lowermost layer of the
図4に示したような半導体装置では、電極14の下方にMISトランジスタ30が形成されているため、電極14を他の部材に接続する際に、該電極14に圧力と熱が与えられると、電極14の下方にもその影響が与えられることになる。そのため、電極14の下方にMISトランジスタなどの素子が形成されない場合に比べて素子に故障が生じやすい。しかし、本実施の形態の検査方法によれば、工程(b)および(c)を有することにより、半導体チップの実装前にその影響により発生する可能性の高い故障を検出できる。このことは、もちろん、電極14の下方にMISトランジスタが形成されていない場合にも同様である。
In the semiconductor device as shown in FIG. 4, since the
以上の検査方法が行われた後に、公知のダイシング方法などを用いてウェハを切断することにより半導体チップを形成することができる。 After the above inspection method is performed, a semiconductor chip can be formed by cutting the wafer using a known dicing method or the like.
本実施の形態によれば、以下のような作用効果上の特徴を有する。 The present embodiment has the following operational effects.
まず、本実施の形態の検査方法によれば、半導体ウェハの段階で例えば実装時に発生する可能性の高い故障を予め検出できるため、半導体チップのスクリーニングをより確実に行うことができる。その結果、使用に供される半導体チップの故障率を低減することができ、信頼性の高い半導体チップを得ることができる。この特徴は、特に、電極の下方にMISトランジスタなどの素子を形成した半導体ウェハの場合に有利である。 First, according to the inspection method of the present embodiment, it is possible to detect in advance a failure that is likely to occur, for example, at the time of mounting at the stage of a semiconductor wafer. As a result, the failure rate of the semiconductor chip to be used can be reduced, and a highly reliable semiconductor chip can be obtained. This feature is particularly advantageous in the case of a semiconductor wafer in which an element such as a MIS transistor is formed below the electrode.
また、本実施の形態の検査方法によれば、工程(b)において、電極14の上面を押圧、好ましくは押圧および加熱することによって、電極14のバンプ18の上面を平坦化できる。その結果、バンプ18の平坦性がよく、接続信頼性の高い電極14を有する半導体チップを得ることができる。
Further, according to the inspection method of the present embodiment, in step (b), the upper surface of the
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。 In addition, this invention is not limited to embodiment mentioned above, A various deformation | transformation is possible. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same objects and effects). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the invention includes a configuration that achieves the same effect as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.
10 半導体基板、14 電極、16 パッド、18 バンプ、20加圧部材、22 平坦面、30,40 MISトランジスタ。 10 semiconductor substrate, 14 electrodes, 16 pads, 18 bumps, 20 pressure members, 22 flat surface, 30, 40 MIS transistors.
Claims (15)
前記半導体ウェハをプロービングによって検査する第1検査工程と、
実装時に前記電極を押圧する荷重より大きい荷重で、該電極を押圧する工程と、
前記半導体ウェハをプロービングによって検査する第2検査工程と、をこの順番で含む、半導体ウェハの検査方法。 Preparing a semiconductor wafer on which a chip region having electrodes is formed;
A first inspection step of inspecting the semiconductor wafer by probing;
Pressing the electrode with a load larger than the load pressing the electrode during mounting; and
A semiconductor wafer inspection method comprising: a second inspection step for inspecting the semiconductor wafer by probing in this order.
前記押圧する工程において、さらに前記電極を加熱する、半導体ウェハの検査方法。 In claim 1,
A method for inspecting a semiconductor wafer, wherein the electrode is further heated in the pressing step.
前記押圧する工程において、該押圧は、平坦面を有する加圧部材を用いて行われる、半導体ウェハの検査方法。 In claim 1 or 2,
In the pressing step, the pressing is performed using a pressing member having a flat surface.
前記押圧する工程において、前記電極の上面が平坦化される、半導体ウェハの検査方法。 In any one of Claims 1 thru | or 3,
A method for inspecting a semiconductor wafer, wherein the upper surface of the electrode is planarized in the pressing step.
前記押圧する工程において、該押圧はボンディングツールを用いて行われる、半導体ウェハの検査方法。 In any one of Claims 1 thru | or 4,
In the pressing step, the pressing is performed using a bonding tool.
前記電極の下方に半導体素子が形成されている、半導体ウェハの検査方法。 In any one of Claims 1 thru | or 5,
A method for inspecting a semiconductor wafer, wherein a semiconductor element is formed below the electrode.
前記電極は、バンプを有し、
前記半導体素子は、トランジスタである、半導体ウェハの検査方法。 In claim 6,
The electrode has a bump;
The method for inspecting a semiconductor wafer, wherein the semiconductor element is a transistor.
前記半導体ウェハをプロービングによって検査する第1検査工程と、
前記電極を押圧する工程と、
前記半導体ウェハをプロービングによって検査する第2検査工程と、をこの順番で含み、
前記第2検査工程は、前記押圧する工程によって発生した前記半導体素子の故障を検出する工程であり、
前記押圧する工程において、該押圧は、平坦面を有する加圧部材を用いて行われる、半導体ウェハの検査方法。 Preparing a semiconductor wafer on which a chip region having a semiconductor element and an electrode is formed;
A first inspection step of inspecting the semiconductor wafer by probing;
Pressing the electrode;
A second inspection step of inspecting the semiconductor wafer by probing, in this order,
The second inspection process, Ri step der to detect a failure of the semiconductor device generated by said step of pressing,
In the pressing step, the pressing is performed using a pressing member having a flat surface .
前記押圧する工程において、さらに前記電極を加熱する、半導体ウェハの検査方法。 In claim 9,
A method for inspecting a semiconductor wafer, wherein the electrode is further heated in the pressing step.
前記押圧する工程において、前記電極の上面が平坦化される、半導体ウェハの検査方法。 In claim 9 or 10,
A method for inspecting a semiconductor wafer, wherein the upper surface of the electrode is planarized in the pressing step.
前記押圧する工程において、該押圧は、ボンディングツールを用いて行われる、半導体ウェハの検査方法。 In any one of claims 9 to 11,
In the pressing step, the pressing is performed by using a bonding tool.
前記電極の下方に前記半導体素子が形成されている、半導体ウェハの検査方法。 In any one of claims 9 to 12,
A method for inspecting a semiconductor wafer, wherein the semiconductor element is formed below the electrode.
前記電極は、バンプを有し、
前記半導体素子は、トランジスタである、半導体ウェハの検査方法。 In claim 13,
The electrode has a bump;
The method for inspecting a semiconductor wafer, wherein the semiconductor element is a transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008178234A JP4888666B2 (en) | 2008-07-08 | 2008-07-08 | Semiconductor wafer inspection method and semiconductor chip manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008178234A JP4888666B2 (en) | 2008-07-08 | 2008-07-08 | Semiconductor wafer inspection method and semiconductor chip manufacturing method |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005214218A Division JP4178417B2 (en) | 2005-07-25 | 2005-07-25 | Manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008263229A JP2008263229A (en) | 2008-10-30 |
JP4888666B2 true JP4888666B2 (en) | 2012-02-29 |
Family
ID=39985429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008178234A Expired - Fee Related JP4888666B2 (en) | 2008-07-08 | 2008-07-08 | Semiconductor wafer inspection method and semiconductor chip manufacturing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4888666B2 (en) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH087593A (en) * | 1994-06-24 | 1996-01-12 | Mitsubishi Electric Corp | Semiconductor integrated circuit device and manufacture for semiconductor integrated circuit device |
JP3771016B2 (en) * | 1997-10-21 | 2006-04-26 | 松下電器産業株式会社 | Semiconductor device suitable for inspection by wafer batch type probe card, inspection method thereof and probe card |
JP3753023B2 (en) * | 2001-07-05 | 2006-03-08 | 松下電器産業株式会社 | Bumped chip for measuring bonding damage |
JP2003309050A (en) * | 2002-04-17 | 2003-10-31 | Hitachi Ltd | Manufacturing method of semiconductor device |
JP4178417B2 (en) * | 2005-07-25 | 2008-11-12 | セイコーエプソン株式会社 | Manufacturing method of semiconductor device |
-
2008
- 2008-07-08 JP JP2008178234A patent/JP4888666B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008263229A (en) | 2008-10-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5609144B2 (en) | Semiconductor device and through electrode test method | |
US7622309B2 (en) | Mechanical integrity evaluation of low-k devices with bump shear | |
KR101355724B1 (en) | Interposer test structures and methods | |
US7888776B2 (en) | Capacitor-based method for determining and characterizing scribe seal integrity and integrity loss | |
US9646954B2 (en) | Integrated circuit with test circuit | |
TWI229401B (en) | A wafer lever test and bump process and a chip structure with test pad | |
US10186463B2 (en) | Method of filling probe indentations in contact pads | |
TWI534921B (en) | Assessing metal stack integrity in sophisticated semiconductor devices by mechanically stressing die contacts | |
US8742776B2 (en) | Mechanisms for resistivity measurement of bump structures | |
JP4372785B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
JP4178417B2 (en) | Manufacturing method of semiconductor device | |
JPH07193108A (en) | Semiconductor chip and its crack detecting method | |
JP4888666B2 (en) | Semiconductor wafer inspection method and semiconductor chip manufacturing method | |
JP5732493B2 (en) | Semiconductor device | |
JP2008028274A (en) | Manufacturing method for semiconductor device | |
JPS62261139A (en) | Semiconductor device | |
JP3715488B2 (en) | Semiconductor device for evaluation | |
JPH0439950A (en) | Semiconductor device | |
TW201307860A (en) | Method for bonding chips having double-sided electrical connections with an instant test | |
JP4877465B2 (en) | Semiconductor device, semiconductor device inspection method, semiconductor wafer | |
TW563220B (en) | Method for picking defected dielectric in semiconductor device | |
JPH04130643A (en) | Semiconductor device | |
JPS63239853A (en) | Semiconductor device | |
JPH03288458A (en) | Manufacture of integrated circuit wafer provided with bump | |
JP2001135784A (en) | Semiconductor chip |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080805 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080805 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110105 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110303 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111116 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111129 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141222 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |