JPH07193108A - Semiconductor chip and its crack detecting method - Google Patents
Semiconductor chip and its crack detecting methodInfo
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- JPH07193108A JPH07193108A JP32946093A JP32946093A JPH07193108A JP H07193108 A JPH07193108 A JP H07193108A JP 32946093 A JP32946093 A JP 32946093A JP 32946093 A JP32946093 A JP 32946093A JP H07193108 A JPH07193108 A JP H07193108A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体チップ及びそ
のクラック検出方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip and a crack detecting method therefor.
【０００２】[0002]
【従来の技術】従来のスクライブラインを有する半導体
チップはウエハ上に配設されており、半導体チップの構
成の一例を図４に示す。従来の構成によれば、ウエハ３
２上にスクライブライン３１を設け、かつ複数の半導体
チップ３０を設けてある。そして、半導体チップ３０は
ウエハ３２上に島状の導電層３４と絶縁膜３６を設けて
ある。この島状の導電層３４は、スクライブライン３１
の近傍に設けてあり、この場合、導電層３４はダイシン
グによってウエハを切断したとき半導体チップ３０に発
生するクラックを抑制する。2. Description of the Related Art A semiconductor chip having a conventional scribe line is arranged on a wafer, and an example of the structure of the semiconductor chip is shown in FIG. According to the conventional configuration, the wafer 3
A scribe line 31 is provided on the upper surface 2 and a plurality of semiconductor chips 30 are provided. The semiconductor chip 30 has an island-shaped conductive layer 34 and an insulating film 36 provided on a wafer 32. The island-shaped conductive layer 34 is formed on the scribe line 31.
In this case, the conductive layer 34 suppresses cracks generated in the semiconductor chip 30 when the wafer is cut by dicing.
【０００３】一般に、ダイシングソーを用いて機械的に
ウエハを切断して複数の半導体チップに分離しようとす
る場合、半導体チップに形成された絶縁膜３６やパッシ
ベーション膜（図示せず）にクラックが生ずることは避
けられない。極端な場合、ウエハに発生したクラックに
よって半導体チップの内部に形成されている半導体素子
や配線チップが破壊されて半導体チップ自体が使用でき
なくなる。Generally, when a wafer is mechanically cut using a dicing saw to separate it into a plurality of semiconductor chips, cracks occur in the insulating film 36 and the passivation film (not shown) formed on the semiconductor chips. It is inevitable. In an extreme case, the semiconductor element or the wiring chip formed inside the semiconductor chip is destroyed by the crack generated in the wafer, and the semiconductor chip itself cannot be used.
【０００４】また、ダイシングによって発生した半導体
チップのクラックを判別する方法として従来は、目視や
光学顕微鏡を用いて観察して半導体チップの良否判定を
行っていた。Further, as a method for discriminating a crack of a semiconductor chip generated by dicing, conventionally, the quality of the semiconductor chip is determined by visual observation or using an optical microscope.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、従来
は、ダイシング時に発生した半導体チップ中の絶縁膜３
６やパッシベーション膜のクラックの発生状況を観察す
る目視や光学顕微鏡による方法では、以下に述べるよう
な問題点があった。 （１）目視による良否判定は個人差が生じ、かつクラッ
クの不良箇所を見落とすことがある。 （２）光学顕微鏡による方法では、クラックの定性的な
測定はできるが定量的な測定ができない。 （３）製品の良否判定に時間がかかる。However, conventionally, the insulating film 3 in the semiconductor chip generated during dicing has been conventionally used.
6 and the method of observing the occurrence of cracks in the passivation film by visual inspection or an optical microscope had the following problems. (1) There are individual differences in the quality judgment by visual inspection, and a defective portion of a crack may be overlooked. (2) Cracks can be qualitatively measured but not quantitatively by the method using an optical microscope. (3) It takes time to judge the quality of the product.
【０００６】この発明は、上述した点に鑑みなされたも
のであり、従ってこの発明の目的は、半導体基板上の絶
縁膜及びパッシべーション膜のクラックを短時間で精度
良く検出できる半導体チップ及びクラック検出方法を提
供することにある。The present invention has been made in view of the above points. Therefore, an object of the present invention is to provide a semiconductor chip and a crack capable of accurately detecting a crack in an insulating film and a passivation film on a semiconductor substrate in a short time. It is to provide a detection method.
【０００７】[0007]
【課題を解決するための手段】この目的の達成を図るた
め、この発明の半導体チップによれば、半導体チップの
それぞれの外周縁の近傍領域であって該外周縁のほぼ全
周に沿い、かつ２つの配線パッド間を電気的に結合する
導電層を具えたことを特徴とする。In order to achieve this object, according to the semiconductor chip of the present invention, a region in the vicinity of each outer peripheral edge of the semiconductor chip and along substantially the entire outer peripheral edge, and It is characterized by comprising a conductive layer for electrically coupling the two wiring pads.
【０００８】また、この発明の実施に当たり、好ましく
は、前記導電層は、前記半導体チップを構成する基板の
表面に直交する断面内において屈曲した形状を有する一
層構造とするのが良い。Further, in carrying out the present invention, it is preferable that the conductive layer has a single-layer structure having a bent shape in a cross section orthogonal to the surface of the substrate forming the semiconductor chip.
【０００９】また、この発明の実施に当たり、好ましく
は、前記導電層は、前記半導体チップを構成する基板の
表面に直交する断面内において絶縁層を挟む二層構造と
し、該二層構造の上側層と下側層は電気的に結合されて
いるのが良い。Further, in carrying out the present invention, preferably, the conductive layer has a two-layer structure sandwiching an insulating layer in a cross section orthogonal to a surface of a substrate forming the semiconductor chip, and an upper layer of the two-layer structure. And the lower layer is preferably electrically coupled.
【００１０】また、この発明の半導体チップのクラック
を検出する方法として、ウエハに形成された複数の半導
体チップの外周縁の近傍領域であってこの外周縁のほぼ
全周に沿って二つの配線パッド間を電気的に結合する導
電層を設ける。そして、このウエハをダイシングした
後、前記導電層を電気的にモニタすることを特徴とす
る。As a method for detecting cracks in a semiconductor chip according to the present invention, two wiring pads are formed in a region near the outer peripheral edge of a plurality of semiconductor chips formed on a wafer and along substantially the entire outer peripheral edge. A conductive layer that electrically couples the layers is provided. Then, after dicing this wafer, the conductive layer is electrically monitored.
【００１１】[0011]
【作用】この発明の半導体チップによれば、半導体チッ
プの外周縁の近傍領域にこの外周縁のほぼ全周に沿って
二つの配線パッド間を電気的に結合する導電層を具えて
ある。このため、ダイシングによってウエハを切断した
とき半導体チップにクラックが発生すると導電層は切断
または亀裂を生じるので、導電層の抵抗の変化を電気的
にモニタできる。According to the semiconductor chip of the present invention, a conductive layer is provided in the region near the outer peripheral edge of the semiconductor chip to electrically couple the two wiring pads along substantially the entire outer peripheral edge. Therefore, when a semiconductor chip is cracked when the wafer is cut by dicing, the conductive layer is cut or cracked, so that the change in resistance of the conductive layer can be electrically monitored.
【００１２】また、この発明の半導体チップに発生した
クラックを検出する方法として、ウエハに形成された複
数の半導体チップの外周縁の近傍領域にこの外周縁のほ
ぼ全周にそって二つの配線パッド間を電気的に結合する
導電層を設けてある。そして、ウエハをダイシングした
後、導電層を電気的にモニタする。このようにしておけ
ば、ダイシングによって発生した導電層のクラック状況
（例えば亀裂または切断した状況）は導電層の抵抗の変
化となって現れるので、二つの配線パッド間を電気的に
モニタすることによって抵抗の変化量として読み取るこ
とができる。Further, as a method of detecting a crack generated in a semiconductor chip of the present invention, two wiring pads are provided in a region near the outer peripheral edges of a plurality of semiconductor chips formed on a wafer along substantially the entire outer peripheral edge. A conductive layer is provided to electrically couple the two. Then, after dicing the wafer, the conductive layer is electrically monitored. By doing so, the cracked state (for example, cracked or cut state) of the conductive layer generated by dicing appears as a change in the resistance of the conductive layer. Therefore, by electrically monitoring between the two wiring pads, It can be read as the amount of change in resistance.
【００１３】[0013]
【実施例】以下、図面を参照して、この発明の半導体チ
ップの実施例について説明する。しかしながら、各図
は、この発明が理解できる程度に各構成成分、大きさ及
び配置関係を概略的に示してあるにすぎない。なお、こ
の発明では、ガリウム・ヒ素（ＧａＡｓ）集積回路を例
にとって説明する。Embodiments of the semiconductor chip of the present invention will be described below with reference to the drawings. However, each drawing merely schematically shows each component, size and arrangement relationship to the extent that the present invention can be understood. In the present invention, a gallium arsenide (GaAs) integrated circuit will be described as an example.
【００１４】図１は、ウエハにスクライブラインを有す
る複数の半導体チップを構成したときの部分平面図であ
る。この発明の実施例では、ウエハ１２にスクライブラ
イン２８と複数の半導体チップ１０を設けてある。そし
て、半導体チップ１０は、外周縁の近傍領域にほぼ全周
に沿って導電層１４を設けてある。また、この導電層１
４は、半導体チップ１０の内部に設けられた配線パッド
２２、２４と電気的に結合している。なお、図１では、
一つの半導体チップ１０のみを用いて各構成部品の説明
をしたがその他の半導体チップも同様の構成になってい
る。FIG. 1 is a partial plan view when a plurality of semiconductor chips having scribe lines are formed on a wafer. In the embodiment of the present invention, the scribe line 28 and the plurality of semiconductor chips 10 are provided on the wafer 12. The semiconductor chip 10 is provided with the conductive layer 14 in the region near the outer peripheral edge along substantially the entire circumference. In addition, this conductive layer 1
4 is electrically coupled to the wiring pads 22 and 24 provided inside the semiconductor chip 10. In addition, in FIG.
Although each component has been described using only one semiconductor chip 10, other semiconductor chips have the same configuration.
【００１５】１．第１実施例 図２の（Ａ）及び（Ｂ）は、この発明の第１実施例の半
導体チップを説明するための透視平面図及びＡ−Ａ線に
沿って切断したときの断面図である。1. First Embodiment FIGS. 2A and 2B are a perspective plan view for explaining a semiconductor chip according to a first embodiment of the present invention and a sectional view taken along the line AA. .
【００１６】この第１実施例の半導体チップの構成によ
れば、ウエハ１２として、例えばＧａＡｓ基板を用い
る。このウエハ１２上に複数の半導体チップ１０を具え
ている。According to the structure of the semiconductor chip of the first embodiment, for example, a GaAs substrate is used as the wafer 12. A plurality of semiconductor chips 10 are provided on this wafer 12.
【００１７】また、半導体チップ１０は、外周縁の近傍
領域に絶縁膜１６（以下、層間絶縁膜という。）と導電
層１４、１８を設け、層間絶縁膜１６を挟んで二層構造
を有する導電層１４、１８が設けてある。ここでは、層
間絶縁膜１６の下側層として設けられた導電層１４を第
１導電層と称し、上側層として設けた導電層１８を第２
導電層と称する。なお、層間絶縁膜１６の材料を例え
ば、ＳｉＮ膜或いはＳｉＯ2 膜とし、また、第１及び第
２導電層１４、１８の材料を例えば金（Ａｕ）とする。Further, the semiconductor chip 10 is provided with an insulating film 16 (hereinafter referred to as an interlayer insulating film) and conductive layers 14 and 18 in a region near the outer peripheral edge, and a conductive film having a two-layer structure with the interlayer insulating film 16 sandwiched therebetween. Layers 14 and 18 are provided. Here, the conductive layer 14 provided as a lower layer of the interlayer insulating film 16 is referred to as a first conductive layer, and the conductive layer 18 provided as an upper layer is referred to as a second conductive layer.
It is called a conductive layer. The material of the interlayer insulating film 16 is, for example, a SiN film or a SiO 2 film, and the material of the first and second conductive layers 14 and 18 is, for example, gold (Au).
【００１８】また、層間絶縁層１６には、二つのコンタ
クトホール２６ａ，２６ｂが設けられており、ひとつの
コンタクトホール２６ａを介して第１導電層１４と第２
導電層１８とが電気的に結合され、もう一つのコンタク
トホール２６ｂを介して第１導電層１４と第１配線パッ
ド２２とが結合されている。また、第２導電層１８は、
第２配線パッド２４に接続されている。Further, the interlayer insulating layer 16 is provided with two contact holes 26a and 26b, and the first conductive layer 14 and the second conductive layer 14 are provided through one contact hole 26a.
The conductive layer 18 is electrically coupled, and the first conductive layer 14 and the first wiring pad 22 are coupled via another contact hole 26b. In addition, the second conductive layer 18 is
It is connected to the second wiring pad 24.
【００１９】また、第１配線パッド２２と第２配線パッ
ド２４間は、層間絶縁膜１６を介して絶縁されている。
更に、第１及び第２導電層１４、１８は、層間絶縁膜１
６を挟んで絶縁されており、丁度、第２配線パッド２４
から出発した第２導電層１８の経路はコントクトホール
２６ａを経由して第１導電層１４を経由し、更に、コン
タクトホール２６ｂを経由して第１配線パッド２２に達
するように形成されている。Further, the first wiring pad 22 and the second wiring pad 24 are insulated by the interlayer insulating film 16.
Further, the first and second conductive layers 14 and 18 are the interlayer insulating film 1
It is insulated by sandwiching 6 and is just the second wiring pad 24.
The path of the second conductive layer 18 that starts from is formed so as to pass through the contact hole 26a, the first conductive layer 14, and the contact hole 26b to reach the first wiring pad 22. .
【００２０】更に、半導体チップ１０の上面には、第２
導電層１８、配線パッド２２、２４及び層間絶縁膜１６
を保護するためのパッシベーション膜２０を具えてい
る。Further, on the upper surface of the semiconductor chip 10, the second
Conductive layer 18, wiring pads 22, 24 and interlayer insulating film 16
It has a passivation film 20 for protecting the.
【００２１】２．第２実施例 図３の（Ａ）及び（Ｂ）は、この発明の第２実施例の半
導体チップ構造を説明するための透視平面図及び断面図
である。なお、図３の（Ａ）の透視平面図には、一部を
斜線で表しているがこの斜線は断面を表すものではな
く、図面をわかりやすくするために描いたものである。2. Second Embodiment FIGS. 3A and 3B are a perspective plan view and a sectional view for explaining a semiconductor chip structure of a second embodiment of the present invention. In addition, in the perspective plan view of FIG. 3A, a part is represented by diagonal lines, but this diagonal line does not represent a cross section, but is drawn for easy understanding of the drawing.
【００２２】この発明の第２実施例の半導体チップの構
造は、ＧａＡｓ基板１２上に第１導電層１４を島状に具
えている。なお、第２実施例においても、この第１導電
層１４は、半導体チップの外周縁の近傍領域に設けてあ
る。The structure of the semiconductor chip of the second embodiment of the present invention comprises the first conductive layer 14 in the shape of an island on the GaAs substrate 12. Also in the second embodiment, the first conductive layer 14 is provided in the region near the outer peripheral edge of the semiconductor chip.
【００２３】更に、第１導電層１４上に複数のコンタク
トホールを有する層間絶縁膜１６を設ける。また、この
層間絶縁膜１６上に部分的に第２導電層１８が設けてあ
り、第１導電層１４と第２導電層１８とはそれぞれコン
タクトホール２６を介して屈曲した形状を有する一層構
造を形成している。そして、第２導電層１８間どうしの
離間部分は、層間絶縁膜１６によってそれぞれ絶縁され
ている。Further, an interlayer insulating film 16 having a plurality of contact holes is provided on the first conductive layer 14. Further, the second conductive layer 18 is partially provided on the interlayer insulating film 16, and the first conductive layer 14 and the second conductive layer 18 each have a single-layer structure having a bent shape via the contact hole 26. Is forming. The separated portions between the second conductive layers 18 are insulated by the interlayer insulating film 16.
【００２４】また、一つの第２導電層１８ａの部分は、
第１配線パッド２２に結合されており、もう一つの第２
導電層１８ｂの部分は、第２配線パッド２４に結合され
ている。また、第１配線パッド２２及び第２配線パッド
２４との間は、層間絶縁膜１６によって絶縁されてい
る。したがって、第１配線パッド２２から出発した第２
導電層１８及び第１導電層１４の経路は、第１及び第２
導電層を屈曲して最後の第２導電層１８ｂに達して第２
配線パッド２４に至る。The portion of one second conductive layer 18a is
The second wiring pad 22 coupled to the first wiring pad 22
The portion of the conductive layer 18b is coupled to the second wiring pad 24. The first wiring pad 22 and the second wiring pad 24 are insulated by the interlayer insulating film 16. Therefore, the second wiring starting from the first wiring pad 22
The paths of the conductive layer 18 and the first conductive layer 14 are the first and the second.
The conductive layer is bent to reach the final second conductive layer 18b
It reaches the wiring pad 24.
【００２５】次に、一例として上述した第１実施例の半
導体チップを用いてダイシングした後のクラック検出方
法について説明する。Next, as an example, a crack detecting method after dicing using the semiconductor chip of the first embodiment described above will be described.
【００２６】ウエハ（ＧａＡｓ基板）１２をスクライブ
ライン２８に沿ってダイシングしたとき、半導体チップ
１０周囲にクラックが発生した場合、半導体チップ１０
のパッシべージョン膜２０、第１及び第２導電層１４、
１８、層間絶縁膜１６及びＧａＡｓ基板１２にクラック
が伝搬する場合がある。When a crack is generated around the semiconductor chip 10 when the wafer (GaAs substrate) 12 is diced along the scribe line 28, the semiconductor chip 10
Passivation film 20, first and second conductive layers 14,
18, cracks may propagate to the interlayer insulating film 16 and the GaAs substrate 12.
【００２７】このクラックにより、第１及び第２導電層
１４、１８が、切断されるか又は亀裂を生じる結果、第
１及び第２導電層１４、１８の抵抗が当初の抵抗に比べ
て大きくなる。従って、第１配線パッド２２と第２配線
パッド２４間をプローブを用いて導電層の抵抗値として
電気的に測定することができる。このようにパッシベー
ション膜２０及び層間絶縁膜１６に発生するクラックの
発生状況を抵抗の変化に変換して測定できるので、半導
体チップの良否判定は簡単に、かつ短時間で精度よく行
うとができる。なお、この発明の第１及び第２実施例で
は、半導体チップの外周縁の近傍領域に導電層を設けて
あるので、第１及び第２導電層が従来と同様にダイシン
グ時の半導体チップに生じるクラックを抑制する役目も
する。Due to the cracks, the first and second conductive layers 14 and 18 are cut or cracked, so that the resistance of the first and second conductive layers 14 and 18 becomes larger than the initial resistance. . Therefore, the area between the first wiring pad 22 and the second wiring pad 24 can be electrically measured as the resistance value of the conductive layer using a probe. As described above, since the crack generation state generated in the passivation film 20 and the interlayer insulating film 16 can be converted into a change in resistance and measured, the quality of the semiconductor chip can be determined easily and accurately in a short time. In the first and second embodiments of the present invention, since the conductive layer is provided in the region near the outer peripheral edge of the semiconductor chip, the first and second conductive layers are formed on the semiconductor chip during dicing as in the conventional case. It also serves to suppress cracks.
【００２８】[0028]
【発明の効果】上述した説明からも明らかなように、こ
の発明の構成によれば、半導体チップの外周縁の近傍領
域にほぼ外周縁の全周にそって導電層を設けてある。ま
た、この導電層は、二つの配線パッドにそれぞれ電気的
に結合されている。このため、ダイシングによって半導
体チップに発生したクラックは、導電層の抵抗の変化量
を導通チエックという形で電気的にモニタできる。した
がって、従来に比べて瞬時に精度良く半導体チップの良
否判定がモニタできる。従って、半導体チップのクラッ
ク検出に要する検査時間が大幅に短縮される。また、電
気抵抗を定量的に測定できるので、測定精度も向上す
る。また、ウエハ上の半導体チップの外周縁の近傍領域
に導電層を設けてあるので、ダイシングの際の半導体チ
ップのクラックを抑制できるという利点もある。As is apparent from the above description, according to the structure of the present invention, the conductive layer is provided in the region near the outer peripheral edge of the semiconductor chip along substantially the entire outer peripheral edge. Further, the conductive layer is electrically coupled to the two wiring pads, respectively. Therefore, the crack generated in the semiconductor chip by dicing can be electrically monitored by the amount of change in resistance of the conductive layer in the form of conduction check. Therefore, the quality judgment of the semiconductor chip can be monitored instantly and accurately as compared with the conventional case. Therefore, the inspection time required for detecting cracks in the semiconductor chip is significantly reduced. Moreover, since the electric resistance can be quantitatively measured, the measurement accuracy is also improved. Further, since the conductive layer is provided on the wafer in the region near the outer peripheral edge of the semiconductor chip, there is also an advantage that cracks in the semiconductor chip during dicing can be suppressed.
【図１】この発明のウエハ及び半導体チップの構造を説
明するための概略構成図である。FIG. 1 is a schematic configuration diagram for explaining a structure of a wafer and a semiconductor chip of the present invention.
【図２】（Ａ）及び（Ｂ）は、この発明の第１実施例の
半導体チップの構造を説明するための透視平面図及び断
面図である。2A and 2B are a perspective plan view and a cross-sectional view for explaining the structure of the semiconductor chip of the first embodiment of the present invention.
【図３】（Ａ）及び（Ｂ）は、この発明の第２実施例の
半導体チップの構造を説明するための透視平面図及び断
面図である。3A and 3B are a perspective plan view and a sectional view for explaining the structure of the semiconductor chip of the second embodiment of the present invention.
【図４】（Ａ）及び（Ｂ）は、従来の半導体チップの構
造を説明するために供する図である。4A and 4B are views provided for explaining the structure of a conventional semiconductor chip.
１０：半導体チップ １２：ウエハ（ＧａＡｓ基板） １４：第１導電層 １６：絶縁膜（層間絶縁膜） １８：第２導電層 ２０：パッシベーション膜 ２２：第１配線パッド ２４：第２配線パッド ２６ａ、２６ｂ：コンタクトホール ２８：スクライブライン 10: semiconductor chip 12: wafer (GaAs substrate) 14: first conductive layer 16: insulating film (interlayer insulating film) 18: second conductive layer 20: passivation film 22: first wiring pad 24: second wiring pad 26a, 26b: Contact hole 28: Scribe line
Claims (4)
領域であって該外周縁のほぼ全周に沿い、かつ２つの配
線パッド間を電気的に結合する導電層を具えたことを特
徴とする半導体チップ。1. A semiconductor chip is provided with a conductive layer which is a region near each outer peripheral edge of the semiconductor chip and extends along substantially the entire outer peripheral edge of the semiconductor chip and electrically couples two wiring pads. Semiconductor chip.
て、 前記導電層は、前記半導体チップを構成する基板の表面
に直交する断面内において屈曲した形状を有する一層構
造としたことを特徴とする半導体チップ。2. The semiconductor chip according to claim 1, wherein the conductive layer has a single-layer structure having a bent shape in a cross section orthogonal to a surface of a substrate forming the semiconductor chip. Chips.
て、 前記導電層は、前記半導体チップを構成する基板の表面
に直交する断面内において絶縁層を挟む二層構造とし、
該二層構造の上側層と下側層は電気的に結合されている
ことを特徴とする半導体チップ。3. The semiconductor chip according to claim 1, wherein the conductive layer has a two-layer structure in which an insulating layer is sandwiched in a cross section orthogonal to a surface of a substrate forming the semiconductor chip,
A semiconductor chip, wherein an upper layer and a lower layer of the two-layer structure are electrically coupled.
の外周縁の近傍領域であって該外周縁のほぼ全周に沿っ
て二つの配線パッド間を電気的に結合する導電層を設
け、前記ウエハをダイシングした後、前記導電層を電気
的にモニタすることを特徴とするクラック検出方法。4. A conductive layer for electrically coupling between two wiring pads is provided in a region near an outer peripheral edge of a plurality of semiconductor chips formed on a wafer and along substantially the entire outer peripheral edge, A method for detecting cracks, which comprises electrically monitoring the conductive layer after dicing the wafer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32946093A JPH07193108A (en) | 1993-12-27 | 1993-12-27 | Semiconductor chip and its crack detecting method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32946093A JPH07193108A (en) | 1993-12-27 | 1993-12-27 | Semiconductor chip and its crack detecting method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193108A true JPH07193108A (en) | 1995-07-28 |
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ID=18221628
Family Applications (1)
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|---|---|---|---|
| JP32946093A Withdrawn JPH07193108A (en) | 1993-12-27 | 1993-12-27 | Semiconductor chip and its crack detecting method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07193108A (en) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279054A (en) * | 2000-05-08 | 2006-10-12 | Canon Inc | Semiconductor device |
| JP2007305739A (en) * | 2006-05-10 | 2007-11-22 | Nec Electronics Corp | Semiconductor device |
| JP2008021864A (en) * | 2006-07-13 | 2008-01-31 | Nec Electronics Corp | Semiconductor device |
| US7622737B2 (en) | 2007-07-11 | 2009-11-24 | International Business Machines Corporation | Test structures for electrically detecting back end of the line failures and methods of making and using the same |
| US7700944B2 (en) | 2004-03-26 | 2010-04-20 | Nec Electronics Corporation | Semiconductor wafer, semiconductor chip, and semiconductor chip inspection method |
| US8497695B2 (en) | 2006-07-07 | 2013-07-30 | Sharp Kabushiki Kaisha | Semiconductor device with fault detection function |
| JP2016090578A (en) * | 2014-10-30 | 2016-05-23 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | Edge defect inspection |
| KR20160097437A (en) * | 2015-02-06 | 2016-08-18 | 삼성디스플레이 주식회사 | Display device |
| JP2016219570A (en) * | 2015-05-19 | 2016-12-22 | ラピスセミコンダクタ株式会社 | Semiconductor device |
| KR20170042206A (en) * | 2015-10-08 | 2017-04-18 | 삼성전자주식회사 | A semiconductor chip having a defect detection circuit |
| US9847301B2 (en) | 2016-03-02 | 2017-12-19 | Toshiba Memory Corporation | Semiconductor device |
| EP3425664A1 (en) * | 2017-07-07 | 2019-01-09 | Nxp B.V. | Integrated circuit with a seal ring |
| CN111579601A (en) * | 2020-05-29 | 2020-08-25 | 无锡睿勤科技有限公司 | Crack detection method |
-
1993
- 1993-12-27 JP JP32946093A patent/JPH07193108A/en not_active Withdrawn
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279054A (en) * | 2000-05-08 | 2006-10-12 | Canon Inc | Semiconductor device |
| JP4621161B2 (en) * | 2000-05-08 | 2011-01-26 | キヤノン株式会社 | Semiconductor device |
| US7700944B2 (en) | 2004-03-26 | 2010-04-20 | Nec Electronics Corporation | Semiconductor wafer, semiconductor chip, and semiconductor chip inspection method |
| JP2007305739A (en) * | 2006-05-10 | 2007-11-22 | Nec Electronics Corp | Semiconductor device |
| US8497695B2 (en) | 2006-07-07 | 2013-07-30 | Sharp Kabushiki Kaisha | Semiconductor device with fault detection function |
| JP2008021864A (en) * | 2006-07-13 | 2008-01-31 | Nec Electronics Corp | Semiconductor device |
| US7683627B2 (en) | 2006-07-13 | 2010-03-23 | Nec Electronics Corporation | Semiconductor device having a function of detection breakages on a periphery thereof |
| US7622737B2 (en) | 2007-07-11 | 2009-11-24 | International Business Machines Corporation | Test structures for electrically detecting back end of the line failures and methods of making and using the same |
| JP2016090578A (en) * | 2014-10-30 | 2016-05-23 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | Edge defect inspection |
| US9658279B2 (en) | 2014-10-30 | 2017-05-23 | Infineon Technologies Ag | Contactless damage inspection of perimeter region of semiconductor device |
| KR20160097437A (en) * | 2015-02-06 | 2016-08-18 | 삼성디스플레이 주식회사 | Display device |
| US11138914B2 (en) | 2015-02-06 | 2021-10-05 | Samsung Display Co., Ltd. | Display device including a crack sensing line |
| US11682326B2 (en) | 2015-02-06 | 2023-06-20 | Samsung Display Co., Ltd. | Display device including data line extending portions |
| KR20220016512A (en) * | 2015-02-06 | 2022-02-09 | 삼성디스플레이 주식회사 | Display device |
| JP2016219570A (en) * | 2015-05-19 | 2016-12-22 | ラピスセミコンダクタ株式会社 | Semiconductor device |
| KR20170042206A (en) * | 2015-10-08 | 2017-04-18 | 삼성전자주식회사 | A semiconductor chip having a defect detection circuit |
| US9847301B2 (en) | 2016-03-02 | 2017-12-19 | Toshiba Memory Corporation | Semiconductor device |
| US10613136B2 (en) | 2017-07-07 | 2020-04-07 | Nxp B.V. | Apparatus comprising a semiconductor arrangement |
| EP3425664A1 (en) * | 2017-07-07 | 2019-01-09 | Nxp B.V. | Integrated circuit with a seal ring |
| CN111579601A (en) * | 2020-05-29 | 2020-08-25 | 无锡睿勤科技有限公司 | Crack detection method |
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