JP4888276B2

JP4888276B2 - Semiconductor wafer equipment

Info

Publication number: JP4888276B2
Application number: JP2007208497A
Authority: JP
Inventors: 利夫田中
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2007-08-09
Filing date: 2007-08-09
Publication date: 2012-02-29
Anticipated expiration: 2027-08-09
Also published as: JP2009040639A

Description

この発明は、ウエハプロセス工程中に発生する半導体ウエハの割れを防止することを目的としたウエハ貼り合わせ技術を応用した半導体ウエハ装置に関するものである。 The present invention relates to a semiconductor wafer device to which a wafer bonding technique for the purpose of preventing cracking of a semiconductor wafer that occurs during a wafer process is applied.

半導体結晶は、原子間結合力の弱い結晶方位がある。特に、ＧａＡｓ、ＩｎＰ等のIII-Ｖ族化合物半導体は＜１１０＞方向に対して結合力が弱く、＜１１０＞方向に非常に割れ易い特徴を持っている。半導体レーザでは、この＜１１０＞方向への割れ易さを利用してヘキ開共振器端面を形成している。しかしながら、この＜１１０＞方向へのヘキ開性の為、ウエハプロセス中に半導体ウエハが割れてしまい歩留まりを低下させるという大きな問題があった。以下、半導体ウエハの割れについて説明する。 A semiconductor crystal has a crystal orientation with weak interatomic bonding force. In particular, III-V group compound semiconductors such as GaAs and InP have a weak bonding force with respect to the <110> direction and are very easily cracked in the <110> direction. In the semiconductor laser, the cleaved resonator end face is formed by utilizing the ease of cracking in the <110> direction. However, due to the cleavage property in the <110> direction, there has been a serious problem that the semiconductor wafer is cracked during the wafer process and the yield is lowered. Hereinafter, cracking of the semiconductor wafer will be described.

図５は従来のＧａＡｓウエハからなる半導体ウエハの斜視図である。半導体ウエハ９表面は（１００）面であり、マスクパターンを合わせる為のオリフラ９ａが形成されている。このオリフラ９ａは、結晶の＜１１０＞方向に形成されている。ＧａＡｓ結晶の場合、上述の様に＜１１０＞方向に非常に割れ易い。ここで、半導体ウエハ９周辺にわずかなカケやキズ等のマイクロクラック４がある場合がある。かかる場合、半導体ウエハ９にかかる応力がマイクロクラック４の部分に集中する。この応力が所定以上の大きさになると、マイクロクラック４を起点として＜１１０＞方向にひび割れ１０が進む。そして、ついには、半導体ウエハ９が割れてしまう場合がある。 FIG. 5 is a perspective view of a conventional semiconductor wafer made of a GaAs wafer. The surface of the semiconductor wafer 9 is a (100) plane, and an orientation flat 9a for aligning the mask pattern is formed. The orientation flat 9a is formed in the <110> direction of the crystal. In the case of GaAs crystal, it is very easy to break in the <110> direction as described above. Here, there are cases where there are microcracks 4 such as slight scratches and scratches around the semiconductor wafer 9. In such a case, the stress applied to the semiconductor wafer 9 is concentrated on the microcrack 4 portion. When this stress becomes a predetermined magnitude or more, the crack 10 advances in the <110> direction starting from the microcrack 4. Finally, the semiconductor wafer 9 may be broken.

また、エピタキシャルウエハの場合は、ＧａＡｓ基板とエピタキシャル層とのわずかな格子不整合により発生するクロスハッチパターン等の格子欠陥５がある。ここで、クロスハッチパターンは、エピタキシャル層内で＜１１０＞方向に平行及び直交方向に線上に走るものである。このクロスハッチパターンは、特にウエハ周辺に発生しやすい。そして、マイクロクラック４の場合と同様に半導体ウエハ９にかかる応力が結晶欠陥５の部分に集中する。この応力が所定以上の大きさになると、結晶欠陥５を起点にして＜１１０＞方向にひび割れ１１が進む。そして、ついには半導体ウエハ９が割れてしまう場合がある。 In the case of an epitaxial wafer, there is a lattice defect 5 such as a cross hatch pattern generated by a slight lattice mismatch between the GaAs substrate and the epitaxial layer. Here, the cross-hatch pattern runs on a line parallel to and orthogonal to the <110> direction in the epitaxial layer. This cross hatch pattern is particularly likely to occur around the wafer. As in the case of the microcrack 4, the stress applied to the semiconductor wafer 9 is concentrated on the crystal defect 5 portion. When this stress exceeds a predetermined level, the crack 11 advances in the <110> direction starting from the crystal defect 5. Finally, the semiconductor wafer 9 may break.

上述の半導体ウエハ９にかかる応力は種々の要因がある。例えば、エピタキシャルウエハでは、基板とエピタキシャル層との格子不整合や熱膨張係数の違い等がある。これにより、半導体ウエハ９そのものに常に大きな応力がかかっている。また、ウエハプロセス中の拡散や熱処理等による熱的応力や、ＳｉＯ_２、ＳｉＮ膜等の成膜や電極メタル等によっても半導体ウエハ９に大きな応力がかかっている。さらに、ウエハ搬送時やピンセットでのウエハハンドリング時の外部応力によるもの等の場合には瞬間的に大きな応力がかかる。これらの半導体ウエハ９にかかる応力は、マイクロクラック４あるいは結晶欠陥５等、結晶の弱い部分に集中する。そして、結晶の割れ易い＜１１０＞方向にひび割れが進む。そして、ついには半導体ウエハ９が割れてしまう場合がある。 The stress applied to the semiconductor wafer 9 described above has various factors. For example, an epitaxial wafer has lattice mismatch between the substrate and the epitaxial layer, a difference in thermal expansion coefficient, and the like. Thereby, a large stress is always applied to the semiconductor wafer 9 itself. Further, a large stress is applied to the semiconductor wafer 9 due to thermal stress due to diffusion or heat treatment during the wafer process, film formation of an SiO ₂ film, SiN film, or the like, or electrode metal. Furthermore, a large stress is instantaneously applied in the case of an external stress at the time of wafer transfer or wafer handling with tweezers. The stress applied to these semiconductor wafers 9 is concentrated on weak parts of the crystal such as the microcracks 4 or the crystal defects 5. And the crack progresses in the <110> direction where the crystal is easily broken. Finally, the semiconductor wafer 9 may break.

そこで、半導体ウエハの割れを防止するため、二枚の半導体ウエハを互いに貼り合わせ、双方の半導体ウエハの割れ易い＜１１０＞方向からなるヘキ開方向をずらした半導体ウエハ装置が提案されている。半導体ウエハの一方のひび割れの進行を半導体ウエハの他方が阻止する構成である（例えば、特許文献１参照）。 Therefore, in order to prevent the semiconductor wafer from cracking, a semiconductor wafer device has been proposed in which two semiconductor wafers are bonded to each other and the opening direction of the <110> direction in which both semiconductor wafers are easily cracked is shifted. This is a configuration in which one of the semiconductor wafers prevents the progress of one crack of the semiconductor wafer (see, for example, Patent Document 1).

一方、半導体生産上、大きなメリットとなる半導体ウエハ９の大口径化も盛んに検討されている。例えば、ウエハ径を２倍にできれば、ウエハ面積は４倍になる。また、ウエハ径を４インチから６インチにするだけでもウエハ面積は略２．２倍にもなる。即ち、半導体ウエハ９の大口径化に伴い、一枚の半導体ウエハ９に形成できるデバイス数も増加させることができる。 On the other hand, an increase in the diameter of the semiconductor wafer 9, which is a great advantage in semiconductor production, has been actively studied. For example, if the wafer diameter can be doubled, the wafer area will be quadrupled. Further, even if the wafer diameter is simply changed from 4 inches to 6 inches, the wafer area becomes approximately 2.2 times. That is, as the diameter of the semiconductor wafer 9 is increased, the number of devices that can be formed on one semiconductor wafer 9 can be increased.

特開平９−３２０９１２号公報JP-A-9-320912

しかしながら、半導体ウエハ９の大口径化に伴い、半導体ウエハ９周辺のカケやキズ等のマイクロクラック４や、結晶欠陥５等が増加する。これにより、半導体ウエハ９にかかる応力も大きくなる。かかる場合、特許文献１に記載のものでも、半導体ウエハが割れる場合があった。即ち、半導体ウエハ９の一方のひび割れの進行を阻止する半導体ウエハ９の他方の部位にマイクロクラック４等がある場合がある。かかる場合、当該部位から半導体ウエハ９の他方のひび割れが進行する。そして、順次、同様の現象が繰り返される。そして、ついには貼り合わせた半導体ウエハ装置全体が割れてしまうという問題があった。 However, as the diameter of the semiconductor wafer 9 increases, microcracks 4 such as chips and scratches around the semiconductor wafer 9, crystal defects 5 and the like increase. Thereby, the stress applied to the semiconductor wafer 9 also increases. In such a case, even the semiconductor device described in Patent Document 1 may break the semiconductor wafer. That is, there may be a microcrack 4 or the like in the other part of the semiconductor wafer 9 that prevents the progress of one crack of the semiconductor wafer 9. In such a case, the other crack of the semiconductor wafer 9 proceeds from the portion. Then, the same phenomenon is repeated sequentially. Finally, there is a problem that the entire bonded semiconductor wafer device is broken.

この発明は、上述のような課題を解決するためになされたもので、その目的は、ウエハ歩留まりの低下や大口径化の妨げとなる半導体ウエハの割れを防止する半導体ウエハ装置を提供することである。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor wafer device that prevents cracking of a semiconductor wafer that hinders a decrease in wafer yield and an increase in diameter. is there.

この発明に係る半導体ウエハ装置は、第一の半導体ウエハと、前記第一の半導体ウエハと互いのヘキ開方向がずれた状態で、表面が前記第一の半導体ウエハ裏面に貼り合わされる第二の半導体ウエハと、前記第二の半導体ウエハと互いのヘキ開方向がずれた状態で、表面が前記第三の半導体ウエハ裏面に貼り合わされる第三の半導体ウエハとを備え、前記第一の半導体ウエハは、１００面の結晶面方位の表裏面を備え、前記第二の半導体ウエハは、前記第一の半導体ウエハ表裏面と結晶面方位が異なる表裏面を備え、前記第三の半導体ウエハは、前記第二の半導体ウエハ表裏面と結晶面方位が異なる表裏面を備えたものである。 In the semiconductor wafer device according to the present invention, the first semiconductor wafer and the second semiconductor wafer are bonded to the back surface of the first semiconductor wafer in a state where the opening directions of the first semiconductor wafer and the first semiconductor wafer are shifted from each other. and the semiconductor wafer, in a state in which the the second semiconductor wafer and mutual cleaving direction shifted, and a third semiconductor wafer surface is bonded to the back surface the third semiconductor wafer, the first semiconductor wafer Includes front and back surfaces of crystal plane orientation of 100 planes, the second semiconductor wafer includes front and back surfaces having crystal plane orientations different from those of the first semiconductor wafer front and back surfaces, and the third semiconductor wafer includes The front and back surfaces of the second semiconductor wafer are different from those of the front and back surfaces .

この発明は、第一の半導体ウエハと、前記第一の半導体ウエハと互いのヘキ開方向がずれた状態で、表面が前記第一の半導体ウエハ裏面に貼り合わされる第二の半導体ウエハと、前記第二の半導体ウエハと互いのヘキ開方向がずれた状態で、表面が前記第三の半導体ウエハ裏面に貼り合わされる第三の半導体ウエハとを備え、前記第一の半導体ウエハは、１００面の結晶面方位の表裏面を備え、前記第二の半導体ウエハは、前記第一の半導体ウエハ表裏面と結晶面方位が異なる表裏面を備え、前記第三の半導体ウエハは、前記第二の半導体ウエハ表裏面と結晶面方位が異なる表裏面を備える構成としたことで、ウエハ歩留まりの低下や大口径化の妨げとなる半導体ウエハの割れを防止することができる。
The present invention includes a first semiconductor wafer, a second semiconductor wafer having a front surface bonded to the back surface of the first semiconductor wafer in a state in which the cleavage direction of the first semiconductor wafer and the first semiconductor wafer is shifted from each other, A second semiconductor wafer and a third semiconductor wafer whose surface is bonded to the back surface of the third semiconductor wafer in a state in which the cleavage direction of each other is shifted ; The front and back surfaces of the crystal plane orientation are provided, the second semiconductor wafer is provided with front and back surfaces having a crystal plane orientation different from that of the first semiconductor wafer, and the third semiconductor wafer is the second semiconductor wafer. by crystal plane orientation as the front and back surfaces is configured to Ru with different front and back surfaces, it is possible to prevent cracking of the semiconductor wafer hinders reduction and large-diameter wafer yield.

この発明をより詳細に説明するため、添付の図面に従ってこれを説明する。なお、各図中、同一又は相当する部分には同一の符号を付しており、その重複説明は適宜に簡略化ないし省略する。 In order to explain the present invention in more detail, it will be described with reference to the accompanying drawings. In addition, in each figure, the same code | symbol is attached | subjected to the part which is the same or it corresponds, The duplication description is simplified or abbreviate | omitted suitably.

実施の形態１．
図１はこの発明の実施の形態１における半導体ウエハ装置のウエハ貼り合わせ前の斜視図である。図２はこの発明の実施の形態１における半導体ウエハ装置のウエハ貼り合わせ後の斜視図である。なお、以後の（１００）、＜１１０＞等の記載は、ｘ、ｙ、ｚ軸で規定された面方位、方向を示している。 Embodiment 1 FIG.
1 is a perspective view of a semiconductor wafer device according to Embodiment 1 of the present invention before wafer bonding. 2 is a perspective view of the semiconductor wafer device according to the first embodiment of the present invention after wafer bonding. The following descriptions such as (100) and <110> indicate the plane orientation and direction defined by the x, y and z axes.

図において、１〜３は、ＧａＡｓウエハからなる第一ないし第三の半導体ウエハである。これらの半導体ウエハ１〜３は、（１００）面からなる同一の結晶面方位の表裏面を備えている。これらの半導体ウエハ１〜３の一側部には、オリフラ１ａ〜３ａが形成されている。これらのオリフラ１ａ〜３ａは、ヘキ開が容易なヘキ開方向に沿って形成される。このヘキ開方向とは、＜１１０＞方向のことである。 In the figure, reference numerals 1 to 3 denote first to third semiconductor wafers made of GaAs wafers. These semiconductor wafers 1 to 3 have front and back surfaces of the same crystal plane orientation composed of (100) planes. Oriented flats 1 a to 3 a are formed on one side of these semiconductor wafers 1 to 3. These orientation flats 1a to 3a are formed along a cleaving direction that facilitates cleaving. The opening direction is the <110> direction.

ここで、図１に示すように、第二の半導体ウエハ２のオリフラ２ａは、第一の半導体ウエハ１のオリフラ１ａに対してウエハ中心を軸にして第一の所定角度でずれている。図１では、第一の所定角度は３０°である。また、第三の半導体ウエハ３のオリフラ３ａは、第二の半導体ウエハ２のオリフラ２ａに対してウエハ中心を軸にして第二の所定角度でずれている。図１では、第二の所定角度は、第一の所定角度と同方向の３０°である。 Here, as shown in FIG. 1, the orientation flat 2 a of the second semiconductor wafer 2 is displaced from the orientation flat 1 a of the first semiconductor wafer 1 by a first predetermined angle about the wafer center. In FIG. 1, the first predetermined angle is 30 °. Further, the orientation flat 3a of the third semiconductor wafer 3 is displaced from the orientation flat 2a of the second semiconductor wafer 2 by a second predetermined angle with the wafer center as an axis. In FIG. 1, the second predetermined angle is 30 ° in the same direction as the first predetermined angle.

即ち、第一及び第二の半導体ウエハ１、２は、互いのヘキ開方向が第一の所定角度でずれた配置構成となる。また、第二及び第三の半導体ウエハ２、３も、互いのヘキ開方向が第二の所定角度でずれた配置構成となる。その結果、第一及び第三の半導体ウエハ１、３も、互いのヘキ開方向が第三の所定角度でずれた配置構成となる。 In other words, the first and second semiconductor wafers 1 and 2 have an arrangement configuration in which the mutual opening directions are shifted by the first predetermined angle. In addition, the second and third semiconductor wafers 2 and 3 also have an arrangement configuration in which the mutual opening direction is shifted by a second predetermined angle. As a result, the first and third semiconductor wafers 1 and 3 also have an arrangement configuration in which the mutual opening directions are shifted by a third predetermined angle.

そして、これらの半導体ウエハ１〜３は、第一及び第三の半導体ウエハ１、３で第二の半導体ウエハ２を挟み込むようにして絶縁膜等を介さずに直接貼り合わされる（図２参照）。即ち、第一の半導体ウエハ１裏面と第二の半導体ウエハ２表面が直接貼り合わされるとともに、第二の半導体ウエハ２裏面と第三の半導体ウエハ３表面が直接貼り合わされる。 These semiconductor wafers 1 to 3 are directly bonded without interposing an insulating film or the like so as to sandwich the second semiconductor wafer 2 between the first and third semiconductor wafers 1 and 3 (see FIG. 2). . That is, the back surface of the first semiconductor wafer 1 and the surface of the second semiconductor wafer 2 are directly bonded, and the back surface of the second semiconductor wafer 2 and the surface of the third semiconductor wafer 3 are directly bonded.

なお、半導体ウエハ１〜３を直接貼り合わせる方法は色々ある。その中で比較的簡便な方法を説明する。まず、半導体ウエハ１〜３の貼り合わせ面となる表裏面がミラーポリッシュされる。その後、真空度１Ｅ-８Ｐａ台の真空中でイオンガンによりイオンビームが照射される。これにより、半導体ウエハ１〜３の貼り合わせ面は、酸化・吸着層が除去され、表面活性化される。そして、これらの半導体ウエハ１〜３は、密着加圧されて直接貼り合わされる。 There are various methods for directly bonding the semiconductor wafers 1 to 3. Among them, a relatively simple method will be described. First, the front and back surfaces that are the bonding surfaces of the semiconductor wafers 1 to 3 are mirror-polished. Thereafter, the ion beam is irradiated by an ion gun in a vacuum with a degree of vacuum of 1E-8 Pa. Thereby, the bonded surfaces of the semiconductor wafers 1 to 3 are surface activated by removing the oxidation / adsorption layer. These semiconductor wafers 1 to 3 are directly pressed and bonded together.

上記構成の半導体ウエハ装置は、各種ウエハプロセスを経て第一の半導体ウエハ１表面のみにデバイスが形成される。このとき、第二及び第三の半導体ウエハ２、３は、第一の半導体ウエハ１の割れを防止するために機能する。即ち、第二及び第三の半導体ウエハ２、３は表面にデバイスが形成されるものではない。 In the semiconductor wafer apparatus having the above configuration, devices are formed only on the surface of the first semiconductor wafer 1 through various wafer processes. At this time, the second and third semiconductor wafers 2 and 3 function to prevent cracking of the first semiconductor wafer 1. That is, devices are not formed on the surfaces of the second and third semiconductor wafers 2 and 3.

次に、半導体ウエハの割れの防止方法について説明する。図２において、４、５は第一の半導体ウエハ１表面に発生したマイクロクラック、クロスハッチパターン等の結晶欠陥である。マイクロクラック４、結晶欠陥５に所定以上の応力がかかると、これらを起点として原子間結合力が非常に弱い＜１１０＞方向にひび割れが進行しようとする。 Next, a method for preventing cracks in the semiconductor wafer will be described. In FIG. 2, 4 and 5 are crystal defects such as micro cracks and cross hatch patterns generated on the surface of the first semiconductor wafer 1. When stress exceeding a predetermined level is applied to the microcracks 4 and the crystal defects 5, cracks tend to progress in the <110> direction where the interatomic bonding force is very weak.

しかし、第一の半導体ウエハ１と第二の半導体ウエハ２は＜１１０＞方向がずれている。即ち、第一の半導体ウエハ１の割れの進行方向は、第二の半導体ウエハ２の＜１１０＞方向以外で原子間結合力が強い方向である。従って、第一の半導体ウエハ１の割れの進行は、第二の半導体ウエハ２に阻止される。 However, the <110> direction is shifted between the first semiconductor wafer 1 and the second semiconductor wafer 2. That is, the progress direction of the crack of the first semiconductor wafer 1 is a direction in which the interatomic bonding force is strong other than the <110> direction of the second semiconductor wafer 2. Accordingly, the progress of cracking of the first semiconductor wafer 1 is blocked by the second semiconductor wafer 2.

さらに、第二の半導体ウエハ２と第三の半導体ウエハ３は＜１１０＞方向がずれている。このため、仮に、第一の半導体ウエハ１のひび割れを阻止した第二の半導体ウエハ２の部位にマイクロクラック４等が発生した場合でも、第二の半導体ウエハ２の割れの進行は、第三の半導体ウエハ３に阻止される。 Furthermore, the <110> direction is shifted between the second semiconductor wafer 2 and the third semiconductor wafer 3. For this reason, even if a microcrack 4 or the like is generated at a portion of the second semiconductor wafer 2 that has prevented cracking of the first semiconductor wafer 1, the progress of the crack of the second semiconductor wafer 2 is It is blocked by the semiconductor wafer 3.

以上で説明した実施の形態１によれば、三枚の半導体ウエハ１〜３を貼り合わせることにより、二枚の半導体ウエハを貼り合わせた場合に比べて、半導体ウエハ装置の割れに対する強度が向上する。即ち、この発明の半導体ウエハ装置は、ちょうど木目をずらせて何枚も貼り合わせたベニヤ板のように割れ難くなる。 According to the first embodiment described above, the strength against cracking of the semiconductor wafer device is improved by bonding the three semiconductor wafers 1 to 3 as compared to the case of bonding the two semiconductor wafers. . In other words, the semiconductor wafer device of the present invention is hardly broken like a veneer plate in which a number of pieces are bonded together by shifting the grain.

また、第二の半導体ウエハ２は、第一及び第三の半導体ウエハ１、３に挟み込まれるため、ウエハハンドリング時にピンセット等により直接触れられることがない。このため、特に第二の半導体ウエハ２には、マイクロクラック４等が発生しにくく、より安定してひび割れを防止する半導体ウエハ装置が提供される。 Further, since the second semiconductor wafer 2 is sandwiched between the first and third semiconductor wafers 1 and 3, it is not directly touched by tweezers or the like during wafer handling. For this reason, in particular, the second semiconductor wafer 2 is provided with a semiconductor wafer device in which the microcracks 4 and the like are less likely to occur and the cracks are more stably prevented.

なお、実施の形態１では、第一〜第三の半導体ウエハ１〜３のヘキ開方向が第一及び第二の所定角度でずれている場合で説明した。ここで、（００１）面の結晶面方位の表裏面に直交するヘキ開方向は２方向ある。そして、これらのヘキ開方向は互いに直交している。従って、第一及び第二の所定角度は、９０°の整数倍でない角度であれば、同様の効果が得られるのはいうまでもない。 In the first embodiment, the case where the cleavage directions of the first to third semiconductor wafers 1 to 3 are shifted by the first and second predetermined angles has been described. Here, there are two cleaving directions orthogonal to the front and back surfaces of the (001) plane of the crystal plane. These cleavage directions are orthogonal to each other. Therefore, it goes without saying that the same effect can be obtained if the first and second predetermined angles are angles that are not integral multiples of 90 °.

実施の形態２．
図３はこの発明の実施の形態２における半導体ウエハ装置のウエハ貼り合わせ前の斜視図である。図４はこの発明の実施の形態２における半導体ウエハ装置のウエハ貼り合わせ後の斜視図である。なお、実施の形態１と同一又は相当部分には同一符号を付して説明を省略する。 Embodiment 2. FIG.
3 is a perspective view of a semiconductor wafer device according to a second embodiment of the present invention before wafer bonding. 4 is a perspective view of a semiconductor wafer device according to a second embodiment of the present invention after wafer bonding. In addition, the same code | symbol is attached | subjected to Embodiment 1 and an equivalent part, and description is abbreviate | omitted.

実施の形態１では、第一〜第三の半導体ウエハ１〜３は、同一の結晶面方位の表裏面を備えていた。一方、実施の形態２では、第一〜第三の半導体ウエハ６〜８は互いに異なる結晶面方位の表裏面を備えている。以下、実施の形態２について、詳細に説明する。 In the first embodiment, the first to third semiconductor wafers 1 to 3 have front and back surfaces having the same crystal plane orientation. On the other hand, in the second embodiment, the first to third semiconductor wafers 6 to 8 are provided with front and back surfaces having different crystal plane orientations. Hereinafter, the second embodiment will be described in detail.

図において、第一〜第三の半導体ウエハ６〜８は、それぞれ、（１００）面、（１１０）面、（１１１）面と異なる結晶面方位の表裏面を備えている。 In the figure, the first to third semiconductor wafers 6 to 8 have front and back surfaces having crystal plane orientations different from the (100) plane, the (110) plane, and the (111) plane, respectively.

第一の半導体ウエハ６の一側部には、オリフラ６ａが形成されている。このオリフラ６ａは、ヘキ開が容易なヘキ開方向に沿って形成される。このヘキ開方向とは、＜１１０＞方向である。第二の半導体ウエハ７の一側部にも、オリフラ７ａが形成されている。このオリフラ７ａは、（１１１）面の結晶面方位を備えている。この（１１１）面は、ＧａＡｓ結晶の幾何学的構造からヘキ開面たる（１１０）面と第一の所定角度でずれている。この第一の所定角度は、５４．７°である。第三の半導体ウエハ８の一側部にも、（０１１）面の結晶面方位を備えたオリフラ８ａが形成されている。 An orientation flat 6 a is formed on one side of the first semiconductor wafer 6. The orientation flat 6a is formed along a cleaving direction that can be cleaved easily. The cleaving direction is the <110> direction. An orientation flat 7 a is also formed on one side of the second semiconductor wafer 7. The orientation flat 7a has a (111) crystal plane orientation. The (111) plane deviates from the (110) plane, which is a cleaved plane, from the geometric structure of the GaAs crystal by a first predetermined angle. This first predetermined angle is 54.7 °. An orientation flat 8 a having a crystal plane orientation of (011) plane is also formed on one side of the third semiconductor wafer 8.

ここで、第一の半導体ウエハ６の（１００）面からなる表裏面に直交するヘキ開方向は＜０１１＞（平行方向として＜０−１−１＞）と＜０−１１＞（平行方向として＜０１−１＞）の二方向ある。一方、第二の半導体ウエハ７の（１１０）面からなる表裏面に直交するヘキ開方向は＜１−１０＞（平行方向として＜−１１０＞）の一方向しかない。 Here, the cleavage directions perpendicular to the front and back surfaces of the (100) plane of the first semiconductor wafer 6 are <011> (<0-1-1> as a parallel direction) and <0-11> (as a parallel direction). <01-1>). On the other hand, the cleaving direction perpendicular to the front and back surfaces composed of the (110) plane of the second semiconductor wafer 7 is only one direction <1-10> (<−110> as the parallel direction).

また、第三の半導体ウエハ８の（１１１）面からなる表裏面に直交するヘキ開方向は＜１−１０＞（平行方向として＜−１１０＞）、＜０−１１＞（平行方向として＜０１−１＞）、＜１０−１＞（平行方向として＜−１０１＞）の三方向ある。 Further, the cleaving direction orthogonal to the front and back surfaces made of the (111) plane of the third semiconductor wafer 8 is <1-10> (<-110> as the parallel direction), <0-11> (<01 as the parallel direction). -1>), <10-1> (<-101> as the parallel direction).

そして、各オリフラ６ａ〜８ａの方位が合せられる。その結果、各半導体ウエハ６〜８の結晶方位が調整される。これにより、第一及び第二の半導体ウエハ６、７は、互いのヘキ開方向が第一の所定角度でずれた配置構成となる。また、詳細は図示しないが、第二及び第三の半導体ウエハ７、８も、互いのヘキ開方向が第二の所定角度でずれた配置構成となる。その結果、第一及び第三の半導体ウエハ６、８も、互いのヘキ開方向が第三の所定角度でずれた配置構成となる。 And the orientation of each orientation flat 6a-8a is match | combined. As a result, the crystal orientation of each of the semiconductor wafers 6 to 8 is adjusted. As a result, the first and second semiconductor wafers 6 and 7 have an arrangement configuration in which the mutual opening direction is shifted by the first predetermined angle. Although not shown in detail, the second and third semiconductor wafers 7 and 8 also have an arrangement configuration in which the mutual opening direction is shifted by a second predetermined angle. As a result, the first and third semiconductor wafers 6 and 8 also have an arrangement configuration in which the mutual opening directions are shifted by a third predetermined angle.

そして、これらの半導体ウエハ６〜８は、第一及び第三の半導体ウエハ６、８で第二の半導体ウエハ７を挟み込むようにして絶縁膜等を介さずに直接貼り合わされる（図４参照）。即ち、第一の半導体ウエハ６裏面と第二の半導体ウエハ７表面が直接貼り合わされるとともに、第二の半導体ウエハ７裏面と第三の半導体ウエハ８表面が直接貼り合わされる。なお、これらの半導体ウエハ６〜８を直接貼り合わせる方法は、実施の形態１と同様である。 These semiconductor wafers 6 to 8 are directly bonded without interposing an insulating film or the like so as to sandwich the second semiconductor wafer 7 between the first and third semiconductor wafers 6 and 8 (see FIG. 4). . That is, the back surface of the first semiconductor wafer 6 and the surface of the second semiconductor wafer 7 are directly bonded together, and the back surface of the second semiconductor wafer 7 and the surface of the third semiconductor wafer 8 are directly bonded. The method for directly bonding these semiconductor wafers 6 to 8 is the same as in the first embodiment.

上記構成の半導体ウエハ装置は、各種ウエハプロセスを経て第一の半導体ウエハ６表面のみにデバイスが形成される。このとき、第二及び第三の半導体ウエハ７、８は、第一の半導体ウエハ６の割れを防止するために機能する。即ち、第二及び第三の半導体ウエハ７、８は表面にデバイスが形成されるものではない。 In the semiconductor wafer apparatus having the above configuration, devices are formed only on the surface of the first semiconductor wafer 6 through various wafer processes. At this time, the second and third semiconductor wafers 7 and 8 function to prevent the first semiconductor wafer 6 from cracking. That is, no device is formed on the surface of the second and third semiconductor wafers 7 and 8.

次に、半導体ウエハの割れの防止方法について説明する。図４において、第一の半導体ウエハ６のマイクロクラック４、結晶欠陥５に所定以上の応力がかかると、これらを起点として原子間結合力が非常に弱い＜１１０＞方向にひび割れが進行しようとする。 Next, a method for preventing cracks in the semiconductor wafer will be described. In FIG. 4, when a predetermined stress or more is applied to the microcracks 4 and crystal defects 5 of the first semiconductor wafer 6, cracks tend to progress in the <110> direction where the interatomic bonding force is very weak. .

しかし、第一の半導体ウエハ６と第二の半導体ウエハ７はヘキ開面たる（１１０）面が５４．７°ずれている。即ち、第一の半導体ウエハ６の割れの進行方向は、第二の半導体ウエハ７の＜１１０＞方向以外で原子間結合力が強い方向である。従って、第一の半導体ウエハ６の割れの進行は、第二の半導体ウエハ７に阻止される。 However, the first semiconductor wafer 6 and the second semiconductor wafer 7 are displaced by 54.7 ° in the (110) plane which is a cleaved surface. That is, the progress direction of the crack of the first semiconductor wafer 6 is a direction in which the interatomic bonding force is strong other than the <110> direction of the second semiconductor wafer 7. Therefore, the progress of cracking of the first semiconductor wafer 6 is blocked by the second semiconductor wafer 7.

さらに、第一の半導体ウエハ６にかかる＜１１０＞方向の応力は、第二の半導体ウエハ７を介して第三の半導体ウエハ８に伝達される。そして、この応力は、第一の半導体ウエハ６と結晶面方位の異なる第三の半導体ウエハ８により分散される。 Further, the stress in the <110> direction applied to the first semiconductor wafer 6 is transmitted to the third semiconductor wafer 8 through the second semiconductor wafer 7. This stress is dispersed by the third semiconductor wafer 8 having a crystal plane orientation different from that of the first semiconductor wafer 6.

以上で説明した実施の形態２によれば、実施の形態１と同様に半導体ウエハ装置の割れに対する強度が向上する。また、（１１０）面の結晶面方位の表裏面を備えた第二の半導体ウエハ７は、原子間結合力が非常に弱い＜１１０＞方向が一方向しかない。即ち、第二の半導体ウエハ７が（１００）面や（１１１）面等の結晶面方位の表裏面を備えた場合に比べ、より確実に第一の半導体ウエハ６の割れが防止される。 According to the second embodiment described above, the strength against cracking of the semiconductor wafer device is improved as in the first embodiment. Further, the second semiconductor wafer 7 provided with the front and back surfaces of the (110) plane crystal plane orientation has only one <110> direction in which the interatomic bonding force is very weak. That is, the crack of the first semiconductor wafer 6 can be more reliably prevented as compared with the case where the second semiconductor wafer 7 has front and back surfaces of crystal plane orientation such as (100) plane and (111) plane.

さらに、第一の半導体ウエハ６にかかる＜１１０＞方向の応力は、結晶面方位の異なる第三の半導体ウエハ８により分散される。これにより、半導体ウエハ装置の割れがより確実に防止される。 Further, the stress in the <110> direction applied to the first semiconductor wafer 6 is dispersed by the third semiconductor wafer 8 having a different crystal plane orientation. Thereby, cracking of the semiconductor wafer device is more reliably prevented.

即ち、第二及び第三の半導体ウエハ７、８は、ヘキ開方向がより少なく、かつ、互いの表裏面の結晶面方位が異なるようにして貼り合わされることにより、効果的に半導体ウエハ装置の割れが防止される。 That is, the second and third semiconductor wafers 7 and 8 are bonded together such that the cleavage direction is less and the crystal plane orientations of the front and back surfaces are different from each other. Cracking is prevented.

実施の形態３．
図示しないが、実施の形態３では、第一の半導体ウエハ１の性質と、第二及び第三の半導体ウエハ２、３の性質が異なるものである。なお、実施の形態１と同一又は相当部分には同一符号を付して説明を省略する。 Embodiment 3 FIG.
Although not shown, in the third embodiment, the properties of the first semiconductor wafer 1 and the properties of the second and third semiconductor wafers 2 and 3 are different. In addition, the same code | symbol is attached | subjected to Embodiment 1 and an equivalent part, and description is abbreviate | omitted.

ここで、第一の半導体ウエハ１は、デバイスを形成するためのものである。一方、第二及第三の半導体ウエハ２、３は、第一の半導体ウエハ１の割れを防止するためのものである。従って、第一の半導体ウエハ１にはデバイス形成に適した結晶性の良いウエハを使用する必要がある。一方、第二及び第三の半導体ウエハ２、３には、結晶性の良いウエハを使用する必要はない。 Here, the first semiconductor wafer 1 is for forming a device. On the other hand, the second and third semiconductor wafers 2 and 3 are for preventing cracking of the first semiconductor wafer 1. Therefore, it is necessary to use a wafer with good crystallinity suitable for device formation as the first semiconductor wafer 1. On the other hand, it is not necessary to use wafers with good crystallinity for the second and third semiconductor wafers 2 and 3.

より具体的には、第二及び第三の半導体ウエハ２、３の少なくとも一方には、第一の半導体ウエハ１よりも転位密度が高い半導体ウエハが使用されてもよい。これにより、安価な半導体ウエハを第二及び第三の半導体ウエハ２、３に使用できる。また、第一の半導体ウエハ１は単結晶からなり、第二及び第三の半導体ウエハ２、３の少なくとも一方は、多結晶からなるようにしてもよい。これにより、安価な半導体ウエハを第二及び第三の半導体ウエハ２、３に使用できる。 More specifically, a semiconductor wafer having a dislocation density higher than that of the first semiconductor wafer 1 may be used for at least one of the second and third semiconductor wafers 2 and 3. Thereby, an inexpensive semiconductor wafer can be used for the second and third semiconductor wafers 2 and 3. The first semiconductor wafer 1 may be made of single crystal, and at least one of the second and third semiconductor wafers 2 and 3 may be made of polycrystal. Thereby, an inexpensive semiconductor wafer can be used for the second and third semiconductor wafers 2 and 3.

さらに、第二及び第三の半導体ウエハ２、３の少なくとも一方が、第一の半導体ウエハ１よりも厚く形成されるようにしてもよい。これにより、半導体ウエハ装置の強度を向上させることができる。なお、上述のように安価な半導体ウエハで形成された第二及び第三の半導体ウエハ２、３を使用すれば、半導体ウエハ装置のコストアップには繋がらない。 Furthermore, at least one of the second and third semiconductor wafers 2 and 3 may be formed thicker than the first semiconductor wafer 1. Thereby, the strength of the semiconductor wafer device can be improved. If the second and third semiconductor wafers 2 and 3 formed of an inexpensive semiconductor wafer as described above are used, the cost of the semiconductor wafer device is not increased.

加えて、第二及び第三の半導体ウエハ２、３の少なくとも一方は、第一の半導体ウエハ１とキャリア濃度が異なるようにしてもよい。これにより、半導体ウエハ装置としてより適切な特性を備えるための自由度が向上する。 In addition, at least one of the second and third semiconductor wafers 2 and 3 may have a carrier concentration different from that of the first semiconductor wafer 1. Thereby, the freedom degree for providing a more suitable characteristic as a semiconductor wafer apparatus improves.

なお、実施の形態１〜実施の形態３では、第一〜第三の半導体ウエハ１〜３をＧａＡｓウエハとして説明した。しかし、本発明はＧａＡｓウエハに限定されるものではない。即ち、Ｓｉ、Ｇｅ等IＶ族元素半導体やＩｎＰ、ＡｌＡｓ、ＧａＮ、Ａｌ_２Ｏ_３等の化合物半導体及びその混晶、あるいはこれらの異種組み合わせであってもよい。 In the first to third embodiments, the first to third semiconductor wafers 1 to 3 are described as GaAs wafers. However, the present invention is not limited to GaAs wafers. That is, a group IV element semiconductor such as Si and Ge, a compound semiconductor such as InP, AlAs, GaN, and Al ₂ O ₃ and mixed crystals thereof, or a heterogeneous combination thereof may be used.

また、実施の形態１〜実施の形態３では、第一及び第二の半導体ウエハ１、２等の貼り合わせにおいては、（１００）面同士、（１００）面及び（１１０）面について詳細に説明した。しかし、第一及び第二の半導体ウエハ１、２等がヘキ開方向を一致させないで貼り合わされれば、同様の効果が得られるのはいうまでもない。また、第二及び第三の半導体ウエハ２、３等の貼り合わせについても同様である。 In the first to third embodiments, the (100) planes, the (100) planes, and the (110) planes will be described in detail in bonding the first and second semiconductor wafers 1 and 2 and the like. did. However, it goes without saying that the same effect can be obtained if the first and second semiconductor wafers 1, 2, etc. are bonded together without matching the cleavage direction. The same applies to the bonding of the second and third semiconductor wafers 2, 3 and the like.

さらに、実施の形態１〜実施の形態３では、三枚の半導体ウエハ１〜３等が貼り合わされる場合で説明した。しかし、同様の趣旨で四枚以上の半導体ウエハが貼り合わされてもよい。これにより、割れに対してより強度が向上した半導体ウエハ装置が提供されるのはいうまでもない。 Further, in the first to third embodiments, the case where three semiconductor wafers 1 to 3 and the like are bonded is described. However, four or more semiconductor wafers may be bonded together for the same purpose. Thus, it goes without saying that a semiconductor wafer device with improved strength against cracking is provided.

この発明の実施の形態１における半導体ウエハ装置のウエハ貼り合わせ前の斜視図である。It is a perspective view before wafer bonding of the semiconductor wafer apparatus in Embodiment 1 of this invention. この発明の実施の形態１における半導体ウエハ装置のウエハ貼り合わせ後の斜視図である。It is a perspective view after wafer bonding of the semiconductor wafer apparatus in Embodiment 1 of this invention. この発明の実施の形態２における半導体ウエハ装置のウエハ貼り合わせ前の斜視図である。It is a perspective view before the wafer bonding of the semiconductor wafer apparatus in Embodiment 2 of this invention. この発明の実施の形態２における半導体ウエハ装置のウエハ貼り合わせ後の斜視図である。It is a perspective view after wafer bonding of the semiconductor wafer apparatus in Embodiment 2 of this invention. 従来の半導体ウエハの斜視図である。It is a perspective view of the conventional semiconductor wafer.

Explanation of symbols

１第一の半導体ウエハ
１ａオリフラ
２第二の半導体ウエハ
２ａオリフラ
３第三の半導体ウエハ
３ａオリフラ
４マイクロクラック
５結晶欠陥
６第一の半導体ウエハ
６ａオリフラ
７第二の半導体ウエハ
７ａオリフラ
８第三の半導体ウエハ
８ａオリフラ
９半導体ウエハ
９ａオリフラ
１０、１１ひび割れ Reference Signs List 1 first semiconductor wafer 1a orientation flat 2 second semiconductor wafer 2a orientation flat 3 third semiconductor wafer 3a orientation flat 4 microcrack 5 crystal defect 6 first semiconductor wafer 6a orientation flat 7 second semiconductor wafer 7a orientation flat 8 third Semiconductor wafer 8a Orientation flat 9 Semiconductor wafer 9a Orientation flat 10, 11 Crack

Claims

A first semiconductor wafer;
A second semiconductor wafer having a surface bonded to the back surface of the first semiconductor wafer in a state where the opening direction of the first semiconductor wafer and each other is shifted;
A third semiconductor wafer whose front surface is bonded to the back surface of the second semiconductor wafer in a state in which the cleavage direction of the second semiconductor wafer and the other semiconductor wafer is shifted;
Equipped with a,
The first semiconductor wafer comprises front and back surfaces of crystal plane orientation of 100 planes,
The second semiconductor wafer has front and back surfaces different in crystal plane orientation from the front and back surfaces of the first semiconductor wafer,
The semiconductor wafer device, wherein the third semiconductor wafer has front and back surfaces different in crystal plane orientation from the front and back surfaces of the second semiconductor wafer.

The second semiconductor wafer is displaced from the first semiconductor wafer by an angle that the mutual opening direction is not an integral multiple of 90 °,
The third semiconductor wafer, the semiconductor wafer according to claim 1, wherein said second semiconductor wafer and mutual cleaving direction, characterized in that the offset at an angle not an integer multiple of 90 °.

Wherein at least one of the second semiconductor wafer and the third semiconductor wafer, the semiconductor wafer according to claim 1 or claim 2, wherein the high dislocation density than the first semiconductor wafer.

The first semiconductor wafer is made of a single crystal,
Wherein at least one of the second semiconductor wafer and the third semiconductor wafer, the semiconductor wafer according to any one of claims 1 to 3, characterized in that a polycrystalline.

Wherein at least one of the second semiconductor wafer and the third semiconductor wafer, the semiconductor wafer according to claim 3 or claim 4, characterized in that it is thicker than the first semiconductor wafer.

Wherein at least one of the second semiconductor wafer and the third semiconductor wafer, the semiconductor wafer according to any one of claims 1 to 5, wherein the first semiconductor wafer and the carrier concentration is different .