JP4885618B2 - Electronic device having mounting structure of high-frequency circuit chip - Google Patents
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Abstract
Description
本発明は、半導体基板に高周波回路が形成された高周波回路チップを誘電体基板上に実装する構造に関する。本発明は、特にミリ波以上の高周波により動作させるＳｉ基板上の高周波回路チップを誘電体基板に実装する際に有用である。また、当該高周波回路チップの複数個の信号線路の接続端が１ｍｍ以下に近接しても、隣接する信号線路との干渉を抑制することができる。 The present invention relates to a structure in which a high-frequency circuit chip having a high-frequency circuit formed on a semiconductor substrate is mounted on a dielectric substrate. The present invention is particularly useful when a high-frequency circuit chip on a Si substrate that is operated at a high frequency of millimeter waves or more is mounted on a dielectric substrate. Moreover, even if the connection ends of the plurality of signal lines of the high-frequency circuit chip are close to 1 mm or less, interference with adjacent signal lines can be suppressed.
多ポートの高周波回路チップを設計通りに作動させ、ポート間のアイソレーションを確保するため、高周波回路チップを誘電体基板に実装する際には以下のような技術が提案されている。 In order to operate a multi-port high-frequency circuit chip as designed and to ensure isolation between ports, the following techniques have been proposed when mounting a high-frequency circuit chip on a dielectric substrate.
特許文献１には、表面波デバイスとそのパッケージについての技術が開示されている。これは、誘電体基板（実装基板）の凹陥部内の段差の上面に形成される複数の電極端子の間に、それぞれアースパターンを配置し、このパターンとパッケージの接地電極面とを導体でほぼ最短距離で接続するように構成するものである。
特許文献２には、マイクロ波半導体集積回路用リードフレームについての技術が開示されている。これはリードフレームに関するもので、信号線路のリードの両横を、接地したリードとするものである。
特許文献３には、半導体装置について技術が開示されている。これは、隣接するワイヤボンディングの間に接地された金属片を立てて、各ワイヤボンディング周囲を分離した電磁界とするものである。
これらの技術は、基本的な技術思想を共通とするものであり、信号線路の両側に接地導体を設けることで、個々の信号線路の周囲に放射される電磁界を分離し、各ポートごとの高アイソレーション化を測るものである。
Patent Document 1 discloses a technique regarding a surface wave device and its package. This is because a ground pattern is arranged between each of the electrode terminals formed on the upper surface of the step in the recessed portion of the dielectric substrate (mounting substrate), and this pattern and the ground electrode surface of the package are almost the shortest with a conductor. It is configured to connect at a distance.
Patent Document 2 discloses a technique regarding a lead frame for a microwave semiconductor integrated circuit. This relates to a lead frame, in which both sides of a signal line lead are grounded leads.
Patent Document 3 discloses a technique regarding a semiconductor device. In this method, a grounded metal piece is placed between adjacent wire bondings to form an electromagnetic field in which each wire bonding periphery is separated.
These technologies share the same basic technical idea. By providing ground conductors on both sides of the signal line, the electromagnetic field radiated around each signal line is separated, and It measures high isolation.
また、非特許文献１には、パッケージ内部の電界分布について記載がある。その図３には、接地されていないピン間において、ダイパッドとピンとの間隙に他のポートからの電界が進入するために、ポート間のアイソレーションが悪くなることが示されている。
非特許文献２には、３次元ＭＭＩＣを採用してＧａＡｓ−ＩＣチップを小型化する技術が開示されている。この構造では、ミリ波帯のＳｉＧｅ−ＩＣと同様に、チップ表面近傍にグランド層を設けた構造になっている。
非特許文献１で特に注目する点は、ピンとダイパッドの間隙を電磁界が走ることで、アイソレーションが劣化することを指摘している点にある。このように従来は信号線路の両サイドに広がる電磁界を、グランドの障壁によって横へ伝わらないようにしている。非特許文献２には、小型化のために、ＧａＡｓ−ＩＣであってもチップ表面近傍にグランドメタル層を形成する場合があることを示している。
Non-Patent Document 1 describes the electric field distribution inside the package. FIG. 3 shows that the isolation between the ports deteriorates because the electric field from the other port enters the gap between the die pad and the pin between the pins that are not grounded.
Non-Patent Document 2 discloses a technique for reducing the size of a GaAs-IC chip by employing a three-dimensional MMIC. In this structure, a ground layer is provided in the vicinity of the chip surface, as in the case of the millimeter wave band SiGe-IC.
In particular, Non-Patent Document 1 points out that it is pointed out that the isolation deteriorates when the electromagnetic field runs through the gap between the pin and the die pad. Thus, conventionally, the electromagnetic field spreading on both sides of the signal line is prevented from being transmitted sideways by the ground barrier. Non-Patent Document 2 shows that a ground metal layer may be formed in the vicinity of the chip surface even for GaAs-IC for miniaturization.
また、この他に、本願発明者らにより高周波回路チップの実装構造について、特願２００６−２５０９７として出願されている。これは、非特許文献２の構造やミリ波帯のＳｉＧｅ−ＩＣのように、高周波回路チップの表面近傍に接地導体がある場合、高周波回路チップ下に周期構造を配することが、チップグランド層と実装基板裏面（最下層）のグランド層との間の並行平板モード抑圧に必要であることを述べている。
上述した特願２００６−２５０９７で示した、高周波回路チップの下の誘電体基板内部に周期構造を設ける技術の特徴を述べる。図１１は、マイクロストリップ線路のみを有する高周波回路チップ１００を誘電体基板に実装した電子装置９０００の、当該マイクロストリップ線路の伝搬方向に平行な断面図である。 The feature of the technique of providing a periodic structure inside the dielectric substrate under the high-frequency circuit chip shown in the above-mentioned Japanese Patent Application No. 2006-25097 will be described. FIG. 11 is a cross-sectional view of an electronic device 9000 in which a high-frequency circuit chip 100 having only a microstrip line is mounted on a dielectric substrate, parallel to the propagation direction of the microstrip line.
高周波回路チップ１００の構成は以下の通りである。シリコン基板１０表面に、金等の金属から成るグランド層１５を形成し、その上にＳｉＯ2層１６を形成し、その上にマイクロストリップ導体１７を形成している。ＳｉＯ2層１６を介してマイクロストリップ導体１７とグランド層１５とでマイクロストリップ線路が構成される。高周波回路チップ１００は実質的にマイクロストリップ線路のみを有する回路であるが、後述のシミュレーションを実施する際の都合で最も簡略化したものを用いたものである。尚、マイクロストリップ導体１７の長手方向をｘ軸、紙面に垂直手前向きをｙ軸、紙面内上方向をｚ軸とする。 The configuration of the high-frequency circuit chip 100 is as follows. A ground layer 15 made of a metal such as gold is formed on the surface of the silicon substrate 10, an SiO 2 layer 16 is formed thereon, and a microstrip conductor 17 is formed thereon. A microstrip line is constituted by the microstrip conductor 17 and the ground layer 15 via the SiO 2 layer 16. The high-frequency circuit chip 100 is a circuit having substantially only a microstrip line, but uses a circuit that is most simplified for the convenience of performing a simulation described later. Note that the longitudinal direction of the microstrip conductor 17 is the x axis, the front direction perpendicular to the paper surface is the y axis, and the upward direction in the paper surface is the z axis.
平板状の誘電体２９を用意し、その裏面全体にグランド板２１を設け、高周波回路チップ１００を誘電体２９の上面略中央に載置する。これに対し、左側に信号線路２７Ｌを、右側に信号線路２７Ｒを設けて、マイクロストリップ導体１７の左右両端と各々ボンディングワイヤ３０Ｌと３０Ｒで接続するものである。ここで、信号線路２７Ｌと信号線路２７Ｒの高さ（ｚ方向）を高周波回路チップ１００のマイクロストリップ導体１７の高さと等しくするため、信号線路２７Ｌと信号線路２７Ｒは誘電体２９の上に積層した誘電体層２Ｌと２Ｒの上に各々設けている。尚、誘電体２９と誘電体層２Ｌ及び２Ｒとの間には、各々上部グランド板２６Ｌと２６Ｒとを設け、誘電体２９に多数設けたビア２５Ｌ及び２５Ｒによりグランド板２１と電気的に接続する。上部グランド板２６Ｌと２６Ｒは、信号線路２７Ｌと信号線路２７Ｒに対応して必要な形状に形成される。また、各々複数個のビア２５Ｌ及び２５Ｒは、各々上部グランド板２６Ｌと２６Ｒの形状に対応して、必要な密度に形成される。 A flat dielectric 29 is prepared, a ground plate 21 is provided on the entire back surface thereof, and the high-frequency circuit chip 100 is placed at substantially the center of the upper surface of the dielectric 29. On the other hand, the signal line 27L is provided on the left side and the signal line 27R is provided on the right side, and the right and left ends of the microstrip conductor 17 are connected by bonding wires 30L and 30R, respectively. Here, in order to make the height (z direction) of the signal line 27L and the signal line 27R equal to the height of the microstrip conductor 17 of the high-frequency circuit chip 100, the signal line 27L and the signal line 27R are laminated on the dielectric 29. It is provided on each of the dielectric layers 2L and 2R. Note that upper ground plates 26L and 26R are provided between the dielectric 29 and the dielectric layers 2L and 2R, respectively, and are electrically connected to the ground plate 21 by vias 25L and 25R provided in the dielectric 29 in large numbers. . The upper ground plates 26L and 26R are formed in a necessary shape corresponding to the signal line 27L and the signal line 27R. Each of the plurality of vias 25L and 25R is formed at a necessary density corresponding to the shape of the upper ground plates 26L and 26R.
高周波回路チップ１００は、マイクロストリップ導体１７とグランド層１５とで形成されるマイクロストリップ線路における電磁界が、非絶縁材料であるＳｉ基板１０に進入することを防ぎ、エネルギーロスを低減している。しかし、高周波チップ１００を、裏面にグランド板２１を設けた誘電体２９に実装した時、グランド層１５とグランド板２１との間に平行平板モードが励振されると、大きなエネルギーロスが生じる。 The high-frequency circuit chip 100 prevents the electromagnetic field in the microstrip line formed by the microstrip conductor 17 and the ground layer 15 from entering the Si substrate 10 that is a non-insulating material, and reduces energy loss. However, when the high-frequency chip 100 is mounted on the dielectric 29 having the ground plate 21 on the back surface, if a parallel plate mode is excited between the ground layer 15 and the ground plate 21, a large energy loss occurs.
そこで特願２００６−２５０９７では、図１２のように、高周波回路チップ１００の下部に接地された導体から成る格子戸状の周期構造２２を有する誘電体基板２０を設けた電子装置９５００を提案している。誘電体２０は、正しくは誘電体の２重層であるが、合わせて１層として表現した。当該格子戸状の周期構造２２は、図１３のように形成されている。いずれも導体から成る、複数個のビア２２−１及び２２−２並びに線路２３−１及び線路２３−２は、全部で４つの格子戸状の周期構造２２を形成しており、それらはｘ軸に垂直な面を形成し、ｘ軸方向に周期λ／２で配置されている。各格子戸構造２２は、図１３では省略した、ｘｙ面に平行なグランド板２１に接続されて立設された４つのビア２２−１、それらをｘ軸方向に連結する１本の線路２３−１、その上に立設された４つのビア２２−２、それらをｘ軸方向に連結する１本の線路２３−２から構成される。このような構成は、グランド板２１とビア２２−１と線路２３−１を形成した第１の誘電体層と、ビア２２−２と線路２３−２を形成した第２の誘電体層とを別個に用意し、それらを積層することで簡単に形成することができる。また、１つの格子戸構造２２内の隣り合うビア２２−１（又は２２−２）は、λ／４周期で形成されている。 Therefore, in Japanese Patent Application No. 2006-25097, as shown in FIG. 12, an electronic device 9500 is proposed in which a dielectric substrate 20 having a lattice door-like periodic structure 22 made of a grounded conductor is provided below the high-frequency circuit chip 100. Yes. Although the dielectric 20 is correctly a double layer of dielectric, it is expressed as a single layer. The lattice door-like periodic structure 22 is formed as shown in FIG. The plurality of vias 22-1 and 22-2, the line 23-1 and the line 23-2, both of which are made of a conductor, form a total of four lattice door-like periodic structures 22, which are in the x-axis. Is formed with a period λ / 2 in the x-axis direction. Each lattice door structure 22 includes four vias 22-1 that are connected to a ground plate 21 parallel to the xy plane and omitted in FIG. 13, and a single line 23-that connects them in the x-axis direction. 1 and four vias 22-2 erected on it, and one line 23-2 connecting them in the x-axis direction. Such a configuration includes the first dielectric layer in which the ground plate 21, the via 22-1 and the line 23-1 are formed, and the second dielectric layer in which the via 22-2 and the line 23-2 are formed. It can be easily formed by preparing them separately and laminating them. Further, adjacent vias 22-1 (or 22-2) in one lattice door structure 22 are formed with a λ / 4 period.
接地された導体から成る格子戸状の周期構造２２は、高周波に対してバンドギャップを形成するので、電磁界の進入を防ぐ。これにより、例えば図１２の線路２７Ｌからワイヤボンディング３０Ｌを介してマイクロストリップ導体１７に伝搬した信号が、高周波回路チップ１００と誘電体層２Ｌの間隙に漏れたとしても、平行平板モードは格子戸状の周期構造２２の左側で全反射されることとなる。そして、この反射した分も本来の経路であるマイクロストリップ導体１７に伝送させることとなる。しかし、一旦は全反射することによって、基板とチップとの間隙を電磁界が広がることを避けることができない。従って、６４０μｍピッチのような、比較的狭い間隔で隣接ポートが配置されている場合、即ち、伝送できる線路が横にもあると、当該隣接する線路へ信号が乗り移ることが生じる。即ちポート間のアイソレーションは劣化する。この問題の本質は、高周波回路チップを搭載する誘電体基板構造において、基板とチップとの間に必ず間隙が設けられること、周期構造によって平行平板モードを全反射させる場合には、間隙に電磁界が広がるという点である。尚、誘電体層２０、２Ｌ及び２Ｒの厚みが例えば１５０μｍで、誘電体層２Ｌ及び２Ｒ上面に形成された信号線路２７Ｌ及び２７Ｒの配置が、Ｌ／Ｓが１００μｍ／１００μｍ程度である現在の基板ルールでは、例えば誘電体層２Ｌ及び２Ｒの表面の信号線路の構成をコプレーナ線路としたところで、基板線路とグランド間には電界が発生しており、マイクロストリップ線路の場合と同様に平行平板モードを励振することとなる。実際、図１３に示した周期構造２２を設けた図１２の電子装置９５００は、図１４のシミュレーション結果のように、高周波回路チップと誘電体基板の間隙（図１４でｇａｐ）部分に電界（白く示した部分が電界が大きいことを示す）が広がっている。
間隙を設けなければならない理由は、ワイヤボンディングの際に誘電体基板上の線路の高さと高周波回路チップの線路の高さを合わせるため、チップを配置する部分にザグリ（凹部）が必要であり、チップマウントの際の精度を考慮すると、ザグリの余裕はチップの各辺毎に５０μｍ程度は最低必要であるからである。
The lattice door-like periodic structure 22 made of a grounded conductor forms a band gap with respect to a high frequency, thereby preventing the electromagnetic field from entering. Thus, for example, even if a signal propagated from the line 27L of FIG. 12 to the microstrip conductor 17 through the wire bonding 30L leaks into the gap between the high-frequency circuit chip 100 and the dielectric layer 2L, the parallel plate mode is a lattice door shape. This is totally reflected on the left side of the periodic structure 22. The reflected portion is also transmitted to the microstrip conductor 17 which is the original path. However, once it is totally reflected, it cannot be avoided that the electromagnetic field spreads through the gap between the substrate and the chip. Therefore, when adjacent ports are arranged at a relatively narrow interval such as a 640 μm pitch, that is, when there is a line that can be transmitted, a signal is transferred to the adjacent line. That is, the isolation between ports deteriorates. The essence of this problem is that in a dielectric substrate structure on which a high-frequency circuit chip is mounted, a gap is always provided between the substrate and the chip, and when the parallel plate mode is totally reflected by the periodic structure, an electromagnetic field exists in the gap. Is that it spreads. In addition, the thickness of the dielectric layers 20, 2L and 2R is 150 μm, for example, and the arrangement of the signal lines 27L and 27R formed on the upper surfaces of the dielectric layers 2L and 2R is such that the L / S is about 100 μm / 100 μm. In the rule, for example, when the configuration of the signal line on the surface of the dielectric layers 2L and 2R is a coplanar line, an electric field is generated between the substrate line and the ground, and the parallel plate mode is set as in the case of the microstrip line. Will be excited. Actually, the electronic device 9500 of FIG. 12 provided with the periodic structure 22 shown in FIG. 13 has an electric field (white) in the gap (gap in FIG. 14) between the high-frequency circuit chip and the dielectric substrate as shown in the simulation result of FIG. The indicated portion shows that the electric field is large).
The reason why the gap must be provided is that, in order to match the height of the line on the dielectric substrate and the height of the line of the high-frequency circuit chip at the time of wire bonding, a counterbore (concave part) is required in the part where the chip is arranged, This is because, in consideration of the accuracy in chip mounting, the counterbore margin is required to be about 50 μm at the minimum for each side of the chip.
本発明は上記の課題を解決するために成されたものであり、その目的は、高周波回路チップの実装構造において、高周波回路チップの信号線路の接続端付近における高周波の漏れを抑制することである。更には、高周波回路チップの実装構造において、隣接するポート間の干渉を抑制することである。 The present invention has been made to solve the above-mentioned problems, and its object is to suppress high-frequency leakage in the vicinity of the connection end of the signal line of the high-frequency circuit chip in the high-frequency circuit chip mounting structure. . Furthermore, it is to suppress interference between adjacent ports in the mounting structure of the high-frequency circuit chip.
請求項１に係る発明は、半導体基板に高周波回路が形成された高周波回路チップを誘電体基板上に実装する構造を有した電子装置において、前記誘電体基板は、裏面に裏面グランド層が形成されており、前記誘電体基板は、その表面に、前記裏面グランド層とビアにより導通した基板表層グランド層と、その基板表層グランド層上に形成された誘電体被膜と、その誘電体被膜上に形成された基板表層線路とから成る基板高周波導波路を有し、前記高周波回路チップは、シリコン基板と、シリコン基板上に形成されたチップグランド層と、そのチップグランド層上に形成された絶縁層と、その絶縁層上にチップ信号線路を有する前記高周波回路が形成された高周波回路チップであり、前記チップ信号線路と前記基板表層線路とがワイヤボンディングにより接続されており、前記基板表層グランド層が前記チップグランド層よりも高い位置にあり、前記基板表層線路は前記チップ信号線路よりも高い位置にあることを特徴とする高周波回路の実装構造を有した電子装置である。 The invention according to claim 1 is an electronic device having a structure in which a high-frequency circuit chip having a high-frequency circuit formed on a semiconductor substrate is mounted on the dielectric substrate, and the dielectric substrate has a back surface ground layer formed on the back surface. The dielectric substrate is formed on the surface of the substrate surface ground layer electrically connected by the back surface ground layer and the via, the dielectric coating formed on the substrate surface ground layer, and the dielectric coating on the surface of the dielectric substrate. A substrate high-frequency waveguide comprising a substrate surface layer line, wherein the high-frequency circuit chip includes a silicon substrate, a chip ground layer formed on the silicon substrate, and an insulating layer formed on the chip ground layer. , the high frequency circuit is a high frequency circuit chip which is formed, and the chip signal line and the substrate surface layer line is wire bonding having a chip signal lines on that insulating layer Grayed are connected by at a position higher than the substrate surface ground layer the chip ground layer, the substrate surface layer line is a mounting structure of a high frequency circuit, characterized in that in a position higher than the chip signal line This is an electronic device.
請求項２に係る発明は、前記チップ信号線路と前記基板表層線路とを接続する前記ワイヤボンディングを挟んで、前記基板表層グランド層と前記チップグランド層とを接続する２本のグランドワイヤボンディングが形成されていることを特徴とする。請求項３に係る発明は、前記高周波回路チップは前記チップ信号線路を２つ有し、それらに対応するように前記誘電体基板は前記基板表層線路を２つ有し、それらが各々の対応する接続端においてワイヤボンディングにより接続されており、当該２つのチップ信号線路のワイヤボンディング位置は１ｍｍ以下の距離に形成されていることを特徴とする。 According to a second aspect of the present invention, there are formed two ground wire bondings connecting the substrate surface ground layer and the chip ground layer across the wire bonding connecting the chip signal line and the substrate surface layer line. It is characterized by being. According to a third aspect of the present invention, the high-frequency circuit chip has two chip signal lines, and the dielectric substrate has two substrate surface layer lines so as to correspond to the chip signal lines. The connection ends are connected by wire bonding, and the wire bonding positions of the two chip signal lines are formed at a distance of 1 mm or less.
請求項４に係る発明は、半導体基板に高周波回路が形成された高周波回路チップを誘電体基板上に実装する構造を有した電子装置において、前記誘電体基板は、裏面に裏面グランド層が形成されており、前記誘電体基板は、その表面に、誘電体薄膜の両面に設けられた基板表層線路と、前記裏面グランド層とビアにより導通した基板表層グランド層とから成る薄膜導波路を有し、前記高周波回路チップは、シリコン基板と、シリコン基板上に形成されたチップグランド層と、そのチップグランド層上に形成された絶縁層と、その絶縁層上にチップ信号線路を有する前記高周波回路が形成された高周波回路チップであり、前記基板表層グランド層が前記チップグランド層よりも高い位置にあり、前記基板表層線路は前記チップ信号線路よりも高い位置にあり、前記基板表層線路が前記高周波回路チップ上に延伸され、前記基板表層線路の接続端が前記チップ信号線路接続端の上部にあってそれらが上下方向に電気的に接続されていることを特徴とする高周波回路の実装構造を有した電子装置である。 According to a fourth aspect of the present invention, there is provided an electronic device having a structure in which a high frequency circuit chip having a high frequency circuit formed on a semiconductor substrate is mounted on a dielectric substrate, and the dielectric substrate has a back surface ground layer formed on the back surface. The dielectric substrate has, on the surface thereof, a thin film waveguide composed of a substrate surface layer line provided on both surfaces of the dielectric thin film, and a substrate surface layer ground layer electrically connected to the back surface ground layer by a via , The high frequency circuit chip includes a silicon substrate, a chip ground layer formed on the silicon substrate, an insulating layer formed on the chip ground layer, and a chip signal line formed on the insulating layer. a high frequency circuit chip which is located at a position higher than the substrate surface ground layer the chip ground layer, the substrate surface layer line is higher than the chip signal line The board surface layer line is extended on the high frequency circuit chip, the connection end of the substrate surface line is above the chip signal line connection end, and they are electrically connected in the vertical direction. An electronic device having a high-frequency circuit mounting structure characterized by the above.
請求項５に係る発明は、前記チップ信号線路と前記基板表層線路とを接続する部分を挟んで、前記基板表層グランド層が２箇所、前記高周波回路チップ上に延伸され、前記基板表層グランド層の２つの接続端と前記チップグランド層の２つの接続端とを上下方向に電気的に接続する部分が各々形成されていることを特徴とする。請求項６に係る発明は、前記高周波回路チップは前記チップ信号線路を２つ有し、それらに対応するように前記誘電体基板は前記基板表層線路を２つ有し、それらが各々の対応する接続端において上下方向に電気的に接続されており、当該２つのチップ信号線路の接続端は６００μｍ以下の距離に形成されていることを特徴とする。 In the invention according to claim 5, the substrate surface ground layer is extended on the high-frequency circuit chip at two locations across a portion connecting the chip signal line and the substrate surface layer line, and the substrate surface layer ground layer Portions that electrically connect the two connection ends and the two connection ends of the chip ground layer in the vertical direction are formed, respectively. In the invention according to claim 6, the high-frequency circuit chip has two chip signal lines, and the dielectric substrate has two substrate surface layer lines corresponding to the chip signal lines, which correspond to each of them. The connection ends are electrically connected in the vertical direction, and the connection ends of the two chip signal lines are formed at a distance of 600 μm or less.
請求項７に係る発明は、前記高周波回路チップを実装するための下部構成に、外部グランドに接続された導体の周期構造を設けたことを特徴とする。 The invention according to claim 7 is characterized in that a periodic structure of a conductor connected to an external ground is provided in a lower structure for mounting the high-frequency circuit chip.
ワイヤボンディングを用いる場合には、接続部の誘電体基板と高周波回路チップとの間に電磁界が広がるが、本発明により当該電磁界の広がりを小さくできる。ことため、隣のポートに影響を与えにくくすることができる（請求項１乃至請求項３）。
また、誘電体薄膜を挟んだ構造の導波路を用いる場合には、誘電体基板側の導波路と高周波回路チップ側の導波路との間にできる間隙（導波路としての不連続部分）を無くすことができる。このため、接続部において電磁界は周囲に広がらない。故に、隣接ポート間は高アイソレーションとなる（請求項４乃至請求項６）。
これらは、ボンディングワイヤ又は基板表層線路の延伸部と、下方に位置する誘電体基板裏面のグランドとの間に生じうる電界が、より近い側に形成されるボンディングワイヤ又は基板表層線路の延伸部と、グランドを接続するボンディングワイヤ等との間に電界が集中するものと考えることもできる。
以上の通り、実装した状態で隣接するポート間のアイソレーション特性を上げることができる。このため、小形化、ワンチップ化ができるようになる。
When wire bonding is used, an electromagnetic field spreads between the dielectric substrate of the connecting portion and the high-frequency circuit chip, but the spread of the electromagnetic field can be reduced by the present invention. Therefore, it is possible to make it difficult to influence the adjacent port (claims 1 to 3).
In addition, when a waveguide having a structure in which a dielectric thin film is sandwiched is used, a gap (discontinuous portion as a waveguide) formed between the waveguide on the dielectric substrate side and the waveguide on the high frequency circuit chip side is eliminated. be able to. For this reason, the electromagnetic field does not spread around the connection portion. Therefore, high isolation is provided between adjacent ports (claims 4 to 6).
These are the bonding wire or the extending portion of the substrate surface line that is formed on the side closer to the electric field that can be generated between the extending portion of the bonding wire or the substrate surface layer line and the ground on the lower surface of the dielectric substrate. It can also be considered that the electric field is concentrated between the bonding wire and the like connecting the ground.
As described above, it is possible to improve the isolation characteristics between adjacent ports in the mounted state. For this reason, miniaturization and one chip can be realized.
本発明は、表面にチップ信号線路とチップグランド層とから成るチップ高周波導波路を有する、任意の構成の高周波回路チップの実装に適用できる。当該高周波回路チップはＧａＡｓ−ＩＣ、ＳｉＧｅ−ＩＣその他任意の半導体装置を採用できる。また、任意の回路を有することができる。尚、以下の実施例では、シミュレーションを簡略とするために、マイクロストリップ線路による導波路のみを形成した高周波回路チップを示すが、本発明はこれに限定されるものではない。 The present invention can be applied to mounting of a high-frequency circuit chip having an arbitrary configuration having a chip high-frequency waveguide composed of a chip signal line and a chip ground layer on the surface. The high-frequency circuit chip can employ GaAs-IC, SiGe-IC, or any other semiconductor device. Further, an arbitrary circuit can be provided. In the following embodiments, in order to simplify the simulation, a high-frequency circuit chip in which only a waveguide using a microstrip line is formed is shown, but the present invention is not limited to this.
実装基板である誘電体基板の構成は、本発明の特徴である、実装後の高周波回路チップのチップ高周波導波路のチップグランド層よりも、高い位置に基板表層グランド層が配置されば良く、その他の構成は任意である。高周波回路チップを実装する位置の下部に図１２、１３に示した周期構造を採用しても、また、採用しなくても良い。基板表層グランド層の接地方法は任意であり、直接外部の接地電極に接続しても良く、また以下の実施例の通り、誘電体基板裏面にグランド層を設けて上下方向のビアホールに充填した導体で接地電位を確保しても良い。基板表層グランド層の位置は、チップグランド層より高いことが本願発明の本質であるが、その高低差は、１００μｍ以下とすべきである。好ましくは、高周波回路チップのマイクロストリップ導体等の信号線路の高さ程度とすることが好ましい。この場合、基板表層グランド層と、チップグランド層の高低差は、高周波回路チップのチップ高周波導波路を形成する絶縁層の厚さ程度となる。或いは、基板表層グランド層の位置は、当該高周波回路チップのチップ導波路を形成する絶縁層の位置でも構わないし、チップグランド層の最上面よりも基板表層グランド層の最下面が低くても構わない。 The configuration of the dielectric substrate which is the mounting substrate is the feature of the present invention, and the substrate surface layer ground layer may be disposed at a higher position than the chip ground layer of the chip high-frequency waveguide of the mounted high-frequency circuit chip. The configuration of is arbitrary. The periodic structure shown in FIGS. 12 and 13 may or may not be employed below the position where the high-frequency circuit chip is mounted. The method for grounding the substrate surface ground layer is arbitrary, and may be directly connected to an external ground electrode. Also, as shown in the following examples, a conductor in which a ground layer is provided on the back surface of a dielectric substrate and filled in vertical via holes The ground potential may be secured with Although the essence of the present invention is that the position of the substrate surface ground layer is higher than the chip ground layer, the height difference should be 100 μm or less. Preferably, the height of the signal line such as a microstrip conductor of the high-frequency circuit chip is about the same. In this case, the height difference between the substrate surface ground layer and the chip ground layer is about the thickness of the insulating layer forming the chip high-frequency waveguide of the high-frequency circuit chip. Alternatively, the position of the substrate surface ground layer may be the position of the insulating layer forming the chip waveguide of the high-frequency circuit chip, or the lowermost surface of the substrate surface ground layer may be lower than the uppermost surface of the chip ground layer. .
請求項４乃至６に係る発明の、誘電体薄膜の両面に設けられた基板表層線路と基板表層グランド層とから成る薄膜導波路は、いわゆるテープキャリアの技術により容易に実現可能であるが、その他の公知の任意の方法を採用しても良い。テープキャリアの技術によれば、基板表層グランド層を設けた誘電体薄膜の高周波回路チップとの接続端を予めパターニングした後、基板表層線路を例えば銅箔を貼り付けた後にエッチングでフィンガー状に形成すると良い。即ち、テープキャリアにチップを実装する際のインナーリードの形成技術がそのまま使用できる。 The thin film waveguide comprising the substrate surface layer line and the substrate surface layer ground layer provided on both surfaces of the dielectric thin film of the invention according to claims 4 to 6 can be easily realized by a so-called tape carrier technique. Any known method may be employed. According to the technology of the tape carrier, after connecting the high-frequency circuit chip of the dielectric thin film provided with the substrate surface layer ground layer in advance, the substrate surface line is formed in a finger shape by etching after pasting copper foil, for example Good. That is, the inner lead forming technique for mounting the chip on the tape carrier can be used as it is.
導体の周期構造の各単位構造は次のような構成から適宜選択できる。
まず、導体の周期構造の各単位構造は、立設された柱状部を有すると良い。
或いは導体の周期構造の各単位構造は、立設された柱状部とそれらを連結する線路とから成る格子戸構造を有すると良い。この際、立設された柱状部は、誘電体基板に設けられた孔部に導体を充填したビアにより形成されており、当該誘電体基板下部に設けられたグランド板と導通されていると良い。
このような導体の周期構造は、漏れを抑制すべき電磁波の波長の１／２の周期で配設されていると良い。
また、高周波回路チップの外部と接続するための信号線路端と、それと接続されるべき誘電体基板に設けられた信号線路端とに対応して、それら２つの信号線路端を結ぶ領域を囲んだ外枠状部を有する上部グランド板が誘電体基板に設けられていると良い。
更には、高周波回路チップの外部と接続するための端子と、誘電体基板に設けられた端子とを接続するボンディングワイヤ下部の、高周波回路チップ周端と誘電体基板周端との間には、誘電体が充填されていると良い。
Each unit structure of the periodic structure of the conductor can be appropriately selected from the following configurations.
First, each unit structure of the periodic structure of the conductor preferably has an upright columnar portion.
Or each unit structure of the periodic structure of a conductor is good to have the lattice door structure which consists of the standing columnar part and the track | line which connects them. At this time, the standing columnar portion is formed by a via in which a hole provided in the dielectric substrate is filled with a conductor, and is preferably connected to a ground plate provided in the lower portion of the dielectric substrate. .
Such a periodic structure of the conductor is preferably arranged with a period of ½ of the wavelength of the electromagnetic wave whose leakage should be suppressed.
In addition, a signal line end for connection to the outside of the high-frequency circuit chip and a signal line end provided on the dielectric substrate to be connected to the region connecting the two signal line ends are enclosed. An upper ground plate having an outer frame portion is preferably provided on the dielectric substrate.
Furthermore, between the high-frequency circuit chip peripheral edge and the dielectric substrate peripheral edge below the bonding wire connecting the terminal for connecting to the outside of the high-frequency circuit chip and the terminal provided on the dielectric substrate, It is good if it is filled with a dielectric.
例えば、高周波回路チップがｘｙ平面に平行なグランド層を有する場合、その上に形成されるストリップ導体もｘｙ平面に平行となる。この場合、「周期構造」は、当該グランド層の下部に位置する誘電体実装基板に設けられ、特に、ｚ軸方向に立設された壁状、格子戸状、柱状、錘状その他の導体から成る構造物を周期的に配設すると良い。導体から成る周期構造は、例えば上部に設けられる高周波回路チップの伝送線路に対応してその下部となるよう、例えば誘電体基板上面又はその内部に設けられる。当該高周波回路チップの伝送線路の伝送方向に対して、周期的に設けることが望ましい。 For example, when the high-frequency circuit chip has a ground layer parallel to the xy plane, the strip conductor formed thereon is also parallel to the xy plane. In this case, the “periodic structure” is provided on the dielectric mounting substrate located below the ground layer, and particularly from a wall shape, a lattice door shape, a columnar shape, a weight shape, or other conductors erected in the z-axis direction. It is good to arrange | position the structure which consists of periodically. The periodic structure made of a conductor is provided, for example, on the top surface of the dielectric substrate or inside thereof so as to be the lower portion corresponding to the transmission line of the high-frequency circuit chip provided on the upper portion. It is desirable to provide periodically with respect to the transmission direction of the transmission line of the said high frequency circuit chip.
導体から成る周期構造は、例えば誘電体層に孔部を形成し、その孔部の内部に導体を充填すると良い。或いは誘電体層表面に周期的な図形を形成する。誘電体層を複数層とし、各層に孔部を設けて導体を充填し、層間においてそれらのビアを連結するよう導体の線路を形成しても良い。導体から成る周期構造は、立設された壁状としても良く、ビアと水平方向で、遮断すべき電磁波の進行方向に垂直な線路により形成される格子戸状としても良い。ビアを密（例えば伝送波長λの１／４の間隔）に配置することで、格子戸状に形成された導体が、所望の周波数に対し導体の壁とみなせるようになる。 In the periodic structure made of a conductor, for example, a hole is formed in the dielectric layer, and the conductor is filled in the hole. Alternatively, a periodic figure is formed on the surface of the dielectric layer. A plurality of dielectric layers may be provided, holes may be provided in each layer to fill the conductors, and conductor lines may be formed to connect the vias between the layers. The periodic structure made of a conductor may be a standing wall shape, or may be a lattice door shape formed by a line perpendicular to the traveling direction of the electromagnetic wave to be cut off in the horizontal direction with the via. By arranging the vias densely (for example, at intervals of 1/4 of the transmission wavelength λ), the conductor formed in a lattice door shape can be regarded as a conductor wall for a desired frequency.
また、実装後にパッケージングする際には、チップ高周波導波路及び基板高周波導波路又は薄膜導波路上方に、接地された金属の周期構造を設けた蓋部を設けて、チップ高周波導波路及び基板高周波導波路又は薄膜導波路から上方向に高周波が漏れることを抑制する構成を採用しても良い。 When packaging after mounting, a lid having a periodic structure of a grounded metal is provided above the chip high-frequency waveguide and the substrate high-frequency waveguide or thin-film waveguide, so that the chip high-frequency waveguide and the substrate high-frequency waveguide are provided. You may employ | adopt the structure which suppresses that a high frequency leaks upward from a waveguide or a thin film waveguide.
以上の通り、不必要な経路を電波が伝搬することを防ぐ。これにより、高周波回路チップを製造した段階では得られるはずの設計特性が、実装後に得られなくなるという不都合を防ぐことができる。 As described above, radio waves are prevented from propagating along unnecessary paths. As a result, it is possible to prevent the disadvantage that the design characteristics that should be obtained at the stage of manufacturing the high-frequency circuit chip cannot be obtained after mounting.
図１は本発明の具体的な一実施例に係る電子装置１０００の構成を示す断面図である。図１の電子装置１０００は、図１２の電子装置９５００における上部グランド板２６Ｌ及び２６Ｒを、高周波回路チップ１００のグランド層（チップグランド層）１５よりも高い位置とし（基板表層グランド層）、また、上部グランド板（基板表層グランド層）２６Ｌ及び２６Ｒの上部に誘電体被覆２Ｌｃ及び２Ｒｃを形成した後に信号線路（基板表層線路）２７Ｌ及び２７Ｒを設ける構造としたものである。尚、誘電体層２０表面と内部に中間グランド板２６'Ｌ及び２６'Ｒ、２６''Ｌ及び２６''Ｒを設ける構成とした。また、ビア２５Ｌと２５Ｒは、グランド板（基板表層グランド層）２６Ｌ及び２６Ｒと中間グランド板２６'Ｌ及び２６'Ｒの間、中間グランド板２６'Ｌ及び２６'Ｒと２６''Ｌ及び２６''Ｒの間、中間グランド板２６''Ｌ及び２６''Ｒとグランド板２１の間を接続するように、多数設けることとした。 FIG. 1 is a cross-sectional view showing a configuration of an electronic apparatus 1000 according to a specific embodiment of the present invention. The electronic device 1000 in FIG. 1 places the upper ground plates 26L and 26R in the electronic device 9500 in FIG. 12 higher than the ground layer (chip ground layer) 15 of the high-frequency circuit chip 100 (substrate surface ground layer). The signal lines (substrate surface layer lines) 27L and 27R are provided after the dielectric coatings 2Lc and 2Rc are formed on the upper ground plates (substrate surface layer ground layers) 26L and 26R. It should be noted that intermediate ground plates 26′L and 26′R, 26 ″ L and 26 ″ R are provided on the surface and inside of the dielectric layer 20. The vias 25L and 25R are provided between the ground plates (substrate surface ground layer) 26L and 26R and the intermediate ground plates 26′L and 26′R, and between the intermediate ground plates 26′L and 26′R and 26 ″ L and 26, respectively. Between ″ R, a large number of intermediate ground plates 26 ″ L and 26 ″ R and the ground plate 21 are connected.
図１において、高周波回路チップ１００のグランド層（チップグランド層）１５の両端が破線で示されているのは次のような事情を示すものである。即ち、この例では、高周波回路チップ１００のマイクロストリップ導体（チップ信号線路）１７のワイヤボンディング３０Ｌ及び３０Ｒとの接続端直下にはグランド層（チップグランド層）１５は存在しないが、その領域を挟むようにグランド層（チップグランド層）１５を形成している。これを図２に示す。尚、構成によってはワイヤボンディング３０Ｌ、３０Ｒとの接続直下にグランド層を形成する場合もある。
図２は、電子装置１０００の、ワイヤボンディング３０Ｌの近傍の構成を示す詳細図である。図２は各層の形状を示すために分解して示しているものであり、必ずしもこの手順で接続部分が形成されることを主張するものではない。
In FIG. 1, the fact that both ends of the ground layer (chip ground layer) 15 of the high-frequency circuit chip 100 are indicated by broken lines indicates the following situation. That is, in this example, the ground layer (chip ground layer) 15 does not exist immediately below the connection end of the microstrip conductor (chip signal line) 17 of the high-frequency circuit chip 100 to the wire bondings 30L and 30R, but sandwiches the region. Thus, a ground layer (chip ground layer) 15 is formed. This is shown in FIG. Depending on the configuration, a ground layer may be formed immediately below the connection with the wire bondings 30L and 30R.
FIG. 2 is a detailed view showing the configuration of the electronic apparatus 1000 in the vicinity of the wire bonding 30L. FIG. 2 is an exploded view to show the shape of each layer, and does not necessarily claim that the connecting portion is formed by this procedure.
図２．Ａ〜２．Ｄは実装基板側の構成を示す。図２．Ａのように誘電体層２Ｌがある。尚、図２．Ａではビア２５Ｌの配置を省略して示した。誘電体層２Ｌの上方に図２．Ｂのように上部グランド板２６Ｌが配置される。本実施例では誘電体層２Ｌの上面全体を上部グランド板２６Ｌが覆うものとした。図２．Ｃのように、上部グランド板２６Ｌの２箇所のワイヤボンディング領域を露出させるような形状に誘電体被覆２Ｌｃが形成される。更に図２．Ｄのように、誘電体被覆２Ｌｃの上部に信号線路２７Ｌが形成される。誘電体被覆２Ｌｃを挟んで信号線路（基板表層線路）２７Ｌと上部グランド板（基板表層グランド層）２６Ｌより基板側の導波路（基板高周波導波路）が形成される。 FIG. A-2. D shows the structure of the mounting substrate side. FIG. As in A, there is a dielectric layer 2L. FIG. In A, the arrangement of the via 25L is omitted. 2 above the dielectric layer 2L. The upper ground plate 26L is arranged as shown in B. In the present embodiment, the entire upper surface of the dielectric layer 2L is covered by the upper ground plate 26L. FIG. As in C, the dielectric coating 2Lc is formed in a shape that exposes two wire bonding regions of the upper ground plate 26L. Furthermore, FIG. As in D, the signal line 27L is formed on the top of the dielectric coating 2Lc. A substrate-side waveguide (substrate high-frequency waveguide) is formed from the signal line (substrate surface layer line) 27L and the upper ground plate (substrate surface layer ground layer) 26L across the dielectric coating 2Lc.
図２．Ｅ〜２．Ｈは高周波回路チップ１００側の構成を示す。図２．Ｅのようにシリコン基板１０がある。シリコン基板１０の上部に図２．Ｆのような形状にＡｕから成るグランド層（チップグランド層）１５が形成されている。本実施例では、グランド層（チップグランド層）１５は、後述のマイクロストリップ導体１７のワイヤボンディング部１７ＢＰにあたるＢＰと示した領域をやや広げた領域と、高周波回路チップ１００の外周に接する領域には形成されない。次に図２．Ｇのように、グランド層１５の２箇所のワイヤボンディング領域を露出させるような孔部を有したＳｉＯ2から成る絶縁層１６が形成されている。更に図２．Ｈのように、絶縁層１６の上にマイクロストリップ導体１７と、その左端にワイヤボンディング部１７ＢＰがＡｕにより形成されるている。絶縁層１６を挟んでマイクロストリップ導体（チップ信号線路）１７とグランド層（チップグランド層）１５によりマイクロストリップ導波路（チップ高周波導波路）が形成される。尚、チップグランド層の符号を（１５）と示して、当該部分にはメッキが施されて、マイクロストリップ導体（チップ信号線路）１７表面と同じ高さに揃えてワイヤボンディングされることを表現している。 FIG. E-2. H indicates the configuration on the high-frequency circuit chip 100 side. FIG. There is a silicon substrate 10 like E. On the top of the silicon substrate 10, FIG. A ground layer (chip ground layer) 15 made of Au is formed in the shape of F. In this embodiment, the ground layer (chip ground layer) 15 is formed in a region where a region indicated by BP corresponding to a wire bonding portion 17BP of the microstrip conductor 17 described later is slightly expanded and a region in contact with the outer periphery of the high-frequency circuit chip 100. Not formed. Next, FIG. As in G, an insulating layer 16 made of SiO 2 having a hole that exposes two wire bonding regions of the ground layer 15 is formed. Furthermore, FIG. Like H, the microstrip conductor 17 is formed on the insulating layer 16, and the wire bonding part 17BP is formed of Au at the left end thereof. A microstrip waveguide (chip high-frequency waveguide) is formed by the microstrip conductor (chip signal line) 17 and the ground layer (chip ground layer) 15 with the insulating layer 16 interposed therebetween. Note that the reference numeral of the chip ground layer is indicated by (15), and this part is plated to express that it is wire-bonded to the same height as the surface of the microstrip conductor (chip signal line) 17. ing.
こうして、上面図が図２．Ｄのような基板側と、図２．Ｈのようなチップ側を、３つのボンディングワイヤ３０Ｌ、３０Ｌｇ１及び３０Ｌｇ２により図２．Ｉのように接続する。ボンディングワイヤ３０Ｌは、基板側の信号線路（基板表層線路）２７Ｌとチップ側のマイクロストリップ導体（チップ信号線路）１７の左端に設けられたワイヤボンディング部１７ＢＰを接続する。ボンディングワイヤ３０Ｌｇ１と３０Ｌｇ２は、基板側の上部グランド板（基板表層グランド層）２６Ｌの２箇所の露出部と、チップ側のグランド層（チップグランド導）１５の２箇所の露出部とを接続する。尚、チップ側のグランド層１５の２箇所の露出部とボンディングワイヤ３０Ｌｇ１と３０Ｌｇ２とは、必要に応じ、チップ側に形成されたボンディングパッドを介して接続して良い。 Thus, a top view is shown in FIG. The substrate side as shown in FIG. The chip side such as H is formed by three bonding wires 30L, 30Lg1 and 30Lg2 in FIG. Connect as I. The bonding wire 30L connects the signal line (substrate surface line) 27L on the substrate side and the wire bonding part 17BP provided at the left end of the microstrip conductor (chip signal line) 17 on the chip side. The bonding wires 30Lg1 and 30Lg2 connect the two exposed portions of the substrate-side upper ground plate (substrate surface ground layer) 26L and the two exposed portions of the chip-side ground layer (chip ground conductor) 15 to each other. Note that the two exposed portions of the chip-side ground layer 15 and the bonding wires 30Lg1 and 30Lg2 may be connected via bonding pads formed on the chip side, if necessary.
尚、図２は左右の各図が、ｚ軸方向に同じ高さであることを示すものではない。本発明の本質は、図２．Ｂの基板側の上部グランド板（基板表層グランド層）２６が、図２．Ｆのチップ側のグランド層（チップグランド層）１５よりも高い位置にあることである。また、全く同様に、ワイヤボンディング３０Ｒの近傍も構成されるものである。 Note that FIG. 2 does not indicate that the left and right drawings are the same height in the z-axis direction. The essence of the present invention is shown in FIG. The upper ground plate (substrate surface ground layer) 26 on the substrate side of B is shown in FIG. That is, it is higher than the ground layer (chip ground layer) 15 on the chip side of F. In the same manner, the vicinity of the wire bonding 30R is also configured.
シミュレーションに用いた構成を斜視図で図３に示す。図３．Ａは、４つのポートを有する誘電体基板に、２つのマイクロストリップ導波路が形成されたチップを搭載して、ポート１とポート２を接続し、ポート３とポート４とを接続した構造を示している。図３．Ｂはポート１の基板とチップとの接続部分を拡大したものであり、図２．Ｉに対応する。即ち、ボンディングワイヤ３０Ｌは、誘電体被膜２Ｌｃ上に設けられた信号線路２７Ｌとマイクロストリップ導体１７の左端のワイヤボンディング部を接続している。ボンディングワイヤ３０Ｌｇ１と３０Ｌｇ２は、基板側の上部グランド板２６Ｌの２箇所の露出部と、チップ側のグランド層１５に接続されたボンディングパッドを接続している。高周波回路チップ１００と誘電体層２Ｌ及び２Ｒとの間隙は１００μｍ、ボンディングワイヤ３０Ｌ及び３０Ｒの全長は各々３００μｍ、信号線路２７Ｌ及び２７Ｒ表面と、ボンディングワイヤ３０Ｌ及び３０Ｒの頂上部の高低差は１００μｍとした。また、高周波回路チップ１００の絶縁層１６の厚さは１０μｍ、誘電体被膜２Ｌｃ及び２Ｒｃの厚さは６０μｍとした。 FIG. 3 is a perspective view showing the configuration used for the simulation. FIG. A shows a structure in which a chip on which two microstrip waveguides are formed is mounted on a dielectric substrate having four ports, port 1 and port 2 are connected, and port 3 and port 4 are connected. ing. FIG. B is an enlarged view of the connection portion between the substrate of port 1 and the chip. Corresponding to I. That is, the bonding wire 30L connects the signal line 27L provided on the dielectric film 2Lc and the wire bonding portion at the left end of the microstrip conductor 17. The bonding wires 30Lg1 and 30Lg2 connect two exposed portions of the upper ground plate 26L on the substrate side and bonding pads connected to the ground layer 15 on the chip side. The gap between the high-frequency circuit chip 100 and the dielectric layers 2L and 2R is 100 μm, the total length of the bonding wires 30L and 30R is 300 μm, and the height difference between the surfaces of the signal lines 27L and 27R and the tops of the bonding wires 30L and 30R is 100 μm. did. The thickness of the insulating layer 16 of the high-frequency circuit chip 100 was 10 μm, and the thicknesses of the dielectric coatings 2Lc and 2Rc were 60 μm.
図４は、図３の構成において、ポート１に７７ＧＨｚの高周波信号を入力した際のシミュレーション結果である電界分布である。ポート１から相対するポート２に向かって電界が生じているが、ポート３やポート４に電界は余り生じていないことが分かる。即ち、ポート３及びポート４での基板／チップ接続部には、ポート１及びポート２での基板／チップ接続部からの高周波の漏れが抑制されていることが分かる。これは、上部グランド板２６Ｌ−ボンディングワイヤ３０Ｌｇ１と３０Ｌｇ２−ボンディングパッド−グランド層１５の接続が、信号線路２７Ｌ−ボンディングワイヤ３０Ｌ−ボンディングパッド−マイクロストリップ導体１７の極めて近い位置に配置されているので、信号線路を接続するボンディングワイヤ３０Ｌとグランド板２１との間に生じる電界が抑制されるものと考えられる。特に、上部グランド板２６Ｌと、ボンディングワイヤ３０Ｌｇ１及び３０Ｌｇ２の接続部分が、信号線路２７Ｌとボンディングワイヤ３０Ｌの接続部分よりも低い位置に有ることで、ボンディングワイヤ３０Ｌとボンディングワイヤ３０Ｌｇ１及び３０Ｌｇ２との間に電界が集中し、ボンディングワイヤ３０Ｌとその下方のグランド板２１との間に電界が生じにくくなっているものと考えられる。全く同様の事情で、ボンディングワイヤ３０Ｒ近傍での漏れも抑制される。 FIG. 4 shows an electric field distribution as a simulation result when a high frequency signal of 77 GHz is input to the port 1 in the configuration of FIG. It can be seen that an electric field is generated from the port 1 toward the opposite port 2, but not so much at the port 3 and the port 4. That is, it can be seen that high-frequency leakage from the substrate / chip connection at ports 1 and 2 is suppressed in the substrate / chip connection at ports 3 and 4. This is because the connection between the upper ground plate 26L-bonding wire 30Lg1 and 30Lg2-bonding pad-ground layer 15 is located very close to the signal line 27L-bonding wire 30L-bonding pad-microstrip conductor 17. It is considered that the electric field generated between the bonding wire 30L connecting the signal lines and the ground plate 21 is suppressed. In particular, the connection portion between the upper ground plate 26L and the bonding wires 30Lg1 and 30Lg2 is positioned lower than the connection portion between the signal line 27L and the bonding wire 30L, so that the bonding wire 30L and the bonding wires 30Lg1 and 30Lg2 are interposed. It is considered that the electric field is concentrated and the electric field is hardly generated between the bonding wire 30L and the ground plate 21 below the bonding wire 30L. Under exactly the same circumstances, leakage near the bonding wire 30R is also suppressed.
図３の構成において、周波数を変化させて反射特性Ｓ１１、伝送特性Ｓ２１、Ｓ３１及びＳ４１をシミュレーションした。図５．Ａのように７７ＧＨｚ付近で反射特性Ｓ１１は−２０ｄＢ以下、伝送特性Ｓ２１は−７ｄＢ程度と良好であった。図５．Ｂのように望ましくない伝送特性Ｓ３１及びＳ４１は７７ＧＨｚ付近で−４０ｄＢ程度と良好な値を示した。 In the configuration of FIG. 3, the reflection characteristics S11, transmission characteristics S21, S31, and S41 were simulated by changing the frequency. FIG. Like A, in the vicinity of 77 GHz, the reflection characteristic S11 is -20 dB or less, and the transmission characteristic S21 is as good as about -7 dB. FIG. Undesirable transmission characteristics S31 and S41 like B showed a good value of about -40 dB around 77 GHz.
図６は本発明の具体的な第２の実施例に係る電子装置２０００の構成を示す断面図である。図６の電子装置２０００は、図１の電子装置１０００における基板側の導波路である上部グランド板（基板表層グランド層）２６Ｌ及び２６Ｒ／誘電体被膜２Ｌｃ及び２Ｒｃ／信号線路（基板表層線路）２７Ｌ及び２７Ｒを、誘電体膜の両面に導体を設けた薄膜導波路６０Ｌ及び６０Ｒで置き換え、ワイヤボンディングを用いずに、薄膜導波路６０Ｌ及び６０Ｒをバンプにより高周波回路チップ１００と接続したものである。薄膜導波路６０Ｌ及び６０Ｒの構成は、厚さ３０μｍの誘電体薄膜６０Ｌｆ及び６０Ｒｆの、裏面に各々基板表層グランド層６０Ｌｇ及び６０Ｒｇを設け、表面に各々基板表層線路６０Ｌｓ及び６０Ｒｓを設けたものである。尚、以下に述べる通り、基板表層線路６０Ｌｓ及び６０Ｒｓは誘電体薄膜６０Ｌｆ及び６０Ｒｆに裏打ちされていないフィンガー部Ｆを有し、各々の先端でバンプＢＬｓ及びＢＲｓによりマイクロストリップ導体（チップ信号線路）１７の左右端と接続されている。薄膜導波路６０Ｌ及び６０Ｒの基板表層グランド層６０Ｌｇ及び６０Ｒｇは、高周波回路チップ１００のグランド層（チップグランド層）１５よりも高い位置とした。また、薄膜導波路６０Ｌ及び６０Ｒの基板表層グランド層６０Ｌｇ及び６０Ｒｇは、中間グランド板２６'Ｌ及び２６'Ｒ、２６''Ｌ及び２６''Ｒ及びグランド板２１と、多数のビア２５Ｌと２５Ｒより電気的に接続されている。 FIG. 6 is a cross-sectional view showing a configuration of an electronic device 2000 according to a second specific example of the present invention. The electronic device 2000 of FIG. 6 includes upper ground plates (substrate surface ground layers) 26L and 26R / dielectric coatings 2Lc and 2Rc / signal lines (substrate surface lines) 27L which are waveguides on the substrate side in the electronic device 1000 of FIG. And 27R are replaced with thin film waveguides 60L and 60R having conductors on both surfaces of the dielectric film, and the thin film waveguides 60L and 60R are connected to the high-frequency circuit chip 100 by bumps without using wire bonding. The thin film waveguides 60L and 60R are configured by providing substrate surface layer ground layers 60Lg and 60Rg on the back surface of dielectric thin films 60Lf and 60Rf having a thickness of 30 μm, and providing substrate surface layer lines 60Ls and 60Rs on the front surface, respectively. . As described below, the substrate surface lines 60Ls and 60Rs have finger portions F not backed by the dielectric thin films 60Lf and 60Rf, and microstrip conductors (chip signal lines) 17 are formed by bumps BLs and BRs at the respective ends. It is connected to the left and right ends. The substrate surface ground layers 60Lg and 60Rg of the thin-film waveguides 60L and 60R were positioned higher than the ground layer (chip ground layer) 15 of the high-frequency circuit chip 100. Further, the substrate surface ground layers 60Lg and 60Rg of the thin film waveguides 60L and 60R include the intermediate ground plates 26′L and 26′R, 26 ″ L and 26 ″ R, the ground plate 21, and a number of vias 25L and 25R. More electrically connected.
図６において、高周波回路チップ１００のグランド層１５の両端が破線で示されているのは図１と同様の事情である。また、薄膜導波路６０Ｌ及び６０Ｒの基板表層グランド層６０Ｌｇ及び６０Ｒｇが、高周波回路チップ１００との接続部分方向に破線で示されている点も類似した事情である。これを図７に示す。図７は、電子装置２０００の、薄膜導波路６０Ｌと高周波回路チップ１００の接続部分の近傍の構成を示す詳細図である。図７は各層の形状を示すために分解して示しているものであり、必ずしもこの手順で接続部分が形成されることを主張するものではない。また、図２．Ａ〜２．Ｄ及び２．Ｉと違い、図７．Ａと図７．Ｈの配置と図７．Ｉの配置は左右方向に対応する位置であるが、図７．Ｂ〜７．Ｄの配置は図７．Ａと図７．Ｈの配置とは左右方向にずれたものを示している。 In FIG. 6, both ends of the ground layer 15 of the high-frequency circuit chip 100 are indicated by broken lines for the same situation as in FIG. Further, the situation is similar in that the substrate surface ground layers 60Lg and 60Rg of the thin film waveguides 60L and 60R are indicated by broken lines in the direction of the connection portion with the high-frequency circuit chip 100. This is shown in FIG. FIG. 7 is a detailed view showing the configuration of the electronic device 2000 in the vicinity of the connection portion between the thin film waveguide 60L and the high-frequency circuit chip 100. FIG. 7 is an exploded view to show the shape of each layer, and does not necessarily claim that the connecting portion is formed by this procedure. In addition, FIG. A-2. D and 2. Unlike I, FIG. A and FIG. H arrangement and FIG. The arrangement of I is a position corresponding to the left-right direction. B-7. The arrangement of D is shown in FIG. A and FIG. The arrangement of H indicates a shift in the left-right direction.
図７．Ａのように誘電体層２Ｌがある。尚、図７．Ａでもビア２５Ｌの配置を省略して示した。次に図７．Ｂ〜７．Ｄで薄膜導波路６０Ｌの構成を示すが、その左右方向の配置は図７．Ａの配置とはズレている事を注意する。まず、図７．Ｂの形状の基板表層グランド層６０Ｌｇがあり、その上部に図７．Ｃの形状の誘電体薄膜６０Ｌｆがある。図７．Ｂ及び７．Ｃで破線で囲ったハッチング部は薄膜導波路６０Ｌの裏面で高周波回路チップ１００のグランド層１５と接続される部分を示したものである。即ち、図７．Ｃのハッチング部は、誘電体薄膜６０Ｌｆ表面に露出したものではない。また、図７．Ｂ及び図７．Ｃでハッチングの無い破線矩形部は、後に形成される基板表層線路６０Ｌｓのバンプが形成される位置を示している。 FIG. As in A, there is a dielectric layer 2L. FIG. Also in A, the arrangement of the via 25L is omitted. Next, FIG. B-7. D shows the configuration of the thin-film waveguide 60L. Note that there is a deviation from the arrangement of A. First, FIG. There is a substrate surface ground layer 60Lg in the shape of B, and FIG. There is a C-shaped dielectric thin film 60Lf. FIG. B and 7. A hatched portion surrounded by a broken line C indicates a portion connected to the ground layer 15 of the high-frequency circuit chip 100 on the back surface of the thin film waveguide 60L. That is, FIG. The hatched portion of C is not exposed on the surface of the dielectric thin film 60Lf. In addition, FIG. B and FIG. A broken-line rectangular portion without hatching in C indicates a position where a bump of the substrate surface layer line 60Ls to be formed later is formed.
図７．Ｄのように、基板表層線路６０Ｌｓが形成されている。基板表層線路６０Ｌｓは誘電体薄膜６０Ｌｆ表面に形成されていると共に、マイクロストリップ導体１７とバンプＢＬｓを介して接続される部分である、図７．Ｃで示したハッチングの無い破線矩形部に向かって延びたフィンガー部Ｆを有する。 FIG. As in D, a substrate surface layer line 60Ls is formed. The substrate surface layer line 60Ls is formed on the surface of the dielectric thin film 60Lf and is a portion connected to the microstrip conductor 17 via the bump BLs, as shown in FIG. It has the finger part F extended toward the broken-line rectangular part without hatching shown by C.
図７．Ｅ〜図７．Ｈは高周波回路チップ１００側の構成であって、実施例１における図２．Ｅ〜図２．Ｈとほぼ同様である。但し、図７．Ｇにおける、ＳｉＯ2絶縁層１６の孔部により露出したグランド層（チップグランド層、図７．Ｇでハッチングされた部分）１５には、図７．Ｈのように必要な厚みを有するバンプＢＬｇ１及びＢＬｇ２が形成される。また、マイクロストリップ導体（チップ信号線路）１７の左端には、必要な厚みを有するバンプＢＬｓが設けられる。こうして、バンプＢＬｓ、バンプＢＬｇ１及びＢＬｇ２に、図７．Ｄで示した薄膜導波路６０Ｌの基板表層線路６０Ｌｓのフィンガー部Ｆ先端の裏面と、基板表層グランド層６０Ｌｇの裏面とが接続される（図７．Ｉ）。図７．Ｉにおいて、ハッチングされた破線矩形部は紙面上側からは見えないのであるが、バンプＢＬｇ１及びＢＬｇ２により基板表層グランド層６０Ｌｇの裏面とグランド層１５が接続された領域を示している。同様に、ハッチングの無い破線矩形部は紙面上側からは見えないのであるが、基板表層線路６０Ｌｓのフィンガー部Ｆ先端の裏面と、マイクロストリップ導体（チップ信号線路）１７とを接続するバンプＢＬｓの領域を示している。 FIG. E to FIG. H is a configuration on the high-frequency circuit chip 100 side, and FIG. E to FIG. It is almost the same as H. However, FIG. A ground layer (chip ground layer, a portion hatched in FIG. 7.G) 15 exposed in the hole portion of the SiO 2 insulating layer 16 in FIG. Bumps BLg1 and BLg2 having a necessary thickness such as H are formed. A bump BLs having a required thickness is provided at the left end of the microstrip conductor (chip signal line) 17. Thus, the bump BLs, the bumps BLg1 and BLg2 are formed on the bumps shown in FIG. The back surface of the tip of the finger portion F of the substrate surface layer line 60Ls of the thin film waveguide 60L indicated by D is connected to the back surface of the substrate surface ground layer 60Lg (FIG. 7.I). FIG. In I, the hatched broken-line rectangle portion is not visible from the upper side of the drawing, but indicates a region where the back surface of the substrate surface ground layer 60Lg and the ground layer 15 are connected by the bumps BLg1 and BLg2. Similarly, although the broken-line rectangular portion without hatching is not visible from the upper side of the drawing, the region of the bump BLs that connects the back surface of the tip of the finger portion F of the substrate surface layer line 60Ls and the microstrip conductor (chip signal line) 17 Is shown.
尚、図２と同様、図７は左右の各図が、ｚ軸方向に同じ高さであることを示すものではない。本発明の本質は、図７．Ｂの基板側の基板表層グランド層６０Ｌｇが、図７．Ｆのチップ側のグランド層（チップグランド層）１５よりも高い位置にあることである。また、全く同様に、薄膜導波路６０Ｒと高周波回路チップ１００の接続部分の近傍も構成されるものである。 As in FIG. 2, FIG. 7 does not indicate that the left and right drawings have the same height in the z-axis direction. The essence of the present invention is shown in FIG. The substrate surface ground layer 60Lg on the substrate side of B is shown in FIG. That is, it is higher than the ground layer (chip ground layer) 15 on the chip side of F. In the same manner, the vicinity of the connection portion between the thin-film waveguide 60R and the high-frequency circuit chip 100 is also configured.
シミュレーションに用いた構成を斜視図で図８で示す。図３と同様に、４つのポートを有する誘電体基板に、２つのマイクロストリップ導波路が形成されたチップを搭載して、ポート１とポート２を接続し、ポート３とポート４とを接続した構造を示している。 The configuration used for the simulation is shown in a perspective view in FIG. As in FIG. 3, a chip on which two microstrip waveguides are formed is mounted on a dielectric substrate having four ports, port 1 and port 2 are connected, and port 3 and port 4 are connected. The structure is shown.
図９は、図４の構成において、ポート１に７７ＧＨｚの高周波信号を入力した際のシミュレーション結果である電界分布である。ポート１から相対するポート２に向かって電界が生じているが、ポート３やポート４に電界が余り生じていないことが分かる。即ち、ポート３及びポート４での基板／チップ接続部には、ポート１及びポート２での基板／チップ接続部からの高周波の漏れが抑制されていることが分かる。これは、基板表層グランド層６０Ｌｇ−バンプＢＬｇ１及びＢＬｇ２−グランド層１５の接続が、基板表層線路６０Ｌｓ−バンプＢＬｓ−マイクロストリップ導体１７の極めて近い位置に配置されているので、基板表層線路６０Ｌｓのフィンガー部Ｆとグランド板２１との間に生じる電界がほぼ完全に抑制されるからと考えられる。特に、基板表層線路６０Ｌｓのフィンガー部Ｆよりも低い位置に、基板表層グランド層６０Ｌｇ−バンプＢＬｇ１及びＢＬｇ２の構造が配置することで、基板表層線路６０Ｌｓのフィンガー部Ｆと基板表層グランド層６０Ｌｇ−バンプＢＬｇ１及びＢＬｇ２との間に電界が集中し、基板表層線路６０Ｌｓのフィンガー部Ｆとその下方のグランド板２１との間に電界がほとんど生じなかったためと考えられる。全く同様の事情で、基板表層線路６０Ｒｓのフィンガー部Ｆ近傍での漏れも抑制される。 FIG. 9 shows an electric field distribution which is a simulation result when a high frequency signal of 77 GHz is inputted to the port 1 in the configuration of FIG. It can be seen that an electric field is generated from the port 1 toward the opposite port 2, but not so much in the port 3 and the port 4. That is, it can be seen that high-frequency leakage from the substrate / chip connection at ports 1 and 2 is suppressed in the substrate / chip connection at ports 3 and 4. This is because the connection of the substrate surface ground layer 60Lg-bumps BLg1 and BLg2-ground layer 15 is arranged at a position very close to the substrate surface layer line 60Ls-bump BLs-microstrip conductor 17, so that the finger of the substrate surface layer line 60Ls This is presumably because the electric field generated between the portion F and the ground plate 21 is almost completely suppressed. In particular, the structure of the substrate surface ground layer 60Lg-bumps BLg1 and BLg2 is arranged at a position lower than the finger portion F of the substrate surface layer line 60Ls, so that the finger portion F of the substrate surface layer line 60Ls and the substrate surface layer ground layer 60Lg-bump This is probably because the electric field was concentrated between BLg1 and BLg2, and almost no electric field was generated between the finger portion F of the substrate surface layer line 60Ls and the ground plate 21 below the finger portion F. Under exactly the same circumstances, leakage in the vicinity of the finger portion F of the substrate surface layer line 60Rs is also suppressed.
図８の構成において、周波数を変化させて反射特性Ｓ１１、伝送特性Ｓ２１、Ｓ３１及びＳ４１をシミュレーションした。図１０．Ａのように７７ＧＨｚ付近で反射特性Ｓ１１は−２０〜−３０ｄＢ程度、伝送特性Ｓ２１は−３ｄＢ程度と極めて良好であった。図１０．Ｂのように望ましくない伝送特性Ｓ３１及びＳ４１は７７ＧＨｚ付近で−５０ｄＢ程度と極めて良好な値を示した。 In the configuration of FIG. 8, the reflection characteristics S11, transmission characteristics S21, S31, and S41 were simulated by changing the frequency. FIG. Like A, in the vicinity of 77 GHz, the reflection characteristic S11 was about -20 to -30 dB, and the transmission characteristic S21 was about -3 dB. FIG. Undesirable transmission characteristics S31 and S41 like B showed a very good value of about -50 dB around 77 GHz.
尚、図６及び図８の構成において、高周波回路チップ１００の下方に導体から成る格子戸状の周期構造２２を設けたが、図９及び図１０の結果から、当該導体から成る格子戸状の周期構造２２を設けなくても、実用に十分な伝送特性及びアイソレーション特性が得られるものと考えられる。これは、基板表層線路６０Ｌｓのフィンガー部Ｆとその下方のグランド板２１との間には電界の漏れがほとんど生じないと考えられるからである。 6 and 8, the lattice door-like periodic structure 22 made of a conductor is provided below the high-frequency circuit chip 100. From the results of FIGS. 9 and 10, the lattice door-like structure made of the conductor is used. Even if the periodic structure 22 is not provided, it is considered that transmission characteristics and isolation characteristics sufficient for practical use can be obtained. This is because it is considered that almost no electric field leaks between the finger portion F of the substrate surface layer line 60Ls and the ground plate 21 below the finger portion F.
１０００、２０００：電子装置
１００：高周波回路チップ
１０：シリコン基板
１５：Ａｕから成るグランド層（チップグランド層）
１６：ＳｉＯ2から成る絶縁層
１７：マイクロストリップ導体（チップ信号線路）
２０：誘電体層（２重層）
２１：グランド板
２２：導体から成る格子戸状の周期構造
２２−１、２２−２：格子戸構造を形成するビア
２３−１、２３−２：格子戸構造を形成する線路
２Ｌ、２Ｒ：誘電体層
２Ｌｃ、２Ｒｃ：誘電体被覆
２５Ｌ、２５Ｒ：ビア
２６Ｌ、２６Ｒ：上部グランド板（基板表層グランド層）
２６'Ｌ、２６''Ｌ、２６'Ｒ、２６''Ｒ：中間グランド板
２７Ｌ、２７Ｒ：信号線路（基板表層線路）
３０Ｌ、３０Ｒ：ボンディングワイヤ
６０Ｌ、６０Ｒ：薄膜導波路
６０Ｌｓ、６０Ｒｓ：薄膜導波路を構成する基板表層線路
６０Ｌｆ、６０Ｒｆ：薄膜導波路を構成する誘電体薄膜
６０Ｌｇ、６０Ｒｇ：薄膜導波路を構成する基板表層グランド層
ＢＬｓ、ＢＲｓ：薄膜導波路を構成する基板表層線路と高周波回路チップのマイクロストリップ導体（チップ信号線路）を電気的に接続するバンプ
1000, 2000: Electronic device 100: High-frequency circuit chip 10: Silicon substrate 15: Ground layer (chip ground layer) made of Au
16: Insulating layer made of SiO 2 17: Microstrip conductor (chip signal line)
20: Dielectric layer (double layer)
21: Ground plate 22: Periodic structure of lattice doors made of conductors 22-1, 22-2: Vias forming lattice door structure 23-1, 23-2: Lines forming lattice door structure 2L, 2R: Dielectric Body layer 2Lc, 2Rc: Dielectric coating 25L, 25R: Via 26L, 26R: Upper ground plate (substrate surface ground layer)
26′L, 26 ″ L, 26′R, 26 ″ R: Intermediate ground plate 27L, 27R: Signal line (board surface layer line)
30L, 30R: Bonding wires 60L, 60R: Thin film waveguides 60Ls, 60Rs: Substrate surface lines constituting thin film waveguides 60Lf, 60Rf: Dielectric thin films constituting thin film waveguides 60Lg, 60Rg: Substrates constituting thin film waveguides Surface ground layers BLs, BRs: Bumps that electrically connect the substrate surface layer lines constituting the thin film waveguide and the microstrip conductors (chip signal lines) of the high-frequency circuit chip.
Claims (7)
前記誘電体基板は、裏面に裏面グランド層が形成されており、
前記誘電体基板は、その表面に、前記裏面グランド層とビアにより導通した基板表層グランド層と、その基板表層グランド層上に形成された誘電体被膜と、その誘電体被膜上に形成された基板表層線路とから成る基板高周波導波路を有し、
前記高周波回路チップは、シリコン基板と、シリコン基板上に形成されたチップグランド層と、そのチップグランド層上に形成された絶縁層と、その絶縁層上にチップ信号線路を有する前記高周波回路が形成された高周波回路チップであり、
前記チップ信号線路と前記基板表層線路とがワイヤボンディングにより接続されており、
前記基板表層グランド層が前記チップグランド層よりも高い位置にあり、
前記基板表層線路は前記チップ信号線路よりも高い位置にある
ことを特徴とする高周波回路の実装構造を有した電子装置。 In an electronic device having a structure in which a high-frequency circuit chip having a high-frequency circuit formed on a semiconductor substrate is mounted on a dielectric substrate,
The dielectric substrate has a back surface ground layer formed on the back surface,
The dielectric substrate has a substrate surface ground layer electrically connected to the back surface ground layer and vias on a surface thereof, a dielectric film formed on the substrate surface ground layer, and a substrate formed on the dielectric film. A substrate high-frequency waveguide comprising a surface layer line,
The high frequency circuit chip includes a silicon substrate, a chip ground layer formed on the silicon substrate, an insulating layer formed on the chip ground layer, and a chip signal line formed on the insulating layer. High frequency circuit chip,
The chip signal line and the substrate surface layer line are connected by wire bonding,
The substrate surface ground layer is at a position higher than the chip ground layer ;
The electronic device having a high-frequency circuit mounting structure, wherein the substrate surface layer line is positioned higher than the chip signal line .
当該２つのチップ信号線路のワイヤボンディング位置は１ｍｍ以下の距離に形成されていることを特徴とする請求項１又は請求項２に記載の高周波回路の実装構造を有した電子装置。 The high-frequency circuit chip has two chip signal lines, and the dielectric substrate has two substrate surface lines corresponding to the chip signal lines, and they are connected by wire bonding at their corresponding connection ends. And
3. The electronic device having a high frequency circuit mounting structure according to claim 1, wherein the wire bonding positions of the two chip signal lines are formed at a distance of 1 mm or less.
前記誘電体基板は、裏面に裏面グランド層が形成されており、
前記誘電体基板は、その表面に、誘電体薄膜の両面に設けられた基板表層線路と、前記裏面グランド層とビアにより導通した基板表層グランド層とから成る薄膜導波路を有し、 前記高周波回路チップは、シリコン基板と、シリコン基板上に形成されたチップグランド層と、そのチップグランド層上に形成された絶縁層と、その絶縁層上にチップ信号線路を有する前記高周波回路が形成された高周波回路チップであり、
前記基板表層グランド層が前記チップグランド層よりも高い位置にあり、
前記基板表層線路は前記チップ信号線路よりも高い位置にあり、
前記基板表層線路が前記高周波回路チップ上に延伸され、
前記基板表層線路の接続端が前記チップ信号線路接続端の上部にあってそれらが上下方向に電気的に接続されていることを特徴とする高周波回路の実装構造を有した電子装置。 In an electronic device having a structure in which a high-frequency circuit chip having a high-frequency circuit formed on a semiconductor substrate is mounted on a dielectric substrate,
The dielectric substrate has a back surface ground layer formed on the back surface,
The dielectric substrate has, on the surface thereof, a thin film waveguide composed of a substrate surface layer line provided on both surfaces of the dielectric thin film, and a substrate surface layer ground layer electrically connected to the back surface ground layer by a via , and the high frequency circuit A chip includes a silicon substrate, a chip ground layer formed on the silicon substrate, an insulating layer formed on the chip ground layer, and a high frequency circuit having the high-frequency circuit having a chip signal line on the insulating layer. Circuit chip,
The substrate surface ground layer is at a position higher than the chip ground layer;
The substrate surface layer line is at a higher position than the chip signal line,
The substrate surface layer line is extended on the high-frequency circuit chip,
An electronic apparatus having a mounting structure for a high-frequency circuit, wherein a connection end of the substrate surface line is above the chip signal line connection end and is electrically connected in the vertical direction.
前記基板表層グランド層が２箇所、前記高周波回路チップ上に延伸され、
前記基板表層グランド層の２つの接続端と前記チップグランド層の２つの接続端とを上下方向に電気的に接続する部分が各々形成されていることを特徴とする請求項４に記載の高周波回路の実装構造を有した電子装置。 With a portion connecting the chip signal line and the substrate surface layer line sandwiched,
The substrate surface ground layer is extended in two places on the high-frequency circuit chip,
5. The high-frequency circuit according to claim 4, wherein a portion for electrically connecting two connection ends of the substrate surface ground layer and two connection ends of the chip ground layer in a vertical direction is formed. An electronic device having a mounting structure.
当該２つのチップ信号線路の接続端は６００μｍ以下の距離に形成されていることを特徴とする請求項４又は請求項５に記載の高周波回路の実装構造を有した電子装置。 The high-frequency circuit chip has two chip signal lines, and the dielectric substrate has two substrate surface lines so as to correspond to them, and they are electrically connected in the vertical direction at their corresponding connection ends. Connected to
6. The electronic device having a high-frequency circuit mounting structure according to claim 4, wherein a connection end of the two chip signal lines is formed at a distance of 600 [mu] m or less.
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