JP4877454B2 - 表面疎水化方法、ならびに半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置等の電子デバイスに用いられる層の表面疎水化方法、ならびに半導体装置およびその製造方法に関する。

現在、大規模集積回路（ＬＳＩ）などにおける半導体装置の層間絶縁層として、ＣＶＤ法などの真空プロセスにより形成されたシリカ（ＳｉＯ_２）膜が多用されている。また、近年、より均一な膜厚を有する絶縁層を形成することを目的として、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）膜と呼ばれるアルコキシランの加水分解生成物を主成分とする塗布型の絶縁層も使用されるようになっている。

半導体装置の製造工程においては、一般に、絶縁層に対して様々な処理が行なわれる。例えば、絶縁層に対してエッチングによるパターニングや、アッシングによるレジストの除去が行なわれる。その際に使用される酸化性もしくは還元性の反応性ガスにより、絶縁層中の炭素原子および水素原子が脱離して、親水性のシラノール基(Ｓｉ−ＯＨ)が生成することがある。これにより、膜の吸湿性が上がり、吸着された水分によって様々なデバイス信頼性が低下することがある。

特に、絶縁層がＬｏｗ−ｋ膜の場合、シラノール基の生成は誘電率の上昇を意味し、ダメージが著しい場合には、Ｌｏｗ−ｋ膜が低誘電性を喪失するという本質的な問題にもつながるおそれがある。
米国特許第ＵＳ６３８３４６６号明細書 米国特許第ＵＳ５５０４０４２号明細書 米国特許第ＵＳ６５４８１１３号明細書 米国特許第ＵＳ６７００２００号明細書 フィリップ ジー クラーク（Philip G. Clerk）、外２名，多孔性ＭＳＱフィルムの洗浄およびｋ値の回復（Cleaning and Restoring k Value of Porous MSQ Films），セミコンダクターインターナショナル（Semiconductor International），２００３年８月，４６−５２頁 アニル バナップ（Anil Bhanap）、外３名，プロセスにより誘導された多孔性絶縁層間絶縁層のダメージをアッシング後の処理により修復すること（Repairing Process-Induced Damage to Porous 絶縁 ILDs by Post-Ash Treatment）Conference proceedings Advanced Metalization, Conference XIX, pp519,２００３年)

本発明の目的は、その後の加工プロセスとの整合性を有し、かつ、表面を含む層の誘電率を上昇させることなく表面のダメージをより簡便にかつ効率良く修復することができる表面疎水化方法を提供することにある。

また、本発明の他の目的は、前記表面疎水化方法によって、表面疎水化処理が施された層を含む半導体装置およびその製造方法を提供することにある。

１．本発明の表面疎水化方法は、
（Ａ）ジアセトキシメチルシランを層の表面に接触させた後、（Ｂ）非プロトン系溶媒を前記表面に接触させる工程と、前記層を加熱する工程と、を含む。

ここで、上記本発明の表面疎水化方法において、前記加熱を５０℃以上で行なうことができる。

ここで、上記本発明の表面疎水化方法において、ジアセトキシメチルシラン含有組成物を前記表面に接触させることにより、前記（Ａ）ジアセトキシメチルシランを前記表面に接触させることができる。

ここで、上記本発明の表面疎水化方法において、前記表面をエッチングおよび／またはアッシングにより得ることができる。

ここで、上記本発明の表面疎水化方法において、前記層は、ケイ素原子を含有し、かつ酸素原子、炭素原子、水素原子、および窒素原子から選ばれた少なくとも１種の元素を構成元素として含むことができる。

ここで、上記本発明の表面疎水化方法において、前記層は絶縁膜であることができる。前記絶縁膜は例えば、比誘電率が３．０以下の膜であることができる。

ここで、上記本発明の表面疎水化方法において、前記加熱する工程は、第１の温度で前記層を加熱する工程と、前記第１の温度よりも高い第２の温度で前記層を加熱する工程と、を含むことができる。または、この場合、前記加熱する工程は、第１の温度で前記層を加熱する工程と、前記第１の温度よりも高い第２の温度で前記層を加熱する工程と、前記第２の温度よりも高い第３の温度で前記層を加熱する工程と、を含むことができる。

２．本発明の半導体装置は、上記表面疎水化方法によって得られた疎水性膜を含む。

３．本発明の半導体装置は、
基板の上方に配置された絶縁層を含む半導体装置であって、
前記絶縁層には凹部が設けられ、
前記凹部の内壁には疎水性膜が形成され、
前記疎水性膜は、上記本発明の表面疎水化方法によって得られた。

４．本発明の半導体装置は、
基板の上方に配置された配線構造体を含む半導体装置であって、
前記配線構造体は、
第１の凹部に設けられたビア層と、
前記ビア層の上に配置され、かつ第２の凹部に設けられた配線層と
を含み、
前記第１の凹部は、前記基板の上方に配置された第１の絶縁層に設けられ、
前記第２の凹部は、前記第１の絶縁層の上方に配置された第２の絶縁層に設けられ、
前記第１の凹部の内壁には疎水性膜が形成され、
前記疎水性膜は、上記本発明の表面疎水化方法によって得られた。

５．本発明の半導体装置は、
基板の上方に配置された配線構造体を含む半導体装置であって、
前記配線構造体は、
第１の凹部に設けられたビア層と、
前記ビア層の上に配置され、かつ第２の凹部に設けられた配線層と
を含み、
前記第１の凹部は、前記基板の上方に配置された第１の絶縁層に設けられ、
前記第２の凹部は、前記第１の絶縁層の上方に配置された第２の絶縁層に設けられ、
前記第１の凹部の内壁には第１の疎水性膜が形成され、
前記第２の凹部の内壁には第２の疎水性膜が形成され、
前記第１および第２の疎水性膜は、上記本発明の表面疎水化方法によって得られた。

ここで、上記半導体装置において、前記ビア層および前記配線層は一体化して形成されていることができる。

６．本発明の半導体装置の製造方法は、上記表面疎水化方法によって、疎水性膜を形成する工程を含む。

本発明の表面疎水化方法によれば、（Ａ）ジアセトキシメチルシランを層の表面に接触させた後、（Ｂ）非プロトン系溶媒を前記表面に接触させる工程を含むことにより、層中の過剰の（Ａ）ジアセトキシメチルシランを容易に除去することができる。すなわち、本発明の表面疎水化方法によれば、層内において（Ａ）ジアセトキシメチルシラン同士の加水分解縮合を抑制することができるため、（Ａ）ジアセトキシメチルシラン同士が加水分解縮合することにより生じるシラン化合物が層内部に必要以上に蓄積するのを防ぐことができる。その結果、層内の空隙が塞がれるのを防止することができる。以上により、表面を含む層の密度の上昇を防止することができるため、層の比誘電率の上昇を抑制することができる。また、本発明の表面疎水化方法によれば、表面のダメージをより簡便にかつ効率良く修復することができ、かつ、腐食性の副生成物が発生することがない。さらに、本発明の表面疎水化方法は、その後の加工プロセスとの整合性を有する。

本発明の半導体装置は、上記本発明の表面疎水化方法によって、表面の疎水化処理が施された層を含むため、信頼性に優れている。

本発明の半導体装置の製造方法は、上記本発明の表面疎水化方法によって、表面の疎水化処理が施された層を形成する工程を含むため、信頼性に優れた半導体装置を製造することができる。

以下、本発明の表面疎水化方法、ならびに半導体装置およびその製造方法について具体的に説明する。

１．表面疎水化方法
１−１．表面疎水化方法
本発明の表面疎水化方法は、（Ａ）ジアセトキシメチルシランを層の表面に接触させた後、（Ｂ）非プロトン系溶媒を前記表面に接触させる工程と、前記層を加熱する工程と、を含む。

（Ａ）ジアセトキシメチルシランを層の表面に接触させる方法は特に限定されない。例えば、（Ａ）ジアセトキシメチルシランを気化させて層の表面に接触させてもよいし、あるいは、（Ａ）ジアセトキシメチルシランを塗布することにより層の表面に接触させてもよい。また、例えば、（Ａ）ジアセトキシメチルシランを含む組成物（ジアセトキシメチルシラン含有組成物）を層の表面に接触させることにより、（Ａ）ジアセトキシメチルシランを層の表面に接触させてもよい。この場合、ジアセトキシメチルシラン含有組成物を層の表面に塗布することにより層の表面に接触させてもよいし、あるいは、ジアセトキシメチルシラン含有組成物を気化させて層の表面に接触させてもよい。

また、（Ｂ）非プロトン系溶媒を接触させた後、層を加熱する工程により、層中の過剰の（Ａ）ジアセトキシメチルシランを容易に除去することができる。これにより、（Ａ）ジアセトキシメチルシラン同士が加水分解縮合することにより生じるシラン化合物が層内部に必要以上に蓄積するのを防ぐことができる。

（Ｂ）非プロトン系溶媒を層の表面に接触させる方法は特に限定されない。例えば、層の表面を（Ｂ）非プロトン系溶媒中に浸漬させることにより層の表面に接触させてもよいし、あるいは（Ｂ）非プロトン系溶媒を塗布することにより層の表面に接触させてもよい。

（Ｂ）非プロトン系溶媒を層の表面に接触させる場合、（Ｂ）非プロトン系溶媒の使用量は、（Ａ）ジアセトキシメチルシランの使用量に対して３〜１，０００重量部であるのが好ましく、５〜７００重量部であるのがより好ましい。（Ｂ）非プロトン系溶媒の使用量が上記の範囲にあることにより、層中の過剰の（Ａ）ジアセトキシメチルシランを容易に除去することができる。

層を加熱する工程においては、加熱温度を１段階に設定してもいし、あるいは加熱温度を２段階以上設定して加熱を行なってもよい。例えば、層中に残存する非プロトン系溶媒の除去と、層中のシラノールと結合した（Ａ）ジアセトキシメチルシランの加水分解縮合とを同時に行なうことを目的として、加熱を１段階で行なってもよい。あるいは、まず、層中に残存する非プロトン系溶媒を除去することを目的として、相対的に低い温度（例えば５０〜２５０℃）で層を加熱した後、層中のシラノールと結合した（Ａ）ジアセトキシメチルシランの加水分解縮合を目的として、相対的に高い温度（例えば１５０〜３５０℃）で層を加熱してもよい。

本発明の表面疎水化方法の対象となる層としては、例えばケイ素原子を主構成元素とする層が挙げられる。ケイ素原子を主構成要素とする層は、半導体装置や液晶表示装置、有機ＥＬ装置などの電子デバイスに広く用いられている。また、ケイ素原子を主構成元素とする層は電子産業のみならず、例えば、自動車産業、光学産業、バイオ産業等の分野で使用されている。

例えば、半導体装置の絶縁層として用いられるケイ素原子を主構成元素とする層は、ケイ素原子のほかに、酸素原子、窒素原子、炭素原子、水素原子、フッ素原子、ホウ素原子、リン原子等を構成元素として含むことができ、このような層としては、より具体的には、例えば、酸化シリコン、酸化窒化シリコン、窒化シリコン、炭化シリコン、および後述する絶縁膜が例示できる。これらの層は、半導体装置用層間絶縁層、半導体装置の表面コート膜などの保護層、多層レジストを用いた半導体作製工程の中間層、多層配線基板の層間絶縁層、液晶表示装置用の保護層や絶縁層などの用途に有用である。

ケイ素原子を主構成要素とする層の製造方法は特に限定されないが、代表的なものとして、ＣＶＤ法（例えば、プラズマＣＶＤ法）およびＳＯＧ法（Spin on Glass）が挙げられる。なかでも、ＳＯＧ法により製造される絶縁膜は、より微細化された半導体装置の層間絶縁層として用いられるようになってきている。この絶縁膜は例えば、ケイ素原子を含有し、かつ酸素原子、炭素原子、水素原子、および窒素原子から選ばれた少なくとも１種の元素を構成元素として含むことができる。

特に、半導体装置の絶縁膜であって、ケイ素原子を含有し、かつ酸素原子、炭素原子、水素原子、および窒素原子から選ばれた少なくとも１種の元素を構成元素として含む層は、半導体装置の製造工程（例えば、エッチング工程やフォトレジストを除去するために行なわれるアッシング工程）によって、層がダメージを受けることがある。より具体的には、エッチング工程、アッシング工程、およびその他の工程で使用される酸化性または還元性の反応性ガスによって層中の炭素原子および水素原子が脱離し、膜中にシラノール基(Ｓｉ−ＯＨ)が生成することにより、層中に水分が吸収されやすくなる。その結果、層中の水分が増加し、吸収された水分によって、半導体装置の信頼性が低下することがある。

また、絶縁膜の場合、シラノール基(Ｓｉ−ＯＨ)の生成によって層中の水分が増加することにより、誘電率が上昇して、低誘電性を喪失することがある。

これに対して、本発明の表面疎水化方法を絶縁膜について適用することにより、（Ａ）ジアセトキシメチルシランがシラノール基と反応する結果、絶縁膜の表面を疎水化させることができる。これにより、絶縁膜の表面から水分が吸収されるのを防止することができるため、絶縁膜の低誘電率を保持することができる。これにより、信頼性に優れた半導体装置を得ることができる。

１−２．（Ｂ）非プロトン系溶媒
本発明の表面疎水化方法においては、（Ｂ）非プロトン系溶媒を使用することにより、（Ａ）ジアセトキシメチルシランとの反応を避けることができる。また、（Ｂ）非プロトン系溶媒は、沸点が５０〜３５０℃であるのが好ましい。

例えば、（Ｂ）非プロトン系溶媒は、下記に例示するものを１種または２種以上組み合わせて使用することができる。より具体的には、非プロトン系溶媒としては、ケトン系溶媒、エステル系溶媒、エーテル系溶媒、アミド系溶媒または後述するその他の非プロトン系溶媒が挙げられる。

ケトン系溶媒としては、アセトン、メチルエチルケトン、メチル−ｎ−プロピルケトン、メチル−ｎ−ブチルケトン、ジエチルケトン、メチル−ｉ−ブチルケトン、メチル−ｎ−ペンチルケトン、エチル−ｎ−ブチルケトン、メチル−ｎ−ヘキシルケトン、ジ−ｉ−ブチルケトン、トリメチルノナノン、シクロヘキサノン、２−ヘキサノン、メチルシクロヘキサノン、２，４−ペンタンジオン、アセトニルアセトン、アセトフェノン、フェンチョンなどのほか、アセチルアセトン、２，４−ヘキサンジオン、２，４−ヘプタンジオン、３，５−ヘプタンジオン、２，４−オクタンジオン、３，５−オクタンジオン、２，４−ノナンジオン、３，５−ノナンジオン、５−メチル−２，４−ヘキサンジオン、２，２，６，６−テトラメチル−３，５−ヘプタンジオン、１，１，１，５，５，５−ヘキサフルオロ−２，４−ヘプタンジオンなどのβ−ジケトン類などが挙げられる。

エステル系溶媒としては、ジエチルカーボネート、炭酸エチレン、炭酸プロピレン、炭酸ジエチル、酢酸メチル、酢酸エチル、γ−ブチロラクトン、γ−バレロラクトン、酢酸ｎ−プロピル、酢酸ｉ−プロピル、酢酸ｎ−ブチル、酢酸ｉ−ブチル、酢酸ｓｅｃ−ブチル、酢酸ｎ−ペンチル、酢酸ｓｅｃ−ペンチル、酢酸３−メトキシブチル、酢酸メチルペンチル、酢酸２−エチルブチル、酢酸２−エチルヘキシル、酢酸ベンジル、酢酸シクロヘキシル、酢酸メチルシクロヘキシル、酢酸ｎ−ノニル、アセト酢酸メチル、アセト酢酸エチル、酢酸エチレングリコールモノメチルエーテル、酢酸エチレングリコールモノエチルエーテル、酢酸ジエチレングリコールモノメチルエーテル、酢酸ジエチレングリコールモノエチルエーテル、酢酸ジエチレングリコールモノ−ｎ−ブチルエーテル、酢酸プロピレングリコールモノメチルエーテル、酢酸プロピレングリコールモノエチルエーテル、酢酸プロピレングリコールモノプロピルエーテル、酢酸プロピレングリコールモノブチルエーテル、酢酸ジプロピレングリコールモノメチルエーテル、酢酸ジプロピレングリコールモノエチルエーテル、ジ酢酸グリコール、酢酸メトキシトリグリコール、プロピオン酸エチル、プロピオン酸ｎ−ブチル、プロピオン酸ｉ−アミル、シュウ酸ジエチル、シュウ酸ジ−ｎ−ブチル、乳酸メチル、乳酸エチル、乳酸ｎ−ブチル、乳酸ｎ−アミル、マロン酸ジエチル、フタル酸ジメチル、フタル酸ジエチルなどが挙げられる。

エーテル系溶媒としては、エチルエーテル、ｉ−プロピルエーテル、ｎ−ブチルエーテル、ｎ−ヘキシルエーテル、２−エチルヘキシルエーテル、エチレンオキシド、１，２−プロピレンオキシド、ジオキソラン、４−メチルジオキソラン、ジオキサン、ジメチルジオキサン、エチレングリコールジエチルエーテル、エチレングリコールジブチルエーテル、ジエチレングリコールジエチルエーテル、ジエチレングリコールジ−ｎ−ブチルエーテル、テトラエチレングリコールジ−ｎ−ブチルエーテル、テトラヒドロフラン、２−メチルテトラヒドロフラン、プロピレングリコールジメチルエーテル、プロピレングリコールジエチルエーテル、プロピレングリコールジプロピルエーテルなどが挙げられる。

アミド系溶媒としては、アセトアミド、Ｎ−メチルアセトアミド、Ｎ，Ｎ−ジメチルアセトアミド、Ｎ−エチルアセトアミド、Ｎ，Ｎ−ジエチルアセトアミド、Ｎ−メチルプロピオンアミド、Ｎ−メチルピロリドン、Ｎ−ホルミルモルホリン、Ｎ−ホルミルピペリジン、Ｎ−ホルミルピロリジン、Ｎ−アセチルモルホリン、Ｎ−アセチルピペリジン、Ｎ−アセチルピロリジンなどが挙げられる。

他の非プロトン系溶媒としては、脂肪族炭化水素系溶媒（例えば、ｎ−ペンタン、ｉ−ペンタン、ｎ−ヘキサン、ｉ−ヘキサン、ｎ−ヘプタン、ｉ−ヘプタン、２，２，４−トリメチルペンタン、ｎ−オクタン、ｉ−オクタン、シクロヘキサン、メチルシクロヘキサン）、芳香族炭化水素系溶媒（例えば、ベンゼン、トルエン、キシレン、エチルベンゼン、トリメチルベンゼン、メチルエチルベンゼン、ｎ−プロピルベンセン、ｉ−プロピルベンセン、ジエチルベンゼン、ｉ−ブチルベンゼン、トリエチルベンゼン、ジ−ｉ−プロピルベンセン、ｎ−アミルナフタレン、トリメチルベンゼン）、含硫黄系溶媒（例えば、硫化ジメチル、硫化ジエチル、チオフェン、テトラヒドロチオフェン、ジメチルスルホキシド、スルホラン、１，３−プロパンスルトン）、アセトニトリル、ジメチルスルホキシド、Ｎ，Ｎ，Ｎ´，Ｎ´−テトラエチルスルファミド、ヘキサメチルリン酸トリアミド、Ｎ−メチルモルホロン、Ｎ−メチルピロール、Ｎ−エチルピロール、Ｎ−メチル−３−ピロリン、Ｎ−メチルピペリジン、Ｎ−エチルピペリジン、Ｎ，Ｎ−ジメチルピペラジン、Ｎ−メチルイミダゾール、Ｎ−メチル−４−ピペリドン、Ｎ−メチル−２−ピペリドン、Ｎ−メチル−２−ピロリドン、１，３−ジメチル−２−イミダゾリジノン、１，３−ジメチルテトラヒドロ−２（１Ｈ）−ピリミジノンなどが挙げられる。

（Ｂ）非プロトン系溶媒としては、酢酸ブチル、ジエチルケトン、シクロヘキサノン、メチル−ｉ−ブチルケトンなどのケトン系溶剤、もしくはトリメチルベンゼン、キシレンなどの芳香族炭化水素系溶媒がより好ましい。

１−３．ジアセトキシメチルシラン含有組成物
本発明の表面疎水化方法においては、上述したように、ジアセトキシメチルシラン含有組成物を用いて（Ａ）ジアセトキシメチルシランを層の表面に接触させることができる。本発明において、ジアセトキシメチルシラン含有組成物は、（Ａ）ジアセトキシメチルシランおよび（Ｃ）非プロトン系溶媒を含むことができる。以下、本発明のジアセトキシメチルシラン含有組成物の各成分について説明する。

１−３−１．（Ａ）ジアセトキシメチルシラン
本発明のジアセトキシメチルシラン含有組成物における（Ａ）ジアセトキシメチルシランの含有割合は、特に限定されないが、３重量％以上が好ましい。（Ａ）ジアセトキシメチルシランの含有割合が３重量％未満の場合、表面を含む層内に（Ａ）ジアセトキシメチルシランが過剰に存在することが無いため、本発明を適用する必要性がない。一方、３重量％未満の場合は、エッチングやアッシングによる絶縁膜へのダメージの程度によって、（Ａ）ジアセトキシメチルシランによる疎水化効率が変動するため、エッチングやアッシング条件の違いによる絶縁膜のダメージの程度に合わせて、ジアセトキシメチルシラン含有組成物中の（Ａ）ジアセトキシメチルシランの含有割合をチューニングする必要がある。

本発明のジアセトキシメチルシラン含有組成物は、スピンオン組成物として、より適している。

１−３−２．（Ｃ）非プロトン系溶媒
本発明のジアセトキシメチルシラン含有組成物においては、（Ｃ）非プロトン系溶媒を含むことができる。（Ｃ）非プロトン系溶媒としては、例えば、上述の（Ｂ）非プロトン系溶媒として例示したものを用いることができる。

本発明のジアセトキシメチルシラン含有組成物における（Ｃ）非プロトン系溶媒の質量は特に限定されないが、９７重量％以下であることが好ましい。（Ｃ）非プロトン系溶媒の含有割合が９７重量％を超える場合、表面を含む層内に（Ａ）ジアセトキシメチルシランが過剰に存在することが無いため、本発明を適用する必要性がない。一方、９７重量％未満の場合は、エッチングやアッシングによる絶縁膜へのダメージの程度によって、（Ａ）ジアセトキシメチルシランによる疎水化効率が変動するため、エッチングやアッシング条件の違いによる絶縁膜のダメージの程度に合わせて、ジアセトキシメチルシラン含有組成物中の（Ａ）ジアセトキシメチルシランの含有割合をチューニングする必要がある。

１−４．表面疎水化方法の一例
次に、本発明の表面疎水化方法について、図１〜図５を参照して具体的に説明する。図１は、本発明の一実施の形態の表面疎水化方法を用いて製造された半導体装置を模式的に示す図であり、図２〜図５は、図１に示す半導体装置の一製造工程（本発明の一実施の形態の表面疎水化方法）を模式的に示す断面図である。

本発明の表面疎水化方法が施された層は、耐吸湿性に優れ、かつ低い比誘電率を示すことから、ＬＳＩ、システムＬＳＩ、ＤＲＡＭ、ＳＤＲＡＭ、ＲＤＲＡＭ、Ｄ−ＲＤＲＡＭなどの半導体装置用層間絶縁層、半導体装置の表面コート膜などの保護層、多層レジストを用いた半導体作製工程の中間層、多層配線基板の層間絶縁層、液晶表示装置用の保護層や絶縁層などの用途に有用である。

なお、ここでは半導体装置に含まれる絶縁層について本発明の表面疎水化方法を施す場合について説明するが、本発明の表面疎水化方法を施す層は半導体装置の絶縁層に限定されるわけではなく、半導体装置以外のデバイスに含まれる層に同様に適用することができる。

図１に示す半導体装置は、基板（半導体基板）１０の上方に配置された絶縁層２０を含む。この絶縁層２０には凹部２２が設けられ、凹部２２の内壁２２ａには疎水性膜２４が形成されている。この疎水性膜２４は、本発明の表面疎水化方法を凹部２２の内壁２２ａに施すことにより得られる。絶縁層２０は例えば、ケイ素原子および酸素原子を構成元素として含む層である。

図１に示す半導体装置は以下の工程により製造することができる。まず、基板１０の上方に絶縁層２０を形成する（図２参照）。絶縁層２０の形成方法は、上述の方法を用いることができる。

次に、公知のフォトリソグラフィ法により、所定のパターンのレジスト層Ｒ１を絶縁層２０上に形成した後、このレジスト層Ｒ１をマスクとして、絶縁層２０をエッチングする（図３参照）。エッチングとしては、公知の方法（ＲＩＥ（反応性イオンエッチング）などのドライエッチングまたはウエットエッチング）を用いることができる。この際、凹部２２の内壁２２ａはエッチングにより表面にダメージが生じる。より具体的には、エッチング時に使用されるエッチャントにより、凹部２２の内壁２２ａの表面がダメージを受ける。これにより、絶縁層２０の表面にシラノール基(Ｓｉ−ＯＨ)が形成される。特に、反応性イオンエッチングを行なう場合、エッチャントとして使用される反応性イオンによって、凹部２２の内壁２２ａの表面にシラノール基が形成されやすい。

次いで、アッシングによりレジスト層Ｒ１を除去する（図４参照）。アッシング方法としては例えば、酸素プラズマを用いたプラズマアッシング、オゾンを用いたオゾンアッシング、ウエットアッシングが使用可能である。このアッシング工程によっても、凹部２２の内壁２２ａの表面がダメージを受けて、この表面にシラノール基が形成される。

次いで、上述の本発明の表面疎水化方法を層の表面（凹部２２の内壁２２ａの表面）に施すことにより、凹部２２の内壁２２ａに疎水性膜２４が形成される（図５参照）。より具体的には、凹部２２の内壁２２ａの表面に形成されたシラノール基と、（Ａ）ジアセトキシメチルシランとが反応することにより、シラノール基の水酸基（−ＯＨ）が疎水性基で置換されて、疎水性膜２４が形成される。すなわち、この疎水性膜２４は、（Ａ）ジアセトキシメチルシランと、凹部２２の内壁２２ａの表面のシラノール基との反応により得られる。この疎水性膜２４が形成されることにより、凹部２２の内壁２２ａの表面が疎水化される。

（Ａ）ジアセトキシメチルシランを層の表面に接触させる方法としては特に限定されないが、例えば、スピンコートによる塗布、スプレーによる噴霧、ディッピングが挙げられる。また、上述したように、ジアセトキシメチルシラン含有組成物を上記の方法により層の表面に接触させてもよい。

さらに、凹部２２に導電層２６が形成されることにより、図１に示す半導体装置が得られる。

図５に示す工程において疎水性膜２４が形成されることにより、凹部２２の内壁２２ａの表面から水分が絶縁層２０に吸収されるのを防止することができる。これにより、絶縁層２０中の水分の増加を防止することができるため、半導体装置の信頼性を維持することができる。特に、絶縁層２０が絶縁膜である場合、絶縁層２０中の水分が増加すると誘電率が上昇するため、低誘電膜としての機能を発揮しえなくなることがある。これに対して、疎水性膜２４が形成されることにより、絶縁層２０中の水分の増加を防止することができるため、低誘電膜としての機能を維持することができる。

ここで、疎水性膜２４を形成する際に、本発明の表面疎水化方法を前記表面に施した後、絶縁層２０を加熱する工程をさらに含むことができる。この工程によれば、（Ａ）ジアセトキシメチルシランと、凹部２２の内壁２２ａの表面のシラノール基との反応をさらに促進させることができるため、疎水成膜２４をより容易に形成することができる。この場合、前記加熱する工程は、１〜３段階の温度で加熱する工程を含むことができる。

加熱工程が１段階の場合、例えば、１５０〜３５０℃にて１５分間以内の加熱を行なうことができる。

加熱工程が２段階である場合、前記加熱する工程は、第１の温度で前記層（絶縁層２０）を加熱する工程と、第１の温度よりも高い第２の温度で前記層を加熱する工程とを含むことができる。例えば、１段階目の加熱反応を第１の温度（５０〜２５０℃のいずれかの温度）にて５分間以内の加熱を行ない、２段階目の加熱反応を第２の温度（１５０〜３５０℃のいずれかの温度）にて１０分間以内の加熱を行なうことができる。

加熱工程が３段階である場合、前記加熱する工程は、第１の温度で前記層（絶縁層２０）を加熱する工程と、第１の温度よりも高い第２の温度で前記層を加熱する工程と、第２の温度よりも高い第３の温度で前記層を加熱する工程とを含むことができる。例えば、１段階目の加熱反応を第１の温度（５０〜２５０℃のいずれかの温度）にて５分間以内の加熱を行ない、２段階目の加熱反応を第２の温度（１５０〜３００℃のいずれかの温度）にて５分間以内の加熱を行ない、３段階目の加熱反応を第３の温度（２５０〜３５０℃のいずれかの温度）にて５分間以内の加熱を行なうことができる。

本発明においては、上記１〜３段階の加熱工程を行なうことが好ましい。１段階の加熱工程では、層中に残存する非プロトン系溶媒の除去と、層中のシラノールと結合した（Ａ）ジアセトキシメチルシランの加水分解縮合とが同時に起こる温度に設定するのがより好ましい。一方、２段階の加熱工程では、１段階目の加熱工程で層中に残存する非プロトン系溶媒の除去、２段階目の加熱工程で層中のシラノールと結合した（Ａ）ジアセトキシメチルシランの加水分解縮合が起こる温度に設定するのがより好ましい。一方、３段階の加熱工程では、１段階目の加熱工程で層中に残存する非プロトン系溶媒の除去、２段階目の加熱工程では、層中のシラノールと結合した（Ａ）ジアセトキシメチルシランの加水分解縮合、３段階目の加熱工程では、層中のシラノールと結合した（Ａ）ジアセトキシメチルシランの加水分解縮合が起こる温度に設定するのがより好ましい。以上のように加熱工程を設定することにより、表面をより効率的に疎水化することができる。本発明においては、上記３段階の加熱工程を行なうことがより好ましい。

加熱方法としては、ホットプレート、オーブン、ファーネスなどを使用することができ、加熱雰囲気としては、大気下、窒素雰囲気、アルゴン雰囲気、真空下、酸素濃度をコントロールした減圧下などで行なうことができるが、特に窒素雰囲気が好ましい。

なお、ここでは、絶縁層２０の表面がエッチングおよびアッシングの両方に曝された場合について説明したが、エッチングおよびアッシングのいずれか一方に曝された表面についても、本発明の表面疎水化方法を適用できるのはいうまでもない。また、エッチングやアッシング以外の工程であっても、何らかの工程（例えばプラズマを用いた加工プロセス）によって、絶縁層の表面が化学的および物理的ダメージを受けた場合に、本発明の表面疎水化方法を該表面に施すことができる。

上記のプラズマを用いた加工プロセスとしては、特に限定されるわけではないが、例えばプラズマエッチング、プラズマアッシング、プラズマＣＶＤ法、プラズマドーピング、プラズマを用いた表面処理、プラズマアニール、プラズマ酸化等が挙げられる。本発明の表面疎水化方法によれば、このような処理によりダメージを受けた表面を疎水化することができる。

本発明の表面疎水化方法で使用される（Ａ）ジアセトキシメチルシランは分子中に疎水基としてメチル基の他に水素原子(Ｓｉ−Ｈ)を有するため、比較的分子サイズが小さく、層の表面に侵入しやすい。これにより、（Ａ）ジアセトキシメチルシランと表面近傍のシラノール基とが速やかに反応するため、表面を効率良く疎水化することができる。

１−５．第１の半導体装置
次に、本発明の表面疎水化方法を適用した本実施の形態の半導体装置の一態様について説明する。図６は、配線構造体１００を模式的に示す断面図である。この配線構造体１００は半導体装置の配線層およびビア層として機能する。

より具体的には、この配線構造体１００は、デュアルダマシン法によって形成された導電層９０を有する。より具体的には、この導電層９０は、ビア層９２と、ビア層９２の上に連続して設けられた配線層９４とを含む。ビア層９２は、絶縁層（第１の絶縁層）１２０に設けられた第１の凹部７２に埋め込まれており、配線層９４は、有機系絶縁層（第２の絶縁層）２２０に設けられた第２の凹部７４に埋め込まれている。なお、この配線層９４の設置位置は特に限定されず、第１層目の配線層または第２層目以上の配線層であってもよい。また、ここでは、本発明の表面疎水化方法が、ダマシン法によって形成される配線構造体中の絶縁層の形成に適用される例について示したが、本発明の表面疎水化方法は、ダマシン法によって形成される配線構造体の製造方法にのみ適用されるわけではなく、半導体装置中のあらゆる層の製造方法に適用可能である。

図６に示す半導体装置において、配線構造体１００は、半導体基板１１０の上方に配置され、第１の凹部７２に設けられたビア層９２と、ビア層９２の上に配置され、かつ第２の凹部７４に設けられた配線層９４とを含む。第１の凹部７２は、基板１０の上方に配置された絶縁層（第１の絶縁層）１２０に設けられている。また、第２の凹部７４は、第１の絶縁層１２０の上方に配置された絶縁層（第２の絶縁層）２２０に設けられている。第１の凹部７２の内壁７２ａには疎水性膜１２４が形成されている。この疎水性膜１２４は、上述の本発明の表面疎水化用方法を第１の凹部７２の内壁７２ａに施したものである。

第１の絶縁層１２０は例えば、ＭＳＱ（methylsilsesquioxane）絶縁膜であり、第２絶縁層２２０は例えば、有機系絶縁層である。半導体基板１１０の材質は特に限定されないが、例えばシリコン基板、サファイア基板、ＧａＡｓなどの化合物半導体基板である。第１の絶縁層１２０の上には、キャップ層４０を介して第２の絶縁層２２０が積層されている。また、半導体基板１１０上には拡散防止層８２が設けられている。また、第１の凹部７２の底面において、拡散防止層８２と導電層９０とが接している。なお、図１に示すように、第１の凹部７２および第２の凹部７４の内壁はバリア層８０で覆われていてもよい。すなわち、この場合、第１の絶縁層１２０とビア層９２は、疎水性膜１２４およびバリア層８０を介して隣り合っている。また、第２の絶縁層２２０と配線層９４はバリア層８０を介して隣り合っている。第２の絶縁層２２０の上にキャップ層４２を設けることができる。

第１の絶縁層１２０に用いられるＭＳＱ絶縁膜としては、例えば、ケイ素原子、酸素原子、炭素原子を構成元素とするＳＯＧ膜が挙げられる。

第２の絶縁層２２０に用いられる有機系絶縁層としては、例えば、ポリアリーレン、ポリアリーレンエーテル、ポリイミド、ポリベンゾオキサゾール、ポリベンゾビスオキサゾール，ポリトリアゾール、ポリフェニルキノキサリン、ポリキノリン，ポリキノキサリンなどより選ばれた有機ポリマーが挙げられ、特にポリアリーレン、ポリアリーレンエーテルからなる有機絶縁膜が好ましい。また、第２の絶縁層２２０として、上記有機ポリマーを１種あるいは２種以上組み合わせて用いてもよい。

この配線構造体１００は例えば以下の方法により形成することができる。図６〜図１１はそれぞれ、配線構造体１００の一製造工程を模式的に示す断面図である。

まず、半導体基板１１０の上方に拡散防止層８２を形成した後、この拡散防止層８２の上に例えばＳＯＧ法により第１の絶縁層１２０を形成する（図７参照）。次に、第１の絶縁層１２０上にストッパ層４０、第２の絶縁層２２０、およびキャップ層４２を順に形成する（図７参照）。なお、第２の絶縁層２２０は例えば、第１の絶縁層１００と同様に塗布により形成することができる。この場合、一台の装置（スピンオンプロセス装置）のみで積層構造を形成することができるため、半導体製造時のスループット向上に大きく寄与する。

次に、第１の絶縁層１２０、ストッパ層４０、第２の絶縁層２２０、およびキャップ層４２を貫通する開口部（スルーホール）７０を形成する（図８参照）。具体的には、まず、キャップ層４２上にレジスト層（図示せず）を成膜した後、公知のフォトリソグラフィ工程によって、所定のパターンのレジスト層Ｒ１０を形成する。このレジスト層Ｒ１０は、開口部７０（図８参照）を形成するためのパターンを有する。次いで、このレジスト層Ｒ１０をマスクとして、第１の絶縁層１２０、ストッパ層４０、第２の絶縁層２２０、およびキャップ層４２をエッチングすることにより、開口部７０を形成する（図８参照）。第１の絶縁層１２０はＭＳＱ絶縁膜からなるため、このエッチング工程によって、図８に示すように、開口部７０の内壁の表面はダメージを受けてシラノール基が生成する。次いで、アッシングによってレジスト層Ｒ１０を除去する。上述のように、このアッシング工程によって、開口部７０の内壁の表面はさらにダメージを受ける。

次いで、第１の絶縁層１２０に第１の凹部７２を、第２の絶縁層２２０に第２の凹部７４をそれぞれ形成する（図９参照）。具体的には、まず、キャップ層４２上にレジスト層（図示せず）を成膜した後、公知のフォトリソグラフィ工程によって、所定のパターンのレジスト層Ｒ１１を形成する。このレジスト層Ｒ１１は、第２の凹部７４を形成するためのパターンを有する。次いで、このレジスト層Ｒ１１をマスクとして、プラズマを用いたエッチングによりキャップ層４２および有機系絶縁層２２０をパターニングして、第１の凹部７２および第２の凹部７４を形成する。その後、アッシングなどによりレジスト層Ｒ１１を除去する。なお、まず第２の絶縁層２２０をパターニングして第２の凹部７４を形成した後、ストッパ層４０および第１の絶縁層１２０をパターニングして第１の凹部７２を形成してもよい。

キャップ層４２および第１の絶縁層１２０のエッチング方法としては、各種のプラズマを用いたエッチング方法（例えば、異方性プラズマエッチング、反応性プラズマエッチング，誘導結合型プラズマエッチング，ＥＣＲプラズマエッチング）などを用いることができる。また、第２の絶縁層２２０のエッチング方法およびレジスト層Ｒ１０，Ｒ１１のアッシング方法としては、酸素プラズマ処理、アンモニアプラズマ処理、水素／窒素混合ガスプラズマ処理、および窒素／酸素混合ガスを主成分とするドライエッチングプロセスが例示できる。

次に、第１の凹部７２の内壁７２ａの表面に、上述の本発明の表面疎水化方法を施すことにより、第１の凹部７２の内壁７２ａに疎水性膜１２４を形成する（図１０参照）。この工程における手順は、上述の本発明の表面疎水化方法を用いることができる。

次いで、例えばＣＶＤ法やスパッタリング法を用いて、第１の凹部７２および第２の凹部７４の内壁にバリア層８０を形成する（図１１参照）。続いて、第１の凹部７２および第２の凹部７４に導電層９０（図６参照）を形成する。具体的には、例えばＰＶＤ法にて銅シード層（図示せず）を形成した後、メッキ法によって第１の凹部７２および第２の凹部７４に導電性材料９０ａを埋め込む（図１１参照）。次いで、ＣＭＰによりこの導電性材料９０ａを平坦化する。これにより、導電性材料９０ａのうちキャップ層４２より上に形成された部分が除去されて、導電層９０が得られる（図６参照）。すなわち、第１の凹部７２にはビア層９２が形成され、第２の凹部７４には配線層９４が形成される。次いで、必要に応じて、導電層９０およびキャップ層４２の上にストッパ層８４を形成する。以上の工程により、配線構造体１００が得られる（図６参照）。

この配線構造体１００では、第１の絶縁層１２０に設けられた第１の凹部７２の内壁７２ａに疎水性膜１２４が形成されているため、第１の凹部７２の内壁７２ａから水分が第１の絶縁層１２０に入り込むことにより、第１の絶縁層１２０の吸湿性が上がるのを防止することができる。これにより、第１の絶縁層１２０の低誘電性を保持することができるため、信頼性に優れた半導体装置を得ることができる。

１−６．第２の半導体装置
次に、本発明の表面疎水化方法を適用した本実施の形態の半導体装置の一態様について説明する。図１２は、第２の半導体装置に含まれる配線構造体２００を模式的に示す断面図である。この配線構造体２００は半導体装置の配線層およびビア層として機能する。なお、図１２に示す半導体装置は、上述の第１の半導体装置（図６参照）と比較して、有機系絶縁層である第２の絶縁層２２０のかわりに無機系の第２の絶縁層３２０が設けられている点、および第１の絶縁層１２０と第２の絶縁層３２０との間にキャップ層４４が設けられている点が異なる。

より具体的には、図１２に示す半導体装置は、基板１１０の上方に配置された配線構造体２００を含み、配線構造体２００は、第１の凹部７２に設けられたビア層９２と、ビア層９２の上に配置され、かつ第２の凹部７４に設けられた配線層９４とを含む。第１の凹部７２は、基板１１０の上方に配置された第１の絶縁層１２０に設けられている。第２の凹部７４は、第１の絶縁層１２０の上方に配置された第２の絶縁層３２０に設けられている。また、第１の凹部７２の内壁７２ａには疎水性膜（第１の疎水性膜）１２４が形成され、第２の凹部７４の内壁７４ａには疎水性膜（第２の疎水性膜）２２４が形成されている。第１の疎水性膜１２４は、上述の本発明の表面疎水化方法を第１の凹部７２の内壁７２ａに施して得られたものであり、第２の疎水性膜２２４は、上述の本発明の表面疎水化方法を第２の凹部７２の内壁７２ａに施して得られたものである。

第２の絶縁層３２０は例えば、第１の絶縁層１２０と同様に、ＭＳＱ絶縁膜からなることができる。この場合、第２の絶縁層３２０は第１の絶縁層１２０と同様の工程にて製造することができる。

図１２に示す半導体装置は、第２の凹部７４の内壁７４ａに疎水性膜２２４が形成される点以外は、上述の第１の半導体装置１２０と同様の製造工程により製造することができる。以下、上述の第１の半導体装置と同様の製造工程については説明を省略し、疎水性膜２２４の形成工程についてのみ説明する。

第２の凹部７４を形成するために行なわれるエッチング工程およびアッシング工程によって、第２の絶縁層３２０に設けられた第２の凹部７４の内壁７４ａの表面は、第１の絶縁層１２０に設けられた第１の凹部７２の内壁７２ａの表面と同様にダメージを受けて、シラノール基が生成する（図１３参照）。

次いで、上述の本発明の表面疎水化方法を、第２の凹部７４の内壁７４ａの表面に対して適用するとともに、第２の凹部７４の内壁７４ａの表面に対しても適用する。これにより、第１の凹部７２の内壁７２ａに疎水性膜１２４が形成されるとともに、第２の凹部７４の内壁７４ａに疎水性膜２２４が形成される（図１４参照）。この工程によって、第２の凹部７４の内壁７４ａからの水分が吸収されるのを防止することができるため、第２の絶縁層３２０の吸湿性の増加を防止することができる。よって、第２の絶縁層３２０の低誘電性を保持することができるため、信頼性に優れた半導体装置を得ることができる。また、第１の凹部７２の内壁７２ａの表面と、第２の凹部７４の内壁７４ａの表面とを同一工程にて処理することができるため、疎水化処理を効率よく行なうことができる。

１−７．本発明の特徴
本発明の特徴を説明するにあたり、層の表面の改質に関する公知の技術と比較しながら説明する。層の表面を改質する技術は、例えば、上述した特許文献１〜４および非特許文献１，２に開示されている。

このうち、特許文献２（米国特許第ＵＳ５５０４０４２号）の明細書には、フッ化アンモニウムガスを使用して多孔性構造を改善する方法が開示されている。また、特許文献４（米国特許第ＵＳ６７００２００号）の明細書には、フッ化アンモニウムガスを使用してＳＯＧ法により得られた層の表面を処理する方法が開示されている。しかしながら、フッ化アンモニウム自身もしくは副生成物による容器や配管の腐食には細心の注意を払う必要があり、必要に応じて容器や配管を交換しなければならないため、製造コストが増加する可能性が高い。また、フッ素化された表面は、例えばその後の工程で、例えばバリアメタルにより前記表面を被覆する場合、バリアメタルとの接着性に問題が生じる可能性が高い。これに対して、本発明の表面疎水化方法を用いて表面を疎水化する場合、副生成物が発生しないので、容器等に注意を払う必要がない。このため、簡便に表面を疎水化することができる。また、その後の工程でバリアメタルにより前記表面を被覆する場合、予期せぬ副反応が生じることがない。したがって、例えばダマシンプロセスのように、バリアメタルを成膜する工程を含む場合、本発明の表面疎水化方法を用いて表面を疎水化することにより、バリアメタルと前記表面との接着性を良好に保つことができる。

また、特許文献３（米国特許第ＵＳ６５４８１１３号）の明細書には、ハロゲン化有機シラン（例えばＴＭＳＩ）を使用して、多孔性シリカ膜を脱水素化およびアルキル化する方法が開示されている。ハロゲン化有機シランを用いる場合、反応後にハロゲン化水素が発生する。このハロゲン化水素は反応性が高いため、他の物質と反応してハロゲン化物が生じることがある。半導体装置の製造プロセス中に銅配線を形成する工程を含む場合、特許文献３に記載された方法を用いて脱水素化およびアルキル化する際には、ビアの底部に銅を露出させた後にプロセスを行なう可能性が高く、この場合、発生したハロゲン化物のように金属腐食性のある反応生成物が銅配線に付着する可能性がある。これに対して、本発明の表面疎水化方法を用いて表面を疎水化する場合、ハロゲン化水素が発生しないので、予期せぬ副反応が生じることがない。したがって、例えばダマシンプロセスのように、銅配線を形成する工程を含む場合、本発明の表面疎水化方法を用いて表面を疎水化することにより、金属腐食性のある反応生成物が銅配線に付着することがないため、配線の電気的接続を良好に保つことができる。

さらに、非特許文献１（フィリップ ジー クラーク（Philip G. Clerk）、外２名，多孔性ＭＳＱフィルムの洗浄およびｋ値の回復（Cleaning and Restoring k Value of Porous MSQ Films），セミコンダクターインターナショナル（Semiconductor International），２００３年８月，４６−５２頁）および特許文献１，３（米国特許第ＵＳ６３８３４６６号，米国特許第ＵＳ６５４８１１３号）の明細書では、ＨＭＤＳ（hexamethyldisilazane）を用いた処理方法が開示されている。しかしながら、ＨＭＤＳは非常に疎水性に富んでおり、比較的分子サイズが大きいため、親水性のシラノール基を有する部分に拡散しにくい。これに対して、本発明の表面疎水化方法に含まれる（Ａ）ジアセトキシメチルシランは分子中に疎水基としてメチル基の他に水素原子(Ｓｉ−Ｈ)を有するため、比較的低分子であり、且つシラノール基との親和性の高いアセトキシ基を反応性官能基として有するため、親水性のシラノール基を有する部分にスムーズに拡散することができる。これにより、（Ａ）ジアセトキシメチルシランが層の表面から深部まで拡散し、かつ、効率良くシラノール基と反応することができる。したがって、（Ａ）ジアセトキシメチルシランは、層の内壁のような微細な領域へもスムーズに拡散することができるため、層の内壁のような微細な領域においても、表面の疎水性を高めることができる。

一方、上述したように、（Ａ）ジアセトキシメチルシランは比較的低分子であるため、層内に過剰に存在する（Ａ）ジアセトキシメチルシラン同士が加水分解縮合を起こすことにより、層内の空隙を塞いでしまい、層密度が上昇する場合がある。層（膜）密度の上昇は誘電率を上昇させる一因となる。また、（Ａ）ジアセトキシメチルシランは層の表面に接触する前に蒸発しにくく、層の表面に接触した後でも反応する前に蒸発しにくい。このため、例えば、単に加熱するだけでは、層中に過剰に存在する（Ａ）ジアセトキシメチルシランの量を減らすことが難しい場合がある。

これに対して、本発明の表面疎水化方法によれば、（Ａ）ジアセトキシメチルシランを層の表面に接触させた後、（Ｂ）非プロトン系溶媒を前記表面に接触させる工程を含むことにより、層中の過剰の（Ａ）ジアセトキシメチルシランを容易に除去することができる。すなわち、過剰の（Ａ）ジアセトキシメチルシランを（Ｂ）非プロトン性溶媒に溶かし込み、その溶液を除去することにより、過剰の（Ａ）ジアセトキシメチルシランを容易に除去することができる。これにより、層内において（Ａ）ジアセトキシメチルシラン同士の加水分解縮合を抑制することができるため、（Ａ）ジアセトキシメチルシラン同士が加水分解縮合することにより生じるシラン化合物が、層内部に必要以上に蓄積するのを防ぐことができる。その結果、層内の空隙が塞がれるのを防止することができるため、層密度の上昇を防ぐことができる。以上により、室温において比誘電率が低く、かつ、層密度が上昇しない層を得ることができる。

本発明においては、層密度の上昇の有無を評価するため、「２００℃における層の比誘電率」を一指標として用いる。

通常、ケイ素原子および酸素原子を主構成要素とする層（例えば、メチルシルセスキオキサンで作られたＬｏｗ−ｋ膜）は、ダメージを受けていない層であっても層中または層表面にシラノール基（Ｓｉ−ＯＨ）が存在するため、室温での層の比誘電率は、吸着水の影響を受けた値となる。しかしながら、２００℃に加熱すると、層中の吸着水がほぼ脱離するため、２００℃において測定された層の比誘電率は、層本来の比誘電率、すなわち吸着水の影響を受けない層の比誘電率といえる。

比誘電率を測定する際の加熱温度が２００℃より低いと、吸着水の脱離が十分でない場合があり、一方、加熱温度が２００℃より高いと、層中にシラノール基が残存する場合、シラノール基同士の加水分解縮合が起こり、比誘電率が２００℃における測定値よりもさらに下がる可能性があり、この場合、加熱後に室温下で大気暴露しても元の比誘電率に戻らなくなる場合がある。このため、比誘電率を測定する際の温度は２００℃が好ましい。「２００℃における層の比誘電率」を指標とすることにより、膜における室温での比誘電率と２００℃での比誘電率とを可逆的に何度も測定できるという利点を有する。

２００℃での層の比誘電率の測定方法の一例を以下に示す。まず、試験片をホットプレートにて室温（２５℃）に保ち、比誘電率を測定する。次に、ドライエアをフローしながらホットプレートを２００℃に昇温して、２００℃での比誘電率を測定する。２００℃での比誘電率は吸着水の影響を無視できるので、通常、室温での比誘電率の測定値より低い値になる。２００℃で比誘電率を測定した後、室温下で大気中に放置すると徐々に比誘電率が増加し、室温における比誘電率の値に戻る。

より具体的には、（１）本発明の表面疎水化方法を用いて表面疎水化処理された層における２００℃での比誘電率と室温での比誘電率との比較により、吸着水の量を評価することができる。また、（２）本発明の表面疎水化方法を用いて表面疎水化処理された層における２００℃での比誘電率と表面疎水化処理されていない層における２００℃での比誘電率との比較により、層密度の上昇の有無を評価することができる。

すなわち、（１）の比較では、表面疎水化処理された層において、室温における比誘電率と２００℃における比誘電率との差が大きい場合、層中に吸着水が多いことが推測される。

また、（２）の比較では、上述したように、２００℃で測定された層の比誘電率は吸着水の影響を受けない値であるといえるため、表面疎水化処理された層における２００℃での比誘電率と、表面疎水化されていない層における２００℃での比誘電率との差が大きいほど、加熱により層密度が大きく上昇したことが推測される。層密度が上昇すると、電気特性（リーク電流等）が悪化し、絶縁膜としての性能が低下する。すなわち、（２）の比較において、表面疎水化処理された層における２００℃での比誘電率と、表面疎水化されていない層における２００℃での比誘電率との差が小さいほど、層密度の上昇が小さく、電気特性が良好な層であるといえる。

特に、ダメージを受けた層はシラノール基（Ｓｉ−ＯＨ）が増加して、吸着水が増えるため、室温での比誘電率が高くなる。このため、表面疎水化処理を行った場合、室温での比誘電率が低く、かつ、層密度の上昇が小さいことが好ましい。

２．実施例
次に、本発明を、実施例を挙げてさらに具体的に説明する。ただし、以下の記載は、本発明の態様を概括的に示すものであり、特に理由なく、かかる記載により本発明は限定されるものではない。また、実施例中における各評価は、次のようにして測定された。

２−１．評価方法
２−１−１．比誘電率および脱ガス量の評価
シリコン基板（図１５の８インチシリコンウエハ３１０）上に膜厚１００〜５００［ｎｍ］で成膜した後焼成された絶縁膜（膜１；図１５の絶縁層４２０）に対して、エッチングガスとしてＮＨ_３ガスを用いた反応性イオンエッチング(ＲＩＥ)を行ない、絶縁膜の表面にダメージを与えて膜２（図１６参照）を作製した。次いで、後述する方法により得られた実施例１および比較例１，２の組成物（ジアセトキシメチルシラン含有組成物）をそれぞれ膜２上にスピンコートした後、ホットプレートにて加熱処理を行ない、疎水性膜４２４を有する絶縁膜（膜３；図１７参照）を作製した。

成膜および焼成後の絶縁膜（膜１）、ＲＩＥ処理後の絶縁膜（膜２）および組成物接触後の絶縁膜（膜３）のそれぞれの比誘電率(=k)および脱ガス量を評価した。脱ガス量は昇温脱離ガス分析装置で４５０℃まで加熱したときに脱離した水分量を測定した。

脱ガス量評価は下記の基準で行った。

Ａ： 脱離水分量がＲＩＥ処理後の絶縁膜（膜２）の３０％以下
Ｂ： 脱離水分量がＲＩＥ処理後の絶縁膜（膜２）の３０％以上
実施例１および比較例１，２における組成物処理後の膜（膜３）と、組成物未処理の膜（膜２）とについてそれぞれ、室温（２５℃）における比誘電率と、２００℃における比誘電率とを測定した。２００℃における比誘電率は、乾燥空気中でホットプレートにて３５分間かけて２００℃まで昇温した後、２００℃で５分間保持した後に測定された。また、誘電率は、横川・ヒューレットパッカード（株）製のＨＰ１６４５１Ｂ電極およびＨＰ４２８４ＡプレシジョンＬＣＲメータを用いて、１０ｋＨｚにおける容量値から算出した。

２−２．実施例および比較例
２−２−１．実施例１
ジアセトキシメチルシラン１．０ｇを酢酸ブチル４．０ｇに溶解し、ジアセトキシメチルシランの濃度が２０重量％の組成物を作成した。この組成物をスピンコート法にて、エッチング処理を施した後の絶縁膜（膜２）上にキャストし、次いで酢酸ブチル５ｇをキャストした。次に、この絶縁膜をホットプレート上にて８０℃で５分間、続いて窒素雰囲気下で３００℃にて５分間加熱処理した。上記工程により得られた実施例１の絶縁膜の評価結果を表１に示す。

２−２−２．比較例１
ＨＭＤＳ１．５ｇをトルエン８．５ｇに溶解し、ＨＭＤＳの濃度が１５重量％の組成物を作成した。この組成物をスピンコート法にて、エッチング処理を施した後の絶縁膜（膜２）上にキャストした。次に、この絶縁膜をホットプレート上にて８０℃で４分間、続いて窒素雰囲気下で２５０℃にて２分間加熱処理した。上記工程により得られた比較例１の膜の評価結果を表１に示す。

２−２−３．比較例２
ジアセトキシメチルシラン１．０ｇを酢酸ブチル４．０ｇに溶解し、ジアセトキシメチルシランの濃度が２０重量％の組成物を作成した。この組成物をスピンコート法にて、エッチング処理を施した後の絶縁膜（膜２）上にキャストした。次に、この絶縁膜をホットプレート上にて８０℃で５分間、続いて窒素雰囲気下で３００℃にて５分間加熱処理した。上記工程により得られた比較例２の絶縁膜の評価結果を表１に示す。

表１において、ｄk(1)およびｄk(2)は以下の値を表す。

ｄk(1) ＝ （２５℃における膜の比誘電率）−（２００℃における膜の比誘電率）
ｄk(2) ＝ （２００℃における膜の比誘電率）−（２００℃における組成物未処理の膜の比誘電率）
実施例１の絶縁膜によれば、室温（２５℃）における膜の比誘電率は、表面疎水化処理前の室温（２５℃）における膜の比誘電率よりも大きく低下し（つまりシラノール基が大きく減少した。）、一方、２００℃における膜の比誘電率は、疎水化処理前の２００℃における膜の比誘電率と同じであり（つまり疎水化処理前後で膜密度の変化は見られなかった）、且つ、脱ガス量評価、および電気特性評価がいずれも良好であった。

これに対して、比較例１で得られた膜は脱ガス量評価および電気特性評価がいずれも悪かった。また、比較例２で得られた膜は脱ガス量評価が良好であり、室温（２５℃）における膜の比誘電率は、疎水化処理前の室温（２５℃）における膜の比誘電率よりも大きく低下したものの、２００℃における膜の比誘電率は、表面疎水化処理前の２００℃における膜の比誘電率よりも上昇し（つまり表面疎水化処理後に膜密度が上昇した。）、且つ、電気特性評価は悪化した。

この結果により、実施例１で得られた絶縁膜は低誘電率でかつ耐吸湿性が高いこと、ならびに表面の疎水化作用を有することが確認された。

実施例１においては、過剰のジアセトキシメチルシランを非プロトン性溶媒（酢酸ブチル）に溶かし込み、スピンコートの遠心力によって非プロトン性溶媒とともに過剰のジアセトキシメチルシランをウエハから容易に除去することができた。これにより、絶縁膜内においてジアセトキシメチルシラン同士の加水分解縮合を抑制することができ、ジアセトキシメチルシラン同士が加水分解縮合することにより生じるシラン化合物が、絶縁膜内部に必要以上に蓄積するのを防ぐことができた。その結果、絶縁膜内の空隙が塞がれるのを防止することができるため、膜密度の上昇を防ぐことができた。以上の理由により、実施例１で得られた絶縁膜は低誘電率でかつ耐吸湿性が高かった。

本実施の一実施の形態の半導体装置を模式的に示す断面図である。 図１に示す半導体装置の一製造工程を模式的に示す断面図である。 図１に示す半導体装置の一製造工程を模式的に示す断面図である。 図１に示す半導体装置の一製造工程を模式的に示す断面図である。 図１に示す半導体装置の一製造工程を模式的に示す断面図である。 本実施の一実施の形態の半導体装置を模式的に示す断面図である。 図６に示す半導体装置の一製造工程を模式的に示す断面図である。 図６に示す半導体装置の一製造工程を模式的に示す断面図である。 図６に示す半導体装置の一製造工程を模式的に示す断面図である。 図６に示す半導体装置の一製造工程を模式的に示す断面図である。 図６に示す半導体装置の一製造工程を模式的に示す断面図である。 本実施の一実施の形態の半導体装置を模式的に示す断面図である。 図１２に示す半導体装置の一製造工程を模式的に示す断面図である。 図１２に示す半導体装置の一製造工程を模式的に示す断面図である。 本発明の一実施例において、比誘電率および脱ガス量の評価にて作成された成膜および焼成後の絶縁膜（膜１）を模式的に示す断面図である。 本発明の一実施例において、比誘電率および脱ガス量の評価にて作成されたＲＩＥ後の絶縁膜（膜２）を模式的に示す断面図である。 本発明の一実施例において、比誘電率および脱ガス量の評価にて作成されたＲＩＥ後の絶縁膜（膜３）を模式的に示す断面図である。

符号の説明

１０，１１０，２１０，３１０ 基板
２０，４２０ 絶縁層
２２，７０ 凹部
２２ａ，７２ａ，７４ａ 凹部の内壁
２４，１２４，４２４ 疎水性膜
２６，９０ 導電層
４０ ストッパ層
４２，４４ キャップ層
７２ 凹部（第１の凹部）
７４ 凹部（第２の凹部）
８０ バリア層
８２ 拡散防止層
８４ ストッパ層
９０ａ 導電性材料
９２ ビア層
９４ 配線層
１００，２００ 配線構造体
１２０ 絶縁層（第１の絶縁層）
１２４ 疎水性膜（第１の疎水性膜）
２２０，３２０ 絶縁層（第２の絶縁層）
２２４ 疎水性膜（第２の疎水性膜）
Ｒ１，Ｒ１０，Ｒ１１ レジスト層

Claims (12)

1. （Ａ）ジアセトキシメチルシランを、ケイ素原子を含有し、かつ酸素原子、炭素原子、水素原子、および窒素原子から選ばれた少なくとも１種の元素を構成元素として含む層の表面に接触させた後、（Ｂ）非プロトン系溶媒を前記表面に接触させる工程と、
   前記層を加熱する工程と、
   を含む、表面疎水化方法。
2. エッチング、アッシングおよびプラズマを用いた加工プロセスから選択される少なくとも一つの処理によってシラノール基が形成された層の表面を疎水化する表面疎水化方法であって、
   前記層は、ケイ素原子を含有し、かつ酸素原子、炭素原子、水素原子、および窒素原子から選ばれた少なくとも１種の元素を構成元素として含み、
   （Ａ）ジアセトキシメチルシランを前記表面に接触させた後、（Ｂ）非プロトン系溶媒を前記表面に接触させる工程と、
   前記層を加熱する工程と、
   を含む、表面疎水化方法。
3. 請求項１または２において、
   ジアセトキシメチルシラン含有組成物を前記表面に接触させることにより、前記（Ａ）ジアセトキシメチルシランを前記表面に接触させる、表面疎水化方法。
4. 請求項１ないし３のいずれかにおいて、
   前記層は絶縁膜である、表面疎水化方法。
5. 請求項１ないし４のいずれかにおいて、
   前記加熱する工程は、
   第１の温度で前記層を加熱する工程と、
   前記第１の温度よりも高い第２の温度で前記層を加熱する工程と、を含む、表面疎水化方法。
6. 請求項１ないし４のいずれかにおいて、
   前記加熱する工程は、
   第１の温度で前記層を加熱する工程と、
   前記第１の温度よりも高い第２の温度で前記層を加熱する工程と、
   前記第２の温度よりも高い第３の温度で前記層を加熱する工程と、を含む、表面疎水化方法。
7. 請求項１ないし６のいずれかに記載の表面疎水化方法によって得られた疎水性膜を含む、半導体装置。
8. 請求項１ないし６のいずれかに記載の表面疎水化方法によって、疎水性膜を形成する工程を含む、半導体装置の製造方法。
9. 基板の上方に配置された絶縁層を含む半導体装置であって、
   前記絶縁層には凹部が設けられ、
   前記凹部の内壁には疎水性膜が形成され、
   前記疎水性膜は、請求項１ないし６のいずれかに記載の表面疎水化方法によって得られた、半導体装置。
10. 基板の上方に配置された配線構造体を含む半導体装置であって、
    前記配線構造体は、
    第１の凹部に設けられたビア層と、
    前記ビア層の上に配置され、かつ第２の凹部に設けられた配線層と
    を含み、
    前記第１の凹部は、前記基板の上方に配置された第１の絶縁層に設けられ、
    前記第２の凹部は、前記第１の絶縁層の上方に配置された第２の絶縁層に設けられ、
    前記第１の凹部の内壁には疎水性膜が形成され、
    前記疎水性膜は、請求項１ないし６のいずれかに記載の表面疎水化方法によって得られた、半導体装置。
11. 基板の上方に配置された配線構造体を含む半導体装置であって、
    前記配線構造体は、
    第１の凹部に設けられたビア層と、
    前記ビア層の上に配置され、かつ第２の凹部に設けられた配線層と
    を含み、
    前記第１の凹部は、前記基板の上方に配置された第１の絶縁層に設けられ、
    前記第２の凹部は、前記第１の絶縁層の上方に配置された第２の絶縁層に設けられ、
    前記第１の凹部の内壁には第１の疎水性膜が形成され、
    前記第２の凹部の内壁には第２の疎水性膜が形成され、
    前記第１および第２の疎水性膜は、請求項１ないし６のいずれかに記載の表面疎水化方法によって得られた、半導体装置。
12. 請求項１０または１１において、
    前記ビア層および前記配線層は一体化して形成されている、半導体装置。

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