JP4876297B2

JP4876297B2 - Power semiconductor device

Info

Publication number: JP4876297B2
Application number: JP2000008969A
Authority: JP
Inventors: 研一弘津; 真原田
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2000-01-18
Filing date: 2000-01-18
Publication date: 2012-02-15
Anticipated expiration: 2020-01-18
Also published as: JP2001203370A

Description

【０００１】
【発明の属する技術分野】
本発明は、電力送電における直流交流変換、インバータ等に用いられる高電流、高電圧のスイッチング動作をする電力用半導体素子に関する。
【０００２】
【従来の技術】
インバータ等のスイッチングに用いられる接合型電界効果トランジスタ(JFET:Junction Field Effect Transistor)は、高電流および高電圧に耐えることが要求される。図１０は、通常の横型ＪＦＥＴを示す図である。ソース領域１０１には接地電位、またドレイン領域１０３には正電位が印加される。ゲート領域１０２の下方にはｐｎ接合が形成されており、素子をオフ状態とする場合に、この接合部は逆バイアスの状態となるようにゲート電極１１２には負電圧が印加される。ソース領域１０１の電子はドレイン領域１０３の正電位に引き付けられて、ゲート領域１０２の下のチャネル領域１０９を通り、ドレイン領域１０３に到達する。
【０００３】
上記の横型ＪＦＥＴでは、図１０に示すように、ソース、ゲートおよびドレイン電極が同一平面にあるため、ドレイン電極と他の電極とが空気を介して近接することになる。空気の耐圧はせいぜい３ｋＶ／ｍｍであるため、電流が流れていないＯＦＦ状態でドレイン電極と他の電極との間に３ｋＶ以上の電圧がかかるときには、ドレイン電極と他の電極とを１ｍｍ以上離す必要があった。このため、ソース領域１０１からドレイン領域１０３に至るチャネル領域１０９の長さが長くなり、わずかな電流しか流すことができず、一般にパワートランジスタと呼ばれるものに要求される高電流を流すことができなかった。
【０００４】
図１１は、上記の横型ＪＦＥＴの短所を改善するために提案され実用化されている縦型ＪＦＥＴ、別名静電誘導型トランジスタ（以下、ＳＩＴ（Static Induction Transistor)と記す）を示す図である。ＳＩＴでは、複数のゲート領域１０２は高濃度のｐ型不純物が注入されたｐ⁺領域が形成されており、その周囲には低濃度のｎ型不純物が添加されたｎ^-領域が形成されている。ｎ^-領域のｎ型不純物濃度が低いために、常に空乏層が広がっており、チャネル領域は消失している。このため、上記の横型ＪＦＥＴで起きるピンチオフによるドレイン電流の飽和現象は生じない。ソース、ゲート、ドレイン各領域の電位の印加方法は、図１０に示した横型ＪＦＥＴと同じである。ソース領域１の電子はゲート領域の電位障壁を超えて、ドレイン電位に引き付けられて空乏層をドリフトする。ドレイン電位を高い正の電位にすると、ゲート領域の電子に対する電位障壁は小さくなりドリフト電流を大きくすることが可能となり、ドレイン電位を高くしてもドレイン電流の飽和現象は生じない。ドレイン電流の制御は、通常、ゲート電位とドレイン電位とによって行われる。図１１に示すＳＩＴをスイッチング用に用いると、大電流を得るためには電子に電位障壁を超えさせるために電圧を高くしなければならず、わずかであっても損失が発生することは避けられなかった。
【０００５】
【発明が解決しようとする課題】
そこで、スイッチング動作に伴って発生する損失を極限まで低減すること、および簡明な構造により製造が容易になることを目的として、図１２に示す構造の電力用半導体素子の提案が、本発明者らによって提案された（特願平11-366799号）。この構造においては、ゲート電位をソース電位に対してゼロまたは正にして、ＯＮ状態とする。また、ゲート電位をソース電位に対して負電圧とすることによりＯＦＦ状態とする。この図１２に示す構造により、きわめて低損失で高速の高電圧スイッチングが可能となる。
【０００６】
しかしながら、図１２に示す縦型ＪＦＥＴでは低損失は実現できるものの、ＯＦＦ状態にするのに必要な空乏層を得るためには、ゲート／ソース間に負の高電圧を印加する必要があった。これは、図１２に示す縦型ＪＦＥＴがゲート領域とソース領域との間のチャネル領域の電界が高くなりにくい構造を有しているからである。この負電圧の絶対値は１０Ｖ以上に達するので、より一層の低損失を実現するために、空乏層を形成するのに必要な電圧を低くする要求が出されていた。
【０００７】
そこで、本発明は、大電力用のスイッチング素子として、より一層の低損失を実現するために、ＯＦＦ状態にするのに必要な電圧を低くすることが可能な電力用半導体素子を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の請求項１の電力用半導体素子は、ＳｉＣ基板の一の主表面の側に設けられた第１導電型のソース領域と、ソース領域の上に該ソース領域と接して設けられたソース電極と、一の主表面の側に設けられた第２導電型のゲート領域と、ソース領域およびゲート領域に接する第１導電型のチャネル領域と、ＳｉＣ基板の他の主表面に設けられた第１導電型のドレイン領域と、ソース電極に接して、チャネル領域に向かって延びている第２導電型の割込み領域とを備える。ゲート領域の表面は、ソース領域の表面よりもＳｉＣ基板の他の主表面側に位置し、割込み領域は、一の主表面に沿う方向にゲート領域から離隔し、ソース領域に対してゲート領域に負電圧を印加してオフ状態とするた際にチャネル領域内で延びる空乏層が割込み領域の先端部で合体して電子に対する障壁を形成する深さにまで達する。
【０００９】
この構造により、ゲート領域のソース領域に近い部分からソース領域に向かうチャネル領域の電界を上昇させることができる。このため、ゲート領域／チャネル領域の界面からチャネル領域へ延びる空乏層は、ソース領域に向かって広がりやすくなる。この結果、ソース／ゲート間に大きな負電圧を印加しなくても、ＯＦＦ状態を実現することができ、大電力用のスイッチング素子として、より一層の低損失を実現することが可能となる。
【００１０】
請求項２の電力用半導体素子では、請求項１の素子において、ゲート領域は、チャネル領域の両側に設けられている。
【００１１】
この構造により、チャネル領域の両側のゲート領域との界面から、従来より低い逆バイアス電圧により空乏層をチャネル領域に延ばして、より確実にＯＦＦ状態を実現することができる。
【００１２】
請求項３の電力用半導体素子では、請求項１または２の素子において、割込み領域は、ソース領域を突き抜けて前記チャネル領域の中に延びている。
【００１３】
この構造により、ソース電極の電位がゲート領域に近づくように延びており、ゲート領域からこの割込み領域先端部へのチャネル領域中の電界を高めることができる。この結果、チャネル領域における空乏層の形成を容易化して低い負電圧の印加によりＯＦＦ状態を実現することができる。また、ＯＦＦ状態での耐圧性能を向上させることができる。
【００１４】
請求項４の電力用半導体素子では、請求項１〜３のいずれかの素子において、割込み領域は、間に第１導電型の領域を挟んで２以上の領域に分かれている。
【００１５】
上記の構造により、空乏層はより一層、ゲート領域／チャネル領域界面からソース電極側に向かって広がりやすくなり、絶対値の低い負電圧でＯＦＦ状態を実現することができる。上記の２以上の領域は平板状であってもよいし、柱状であってもよい。
【００１６】
請求項５の電力用半導体素子では、請求項１〜４のいずれかの素子において、上記チャネル領域を、第１導電型の空乏層促進領域で構成する。
【００１７】
空乏層は、ゲート領域／チャネル領域の界面から、ゲート領域の第２導電型の不純物濃度とチャネル領域の第１導電型の不純物濃度との比にほぼ比例してチャネル領域側に長く延びる。すなわち、不純物濃度の低い側に不純物濃度の比にほぼ比例して長く延びる。このため、上記空乏層促進領域を設けることにより、低い逆バイアス電圧により、空乏層をより長く延ばして形成して、両側のゲート領域から延びる空乏層を合体させてＯＦＦ状態を実現することが可能となる。すなわち、より小さな絶対値の負電圧により両側の空乏層を合体懸架させて、電荷担体の通過を遮断することが可能となる。
【００１８】
請求項１の電力用半導体素子では、半導体基板がＳｉＣとなっている。
【００１９】
上記の構成において、耐圧が高く大電流のスイッチングを行うことができる。この結果、高耐圧で低損失の大電力用の高速スイッチング素子として用いることが可能となる。
【００２０】
【発明の実施の形態】
つぎに、図面を用いて本発明の実施の形態について説明する。
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１におけるＦＥＴを示す構成断面図である。ソース電極１１およびゲート電極１２は、半導体基板の一方の主表面に、またドレイン電極１３は他方の主表面に設けられている。ソース領域１はソース電極１１に、ゲート領域２はゲート電極１２に、またドレイン領域３はドレイン電極１３に、それぞれ接して形成される。チャネル領域９は、ソース領域１およびゲート領域２に接して設けられ、キャリアのＯＮ状態およびＯＦＦ状態をゲート領域とソース領域との電位によって制御する。ＯＮ状態にするには、ゲート電極に対してソース電極と同じゼロ電圧または正電圧を印加して、ソース領域１の電子を移動させ、より高電位のドレイン領域３に向かわせる。ドリフト領域４は、チャネル領域９からドレイン領域３に向かうキャリアである電子の通路となる。ドリフト領域４の幅は、ｐ型導電領域の限定領域で限定されていてもよいし、図１に示すように限定領域が無くてもよい。この電力用半導体素子は、ＯＮ−ＯＦＦのスイッチングを行うことにより、直流をパルス化して昇降圧等を行いやすくするのに用いられる。図１の電力用半導体素子が有する大きな特徴は、ソース電極１１に接してソース領域１を突き抜けてチャネル領域９の中まで出ている割込み領域２０を備えていることである。
【００２２】
次に、図１に示す電力用半導体素子の製造方法について説明する。まず、図２に示すように、ｎ⁺型半導体基板３１上に、ｎ型半導体層３２、ｎ⁺型半導体層３３を順次積層する。その後、上記の割込み領域２０に相当する位置に割込み領域形成ホールを開口した後、プラズマＣＶＤ装置等を用いて、その割込み領域形成ホール内にｐ⁺型半導体を堆積する。このｐ⁺型半導体層の堆積は、コンタクトホール内にプラグを形成する要領で、半導体とｐ型不純物とを一緒にして形成することができる。次に、図３に示すように、ＲＩＥ(Reactive Ion Etching)により、ソース領域１を形成するために、他の部分をエッチングして除く。その後、図４に示すように、ｐ型不純物イオンをイオン注入して、ゲート領域２を形成する。この後、電極としてＮｉを積層すると、図１に示す電力用半導体素子が完成する。この実施の形態１における電極は、ゲート電極も含めてオーミック接触が形成されるように設けるが、各領域の不純物濃度は高いのでオーミック接触の形成は容易である。
【００２３】
次に、ソース電極１１とゲート電極１２との間に逆バイアス電圧を印加してＯＦＦ状態にするときの空乏層のでき方について説明する。図１において、ソース電極１１に比較してゲート電極１２に負電圧を印加すると、逆バイアス電圧がゲート領域／チャネル領域界面にかけられる。このとき、ゲート領域／チャネル領域界面において、不純物濃度が低いチャネル領域９の側に空乏層が成長する。ゲート電極１２に接するｐ導電型の割込み領域２０の存在のために、図５に示すように、この空乏層２１は、ソース電極側に低い電圧で延び広がりやすくなる。このため、チャネル領域の両側から延びる２つの空乏層２１は、従来よりも低い電圧で、割込み領域２０の先端部のチャネル領域９の幅中央付近で合体して、電子に対する障壁を形成する。電子は、ｐ型導電領域との境界部ではポテンシャル障壁を感じるので、空乏層同士が合体することは必須ではなく、割込み領域２０と空乏層２１とが接触すれば、電子の移動は遮断される。この結果、従来よりも絶対値が小さい負電圧によりＯＦＦ状態を実現することができ、大電力用のスイッチング素子として、より一層低い損失を達成することが可能となる。
【００２４】
図１に示すＪＦＥＴに用いられた半導体基板は、ＳｉＣ基板に結晶成長により厚さを増したＳｉＣ層を積層したものとした。ただし、半導体基板の素材は、ＳｉＣに限定されるものではなく、Ｓｉ、ＧａＡｓ等を用いてもよい。
【００２５】
（実施の形態２）
図６は、実施の形態２における電力用半導体素子を示す断面図である。実施の形態１における電力用半導体素子との大きな相違は、割込み領域２０が複数個配置されていることにある。図６に示す半導体素子の製造方法は、図１で説明した方法と基本的に同じである。ソース電極とゲート電極との間に逆バイアス電圧を印加したとき、割込み領域２０の存在のために、図７に示すように、空乏層２１が従来よりも低い逆バイアス電圧により空乏層２１がソース領域の割込み領域２０に向かって延びやすい。この結果、従来よりも低い電圧でＯＦＦ状態を実現することができ、大電力用スイッチング素子として、より一層の低損失を実現することが可能となる。
【００２６】
（実施の形態３）
実施の形態３の電力用半導体素子では、チャネル領域９に向かって延びる空乏層の形成を容易にするために、不純物濃度の低いｎ^-層２２（空乏層促進領域）をゲート領域２と接して配置する（図８）。また、割込み領域２０は、その先端部はゲート領域の真横を越え、ドリフト領域に達する位置まで延びている。この構造の電力用半導体素子に逆バイアス電圧を印加すると、非常に低い逆バイアス電圧でゲート領域／空乏層促進領域の界面から空乏層が空乏層促進領域（ｎ^-層）２２の中に延びる。このため、非常に低い逆バイアス電圧により、図９に示すような空乏層が形成され、ＯＦＦ状態を実現することができる。その結果、大電力用スイッチング素子として、より一層の低損失を確保することが可能となる。
【００２７】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された実施の形態は、あくまで例示であって、本発明の範囲はこれら実施の形態に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図されている。
【００２８】
【発明の効果】
本発明により、従来よりも絶対値の小さい逆バイアス電圧によりＯＦＦ状態を実現することができ、大電力用スイッチング素子として、より一層の低損失の電力用半導体素子を提供することが可能となる。
【図面の簡単な説明】
【図１】実施の形態１における電力用半導体素子の断面図である。
【図２】図１の電力用半導体素子の製造において、割込み領域を形成した段階の断面図である。
【図３】図２の段階からソース領域とチャネル領域を形成するためにエッチングを行った後の段階を示す断面図である。
【図４】不純物を注入してゲート領域を形成した段階の断面図である。
【図５】図１の電力用半導体素子に逆バイアス電圧を印加して形成された空乏層を示す図である。
【図６】実施の形態２における電力用半導体素子の断面図である。
【図７】図６の電力用半導体素子に逆バイアス電圧を印加して形成された空乏層を示す図である。
【図８】実施の形態３における電力用半導体素子の断面図である。
【図９】図８の電力用半導体素子に逆バイアス電圧を印加して形成された空乏層を示す図である。
【図１０】従来の横型ＪＦＥＴの断面図である。
【図１１】従来の縦型ＪＦＥＴであるＳＩＴの断面図である。
【図１２】従来の縦型ＪＦＥＴ（電力用半導体素子）の断面図である。
【符号の説明】
１ソース領域、２ゲート領域、３ドレイン領域、４ドリフト領域、２１ＯＦＦ状態にするとき形成される空乏層、９チャネル領域、１１ソース電極、１２ゲート電極、１３ドレイン電極、２０割込み領域、２１空乏層、２２ｎ^-型半導体領域（空乏層促進領域）、３１半導体基板、３２ｎ型半導体層、３３ｎ⁺型半導体層。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a power semiconductor element that performs a high-current, high-voltage switching operation used for DC / AC conversion, inverters, and the like in power transmission.
[0002]
[Prior art]
A junction field effect transistor (JFET) used for switching of an inverter or the like is required to withstand a high current and a high voltage. FIG. 10 is a diagram showing a normal lateral JFET. A ground potential is applied to the source region 101 and a positive potential is applied to the drain region 103. A pn junction is formed below the gate region 102. When the element is turned off, a negative voltage is applied to the gate electrode 112 so that the junction is in a reverse bias state. The electrons in the source region 101 are attracted to the positive potential of the drain region 103, pass through the channel region 109 below the gate region 102, and reach the drain region 103.
[0003]
In the above lateral JFET, as shown in FIG. 10, since the source, gate and drain electrodes are on the same plane, the drain electrode and the other electrode come close to each other through air. Since the withstand pressure of air is at most 3 kV / mm, when a voltage of 3 kV or more is applied between the drain electrode and another electrode in the OFF state where no current flows, it is necessary to separate the drain electrode from the other electrode by 1 mm or more. was there. For this reason, the length of the channel region 109 extending from the source region 101 to the drain region 103 is increased, and only a small current can flow, and a high current generally required for what is called a power transistor cannot flow. It was.
[0004]
FIG. 11 is a diagram showing a vertical JFET, also known as a static induction transistor (hereinafter referred to as SIT (Static Induction Transistor)), which has been proposed and put into practical use to improve the disadvantages of the lateral JFET. In SIT, a plurality of gate regions 102 are formed with p ⁺ regions into which high-concentration p-type impurities are implanted, and n ⁻ regions to which low-concentration n-type impurities are added are formed around them. . Since the n-type impurity concentration in the n ⁻ region is low, the depletion layer always spreads and the channel region disappears. For this reason, a drain current saturation phenomenon due to pinch-off that occurs in the lateral JFET does not occur. The method of applying potentials in the source, gate, and drain regions is the same as that of the lateral JFET shown in FIG. The electrons in the source region 1 exceed the potential barrier in the gate region and are attracted to the drain potential to drift through the depletion layer. When the drain potential is set to a high positive potential, the potential barrier with respect to electrons in the gate region is reduced, and the drift current can be increased. Even if the drain potential is increased, the saturation phenomenon of the drain current does not occur. The drain current is usually controlled by the gate potential and the drain potential. When the SIT shown in FIG. 11 is used for switching, in order to obtain a large current, the voltage must be increased in order to cause the electrons to exceed the potential barrier, and even a slight loss can be avoided. There wasn't.
[0005]
[Problems to be solved by the invention]
Therefore, the present inventors have proposed a power semiconductor device having the structure shown in FIG. 12 for the purpose of reducing the loss caused by the switching operation to the utmost and facilitating the manufacture with a simple structure. (Japanese Patent Application No. 11-366799). In this structure, the gate potential is set to zero or positive with respect to the source potential to be turned on. Further, the gate potential is set to a negative voltage with respect to the source potential to be turned off. The structure shown in FIG. 12 enables high voltage switching at high speed with very low loss.
[0006]
However, in the vertical JFET shown in FIG. 12, although a low loss can be realized, it is necessary to apply a negative high voltage between the gate and the source in order to obtain a depletion layer necessary for switching to the OFF state. This is because the vertical JFET shown in FIG. 12 has a structure in which the electric field in the channel region between the gate region and the source region is difficult to increase. Since the absolute value of the negative voltage reaches 10 V or more, there has been a demand for lowering the voltage necessary for forming the depletion layer in order to realize even lower loss.
[0007]
Accordingly, the present invention provides a power semiconductor device capable of lowering the voltage required to be turned off in order to realize even lower loss as a switching element for high power. Objective.
[0008]
[Means for Solving the Problems]
A power semiconductor element according to claim 1 of the present invention includes a first conductivity type source region provided on one main surface side of a SiC substrate, and a source provided on the source region in contact with the source region. An electrode, a second conductivity type gate region provided on one main surface side, a first conductivity type channel region in contact with the source region and the gate region, and a first conductivity type channel region provided on the other main surface of the SiC substrate. A drain region of one conductivity type and an interrupt region of a second conductivity type in contact with the source electrode and extending toward the channel region. The surface of the gate region is located on the other main surface side of the SiC substrate with respect to the surface of the source region, and the interrupt region is separated from the gate region in a direction along one main surface, and is located in the gate region with respect to the source region. When a negative voltage is applied to turn off the depletion layer extending in the channel region, the depletion layer extends to the depth at which the tip of the interrupt region is combined to form a barrier against electrons.
[0009]
With this structure, the electric field in the channel region from the portion near the source region of the gate region toward the source region can be increased. Therefore, the depletion layer extending from the gate region / channel region interface to the channel region is likely to expand toward the source region. As a result, the OFF state can be realized without applying a large negative voltage between the source and the gate, and a much lower loss can be realized as a switching element for high power.
[0010]
According to a second aspect of the power semiconductor device of the present invention, the gate region is provided on both sides of the channel region.
[0011]
With this structure, the depletion layer can be extended to the channel region from the interface with the gate regions on both sides of the channel region with a reverse bias voltage lower than that of the conventional one, and the OFF state can be realized more reliably.
[0012]
According to a third aspect of the present invention, there is provided the power semiconductor device according to the first or second aspect, wherein the interrupt region extends through the source region and into the channel region.
[0013]
With this structure, the potential of the source electrode extends so as to approach the gate region, and the electric field in the channel region from the gate region to the tip of the interrupt region can be increased. As a result, the depletion layer can be easily formed in the channel region, and the OFF state can be realized by applying a low negative voltage. Further, the pressure resistance performance in the OFF state can be improved.
[0014]
According to a fourth aspect of the present invention, there is provided the power semiconductor device according to any one of the first to third aspects, wherein the interrupt region is divided into two or more regions with a first conductivity type region interposed therebetween.
[0015]
With the above structure, the depletion layer is more likely to spread from the gate region / channel region interface toward the source electrode side, and an OFF state can be realized with a negative voltage having a low absolute value. The two or more regions may be flat or columnar.
[0016]
According to a fifth aspect of the present invention, there is provided the power semiconductor device according to any one of the first to fourth aspects, wherein the channel region is a depletion layer promoting region of the first conductivity type.
[0017]
The depletion layer extends from the gate region / channel region interface to the channel region side substantially in proportion to the ratio between the second conductivity type impurity concentration of the gate region and the first conductivity type impurity concentration of the channel region. That is, it extends long in proportion to the ratio of impurity concentration to the low impurity concentration side. For this reason, by providing the above depletion layer promoting region, it is possible to form the depletion layer longer by using a low reverse bias voltage and to combine the depletion layers extending from the gate regions on both sides to realize the OFF state. It becomes. In other words, the depletion layers on both sides can be suspended with a negative voltage having a smaller absolute value to block the passage of charge carriers.
[0018]
The power semiconductor device according to claim 1, semiconductors substrate is a SiC.
[0019]
In the above configuration, high withstand voltage and high current switching can be performed. As a result, it can be used as a high-speed switching element for high power with high breakdown voltage and low loss.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings.
[0021]
(Embodiment 1)
FIG. 1 is a structural cross-sectional view showing an FET according to the first embodiment of the present invention. Source electrode 11 and gate electrode 12 are provided on one main surface of the semiconductor substrate, and drain electrode 13 is provided on the other main surface. The source region 1 is formed in contact with the source electrode 11, the gate region 2 is formed in contact with the gate electrode 12, and the drain region 3 is formed in contact with the drain electrode 13. The channel region 9 is provided in contact with the source region 1 and the gate region 2 and controls the ON state and the OFF state of carriers by the potentials of the gate region and the source region. In order to be in the ON state, the same zero voltage or positive voltage as that of the source electrode is applied to the gate electrode to move the electrons in the source region 1 toward the drain region 3 having a higher potential. The drift region 4 serves as a path for electrons that are carriers from the channel region 9 toward the drain region 3. The width of the drift region 4 may be limited by a limited region of the p-type conductive region, or there may be no limited region as shown in FIG. This power semiconductor element is used to make a step-up / step-down operation easier by pulsing a direct current by performing ON-OFF switching. A major feature of the power semiconductor device of FIG. 1 is that it includes an interrupt region 20 that contacts the source electrode 11 and penetrates the source region 1 and extends into the channel region 9.
[0022]
Next, a method for manufacturing the power semiconductor element shown in FIG. 1 will be described. First, as shown in FIG. 2, an n-type semiconductor layer 32 and an n ⁺ -type semiconductor layer 33 are sequentially stacked on an n ⁺ -type semiconductor substrate 31. Thereafter, an interrupt region forming hole is opened at a position corresponding to the interrupt region 20, and then a p ⁺ type semiconductor is deposited in the interrupt region forming hole using a plasma CVD apparatus or the like. The deposition of the p ⁺ type semiconductor layer can be performed by combining the semiconductor and the p type impurity in the manner of forming a plug in the contact hole. Next, as shown in FIG. 3, in order to form the source region 1 by RIE (Reactive Ion Etching), other portions are etched away. Thereafter, as shown in FIG. 4, p-type impurity ions are implanted to form the gate region 2. Thereafter, when Ni is laminated as an electrode, the power semiconductor element shown in FIG. 1 is completed. The electrodes in the first embodiment are provided so that an ohmic contact is formed including the gate electrode. However, since the impurity concentration in each region is high, the ohmic contact can be easily formed.
[0023]
Next, how the depletion layer is formed when a reverse bias voltage is applied between the source electrode 11 and the gate electrode 12 to turn it off will be described. In FIG. 1, when a negative voltage is applied to the gate electrode 12 as compared to the source electrode 11, a reverse bias voltage is applied to the gate region / channel region interface. At this time, a depletion layer grows on the channel region 9 side where the impurity concentration is low at the gate region / channel region interface. Due to the presence of the p-conduction type interrupt region 20 in contact with the gate electrode 12, the depletion layer 21 tends to extend and spread toward the source electrode side at a low voltage, as shown in FIG. For this reason, the two depletion layers 21 extending from both sides of the channel region are combined with each other in the vicinity of the center of the width of the channel region 9 at the tip of the interrupt region 20 at a lower voltage than before, thereby forming a barrier against electrons. Since electrons feel a potential barrier at the boundary with the p-type conductive region, it is not essential for the depletion layers to merge with each other. If the interrupt region 20 and the depletion layer 21 come into contact with each other, the movement of electrons is blocked. . As a result, the OFF state can be realized by a negative voltage whose absolute value is smaller than that of the conventional one, and a much lower loss can be achieved as a switching element for high power.
[0024]
The semiconductor substrate used in the JFET shown in FIG. 1 was obtained by stacking a SiC layer whose thickness was increased by crystal growth on a SiC substrate. However, the material of the semiconductor substrate is not limited to SiC, and Si, GaAs or the like may be used.
[0025]
(Embodiment 2)
FIG. 6 is a cross-sectional view showing a power semiconductor element according to the second embodiment. The major difference from the power semiconductor device in the first embodiment is that a plurality of interrupt regions 20 are arranged. The manufacturing method of the semiconductor element shown in FIG. 6 is basically the same as the method described in FIG. When a reverse bias voltage is applied between the source electrode and the gate electrode, due to the presence of the interrupt region 20, the depletion layer 21 is sourced by a reverse bias voltage lower than the conventional one as shown in FIG. It tends to extend toward the interrupt area 20 of the area. As a result, the OFF state can be realized with a voltage lower than that in the prior art, and a much lower loss can be realized as a high-power switching element.
[0026]
(Embodiment 3)
In the power semiconductor device of the third embodiment, the n ⁻ layer 22 (depletion layer promoting region) having a low impurity concentration is brought into contact with the gate region 2 in order to facilitate the formation of a depletion layer extending toward the channel region 9. Arrange (Fig. 8). In addition, the interrupt region 20 has a tip that extends right next to the gate region and extends to a position reaching the drift region. When a reverse bias voltage is applied to the power semiconductor element having this structure, the depletion layer extends into the depletion layer promotion region (n ⁻ layer) 22 from the gate region / depletion layer promotion region interface with a very low reverse bias voltage. Therefore, a depletion layer as shown in FIG. 9 is formed by a very low reverse bias voltage, and an OFF state can be realized. As a result, it is possible to ensure even lower loss as a high power switching element.
[0027]
Although the embodiments of the present invention have been described above, the embodiments disclosed above are merely examples, and the scope of the present invention is not limited to these embodiments. The scope of the present invention is defined by the terms of the claims, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
[0028]
【Effect of the invention】
More present invention than conventional can be realized OFF state by a small reverse bias voltage of absolute value, as a large power switching element, it is possible to provide a power semiconductor device of further low loss .
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a power semiconductor element according to a first embodiment.
2 is a cross-sectional view of a stage where an interrupt region is formed in the manufacture of the power semiconductor device of FIG. 1;
FIG. 3 is a cross-sectional view showing a stage after etching is performed to form a source region and a channel region from the stage of FIG. 2;
FIG. 4 is a cross-sectional view of a stage in which impurities are implanted to form a gate region.
5 is a diagram showing a depletion layer formed by applying a reverse bias voltage to the power semiconductor element of FIG. 1. FIG.
6 is a cross-sectional view of a power semiconductor element according to a second embodiment. FIG.
7 is a diagram showing a depletion layer formed by applying a reverse bias voltage to the power semiconductor element of FIG. 6;
FIG. 8 is a cross-sectional view of a power semiconductor element in a third embodiment.
9 is a diagram showing a depletion layer formed by applying a reverse bias voltage to the power semiconductor element of FIG. 8. FIG.
FIG. 10 is a cross-sectional view of a conventional lateral JFET.
FIG. 11 is a cross-sectional view of a conventional vertical JFET, SIT.
FIG. 12 is a cross-sectional view of a conventional vertical JFET (power semiconductor device).
[Explanation of symbols]
1 source region, 2 gate region, 3 drain region, 4 drift region, 21 depletion layer formed when switching to OFF state, 9 channel region, 11 source electrode, 12 gate electrode, 13 drain electrode, 20 interrupt region, 21 depletion Layer, 22 n ⁻ type semiconductor region (depletion layer promoting region), 31 semiconductor substrate, 32 n type semiconductor layer, 33 n ⁺ type semiconductor layer.

Claims

A source region of a first conductivity type provided on one main surface side of the SiC substrate;
A source electrode provided on and in contact with the source region;
A gate region of a second conductivity type provided on the one main surface side;
A channel region of a first conductivity type in contact with the source region and the gate region;
A drain region of a first conductivity type provided on the other main surface of the SiC substrate;
An interrupt region of a second conductivity type in contact with the source electrode and extending toward the channel region and spaced from the gate region in a direction along the one main surface;
The surface of the gate region is located on the other main surface side of the SiC substrate from the surface of the source region,
When the interrupt region is turned off by applying a negative voltage to the gate region with respect to the source region, a depletion layer extending in the channel region is combined at the tip of the interrupt region to form a barrier against electrons. Power semiconductor elements that reach the depth to be formed.

The power semiconductor element according to claim 1, wherein the gate region is provided on both sides of the channel region.

The power semiconductor element according to claim 1, wherein the interrupt region extends through the source region and into the channel region.

4. The power semiconductor device according to claim 1, wherein the interrupt region is divided into two or more regions with a first conductivity type region interposed therebetween. 5.

The channel region is constituted by a depletion layer promoting region of the first conductivity type, the power semiconductor device according to any one of claims 1 to 4.