JP4850081B2

JP4850081B2 - スイッチング電源装置

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Publication number: JP4850081B2
Application number: JP2007017486A
Authority: JP
Inventors: 俊幸太田
Original assignee: Ｔｄｋラムダ株式会社
Priority date: 2007-01-29
Filing date: 2007-01-29
Publication date: 2012-01-11
Anticipated expiration: 2027-01-29
Also published as: JP2008187788A

Description

本発明は、主トランスの一次側に複数個の主スイッチング素子を有する一方で、主トランスの二次巻線には、その一端と他端にそれぞれ同期整流素子が接続されるブリッジコンバータやプッシュプルコンバータなどを内蔵したスイッチング電源装置に関する。

ブリッジコンバータの二次側整流回路に、同期整流ＭＯＳＦＥＴなどの同期整流素子を用いたスイッチング電源装置として、例えば特許文献１には、主トランスの二次巻線端子に発生する電圧を同期整流ＭＯＳＦＥＴのゲートに印加して、この同期整流ＭＯＳＦＥＴを主スイッチング素子に同期させて動作する方法が開示されている。

図３は、こうしたハーフブリッジコンバータを備えたスイッチング電源装置の回路図である。同図において、Ｅは直流入力電源，Ｔは主トランスであり、主トランスＴ１の一次側には、入力電源Ｅの入力電圧Ｖｉを分割するコンデンサＣ１，Ｃ２と、何れもＮチャネル型のＭＯＳＦＥＴで構成される第１と第２の主スイッチング素子Ｑ１，Ｑ２が設けられる。また、ハーフブリッジコンバータの特徴として、コンデンサＣ１，Ｃ２の直列回路と、主スイッチング素子Ｑ１，Ｑ２の直列回路は、何れも入力電源Ｅの両端間に接続され、コンデンサＣ１，Ｃ２の接続点が、主トランスＴ１の一次巻線Ｐ１１の一端即ちドット側端子に接続され、主スイッチング素子Ｑ１，Ｑ２の接続点が、一次巻線Ｐ１１の他端即ち非ドット側端子に接続される。主スイッチング素子Ｑ１，Ｑ２は、ＰＷＭ（パルス幅変調）制御回路から与えられるパルス駆動信号によってそれぞれスイッチング動作するようになっているが、ここでは全ての主スイッチング素子Ｑ１，Ｑ２がオフになる期間を持たせつつ、主スイッチング素子Ｑ１，Ｑ２のゲートに、この主スイッチング素子Ｑ１，Ｑ２を交互にオンする駆動信号が与えられるようになっている。

主トランスＴ１の二次側には、何れもＮチャネル型のＭＯＳＦＥＴで構成される二次側整流回路としての第１と第２の同期整流素子Ｑ３，Ｑ４と、出力端子３，４間に発生する出力電圧Ｖｏのリプル成分を低減する二次側平滑回路としてのチョークコイルＬ１および平滑コンデンサＣ３が設けられる。

より具体的には、主トランスＴ１は前記一次巻線Ｐ１１と磁気的に結合した第１および第２の二次巻線Ｓ１１，Ｓ１２を有し、二次巻線Ｓ１１の一端即ちドット側端子に同期整流素子Ｑ４のドレインが接続され、二次巻線Ｓ１２の他端即ち非ドット側端子に同期整流素子Ｑ３のドレインが接続される。これらの同期整流素子Ｑ３，Ｑ４のソースどうしは接続され、この接続点が負極側出力端子４に接続される。一方、二次巻線Ｓ１１の非ドット側端子は二次巻線Ｓ１２のドット側端子と接続され、二次巻線Ｓ１１，Ｓ１２の直列回路を構成し、この二次巻線Ｓ１１，Ｓ１２の接続点がチョークコイルＬ１の一端に接続する。チョークコイルＬ１の他端は正極側出力端子３に接続され、出力端子３，４間に平滑コンデンサＣ３が接続される。

同期整流素子Ｑ３のゲートに駆動信号を供給する第１の駆動回路として、二次巻線Ｓ１１のドット側端子と同期整流素子Ｑ３のゲートとの間に、コンデンサＣ５１と抵抗Ｒ５１の直列回路が接続され、さらに同期整流素子Ｑ３のゲートとソース間には、別な抵抗Ｒ５２が接続される。同様に、同期整流素子Ｑ４のゲートに駆動信号を供給する第２の駆動回路として、二次巻線Ｓ１１のドット側端子と同期整流素子Ｑ４のゲートとの間に、コンデンサＣ６１と抵抗Ｒ６１の直列回路が接続され、さらに同期整流素子Ｑ４のゲートとソース間には、別な抵抗Ｒ６２が接続される。なお、二次巻線Ｓ１１，Ｓ１２を一つの巻線で構成し、そのセンタータップをチョークコイルＬ１の一端に接続してもよい。

さらに、上述した主スイッチング素子Ｑ１，Ｑ２と同期整流素子Ｑ３，Ｑ４は、何れもＭＯＳＦＥＴの特性として、駆動信号の有る無しに拘らず、ソースからドレインへの電流の流れを許容するボディダイオードＢＤ１〜ＢＤ４をそれぞれ内蔵している。

図４は、図３の回路における各部の動作波形を示したものである。同図において、Ｖ_ＧＱ２は主スイッチング素子Ｑ２のゲート電圧、Ｖ_ＧＱ１は主スイッチング素子Ｑ１のゲート電圧、Ｖ_ｄｓＱ１は主スイッチング素子Ｑ１のドレイン・ソース間電圧、Ｖ_ｓ１は主トランスＴ１の二次巻線Ｓ１１間に発生する電圧（非ドット側端子を基準としたドット側端子電圧）、Ｖ_ＧＱ３は同期整流素子Ｑ３のゲート電圧、Ｖ_ＧＱ４は同期整流素子Ｑ４のゲート電圧、Ｉ_ｄｓＱ３は同期整流素子Ｑ３のソースからドレインに流れる電流、Ｉ_ｂｄＱ３はボディダイオードＢＤ３のアノードからカソードに流れる電流、Ｉ_ｄｓＱ４は同期整流素子Ｑ４のソースからドレインに流れる電流、Ｉ_ｂｄＱ４はボディダイオードＢＤ４のアノードからカソードに流れる電流である。

ＰＷＭ制御回路１は、出力端子３，４間に接続した負荷５に供給する出力電圧Ｖｏを監視しつつ、この出力電圧Ｖｏが一定となるように、主スイッチング素子Ｑ１，Ｑ２に供給するパルス駆動信号のオン期間Ｔ１，Ｔ２の時間幅を可変制御する。即ち、出力電圧Ｖｏが上昇したら、パルス駆動信号のオン期間Ｔ１，Ｔ２の時間幅を狭め、逆に出力電圧Ｖｏが低下したら、パルス駆動信号のオン期間Ｔ１，Ｔ２の時間幅を広げて、出力電圧Ｖｏの安定化を図る。ＰＷＭ制御回路１からは、主スイッチング素子Ｑ１，Ｑ２に対して一定の間隔をおいて交互にパルス駆動信号が与えられ、主スイッチング素子Ｑ１，Ｑ２のそれぞれがスイッチング動作する。

そして、期間Ｔ２において、ＰＷＭ制御回路１から主スイッチング素子Ｑ２のゲートにパルス駆動信号が与えられ、この主スイッチング素子Ｑ２がオンすると、主スイッチング素子Ｑ２のドレイン・ソース間電圧Ｖ_ｄｓＱ２は０ボルトとなり、コンデンサＣ２の両端間に発生する入力電圧Ｖｉを分割した電圧が、主トランスＴ１の一次巻線Ｐ１１にドット側端子を正極性として印加される。すると、主トランスＴ１の二次巻線Ｓ１１，Ｓ１２のドット側端子に正極性の電圧が誘起され、同期整流素子Ｑ３のゲート電圧Ｖ_ＧＱ３が高レベルに切替って、この同期整流素子Ｑ３がオン状態になる。そのため、同期整流素子Ｑ３のソースからドレインに電流が流れる状態となり、二次巻線Ｓ１２からチョークコイルＬ１を通して負荷５に電力が伝送される。このように、主スイッチング素子Ｑ２のオン期間Ｔ２中は、同期整流素子Ｑ３もこれに同期してオンし、主トランスＴ１の二次巻線Ｓ１２から出力側の負荷５に電力を供給しつつ、チョークコイルＬ１にエネルギーを蓄える整流期間となる。

やがて、ＰＷＭ制御回路１から主スイッチング素子Ｑ２へのパルス駆動信号が途絶えると、主スイッチング素子Ｑ１，Ｑ２のゲート電圧Ｖ_ＧＱ１，Ｖ_ＧＱ２は共に０ボルトとなって、主スイッチング素子Ｑ１，Ｑ２はいずれもオフ状態となり、主トランスＴ１の一次巻線Ｐ１１への電圧印加は遮断される。そのため、主トランスＴ１の二次巻線Ｓ１１，Ｓ１２には電圧が誘起されず、同期整流素子Ｑ３，Ｑ４のゲート電圧Ｖ_ＧＱ３，Ｖ_ＧＱ４は共に０ボルトとなって、同期整流素子Ｑ３，Ｑ４は何れもオフ状態となる。一方、主トランスＴ１の二次側では、それまでチョークコイルＬ１に流れていた慣性電流によって、同期整流素子Ｑ３，Ｑ４に内蔵するボディダイオードＢＤ３，ＢＤ４を通して電流が流れるようになり、チョークコイルＬ１に蓄えられていたエネルギーが出力側の負荷５に送り出される。このように、主スイッチング素子Ｑ１，Ｑ２の全てがオフする期間中は、それまでチョークコイルＬ１に蓄えられていたエネルギーを、ボディダイオードＢＤ３，ＢＤ４を通して負荷５に送り出す還流期間となる。なお、それぞれのボディダイオードＢＤ３，ＢＤ４のアノードからカソードに流れる電流Ｉ_ｄｓＱ３，Ｉ_ｄｓＱ４は、負荷５に供給される出力電流Ｉｏの半分となる。

その後、今度は期間Ｔ１において、ＰＷＭ制御回路１から主スイッチング素子Ｑ１のゲートにパルス駆動信号が与えられ、この主スイッチング素子Ｑ１がオンすると、主スイッチング素子Ｑ１のドレイン・ソース間電圧Ｖ_ｄｓＱ１は０ボルトとなり、コンデンサＣ１の両端間に発生する入力電圧Ｖｉを分割した電圧が、主トランスＴ１の一次巻線Ｐ１１に非ドット側端子を正極性として印加される。すると、主トランスＴ１の二次巻線Ｓ１１，Ｓ１２の非ドット側端子に正極性の電圧が誘起され、同期整流素子Ｑ４のゲート電圧Ｖ_ＧＱ４が高レベルに切替って、この同期整流素子Ｑ４がオン状態になる。そのため、同期整流素子Ｑ４のソースからドレインに電流が流れる状態となり、二次巻線Ｓ１１からチョークコイルＬ１を通して負荷５に電力が伝送される。このように、主スイッチング素子Ｑ１のオン期間Ｔ１中は、同期整流素子Ｑ４もこれに同期してオンし、主トランスＴ１の二次巻線Ｓ１１から出力側の負荷５に電力を供給しつつ、チョークコイルＬ１にエネルギーを蓄える整流期間となる。

やがて、ＰＷＭ制御回路１から主スイッチング素子Ｑ１へのパルス駆動信号が途絶えるが、次に主スイッチング素子Ｑ２がオンするまでの間は、前述した還流期間と全く同じ動作となる。こうして、整流と還流を２回繰り返す一周期の動作が終了すると、再び上述した一連の動作が行なわれる。
特開２００３−１８９６２２号公報

しかし、上述した従来のスイッチング電源装置では、次のような問題点を生じる。

同期整流素子Ｑ３，Ｑ４のオン抵抗は極めて小さいので、整流期間における同期整流素子Ｑ３，Ｑ４の損失は少ないものの、還流期間ではボディダイオードＢＤ３，ＢＤ４を通して電流が流れるため、同期整流素子Ｑ３，Ｑ４としての損失が増大する。しかし、図３に示す従来の回路例では、同期整流素子Ｑ３，Ｑ４のそれぞれのオン期間が一周期の約２５％程度しかなく、還流期間では常に損失の大きいボディダイオードＢＤ３，ＢＤ４に電流が流れて、同期整流素子Ｑ３，Ｑ４を組み込んだことによる損失低減の効果を充分得ることができなかった。

また、共通の負荷５に対して、複数のスイッチング電源装置から電力を供給するいわゆる並列運転時に、外部からの電圧印加で出力端子３，４から同期整流素子Ｑ３，Ｑ４のゲートにノイズが侵入し、これらの同期整流素子Ｑ３，Ｑ４が意図しない誤動作を起こす可能性があった。

本発明は上記の各問題点に着目してなされたもので、同期整流素子を組み込んだことによる損失低減の効果を充分得ることができ、しかも外部からの電圧印加に起因した同期整流素子の誤動作を防止できるスイッチング電源装置を提供することを、その目的とする。

本発明における請求項１のスイッチング電源装置は、上記目的を達成するために、複数個の主スイッチング素子と、前記主スイッチング素子のスイッチング動作により、その一次巻線に入力電圧が断続的に印加される主トランスと、前記主トランスの二次巻線の一端と他端にそれぞれ接続され、前記主スイッチング素子と同期して動作する同期整流素子と、前記主スイッチング素子の何れかがオンしている整流期間にエネルギーを蓄え、前記主スイッチング素子の全てがオフしている還流期間に、このエネルギーが出力側に送り出されるチョークコイルと、前記一方の主スイッチング素子およびこの一方の主スイッチング素子と互い違いにオンさせる必要のある前記一方の同期整流素子をスイッチング動作させる第１の駆動回路と、前記他方の主スイッチング素子およびこの他方の主スイッチング素子と互い違いにオンさせる必要のある前記他方の同期整流素子をスイッチング動作させる第２の駆動回路と、前記第１の駆動回路にパルス駆動信号を供給する制御手段と、を備え、前記第１の駆動回路は、前記パルス駆動信号を受けてオン・オフするスイッチ素子と、このスイッチ素子のスイッチ動作により一次巻線に直流電圧が断続的に印加されるトランスとを備え、前記スイッチ素子のオン期間中は、前記トランスの二次巻線に誘起した電圧によって前記一方の主スイッチング素子をオン状態にし、前記スイッチ素子のオフ期間中は、前記トランスの二次巻線に発生するリセット電圧によって、前記第２の駆動回路が前記他方の主スイッチング素子をオンにする期間を過ぎた後も、前記一方の同期整流素子をオン状態にするように構成したものである。

請求項１のスイッチング電源装置によれば、共通の第１の駆動回路に繋がる一方の主スイッチング素子と一方の同期整流素子は、この第１の駆動回路を構成するスイッチ素子のオン期間中即ち整流期間中に、一方の主スイッチング素子がオンし、一方の同期整流素子がオフする一方で、スイッチ素子のオフ期間中即ち還流期間に移行すると、今度は一方の主スイッチング素子がオフするのに対して、同じ第１の駆動回路を構成するトランスのリセット電圧によって、一方の同期整流素子がオンするようになる。このように、一方の同期整流素子は還流期間からオンし続けているので、同期整流素子を組み込んだことによる損失低減の効果を充分得ることができる。

また、一方の同期整流素子は主トランスの二次巻線の端子からではなく、一方の主スイッチング素子と同じく第１の駆動回路からの信号供給を受けてスイッチング動作するので、並列運転時に外部からの電圧印加があった場合でも、一方の同期整流素子のゲートにはそれによるノイズが侵入せず、一方の同期整流素子の誤動作を防止できる。

さらに、一方の同期整流素子のオン期間は、次に他方の主スイッチング素子がオンする整流期間の少なくとも終了時まで継続する。こうすれば、還流期間はもとより、次の大きな電流が流れる整流期間にまで、一方の同期整流素子をオンさせ続けることができるので、同期整流素子を組み込んだことによる損失低減の効果を最大限得ることができる。しかも、第１の駆動回路におけるスイッチ素子のオフ期間において、第２の駆動回路が他方の主スイッチング素子をオンにする期間を過ぎた後も、他方のスイッチング素子がオフになった直後は、一方の同期整流素子と他方の同期整流素子を通して電流が流れ、チョークコイルに蓄えられていたエネルギーが出力側に送り出されるので、同期整流素子としての損失を低減することができる。

以下、本発明におけるスイッチング電源装置の好ましい一実施形態について、添付図面を参照しながら詳細に説明する。なお、従来例と共通する素子や部品には共通の符号を付し、重複する箇所の説明は、重複を避けるため極力省略する。

図１は、本発明の一実施例を示すスイッチング電源装置の回路図である。同図において、直流電源Ｅ１と負荷５との間に接続されるハーフブリッジコンバータの構成は、従来例のものと共通しており、主トランスＴ１の一次側では、コンデンサＣ１，Ｃ２の直列回路と、主スイッチング素子Ｑ１，Ｑ２の直列回路が、何れも入力電源Ｅの両端間に接続され、コンデンサＣ１，Ｃ２の接続点が、主トランスＴ１の一次巻線Ｐ１１のドット側端子に接続され、主スイッチング素子Ｑ１，Ｑ２の接続点が、一次巻線Ｐ１１の非ドット側端子に接続される。また、主トランスＴ１の二次側では、二次巻線Ｓ１１のドット側端子に同期整流素子Ｑ４のドレインが接続され、二次巻線Ｓ１２の非ドット側端子に同期整流素子Ｑ３のドレインが接続される。これらの同期整流素子Ｑ３，Ｑ４のソースどうしは接続され、この接続点が負極側出力端子４に接続される。また、直列接続された二次巻線Ｓ１１，Ｓ１２の接続点がチョークコイルＬ１の一端に接続され、チョークコイルＬ１の他端が正極側出力端子３に接続され、負荷５を接続する出力端子３，４間に平滑コンデンサＣ３が接続される。

出力電圧Ｖｏを安定化させる帰還回路として、この出力電圧Ｖｏを検出し、この検出電圧と基準電圧との誤差増幅信号を生成する誤差増幅制御回路１１と、誤差増幅制御回路１１からカプラ１２を通して電気的に絶縁して伝送される誤差増幅信号に基づき、主スイッチング素子Ｑ１，Ｑ２へのパルス駆動信号の導通幅を可変制御するＰＷＭ制御回路１３と、を備えている。ＰＷＭ制御回路１３は、装置の小型化を図るのにワンチップのＩＣで構成してもよい。

本実施例では、ＰＷＭ制御回路１３からのパルス駆動信号によって、主スイッチング素子Ｑ１，Ｑ２と、同期整流素子Ｑ３，Ｑ４をスイッチング動作させる駆動回路２１，２２が設けられている。第１の駆動回路２１は、主スイッチング素子Ｑ１と、この主スイッチング素子Ｑ１と互い違いにオンさせる必要のある同期整流素子Ｑ３とをスイッチング動作させるものであり、また第２の駆動回路２２は、主スイッチング素子Ｑ２と、この主スイッチング素子Ｑ２と互い違いにオンさせる必要のある同期整流素子Ｑ４とをスイッチング動作させるもので、何れも同じ回路構成を有している。

駆動回路２１について、その回路構成を説明すると、ここには、ＰＷＭ制御回路１３からのパルス駆動信号が、電流制限用の抵抗５を介してその制御端子であるベースに印加されるスイッチ素子Ｑ５と、スイッチング素子Ｑ５のスイッチング動作により、その一次巻線Ｐ２１に直流電源Ｅ２からの直流電圧が断続的に印加されるトランスＴ２とを備えており、スイッチ素子Ｑ５のオン期間中は、トランスＴ２の一方の二次巻線Ｓ２１に誘起した電圧によって主スイッチング素子Ｑ１をオン状態にし、スイッチ素子Ｑ５のオフ期間中は、トランスＴ２の別な二次巻線Ｓ２２に発生するリセット電圧によって、同期整流素子Ｑ３をオン状態にするいわゆるオン／オンコンバータを内蔵している。

駆動回路２１をより詳細に説明すると、一次巻線Ｐ２１とスイッチ素子Ｑ５の直列回路は、直流電源Ｅ２の両端間に接続されており、一次巻線Ｐ２１のドット側端子に正極性の直流電圧が断続的に印加されるように構成される。また、この一次巻線Ｐ２１と直列に接続する補助巻線Ｐ２２とダイオードＤ３とを直列接続してなるクランプ回路が、直流電源Ｅ２の両端間に接続される。このクランプ回路は、スイッチ素子Ｑ５のオフ時にトランスＴ２の二次巻線Ｓ２１，２２に発生するリセット電圧を、一定値以下にクランプするためのものである。同様の機能を達成するものならば、別の回路構成のクランプ回路を採用してもよい。

トランスＴ２の二次巻線Ｓ２１の両端間には抵抗Ｒ７が接続され、二次巻線Ｓ２１のドット側端子に繋がる抵抗Ｒ７の一端にダイオードＤ１のアノードが接続される。ダイオードＤ１のカソードは、主スイッチング素子Ｑ１の充電抵抗Ｒ３の一端に接続され、この充電抵抗Ｒ３の他端が、主スイッチング素子Ｑ１のゲートに接続されると共に、二次巻線Ｓ２１の非ドット側端子は、直流電源Ｅ２の負極に接続される。さらに、主スイッチング素子Ｑ１のゲートとソースとの間には、抵抗Ｒ４が接続される。

また、トランスＴ２の二次巻線Ｓ２２の両端間には抵抗Ｒ１３が接続され、二次巻線Ｓ２２の非ドット側端子に繋がる抵抗Ｒ１３の一端にダイオードＤ５のアノードが接続される。ダイオードＤ５のカソードは、同期整流素子Ｑ３の充電抵抗Ｒ１１の一端に接続され、この充電抵抗Ｒ１１の他端が、同期整流素子Ｑ３のゲートに接続されると共に、二次巻線Ｓ２２のドット側端子は、同期整流素子Ｑ３のソースに接続される。さらに、同期整流素子Ｑ３のゲートとソースとの間には、抵抗Ｒ９が接続される。

次に、駆動回路２２について、その回路構成を説明すると、これもＰＷＭ制御回路１３からのパルス駆動信号が、電流制限用の抵抗６を介してその制御端子であるベースに印加されるスイッチ素子Ｑ６と、スイッチング素子Ｑ６のスイッチング動作により、その一次巻線Ｐ３１に直流電源Ｅ２からの直流電圧が断続的に印加されるトランスＴ３とを備えており、スイッチ素子Ｑ６のオン期間中は、トランスＴ２の一方の二次巻線Ｓ３１に誘起した電圧によって主スイッチング素子Ｑ２をオン状態にし、スイッチ素子Ｑ６のオフ期間中は、トランスＴ２の別な二次巻線Ｓ３２に発生するリセット電圧によって、同期整流素子Ｑ４をオン状態にするいわゆるオン／オンコンバータを内蔵している。

駆動回路２２をより詳細に説明すると、一次巻線Ｐ３１とスイッチ素子Ｑ６の直列回路は、直流電源Ｅ２の両端間に接続されており、一次巻線Ｐ３１のドット側端子に正極性の直流電圧が断続的に印加されるように構成される。また、この一次巻線Ｐ３１と直列に接続する補助巻線Ｐ３２とダイオードＤ４とを直列接続してなるクランプ回路が、直流電源Ｅ２の両端間に接続される。このクランプ回路は、スイッチ素子Ｑ６のオフ時にトランスＴ３の二次巻線Ｓ３１，３２に発生するリセット電圧を、一定値以下にクランプするためのものである。同様の機能を達成するものならば、別の回路構成のクランプ回路を採用してもよい。

トランスＴ３の二次巻線Ｓ３１の両端間には抵抗Ｒ８が接続され、二次巻線Ｓ３１のドット側端子に繋がる抵抗Ｒ８の一端にダイオードＤ２のアノードが接続される。ダイオードＤ２のカソードは、主スイッチング素子Ｑ２の充電抵抗Ｒ１の一端に接続され、この充電抵抗Ｒ８の他端が、主スイッチング素子Ｑ２のゲートに接続されると共に、二次巻線Ｓ３１の非ドット側端子は、直流電源Ｅ２の負極に接続される。さらに、主スイッチング素子Ｑ２のゲートとソースとの間には、抵抗Ｒ２が接続される。

また、トランスＴ３の二次巻線Ｓ３２の両端間には抵抗Ｒ１４が接続され、二次巻線Ｓ３２の非ドット側端子に繋がる抵抗Ｒ１４の一端にダイオードＤ６のアノードが接続される。ダイオードＤ６のカソードは、同期整流素子Ｑ４の充電抵抗Ｒ１２の一端に接続され、この充電抵抗Ｒ１２の他端が、同期整流素子Ｑ４のゲートに接続されると共に、二次巻線Ｓ３２のドット側端子は、同期整流素子Ｑ４のソースに接続される。さらに、同期整流素子Ｑ４のゲートとソースとの間には、抵抗Ｒ１０が接続される。

なお、図１に示す回路では、駆動回路２１，２２の各コンバータに共通の直流電源Ｅ２を接続しているが、駆動回路２１，２２毎に直流電源を接続してもよく、また主コンバータに接続する直流電源Ｅ１の直流電圧を利用してもよい。また、ここでのスイッチ素子Ｑ５，Ｑ６はＮチャネル型のＭＯＳＦＥＴで構成されるが、例えばトランジスタやＩＧＢＴ素子など、他の半導体スイッチ素子を用いてもよい。

次に、上記図１における回路の動作を、図２における各部の動作波形の図を参照しながら説明する。なお、図２において、Ｖ_ＧＱ５はスイッチ素子Ｑ５のゲート電圧、Ｖ_ＧＱ６はスイッチ素子Ｑ６のゲート電圧、Ｖ_ｄｓＱ５はスイッチ素子Ｑ５のドレイン・ソース間電圧、Ｖ_ｄｓＱ６はスイッチ素子Ｑ６のドレイン・ソース間電圧、Ｖ_ＧＱ１は主スイッチング素子Ｑ１のゲート電圧、Ｖ_ＧＱ２は主スイッチング素子Ｑ２のゲート電圧、Ｖ_ｄｓＱ２は主スイッチング素子Ｑ２のドレイン・ソース間電圧、Ｖ_ｓ３２はトランスＴ３の二次巻線Ｓ３２間に発生する電圧（ドット側端子を基準とした非ドット側端子電圧）、Ｖ_ｓ２２はトランスＴ２の二次巻線Ｓ２２間に発生する電圧（ドット側端子を基準とした非ドット側端子電圧、Ｖ_ＧＱ４は同期整流素子Ｑ４のゲート電圧、Ｖ_ＧＱ３は同期整流素子Ｑ３のゲート電圧、Ｉ_ｄｓＱ４は同期整流素子Ｑ４のソースからドレインに流れる電流、Ｉ_ｂｄＱ４はボディダイオードＢＤ４のアノードからカソードに流れる電流、Ｉ_ｄｓＱ３は同期整流素子Ｑ３のソースからドレインに流れる電流、Ｉ_ｂｄＱ３はボディダイオードＢＤ３のアノードからカソードに流れる電流である。

この図２に示すように、ＰＷＭ制御回路１３は、スイッチ素子Ｑ５，Ｑ６のゲートに対して一定の間隔をおいて交互にパルス駆動信号を供給し、これらのスイッチ素子Ｑ５，Ｑ６をスイッチング動作させる。つまり本実施例では、主スイッチング素子Ｑ１，Ｑ２に直接パルス駆動信号を供給するのではなく、駆動回路２１，２２のスイッチ素子Ｑ５，Ｑ６に所定のオン期間Ｔ１，Ｔ２を有するパルス駆動信号を供給する。

そして先ず、期間Ｔ１において、ＰＷＭ制御回路１３から駆動回路２１を構成するスイッチ素子Ｑ５のゲートにパルス駆動信号が与えられ、このスイッチ素子Ｑ５がオンすると、スイッチ素子Ｑ５のドレイン・ソース間電圧Ｖ_ｄｓＱ５は０ボルトとなり、直流電源Ｅ２からの直流電圧がトランスＴ２の二次巻線Ｐ２１にドット側端子を正極性として印加される。すると、トランスＴ２の二次巻線Ｓ２１，２２のドット側端子に正極性の電圧が誘起され、二次巻線Ｓ２１に接続したダイオードＤ１はオンする一方で、二次巻線Ｓ２２に接続したダイオードＤ５はオフし、ダイオードＤ１から抵抗Ｒ３を通して主スイッチング素子Ｑ１のゲート電圧Ｖ_ＧＱ１が高レベルに切替って、この主スイッチング素子Ｑ１がオン状態になると共に、ダイオードＤ５に繋がる同期整流素子Ｑ３は、そのゲート電圧Ｖ_ＧＱ３がソースと同電位即ち０ボルトとなって、オフ状態になる。

また、この期間Ｔ１では、駆動回路２２を構成するスイッチ素子Ｑ６のゲートにはパルス駆動信号が与えられておらず、トランスＴ３の二次巻線Ｓ３１，３２には非ドット側端子を正極性としてリセット電圧が引き続き発生している。そのため、二次巻線Ｓ３１に接続したダイオードＤ２はオフする一方で、二次巻線Ｓ３２に接続したダイオードＤ６はオンし、ダイオードＤ２に繋がる主スイッチング素子Ｑ２は、そのゲート電圧Ｖ_ＧＱ２がソースと同電位即ち０ボルトとなって、オフ状態を継続一方で、ダイオードＤ６に繋がる同期整流素子Ｑ４は、当該同期整流素子Ｑ４がオンするに十分な電圧がそのゲートに引き続き与えられていて、同期整流素子Ｑ４のソースからドレインに電流が流れる状態を維持している。

そのため、期間Ｔ１では、主スイッチング素子Ｑ１と同期整流素子Ｑ４が共にオン状態となり、直流電源Ｅ１からの直流電圧Ｖｉを分割したコンデンサＣ１の両端間に発生する電圧が、主トランスＴ１の一次巻線Ｐ１１に非ドット側端子を正極性として印加される。これにより、主トランスＴ１の二次巻線Ｓ１１，Ｓ１２の非ドット側端子に正極性の電圧が誘起されるが、同期整流素子Ｑ４はオン状態にあるため、この同期整流素子Ｑ４のソースからドレインに電流が流れて、二次巻線Ｓ１１からチョークコイルＬ１を通して負荷５に低損失で電力が伝送される。このように、主スイッチング素子Ｑ１のオン期間Ｔ１中は、同期整流素子Ｑ４もこれに同期してオンし、主トランスＴ１の二次巻線Ｓ１１から出力側の負荷５に電力を供給しつつ、チョークコイルＬ１にエネルギーを蓄える整流期間となる。

やがて、ＰＷＭ制御回路１からスイッチ素子Ｑ５へのパルス駆動信号が途絶えると、スイッチ素子Ｑ５，Ｑ６のゲート電圧Ｖ_ＧＱ５，Ｖ_ＧＱ６は共に０ボルトとなって、各スイッチ素子Ｑ５，Ｑ６はオフし、駆動回路２１内では、トランスＴ２の一次巻線Ｐ２１への電圧印加が遮断される。すると今度は、トランスＴ２の二次巻線Ｓ２１，２２に非ドット側端子を正極性としてリセット電圧が発生し、二次巻線Ｓ２１に接続したダイオードＤ１はオフする一方で、二次巻線Ｓ２２に接続したダイオードＤ５はオンする。そのため、ダイオードＤ１に繋がる主スイッチング素子Ｑ１は、そのゲート電圧Ｖ_ＧＱ１がソースと同電位即ち０ボルトとなって、オフ状態になる一方で、ダイオードＤ５に繋がる同期整流素子Ｑ３は、当該同期整流素子Ｑ３がオンするに十分な電圧がそのゲートに与えられて、同期整流素子Ｑ３のソースからドレインに電流が流れる状態となる。

なお、スイッチ素子Ｑ５がオフになった直後は、トランスＴ２の別な一次巻線Ｐ２２に接続したダイオードＤ３がオン状態になり、二次巻線Ｓ２１，２２に発生するリセット電圧を一定値以下にクランプする。これにより、トランスＴ２に蓄えられたエネルギーの一部を直流電源Ｅ２側に戻して、スイッチング電源装置としての効率の向上を図ると共に、大きなリセット電圧が同期整流素子Ｑ３のゲートに印加されるのを防ぐことができる。

また、この期間中は、駆動回路２２のトランスＴ３に蓄えられていたエネルギーが途中で完全に放出して、ダイオードＤ２はもとよりダイオードＤ６もオフ状態となり、同期整流素子Ｑ４のゲート電圧Ｖ_ＧＱ４は０ボルトになって、同期整流素子Ｑ４がオフ状態に転じる。つまり、主スイッチング素子Ｑ１がオフになった直後は、同期整流素子Ｑ３，Ｑ４は共にオンしているが、やがてトランスＴ３のリセットエネルギーがゼロになると、同期整流素子Ｑ４がターンオフして、同期整流素子Ｑ３だけがオン状態を継続する。

そのため、主トランスＴ１の二次側では、それまでチョークコイルＬ１に流れていた慣性電流によって、主スイッチング素子Ｑ１がオフになった直後は、同期整流素子Ｑ３，Ｑ４のソースからドレインを通して電流が流れ、その後同期整流素子Ｑ４がターンオフすると、この同期整流素子Ｑ４に内蔵するボディダイオードＢＤ４と、同期整流素子Ｑ３のソースからドレインを通して電流が流れ、チョークコイルＬ１に蓄えられていたエネルギーが出力側の負荷５に送り出される。このように、主スイッチング素子Ｑ１，Ｑ２の全てがオフする期間中は、それまでチョークコイルＬ１に蓄えられていたエネルギーを負荷５に送り出す還流期間となるが、従来の回路とは異なり、還流期間中も同期整流素子Ｑ３，Ｑ４がオンしていることにより、同期整流素子Ｑ３，Ｑ４としての損失を低減することができる。

その後、今度は期間Ｔ２において、ＰＷＭ制御回路１３から駆動回路２２を構成するスイッチ素子Ｑ６のゲートにパルス駆動信号が与えられ、このスイッチ素子Ｑ６がオンすると、スイッチ素子Ｑ６のドレイン・ソース間電圧Ｖ_ｄｓＱ６は０ボルトとなり、直流電源Ｅ２からの直流電圧がトランスＴ３の二次巻線Ｐ３１にドット側端子を正極性として印加される。すると、トランスＴ３の二次巻線Ｓ３１，３２のドット側端子に正極性の電圧が誘起され、二次巻線Ｓ３１に接続したダイオードＤ２はオンする一方で、二次巻線Ｓ３２に接続したダイオードＤ６はオフし、ダイオードＤ２から抵抗Ｒ１を通して主スイッチング素子Ｑ２のゲート電圧Ｖ_ＧＱ２が高レベルに切替って、この主スイッチング素子Ｑ２がオン状態になると共に、ダイオードＤ６に繋がる同期整流素子Ｑ４は、そのゲート電圧Ｖ_ＧＱ４が０ボルトとなって、オフ状態になる。

また、この期間Ｔ２では、駆動回路２１を構成するスイッチ素子Ｑ５のゲートにはパルス駆動信号が与えられておらず、トランスＴ２の二次巻線Ｓ２１，２２には非ドット側端子を正極性としてリセット電圧が引き続き発生している。そのため、二次巻線Ｓ２１に接続したダイオードＤ１はオフする一方で、二次巻線Ｓ２２に接続したダイオードＤ５はオンし、主スイッチング素子Ｑ１は、そのゲート電圧Ｖ_ＧＱ２が０ボルトとなってオフ状態を継続する一方で、同期整流素子Ｑ３のゲートには、当該同期整流素子Ｑ３がオンするに十分な電圧が引き続き与えられていて、同期整流素子Ｑ３のソースからドレインに電流が流れる状態を維持している。

そのため、期間Ｔ２では、主スイッチング素子Ｑ２と同期整流素子Ｑ３が共にオン状態となり、直流電源Ｅ１からの直流電圧Ｖｉを分割したコンデンサＣ２の両端間に発生する電圧が、主トランスＴ１の一次巻線Ｐ１１にドット側端子を正極性として印加される。これにより、主トランスＴ１の二次巻線Ｓ１１，Ｓ１２のドット側端子に正極性の電圧が誘起されるが、同期整流素子Ｑ３はオン状態にあるため、この同期整流素子Ｑ３のソースからドレインに電流が流れて、二次巻線Ｓ１１からチョークコイルＬ１を通して負荷５に低損失で電力が伝送される。このように、主スイッチング素子Ｑ２のオン期間Ｔ２中は、同期整流素子Ｑ３もこれに同期してオンし、主トランスＴ１の二次巻線Ｓ１１から出力側の負荷５に電力を供給しつつ、チョークコイルＬ１にエネルギーを蓄える整流期間となる。

やがて、ＰＷＭ制御回路１からスイッチ素子Ｑ６へのパルス駆動信号が途絶えると、スイッチ素子Ｑ５，Ｑ６のゲート電圧Ｖ_ＧＱ５，Ｖ_ＧＱ６は再び共に０ボルトとなって、各スイッチ素子Ｑ５，Ｑ６はオフし、駆動回路２２内では、トランスＴ３の一次巻線Ｐ３１への電圧印加が遮断される。すると今度は、トランスＴ３の二次巻線Ｓ３１，３２に非ドット側端子を正極性としてリセット電圧が発生し、二次巻線Ｓ３１に接続したダイオードＤ２はオフする一方で、二次巻線Ｓ３２に接続したダイオードＤ６はオンする。そのため、主スイッチング素子Ｑ２はそのゲート電圧Ｖ_ＧＱ２が０ボルトとなって、オフ状態になる一方で、同期整流素子Ｑ４のゲートには、当該同期整流素子Ｑ４がオンするに十分な電圧が与えられて、同期整流素子Ｑ４のソースからドレインに電流が流れる状態となる。

なお、スイッチ素子Ｑ６がオフになった直後も、トランスＴ３の別な一次巻線Ｐ３２に接続したダイオードＤ４がオン状態になり、二次巻線Ｓ３１，２２に発生するリセット電圧を一定値以下にクランプする。これにより、トランスＴ３に蓄えられたエネルギーの一部を直流電源Ｅ２側に戻して、スイッチング電源装置としての効率の向上を図ると共に、大きなリセット電圧が同期整流素子Ｑ４のゲートに印加されるのを防ぐことができる。

また、この期間中は、駆動回路２１のトランスＴ２に蓄えられていたエネルギーが途中で完全に放出して、ダイオードＤ１はもとよりダイオードＤ５もオフ状態となり、同期整流素子Ｑ３のゲート電圧Ｖ_ＧＱ４は０ボルトになって、同期整流素子Ｑ３がオフ状態に転じる。つまり、主スイッチング素子Ｑ２がオフになった直後は、同期整流素子Ｑ３，Ｑ４は共にオンしているが、やがてトランスＴ２のリセットエネルギーがゼロになると、同期整流素子Ｑ３がターンオフして、同期整流素子Ｑ４だけがオン状態を継続する。

そのため、主トランスＴ１の二次側では、それまでチョークコイルＬ１に流れていた慣性電流によって、主スイッチング素子Ｑ２がオフになった直後は、同期整流素子Ｑ３，Ｑ４のソースからドレインを通して電流が流れ、その後同期整流素子Ｑ３がターンオフすると、この同期整流素子Ｑ３に内蔵するボディダイオードＢＤ３と、同期整流素子Ｑ４のソースからドレインを通して電流が流れ、チョークコイルＬ１に蓄えられていたエネルギーが出力側の負荷５に送り出される。このように、主スイッチング素子Ｑ１，Ｑ２の全てがオフする期間中は、それまでチョークコイルＬ１に蓄えられていたエネルギーを負荷５に送り出す還流期間となるが、従来の回路とは異なり、還流期間中も同期整流素子Ｑ３，Ｑ４がオンしていることにより、同期整流素子Ｑ３，Ｑ４としての損失を低減することができる。

こうして、出力端子３，４間に発生する出力電圧Ｖｏは、誤差増幅制御回路１１により分圧されて検出電圧となり、これが内蔵する基準電源（図示せず）の基準電圧と比較増幅されて、誤差増幅信号としてカプラ１２を介して主トランスＴ１の一次側にあるＰＷＭ制御回路１３に伝送される。ＰＷＭ制御回路１３は、この誤差増幅信号に基づいて出力電圧Ｖｏの変動を監視しつつ、当該出力電圧Ｖｏが一定となるように、パルス駆動信号のオン期間Ｔ１，Ｔ２の時間幅を可変制御する。即ち、出力電圧Ｖｏが上昇したら、パルス駆動信号のオン期間Ｔ１，Ｔ２ひいては主スイッチング素子Ｑ１，Ｑ２のオン期間の時間幅を狭め、逆に出力電圧Ｖｏが低下したら、パルス駆動信号のオン期間Ｔ１，Ｔ２ひいては主スイッチング素子Ｑ１，Ｑ２のオン期間の時間幅を広げて、出力電圧Ｖｏの安定化を図る。

以上のように、本実施例では、複数個の対をなす主スイッチング素子Ｑ１，Ｑ２と、この主スイッチング素子Ｑ１，Ｑ２を交互にスイッチング動作させることにより、その一次巻線Ｐ１１に入力電圧が断続的に印加される主トランスＴ１と、主トランスＴ１の二次巻線Ｓ１１，１２の一端と他端にそれぞれ接続され、主スイッチング素子Ｑ１，Ｑ２と同期してスイッチング動作する同期整流素子Ｑ３，Ｑ４と、主スイッチング素子Ｑ１，Ｑ２の何れかがオンしている整流期間にエネルギーを蓄え、主スイッチング素子Ｑ１，Ｑ２の全てがオフしている還流期間に、このエネルギーが出力側に送り出されるチョークコイルＬ１と、主スイッチング素子Ｑ１およびこの主スイッチング素子Ｑ１と互い違いにオンさせる必要のある同期整流素子Ｑ３をスイッチング動作させる第１の駆動回路２１と、主スイッチング素子Ｑ２およびこの主スイッチング素子Ｑ２と互い違いにオンさせる必要のある同期整流素子Ｑ４をスイッチング動作させる第２の駆動回路２２と、第１および第２の駆動回路２１，２２にそれぞれパルス駆動信号を交互に供給する制御手段としてのＰＷＭ制御回路１３と、を備え、第１の駆動回路２１は、ＰＷＭ制御回路１３からのパルス駆動信号を受けてオン・オフするスイッチ素子Ｑ５と、スイッチ素子Ｑ５のスイッチング動作により、その一次巻線Ｐ２１に直流電源Ｅ２からの直流電圧が断続的に印加されるトランスＴ２とを備えており、スイッチ素子Ｑ５のオン期間中は、トランスＴ２の一方の二次巻線Ｓ２１に誘起した電圧によって主スイッチング素子Ｑ１をオン状態にし、スイッチ素子Ｑ５のオフ期間中は、トランスＴ２の二次巻線Ｓ２２に発生するリセット電圧によって、第２の駆動回路２２が主スイッチング素子Ｑ２をオンにする期間Ｔ２を過ぎた後も、同期整流素子Ｑ３をオン状態にするように構成される。

この場合、同期整流素子Ｑ３，Ｑ４は、トランスＴ２，Ｔ３の二次巻線Ｓ２１，Ｓ３１に発生するリセット電圧を利用してオンさせてもよい。この場合、主スイッチング素子Ｑ１，Ｑ２と同期整流素子Ｑ３，Ｑ４の各制御端子（ゲート）は、同じ二次巻線Ｓ２１，Ｓ３１に接続することができる。また、主スイッチング素子が４個のフルブルッジコンバータでは、同一のスイッチング動作を行なう２つずつの主スイッチング素子を、前記対をなす主スイッチング素子として考えればよい。

そしてこの場合は、共通の例えば駆動回路２１に繋がる主スイッチング素子Ｑ１と同期整流素子Ｑ３は、この駆動回路２１を構成するスイッチ素子Ｑ５のオン期間中即ち整流期間中に、主スイッチング素子Ｑ１がオンし、同期整流素子Ｑ３がオフする一方で、スイッチ素子Ｑ５のオフ期間中即ち還流期間に移行すると、今度は主スイッチング素子Ｑ６がオフするのに対して、同じ駆動回路２１を構成するトランスＴ２のリセット電圧によって、同期整流素子Ｑ３がオンするようになる。また、これは別な駆動回路２２についても同じことがいえる。このように、同期整流素子Ｑ３，Ｑ４は還流期間からオンし続けているので、同期整流素子Ｑ３，Ｑ４を組み込んだことによる損失低減の効果を充分得ることができる。

また、同期整流素子Ｑ３，Ｑ４は主トランスＴ１の二次巻線Ｓ１１，Ｓ１２の端子からではなく、主スイッチング素子Ｑ１，Ｑ２と同じく駆動回路２１，２２からの信号供給を受けてスイッチング動作するので、並列運転時に出力端子３，４を介して外部からの電圧印加があった場合でも、同期整流素子Ｑ３，Ｑ４のゲートにはそれによるノイズが侵入せず、同期整流素子Ｑ３，Ｑ４の誤動作を防止できる。

なお、同期整流素子Ｑ３，Ｑ４のオン期間は、例えば駆動回路２１に繋がる同期整流素子Ｑ３の場合、次に別な駆動回路２２に繋がる主スイッチング素子Ｑ２がオンする整流期間の少なくとも終了時まで継続するように構成するのが好ましい。こうすれば、還流期間はもとより、次の大きな電流が流れる整流期間にまで、同期整流素子Ｑ３をオンさせ続けることができるので、同期整流素子Ｑ３，Ｑ４を組み込んだことによる損失低減の効果を最大限得ることができる。

さらに、第１の駆動回路２１におけるスイッチ素子Ｑ５のオフ期間において、第２の駆動回路２２が主スイッチング素子Ｑ２をオンにする期間を過ぎた後も、スイッチング素子Ｑ２がオフになった直後は、同期整流素子Ｑ３，Ｑ４を通して電流が流れ、チョークコイルＬ１に蓄えられていたエネルギーが出力側に送り出されるので、同期整流素子Ｑ３，Ｑ４としての損失を低減することができる。

なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲において種々の変形実施が可能である。実施例では、ハーフブリッジコンバータを内蔵したスイッチング電源装置について説明したが、主スイッチング素子が４個のフルブリッジコンバータや、コンデンサＣ１，Ｃ２を必要としないプッシュプルコンバータを内蔵したスイッチング電源装置にも、本発明を適用できる。

本発明の好ましい一実施例におけるスイッチング電源装置の回路図である。同上、各部の波形図である。従来例におけるスイッチング電源装置の回路図である。同上、各部の波形図である。

Ｌ１チョークコイル
Ｑ１主スイッチング素子（一方の主スイッチング素子）
Ｑ２主スイッチング素子（他方の主スイッチング素子）
Ｑ３同期整流素子（一方の同期整流素子）
Ｑ４同期整流素子（他方の同期整流素子）
Ｑ５スイッチ素子
Ｔ１主トランス
Ｔ２トランス
１３ＰＷＭ制御回路（制御手段）
２１第１の駆動回路
２２第２の駆動回路

Claims

複数個の主スイッチング素子と、
前記主スイッチング素子のスイッチング動作により、その一次巻線に入力電圧が断続的に印加される主トランスと、
前記主トランスの二次巻線の一端と他端にそれぞれ接続され、前記主スイッチング素子と同期して動作する同期整流素子と、
前記主スイッチング素子の何れかがオンしている整流期間にエネルギーを蓄え、前記主スイッチング素子の全てがオフしている還流期間に、このエネルギーが出力側に送り出されるチョークコイルと、
前記一方の主スイッチング素子およびこの一方の主スイッチング素子と互い違いにオンさせる必要のある前記一方の同期整流素子をスイッチング動作させる第１の駆動回路と、
前記他方の主スイッチング素子およびこの他方の主スイッチング素子と互い違いにオンさせる必要のある前記他方の同期整流素子をスイッチング動作させる第２の駆動回路と、
前記第１の駆動回路にパルス駆動信号を供給する制御手段と、を備え、
前記第１の駆動回路は、前記パルス駆動信号を受けてオン・オフするスイッチ素子と、このスイッチ素子のスイッチ動作により一次巻線に直流電圧が断続的に印加されるトランスとを備え、前記スイッチ素子のオン期間中は、前記トランスの二次巻線に誘起した電圧によって前記一方の主スイッチング素子をオン状態にし、前記スイッチ素子のオフ期間中は、前記トランスの二次巻線に発生するリセット電圧によって、前記第２の駆動回路が前記他方の主スイッチング素子をオンにする期間を過ぎた後も、前記一方の同期整流素子をオン状態にするように構成したことを特徴とするスイッチング電源装置。