JP4841831B2 - Display device and driving method thereof - Google Patents
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Description
本発明は、自発光素子を有する表示装置及びその駆動方法に関する。また、絶縁表面上に素子を有する素子基板に関する。 The present invention relates to a display device having a self-luminous element and a driving method thereof. The present invention also relates to an element substrate having elements on an insulating surface.
近年、エレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）素子を代表とする自発光素子を有する表示装置の研究開発が進められており、自発光型ゆえの高画質、広視野角、バックライトが不必要であることによる薄型、軽量等の利点を活かして、幅広い利用が期待されている。発光素子を有する表示装置は、１ゲート信号線選択期間内に、異なる複数段の画素に信号を書き込むことを特徴とするものがある（例えば、特許文献１参照。）。
特許文献１に記載の画素回路は、発光素子に流れる電流値を制御する駆動用ＴＦＴのゲート・ソース間電圧が、近接配置されたソース線やゲート線等の電位変動の際に、容量結合等によって変動し、その結果、駆動用ＴＦＴを流れる電流値が変動してしまうため、自然画表示等におけるグラデーション部分で階調反転が生じることがあった。
In the pixel circuit described in
上記の実情を鑑み、本発明は、高画質化と高精細化を実現する表示装置及びその駆動方法、並びに素子基板の提供を課題とする。また本発明は、発光素子の劣化を改善する表示装置及びその駆動方法、並びに素子基板の提供を課題とする。 In view of the above circumstances, it is an object of the present invention to provide a display device that achieves high image quality and high definition, a driving method thereof, and an element substrate. It is another object of the present invention to provide a display device that improves deterioration of a light emitting element, a driving method thereof, and an element substrate.
上述した従来技術の課題を解決するために、本発明は下記構成を有する表示装置、素子基板及び前記表示装置の駆動方法を提供する。 In order to solve the above-described problems of the related art, the present invention provides a display device, an element substrate, and a driving method of the display device having the following configurations.
本発明の表示装置は、ソース電極及びドレイン電極の一方がソース線に接続し、なお且つゲート電極がゲート線に接続する第１のトランジスタと、第１の電源と第２の電源の間に直列に接続する発光素子並びに第２及び第３のトランジスタと、前記ソース線に接続するソースドライバと、前記ゲート線に接続する第１のゲートドライバ及び第２のゲートドライバとを有する。第２のトランジスタのゲート電極は第３の電源に接続し、第３のトランジスタのゲート電極は第１のトランジスタのソース電極及びドレイン電極の他方に接続する。 In the display device of the present invention, a first transistor in which one of a source electrode and a drain electrode is connected to a source line and a gate electrode is connected to a gate line is connected in series between a first power source and a second power source. And the second and third transistors, a source driver connected to the source line, and a first gate driver and a second gate driver connected to the gate line. The gate electrode of the second transistor is connected to the third power supply, and the gate electrode of the third transistor is connected to the other of the source electrode and the drain electrode of the first transistor.
本発明の表示装置は、シフトレジスタ、ラッチ及びスイッチを有するソースドライバを含む。
スイッチは、書き込み消去選択信号（ＷｒｉｔｅＥｒａｓｅ信号、以下ＷＥ信号と表記、図面ではＷＥと表記）を伝達する選択信号線に接続する。より詳しくは、消去用トランジスタと、ラッチとソース線の間に配置するアナログスイッチとを有するスイッチを含む。消去用トランジスタのゲート電極は選択信号線に接続し、ソース電極及びドレイン電極の一方はソース線に接続し、他方は第４の電源に接続する。アナログスイッチの制御ノードは、選択信号線に接続する。より詳しくは、アナログスイッチの２つの制御ノードのうち、一方は選択信号線に直接接続し、他方はインバータを介して選択信号線に電気的に接続する。またアナログスイッチの入力ノードはラッチに接続し、出力ノードはソース線に接続する。
The display device of the present invention includes a source driver having a shift register, a latch, and a switch.
The switch is connected to a selection signal line for transmitting a write / erase selection signal (WriteErase signal, hereinafter referred to as WE signal, expressed as WE in the drawing). More specifically, it includes a switch having an erasing transistor and an analog switch arranged between the latch and the source line. The gate electrode of the erasing transistor is connected to the selection signal line, one of the source electrode and the drain electrode is connected to the source line, and the other is connected to the fourth power source. The control node of the analog switch is connected to the selection signal line. More specifically, one of the two control nodes of the analog switch is directly connected to the selection signal line, and the other is electrically connected to the selection signal line via the inverter. The input node of the analog switch is connected to the latch, and the output node is connected to the source line.
本発明の表示装置は、シフトレジスタ及びスイッチを有する第１のゲートドライバを含む。また、本発明の表示装置は、シフトレジスタ及びスイッチを有する第２のゲートドライバを含む。
スイッチは、選択信号線に接続する。より詳しくは、スイッチは、例えばトライステートバッファであり、トライステートバッファの入力ノードはシフトレジスタに接続し、制御ノードは選択信号線に接続する。トライステートバッファの出力ノードはゲート線に接続する。
The display device of the present invention includes a first gate driver having a shift register and a switch. In addition, the display device of the present invention includes a second gate driver having a shift register and a switch.
The switch is connected to the selection signal line. More specifically, the switch is, for example, a tristate buffer. The input node of the tristate buffer is connected to the shift register, and the control node is connected to the selection signal line. The output node of the tristate buffer is connected to the gate line.
また本発明の表示装置は、第１のトランジスタと、直列に接続された発光素子並びに第２及び第３のトランジスタとを含む画素を複数有する表示領域と、ソースドライバと、第１のゲートドライバ及び第２のゲートドライバを有する。第１のゲートドライバ及び第２のゲートドライバは、表示領域を挟んで対向して配置する。 In addition, the display device of the present invention includes a display region including a plurality of pixels including a first transistor, a light emitting element connected in series, and a second and a third transistor, a source driver, a first gate driver, A second gate driver is included. The first gate driver and the second gate driver are arranged to face each other with the display region interposed therebetween.
さらに本発明の表示装置は、上記構成に加えて、ソース電極及びドレイン電極の一方が発光素子の画素電極に接続する第４のトランジスタを有する。第４のトランジスタのゲート電極と、ソース電極及びドレイン電極の他方は、共に第１の電源に接続する。または、第４のトランジスタのゲート電極は第１の電源に接続し、ソース電極及びドレイン電極の他方は第３の電源に接続する。または、上記構成に加えて、第３のゲートドライバを設けて、第４のトランジスタのゲート電極は第３のゲートドライバに接続し、ソース電極及びドレイン電極の他方は第１の電源に接続する。 In addition to the above structure, the display device of the present invention includes a fourth transistor in which one of the source electrode and the drain electrode is connected to the pixel electrode of the light-emitting element. The gate electrode of the fourth transistor and the other of the source electrode and the drain electrode are both connected to the first power source. Alternatively, the gate electrode of the fourth transistor is connected to the first power supply, and the other of the source electrode and the drain electrode is connected to the third power supply. Alternatively, in addition to the above structure, a third gate driver is provided, the gate electrode of the fourth transistor is connected to the third gate driver, and the other of the source electrode and the drain electrode is connected to the first power source.
また本発明は、上記構成を有する表示装置において、発光素子の画素電極までを形成した状態である素子基板を提供する。より詳しくは、素子基板は、絶縁表面上に、トランジスタと、前記トランジスタに接続する画素電極までを形成した状態のものであり、電界発光層と対向電極を形成していない状態に相当する。 The present invention also provides an element substrate in which the pixel electrode of the light emitting element is formed in the display device having the above structure. More specifically, the element substrate is a state where a transistor and a pixel electrode connected to the transistor are formed on an insulating surface, and corresponds to a state where an electroluminescent layer and a counter electrode are not formed.
本発明の表示装置の駆動方法は、複数のゲート選択期間の各々が第１のサブゲート選択期間と第２のサブゲート選択期間を有するように動作させる。
第１のサブゲート選択期間において、選択信号線から伝達されるＷＥ信号に従って、第１のゲートドライバが含むスイッチが動作状態となり、第２のゲートドライバが含むスイッチが不定状態となり、第１のゲートドライバによりゲート線が選択される。また、ソースドライバが含む消去用トランジスタのソース電極及びドレイン電極の一方の電位が第３のトランジスタのゲート電極に伝達され、発光素子が含む２つの電極の電位は同電位となる。つまり、発光素子が含む２つの電極間には電流が流れず、非発光となる消去動作が行われる。
The display device driving method of the present invention is operated so that each of the plurality of gate selection periods has a first sub-gate selection period and a second sub-gate selection period.
In the first sub-gate selection period, in accordance with the WE signal transmitted from the selection signal line, the switch included in the first gate driver enters the operating state, the switch included in the second gate driver enters the indefinite state, and the first gate driver As a result, the gate line is selected. In addition, the potential of one of the source electrode and the drain electrode of the erasing transistor included in the source driver is transmitted to the gate electrode of the third transistor, and the potential of the two electrodes included in the light-emitting element becomes the same potential. That is, no current flows between the two electrodes included in the light-emitting element, and an erasing operation that does not emit light is performed.
一方、第２のサブゲート選択期間において、選択信号線から伝達されるＷＥ信号に従って、第１のゲートドライバが含むスイッチが不定状態となり、第２のゲートドライバが含むスイッチが動作状態となり、第２のゲートドライバによりゲート線が選択される。また、ラッチに保持されるビデオ信号の電位が第３のトランジスタのゲート電極に伝達され、前記ビデオ信号の電位に従って、発光素子が含む２つの電極の電位は、互いに異なる電位又は同じ電位となる。つまり、ビデオ信号に従って、発光素子の両電極間に電流が流れるか、流れないかが決定し、前記発光素子が発光又は非発光となる書き込み動作が行われる。 On the other hand, in the second sub-gate selection period, according to the WE signal transmitted from the selection signal line, the switch included in the first gate driver is in an indefinite state, the switch included in the second gate driver is in the operating state, and the second A gate line is selected by a gate driver. Further, the potential of the video signal held in the latch is transmitted to the gate electrode of the third transistor, and the potentials of the two electrodes included in the light-emitting element are different from each other or the same potential in accordance with the potential of the video signal. That is, according to the video signal, it is determined whether or not a current flows between both electrodes of the light emitting element, and a writing operation in which the light emitting element emits light or does not emit light is performed.
また本発明の表示装置の駆動方法は、１フレーム期間に複数のサブフレーム期間を有し、前記複数のサブフレーム期間の各々は書き込み期間と点灯期間とを有するように動作させる。書き込み期間は複数のゲート選択期間を有し、前記複数のゲート選択期間の各々は、第１のサブゲート選択期間と第２のサブゲート選択期間を有するように動作させる。 Further, the driving method of the display device of the present invention is operated so as to have a plurality of subframe periods in one frame period, and each of the plurality of subframe periods has a writing period and a lighting period. The writing period has a plurality of gate selection periods, and each of the plurality of gate selection periods is operated to have a first sub-gate selection period and a second sub-gate selection period.
また、選択信号線から伝達されるＷＥ信号の周期は、第１のゲートドライバ及び第２のゲートドライバに入力されるクロック信号の周期の２倍である。 The cycle of the WE signal transmitted from the selection signal line is twice the cycle of the clock signal input to the first gate driver and the second gate driver.
上記構成を有する本発明は、駆動用ＴＦＴのゲート電極と他のノードとの容量結合による駆動用ＴＦＴのゲート・ソース間電圧の変動が解消され、発光素子に供給される電流値のばらつきを抑えることが出来る。その結果、階調反転等の不良の軽減を実現し、高画質化を実現する。 In the present invention having the above-described structure, fluctuations in the gate-source voltage of the driving TFT due to capacitive coupling between the gate electrode of the driving TFT and another node are eliminated, and variations in the current value supplied to the light emitting element are suppressed. I can do it. As a result, it is possible to reduce defects such as gradation inversion and to achieve high image quality.
また、一つの画素が含むトランジスタの個数が３つである構成は、レイアウト上有利であり、高開口率化と高精細化を実現する。さらに、逆方向バイアスを印加するためのトランジスタを設けた構成は、発光素子の劣化を改善する。 In addition, a configuration in which the number of transistors included in one pixel is three is advantageous in terms of layout, and high aperture ratio and high definition are realized. Furthermore, the structure provided with the transistor for applying the reverse bias improves the deterioration of the light emitting element.
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
（実施の形態１）
Embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in the structures of the present invention described below, the same reference numerals are used in common in different drawings.
(Embodiment 1)
本発明の表示装置の構成について説明する。本発明の表示装置は、複数のソース線Ｓ１〜Ｓｍ（ｍは自然数）と、複数のゲート線Ｇ１〜Ｇｎ（ｎは自然数）がマトリクス状に配置された表示領域３４を有する（図１、２参照）。表示領域３４は、ソース線Ｓｘ（ｘは自然数、１≦ｘ≦ｍ）とゲート線Ｇｙ（ｙは自然数、１≦ｙ≦ｎ）が絶縁体を介して交差する領域に複数の素子を含む画素３３を複数有する。
The structure of the display device of the present invention will be described. The display device of the present invention includes a
画素３３は、発光素子１６と３つのトランジスタを有する（図１（Ａ）参照）。３つのトランジスタのうち、１つはビデオ信号の入力を制御する第１のトランジスタ１３（以下、スイッチ用ＴＦＴ１３と表記）であり、１つは発光素子１６に流れる電流値を決定する第２のトランジスタ１７（以下、駆動用ＴＦＴ１７と表記）であり、１つはビデオ信号によって、発光素子１６の発光、非発光を決定する第３のトランジスタ１８（以下、電流制御用ＴＦＴ１８と表記）である。
スイッチ用ＴＦＴ１３のゲート電極はゲート線１２に接続し、ソース電極及びドレイン電極の一方はソース線１１に接続し、他方は電流制御用ＴＦＴ１８のゲート電極に接続する。駆動用ＴＦＴ１７のゲート電極は第３の電源２２に接続し、ソース電極及びドレイン電極の一方は発光素子１６の画素電極に接続し、他方は電流制御用ＴＦＴ１８のソース電極及びドレイン電極の一方に接続する。電流制御用ＴＦＴ１８のソース電極及びドレイン電極の他方は第１の電源１４に接続する。発光素子１６の対向電極は第２の電源１５に接続する。
The
The gate electrode of the switching
スイッチ用ＴＦＴ１３の導電型は制約されず、Ｎ型、Ｐ型のどちらの導電型でもよい。また、駆動用ＴＦＴ１７と電流制御用ＴＦＴ１８の導電型も制約されないが、両者とも同じ導電型が好ましい。
また、駆動用ＴＦＴ１７は飽和領域で動作させて、電流制御用ＴＦＴ１８は線形領域で動作させるとよい。そのために、駆動用ＴＦＴ１７のチャネル長Ｌ1、チャネル幅Ｗ1、電流制御用ＴＦＴ１８のチャネル長Ｌ2、チャネル幅Ｗ2は、Ｌ1／Ｗ1：Ｌ2／Ｗ2＝５〜６０００：１を満たすように形成するとよい。
The conductivity type of the switching
The driving
なお、図１、２、５では、画素３３が含むトランジスタの導電型がＮ型の場合を示す。しかしながら、上述の通り、トランジスタの導電型はＮ型に制約されず、Ｎ型とＰ型のどちらの導電型でもよい。但し、スイッチ用ＴＦＴ１３の導電型は、オフ電流が低く、オン電流が高いＮ型のトランジスタが好適である。
また、図面では、第１の電源１４、第２の電源１５、第３の電源２２等の電源は、白抜きの丸印で示す。
1, 2, and 5 show the case where the conductivity type of the transistor included in the
In the drawing, the power sources such as the
第１の電源１４と第２の電源１５の電位も特に制約されないが、互いに異なる電位に設定して、前記第１の電源１４と前記第２の電源１５の間に電位差が生じるように設定する。
また、第３の電源２２の電位は、駆動用ＴＦＴ１７をオン状態にする電位である必要がある。従って、駆動用ＴＦＴ１７がＮ型ＴＦＴの場合は第３の電源２２の電位はＨレベルとし、駆動用ＴＦＴ１７がＰ型ＴＦＴの場合は第３の電源２２の電位はＬレベルとする。
The potentials of the
Further, the potential of the
上記構成では、電流制御用ＴＦＴ１８のゲート・ソース間電圧を保持する容量として、電流制御用ＴＦＴ１８のゲート容量を用いている。必要に応じて、電流制御用ＴＦＴ１８のゲート・ソース間電圧を保持する容量素子を設けてもよい。
In the above configuration, the gate capacity of the
第１の電源１４、第２の電源１５、第３の電源２２の各々は、パネルの外部に設けられ、配線（導電体）を介して、各電極に接続する。そこで、各電源に接続する配線を設けたときの等価回路について説明する（図５（Ａ）参照）。駆動用ＴＦＴ１７のゲート電極は電源線４４を介して第３の電源２２と接続する。電流制御用ＴＦＴ１８のソース電極及びドレイン電極の一方は電源線４０を介して第１の電源１４に接続する。発光素子１６の対向電極は、電源線３９を介して第２の電源１５と接続する。
Each of the
上記構成の画素回路を有する本発明は、電流制御用ＴＦＴ１８のゲート・ソース間電圧の変動が解消されることから、階調反転等の不良の軽減を実現する。また、一つの画素３３が含むトランジスタの個数が３つであることから、レイアウト上有利であり、高開口率化と高精細化を実現する。
In the present invention having the pixel circuit having the above-described configuration, the fluctuation of the voltage between the gate and the source of the
また、本発明の表示装置は、ソースドライバ１９と、表示領域３４を挟んで対向して配置する第１のゲートドライバ２０、第２のゲートドライバ２１を有する（図１、２参照）。
ソースドライバ１９は、シフトレジスタ２３、ラッチ２４及びスイッチ２５を有する。ラッチ２４は、第１のラッチ３５、第２のラッチ３６を有する。スイッチ２５は、第５のトランジスタ２９（以下消去用トランジスタ２９）と、アナログスイッチ３０を有する。消去用トランジスタ２９とアナログスイッチ３０は、各ソース線Ｓｘに対応して、各列に設けられる。
消去用トランジスタ２９のゲート電極は選択信号線２６に接続し、ソース電極及びドレイン電極の一方はソース線Ｓｘに接続し、他方は第４の電源３１に接続する。アナログスイッチ３０は、第２のラッチ３６とソース線Ｓｘの間に配置される。つまり、アナログスイッチ３０の入力ノードはラッチ２４に接続し、出力ノードはソース線Ｓｘに接続する。アナログスイッチ３０の２つの制御ノードは、一方は選択信号線２６に接続し、他方はインバータ４１を介して選択信号線２６に接続する。
第４の電源３１の電位は、画素３３が含む電流制御用ＴＦＴ１８をオフ状態にする電位であることが必要となる。従って、電流制御用ＴＦＴ１８がＮ型の場合は第４の電源３１の電位をＬレベルとし、電流制御用ＴＦＴ１８がＰ型の場合は第４の電源３１の電位をＨレベルとする。
In addition, the display device of the present invention includes a
The
The gate electrode of the erasing
The potential of the
第１のゲートドライバ２０はシフトレジスタ２７とスイッチ２８を有する。第２のゲートドライバ２１はシフトレジスタ３７とスイッチ３８を有する（図１（Ｃ）、図２参照）。スイッチ２８、３８は、選択信号線２６に接続する。但し、スイッチ３８は、インバータ４３を介して選択信号線２６に接続する。つまり、スイッチ２８、３８に入力される信号は、互いに反転した関係にある。
The
スイッチ２８、３８の各々はトライステートバッファ（Ｔｒｉ−Ｓｔａｔｅ Ｂｕｆｆｅｒ）に相当する。トライステートバッファの入力ノードはシフトレジスタ２７又はシフトレジスタ３７に接続し、制御ノードは選択信号線２６に接続する。トライステートバッファの出力ノードはゲート線Ｇｙに接続する。トライステートバッファは、選択信号線２６から伝達される信号がＨレベルのときに動作状態となり、Ｌレベルのときに不定状態となる。トライステートバッファの構成の具体例は、実施例２において説明する。
Each of the
なお、ソースドライバ１９の構成は上記の記載に制約されず、第２のラッチ３６とスイッチ２５の間にレベルシフタやバッファを設けてもよい。また、第１のゲートドライバ２０及び第２のゲートドライバ２１の構成も上記の記載に制約されず、シフトレジスタ２７とスイッチ２８の間にレベルシフタやバッファを設けてもよい。
The configuration of the
また本発明は、上記構成を有する表示装置において、発光素子１６の画素電極までを形成した状態である素子基板を提供する。より詳しくは、素子基板は、絶縁表面上に、トランジスタと、前記トランジスタに接続する画素電極までを形成した状態のものであり、電界発光層と対向電極を形成していない状態に相当する。
The present invention also provides an element substrate in which the pixel electrode of the
次に、上記構成を有する本発明の表示装置の動作について説明する。まず、ソースドライバ１９の動作について説明する（図１〜３参照）。シフトレジスタ２３には、クロック信号（以下ＳＣＫと表記）、クロック反転信号（以下ＳＣＫＢと表記）及びスタートパルス（以下ＳＳＰと表記）が入力され、これらの信号のタイミングに従って、第１のラッチ３５にサンプリングパルスを出力する。データが入力される第１のラッチ３５は、サンプリングパルスが入力されるタイミングに従って、１列目から最終列目までビデオ信号を保持する。第２のラッチ３６は、ラッチパルスが入力されると、第１のラッチ３５に保持されていたビデオ信号を、一斉に第２のラッチ３６に転送する。
Next, the operation of the display device of the present invention having the above configuration will be described. First, the operation of the
ここで、選択信号線２６から伝達されるＷＥ信号がＬレベルのときを期間Ｔ１とし、ＷＥ信号がＨレベルのときを期間Ｔ２として、各期間におけるスイッチ２５の動作について説明する。期間Ｔ１、Ｔ２は水平走査期間の半分の期間に相当し、期間Ｔ１を第１のサブゲート選択期間、期間Ｔ２を第２のサブゲート選択期間ともよぶ。
Here, the operation of the
期間Ｔ１（第１のサブゲート選択期間）において、選択信号線２６から伝達されるＷＥ信号はＬレベルであり、消去用ＴＦＴ２９はオン状態、アナログスイッチ３０は非導通状態となる。そうすると、複数の信号線Ｓ１〜Ｓｎは、各列に配置された消去用ＴＦＴ２９を介して、第４の電源３１と電気的に接続する。つまり、複数のソース線Ｓ１〜Ｓｍは、第４の電源３１と同電位になる。
このとき、画素３３が含むスイッチ用ＴＦＴ１３はオン状態であり、前記スイッチ用ＴＦＴ１３を介して、第４の電源３１の電位が電流制御用ＴＦＴ１８のゲート電極に伝達される。そうすると、電流制御用ＴＦＴ１８はオフ状態となり、発光素子１６が含む２つの電極は同電位となる。つまり、発光素子１６が含む両電極間には電流が流れず非発光となる。このように、第４の電源３１の電位が電流制御用ＴＦＴ１８のゲート電極に伝達されて、前記電流制御用ＴＦＴ１８がオフ状態になり、発光素子１６が含む２つの電極の電位が同電位になる動作を消去動作とよぶ。
In the period T1 (first sub-gate selection period), the WE signal transmitted from the
At this time, the switching
期間Ｔ２（第２のサブゲート選択期間）において、選択信号線２６から伝達されるＷＥ信号はＨレベルであり、消去用ＴＦＴ２９はオフ状態、アナログスイッチ３０は導通状態となる。そうすると、第２のラッチ３６に保持されたビデオ信号は、１行分が同時に複数のソース線Ｓ１〜Ｓｍに伝達される。このとき、画素３３が含むスイッチ用ＴＦＴ１３はオン状態であり、前記スイッチ用ＴＦＴ１３を介して、ビデオ信号が電流制御用ＴＦＴ１８のゲート電極に伝達される。そうすると、入力されたビデオ信号に従って、電流制御用ＴＦＴ１８はオン状態又はオフ状態となり、発光素子１６が含む２つの電極は、互いに異なる電位又は同電位となる。より詳しくは、電流制御用ＴＦＴ１８がオン状態になると、発光素子１６が含む２つの電極は互いに異なる電位となり、前記発光素子１６に電流が流れる。つまり、発光素子１６は発光する。一方、電流制御用ＴＦＴ１８がオフ状態になると、発光素子１６が含む２つの電極は同電位となり、前記発光素子１６に電流は流れない。つまり、発光素子１６は非発光となる。このように、ビデオ信号に従って、電流制御用ＴＦＴ１８がオン状態又はオフ状態になり、発光素子１６が含む２つの電極の電位が互いに異なる電位又は同電位となる動作を書き込み動作とよぶ。
In the period T2 (second sub-gate selection period), the WE signal transmitted from the
次に、第１のゲートドライバ２０及び第２のゲートドライバ２１の動作について説明する（図１、２、４参照）。シフトレジスタ２７には、Ｇ１ＣＫ、Ｇ１ＣＫＢ、Ｇ１ＳＰが入力され、これらの信号のタイミングに従って、スイッチ２８に順次パルスを出力する。シフトレジスタ３７には、Ｇ２ＣＫ、Ｇ２ＣＫＢ、Ｇ２ＳＰが入力され、これらの信号のタイミングに従って、スイッチ３８に順次パルスを出力する。図４には、ｉ行目、ｊ行目、ｋ行目、ｐ行目（ｉ、ｊ、ｋ、ｐは自然数、１≦ｉ、ｊ、ｋ、ｐ≦ｎ）の各行のスイッチ２８、３８に供給されるパルスの電位を示す。
Next, operations of the
ここで、ソースドライバ１９の動作の説明と同様に、選択信号線２６から伝達されるＷＥ信号がＬレベルのときを期間Ｔ１とし、ＷＥ信号がＨレベルのときを期間Ｔ２として、各期間における第１のゲートドライバ２０が含むスイッチ２８と第２のゲートドライバ２１が含むスイッチ３８の動作について説明する。
なお、図４のタイミングチャートでは、第１のゲートドライバ２０から信号が伝達されたゲート線Ｇｙ（ｙは自然数、１≦ｙ≦ｎ）の電位をＧｙ２０と表記し、第２のゲートドライバ２１から信号が伝達されたゲート線の電位をＧｙ２１と表記する。そして、言うまでもなく、Ｇｙ２０とＧｙ２１は、同じ配線を示す。
Here, similarly to the description of the operation of the
In the timing chart of FIG. 4, the potential of the gate line Gy (y is a natural number, 1 ≦ y ≦ n) to which a signal is transmitted from the
期間Ｔ１（第１のサブゲート選択期間）において、選択信号線２６から伝達されるＷＥ信号はＬレベルである。
第１のゲートドライバ２０が含むスイッチ２８には、ＬレベルのＷＥ信号が入力され、前記スイッチ２８は不定状態となる。
一方、第２のゲートドライバ２１が含むスイッチ３８には、ＷＥ信号が反転したＨレベルの信号が入力され、前記スイッチ３８は動作状態となる。つまり、スイッチ３８はＨレベルの信号（行選択信号）をｉ行目のゲート線Ｇｉ２１に伝達し、前記ゲート線ＧｉはＨレベルの信号と同電位となる。つまり、第２のゲートドライバ２１によりｉ行目のゲート線Ｇｉが選択される。
そうすると、画素３３が含むスイッチング用ＴＦＴ１３はオン状態となる。そして、ソースドライバ１９が含む第４の電源３１の電位が電流制御用ＴＦＴ１８のゲート電極に伝達され、前記電流制御用ＴＦＴ１８はオフ状態となり、発光素子１６の両電極の電位は同電位となる。つまり、この期間では、発光素子１６が非発光となる消去動作が行われる。
In the period T1 (first sub-gate selection period), the WE signal transmitted from the
An L level WE signal is input to the
On the other hand, the
Then, the switching
期間Ｔ２（第２のサブゲート選択期間）において、選択信号線２６から伝達されるＷＥ信号はＨレベルである。
そうすると、第１のゲートドライバ２０が含むスイッチ２８には、ＨレベルのＷＥ信号が入力され、前記スイッチ２８は動作状態となる。つまり、スイッチ２８はＨレベルの信号をｉ行目のゲート線Ｇｉ２０に伝達し、前記ゲート線ＧｉはＨレベルの信号と同電位となる。つまり、第１のゲートドライバ２０により、ｉ行目のゲート線Ｇｉが選択される。
そうすると、画素３３が含むスイッチング用ＴＦＴ１３はオン状態となる。そして、ソースドライバ１９が含む第２のラッチ３６からビデオ信号が電流制御用ＴＦＴ１８のゲート電極に伝達され、前記電流制御用ＴＦＴ１８はオン状態又はオフ状態となり、発光素子１６が含む２つの電極の電位は、互いに異なる電位又は同電位となる。つまり、この期間では、発光素子１６は発光又は非発光となる書き込み動作が行われる。
一方、第２のゲートドライバ２１が含むスイッチ３８には、Ｌレベルの信号が入力され、不定状態となる。
In the period T2 (second sub-gate selection period), the WE signal transmitted from the
Then, an H level WE signal is input to the
Then, the switching
On the other hand, an L level signal is input to the
このように、ゲート線Ｇｙは、期間Ｔ１（第１のサブゲート選択期間）において第１のゲートドライバ２０により選択され、期間Ｔ２（第２のサブゲート選択期間）において第２のゲートドライバ２１により選択される。つまり、ゲート線は、第１のゲートドライバ２０及び第２のゲートドライバ２１により、相補的に制御される。そして、第１のサブゲート選択期間及び第２のサブゲート選択期間において、一方で消去動作を行って、他方で書き込み動作を行う。
Thus, the gate line Gy is selected by the
また、第１のゲートドライバ２０がｉ行目のゲート線Ｇｉを選択する期間では、第２のゲートドライバ２１は動作していない状態（スイッチ３８が不定状態）、又はｉ行目を除く他の行のゲート線に行選択信号を伝達する。同様に、第２のゲートドライバ２１がｉ行目のゲート線Ｇｉに行選択信号を伝達する期間は、第１のゲートドライバ２０は不定状態、又はｉ行目を除く他の行のゲート線に行選択信号を伝達する。
Further, in a period in which the
上記のような動作を行う本発明は、電流制御用ＴＦＴ１８のゲート・ソース間電圧を保持する容量素子の両電極間の電位を放電するためのＴＦＴを設けることなく、発光素子１６を強制的にオフ状態にすることができる。従って、デューティ比の向上を実現する。
The present invention performing the operation as described above forcibly activates the
なお、本発明は、ゲート選択期間を２分割する上記の形態に制約されない。特開２００１−３２４９５８号公報に記載の通り、ゲート選択期間を３つ以上に分割してもよい。
（実施の形態２）
Note that the present invention is not limited to the above-described form in which the gate selection period is divided into two. As described in JP 2001-324958 A, the gate selection period may be divided into three or more.
(Embodiment 2)
本実施の形態では、発光素子１６に逆方向バイアスを印加するためのトランジスタを新たに設けた画素３３の回路構成について説明する。
In this embodiment, a circuit configuration of the
画素３３は、発光素子１６と４つのトランジスタを有する。４つのトランジスタのうち、１つはビデオ信号の入力を制御するスイッチ用ＴＦＴ１３であり、１つは発光素子１６に流れる電流値を決定する駆動用ＴＦＴ１７であり、１つはビデオ信号によって、発光素子１６の発光、非発光を決定する電流制御用ＴＦＴ１８であり、１つは発光素子１６に対する逆方向バイアスの印加を決定する第４のトランジスタ５１（以下、逆バイアス用ＴＦＴ５１と表記、逆方向バイアス用ＴＦＴ、交流用ＴＦＴともいう）である（図５（Ｂ）参照）。
The
逆バイアス用ＴＦＴ５１の役割は、発光素子１６の両電極間に、通常の発光時に印加する順方向バイアス電圧とは逆の電位差を有する、逆方向バイアス電圧を印加することである。逆バイアス用ＴＦＴ５１がオンすると、発光素子１６の画素電極がある電源線と導通する。この電源線の電位は、発光素子１６の対向電極の電位よりも低い電位とする。また、このとき、発光素子１６の対向電極の電位は通常の動作時のときよりも高い電位に設定する。この動作により、発光素子１６に逆方向バイアスが印加される。
The role of the
スイッチ用ＴＦＴ１３のゲート電極はゲート線１２に接続し、ソース電極及びドレイン電極の一方はソース線１１に接続し、他方は電流制御用ＴＦＴ１８のゲート電極に接続する。駆動用ＴＦＴ１７のゲート電極は第３の電源２２に接続し、ソース電極及びドレイン電極の一方は発光素子１６の画素電極に接続し、他方は電流制御用ＴＦＴ１８のソース電極及びドレイン電極の一方に接続する。電流制御用ＴＦＴ１８のソース電極及びドレイン電極の他方は第１の電源１４に接続する。逆バイアス用ＴＦＴ５１のソース電極及びドレイン電極の一方は、発光素子１６の画素電極に接続する。
The gate electrode of the switching
第１の電源１４、第２の電源１５、第３の電源２２の各々は、パネルの外部に設けられ、配線を介して、各電極に接続する。そこで、各電源に接続する配線を設けたときの構成について説明する（図５（Ｃ）〜（Ｅ）参照）。駆動用ＴＦＴ１７のゲート電極は電源線４４を介して第３の電源２２と接続する。電流制御用ＴＦＴ１８のソース電極及びドレイン電極の一方は電源線４０を介して第１の電源１４に接続する。発光素子１６の対向電極は、電源線３９を介して第２の電源１５と接続する。
Each of the
逆バイアス用ＴＦＴ５１のゲート電極とソース電極及びドレイン電極の他方の接続は、以下のように３つの場合がある。
１つは、逆バイアス用ＴＦＴ５１のゲート電極と、ソース電極及びドレイン電極の他方は、共に電源線４０を介して、第１の電源１４に接続する場合である。（図５（Ｃ）参照）。
もう１つは、逆バイアス用ＴＦＴ５１のゲート電極は電源線４０を介して第１の電源１４に接続し、ソース電極及びドレイン電極の他方は、電源線４４を介して第３の電源２２に接続する場合である（図５（Ｄ）参照）。
There are three cases in which the other of the gate electrode, the source electrode, and the drain electrode of the
One is a case where the gate electrode of the
The other is that the gate electrode of the
上記の２つの場合、逆バイアス用ＴＦＴ５１は、逆方向バイアスを印加するとき以外はオフ状態とする。つまり、逆バイアス用ＴＦＴ５１は、第１の電源１４の電位により、オフ状態になるＴＦＴである必要がある。従って、第１の電源１４の電位がＨレベルの場合、逆バイアス用ＴＦＴ５１はＰ型ＴＦＴとする。一方、第１の電源１４の電位がＬレベルの場合、逆バイアス用ＴＦＴ５１はＮ型ＴＦＴとする。
In the above two cases, the
なお、図５（Ｃ）（Ｄ）に示す構成はあくまで一例であり、他の接続形態でも構わない。例えば、逆バイアス用ＴＦＴ５１のソース電極及びドレイン電極の一方は、電源線４４を介して第３の電源２２に接続するが、ソース線１１に接続してもよい。
また、図５（Ｃ）（Ｄ）に示す構成では、逆バイアス用ＴＦＴ５１の制御は、電源線４０を介して接続する第１の電源１４により行う。この場合、発光素子１６に逆方向バイアスを印加する際、第１の電源１４と第３の電源２２の電位を、通常の動作時よりも、低い電位に設定する。そうすると、全ての画素において同時に逆バイアス用ＴＦＴ５１がオンする。そして、発光素子１６に逆方向バイアスを印加する。
Note that the configurations illustrated in FIGS. 5C and 5D are merely examples, and other connection forms may be used. For example, one of the source electrode and the drain electrode of the
5C and 5D, the
そして、最後の１つは、新たに第３のゲートドライバ５４とゲート線５５を設ける場合である（図５（Ｅ）参照）。この場合、逆バイアス用ＴＦＴ５１のゲート電極は、ゲート線５５を介して第３のゲートドライバ５４に接続し、ソース電極及びドレイン電極の他方は電源線４０を介して第１の電源１４に接続する。また、この場合の逆バイアス用ＴＦＴ５１の導電型は特に制約されない。
The last one is a case where a
また、上記の３つの場合に加えて、第３のゲートドライバ５４と、ゲート線５５と、電源線５６とを設ける場合がある（図１５参照）。この場合、逆バイアス用ＴＦＴ５１のソース電極及びドレイン電極の他方は、電源線５６に接続する。第３のゲートドライバ５４は、ゲート線５５と電源線５６を制御する。つまり、第３のゲートドライバ５４を用いて、ゲート線５５と電源線５６を制御することにより、１行目から最終行目まで、順番に、発光素子１６に逆方向バイアスを印加することができる。
In addition to the above three cases, a
また、ゲート線５５は、全ての行で同時に切り替わるように、１つのスイッチによって制御されていてもよい。この場合、第３のゲートドライバ５４は不要である。
Further, the
さらに、逆バイアス用ＴＦＴ５１のソース電極及びドレイン電極の他方は、電源線５６ではなく、図５（Ｃ）（Ｄ）と同様に、電源線４０を介して、第１の電源１４に接続すればよい。
Further, if the other of the source electrode and the drain electrode of the
次に、上記構成における画素３３の動作について簡単に説明する。ここでは、発光素子１６に逆方向バイアスを印加するときの動作について説明する。
まず、画素３３に対する消去動作を行って、電流制御用ＴＦＴ１８をオフ状態にする。次に、逆バイアス用ＴＦＴ５１をオン状態にし、第１の電源１４と第２の電源１５の電位を反転させて、発光素子１６に逆方向バイアスを印加する。逆バイアス用ＴＦＴ５１は、第１の電源１４と第２の電源１５の電位を反転すればオン状態になる場合（図５（Ｃ）（Ｄ））と、第３のゲートドライバ５４によりオン状態になる場合（図５（Ｅ））がある。
Next, the operation of the
First, an erase operation is performed on the
つまり、第１の電源１４と第２の電源１５の電位の大小を逆にして、逆バイアス用ＴＦＴ５１をオンにして、発光素子１６に逆方向バイアスを印加する。第１の電源１４と第２の電源１５の電位の大小を逆にするとは、例えば、互いの電位を反転させるということに相当する。
In other words, the
逆方向バイアスを印加するためのトランジスタを設けた構成は、発光素子の劣化を改善することができる。本実施の形態は、上記の実施の形態と自由に組み合わせることができる。 A structure provided with a transistor for applying a reverse bias can improve deterioration of the light-emitting element. This embodiment mode can be freely combined with the above embodiment modes.
なお、発光素子の不良の一例として、発光素子の電極間にショート（短絡）が発生する不良等が挙げられる。これは、発光素子の作製過程における画素電極の表面のゴミの付着や、画素電極に生じた突起等により、電界発光層の形成に不良が生じ、発光素子の両電極が電界発光層を介することなく接触してしまうことによって生ずる。このような場合、発光素子に順方向バイアスの電圧が印加されている状態では、発光素子の全面に電流が流れて発光するが、ショート箇所においては、電極間を貫通する電流が流れ、発光しない。 Note that an example of a defect in a light-emitting element is a defect in which a short circuit occurs between electrodes of the light-emitting element. This is because the formation of the electroluminescent layer is caused by the adhesion of dust on the surface of the pixel electrode in the process of manufacturing the light emitting element or the projection generated on the pixel electrode, and both electrodes of the light emitting element are interposed through the electroluminescent layer. It is caused by touching without being. In such a case, when a forward bias voltage is applied to the light emitting element, a current flows through the entire surface of the light emitting element to emit light. However, in a short-circuited portion, a current that passes between the electrodes flows and does not emit light. .
また、発光素子の作製工程におけるゴミの付着等により、電界発光層の膜厚が薄くなるといった不良も挙げられる。この場合、初期段階は発光するが、膜厚の薄い部分は周辺部よりもストレスが大きく、やがて前述のショートと同様の不良が生じる。この場合、実際の駆動時間に伴った進行性の不良のため、初期エージング等では対応出来ないことがある。そこで、発光素子に逆方向バイアスを印加すると、発光素子は電気的特性としてダイオードのような整流性を有するため、逆方向の電流は流れないが、ショート箇所には電流が流れることを利用する。そして、ショート箇所に集中的に電流を流すことで、ショート箇所を焼き切る等といったリペアが可能となる。以上の通り、発光素子に逆方向バイアスを印加することで、初期段階のショート箇所と、進行性のショート箇所の両者を絶縁化し、不良をリペアすることができる。従って、信頼性を向上させた表示装置及びその駆動方法を提供することができる。 In addition, there is a defect such that the thickness of the electroluminescent layer becomes thin due to adhesion of dust in the manufacturing process of the light emitting element. In this case, although light is emitted in the initial stage, the thin portion is more stressed than the peripheral portion, and eventually the same defect as the short circuit described above occurs. In this case, initial aging or the like may not be possible because of progressive failure with actual driving time. Therefore, when a reverse bias is applied to the light emitting element, since the light emitting element has a rectifying property like a diode as an electrical characteristic, no current flows in the reverse direction, but the fact that a current flows in a shorted portion is used. Then, repairing such as burning out the short-circuited portion can be performed by flowing current intensively to the short-circuited portion. As described above, by applying a reverse bias to the light emitting element, it is possible to insulate both the short-circuited portion in the initial stage and the progressive short-circuited portion and repair the defect. Therefore, a display device with improved reliability and a driving method thereof can be provided.
本発明の構成要素である発光素子の構造について説明する。発光素子は、ガラス、石英、金属や有機物等からなる絶縁表面を有する基板の一表面に設けられた導電層、電界発光層及び導電層の積層体に相当する。発光素子は、電界発光層が複数の層からなる積層型、電界発光層が一つの層からなる単層型、電界発光層が複数の層からなるがその境界が明確ではない混合型のいずれでもよい。また、発光素子の積層構造には、下から陽極に相当する導電層＼電界発光層＼陰極に相当する導電層を積層する順積み構造、下から陰極に相当する導電層＼電界発光層＼陽極に相当する導電層を積層する逆積み構造があるが、光の発する方向に従って、適切な構造を選択するとよい。電界発光層には有機材料（低分子、高分子、中分子）、有機材料と無機材料を組み合わせた材料、シングレット材料、トリプレット材料又はそれらを組み合わせた材料のいずれを用いてもよい。 A structure of a light emitting element which is a constituent element of the present invention will be described. The light-emitting element corresponds to a stack of a conductive layer, an electroluminescent layer, and a conductive layer provided over one surface of a substrate having an insulating surface made of glass, quartz, metal, organic material, or the like. The light emitting element may be any of a laminated type in which the electroluminescent layer is composed of a plurality of layers, a single layer type in which the electroluminescent layer is composed of one layer, and a mixed type in which the electroluminescent layer is composed of a plurality of layers but the boundary is not clear Good. In addition, the laminated structure of the light emitting element includes a stacked structure in which a conductive layer corresponding to the anode from the bottom \ electroluminescent layer \ conductive layer corresponding to the cathode is stacked, and a conductive layer corresponding to the cathode from the bottom \ electroluminescent layer \ anode. Although there is a reverse stacking structure in which conductive layers corresponding to the above are stacked, an appropriate structure may be selected according to the direction of light emission. For the electroluminescent layer, any of an organic material (low molecule, polymer, medium molecule), a material combining an organic material and an inorganic material, a singlet material, a triplet material, or a material combining them may be used.
発光素子が光を発する方向は、以下の３つに分別することが可能であり、１つは、発光素子が基板側に発光する場合（下面出射、下面出射方式）、１つは基板と対向する対向基板側に発光する場合（上面出射、上面出射方式）、１つは基板側と対向基板側に発光する場合、つまり基板の一表面及び反対の表面に発光する場合（両面出射、両面出射方式）である。両面出射を行う場合、基板及び対向基板は透光性を有することが必須の要件となる。また発光素子から発せられる光には、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあり、本発明はその一方又は両方を用いることができる。 The direction in which the light emitting element emits light can be classified into the following three types. One is when the light emitting element emits light on the substrate side (bottom emission, bottom emission method), and one is facing the substrate. When emitting light to the opposite substrate side (upper surface emission, upper surface emission method), one when emitting light to the substrate side and the opposite substrate side, that is, emitting light to one surface of the substrate and the opposite surface (double-sided emission, double-sided emission) Method). In the case of performing dual emission, it is essential that the substrate and the counter substrate have translucency. The light emitted from the light emitting element includes light emission (fluorescence) when returning from the singlet excited state to the ground state and light emission (phosphorescence) when returning from the triplet excited state to the ground state. One or both can be used.
なお、発光素子に電流が流れて発光する状態とは、発光素子の両電極間に順方向バイアスの電圧が印加された状態である。 Note that the state in which current flows through the light emitting element emits light is a state in which a forward bias voltage is applied between both electrodes of the light emitting element.
発光素子は、広視野角、バックライトを必要としないことによる薄型、軽量を実現し、また応答速度が速いために動画の表示に適する。このような発光素子を用いた表示装置を用いることにより、高機能化と高付加価値化が実現する。本実施例は、上記の実施の形態と自由に組み合わせることができる。 The light-emitting element realizes a wide viewing angle, thinness and lightness by not requiring a backlight, and is suitable for displaying moving images because of its high response speed. By using a display device using such a light emitting element, higher functionality and higher added value are realized. This embodiment can be freely combined with the above embodiment modes.
本発明の構成要素の一例であるトライステートバッファの構成について説明する。トライステートバッファは、ＮＡＮＤ８１、ＮＯＲ８２、インバータ８３、直列に接続されたＰ型ＴＦＴ８４及びＮ型ＴＦＴ８５から構成される（図６（Ａ）参照）。ＮＡＮＤ８１の２つの入力ノードは、一方は選択信号線２６に接続し、他方はシフトレジスタに接続する。つまり、ＮＡＮＤ８１の２つの入力ノードは、一方はＷＥ信号が入力され、他方はパルスが入力される。ＮＯＲ８２の２つの入力ノードは、一方はインバータ８３を介して選択信号線２６に接続し、他方はシフトレジスタに接続する。つまり、ＮＯＲ８２の２つの入力ノードは、一方はＷＥ信号の反転信号が入力され、他方はパルスが入力される。またＰ型ＴＦＴ８４のソース電極は高電位電源８６に接続し、Ｎ型ＴＦＴ８５のソース電極は低電位電源８７に接続する。
A configuration of a tristate buffer which is an example of a component of the present invention will be described. The tri-state buffer includes a
上記構成によると、トライステートバッファの制御ノードは、選択信号線２６に接続されたノードに相当し、具体的には、ＮＡＮＤ８１の一方の入力ノード、インバータ８３の入力ノードに相当する。トライステートバッファの入力ノードは、ＮＡＮＤ８１の他方の入力ノードとＮＯＲ８２の一方の入力ノードに相当する。トライステートバッファの出力ノードは、Ｐ型ＴＦＴ８４及びＮ型ＴＦＴ８５のドレインに相当する。
According to the above configuration, the control node of the tristate buffer corresponds to a node connected to the
なお、ゲートドライバの末端に設けたトライステートバッファは、一方がゲート線の充放電を行う際に、他方の出力がそれを阻害しないようにするものである。従って、アナログスイッチやクロックドインバータ等を用いても同様に制御することができる。 Note that the tristate buffer provided at the end of the gate driver prevents one of the outputs from obstructing the other when charging or discharging the gate line. Therefore, the same control can be performed using an analog switch or a clocked inverter.
シフトレジスタから供給されるパルスをＩｎ、ＮＡＮＤ８１の出力ノードの電位をＡ、ＮＯＲ８２の出力ノードの電位をＢ、Ｐ型ＴＦＴ８４及びＮ型ＴＦＴ８５のドレイン電極の電位をＯＵＴとすると、図示する真偽値表が完成する（図６（Ｂ）参照）。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
When the pulse supplied from the shift register is In, the potential of the output node of the
本発明の表示装置に採用する時間階調方式について説明する。つまり、本発明の表示装置の駆動（動作）について説明する。縦軸が走査線、横軸が時間のタイミングチャート（図７（Ａ）（Ｃ））と、ｉ行目のゲート線Ｇｉ（１≦ｉ≦ｎ）のタイミングチャート（図７（Ｂ）（Ｄ））を用いて説明する。フレーム周波数は、通常６０Ｈｚ程度であり、画面の描画を１回行う期間は１フレーム期間と呼ばれる。時間階調方式では、１フレーム期間を複数のサブフレーム期間に分割する。このときの分割数は、階調ビット数に等しい場合が大半であり、ここでは分割数が階調ビット数に等しい場合を示す。 A time gray scale method employed in the display device of the present invention will be described. That is, driving (operation) of the display device of the present invention will be described. The vertical axis represents the scanning line, the horizontal axis represents the time chart (FIGS. 7A and 7C), and the i-th gate line Gi (1 ≦ i ≦ n) timing chart (FIGS. 7B and 7D). )). The frame frequency is usually about 60 Hz, and the period for drawing the screen once is called one frame period. In the time gray scale method, one frame period is divided into a plurality of subframe periods. In most cases, the number of divisions at this time is equal to the number of gradation bits. Here, the case where the number of divisions is equal to the number of gradation bits is shown.
なお、図７に示すタイミングチャートは一例に過ぎず、疑似輪郭等の軽減のため、サブフレーム期間をさらに分割してもよい。 Note that the timing chart illustrated in FIG. 7 is merely an example, and the subframe period may be further divided in order to reduce pseudo contour and the like.
まず、逆バイアス印加期間ＦＲＢを含まない場合について説明する（図７（Ａ）（Ｂ）参照）。また、３ビット階調（８階調）を表現する場合、つまり、１フレーム期間を３つのサブフレーム期間ＳＦ１〜ＳＦ３に分割する場合について説明する。 First, a case where the reverse bias application period FRB is not included will be described (see FIGS. 7A and 7B). A case where a 3-bit gradation (8 gradations) is expressed, that is, a case where one frame period is divided into three subframe periods SF1 to SF3 will be described.
なお、図７（Ａ）（Ｂ）に示すタイミングチャートは、図５（Ａ）に示す画素を用いた場合である。 Note that the timing charts illustrated in FIGS. 7A and 7B are cases in which the pixels illustrated in FIG. 5A are used.
各サブフレーム期間は、書き込み動作及び消去動作を行う書き込み期間（アドレス期間ともいう、以下アドレス期間と表記）Ｔａと、画素が点灯又は非点灯する（画素が点灯又は非点灯して画像の表示を行う）点灯期間（サステイン期間、発光期間ともいう、）Ｔｓを有する。アドレス期間Ｔａは、複数のゲート選択期間を有する。前記複数のゲート選択期間の各々は、第１のサブゲート選択期間及び第２のサブゲート選択期間を有する。第１のサブゲート選択期間及び第２のサブゲート選択期間の一方では消去動作を行い、他方では書き込み動作を行う。図面では、第１のサブゲート選択期間において消去動作を行い、第２のサブゲート選択期間において書き込み動作を行う場合を例示する。点灯期間Ｔｓ１〜Ｔｓ３は、その長さの比をＴｓ１：Ｔｓ２：Ｔｓ３＝４：２：１とする。ｎビット階調を表現する場合、ｎ個の点灯期間は、その長さの比を２(n-1)：２(n-2)：・・・：２1：２0とする。 Each subframe period includes a writing period (also referred to as an address period, hereinafter referred to as an address period) Ta in which a writing operation and an erasing operation are performed, and pixels are lit or not lit (pixels are lit or not lit to display images Performing) lighting period (also referred to as a sustain period or a light emission period) Ts. The address period Ta has a plurality of gate selection periods. Each of the plurality of gate selection periods has a first sub-gate selection period and a second sub-gate selection period. One of the first sub-gate selection period and the second sub-gate selection period performs an erase operation, and the other performs a write operation. In the drawing, a case where an erase operation is performed in the first sub-gate selection period and a write operation is performed in the second sub-gate selection period is illustrated. The length ratio of the lighting periods Ts1 to Ts3 is Ts1: Ts2: Ts3 = 4: 2: 1. When n-bit gradation is expressed, the length ratio of n lighting periods is 2 (n-1) : 2 (n-2) :...: 2 1 : 2 0 .
つまり、点灯期間Ｔｓは、各ビットで長さが異なる。例えば、発光期間の比を２のべき乗の比とすると、各ビットの発光期間の組み合わせによって、１６階調の線形的な階調表現が可能である。本発明によると、アドレス期間は、ゲート選択期間の前後で分割され、それぞれの分割期間で書き込みあるいは消去が行われる。 That is, the lighting period Ts has a different length for each bit. For example, if the ratio of the light emission periods is a power of 2, a linear gradation expression of 16 gradations can be achieved by combining the light emission periods of each bit. According to the present invention, the address period is divided before and after the gate selection period, and writing or erasing is performed in each divided period.
次に、逆バイアス印加期間ＦＲＢを含む場合について説明する（図７（Ｃ）（Ｄ）参照）。逆バイアス印加期間ＦＲＢは消去動作のみを行うアドレス期間ＴａＲＢと、陽極と陰極の電位を反転させて、全ての画素に同時に逆方向バイアスを印加する逆方向バイアス印加期間ＲＢを有する。
なお、逆方向バイアス印加期間ＲＢは、各フレーム期間に設ける必要はなく、複数のフレーム期間毎に設けてもよい。また、サブフレーム期間ＳＦ１〜ＳＦ３と逆方向バイアス印加期間ＦＲＢを別に設ける必要はなく、あるサブフレーム期間の点灯期間Ｔｓ１〜ＴＳ３中に設けてもよい。
Next, the case where the reverse bias application period FRB is included will be described (see FIGS. 7C and 7D). The reverse bias application period FRB includes an address period TaRB in which only the erase operation is performed, and a reverse bias application period RB in which the reverse bias is applied to all the pixels by reversing the potentials of the anode and the cathode.
Note that the reverse bias application period RB need not be provided in each frame period, and may be provided for each of a plurality of frame periods. Further, it is not necessary to provide the subframe periods SF1 to SF3 and the reverse bias application period FRB separately, and they may be provided during the lighting periods Ts1 to TS3 of a certain subframe period.
なお、図７（Ｃ）（Ｄ）に示すタイミングチャートは、図５（Ｂ）〜（Ｄ）に示す画素を用いた場合である。 Note that the timing charts illustrated in FIGS. 7C and 7D are cases in which the pixels illustrated in FIGS. 5B to 5D are used.
また、サブフレーム期間の順序は、上位ビットから下位ビットの順序に出現する上記記載に制約されず、１フレーム期間中、ランダムに並んでいても良い。さらにフレーム期間毎に、その順序が変化してもよい。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。 Further, the order of the subframe periods is not limited to the above description that appears in the order of the upper bits to the lower bits, and may be arranged at random during one frame period. Furthermore, the order may change for each frame period. This embodiment can be freely combined with the above embodiment modes and embodiments.
また、４ビット階調（１６階調）を表現する場合、つまり、１フレーム期間を４つのサブフレーム期間ＳＦ１〜ＳＦ４に分割する場合について説明する。 A case where a 4-bit gradation (16 gradations) is expressed, that is, a case where one frame period is divided into four subframe periods SF1 to SF4 will be described.
まず、図５（Ａ）に示す画素を用いた場合のタイミングチャートについて、図１０（Ａ）を用いて説明する。図１０（Ａ）において、アドレス期間７０１においては、１ビット目の書き込みが行われ、発光期間７０２で１ビット目の表示が行われる。以後、２ビット目も同様に、アドレス期間７０３においては２ビット目の書き込みが行われ、発光期間７０４で２ビット目の表示が行われる。また、３ビット目も同様に、アドレス期間７０５においては３ビット目の書き込みが行われ、発光期間７０６で３ビット目の表示が行われる。但し、３ビット目においては、発光期間７０６が短いため、４ビット目の書き込み前に消去動作が必要となる。よって、アドレス期間７０７で消去が行われ、非発光期間７０８を経て、アドレス期間７０９において、４ビット目の書き込みが行われる。４ビット目においても、同様に消去を行うアドレス期間７１１と、非発光期間７１２を有する。
First, a timing chart in the case where the pixel illustrated in FIG. 5A is used will be described with reference to FIG. In FIG. 10A, writing of the first bit is performed in the
次に、図５（Ｂ）〜（Ｄ）に示す画素を用いた場合であって、発光素子に逆方向バイアスを印加する場合のタイミングチャートについて、図１０（Ｂ）を用いて説明する。ここでは、４ビット目の表示および消去が完了した後、画面全体で一斉に逆方向バイアスを印加する期間７２１を設けている。このため、図７（Ａ）に比べ、若干ではあるが表示デューティ（発光期間の合計／１フレーム期間）が低下する。
Next, a timing chart in the case where the pixels illustrated in FIGS. 5B to 5D are used and a reverse bias is applied to the light-emitting element will be described with reference to FIG. Here, after the display and erasure of the fourth bit is completed, a
次に、図５（Ｅ）に示した画素を用いる場合であって、逆方向バイアス印加のタイミングが行ごとに制御することができる場合のタイミングチャートについて、図１０（Ｃ）を用いて説明する。ここでは、図１０（Ｃ）に示すように、４ビット目の発光期間の後、新たに設けた第３のゲートドライバを用いて逆方向バイアス印加用の走査期間７３１を設け、その後、行ごとに順次逆方向バイアスが印加される（期間７３２参照）。このようにすると、図７（Ｂ）に比べ、より効率的に逆方向バイアス期間を設けることが出来る。逆に、図７（Ｂ）と同等の長さで逆方向バイアスを印加すれば良い場合には、表示デューティをより高くすることが可能である。本実施例は、上記の実施の形態、実施例と自由に組み合わせることが可能である。
Next, a timing chart in the case where the pixel illustrated in FIG. 5E is used and the reverse bias application timing can be controlled for each row will be described with reference to FIG. . Here, as shown in FIG. 10C, after the light emission period of the fourth bit, a
本発明の表示装置には、アナログのビデオ信号、デジタルのビデオ信号のどちらを用いてもよい。但し、デジタルのビデオ信号を用いる場合、そのビデオ信号が電圧を用いているのか、電流を用いているのかで異なる。つまり、発光素子の発光時において、画素に入力されるビデオ信号は、定電圧のものと、定電流のものがある。ビデオ信号が定電圧のものには、発光素子に印加される電圧が一定のものと、発光素子に流れる電流が一定のものとがある。またビデオ信号が定電流のものには、発光素子に印加される電圧が一定のものと、発光素子に流れる電流が一定のものとがある。この発光素子に印加される電圧が一定のものは定電圧駆動であり、発光素子に流れる電流が一定のものは定電流駆動である。定電流駆動は、発光素子の抵抗変化によらず、一定の電流が流れる。本発明の表示装置には、電圧のビデオ信号、電流のビデオ信号のどちらを用いてもよく、また定電圧駆動、定電流駆動のどちらを用いてもよい。 The display device of the present invention may use either an analog video signal or a digital video signal. However, when a digital video signal is used, it differs depending on whether the video signal uses voltage or current. That is, when the light emitting element emits light, a video signal input to the pixel includes a constant voltage signal and a constant current signal. A video signal having a constant voltage includes a constant voltage applied to the light emitting element and a constant current flowing through the light emitting element. In addition, a video signal having a constant current includes a constant voltage applied to the light emitting element and a constant current flowing in the light emitting element. A constant voltage applied to the light emitting element is constant voltage driving, and a constant current flowing through the light emitting element is constant current driving. In constant current driving, a constant current flows regardless of the resistance change of the light emitting element. In the display device of the present invention, either a voltage video signal or a current video signal may be used, and either constant voltage driving or constant current driving may be used.
本発明の表示装置の一形態である、表示領域及びドライバを搭載したパネルについて説明する。基板４０５上には、発光素子を含む画素を複数含む表示領域４０４、ソースドライバ４０３、第１のゲートドライバ４０１及び第２のゲートドライバ４０２、接続端子４１５及び接続フィルム４０７が設けられる（図８（Ａ）（Ｂ）参照）。接続端子４１５は、導電性粒子を介して、接続フィルム４０７と接続する。接続フィルム４０７はＩＣチップと接続する。
A panel mounted with a display region and a driver, which is an embodiment of the display device of the present invention, will be described. A
図８（Ｂ）はパネルのＡ−Ａ’における断面図を示し、表示領域４０４に設けられた電流制御用ＴＦＴ４０９及び駆動用ＴＦＴ４１０と、ソースドライバ４０３に設けられたＣＭＯＳ回路４１４を示す。また、表示領域４０４に設けられた導電層４１１、電界発光層４１２及び導電層４１３を示す。導電層４１１は駆動用ＴＦＴ４１０のソース電極又はドレイン電極に接続する。また、導電層４１１は画素電極として機能し、導電層４１３は対向電極として機能する。導電層４１１、電界発光層４１２及び導電層４１３の積層体は発光素子に相当する。
FIG. 8B is a cross-sectional view taken along the line A-A ′ of the panel, and shows a
表示領域４０４とドライバ４０１〜４０３の周囲にはシール材４０８が設けられ、発光素子は、該シール材４０８と対向基板４０６により封止される。この封止処理は、発光素子を水分から保護するための処理であり、ここではカバー材（ガラス、セラミックス、プラスチック、金属等）により封止する方法を用いるが、熱硬化性樹脂や紫外光硬化性樹脂を用いて封止する方法、金属酸化物や窒化物等のバリア能力が高い薄膜により封止する方法を用いてもよい。
A
基板４０５上に形成される素子は、非晶質半導体に比べて移動度等の特性が良好な結晶質半導体（ポリシリコン）により形成されること好適であり、そうすると、同一表面上におけるモノリシック化が実現される。上記構成を有するパネルは、接続する外部ＩＣの個数が減少するため、小型・軽量・薄型が実現される。
The element formed over the
また、図８（Ｂ）において、導電層４１１は透明導電膜で形成し、導電層４１３は反射膜で形成される。よって、電界発光層４１２から発せられる光は、矢印で示すとおり、導電層４１１を透過して、基板４０５側に出射される。一般的にこのような構成は下面出射方式と呼ばれる。
In FIG. 8B, the
これに対し、導電層４１１を反射膜で形成し、導電層４１３を透明導電膜で形成することにより、図１１（Ａ）に示すように、電界発光層４１２から発せられる光を対向基板４０６側に出射させる構成も可能である。一般的にこのような構成は上面出射方式と呼ばれる。
In contrast, when the
また、駆動用ＴＦＴ４１０のソース電極又はドレイン電極と導電層４１１とは、絶縁層を介することなく、同一の層に積層形成され、薄膜が重なることによって直接接続されている。よって、導電層４１１の形成領域は、駆動用ＴＦＴ４１０等が配置されている領域を除いた領域となるため、画素の高精細化等に伴い、開口率の低下が避けられない。よって、図１１（Ｂ）に示すように、層間膜４１６を追加し、独立した層に画素電極を設け、上面出射方式とすることにより、ＴＦＴ等が形成されている領域も有効に発光領域として活用出来る。このとき、電界発光層４１２の膜厚によっては、画素電極である導電層４１１と駆動用ＴＦＴ４１０のソース電極又はドレイン電極とのコンタクト領域において、導電層４１１と導電層４１３とのショートが生ずる可能性があるので、バンク４１７等を設け、ショートを防止する構成が望ましい。
In addition, the source electrode or drain electrode of the driving
さらに、図１２に示すように、導電層４１１と導電層４１３とをいずれも透明導電膜で形成することにより、基板４０５側と対向基板４０６側の両方に電界発光層４１２からの出射光を取り出す構成も可能である。このような構成は両面出射方式と呼ばれる。
Furthermore, as shown in FIG. 12, the light emitted from the
図１２の場合、上面出射側と下面出射側の発光面積はおおむね等しいが、前述のように、層間膜を追加して画素電極の面積を大きくすれば、上面出射側の開口率を高くすることができる。 In the case of FIG. 12, the light emission areas on the top emission side and the bottom emission side are substantially equal. However, as described above, if the area of the pixel electrode is increased by adding an interlayer film, the aperture ratio on the top emission side is increased. Can do.
但し、本発明は上記の実施例に制約されない。例えば、表示領域４０４は絶縁表面上に形成された非晶質半導体（アモルファスシリコン）をチャネル部としたＴＦＴにより構成し、ドライバ４０１〜４０３はＩＣチップにより構成してもよい。ＩＣチップは、ＣＯＧ方式により基板上に貼り合わせたり、基板に接続する接続フィルムに貼り合わせたりしてもよい。非晶質半導体は、ＣＶＤ法を用いることで、大面積の基板に簡単に形成することができ、かつ結晶化の工程が不要であることから、安価なパネルの提供を可能とする。また、この際、インクジェット法に代表される液滴吐出法により導電層を形成すると、より安価なパネルの提供を可能とする。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
However, the present invention is not limited to the above embodiments. For example, the
発光素子を含む表示領域を備えた電子機器として、テレビ装置、デジタルカメラ、デジタルビデオカメラ、携帯電話装置（携帯電話機）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、モニター、ノート型パソコン、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。以下にはその具体例について説明する。 As electronic devices having a display area including a light emitting element, a television device, a digital camera, a digital video camera, a mobile phone device (mobile phone), a personal digital assistant such as a PDA, a portable game machine, a monitor, a notebook computer, a car Examples thereof include an audio reproduction device such as an audio, and an image reproduction device including a recording medium such as a home game machine. Specific examples will be described below.
図９（Ａ）は携帯情報端末であり、本体９２０１、表示部９２０２等を含む。図９（Ｂ）はデジタルビデオカメラであり、表示部９７０１、９７０２等を含む。図９（Ｃ）は携帯端末であり、本体９１０１、表示部９１０２等を含む。図９（Ｄ）は携帯型テレビ装置であり、本体９３０１、表示部９３０２等を含む。図９（Ｅ）は携帯型コンピュータであり、本体２２０２、表示部２２０３等を含む。図９（Ｆ）はテレビ装置であり、本体２００１、表示部２００３等を含む。本発明は、表示部を含む表示装置の構成に適用される。本発明の適用により、高画質化と高精細化を実現した表示画面を提供することができるため、高機能化と高付加価値化を実現した電子機器を提供することができる。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
FIG. 9A illustrates a portable information terminal, which includes a
図１３（Ａ）は、本発明の表示装置を構成する画素のレイアウト例を示す。画素の構成は、図５（Ａ）に示す画素と同様である。但し、図１３（Ａ）に示す画素は、隣接する２つの画素間で、電源線４０を共有した構成であり、図１３（Ｂ）にその回路図を示す。なお、図１３（Ａ）では、対向電極である第２の電源１５は図示していない。
FIG. 13A shows a layout example of a pixel included in the display device of the present invention. The structure of the pixel is similar to that of the pixel shown in FIG. Note that the pixel illustrated in FIG. 13A has a structure in which the
上記のようなレイアウトとすることにより、表示領域（画素領域ともいう）において、配置する配線の本数を減少させることができるため、開口率の向上を実現する。なお、隣接する２つの画素間で、電源線４４を共有してもよい。ただし、電源線４０、４４は、発光素子１６に供給する電流値の調整をするために、共有せずに、独立で設けて、その電位を調整可能にしておくのが望ましい。特にカラー表示の場合、ホワイトバランス調整等が必須となるため、隣接する画素間で共有する電源線は、ホワイトバランス調整に影響しない適当なものを選択するとよい。具体的には、電源線４４の電位を調整することによって、駆動用ＴＦＴ１７のゲート電位を変えて、発光素子１６に供給する電流値を決定する場合には、電源線４４は隣接間での共有は不可能である。また、電源線４０の電位を調整することによって、駆動用ＴＦＴ１７のＶＧＳを変え、発光素子１６に供給する電流値を決定する場合には、電源線４０の隣接間での共有は不可能となる。
With the above layout, the number of wirings to be arranged can be reduced in the display region (also referred to as a pixel region), so that an aperture ratio can be improved. Note that the
なお、図１３（Ａ）において、電流制御用ＴＦＴ１８は、ゲート電極の電位保持のため、電源線４０の下部に保持容量を設けている。図１３（Ｂ）の回路図には保持容量は明示していないが、必要に応じて設ける場合もある。図１３（Ａ）のレイアウトでは、保持容量の配置領域として、実際に発光領域として寄与しない、電源線の配置領域を利用することにより、開口率を低下することなく、機能付加が可能となる。
In FIG. 13A, the
図１４（Ａ）も同様、画素のレイアウト例を示す。画素の構成は、図５（Ｄ）に示す画素と同様であり、図１３（Ａ）に示す画素に逆バイアス用ＴＦＴ５１が追加されている。前述と同様、図１３（Ａ）に示したように、隣接する２つの画素間で、電源線を共有とすることにより、開口率の向上を実現する。図５（Ｄ）に示す画素構成の場合、逆バイアス用のＴＦＴの追加を伴うため、このような手法は、開口率の向上の点から、大変有効である。
FIG. 14A also shows a layout example of pixels. The structure of the pixel is the same as that of the pixel shown in FIG. 5D, and a
発光素子は、一対の電極間に、様々な材料からなる単数又は複数の層（以下電界発光層と称する）が挟まれた構造を有する。発光素子は、以下に示すような要因により、陽極と陰極が短絡する初期不良が生じることがある。第１の要因として、異物（ゴミ）の付着による陽極と陰極の短絡、第２の要因として、陽極の微細な突起（凸凹）により電界発光層にピンホールが生じ、このピンホールに起因した陽極と陰極の短絡、第３の要因として、電界発光層が均一に成膜されずに、前記電界発光層にピンホールが生じ、このピンホールに起因した陽極と陰極の短絡などがある。第３の要因は、そもそも電界発光層の膜厚が薄いことも関係する。このような初期不良が発生した画素では、信号に応じた点灯及び非点灯が行われず、電流のほとんどすべてが短絡部を流れて素子全体が消光する現象が生じたり、特定の画素が点灯又は非点灯しない現象が生じたりして、画像の表示が良好に行われないという問題が発生する。上記問題を鑑み、上述したように、本発明は、発光素子に逆方向バイアスを印加することができる表示装置及びその駆動方法を提供する。逆方向バイアスの印加により、陽極と陰極の短絡部のみに局所的に電流が流れ、該短絡部は発熱する。そうすると、短絡部は酸化又は炭化して絶縁化する。その結果、初期不良が生じても、その不良を解消し、画像の表示を良好に行うことができる表示装置を提供することができる。なお、このような初期不良の絶縁化は、出荷前に行うとよい。 A light-emitting element has a structure in which a single layer or a plurality of layers (hereinafter referred to as electroluminescent layers) made of various materials are sandwiched between a pair of electrodes. In the light emitting element, an initial failure in which the anode and the cathode are short-circuited may occur due to the following factors. As a first factor, a short circuit between the anode and the cathode due to adhesion of foreign matter (dust), and as a second factor, a pinhole is generated in the electroluminescent layer due to minute projections (irregularities) of the anode, and the anode resulting from this pinhole As a third factor, there is a short circuit between the anode and the cathode caused by the pinhole, because the electroluminescent layer is not uniformly formed and a pinhole is generated in the electroluminescent layer. The third factor is related to the fact that the electroluminescent layer is thin. In a pixel in which such an initial failure has occurred, lighting and non-lighting according to the signal are not performed, and almost all of the current flows through the short-circuited part, causing a phenomenon that the entire element is extinguished, or a specific pixel is turned on or off. There is a problem that an image is not displayed favorably due to a phenomenon that does not light up. In view of the above problems, as described above, the present invention provides a display device capable of applying a reverse bias to a light emitting element and a driving method thereof. By applying a reverse bias, a current flows locally only in the short-circuit portion between the anode and the cathode, and the short-circuit portion generates heat. If it does so, a short circuit part will oxidize or carbonize and will insulate. As a result, even if an initial failure occurs, it is possible to provide a display device that can eliminate the failure and display an image satisfactorily. It should be noted that such initial failure insulation is preferably performed before shipment.
また、発光素子は、上述の初期不良とは別に、進行性不良が生じることがある。進行性不良とは、時間の経過に伴って、新たに発生した陽極と陰極の短絡である。このように、時間の経過に伴って新たに発生した陽極と陰極の短絡は、陽極の微細な突起により発生する。つまり、一対の電極間に電界発光層が挟まれた積層体には、時間の経過に伴って、陽極と陰極の短絡が発生する。上記問題を鑑み、上述したように、本発明は、出荷前だけではなく、定期的に逆方向バイアスを印加する表示装置及びその駆動方法を提供する。逆方向バイアスの印加により、陽極と陰極の短絡部のみに局所的に電流が流れ、短絡部は絶縁化する。その結果、進行性不良が生じても、その不良を解消し、画像の表示を良好に行うことができる表示装置及びその駆動方法を提供することができる。 In addition to the initial failure described above, a progressive failure may occur in the light emitting element. The progressive failure is a short circuit between the anode and the cathode newly generated with the passage of time. Thus, a short circuit between the anode and the cathode newly generated with the passage of time occurs due to minute protrusions of the anode. That is, in the stacked body in which the electroluminescent layer is sandwiched between the pair of electrodes, a short circuit between the anode and the cathode occurs with time. In view of the above problems, as described above, the present invention provides a display device that applies a reverse bias not only before shipment but also periodically and a driving method thereof. By applying the reverse bias, a current flows locally only in the short-circuit portion between the anode and the cathode, and the short-circuit portion is insulated. As a result, even when progressive failure occurs, it is possible to provide a display device that can eliminate the failure and display an image satisfactorily and a driving method thereof.
また一対の電極間に電界発光層が挟まれた積層体には、順方向バイアスの電圧を印加しても発光しない箇所がある。このような非発光性の不良はダークスポットとよばれ、また、時間の経過に伴って進行するため、進行性不良ともよばれる。ダークスポットは、電界発光層と陰極との接触不良により生じるもので、前記電界発光層と前記陰極の間に微少な空隙があり、その空隙が広がっていくことにより進行すると考えられている。しかしながら、逆方向バイアスを印加すると、その空隙の広がりを抑制することができる。つまり、ダークスポットの進行を抑制することができる。従って、上述したように、逆方向バイアスを印加する本発明は、ダークスポットの進行を抑制する表示装置及びその駆動方法を提供することができる。 Further, in a stacked body in which an electroluminescent layer is sandwiched between a pair of electrodes, there is a portion that does not emit light even when a forward bias voltage is applied. Such a non-luminous defect is called a dark spot, and since it progresses with time, it is also called a progressive defect. The dark spot is caused by poor contact between the electroluminescent layer and the cathode, and it is considered that there is a minute gap between the electroluminescent layer and the cathode, and the dark spot progresses. However, when a reverse bias is applied, the spread of the gap can be suppressed. That is, the progress of dark spots can be suppressed. Therefore, as described above, the present invention in which a reverse bias is applied can provide a display device that suppresses the progression of dark spots and a driving method thereof.
１１ ソース線
１２ ゲート線
１３ 第１のトランジスタ（スイッチ用ＴＦＴ）
１４ 第１の電源
１５ 第２の電源
１６ 発光素子
１７ 第２のトランジスタ（駆動用ＴＦＴ）
１８ 第３のトランジスタ（電流制御用ＴＦＴ）
１９ ソースドライバ
２０ 第１のゲートドライバ
２１ 第２のゲートドライバ
２２ 第３の電源
２３ シフトレジスタ
２４ ラッチ
２５ スイッチ
２６ 選択信号線
２７、３７ シフトレジスタ
２８、３８ スイッチ
２９ 消去用トランジスタ（第５のトランジスタ）
３０ アナログスイッチ
３１ 第４の電源
４１ インバータ
４２ トライステートバッファ
11
14
18 Third transistor (current control TFT)
19
30
Claims (12)
前記第１のトランジスタのゲート電極はゲート線に電気的に接続され、ソース電極及びドレイン電極の一方はソース線に電気的に接続され、ソース電極及びドレイン電極の他方は前記第３のトランジスタのゲート電極に電気的に接続され、
前記発光素子、前記第２のトランジスタ及び前記第３のトランジスタは、第１の電源と第２の電源の間に前記第３のトランジスタ、前記第２のトランジスタ及び前記発光素子の順で直列に電気的に接続され、
前記第２のトランジスタのゲート電極は第３の電源に電気的に接続され、
前記ソースドライバは前記ソース線に電気的に接続され、
前記第１のゲートドライバと前記第２のゲートドライバは前記ゲート線に電気的に接続され、
前記第１のゲートドライバと前記第２のゲートドライバから異なるタイミングで前記ゲート線に信号が伝達され、
前記第２のトランジスタは飽和領域で動作し、前記第３のトランジスタは線形領域で動作することを特徴とする表示装置。 A first transistor, a second transistor, a third transistor, a light emitting element, a source driver, a first gate driver, and a second gate driver;
The gate electrode of the first transistor is electrically connected to the gate line, one of the source electrode and the drain electrode is electrically connected to the source line, and the other of the source electrode and the drain electrode is the gate of the third transistor. Electrically connected to the electrodes,
The light emitting element, the second transistor, and the third transistor are electrically connected in series between the first power source and the second power source in the order of the third transistor, the second transistor, and the light emitting element. Connected,
A gate electrode of the second transistor is electrically connected to a third power source;
The source driver is electrically connected to the source line;
The first gate driver and the second gate driver are electrically connected to the gate line;
A signal is transmitted to the gate line at different timings from the first gate driver and the second gate driver,
The display device, wherein the second transistor operates in a saturation region, and the third transistor operates in a linear region.
前記複数の画素の各々は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び発光素子を有し、
前記第１のトランジスタのゲート電極はゲート線に電気的に接続され、ソース電極及びドレイン電極の一方はソース線に電気的に接続され、ソース電極及びドレイン電極の他方は前記第３のトランジスタのゲート電極に電気的に接続され、
前記発光素子、前記第２のトランジスタ及び前記第３のトランジスタは、第１の電源と第２の電源の間に前記第３のトランジスタ、前記第２のトランジスタ及び前記発光素子の順で直列に電気的に接続され、
前記第２のトランジスタのゲート電極は第３の電源に電気的に接続され、
前記ソースドライバは前記ソース線に電気的に接続され、
前記第１のゲートドライバと前記第２のゲートドライバは前記ゲート線に電気的に接続され、
前記第１のゲートドライバと前記第２のゲートドライバは、前記表示領域を挟んで対向して配置され、
前記第１のゲートドライバと前記第２のゲートドライバから異なるタイミングで前記ゲート線に信号が伝達され、
前記第２のトランジスタは飽和領域で動作し、前記第３のトランジスタは線形領域で動作することを特徴とする表示装置。 A display region having a plurality of pixels, a source driver, a first gate driver, and a second gate driver;
Each of the plurality of pixels includes a first transistor, a second transistor, a third transistor, and a light emitting element,
The gate electrode of the first transistor is electrically connected to the gate line, one of the source electrode and the drain electrode is electrically connected to the source line, and the other of the source electrode and the drain electrode is the gate of the third transistor. Electrically connected to the electrodes,
The light emitting element, the second transistor, and the third transistor are electrically connected in series between the first power source and the second power source in the order of the third transistor, the second transistor, and the light emitting element. Connected,
A gate electrode of the second transistor is electrically connected to a third power source;
The source driver is electrically connected to the source line;
The first gate driver and the second gate driver are electrically connected to the gate line;
The first gate driver and the second gate driver are arranged to face each other across the display area,
A signal is transmitted to the gate line at different timings from the first gate driver and the second gate driver,
The display device, wherein the second transistor operates in a saturation region, and the third transistor operates in a linear region.
前記ソースドライバは、シフトレジスタ、ラッチ及びスイッチを有することを特徴とする表示装置。 In claim 1 or claim 2,
The display device, wherein the source driver includes a shift register, a latch, and a switch.
前記ソースドライバは、シフトレジスタ、ラッチ及びスイッチを有し、
前記スイッチは、消去用トランジスタと、前記ラッチと前記ソース線の間に配置されたアナログスイッチを有し、
前記消去用トランジスタのゲート電極は選択信号線に電気的に接続され、ソース電極及びドレイン電極の一方は前記ソース線に電気的に接続され、ソース電極及びドレイン電極の他方は第４の電源に電気的に接続され、
前記アナログスイッチの制御ノードは、前記選択信号線に電気的に接続されることを特徴とする表示装置。 In claim 1 or claim 2,
The source driver includes a shift register, a latch, and a switch,
The switch includes an erasing transistor, and an analog switch disposed between the latch and the source line,
A gate electrode of the erasing transistor is electrically connected to a selection signal line, one of a source electrode and a drain electrode is electrically connected to the source line, and the other of the source electrode and the drain electrode is electrically connected to a fourth power source. Connected,
The display device according to claim 1, wherein the control node of the analog switch is electrically connected to the selection signal line.
前記第１のゲートドライバと前記第２のゲートドライバの各々は、シフトレジスタとスイッチを有することを特徴とする表示装置。 In any one of Claims 1 thru | or 4,
Each of the first gate driver and the second gate driver includes a shift register and a switch.
前記第１のゲートドライバと前記第２のゲートドライバの各々は、シフトレジスタとトライステートバッファを有し、
前記第１のゲートドライバと前記第２のゲートドライバの各々において、前記トライステートバッファの入力ノードは前記シフトレジスタに電気的に接続され、制御ノードは選択信号線に電気的に接続され、出力ノードは前記ゲート線に電気的に接続されることを特徴とする表示装置。 In any one of Claims 1 thru | or 4,
Each of the first gate driver and the second gate driver includes a shift register and a tristate buffer;
In each of the first gate driver and the second gate driver, an input node of the tristate buffer is electrically connected to the shift register, a control node is electrically connected to a selection signal line, and an output node Is electrically connected to the gate line.
前記第１のトランジスタのオンとオフは、前記第１のゲートドライバ及び前記第２のゲートドライバにより制御されることを特徴とする表示装置。 In any one of Claims 1 thru | or 6,
ON / OFF of the first transistor is controlled by the first gate driver and the second gate driver.
前記第１のトランジスタのゲート電極はゲート線に電気的に接続され、ソース電極及びドレイン電極の一方はソース線に電気的に接続され、ソース電極及びドレイン電極の他方は前記第３のトランジスタのゲート電極に電気的に接続され、
前記発光素子、前記第２のトランジスタ及び前記第３のトランジスタは、第１の電源と第２の電源の間に前記第３のトランジスタ、前記第２のトランジスタ及び前記発光素子の順で直列に電気的に接続され、
前記第２のトランジスタのゲート電極は第３の電源に電気的に接続され、
前記ソースドライバは前記ソース線に電気的に接続され、
前記ソースドライバは、シフトレジスタ、ラッチ及び選択信号線に電気的に接続されたスイッチを有し、
前記第１のゲートドライバと前記第２のゲートドライバの各々は、シフトレジスタと、前記選択信号線に電気的に接続されたスイッチを有し、
前記選択信号線から伝達される第１の書き込み消去選択信号に従って、前記第１のゲートドライバが含むスイッチが動作状態となり、前記第２のゲートドライバが含むスイッチが不定状態となって、前記第１のゲートドライバにより前記ゲート線が選択され、
前記選択信号線から伝達される第２の書き込み消去選択信号に従って、前記第１のゲートドライバが含むスイッチが不定状態となり、前記第２のゲートドライバが含むスイッチが動作状態となって、前記第２のゲートドライバにより前記ゲート線が選択され、
前記第２のトランジスタは飽和領域で動作し、前記第３のトランジスタは線形領域で動作することを特徴とする表示装置の駆動方法。 A first transistor, a second transistor, a third transistor, a light emitting element, a source driver, a first gate driver, and a second gate driver;
The gate electrode of the first transistor is electrically connected to the gate line, one of the source electrode and the drain electrode is electrically connected to the source line, and the other of the source electrode and the drain electrode is the gate of the third transistor. Electrically connected to the electrodes,
The light emitting element, the second transistor, and the third transistor are electrically connected in series between the first power source and the second power source in the order of the third transistor, the second transistor, and the light emitting element. Connected,
A gate electrode of the second transistor is electrically connected to a third power source;
The source driver is electrically connected to the source line;
The source driver has a switch electrically connected to a shift register, a latch, and a selection signal line,
Each of the first gate driver and the second gate driver includes a shift register and a switch electrically connected to the selection signal line,
In accordance with the first write / erase selection signal transmitted from the selection signal line, the switch included in the first gate driver is in an operating state, the switch included in the second gate driver is in an indefinite state, and the first The gate driver is selected by the gate driver of
In accordance with a second write / erase selection signal transmitted from the selection signal line, the switch included in the first gate driver becomes indefinite, the switch included in the second gate driver becomes active, and the second The gate driver is selected by the gate driver of
The method for driving a display device, wherein the second transistor operates in a saturation region and the third transistor operates in a linear region.
前記第１のトランジスタのゲート電極はゲート線に電気的に接続され、ソース電極及びドレイン電極の一方はソース線に電気的に接続され、ソース電極及びドレイン電極の他方は前記第３のトランジスタのゲート電極に電気的に接続され、
前記発光素子、前記第２のトランジスタ及び前記第３のトランジスタは、第１の電源と第２の電源の間に前記第３のトランジスタ、前記第２のトランジスタ及び前記発光素子の順で直列に電気的に接続され、
前記第２のトランジスタのゲート電極は第３の電源に電気的に接続され、
前記ソースドライバは前記ソース線に電気的に接続され、
前記ソースドライバは、シフトレジスタ、ラッチ及び選択信号線に電気的に接続されたスイッチを有し、
前記第１のゲートドライバと前記第２のゲートドライバの各々は、シフトレジスタと、前記選択信号線に電気的に接続されたスイッチを有し、
前記選択信号線から伝達される第１の書き込み消去選択信号に従って、前記第１のゲートドライバが含むスイッチが動作状態となり、前記第２のゲートドライバが含むスイッチが不定状態となって、前記第１のゲートドライバにより前記ゲート線が選択され、前記ソースドライバが含む消去用トランジスタのソース電極及びドレイン電極の一方の電位が前記第３のトランジスタのゲート電極に伝達され、前記発光素子が非発光となる消去動作が行われ、
前記選択信号線から伝達される第２の書き込み消去選択信号に従って、前記第１のゲートドライバが含むスイッチが不定状態となり、前記第２のゲートドライバが含むスイッチが動作状態となって、前記第２のゲートドライバにより前記ゲート線が選択され、前記ラッチに保持されるビデオ信号の電位が前記第３のトランジスタのゲート電極に伝達され、前記ビデオ信号の電位に従って、前記発光素子が発光又は非発光となる書き込み動作が行われ、
前記第２のトランジスタは飽和領域で動作し、前記第３のトランジスタは線形領域で動作することを特徴とする表示装置の駆動方法。 A first transistor, a second transistor, a third transistor, a light emitting element, a source driver, a first gate driver, and a second gate driver;
The gate electrode of the first transistor is electrically connected to the gate line, one of the source electrode and the drain electrode is electrically connected to the source line, and the other of the source electrode and the drain electrode is the gate of the third transistor. Electrically connected to the electrodes,
The light emitting element, the second transistor, and the third transistor are electrically connected in series between the first power source and the second power source in the order of the third transistor, the second transistor, and the light emitting element. Connected,
A gate electrode of the second transistor is electrically connected to a third power source;
The source driver is electrically connected to the source line;
The source driver has a switch electrically connected to a shift register, a latch, and a selection signal line,
Each of the first gate driver and the second gate driver includes a shift register and a switch electrically connected to the selection signal line,
In accordance with the first write / erase selection signal transmitted from the selection signal line, the switch included in the first gate driver is in an operating state, the switch included in the second gate driver is in an indefinite state, and the first The gate line is selected by the gate driver, the potential of one of the source electrode and the drain electrode of the erasing transistor included in the source driver is transmitted to the gate electrode of the third transistor, and the light emitting element does not emit light. Erase operation is performed,
In accordance with a second write / erase selection signal transmitted from the selection signal line, the switch included in the first gate driver becomes indefinite, the switch included in the second gate driver becomes active, and the second The gate line is selected by the gate driver, the potential of the video signal held in the latch is transmitted to the gate electrode of the third transistor, and the light emitting element emits light or does not emit light according to the potential of the video signal. A write operation is performed,
The method for driving a display device, wherein the second transistor operates in a saturation region and the third transistor operates in a linear region.
前記第１のトランジスタのゲート電極はゲート線に電気的に接続され、ソース電極及びドレイン電極の一方はソース線に電気的に接続され、ソース電極及びドレイン電極の他方は前記第３のトランジスタのゲート電極に電気的に接続され、
前記発光素子、前記第２のトランジスタ及び前記第３のトランジスタは、第１の電源と第２の電源の間に前記第３のトランジスタ、前記第２のトランジスタ及び前記発光素子の順で直列に電気的に接続され、
前記第２のトランジスタのゲート電極は第３の電源に電気的に接続され、
前記ソースドライバは前記ソース線に電気的に接続され、
前記ソースドライバは、シフトレジスタ、ラッチ及び選択信号線に電気的に接続されたスイッチを有し、
前記第１のゲートドライバと前記第２のゲートドライバの各々は、シフトレジスタと、前記選択信号線に電気的に接続されたスイッチを有し、
１フレーム期間は、複数のサブフレーム期間を有し、
前記複数のサブフレーム期間の各々は、書き込み期間と点灯期間とを有し、
前記書き込み期間は、複数のゲート選択期間を有し、
前記複数のゲート選択期間の各々は、第１のサブゲート選択期間と第２のサブゲート選択期間を有し、
前記第１のサブゲート選択期間において、前記選択信号線から伝達される第１の書き込み消去選択信号に従って、前記第１のゲートドライバが含むスイッチが動作状態となり、前記第２のゲートドライバが含むスイッチが不定状態となって、前記第１のゲートドライバにより前記ゲート線が選択され、
前記第２のサブゲート選択期間において、前記選択信号線から伝達される第２の書き込み消去選択信号に従って、前記第１のゲートドライバが含むスイッチが不定状態となり、前記第２のゲートドライバが含むスイッチが動作状態となって、前記第２のゲートドライバにより前記ゲート線が選択され、
前記第２のトランジスタは飽和領域で動作し、前記第３のトランジスタは線形領域で動作することを特徴とする表示装置の駆動方法。 A first transistor, a second transistor, a third transistor, a light emitting element, a source driver, a first gate driver, and a second gate driver;
The gate electrode of the first transistor is electrically connected to the gate line, one of the source electrode and the drain electrode is electrically connected to the source line, and the other of the source electrode and the drain electrode is the gate of the third transistor. Electrically connected to the electrodes,
The light emitting element, the second transistor, and the third transistor are electrically connected in series between the first power source and the second power source in the order of the third transistor, the second transistor, and the light emitting element. Connected,
A gate electrode of the second transistor is electrically connected to a third power source;
The source driver is electrically connected to the source line;
The source driver has a switch electrically connected to a shift register, a latch, and a selection signal line,
Each of the first gate driver and the second gate driver includes a shift register and a switch electrically connected to the selection signal line,
One frame period has a plurality of subframe periods,
Each of the plurality of subframe periods has a writing period and a lighting period,
The writing period has a plurality of gate selection periods,
Each of the plurality of gate selection periods has a first sub-gate selection period and a second sub-gate selection period,
In the first sub-gate selection period, in accordance with a first write / erase selection signal transmitted from the selection signal line, a switch included in the first gate driver is activated, and a switch included in the second gate driver is The gate line is selected by the first gate driver in an undefined state,
In the second sub-gate selection period, the switch included in the first gate driver is in an indeterminate state according to the second write / erase selection signal transmitted from the selection signal line, and the switch included in the second gate driver In an operating state, the second gate driver selects the gate line,
The method for driving a display device, wherein the second transistor operates in a saturation region and the third transistor operates in a linear region.
前記第１のトランジスタのゲート電極はゲート線に電気的に接続され、ソース電極及びドレイン電極の一方はソース線に電気的に接続され、ソース電極及びドレイン電極の他方は前記第３のトランジスタのゲート電極に電気的に接続され、
前記発光素子、前記第２のトランジスタ及び前記第３のトランジスタは、第１の電源と第２の電源の間に前記第３のトランジスタ、前記第２のトランジスタ及び前記発光素子の順で直列に電気的に接続され、
前記第２のトランジスタのゲート電極は第３の電源に電気的に接続され、
前記ソースドライバは前記ソース線に電気的に接続され、
前記ソースドライバは、シフトレジスタ、ラッチ及び選択信号線に電気的に接続されたスイッチを有し、
前記第１のゲートドライバと前記第２のゲートドライバの各々は、シフトレジスタと、前記選択信号線に電気的に接続されたスイッチを有し、
１フレーム期間は、複数のサブフレーム期間を有し、
前記複数のサブフレーム期間の各々は、書き込み期間と点灯期間とを有し、
前記書き込み期間は、複数のゲート選択期間を有し、
前記複数のゲート選択期間の各々は、第１のサブゲート選択期間と第２のサブゲート選択期間を有し、
前記第１のサブゲート選択期間において、前記選択信号線から伝達される第１の書き込み消去選択信号に従って、前記第１のゲートドライバが含むスイッチが動作状態となり、前記第２のゲートドライバが含むスイッチが不定状態となって、前記第１のゲートドライバにより前記ゲート線が選択され、前記ソースドライバが含む消去用トランジスタのソース電極及びドレイン電極の一方の電位が前記第３のトランジスタのゲート電極に伝達され、前記発光素子が非発光となる消去動作が行われ、
前記第２のサブゲート選択期間において、前記選択信号線から伝達される第２の書き込み消去選択信号に従って、前記第１のゲートドライバが含むスイッチが不定状態となり、前記第２のゲートドライバが含むスイッチが動作状態となって、前記第２のゲートドライバにより前記ゲート線が選択され、前記ラッチに保持されるビデオ信号の電位が前記第３のトランジスタのゲート電極に伝達され、前記ビデオ信号の電位に従って、前記発光素子が発光又は非発光となる書き込み動作が行われ、
前記第２のトランジスタは飽和領域で動作し、前記第３のトランジスタは線形領域で動作することを特徴とする表示装置の駆動方法。 A first transistor, a second transistor, a third transistor, a light emitting element, a source driver, a first gate driver, and a second gate driver;
The gate electrode of the first transistor is electrically connected to the gate line, one of the source electrode and the drain electrode is electrically connected to the source line, and the other of the source electrode and the drain electrode is the gate of the third transistor. Electrically connected to the electrodes,
The light emitting element, the second transistor, and the third transistor are electrically connected in series between the first power source and the second power source in the order of the third transistor, the second transistor, and the light emitting element. Connected,
A gate electrode of the second transistor is electrically connected to a third power source;
The source driver is electrically connected to the source line;
The source driver has a switch electrically connected to a shift register, a latch, and a selection signal line,
Each of the first gate driver and the second gate driver includes a shift register and a switch electrically connected to the selection signal line,
One frame period has a plurality of subframe periods,
Each of the plurality of subframe periods has a writing period and a lighting period,
The writing period has a plurality of gate selection periods,
Each of the plurality of gate selection periods has a first sub-gate selection period and a second sub-gate selection period,
In the first sub-gate selection period, in accordance with a first write / erase selection signal transmitted from the selection signal line, a switch included in the first gate driver is activated, and a switch included in the second gate driver is The gate line is selected by the first gate driver, and one potential of the source electrode and the drain electrode of the erasing transistor included in the source driver is transmitted to the gate electrode of the third transistor. , An erasing operation is performed in which the light emitting element does not emit light,
In the second sub-gate selection period, the switch included in the first gate driver is in an indeterminate state according to the second write / erase selection signal transmitted from the selection signal line, and the switch included in the second gate driver In an operating state, the gate line is selected by the second gate driver, the potential of the video signal held in the latch is transmitted to the gate electrode of the third transistor, and according to the potential of the video signal, A writing operation in which the light emitting element emits light or does not emit light is performed,
The method for driving a display device, wherein the second transistor operates in a saturation region and the third transistor operates in a linear region.
前記第１のトランジスタのオンとオフは、前記第１のゲートドライバ及び前記第２のゲートドライバにより制御されることを特徴とする表示装置の駆動方法。 In any one of Claim 8 thru | or Claim 11,
A method for driving a display device, wherein turning on and off of the first transistor is controlled by the first gate driver and the second gate driver.
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