JP4999390B2 - Display device - Google Patents
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Description
本発明は複数の画素がマトリクスに配置されたアクティブマトリクス型表示装置に関し、特に、複数の画素の一部を利用して部分表示(パーシャル表示)を行う表示装置、及びその駆動方法に関する。また、その表示装置を表示部に有する電子機器に関する。 The present invention relates to an active matrix display device in which a plurality of pixels are arranged in a matrix, and more particularly to a display device that performs partial display (partial display) using a part of the plurality of pixels and a driving method thereof. The present invention also relates to an electronic device having the display device in a display portion.
液晶などの表示素子で形成した表示装置である液晶ディスプレイ(LCD)が広く普及している。しかし、近年、画素を発光ダイオード(LED)などの表示素子で形成した、いわゆる自発光型の表示装置、つまり、発光装置が注目を浴びている。このような自発光型の表示装置に用いられる表示素子としては、有機発光ダイオード(OLED(Organic Light Emitting Diode)、有機EL素子、エレクトロルミネッセンス(Electro Luminescence:EL)素子などとも言う)が注目を集めており、ELディスプレイなどに用いられるようになってきている。OLEDなどの表示素子は自発光型であるため、液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い等の利点がある。 A liquid crystal display (LCD), which is a display device formed with a display element such as a liquid crystal, is widely used. However, in recent years, a so-called self-luminous display device in which a pixel is formed of a display element such as a light emitting diode (LED), that is, a light emitting device has attracted attention. As a display element used for such a self-luminous display device, an organic light emitting diode (also referred to as an OLED (Organic Light Emitting Diode), an organic EL element, an electroluminescence (EL) element, etc.) attracts attention. It has been used for EL displays and the like. Since a display element such as an OLED is a self-luminous type, there are advantages such that the visibility of pixels is higher than that of a liquid crystal display, a backlight is unnecessary, and a response speed is high.
最近、特に携帯電話機などの携帯型の電子機器の表示部にELディスプレイが用いられるようになってきている。このような携帯型の電子機器においては、さらに低消費電力化が要求される。
ところで、低消費電力化を図る技術として、表示領域の一部のみを利用して表示(パーシャル表示)を行う技術が用いられている。例えば、表示領域を分割し、それぞれの表示領域を別個に駆動する複数の駆動回路を設け、節電モード時には、固定パターンを表示する領域のみ駆動させるなどしてパーシャル表示を行うことができる。 By the way, as a technique for reducing power consumption, a technique for performing display (partial display) using only a part of a display area is used. For example, a partial display can be performed by dividing a display area and providing a plurality of drive circuits that drive each display area separately, and driving only a fixed pattern display area in the power saving mode.
しかし、このような構成では、任意の位置に表示を行うことができない。また、表示装置の機種によって規格が異なるため、それぞれ別個の駆動回路の開発を行わなければならない。 However, in such a configuration, display cannot be performed at an arbitrary position. In addition, since the standards differ depending on the type of display device, separate drive circuits must be developed.
また、任意の表示領域の画素にビデオ信号を入力することによりパーシャル表示を行うこともできる。そして、パーシャル表示の際には、非表示領域の画素への信号の書き換え回数を減らすことにより、消費電力の低減を図ることができる(特許文献1参照) Further, partial display can be performed by inputting a video signal to a pixel in an arbitrary display area. In the case of partial display, power consumption can be reduced by reducing the number of signal rewrites to pixels in the non-display area (see Patent Document 1).
しかし、このような構成では、駆動回路の構成が複雑になってしまう。また、消費電力の低減も充分ではない。 However, with such a configuration, the configuration of the drive circuit becomes complicated. In addition, power consumption is not sufficiently reduced.
そこで、本発明の表示装置は、任意の位置にパーシャル表示を行うことが可能であり、さらに消費電力の低減を図った表示装置を提供することを目的とする。 Therefore, the display device of the present invention is capable of performing partial display at an arbitrary position, and an object thereof is to provide a display device that further reduces power consumption.
本発明の表示装置は、部分表示(パーシャル表示)中において、非表示領域の画素を選択しているとき、信号線駆動回路へのクロック信号の入力を停止し、信号線駆動回路に含まれるシフトレジスタ回路の動作を停止させ、画素へは非表示信号を入力する。 The display device of the present invention stops the input of the clock signal to the signal line driver circuit and selects the shift included in the signal line driver circuit when a pixel in the non-display area is selected during partial display (partial display). The operation of the register circuit is stopped, and a non-display signal is input to the pixel.
以下に本発明の具体的構成を示す。 The specific configuration of the present invention is shown below.
本発明の表示装置は、画素に書き込む信号を出力する信号線駆動回路と、信号を書き込む画素を選択する走査線駆動回路と、を有し、該信号線駆動回路は、該走査線駆動回路により画素が選択され、且つ該信号線駆動回路の動作が停止している間、該信号線駆動回路から所定の信号を出力する切り替え回路を有する。 A display device of the present invention includes a signal line driver circuit that outputs a signal to be written to a pixel, and a scanning line driver circuit that selects a pixel to which the signal is to be written, and the signal line driver circuit is driven by the scan line driver circuit. While the pixel is selected and the operation of the signal line driver circuit is stopped, the switching circuit outputs a predetermined signal from the signal line driver circuit.
また、本発明の表示装置は、画素に書き込む信号を信号線に出力する信号線駆動回路と、信号を書き込む画素を選択する走査線駆動回路と、を有し、該信号線駆動回路は、シフトレジスタ回路と、ラッチ回路と、切り替え回路とを有し、該切り替え回路は、スイッチを備え、該スイッチにより該信号線を該ラッチ回路の出力端子または所定の電位が供給される配線と導通させる手段を有する。 In addition, the display device of the present invention includes a signal line driver circuit that outputs a signal to be written to the pixel to the signal line, and a scanning line driver circuit that selects the pixel to which the signal is to be written, and the signal line driver circuit has a shift function. A register circuit; a latch circuit; and a switching circuit. The switching circuit includes a switch, and the switch makes the signal line conductive with an output terminal of the latch circuit or a wiring to which a predetermined potential is supplied. Have
また、本発明の表示装置は、複数の画素を備える画素部と、画素に書き込む信号を出力する信号線駆動回路と、信号を書き込む画素を選択する走査線駆動回路と、該信号線駆動回路の動作を停止する制御手段と、を有し、該画素は、アナログの電圧を保持する手段と、デジタル信号を記憶する手段とを有し、該走査線駆動回路により画素が選択され、且つ該信号線駆動回路の動作が停止している間、該信号線駆動回路からは所定の信号が出力される。 In addition, a display device of the present invention includes a pixel portion including a plurality of pixels, a signal line driver circuit that outputs a signal to be written to the pixels, a scanning line driver circuit that selects a pixel to which the signal is to be written, and the signal line driver circuit. Control means for stopping the operation, and the pixel has means for holding an analog voltage and means for storing a digital signal, the pixel is selected by the scanning line driver circuit, and the signal While the operation of the line drive circuit is stopped, a predetermined signal is output from the signal line drive circuit.
また、本発明の表示装置は、上記構成において、該デジタル信号を記憶する手段は該所定の信号を記憶する。 In the display device of the present invention having the above structure, the means for storing the digital signal stores the predetermined signal.
また、本発明の表示装置は、上記構成において、該画素は液晶表示素子を有する。 In the display device of the invention having the above structure, the pixel includes a liquid crystal display element.
本発明の表示装置の駆動方法は、信号線駆動回路にシフトレジスタ回路とラッチ回路と切り替え回路とを有し、部分表示が可能な表示装置の駆動方法であって、部分表示中において、表示領域の画素を選択している間、該切り替え回路により該ラッチ回路から出力される信号を信号線に供給し、非表示領域の画素を選択している間、該切り替え回路により非表示信号を信号線に供給し、該表示領域の画素を選択している間、該シフタレジスタ回路へクロック信号を入力し、該非表示領域の画素の選択開始時に該シフタレジスタ回路へのクロック信号の入力を停止し、該非表示領域の画素の選択から該表示領域の画素の選択に移るとき、該表示領域の画素の選択開始から1水平期間以上前に該シフトレジスタ回路へのクロック信号の入力を開始する。 A display device driving method according to the present invention is a display device driving method in which a signal line driver circuit includes a shift register circuit, a latch circuit, and a switching circuit, and can perform partial display. The signal output from the latch circuit by the switching circuit is supplied to the signal line while the pixel is selected, and the non-display signal is supplied to the signal line by the switching circuit while the pixel in the non-display area is selected. The clock signal is input to the shifter register circuit while the pixels in the display area are selected, and the clock signal input to the shifter register circuit is stopped when the selection of the pixels in the non-display area is started. When shifting from selection of pixels in the non-display area to selection of pixels in the display area, input of a clock signal to the shift register circuit is started at least one horizontal period before the selection of pixels in the display area is started. That.
また、本発明の表示装置の駆動方法は、信号線駆動回路にシフトレジスタ回路と切り替え回路とを有し、部分表示が可能な表示装置の駆動方法であって、部分表示中において、表示領域の画素を選択している間、該切り替え回路によりビデオ線から出力される信号を信号線に供給し、非表示領域の画素を選択している間、該切り替え回路により非表示信号を信号線に供給し、該表示領域の画素を選択している間、該シフタレジスタ回路へクロック信号を入力し、該非表示領域の画素を選択している間、該シフタレジスタ回路へのクロック信号の入力を停止する。 A display device driving method according to the present invention is a display device driving method that includes a shift register circuit and a switching circuit in a signal line driver circuit, and is capable of partial display. While a pixel is selected, a signal output from the video line is supplied to the signal line by the switching circuit, and a non-display signal is supplied to the signal line by the switching circuit while a pixel in the non-display area is selected. The clock signal is input to the shifter register circuit while the pixel in the display area is selected, and the input of the clock signal to the shifter register circuit is stopped while the pixel in the non-display area is selected. .
なお、明細書に示すスイッチは、電気的スイッチでも機械的なスイッチでも何でも良い。電流の流れを制御できるものなら、何でも良い。トランジスタでもよいし、ダイオードでもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性(導電型)は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、LDD領域を設けているものやマルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源(Vss、GND、0Vなど)に近い状態で動作する場合はNチャネル型を、反対に、ソース端子の電位が、高電位側電源(Vddなど)に近い状態で動作する場合はPチャネル型を用いることが望ましい。なぜなら、ゲートソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。なお、Nチャネル型とPチャネル型の両方を用いて、CMOS型のスイッチにしてもよい。 Note that the switches shown in the specification may be electrical switches or mechanical switches. Anything that can control the current flow is acceptable. It may be a transistor, a diode, or a logic circuit combining them. Therefore, when a transistor is used as a switch, the transistor operates as a mere switch, and thus the polarity (conductivity type) of the transistor is not particularly limited. However, when it is desirable that the off-state current is small, it is desirable to use a transistor having a polarity with a small off-state current. As a transistor with low off-state current, there are a transistor provided with an LDD region and a transistor having a multi-gate structure. Further, when the transistor operated as a switch operates at a source terminal potential close to a low potential power source (Vss, GND, 0 V, etc.), the N-channel type is used. On the contrary, the source terminal potential is a high potential. When operating in a state close to the side power supply (Vdd or the like), it is desirable to use a P-channel type. This is because the absolute value of the voltage between the gate and the source can be increased, so that it can easily operate as a switch. Note that both N-channel and P-channel switches may be used as CMOS switches.
なお、本発明において接続されているとは、電気的に接続されていることと同義である。したがって、間に別の素子やスイッチなどが配置されていてもよい。 In the present invention, being connected is synonymous with being electrically connected. Therefore, another element, a switch, or the like may be disposed between them.
なお、表示素子は、様々な形態を用いることが出来る。例えば、EL素子(有機EL素子、無機EL素子又は有機材料及び無機材料を含むEL素子)、電子放出素子、液晶素子、電子インク、光回折素子、放電素子、微小鏡面素子(DMD:Digital Micromirror Device)、圧電素子、カーボンナノチューブなど、電気磁気的作用によりコントラストが変化する表示媒体を適用することができる。なお、EL素子を用いたELパネル方式の表示装置としてはELディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ(FED:Field Emission Display)やSED方式平面型ディスプレイ(SED:Surface−conduction Electron−emitter Disply)など、液晶素子を用いた液晶パネル方式の表示装置としては液晶ディスプレイ、電子インクを用いたデジタルペーパー方式の表示装置としては電子ペーパー、光回折素子を用いた表示装置としてはグレーティングライトバルブ(GLV)方式のディスプレイ、放電素子を用いたPDP(Plasma Display Panel)方式のディスプレイとしてはプラズマディスプレイ、微小鏡面素子を用いたDMDパネル方式の表示装置としてはデジタル・ライト・プロセッシング(DLP)方式の表示装置、圧電素子を用いた表示装置としては圧電セラミックディスプレイ、カーボンナノチューブを用いた表示装置としてはナノ放射ディスプレイ(NED:Nano Emissive Display)、などがある。 Note that various forms of display elements can be used. For example, an EL element (an organic EL element, an inorganic EL element or an EL element including an organic material and an inorganic material), an electron emission element, a liquid crystal element, an electronic ink, a light diffraction element, a discharge element, a micromirror device (DMD: Digital Micromirror Device) ), A display medium whose contrast is changed by an electromagnetic action, such as a piezoelectric element or a carbon nanotube, can be applied. An EL panel type display device using an EL element is used as an EL display, and a display device using an electron-emitting device is used as a field emission display (FED: Field Emission Display) or an SED type flat display (SED: Surface-conduction). Electron-emitter Display) and the like, a liquid crystal panel type display device using a liquid crystal element, a liquid crystal display, a digital paper type display device using electronic ink, an electronic paper, and a display device using an optical diffraction element as a grating. As a light valve (GLV) type display, a plasma display panel (PDP) type display using a discharge element is a plasma display, A DMD panel type display device using a small mirror surface element is a digital light processing (DLP) type display device, a display device using a piezoelectric element is a piezoelectric ceramic display, and a display device using a carbon nanotube is nano. There is a radiation display (NED: Nano Emissive Display).
なお、本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ(TFT)、半導体基板やSOI基板を用いて形成されるMOS型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。また、トランジスタが配置されている基板の種類に限定はなく、単結晶基板、SOI基板、ガラス基板、プラスチック基板などに配置することが出来る。 Note that in the present invention, applicable transistor types are not limited, and a thin film transistor (TFT) using a non-single-crystal semiconductor film typified by amorphous silicon or polycrystalline silicon, a semiconductor substrate, or an SOI substrate is used. A MOS transistor, a junction transistor, a bipolar transistor, a transistor using an organic semiconductor or a carbon nanotube, and other transistors can be applied. There is no limitation on the kind of the substrate over which the transistor is provided, and the transistor can be provided on a single crystal substrate, an SOI substrate, a glass substrate, a plastic substrate, or the like.
なお、すでに述べたように、本発明におけるトランジスタは、どのようなタイプのトランジスタでもよいし、どのような基板上に形成されていてもよい。したがって、回路の全てガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、SOI基板上に形成されていてもよいし、どのような基板上に形成されていてもよい。あるいは、回路の一部が、ある基板に形成されており、回路の別の一部が、別の基板に形成されていてもよい。つまり、回路の全てが同じ基板上に形成されていなくてもよい。例えば、回路の一部は、ガラス基板上にTFTを用いて形成し、回路の別の一部は、単結晶基板上に形成し、そのICチップをCOG(Chip On Glass)で接続してガラス基板上に配置してもよい。あるいは、そのICチップをTAB(Tape Auto Bonding)やプリント基板を用いてガラス基板と接続してもよい。 Note that as described above, the transistor in the present invention may be any type of transistor, and may be formed on any substrate. Therefore, the entire circuit may be formed on a glass substrate, may be formed on a plastic substrate, may be formed on a single crystal substrate, or may be formed on an SOI substrate. However, it may be formed on any substrate. Alternatively, a part of the circuit may be formed on a certain substrate, and another part of the circuit may be formed on another substrate. That is, all of the circuits may not be formed on the same substrate. For example, part of a circuit is formed using a TFT over a glass substrate, another part of the circuit is formed over a single crystal substrate, and the IC chip is connected with COG (Chip On Glass) to form glass. You may arrange | position on a board | substrate. Alternatively, the IC chip may be connected to the glass substrate using TAB (Tape Auto Bonding) or a printed board.
なお、本発明においては、一画素とは、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、R(赤)G(緑)B(青)の色要素からなるカラー表示装置の場合には、画像の最小単位は、Rの画素とGの画素とBの画素との三画素から構成されるものとする。なお、色要素は、三色に限定されず、それ以上の数を用いても良いし、RGB以外の色を用いても良い。例えば、白色を加えて、RGBW(Wは白)としてもよい。また、RGBに、例えば、イエロー、シアン、マゼンタ、エメラルドグリーン、朱色などを一色以上追加したものでもよい。また、例えばRGBの中の少なくとも一色について、類似した色を追加してもよい。例えば、R、G、B1、B2としてもよい。B1とB2とは、どちらも青色であるが、少し周波数が異なっている。このような色要素を用いることにより、より実物に近い表示を行うことができたり、消費電力を低減したりすることが出来る。また、別の例としては、1つの色要素について、複数の領域を用いて明るさを制御する場合は、その領域一つ分を一画素とする。よって、一例としては、面積階調を行う場合、一つの色要素につき、明るさを制御する領域が複数あり、その全体で階調を表現するわけであるが、明るさを制御する領域の一つ分を一画素とする。よって、その場合は、一つの色要素は、複数の画素で構成されることとなる。また、その場合、画素によって、表示に寄与する領域の大きさが異なっている場合がある。また、一つの色要素につき複数ある、明るさを制御する領域において、つまり、一つの色要素を構成する複数の画素において、各々に供給する信号を僅かに異ならせるようにして、視野角を広げるようにしてもよい。 In the present invention, one pixel represents one element whose brightness can be controlled. Therefore, as an example, one pixel represents one color element, and brightness is expressed by one color element. Therefore, at that time, in the case of a color display device composed of R (red), G (green), and B (blue) color elements, the minimum unit of an image is an R pixel, a G pixel, and a B pixel. It is assumed to be composed of three pixels. Note that the color elements are not limited to three colors, and more than that may be used, or colors other than RGB may be used. For example, RGBW (W is white) may be added by adding white. Further, RGB may be obtained by adding one or more colors such as yellow, cyan, magenta, emerald green, vermilion, and the like. Further, for example, a similar color may be added for at least one of RGB. For example, R, G, B1, and B2 may be used. B1 and B2 are both blue, but have slightly different frequencies. By using such a color element, it is possible to perform display closer to the real thing or to reduce power consumption. As another example, in the case where brightness is controlled using a plurality of areas for one color element, one area corresponds to one pixel. Therefore, as an example, when performing area gradation, there are a plurality of areas for controlling the brightness for each color element, and the gradation is expressed as a whole. One portion is defined as one pixel. Therefore, in that case, one color element is composed of a plurality of pixels. In that case, the size of the region contributing to the display may be different depending on the pixel. Further, in a plurality of brightness control areas for one color element, that is, in a plurality of pixels constituting one color element, a signal supplied to each is slightly different to widen the viewing angle. You may do it.
なお、本明細書において、画素がマトリクスに配置されているとは、縦縞と横縞を組み合わせたいわゆる格子状に配置されている場合はもちろんのこと、三色の色要素(例えばRGB)でフルカラー表示を行う場合に、1つの画像の最小要素を表す三つの色要素の画素がいわゆるデルタ配置されている場合も含むものとする。また、色要素毎にその画素の大きさが異なっていてもよい。 Note that in this specification, the pixels are arranged in a matrix, not only in the case of a so-called grid pattern in which vertical stripes and horizontal stripes are combined, but also in full-color display with three color elements (for example, RGB). When performing the above, the case where pixels of three color elements representing the minimum element of one image are arranged in a so-called delta arrangement is also included. Further, the size of the pixel may be different for each color element.
トランジスタとは、それぞれ、ゲート電極と、ドレイン領域と、ソース領域とを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル形成領域を有する。ここで、ソース領域とドレイン領域とは、トランジスタの構造や動作条件等によって変わるため、いずれがソース領域またはドレイン領域であるかを限定することが困難である。そこで、本形態においては、ソース領域及びドレイン領域として機能する領域を、それぞれ第1端子、第2端子と表記する。 A transistor is an element having at least three terminals including a gate electrode, a drain region, and a source region, and has a channel formation region between the drain region and the source region. Here, since the source region and the drain region vary depending on the structure and operating conditions of the transistor, it is difficult to limit which is the source region or the drain region. Therefore, in this embodiment, regions functioning as a source region and a drain region are referred to as a first terminal and a second terminal, respectively.
なお、本明細書において、半導体装置とは半導体素子(トランジスタやダイオードなど)を含む回路を有する装置をいう。また、表示装置とは、基板上に表示素子を含む複数の画素やそれらの画素を駆動させる周辺駆動回路が形成された表示パネル本体だけでなく、それにフレキシブルプリントサーキット(FPC)やプリント配線基盤(PWB)が取り付けられたものも含む。また、発光装置とは、特に自発光型の表示素子を用いている表示装置をいう。 Note that in this specification, a semiconductor device refers to a device having a circuit including a semiconductor element (such as a transistor or a diode). The display device is not only a display panel body in which a plurality of pixels including display elements on a substrate and peripheral drive circuits for driving these pixels are formed, but also a flexible printed circuit (FPC) and a printed wiring board ( Including those to which PWB) is attached. A light-emitting device refers to a display device using a self-luminous display element in particular.
本発明は、パーシャル表示中において、非表示領域の画素を走査線駆動回路が選択しているときに信号線駆動回路の動作を停止させることにより、消費電力を低減することができる。 According to the present invention, power consumption can be reduced by stopping the operation of the signal line driver circuit when the scanning line driver circuit selects a pixel in a non-display area during partial display.
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode.
本発明の表示装置は、画素部と、画素部を駆動する走査線駆動回路及び信号線駆動回路を有する。走査線駆動回路から画素部へ延長して複数の走査線が配置されている。また、信号線駆動回路から画素部へ延長して複数の信号線が配置されている。そして、これらの走査線と信号線に対応してマトリクスに複数の画素が配置されている。 The display device of the present invention includes a pixel portion, a scan line driver circuit and a signal line driver circuit for driving the pixel portion. A plurality of scanning lines are arranged extending from the scanning line driving circuit to the pixel portion. A plurality of signal lines are arranged extending from the signal line driver circuit to the pixel portion. A plurality of pixels are arranged in a matrix corresponding to these scanning lines and signal lines.
走査線駆動回路は、信号の書き込みを行う画素を選択する信号を走査線に供給する。そして、信号線駆動回路は画素へ書き込む信号を信号線へ供給する。つまり、走査線駆動回路により選択された画素へ、信号線駆動回路から出力された信号の書き込みを行う。 The scan line driver circuit supplies a signal for selecting a pixel to which a signal is written to the scan line. Then, the signal line driver circuit supplies a signal to be written to the pixel to the signal line. That is, the signal output from the signal line driver circuit is written to the pixel selected by the scan line driver circuit.
画素は、表示素子と、書き込まれた信号を保存する手段と、書き込まれた信号によって表示素子の駆動を制御する手段とを有する。よって、信号の書き込まれた画素は、その信号を保存し、その信号にしたがった状態(点灯状態または非点灯状態)を維持する。 The pixel includes a display element, means for storing a written signal, and means for controlling driving of the display element by the written signal. Therefore, the pixel in which the signal is written stores the signal and maintains a state according to the signal (lighted state or non-lighted state).
よって、画像を表示する場合には通常、全ての画素を選択し、それらの画素にそれぞれの信号の書き込みを行って動画や静止画を表示することができる。 Therefore, when displaying an image, it is usually possible to select all the pixels and write a signal to these pixels to display a moving image or a still image.
ここで、本発明の表示装置は、パーシャル表示を行うことができる。パーシャル表示のときには、画素部の一部(例えば、画素部のi行目からj行目までの画素)を表示領域とし、他の領域は非表示領域とする。そして、走査線駆動回路が非表示領域を選択している間において、信号線駆動回路の動作を停止する。なお、このとき、走査線駆動回路が非表示領域を選択している間ずっと信号線駆動回路の動作を停止している場合に限らず、一部の間だけ信号線駆動回路の動作を停止させていても構わない。 Here, the display device of the present invention can perform partial display. In the case of partial display, a part of the pixel portion (for example, pixels from the i-th row to the j-th row of the pixel portion) is set as a display region, and the other regions are set as non-display regions. Then, the operation of the signal line driver circuit is stopped while the scanning line driver circuit selects the non-display area. At this time, the operation of the signal line driver circuit is stopped only for a part of time, not only when the operation of the signal line driver circuit is stopped while the scanning line driver circuit selects the non-display area. It does not matter.
なお、信号線駆動回路の動作を停止させるとは、例えば信号線駆動回路へクロック信号(CLK)やクロック反転信号(CLKB)などの入力を止め、信号線駆動回路内のシフトレジスタ回路の動作を停止させることをいう。つまり、信号線駆動回路にシリアルに入力されるビデオ信号を画素の各列に対応したパラレルのビデオ信号に変換するタイミングをとるためのサンプリングパルスを出力するシフトレジスタ回路の動作を停止させることをいう。 Note that to stop the operation of the signal line driver circuit, for example, input of a clock signal (CLK) or a clock inversion signal (CLKB) to the signal line driver circuit is stopped, and the operation of the shift register circuit in the signal line driver circuit is stopped. It means stopping. That is, the operation of the shift register circuit that outputs a sampling pulse for timing to convert a video signal serially input to the signal line driver circuit into a parallel video signal corresponding to each column of pixels is stopped. .
そして、信号線駆動回路の動作を停止させているとき、信号線駆動回路から信号線には非表示信号を供給する。よって、信号線駆動回路の動作を停止させているときに走査線が選択している画素へ非表示信号を入力することができる。 When the operation of the signal line driver circuit is stopped, a non-display signal is supplied from the signal line driver circuit to the signal line. Therefore, a non-display signal can be input to the pixel selected by the scanning line when the operation of the signal line driver circuit is stopped.
なお、この非表示信号とは画素を非点灯にする信号とは限らない。つまり、画素部内において非表示信号が入力された画素は表示に関わらない背景画を構成するようにすればよい。この背景画とは白表示でもいいし、黒表示でもいい。表示装置の消費電力が小さくなるような状態であればよい。 Note that the non-display signal is not necessarily a signal for turning off the pixel. That is, a pixel to which a non-display signal is input in the pixel portion may constitute a background image that is not related to display. This background image may be displayed in white or black. Any state may be used as long as the power consumption of the display device is reduced.
このように、パーシャル表示のとき、高速に動作する信号線駆動回路内のシフトレジスタ回路を停止させることにより、消費電力を低減することができる。 As described above, power consumption can be reduced by stopping the shift register circuit in the signal line driver circuit that operates at high speed during partial display.
(実施の形態1)
本実施の形態では、通常表示モードと節電モードを有し、節電モードにおいて信号線駆動回路内のシフトレジスタ回路の動作を停止する手段を有する表示装置の基本構成について図1を用いて説明する。
(Embodiment 1)
In this embodiment mode, a basic structure of a display device which has a normal display mode and a power saving mode and has means for stopping the operation of the shift register circuit in the signal line driver circuit in the power saving mode will be described with reference to FIG.
信号線駆動回路101、走査線駆動回路102および画素部103を有する。そして信号線駆動回路101から画素部103へ延長して複数の信号線S1〜Snが配置され、走査線駆動回路102から画素部103へ延長して複数の走査線G1〜Gmが配置されている。また、画素部103には走査線G1〜Gmと信号線S1〜Snに対応して複数の画素104がマトリクスに配置されている。つまり、p行q列の画素は走査線Gp(走査線G1〜Gmのうちいずれか一)と信号線Sq(信号線S1〜Snのうちいずれか一)に接続されている。
A signal
走査線駆動回路102には、クロック信号(G_CLK)、クロック反転信号(G_CLKB)、スタートパルス信号(G_SP)などの信号が入力される。
Signals such as a clock signal (G_CLK), a clock inversion signal (G_CLKB), and a start pulse signal (G_SP) are input to the scan
クロック信号(G_CLK)は、一定の間隔でH(High)とL(Low)を繰り返す信号で、クロック反転信号(G_CLKB)は、クロック信号(G_CLK)と極性の反転する信号である。なお、クロック信号とクロック反転信号とをまとめてクロック信号ということもある。そして、これらの信号により、走査線駆動回路102の同期をとったり、処理の実行のタイミングを制御する。よって、走査線駆動回路102にスタートパルス信号(G_SP)が入力されると、クロック信号(G_CLK)やクロック反転信号(G_CLKB)にしたがって、画素行を選択するタイミングの走査信号が生成される。つまり、この走査信号は、走査線駆動回路102に接続された走査線を介して画素を一行づつ順に選択するタイミングの信号である。
The clock signal (G_CLK) is a signal that repeats H (High) and L (Low) at regular intervals, and the clock inversion signal (G_CLKB) is a signal whose polarity is inverted from that of the clock signal (G_CLK). The clock signal and the clock inversion signal may be collectively referred to as a clock signal. These signals are used to synchronize the scanning
また、信号線駆動回路101には、クロック信号(S_CLK)、クロック反転信号(S_CLKB)、スタートパルス信号(S_SP)、ビデオ信号(Video Data)、制御信号(S_WE)などの信号が入力される。
In addition, a signal such as a clock signal (S_CLK), a clock inversion signal (S_CLKB), a start pulse signal (S_SP), a video signal (Video Data), or a control signal (S_WE) is input to the signal
クロック信号(S_CLK)は、一定の間隔でH(High)とL(Low)を繰り返す信号で、クロック反転信号(S_CLKB)は、クロック信号(S_CLK)と極性の反転する信号である。そして、これらの信号により、信号線駆動回路101の同期をとったり、処理の実行のタイミングを制御する。よって、信号線駆動回路101にスタートパルス信号(S_SP)が入力されると、クロック信号(S_CLK)やクロック反転信号(S_CLKB)にしたがって、画素の列に対応したサンプリングパルスが生成される。つまり、サンプリングパルスは、ある画素へ書き込むビデオ信号が信号線駆動回路101に入力されているときに、その画素の列のデータとして変換するためのタイミングを制御する信号である。よってこのサンプリングパルスにより、シリアルのデータとして信号線駆動回路101に入力されるビデオ信号(Video Data)をパラレルのデータにすることができる。なお、線順次方式の表示装置の場合には、このパラレルのビデオ信号のデータは、信号線駆動回路101で保持し、同時に信号線S1〜Snのそれぞれへ供給する。また、点順次方式の場合には、サンプリングパルスのタイミングに従ってシリアルのビデオ信号のデータをパラレルのビデオ信号のデータとして順々に信号線S1〜Snのそれぞれに供給する。こうして、信号線駆動回路101は、それぞれ各列の画素に応じたビデオ信号を信号線S1〜Snのそれぞれへ供給する。
The clock signal (S_CLK) is a signal that repeats H (High) and L (Low) at regular intervals, and the clock inversion signal (S_CLKB) is a signal whose polarity is inverted from that of the clock signal (S_CLK). These signals are used to synchronize the signal
したがって、走査線駆動回路102によって生成された走査信号のタイミングで信号の書き込みを行う画素行が選択される。そして、信号線駆動回路101から信号線S1〜Snに供給されたビデオ信号は、選択された画素行の各列の画素104に書き込まれる。そして、各画素104は書き込まれたビデオ信号のデータを一定期間保存する。
Therefore, a pixel row to which signal writing is performed at the timing of the scanning signal generated by the scanning
通常の表示モードにおいては、各画素行が順次選択され、全ての画素104に各画素104に対応したビデオ信号が書き込まれる。そして、各画素104は、書き込まれた信号のデータを一定期間保持することによって、点灯又は非点灯の状態を維持する。
In the normal display mode, each pixel row is sequentially selected, and a video signal corresponding to each
そして、節電モードにおいては、パーシャル表示を行う。パーシャル表示のときには、画素部103の一部(例えば、画素部のi行目からj行目までの画素)を表示領域とし、他の領域は非表示領域とする。そして、走査線駆動回路102が非表示領域を選択している間において、信号線駆動回路101の動作を停止する。なお、このとき、走査線駆動回路102が非表示領域を選択している間ずっと信号線駆動回路101の動作を停止している場合に限らず、一部の間だけ信号線駆動回路101の動作を停止させていても構わない。
In the power saving mode, partial display is performed. In the partial display, a part of the pixel portion 103 (for example, pixels from the i-th row to the j-th row of the pixel portion) is set as a display region, and the other regions are set as non-display regions. Then, the operation of the signal
なお、信号線駆動回路101の動作を停止させるとは、例えば信号線駆動回路101へクロック信号(CLK)やクロック反転信号(CLKB)などの入力を止め、信号線駆動回路101内のシフトレジスタ回路の動作を停止させることをいう。つまり、信号線駆動回路101にシリアルに入力されるビデオ信号を画素の各列に対応したパラレルのビデオ信号に変換するタイミングをとるためのサンプリングパルスを出力するシフトレジスタ回路の動作を停止させることをいう。
Note that the operation of the signal
そして、信号線駆動回路101の動作を停止させているときには、信号線駆動回路101から信号線S1〜Snには非表示信号を供給する。よって、信号線駆動回路の動作を停止させているときに走査線が選択している画素へ非表示信号を入力することができる。なお、この非表示信号とは画素を非点灯にする信号とは限らない。つまり、画素部内において非表示信号が入力された画素は表示に関わらない背景画を構成するようにすればよい。この背景画とは白表示でもいいし、黒表示でもいい。消費電力が小さくなるような状態であればよい。画素104に入力する信号がアナログ信号である場合には、非表示にする信号とは、ある階調を示す任意の信号でよい。例えば、非表示領域がずっと非点灯であると、表示領域の画素と非表示領域の画素との劣化の進行が大きく異なってしまい、焼き付き現象が生じてしまう。よって、非表示信号としては、画素部の階調の平均となるような階調の信号とするとよい。
When the operation of the signal
こうして、通常の表示モードにおいては全面表示を行い、節電モードにおいてはパーシャル表示を行うことができる。例えば、通常の表示モードにおいては、図2(A)に示すように、全面表示を行い、節電モードにおいては、図2(B)に示すように表示画面の上部を表示領域とし、表示画面の下部を非表示領域としたり、図2(C)に示すように表示画面上部と下部を非表示領域とし、その間の領域を表示領域としたりすることができる。そして、節電モードにおいて大幅に消費電力を低減することができる。 In this way, the entire display can be performed in the normal display mode, and the partial display can be performed in the power saving mode. For example, in the normal display mode, the entire display is performed as shown in FIG. 2A, and in the power saving mode, the upper part of the display screen is used as the display area as shown in FIG. The lower part can be a non-display area, or the upper and lower parts of the display screen can be non-display areas as shown in FIG. 2C, and the area between them can be a display area. In addition, power consumption can be significantly reduced in the power saving mode.
なお、非表示領域の画素を選択しないようにしてもよい。つまり、図11に示す表示装置のように、走査線駆動回路102に制御信号(G_WE)を入力し、例えば、制御信号(G_WE)がLレベルのときには、走査線駆動回路102内のシフトレジスタ回路の出力にもとづいて画素が選択され、制御信号(G_WE)がHレベルのときには、いずれの画素も選択されないようにしてもよい。
Note that the pixels in the non-display area may not be selected. That is, as in the display device illustrated in FIG. 11, when the control signal (G_WE) is input to the scan
次に、本実施の形態の表示装置に適用可能な信号線駆動回路の一例を図4に示す。 Next, an example of a signal line driver circuit applicable to the display device of this embodiment is illustrated in FIG.
図4に示す信号線駆動回路はシフトレジスタ回路401、第1のラッチ回路402、第2のラッチ回路403、切り替え回路404を有する。切り替え回路404は各段にアナログスイッチ405とトランジスタ406を有する。各アナログスイッチ405は、第2のラッチ回路403の各段の出力端子と各信号線S1〜Snとを導通または非導通にするように接続されている。また、各トランジスタ406は配線408と各信号線S1〜Snとを導通または非導通にするように接続されている。なお、配線408には、各画素へ入力する非表示信号となる電位が印加されている。
The signal line driver circuit illustrated in FIG. 4 includes a
シフトレジスタ回路401には、クロック信号(S_CLK)、クロック反転信号(S_CLKB)、スタートパルス信号(S_SP)が入力される。そして、これらの信号にしたがって順次サンプリングパルスが出力される。
A clock signal (S_CLK), a clock inversion signal (S_CLKB), and a start pulse signal (S_SP) are input to the
シフトレジスタ回路401から出力されるサンプリングパルスは第1のラッチ回路402に入力され、そのサンプリングパルスのタイミングにしたがってビデオ信号(Video Data)が第1のラッチ回路402に保持される。
A sampling pulse output from the
第1のラッチ回路402において、最終段までビデオ信号の保持が完了すると、水平帰線期間中に、第2のラッチ回路403にラッチパルス(Latch Pulse)が入力され、第1のラッチ回路402に保持されていたビデオ信号は、一斉に第2のラッチ回路403に転送される。
When the
第2のラッチ回路403に転送されたビデオ信号は、切り替え回路404に入力される。さらに、切り替え回路404には制御信号(S_WE)が入力されており、この信号により、第2のラッチ回路403に保持された信号を信号線S1〜Snに供給するか、画素を非表示にする信号をS1〜Snに供給するかが制御される。つまり、アナログスイッチ405の制御端子には、制御信号(S_WE)と、インバータ407を介すことにより得られる制御信号(S_WE)の反転した信号とが入力される。また、制御信号(S_WE)の反転した信号はトランジスタ406のゲート端子にも入力される。そして、アナログスイッチ405とトランジスタ406とは相補的にオンオフする。アナログスイッチ405がオンしたときには、第2のラッチ回路403の各段の出力端子と各信号線S1〜Snとが導通し、このとき、トランジスタ406はオフする。そして、アナログスイッチ405がオフしたときには、第2のラッチ回路403の各段の出力端子と各信号線S1〜Snとは非導通となり、トランジスタ406はオンする。よって、トランジスタ406のソース端子の接続された配線408と信号線S1〜Snとが導通する。
The video signal transferred to the
つまり、制御信号(S_WE)がHレベルのときには、切り替え回路404から画素へ非表示信号が出力され、制御信号(S_WE)がLレベルのときには、切り替え回路404からビデオ信号が出力される。
That is, when the control signal (S_WE) is at an H level, a non-display signal is output from the switching
続いて、本構成の信号線駆動回路を適用した表示装置における節電モードにおいて、表示画面上部と下部を表示領域とし、その間の領域(i行目〜j行目の画素)を非表示領域とした場合のタイミングチャートを図3に示す。 Subsequently, in the power saving mode in the display device to which the signal line driving circuit of the present configuration is applied, the upper and lower portions of the display screen are set as display areas, and the area between them (pixels in the i-th to j-th lines) is set as a non-display area. A timing chart in this case is shown in FIG.
なお、制御信号(S_WE)がHレベルのときには信号線駆動回路から信号線に非表示信号が出力される。この制御信号(S_WE)をLレベルからHレベルにするタイミングは、i−1行目の画素のビデオ信号が第2のラッチ回路403に転送され、i−1行目の画素にビデオ信号の書き込みが完了した後である。つまり、i行目の画素のビデオ信号が第1のラッチ回路402に入力されている間か、i行目の画素のビデオ信号が第1のラッチ回路402に保持し終わった直後に制御信号(S_WE)をLレベルからHレベルにする。
Note that when the control signal (S_WE) is at the H level, a non-display signal is output from the signal line driver circuit to the signal line. The timing of changing the control signal (S_WE) from the L level to the H level is such that the video signal of the pixel on the (i−1) th row is transferred to the
そして、制御信号(S_WE)をHレベルからLレベルするタイミングはj+1行目の画素のビデオ信号が第2のラッチ回路403に転送し終わった直後からj+2行目の画素のビデオ信号が第2のラッチ回路403に転送されるまでの間である。
The timing at which the control signal (S_WE) is changed from the H level to the L level is the timing at which the video signal of the pixel in the (j + 2) -th row is immediately after the video signal of the pixel in the (j + 1) -th row has been transferred to the
また、制御信号(S_WE)がLレベルからHレベルになるとき、クロック信号(S_CLK)やクロック反転信号(S_CLKB)のシフトレジスタ回路401への入力を停止する。
Further, when the control signal (S_WE) changes from the L level to the H level, the input of the clock signal (S_CLK) or the clock inversion signal (S_CLKB) to the
そして、クロック信号(S_CLK)やクロック反転信号(S_CLKB)を復帰させる場合、制御信号(S_WE)をHレベルからLレベルにするタイミングよりも1水平期間以上早く復帰させる。つまり、j+1行目の画素のビデオ信号が第1のラッチ回路402に入力され始める前にクロック信号(S_CLK)やクロック反転信号(S_CLKB)を復帰させる。
When the clock signal (S_CLK) or the clock inversion signal (S_CLKB) is returned, the control signal (S_WE) is returned at least one horizontal period earlier than the timing when the control signal (S_WE) is changed from the H level to the L level. That is, the clock signal (S_CLK) and the clock inversion signal (S_CLKB) are restored before the video signal of the pixel in the j + 1th row starts to be input to the
こうして、制御信号(S_WE)がHレベルの間にj+1行目の画素のビデオ信号を第1のラッチ回路402から第2のラッチ回路403に転送し、制御信号(S_WE)がLレベルになったときにj+1行目の画素のビデオ信号を信号線駆動回路から信号線へ出力することができる。
Thus, while the control signal (S_WE) is at the H level, the video signal of the pixel on the (j + 1) th row is transferred from the
なお、シフトレジスタ回路401へクロック信号(S_CLK)やクロック反転信号(S_CLKB)の入力を停止している間は、スタートパルス(S_SP)信号の入力も停止してもよい。
Note that the input of the start pulse (S_SP) signal may be stopped while the input of the clock signal (S_CLK) or the clock inversion signal (S_CLKB) to the
こうして、表示画面の中央数行(i行目〜j行目の画素行)が非表示領域となり、その上下の画素行(1行目〜i−1行目の画素行、j+1行目〜n行目の画素行)が表示領域となる。そして、パーシャル表示のとき高速動作する信号線駆動回路の動作を停止することができるため、消費電力を低減することができる。 In this way, the center few lines (i-th to j-th pixel lines) of the display screen become non-display areas, and the upper and lower pixel lines (1st to i-1-th pixel lines, j + 1-th to n-th lines). The pixel row) is the display area. In addition, since the operation of the signal line driver circuit that operates at high speed during partial display can be stopped, power consumption can be reduced.
また、本発明の表示装置は図4に示したような信号線駆動回路を有する線順次駆動方式の表示装置に限られず、点順次駆動方式の表示装置であってもよい。点順次駆動方式の表示装置に適用可能な信号線駆動回路を図40に示す。 Further, the display device of the present invention is not limited to the line sequential drive type display device having the signal line drive circuit as shown in FIG. 4, and may be a dot sequential drive type display device. FIG. 40 shows a signal line driver circuit applicable to a dot sequential drive type display device.
図40に示す信号線駆動回路は、シフトレジスタ回路4001と、サンプリングスイッチ4002と、切り替え回路4003とを有する。シフトレジスタ回路4001は、複数段のフリップフロップ回路(FF)4004と複数段のAND回路4005を有する。AND回路4005の入力端子は隣り合うフリップフロップ回路4004の出力端子と接続されている。よって、各AND回路4005の出力端子からは順次シフトするサンプリングパルスが出力される。
The signal line driver circuit illustrated in FIG. 40 includes a
また、サンプリングスイッチ4002は各段にスイッチ4006を有している。各段のAND回路4005の出力端子は、各段のスイッチ4006の制御端子と接続されている。よって、サンプリングパルスにしたがって各スイッチ4006が順次オンする。
The
また、切り替え回路4003は各段にアナログスイッチ4007とトランジスタ4008を有している。そして、ビデオ信号が入力されるビデオ線は、各段毎のスイッチ4006及びアナログスイッチ4007を介して信号線S1〜Snと接続されている。また、各トランジスタ4008は配線4009と各信号線S1〜Snとを導通または非導通にするように接続されている。なお、配線4009には、各画素に入力する非表示信号となる電位が印加されている。
In addition, the
つまり、アナログスイッチ4007の制御端子には、制御信号(S_WE)と、インバータ4010を介すことにより得られる制御信号(S_WE)の反転した信号とが入力される。また、制御信号(S_WE)の反転した信号はトランジスタ4008のゲート端子にも入力される。そして、アナログスイッチ4007とトランジスタ4008とは相補的にオンオフする。アナログスイッチ4007がオンしたときには、ビデオ線と各信号線S1〜Snとが導通し、このとき、トランジスタ4008はオフする。そして、アナログスイッチ4007がオフしたときには、ビデオ線と各信号線S1〜Snとは非導通となり、トランジスタ4008はオンする。よって、トランジスタ4008のソース端子の接続された配線4009と信号線S1〜Snとが導通する。
That is, the control signal (S_WE) and the inverted signal of the control signal (S_WE) obtained through the
つまり、制御信号(S_WE)がHレベルのときには、切り替え回路4003から画素へ非表示信号が出力され、制御信号(S_WE)がLレベルのときには、切り替え回路4003からビデオ信号が出力される。
That is, when the control signal (S_WE) is at an H level, a non-display signal is output from the
また、点順次駆動方式の表示装置における節電モードにおいて、表示画面上部と下部を表示領域とし、その間の領域(i行目〜j行目の画素)を非表示領域とした場合のタイミングチャートを図41に示す。 Further, in the power saving mode in the display device of the dot sequential drive system, a timing chart in the case where the upper and lower display screens are set as display areas and the area between them (pixels in the i-th to j-th lines) is set as a non-display area is shown. 41.
この場合には、i−1行目の画素のビデオ信号が画素に書き込まれたら、制御信号(S_WE)がLレベルからHレベルにする。また、このときクロック信号(S_CLK)やクロック反転信号(S_CLKB)の信号線駆動回路への入力も停止する。 In this case, when the video signal of the pixel on the (i−1) th row is written to the pixel, the control signal (S_WE) is changed from the L level to the H level. At this time, the input of the clock signal (S_CLK) and the inverted clock signal (S_CLKB) to the signal line driver circuit is also stopped.
そして、j+1行目の画素のビデオ信号が信号線駆動回路に入力される直前に制御信号(S_WE)をHレベルからLレベルにする。また、このときクロック信号(S_CLK)やクロック反転信号(S_CLKB)の信号線駆動回への入力も停止する。 Then, the control signal (S_WE) is changed from the H level to the L level immediately before the video signal of the pixel on the j + 1th row is input to the signal line driver circuit. At this time, the input of the clock signal (S_CLK) and the clock inversion signal (S_CLKB) to the signal line driving circuit is also stopped.
なお、シフトレジスタ回路4001へクロック信号(S_CLK)やクロック反転信号(S_CLKB)の入力を停止している間は、スタートパルス(S_SP)信号の入力も停止してもよい。
Note that input of the start pulse (S_SP) signal may be stopped while the input of the clock signal (S_CLK) or the clock inversion signal (S_CLKB) to the
こうして、表示画面の中央数行(i行目〜j行目の画素行)が非表示領域となり、その上下の画素行(1行目〜i−1行目の画素行、j+1行目〜n行目の画素行)が表示領域となる。そして、パーシャル表示のとき高速動作する信号線駆動回路の動作を停止することができるため、消費電力を低減することができる。 In this way, the center few lines (i-th to j-th pixel lines) of the display screen become non-display areas, and the upper and lower pixel lines (1st to i-1-th pixel lines, j + 1-th to n-th lines). The pixel row) is the display area. In addition, since the operation of the signal line driver circuit that operates at high speed during partial display can be stopped, power consumption can be reduced.
また、本実施の形態における表示装置において、より好適な表示パネルの構成を図6に示す。図6の表示パネルは外部から信号が入力される接続端子部605と信号線駆動回路601とが画素部603を挟んで形成されている。基板600上に信号線駆動回路601、走査線駆動回路602、画素部603及び接続端子部605を有している。画素部603上には、画素部603を覆うように対向電極604が形成され、対向電極604は、接続端子部605に形成された対向電極の低電源電位が入力される複数の接続端子607から延長した接続端子607のパッドより幅広の配線とコンタクトホール608を介して接続されている。そして、ビデオ信号が入力される接続端子606はビデオ線609により信号線駆動回路601と接続されている。また、クロック信号(S_CLK)が入力される接続端子611はクロック線610により信号線駆動回路601と接続されている。本構成の場合には、FPCから対向電極604への電源供給ラインの抵抗(接続端子607とFPC端子との接触抵抗や、対向電極604と接続端子607との間の配線抵抗など)を小さくすることができる。よって、電源供給ラインでの電圧降下を低減し、対向電極604の電位を正常にすることができる。そして、ビデオ線609やクロック線610のように引き回し配線が長くなっても、パーシャル表示の際には、ビデオ線609やクロック線610に信号を入力しないため消費電力の低減を図ることができる。
Further, FIG. 6 shows a more preferable structure of the display panel in the display device in this embodiment. In the display panel in FIG. 6, a
(実施の形態2)
本実施の形態においては、ELディスプレイなどのように表示素子が電流駆動型表示素子(以下発光素子という)である場合の表示装置に本発明を適用した場合について説明する。
(Embodiment 2)
In this embodiment mode, a case where the present invention is applied to a display device in which a display element is a current-driven display element (hereinafter referred to as a light emitting element) such as an EL display will be described.
まず、本実施の形態の表示装置に適用可能な画素構成について図8を用いて説明する。ここでは、一画素のみを図示しているが、表示装置の画素部には行方向と列方向にマトリクスに複数の画素が配置されている。図8に示す画素は、第1のトランジスタ(スイッチングトランジスタ)802、第2のトランジスタ(駆動トランジスタ)801、容量素子803、発光素子804、第1の配線(走査線)805、第2の配線(信号線)806及び第3の配線(電源線)807を有している。
First, a pixel structure which can be applied to the display device of this embodiment is described with reference to FIG. Although only one pixel is shown here, a plurality of pixels are arranged in a matrix in the row direction and the column direction in the pixel portion of the display device. 8 includes a first transistor (switching transistor) 802, a second transistor (drive transistor) 801, a
第1のトランジスタ802は、ゲート端子が第1の配線805に接続され、第1端子(ソース端子又はドレイン端子)が第2の配線806に接続され、第2端子(ソース端子又はドレイン端子)が第2のトランジスタ801のゲート端子と接続されている。また、第1のトランジスタ802の第2端子は容量素子803を介して第3の配線807と接続されている。また、第2のトランジスタ801は、第1端子(ソース端子又はドレイン端子)が第3の配線807に接続され、第2端子(ソース端子又はドレイン端子)が発光素子804の第1の電極(画素電極)と接続されている。発光素子804の第2の電極(対向電極)808には低電源電位が印加されている。なお、低電源電位とは、第3の配線807に印加される高電源電位を基準にして低電源電位<高電源電位を満たす電位であり、低電源電位としては例えばGND電位又は0Vなどが印加されていても良い。この高電源電位と低電源電位との電位差を発光素子804に印加する。そして、発光素子804に電流を流して発光素子804を発光させるため、高電源電位と低電源電位との電位差が発光素子804の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
The
なお、容量素子803は、第2のトランジスタ801のゲート電位を保持できる場所に接続すればよく、例えば、容量素子803は、一方の電極を第2のトランジスタ801のゲート端子、他方の電極を第3の配線807とは異なる別の配線に接続してもよい。また、容量素子803は第2のトランジスタ801のゲート容量を代用して削除しても良い。
Note that the
続いて、画素の動作について説明する。 Subsequently, the operation of the pixel will be described.
画素への信号の書き込みの際には、第1の配線805に第1のトランジスタ802がオンするHレベルの信号を供給する。すると、第1のトランジスタ802がオンし、信号の書き込みを行う画素が選択される。そして、第2の配線806から画素にビデオ信号が書き込まれる。つまり、ビデオ信号に相当する電圧分の電荷が容量素子803に蓄積される。そして、第1の配線805に供給する信号をLレベルにし、第1のトランジスタ802がオフすると容量素子803はその電圧を保持する。なお、第2のトランジスタ801のゲート端子と第1端子との間の電圧が、第2のトランジスタ801のゲートソース間電圧Vgsに相当する。
In writing a signal to the pixel, an H-level signal for turning on the
ここで、電圧入力電圧駆動方式の場合には、第2のトランジスタ801のゲート端子には、第2のトランジスタ801が十分にオンするか、オフするかの二つの状態となるようなビデオ信号(オンするときVsig(L)、オフするときVsig(H))を入力する。つまり、第2のトランジスタ801は線形領域で動作させる。つまり、スイッチとして動作させる。
Here, in the case of the voltage input voltage driving system, a video signal (a signal that is in two states, that is, the
よって、第2のトランジスタ801がオンするビデオ信号Vsig(L)であるときには、理想的には第3の配線807に印加されている電源電位Vddはそのまま発光素子804の第1の電極に加わることになる。
Therefore, when the
なお、第1の配線805に供給する信号のHレベルは、画素を非点灯にするビデオ信号(第2のトランジスタ801をオフにするゲート電位Vsig(H))よりも第1のトランジスタ802のしきい値電圧Vth分以上高い電位V1とすることが望ましい。なぜなら、第1のトランジスタ802はNチャネル型トランジスタであるため、第2の配線806にVsig(H)が入力されると、第1端子がドレイン端子となる。したがって、第1のトランジスタ802は、第2端子(このときにはソース端子)がゲート端子の電位より、第1のトランジスタ802のしきい値電圧Vth分低い電位でオフしてしまう。つまり、第1のトランジスタ802のゲート電位がV1より小さいと、第2の配線806に供給されたVsig(H)を第2のトランジスタ801のゲート端子に入力することができなくなってしまうからである。すると、第2のトランジスタ801を完全にオフにすることができず、発光素子804がわずかに発光してしまうことがある。
Note that the H level of the signal supplied to the
また、第1の配線805に供給する信号のLレベルは、Vsig(L)よりも低い電位とすることが望ましい。例えば、第1の配線805に供給する信号のLレベルが、画素を点灯にするビデオ信号(第2のトランジスタ801がオンするゲート電位Vsig(L))と等しい電位である場合、Vsig(H)が書き込まれている画素は、他の行の画素への信号書き込みのために第2の配線806にVsig(L)が供給されると、第1のトランジスタ802のゲートソース間電圧は0Vとなる。すると、第1のトランジスタ802がノーマリーオンとなってしまっているときにはオフ電流が流れてしまう。したがって、容量素子803に蓄積された電荷が放電し、第2のトランジスタ801のゲート電位が低くなることにより、第2のトランジスタ801に電流が流れ、発光素子804がわずかに発光してしまうことがある。
In addition, the L level of the signal supplied to the
次に、上述した画素構成を有する表示装置の構成を図7に示す。表示装置は信号線駆動回路701、走査線駆動回路702及び画素部703を有する。信号線駆動回路701から画素部703へ延長して信号線S1〜Snが配置され、走査線駆動回路702から画素部703へ延長して走査線G1〜Gmが配置されている。そして、走査線G1〜Gmと信号線S1〜Snに対応してマトリクスに画素704が配置されている。
Next, FIG. 7 shows a structure of a display device having the above-described pixel structure. The display device includes a signal
そして、画素704は駆動トランジスタ705、スイッチングトランジスタ706、容量素子707及び発光素子708を有する。スイッチングトランジスタ706はゲート端子が走査線G1〜Gmのいずれか一に接続され、第1端子(ソース端子またはドレイン端子)が信号線S1〜Snのいずれか一に接続されている。スイッチングトランジスタ706の第2端子(ソース端子またはドレイン端子)は駆動トランジスタ705のゲート端子に接続されている。また、駆動トランジスタ705は第1端子(ソース端子またはドレイン端子)が発光素子708の画素電極に接続され、第2端子(ソース端子またはドレイン端子)が電源線P1〜Pnのいずれか一に接続されている。
The
走査線駆動回路702の動作については実施の形態1で示した図1の走査線駆動回路702の動作と同様であるためここでは省略する。また、信号線駆動回路701としては実施の形態1で示した図4の信号線駆動回路を適用することが可能でありここでは説明を省略する。
The operation of the scan
ここで、デジタル時間階調法において、高精細化及び高階調表示を実現するために、画素への信号の書き込み動作と、画素への信号の消去動作を同時に行う技術が用いられている。つまり、画素への信号の書き込みが行われると、その画素は直ぐに発光期間(サスティン期間)となるような駆動方法において、画素への信号の書き込み期間(アドレス期間)より短い発光時間を設けるため、次に画素への信号書き込みが行われる前に、画素へ書き込まれた信号の消去を行うものである。このような駆動方法について図5を用いて説明する。 Here, in the digital time gray scale method, in order to realize high definition and high gray scale display, a technique of simultaneously performing a signal writing operation to a pixel and a signal erasing operation to the pixel is used. In other words, when a signal is written to a pixel, a driving method in which the pixel immediately becomes a light emission period (sustain period) is provided with a light emission time shorter than a signal write period (address period) to the pixel. Next, the signal written to the pixel is erased before the signal is written to the pixel. Such a driving method will be described with reference to FIG.
図5は時間経過に伴った1フレーム期間の動作について説明する図である。図5において、横方向は時間経過を表し、縦方向は走査線の走査行数を表している。 FIG. 5 is a diagram for explaining the operation in one frame period as time elapses. In FIG. 5, the horizontal direction represents the passage of time, and the vertical direction represents the number of scanning lines of the scanning line.
画像表示を行うとき、書き込み動作と発光動作とが繰り返し行われる。一画面(1フレーム)分の書き込み動作と発光動作を行う期間を1フレーム期間という。1フレーム分の信号の処理について特に限定はないが、画像をみる人がちらつき(フリッカ)を感じないように少なくとも1秒間に60回程度とすることが好ましい。 When the image display is performed, the writing operation and the light emitting operation are repeatedly performed. A period during which writing operation and light emitting operation for one screen (one frame) are performed is referred to as one frame period. The signal processing for one frame is not particularly limited, but is preferably at least 60 times per second so that the person viewing the image does not feel flicker.
1フレーム期間は、図5に示すように、アドレス期間Ta1、Ta2、Ta3、Ta4とサスティン期間Ts1、Ts2、Ts3、Ts4とを含む4つのサブフレーム期間に時分割されている。つまり、それぞれの画素行については、書き込み時間Tb1、Tb2、Tb3、Tb4と発光時間Ts1(i)、Ts2(i)、Ts3(i)、Ts4(i)とに時分割されている。発光するための信号が入力された画素の発光素子は、サスティン期間において発光状態となっている。各々のサブフレーム期間における発光時間の長さの比は、Ts1(i):Ts2(i):Ts3(i):Ts4(i)=23:22:21:20=8:4:2:1となっている。これによって4ビット階調を表現することができる。但し、ビット数及び階調数はここに記すものに限定されず、例えば8つのサブフレーム期間を設け8ビット階調を行えるようにしてもよい。 As shown in FIG. 5, one frame period is time-divided into four subframe periods including address periods Ta1, Ta2, Ta3, Ta4 and sustain periods Ts1, Ts2, Ts3, Ts4. That is, each pixel row is time-divided into writing time Tb1, Tb2, Tb3, Tb4 and light emission time Ts1 (i), Ts2 (i), Ts3 (i), Ts4 (i). A light emitting element of a pixel to which a signal for emitting light is input is in a light emitting state during the sustain period. The ratio of the length of the light emission time in each subframe period is Ts1 (i): Ts2 (i): Ts3 (i): Ts4 (i) = 2 3 : 2 2 : 2 1 : 2 0 = 8: 4 : 2: 1. As a result, 4-bit gradation can be expressed. However, the number of bits and the number of gradations are not limited to those described here. For example, eight subframe periods may be provided to enable 8-bit gradation.
1フレーム期間における動作について説明する。まず、アドレス期間Ta1において、1行目から最終行まで、それぞれの行の書き込み時間Tb1に書き込み動作が行われる。つまり、1行目から順に走査線に走査信号が入力され、画素が選択される。そして、画素が選択されているときに、信号線から画素へビデオ信号が入力され、その電位によってサスティン期間Ts1における各画素の点灯、非点灯が制御される。従って、行によって画素の書き込み動作の開始時間が異なる。書き込み動作が終了した行から順にサスティン期間Ts1へと移る。当該サスティン期間において、発光するための信号が入力されている画素の発光素子は発光状態となっている。また、サスティン期間Ts1が終了した行から順に次のサブフレーム期間の信号書き込み動作に移り、それぞれの信号書き込み時間Tb2において、同様に1行目から最終行まで順に書き込み動作が行われる。このように、同様にアドレス期間Ta2、Ta3、Ta4において画素へビデオ信号が入力され、その電位によってサスティン期間Ts2、Ts3、Ts4における各画素の点灯、非点灯が制御される。以上のような動作を繰り返し、サスティン期間Ts4迄終了する。 An operation in one frame period will be described. First, in the address period Ta1, the write operation is performed at the write time Tb1 of each row from the first row to the last row. That is, scanning signals are sequentially input to the scanning lines from the first row, and pixels are selected. When a pixel is selected, a video signal is input from the signal line to the pixel, and lighting or non-lighting of each pixel in the sustain period Ts1 is controlled by the potential. Therefore, the start time of the pixel writing operation differs depending on the row. The operation proceeds to the sustain period Ts1 in order from the row where the write operation is completed. In the sustain period, the light emitting element of the pixel to which a signal for emitting light is input is in a light emitting state. In addition, the signal writing operation in the next subframe period is sequentially performed from the row in which the sustain period Ts1 is completed, and the writing operation is similarly performed sequentially from the first row to the last row in each signal writing time Tb2. In this manner, similarly, video signals are input to the pixels in the address periods Ta2, Ta3, and Ta4, and lighting and non-lighting of each pixel in the sustain periods Ts2, Ts3, and Ts4 are controlled by the potential. The above operation is repeated until the sustain period Ts4 ends.
サスティン期間Ts4のように、最終行目までの書込動作が終了する前に、既に発光時間を終えた行におけるサスティン期間を強制的に終了させたいときは、消去時間Teにより画素に書き込まれたビデオ信号を消去し、強制的に非発光の状態となるように制御する。そして、強制的に非発光状態にした行については、一定期間、非発光の状態を保つ(この期間を非発光期間Te4とする。)。そして、最終行目の書き込み期間が終了したら直ちに、一行目から順に次のフレーム期間(またはサブフレーム期間)のアドレス期間に移行する。これによって、発光時間がアドレス期間より短いサブフレーム期間を設けることができる。 When it is desired to forcibly end the sustain period in the row where the light emission time has already ended before the writing operation up to the last row is completed as in the sustain period Ts4, the pixel is written to the pixel by the erasing time Te. Control is performed so that the video signal is erased and the light emission is forcibly stopped. The row that is forcibly set to the non-light-emitting state is kept in the non-light-emitting state for a certain period (this period is referred to as a non-light-emitting period Te4). Immediately after the writing period of the last row is completed, the address period of the next frame period (or subframe period) is shifted in order from the first row. Accordingly, a subframe period in which the light emission time is shorter than the address period can be provided.
このように、各サブフレーム期間において発光した時間の積算時間が、1フレーム期間における各々の画素の発光時間となり、これによって階調が表現される。 In this way, the accumulated time of the light emission in each subframe period becomes the light emission time of each pixel in one frame period, thereby expressing the gradation.
なお、サブフレーム期間におけるサスティン期間の長いものから順に並んでいるが、必ずしもこのような並びにする必要はなく、例えばサスティン期間の短いものから順に並べられていてもよいし、またはサスティン期間の長いものと短いものとがランダムに並んでいてもよい。 Although the subframe periods are arranged in order from the longest sustain period, they are not necessarily arranged in this order. For example, they may be arranged in order from the shortest sustain period, or the longest sustain period is arranged. And short ones may be arranged at random.
このような駆動方法を実現する表示装置の画素構成を図10に示す。駆動トランジスタ1001と、スイッチングトランジスタ1002と、容量素子1003と、発光素子1004と、第1の走査線1005と、信号線1006と、電源線1007と、消去用トランジスタ1009と、第2の走査線1010と、を有する。
FIG. 10 shows a pixel configuration of a display device that realizes such a driving method. The driving
スイッチングトランジスタ1002は、ゲート端子が走査線1005に接続され、第1端子(ソース端子又はドレイン端子)が信号線1006に接続され、第2端子(ソース端子又はドレイン端子)が駆動トランジスタ1001のゲート端子と接続されている。また、スイッチングトランジスタ1002の第2端子は容量素子1003を介して電源線1007と接続されている。さらに、駆動トランジスタ1001は第1端子(ソース端子又はドレイン端子)が電源線1007に接続され、第2端子(ソース端子又はドレイン端子)が発光素子1004の第1電極(画素電極)と接続されている。発光素子1004の第2の電極(対向電極)1008には低電源電位Vssが印加されている。なお、低電源電位Vssとは、電源線1007に印加される高電源電位Vddを基準にしてVss<Vddを満たす電位であり、低電源電位Vssとしては例えばGND、0Vなどが印加されていても良い。この高電源電位Vddと低電源電位Vssとの電位差を発光素子1004に印加して、発光素子1004に電流を流すことにより発光素子1004を発光させるため、高電源電位Vddと低電源電位Vssとの電位差が発光素子1004の順方向しきい値電圧となるようにそれぞれの電位を設定する。
The switching
また、容量素子1003と並列に消去用トランジスタが設けられている。つまり、消去用トランジスタ1009の第1端子(ソース端子又はドレイン端子)が駆動トランジスタ1001のゲート端子に接続され、第2端子(ソース端子又はドレイン端子)が電源線1007に接続されている。また、消去用トランジスタ1009のゲート端子は第2の走査線1010に接続されている。なお、容量素子1003は駆動トランジスタ1001のゲート容量を代用して削除しても良い。
An erasing transistor is provided in parallel with the
まず、画素への信号の書き込み動作について説明する。第1の走査線1005で画素が選択されているとき、つまりスイッチングトランジスタ1002がオンになっているときに信号線1006から画素にビデオ信号を入力する。そして、ビデオ信号に相当する電圧分の電荷が容量素子1003に蓄積され、スイッチングトランジスタ1002がオフすると容量素子1003はその電圧を保持する。この電圧は駆動トランジスタ1001のゲート端子と第1端子間の電圧であり、駆動トランジスタ1001のゲートソース間電圧Vgsに相当する。
First, a signal writing operation to a pixel will be described. When a pixel is selected on the
なお、一般に、トランジスタ(ここでは簡単のため、Nチャネル型トランジスタであるとする)の動作領域は、線形領域と飽和領域とに分けることが出来る。その境目は、ドレインソース間電圧をVds、ゲートソース間電圧をVgs、しきい値電圧をVthとすると、(Vgs−Vth)=Vdsの時になる。 (Vgs−Vth)<Vdsの場合は飽和領域になり、理想的には、Vdsが変化しても、電流値はほとんど変わらない。つまり、Vgsの大きさだけによって電流値が決まる。一方、(Vgs−Vth)>Vdsの場合は、線形領域であり、Vds、Vgsの大きさによって電流値が決まる。そして、線形領域の場合には、Vgsが大きいため、Vdsを小さくすることができる。つまり、ソース端子とドレイン端子の電位をほぼ等しくできる。よって、トランジスタを線形領域で動作させると、トランジスタをスイッチとして機能させることができる。 Note that, in general, an operation region of a transistor (here, for the sake of simplicity, an N-channel transistor) can be divided into a linear region and a saturation region. The boundary is when (Vgs−Vth) = Vds, where Vds is the drain-source voltage, Vgs is the gate-source voltage, and Vth is the threshold voltage. When (Vgs−Vth) <Vds, a saturation region is reached. Ideally, even when Vds changes, the current value hardly changes. That is, the current value is determined only by the magnitude of Vgs. On the other hand, when (Vgs−Vth)> Vds, it is a linear region, and the current value is determined by the magnitudes of Vds and Vgs. In the case of the linear region, Vgs can be made small because Vgs is large. That is, the potentials of the source terminal and the drain terminal can be made substantially equal. Therefore, when the transistor is operated in a linear region, the transistor can function as a switch.
よって、本画素のように電圧入力電圧駆動方式場合には、駆動トランジスタ1001をスイッチとして機能させるためゲート端子には、駆動トランジスタ1001が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。
Therefore, in the case of the voltage input voltage driving method as in this pixel, since the driving
よって、画素が点灯するときには、駆動トランジスタ1001が線形領域でオンするビデオ信号を信号線1006から入力する。すると、駆動トランジスタ1001は、ほぼスイッチとして機能するので、理想的には電源線1007に印加されている電源電位Vddがそのまま発光素子1004の第1の電極に加わるようになる。一方、画素が非点灯であるときには、駆動トランジスタ1001が十分にオフするビデオ信号を信号線1006から入力する。
Therefore, when the pixel is lit, a video signal for turning on the driving
つまり、理想的には発光素子1004に印加する電圧を一定にし、発光素子1004から得られる輝度を一定にする。そして、1フレーム期間内に複数のサブフレーム期間を設け、各サブフレーム期間の信号書き込み期間(アドレス期間)に各画素へのビデオ信号の書き込みを行い、発光期間(サスティン期間)の間、各画素はそのビデオ信号を保持する。そして、ビデオ信号に応じて画素が点灯又は非点灯するようになる。なお、発光時間がアドレス期間より短いサブフレームにおいては、消去期間に各画素に保持された信号を消去する。そして、サブフレーム期間毎に画素の点灯又は非点灯を制御し、1フレーム期間のうち、点灯している時間の合計によって、階調を表現する。
That is, ideally, the voltage applied to the
次に、消去期間における画素へ書き込まれたビデオ信号の消去動作について説明する。第2の走査線1010で画素を選択し、消去用トランジスタ1009をオンさせることにより、容量素子1003に保持された電圧を消去する。つまり、容量素子1003に蓄積された電荷を放電し、容量素子1003の両電極の電位を等しくする。こうして、駆動トランジスタ1001のゲートとソースの電位を等しくして駆動トランジスタ1001をオフさせている。
Next, an erasing operation of the video signal written to the pixel in the erasing period will be described. By selecting a pixel with the
また、同様の駆動方法を実現する他の画素構成について図9を用いて説明する。ここでは、一画素のみを図示しているが、表示装置の画素部には行方向と列方向にマトリクスに複数の画素が配置されている。 Another pixel configuration for realizing the same driving method will be described with reference to FIG. Although only one pixel is shown here, a plurality of pixels are arranged in a matrix in the row direction and the column direction in the pixel portion of the display device.
図9に示す画素は、駆動トランジスタ901、スイッチングトランジスタ902、容量素子903、発光素子904、第1の走査線905、信号線906、電源線907、整流素子909、第2の走査線910を有している。スイッチングトランジスタ902は、ゲート端子が第1の走査線905に接続され、第1端子(ソース端子又はドレイン端子)が信号線906に接続され、第2端子(ソース端子又はドレイン端子)が駆動トランジスタ901のゲート端子と接続されている。さらに、駆動トランジスタ901のゲート端子は整流素子909を介して第2の走査線910と接続されている。また、スイッチングトランジスタ902の第2端子は容量素子903を介して電源線907と接続されている。また、駆動トランジスタ901は、第1端子(ソース端子又はドレイン端子)が電源線907に接続され、第2端子(ソース端子又はドレイン端子)が発光素子904の第1の電極(画素電極)と接続されている。発光素子904の第2の電極(対向電極)908には低電源電位が印加されている。なお、低電源電位とは、電源線907に印加される高電源電位を基準にして低電源電位<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなどが印加されていても良い。この高電源電位と低電源電位との電位差を発光素子904に印加して、発光素子904に電流を流して発光素子904を発光させるため、高電源電位と低電源電位との電位差が発光素子904の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
The pixel illustrated in FIG. 9 includes a driving
なお、容量素子903は、駆動トランジスタ901のゲート電位を保持できる場所に接続すればよく、例えば、容量素子903は、一方の電極を駆動トランジスタ901のゲート端子、他方の電極を電源線907とは異なる別の配線に接続してもよい。また、容量素子903は駆動トランジスタ901のゲート容量を代用して削除しても良い。
Note that the
続いて、画素の動作について説明する。 Subsequently, the operation of the pixel will be described.
画素への信号の書き込みの際には、第1の走査線905にスイッチングトランジスタ902がオンするHレベルの信号を入力する。すると、スイッチングトランジスタ902がオンし、信号の書き込みを行う画素が選択される。そして、信号線906から画素にビデオ信号が書き込まれる。つまり、ビデオ信号に相当する電圧分の電荷が容量素子903に蓄積される。そして、第1の走査線905をLレベルにし、スイッチングトランジスタ902がオフすると容量素子903はその電圧を保持する。なお、駆動トランジスタ901のゲート端子と第1端子との間の電圧が、駆動トランジスタ901のゲートソース間電圧Vgsに相当する。
When writing a signal to the pixel, an H-level signal for turning on the switching
ここで、電圧入力電圧駆動方式の場合には、駆動トランジスタ901のゲート端子には、駆動トランジスタ901が十分にオンするか、オフするかの二つの状態となるようなビデオ信号(オンするときVsig(L)、オフするときVsig(H))を入力する。つまり、駆動トランジスタ901は線形領域で動作させる。つまり、スイッチとして動作させる。
Here, in the case of the voltage input voltage driving method, a video signal (Vsig when turning on) is applied to the gate terminal of the driving
よって、駆動トランジスタ901がオンするビデオ信号Vsig(L)であるときには、理想的には電源線907に印加されている電源電位Vddはそのまま発光素子904の第1の電極に加わることになる。
Therefore, when the driving
なお、第1の走査線905のHレベルの信号は、画素を非点灯にするビデオ信号(駆動トランジスタ901をオフにするゲート電位Vsig(H))よりもスイッチングトランジスタ902のしきい値電圧Vth分以上高い電位V1とすることが望ましい。なぜなら、スイッチングトランジスタ902はNチャネル型トランジスタであるため、信号線906にVsig(H)が入力されると、第1端子がドレイン端子となる。したがって、スイッチングトランジスタ902は、第2端子(このときにはソース端子)がゲート端子の電位より、スイッチングトランジスタ902のしきい値電圧Vth分低い電位でオフしてしまう。つまり、スイッチングトランジスタ902のゲート電位がV1より小さいと、信号線906に入力されたVsig(H)を駆動トランジスタ901のゲート端子に入力することができなくなってしまうからである。すると、駆動トランジスタ901を完全にオフにすることができず、発光素子904がわずかに発光してしまうことがある。
Note that the H level signal of the
また、第1の走査線905のLレベルの信号は、Vsig(L)よりも低い電位とすることが望ましい。例えば、第1の走査線905のLレベルの信号が、画素を点灯にするビデオ信号(駆動トランジスタ901がオンするゲート電位Vsig(L))と等しい電位である場合、Vsig(H)が書き込まれている画素は、他の行の画素への信号書き込みのために信号線906にVsig(L)が入力されると、スイッチングトランジスタ902のゲートソース間電圧は0Vとなる。すると、スイッチングトランジスタ902がノーマリーオンとなってしまっているときにはオフ電流が流れてしまう。したがって、容量素子903に蓄積された電荷が放電し、駆動トランジスタ901のゲート電位が低くなることにより、駆動トランジスタ901に電流が流れ、発光素子904がわずかに発光してしまうことがある。
In addition, the L-level signal of the
次に、消去動作について説明する。消去動作時には、第2の走査線910にHレベルの信号を入力する。すると、整流素子909に電流が流れ、容量素子903によって保持されていた駆動トランジスタ901のゲート電位がある所定の電位になるようにすることができる。つまり、駆動トランジスタ901のゲート端子の電位が、所定の電位になるようにし、信号書き込み期間に画素へ書き込まれたビデオ信号に関わらず、駆動トランジスタ901を強制的にオフさせることができる。なお、駆動トランジスタ901のゲート端子の電位は第2の走査線910よりも整流素子909のしきい値電圧分低い電位となる。
Next, the erase operation will be described. At the time of erasing operation, an H level signal is input to the
このとき、第2の走査線910に入力するHレベルの信号は、電源線907に入力される高電源電位以上の電位とすることが望ましい。このHレベルの信号の電位を適宜設定することにより、消去期間において駆動トランジスタ901を強制的にオフさせる場合に、駆動トランジスタ901のゲート端子の電位をソース端子の電位よりも高くすることができる。したがって、駆動トランジスタ901がノーマリーオンの場合でも駆動トランジスタ901をオフにし、発光素子904がわずかに発光してしまうのを防ぐことができる。
At this time, it is preferable that the H-level signal input to the
なお、第2の走査線910のHレベル信号は、第1の走査線905のHレベル信号と同じでもよい。その結果、電源数を削減することができる。
Note that the H level signal of the
なお、消去動作時以外は、第2の走査線910はLレベルの信号とする。このLレベルの信号の電位は、画素を点灯とするビデオ信号(駆動トランジスタ901をオンにするゲート電位Vsig(L))以下の電位とすることが望ましい。しかし、このLレベルの電位を低くし過ぎると、画素に非点灯のビデオ信号(駆動トランジスタ901をオフにするゲート電位Vsig(H))が書き込まれていた場合に、整流素子909に印加される逆バイアス電圧が大きくなってしまうことにより、整流素子909へ流れるオフ電流(逆方向電流ともいう)が大きくなってしまい、容量素子903に保持した電荷が漏れてしまう。そして、駆動トランジスタ901のゲート電位が低くなり、駆動トランジスタ901のオフ電流が大きくなってしまう。よって、好ましくは、このLレベルの信号の電位は、画素を点灯にするビデオ信号(駆動トランジスタ901をオンにするゲート電位Vsig(L))と等しくするとよい。
Note that the
なお、消去動作時とは、その画素に書き込まれたビデオ信号を消去するときのことであり、図5で示したタイミングチャートにおいての消去時間Teに相当する。また、消去期間とは、その画素への消去動作後から次にその画素へ信号の書き込みを行うまでの期間であり、図5で示したタイミングチャートにおいての消去期間Te4に相当する期間である。 Note that the time of erasing operation is when erasing the video signal written to the pixel, and corresponds to the erasing time Te in the timing chart shown in FIG. Further, the erasing period is a period from the erasing operation to the pixel until the next signal writing to the pixel, and corresponds to the erasing period Te4 in the timing chart shown in FIG.
続いて、上述した駆動方法の適用可能な表示装置の構成を図38に示す。つまり、図9や図10の画素構成を有する表示装置の構成例である。 Subsequently, FIG. 38 shows a structure of a display device to which the above driving method can be applied. That is, this is a configuration example of a display device having the pixel configuration of FIG. 9 or FIG.
信号線駆動回路3801、第1の走査線駆動回路3802、第2の走査線駆動回路3805、画素部3803と、を有している。また、信号線駆動回路3801から列方向に延長した信号線S1〜Snと、第1の走査線駆動回路3802及び第2の走査線駆動回路3805から行方向に延長したそれぞれの第1の走査線G1〜Gm、第2の走査線R1〜Rmに対応して、複数の画素3804が画素部3803にマトリクスに配置されている。
A signal
第1の走査線駆動回路3802には、クロック信号(G_CLK)、クロック反転信号(G_CLKB)、スタートパルス信号(G_SP)などの信号が入力される。そして、それらの信号にしたがって、選択する画素行の第1の走査線Gp(第1の走査線G1〜Gmのうちいずれか一)に信号を出力する。そして、信号の書き込みを行う画素行を選択する。
Signals such as a clock signal (G_CLK), a clock inversion signal (G_CLKB), and a start pulse signal (G_SP) are input to the first scan
また、第2の走査線駆動回路3805には、クロック信号(R_CLK)、クロック反転信号(R_CLKB)、スタートパルス信号(R_SP)などの信号が入力される。そして、それらの信号にしたがって、選択する画素行の第2の走査線Rp(第2の走査線R1〜Rmのうちいずれか一)に信号を出力する。そして、信号の消去を行う画素行を選択する。
In addition, a signal such as a clock signal (R_CLK), a clock inversion signal (R_CLKB), or a start pulse signal (R_SP) is input to the second scan
また、信号線駆動回路3801には、クロック信号(S_CLK)、クロック反転信号(S_CLKB)、スタートパルス信号(S_SP)、ビデオ信号(Video Data)などの信号が入力される。そして、それらの信号にしたがって、各信号線S1〜Snへそれぞれ各列の画素に応じたビデオ信号を出力する。また、信号線駆動回路3801には制御信号(S_WE)が入力され、この信号にしたがって通常表示モードにはビデオ信号を出力し、節電モードにおいては非表示信号を出力する。
In addition, a signal such as a clock signal (S_CLK), a clock inversion signal (S_CLKB), a start pulse signal (S_SP), or a video signal (Video Data) is input to the signal
よって、信号線S1〜Snに供給されたビデオ信号は、第1の走査線Gp(走査線G1〜Gmのうちいずれか一)に入力された信号によって選択された画素行の各列の画素3804に書き込まれる。そして、各第1の走査線G1〜Gmにより各画素行が選択され、全ての画素3804に各画素3804に対応したビデオ信号が書き込まれる。そして、各画素3804は書き込まれたビデオ信号のデータを一定期間保持する。そして各画素3804は、書き込まれた信号のデータを一定期間保持することによって、点灯又は非点灯の状態を維持することができる。また、アドレス期間より短いサスティン期間のサブフレーム期間では第2の走査線R1〜Rmにより各画素行を選択し、全ての画素3804に消去信号を入力する。
Therefore, the video signal supplied to the signal lines S1 to Sn is the
なお、上述した駆動方法は図8に示した画素によっても実現することができる。その場合の表示装置の構成を図39に示し、以下動作について説明する。 The driving method described above can also be realized by the pixels shown in FIG. The structure of the display device in that case is shown in FIG. 39, and the operation will be described below.
信号線駆動回路3901、第1の走査線駆動回路3902、第2の走査線駆動回路3905、画素部3903を有し、画素部3903には画素3904が走査線G1〜Gmと信号線S1〜Snに対応してマトリクスに配置されている。第1の走査線駆動回路3902にはシフトレジスタ回路3906と、シフトレジスタ回路3906と各走査線G1〜Gmとの導通または非導通状態を制御するスイッチ3908を有している。また、第2の走査線駆動回路3905にはシフトレジスタ回路3907と、シフトレジスタ回路3906と各走査線G1〜Gmとの導通または非導通を制御するスイッチ3909を有している。
A signal
なお、走査線Gp(走査線G1〜Gmのいずれか一)は図8の第1の配線805に相当し、信号線Sq(信号線S1〜Snのうちいずれか一)は図8の第2の配線806に相当する。
Note that the scanning line Gp (any one of the scanning lines G1 to Gm) corresponds to the
第1の走査線駆動回路3902には、クロック信号(G_CLK)、クロック反転信号(G_CLKB)、スタートパルス信号(G_SP)、制御信号(G_WE)などの信号が入力される。そして、それらの信号にしたがって、選択する画素行の第1の走査線Gp(第1の走査線G1〜Gmのうちいずれか一)に画素を選択する信号を出力する。なお、このときの信号は図42のタイミングチャートに示すように1水平期間の前半に出力されるパルスである。つまり、シフトレジスタ回路3906から出力される信号はスイッチ3908がオンしているときにだけ走査線G1〜Gmに出力される。
Signals such as a clock signal (G_CLK), a clock inversion signal (G_CLKB), a start pulse signal (G_SP), and a control signal (G_WE) are input to the first scan
第2の走査線駆動回路3905には、クロック信号(R_CLK)、クロック反転信号(R_CLKB)、スタートパルス信号(R_SP)、制御信号(R_WE)などの信号が入力される。そして、それらの信号にしたがって、選択する画素行の第2の走査線Ri(第2の走査線R1〜Rmのうちいずれか一)に信号を出力する。なお、このときの信号は図42のタイミングチャートに示すように1水平期間の後半に出力されるパルスである。つまり、シフトレジスタ回路3907から出力される信号はスイッチ3909がオンしているときにだけ走査線G1〜Gmに出力される。
Signals such as a clock signal (R_CLK), a clock inversion signal (R_CLKB), a start pulse signal (R_SP), and a control signal (R_WE) are input to the second scan
また、信号線駆動回路3901には、クロック信号(S_CLK)、クロック反転信号(S_CLKB)、スタートパルス信号(S_SP)、ビデオ信号(Video Data)、出力制御信号(S_WE)などの信号が入力される。そして、それらの信号にしたがって、各信号線S1〜Snへそれぞれ各列の画素に応じた信号を出力する。制御信号(S_WE)により信号線駆動回路3901から出力される信号が制御される。つまり、制御信号(S_WE)がLレベルのときには、ビデオ信号が出力され、Hレベルのときには消去信号や非表示信号が出力される。
In addition, a signal such as a clock signal (S_CLK), a clock inversion signal (S_CLKB), a start pulse signal (S_SP), a video signal (Video Data), an output control signal (S_WE), or the like is input to the signal
よって、信号線S1〜Snに入力されたビデオ信号は、第1の走査線駆動回路3902から走査線Gi(走査線G1〜Gmのうちいずれか一)に入力された信号によって選択された画素行の各列の画素3904に書き込まれる。そして、各走査線G1〜Gmにより各画素行が選択され、全ての画素3904に各画素3904に対応したビデオ信号が書き込まれる。そして、各画素3904は書き込まれたビデオ信号のデータを一定期間保持する。各画素3904は、ビデオ信号のデータを一定期間保持することによって、点灯又は非点灯の状態を維持することができる。
Therefore, the video signal input to the signal lines S1 to Sn is a pixel row selected by the signal input to the scanning line Gi (any one of the scanning lines G1 to Gm) from the first scanning
また、第2の走査線駆動回路3905から走査線Gi(走査線G1〜Gmのうちいずれか一)に入力された信号によって選択された画素行の各列の画素3904には、画素を非点灯とする信号(消去信号ともいう)が信号線S1〜Snから書き込まれる。そして、各走査線G1〜Gmにより各画素行を選択することで、非点灯期間を設定することができる。例えば、第2の走査線駆動回路3905から走査線Giに入力された信号によってi行目の画素が選択される時間は、図5において、消去時間Teである。
In addition, the
(実施の形態3)
本実施の形態では、液晶表示装置のように、印加電圧により画素の輝度が変化する表示素子を用いた場合の表示装置に本発明を適用した場合について説明する。本実施の形態で示す画素は、アナログ電圧を保持する回路とデジタル信号メモリ回路を有する。つまり、節電モードのときに、パーシャル表示を行う場合、非表示領域の画素にはデジタル信号を記憶させることで、非表示領域の画素へのリフレッシュ動作を大幅に減らす、若しくは無くすことができる。
(Embodiment 3)
In this embodiment mode, a case where the present invention is applied to a display device in which a display element whose luminance is changed by an applied voltage is used as in a liquid crystal display device will be described. The pixel described in this embodiment includes a circuit that holds an analog voltage and a digital signal memory circuit. That is, when performing partial display in the power saving mode, the refresh operation for the pixels in the non-display area can be significantly reduced or eliminated by storing the digital signal in the pixels in the non-display area.
まず、図12に画素の基本構成を示す。ここでは、一画素のみを図示しているが、表示装置の画素部には行方向と列方向にマトリクスに複数の画素が配置されている。画素はアナログ電圧保持回路と1201と、デジタル信号メモリ回路1202と、表示素子1203と、信号線1204と、第1のスイッチ1205と、第2のスイッチ1206とを有する。
First, FIG. 12 shows a basic configuration of a pixel. Although only one pixel is shown here, a plurality of pixels are arranged in a matrix in the row direction and the column direction in the pixel portion of the display device. The pixel includes an analog
本構成の場合、画素を選択する際にスイッチ1205をオンにする。
In the case of this configuration, the
そして、通常表示モードのときの全画素、及び節電モードの表示領域の画素は、第2のスイッチ1206でアナログ電圧保持回路1201を選択する。そして、信号線1204からビデオ信号に相当するアナログ電圧をアナログ電圧保持回路1201に入力する。
The
アナログ電圧保持回路1201は、このアナログ電圧を保持し、表示素子1203に印加する。こうして、アナログ電圧にしたがって画素の階調が表現される。そして、1フレーム期間毎に信号線1204からアナログ電圧がアナログ電圧保持回路1201に入力される。
The analog
そして、節電モードの非表示領域の画素は、第2のスイッチ1206でデジタル信号メモリ回路1202を選択する。そして、信号線1204から非表示にするデジタル信号をデジタル信号メモリ回路1202に入力する。
Then, the pixel in the non-display area in the power saving mode selects the digital
デジタル信号メモリ回路1202は、このデジタル信号を記憶し、表示素子1203の画素電極に電位を印加する。そして、非表示領域の画素に書き込まれた信号は、デジタル信号メモリ回路1202によって記憶されるため、節電モードのとき非表示領域の画素への信号の書き換えの回数を大幅に減らす、または書き換える必要がなくなる。そのため消費電力を大幅に減らすことができます。
The digital
なお、通常表示モードのときには、ビデオ信号としてアナログ電圧を画素へ入力し、節電モードのときには、表示領域及び非表示領域ともに全ての画素へビデオ信号としてデジタル信号を書き込むようにしてもよい。その場合には、デジタル信号では2階調しか表現できないため面積快調法を組み合わせて用いて多階調表示を行うことができる。また、通常表示モードを動画表示とし、節電モードを静止画表示としてもよい。 In the normal display mode, an analog voltage may be input to the pixel as a video signal, and in the power saving mode, a digital signal may be written as a video signal to all pixels in both the display area and the non-display area. In that case, since only two gradations can be expressed by a digital signal, multi-gradation display can be performed using a combination of area smoothing methods. The normal display mode may be a moving image display and the power saving mode may be a still image display.
図13及び図14を用いて面積階調を用いた場合について説明する。 A case where area gradation is used will be described with reference to FIGS.
図13の表示装置は、第1の信号線駆動回路1301と、第2の信号線駆動回路1302と画素部1303と、走査線駆動回路1304とを有し、画素部1303には、画素1305が走査線と信号線に対応してマトリクスに配置されている。
The display device in FIG. 13 includes a first signal
画素1305は副画素1306a、副画素1306b、副画素1306cを有する。この副画素の点灯領域に重み付けをする。例えば、点灯領域の大きさを22:21:20という比率にする。こうすることにより、3ビットつまり8階調表示が可能となる。
The
なお、副画素1306aの第1スイッチ1307は信号線Daに接続され、副画素1306bの第1スイッチ1307は信号線Dbに接続され、副画素1306cの第1スイッチ1307が信号線Dcに接続されている。そして、走査線駆動回路1304から走査線Sに入力する信号により、副画素1306a、副画素1306b及び副画素1306cのそれぞれの第1スイッチ1307のオンオフを制御する。つまり、選択されている画素は、第1スイッチ1307がオンしている。そして、アナログ電圧保持回路1309又はデジタル信号メモリ回路1310にそれぞれの信号線からアナログ電圧又はデジタル信号を書き込む。
Note that the
つまり、通常表示モードの場合、走査線Sに信号を入力して第1スイッチ1307をオンにし、第2スイッチ1308でアナログ電圧保持回路1309を選択する。そして、第1の信号線駆動回路1301から信号線Da、信号線Db、信号線Dcへビデオ信号に相当するアナログ電圧が入力される。そして、各副画素のアナログ電圧保持回路1309にアナログ電圧が保持される。なお、このとき同じ画素列に接続された各信号線Da、信号線Db、信号線Dcに入力されるアナログ電圧は等しい電圧又は概略等しい電圧とする。よって、アナログ電圧の大きさによって、階調を表すことができる。
That is, in the normal display mode, a signal is input to the scanning line S, the
一方、節電モードの場合、走査線Sに信号を入力して第1スイッチ1307をオンにし、第2スイッチ1308でデジタル信号メモリ回路1310を選択する。そして、第2の信号線駆動回路1302から信号線Da、信号線Db、信号線Dcへビデオ信号に相当するデジタル信号が入力される。そして、デジタル信号が各副画素のデジタル信号メモリ回路1310に記憶される。なお、このとき各信号線Da、信号線Db、信号線Dcに入力されるデジタル信号は各副画素の点灯領域の大きさに対応した各ビットの信号が入力される。よって、デジタル信号によって各副画素の点灯又は非点灯を選択することにより、階調を表すことができる。
On the other hand, in the power saving mode, a signal is input to the scanning line S, the
次に図14の構成について説明する。図14の表示装置は、第1の信号線駆動回路1401と、第2の信号線駆動回路1402と画素部1403と、走査線駆動回路1404とを有し、画素部1403には、画素1405が走査線と信号線に対応してマトリクスに配置されている。
Next, the configuration of FIG. 14 will be described. The display device in FIG. 14 includes a first signal
画素1405は副画素1406a、副画素1406b、副画素1406cを有する。この副画素の点灯領域に重み付けをする。例えば、点灯領域の大きさを22:21:20という比率にする。こうすることにより、3ビットつまり8階調表示が可能となる。
The
なお、副画素1406a、副画素1406b、副画素1406cのそれぞれの第1スイッチ1407は信号線Dに接続されている。そして、副画素1406aの第1スイッチ1407は走査線駆動回路1404から走査線Saに入力する信号により、副画素1406bの第1スイッチ1407は走査線駆動回路1404から走査線Sbに入力する信号により、副画素1406cの第1スイッチ1407は走査線駆動回路1404から走査線Scに入力する信号によりオンオフを制御する。つまり、選択されている画素は、第1スイッチ1407がオンしている。そして、アナログ電圧保持回路1409又はデジタル信号メモリ回路1410にそれぞれの信号線からアナログ電圧又はデジタル信号を書き込む。
Note that the
つまり、通常表示モードの場合、走査線Sa、走査線Sb、走査線Scに順次信号を入力して各副画素の第1スイッチ1407をオンにし、第2スイッチ1408でアナログ電圧保持回路1409を選択する。そして、第1の信号線駆動回路1401から信号線Dへビデオ信号に相当するアナログ電圧が入力される。そして、各副画素のアナログ電圧保持回路1409に順次アナログ電圧が保持される。なお、このとき各副画素が選択されている間の信号線Dに入力されるアナログ電圧は等しい電圧又は概略等しい電圧とする。よって、アナログ電圧の大きさによって、階調を表すことができる。
That is, in the normal display mode, signals are sequentially input to the scanning line Sa, the scanning line Sb, and the scanning line Sc, the
一方、節電モードの場合、走査線Sa、走査線Sb、走査線Scに順次信号を入力して各副画素の第1スイッチ1407をオンにし、第2スイッチ1408でデジタル信号メモリ回路1410を選択する。そして、第2の信号線駆動回路1402から信号線Dへビデオ信号に相当するデジタル信号が入力される。そして、デジタル信号が各副画素のデジタル信号メモリ回路1410に順次記憶される。なお、このとき各副画素が選択されている間にそれぞれの副画素の点灯領域の大きさに対応した各ビットのデジタル信号が入力される。よって、デジタル信号によって各副画素の点灯又は非点灯を選択することにより、階調を表すことができる。
On the other hand, in the power saving mode, signals are sequentially input to the scanning line Sa, the scanning line Sb, and the scanning line Sc, the
よって、本発明の表示装置は、節電モードの場合においてパーシャル表示を行えば、非表示領域の画素の信号の書き換えを大幅に減らす、若しくは無くすことができる。 Therefore, in the display device of the present invention, when partial display is performed in the power saving mode, rewriting of signals of pixels in the non-display area can be greatly reduced or eliminated.
また、図15にアナログ電圧保持回路とデジタル信号メモリ回路を有する画素の構成例を示す。画素は画素選択スイッチ1501と、第1のスイッチ1502と、第2のスイッチ1503と、第3のスイッチ1504と、第1のインバータ1505と第2のインバータ1506と表示素子1508と、信号線1509と、容量素子1510とを有する。
FIG. 15 shows a structural example of a pixel having an analog voltage holding circuit and a digital signal memory circuit. The pixel includes a
画素に信号を書き込む際には、画素選択スイッチ1501をオンにする。
When writing a signal to the pixel, the
ここで、通常表示モードのときには、第1のスイッチ1502及び第2のスイッチ1503をオフにする。なお、第3のスイッチ1504はオンでもオフでもどちらでもよい。そして、信号線1509からビデオ信号に相当するアナログ電圧が入力され、容量素子1510にこのアナログ電圧分の電荷が蓄積される。そして、画素選択スイッチ1501をオフすることにより、容量素子1510にこのアナログ電圧が保持される。
Here, in the normal display mode, the
こうして、アナログ電圧にしたがって階調が表現される。 Thus, gradation is expressed according to the analog voltage.
一方、節電モードのときには、まず第1のスイッチ1502をオンにし、第2のスイッチ1503をオフにする。そして、第3のスイッチ1504をオフからオンにする。そして、信号線1509からビデオ信号に相当するデジタル信号が第1のインバータ1505に入力され、第1のインバータ1505からの出力が第2のインバータ1506に入力される。すると、第2のインバータ1506の出力が容量素子1510及び表示素子1508に入力される。そして、画素選択スイッチ1501をオフしても、第2のインバータ1506の出力を表示素子1508の画素電極に入力し続けることができる。なお、デジタル信号による駆動能力が高い場合には第1のスイッチ1502と第3のスイッチ1504とを同時にオンしてもよい。
On the other hand, in the power saving mode, first, the
デジタル信号が画素に書き込まれると、図16(A)のようにデジタル信号が記憶される。つまり、矢印に示すように第1のインバータ1505の出力が第2のインバータ1506の入力端子に入力され、第2のインバータ1506の出力が第1のインバータ1505の入力端子に入力され、画素への書き込みが行われた際のデジタル信号を記憶し続けることができる。
When the digital signal is written to the pixel, the digital signal is stored as shown in FIG. That is, as indicated by an arrow, the output of the
なお、表示素子1508に液晶素子を適用する場合、液晶素子に直流電圧が長期間に渡って印加されると、液晶素子は焼き付きなどを生じるため、定期的に液晶素子へ印加する電圧を反転することがよい。よって、画素選択スイッチ1501をオフにし、第3のスイッチ1504をオンにした状態で、図16(A)、(B)に示すように定期的に第1のスイッチ1502と第2のスイッチ1503とを交互にオンオフする。そして、この第1のスイッチ1502と第2のスイッチ1503とを定期的にオンオフするタイミングで対向電極1511に印加する電位も変化させ、白表示の画素においては、表示素子1508に印加する電圧を交流電圧が印加されるようにする。一方、黒表示の画素においては、表示素子1508に印加される電圧は、液晶素子のしきい値電圧以下となるようにする。
Note that in the case where a liquid crystal element is used for the
例えば、信号線1509から入力されるデジタル信号(Digital Video Data)がHigh(Hレベルともいう)のときに、その画素が点灯(白表示)、デジタル信号(Digital Video Data)がLow(Lレベルともいう)のときに、その画素が非点灯(黒表示)となる場合について図17を用いて説明する。このとき、画素への信号書き込み期間には対向電極1511に印加する電位はLレベルにしておく。書き込み時間(画素への信号書き込み期間のうち、選択されている画素へ信号を書き込む時間をいう)には、画素選択スイッチ1501をオン(on)、第1のスイッチ1502をオン(on)、第2のスイッチ1503をオフ(off)にした状態で、第3のスイッチ1504をオフ(off)からオン(on)にする。そして、節電モード期間には、画素選択スイッチ1501はオフ(off)にし、第3のスイッチをオン(on)にしておく。
For example, when a digital signal (Digital Video Data) input from the
そして、図17に示すように、書き込み時間(画素への信号書き込み期間のうち、選択されている画素へ信号を書き込む時間をいう)に信号線1509からHighのデジタル信号(Digital Video Data)が入力される画素では、節電モード期間において、第1のスイッチ1502がオン(on)、第2のスイッチ1503がオフ(off)し、第2のインバータ1506のHレベルの出力が表示素子1508の画素電極に入力されるとき、表示素子1508の対向電極1511にはLレベルの電位を印加する。また、第1のスイッチ1502がオフ(off)、第2のスイッチ1503がオン(on)し、第1のインバータ1505のLレベルの出力が表示素子1508の画素電極に入力されるとき、表示素子1508の対向電極1511にはHレベルの電位を印加する。こうして、表示素子1508に交流電圧を印加し続けることができる。
Then, as shown in FIG. 17, a high digital signal (Digital Video Data) is input from the
一方、書き込み時間(画素への信号書き込み期間のうち、選択されている画素へ信号を書き込む時間をいう)に信号線1509からLowのデジタル信号(Digital Video Data)が入力される画素では、節電モード期間において、第1のスイッチ1502がオン(on)、第2のスイッチ1503がオフ(off)し、第2のインバータ1506のLレベルの出力が表示素子1508の画素電極に入力されるとき、表示素子1508の対向電極1511にはLレベルの電位を印加する。また、第1のスイッチ1502がオフ(off)、第2のスイッチ1503がオン(on)し、第1のインバータ1505のHレベルの出力が表示素子1508の画素電極に入力されるとき、表示素子1508の対向電極1511にはHレベルの電位を印加する。こうして、表示素子1508に印加される電圧は液晶素子のしきい値電圧以下の電圧とすることができる。
On the other hand, in a pixel in which a low digital signal (Digital Video Data) is input from the
また、なお、節電モードのときには、面積階調法などを用いて、階調を表現することができる。 In the power saving mode, gradation can be expressed using an area gradation method or the like.
図18を用いて面積階調を適用した場合について簡単に説明する。画素は副画素1800a、副画素1800b、副画素1800cを有する。この副画素の点灯領域に重み付けをする。例えば、点灯領域の大きさを20:21:22という比率にする。こうすることにより、3ビットつまり8階調表示が可能となる。
The case where area gradation is applied will be briefly described with reference to FIG. The pixel includes a sub-pixel 1800a, a
なお、図18の画素選択スイッチ1801、第1のスイッチ1802、第2のスイッチ1803、第3のスイッチ1804、第1のインバータ1805、第2のインバータ1806、表示素子1808、容量素子1810は、それぞれ図15の画素の画素選択スイッチ1501、第1のスイッチ1502、第2のスイッチ1503、第3のスイッチ1504、第1のインバータ1505、第2のインバータ1506、表示素子1508、容量素子1510に相応する。そして、図15に示す信号線1509として、図18ではそれぞれの副画素毎に設けられている。つまり、副画素1800aの画素選択スイッチ1801は信号線Daと、副画素1800bの画素選択スイッチ1801は信号線Dbと、副画素1800cの画素選択スイッチ1801は信号線Dcと接続されている。そして、それぞれの信号線からそれぞれの副画素の点灯領域の大きさに対応した各ビットのデジタル信号が入力される。よって、デジタル信号によって各副画素の点灯又は非点灯を選択することにより、階調を表すことができる。
Note that the
続いて、アナログ電圧保持回路とデジタル信号メモリ回路を有する画素の他の構成例を図19に示す。画素は第1の画素選択スイッチ1901と、第2の画素選択スイッチ1904と、第1の容量素子1902と、第2の容量素子1905と、表示素子1903と、トランジスタ1906と、第1のスイッチ1907と、第2のスイッチ1908と、信号線1909と、第1の電源線1910と、第2の電源線1911とを有する。第1の電源線1910にはVrefhとVreflが交互に印加され、第2の電源線1911にはVcomが印加されている。ここで、Vrefhは、(Vrefh>Vcom)且つ(Vrefh−Vcom)>VLCD 、Vreflは、(Vrefl<Vcom)且つ(Vcom−Vrefl)>VLCD を満たすような電位であり、Vrefh又はVreflを表示素子1903の一方の電極に印加し、Vcomを他方の電極に印加したときに、表示素子1903にしきい値電圧VLCD以上の電圧が印加されるようにする。また、表示素子1903の対向電極1912には、第2の電源線1911と等しい電位又は概略等しい電位を印加しておく。つまり、表示素子1903の画素電極にVcomが印加されたときに、表示素子1903がしきい値電圧VLCD以下となるようにする。
Next, FIG. 19 shows another configuration example of a pixel having an analog voltage holding circuit and a digital signal memory circuit. The pixel includes a first
本画素の動作について説明する。通常表示モードの場合には、図20に示すように、第1の画素選択スイッチ1901をオンにし、第2の画素選択スイッチ1904、第1のスイッチ1907及び第2のスイッチ1908をオフにしておく。そして、信号線1909には、画素の階調にしたがったアナログ電位が入力される。このアナログ電位がビデオ信号に相当する。なお、図20は図19の画素と同じ構成であるため、符号については図19を参照されたい。
The operation of this pixel will be described. In the normal display mode, as shown in FIG. 20, the first
続いて、節電モードの場合について説明する。まず、第2の画素選択スイッチ1904をオンにし、第1の画素選択スイッチ1901、第1のスイッチ1907及び第2のスイッチ1908をオフにする。そして、信号線1909には、デジタル信号が入力される。このデジタル信号がビデオ信号に相当する。すると、図21(A)に示すように第2の容量素子1905にこの信号が書き込まれる。
Next, the case of the power saving mode will be described. First, the second
次に、第2の画素選択スイッチ1904をオフにし、第1の画素選択スイッチ1901及び第2のスイッチ1908をオフにしたまま第1のスイッチ1907をオンにする。すると、図21(B)に示すように第1の電源線1910の電位Vrefhが第1の容量素子1902の一方の電極に印加される。そして、第1の容量素子1902の他方の電極には第2の電源線1911の電位Vcomが印加されていることから、容量素子1902には電位差(Vrefh−Vcom)分の電荷が蓄積される。なお、このとき表示素子1903の画素電極には電源電位Vrefhの電位が印加されている。
Next, the second
続いて、第1の画素選択スイッチ1901及び第2の画素選択スイッチ1904をオフにしたまま、第1のスイッチ1907をオフにし、第2のスイッチ1908をオンにする。すると、トランジスタ1906は、第2の容量素子1905に書き込まれたデジタル信号にしたがってそのオンオフが制御される。
Subsequently, with the first
つまり、第2の容量素子1905に書き込まれたデジタル信号がHレベルのときには、トランジスタ1906がオンするため図21(C)に示すように第2の電源線1911の電位Vcomが第1の容量素子1902の両電極に印加される。そして、表示素子1903の画素電極にはVcomの電位が印加される。なお、表示素子1903の対向電極1912には、Vcomと等しい電位が印加してあるため、このとき表示素子1903にはほとんど電圧が印加されない。よって、この画素は非点灯となる。一方、第2の容量素子1905に書き込まれたデジタル信号がLレベルのときには、トランジスタ1906がオフするため図21(D)に示すように、そのまま第1の容量素子1902は電圧を保持する。よって、表示素子1903の画素電極に印加される電位はVrefhのままなので、この画素は点灯する。
In other words, when the digital signal written to the
続いて、次のフレーム期間において、第1の電源線1910に印加する電位をVreflにして同様の動作を行う。すると、点灯する画素の表示素子1903には、前のフレーム期間の表示素子1903とは逆のバイアスの電圧が印加される。こうして、1フレーム期間毎に第1の電源線1910に印加する電位を変化させることにより、表示素子1903へ印加するバイアスの向きを変えることができるため、表示素子1903の焼き付きを防止することができる。
Subsequently, in the next frame period, the same operation is performed with the potential applied to the first
なお、第2の容量素子1905に保持されたデジタル信号は、トランジスタ1906のオンオフを制御することができればよいため、第2の容量素子1905に蓄積された電荷が多少放電してしまっても正常に動作することができる。よって、節電モードにおける非表示領域の画素へのデジタル信号の周期的な書き換えは、数フレーム期間又は十数フレーム期間毎に行えばよい。よって、消費電力を低減することが可能である。
Note that the digital signal held in the
なお、本発明の表示装置へ適用可能な画素構成は上記に限られない。そして、デジタル信号メモリ回路には図15に示したようにスタティックメモリ(Static Memory)を用いてもよいし、図19に示したようなダイナミックメモリ(Dynamic Memory)を用いてもよいし、これらを組み合わせてもよい。 Note that the pixel configuration applicable to the display device of the present invention is not limited to the above. As the digital signal memory circuit, a static memory (Static Memory) as shown in FIG. 15 or a dynamic memory (Dynamic Memory) as shown in FIG. 19 may be used. You may combine.
(実施の形態4)
本実施の形態では、実施の形態2で示した画素構成を有する表示パネルの構成について図22(a)、(b)を用いて説明する。
(Embodiment 4)
In this embodiment mode, a structure of a display panel having the pixel structure described in
なお、図22(a)は、表示パネルを示す上面図、図22(b)は図22(a)をA−A’で切断した断面図である。点線で示された信号線駆動回路2201、画素部2202、第1の走査線駆動回路2203、第2の走査線駆動回路2206を有する。また、封止基板2204、シール材2205を有し、シール材2205で囲まれた内側は、空間2207になっている。
22A is a top view showing the display panel, and FIG. 22B is a cross-sectional view of FIG. 22A taken along line A-A ′. A signal
なお、配線2208は第1の走査線駆動回路2203、第2の走査線駆動回路2206及び信号線駆動回路2201に入力される信号を伝送するための配線であり、外部入力端子となるFPC(フレキシブルプリントサーキット)2209からビデオ信号、クロック信号、スタートパルス信号等を受け取る。FPC2209と表示パネルとの接続部上にはICチップ(メモリ回路や、バッファ回路などが形成された半導体チップ)2222がCOG(Chip On Glass)等で実装されている。なお、ここではFPCしか図示されていないが、このFPCにはプリント配線基盤(PWB)が取り付けられていても良い。本明細書における表示装置とは、表示パネル本体だけでなく、それにFPCもしくはPWBが取り付けられた状態をも含むものとする。
Note that the
次に、断面構造について図22(b)を用いて説明する。基板2210上には画素部2202とその周辺駆動回路(第1の走査線駆動回路2203、第2の走査線駆動回路2206及び信号線駆動回路2201)が形成されているが、ここでは、信号線駆動回路2201と、画素部2202が示されている。
Next, a cross-sectional structure will be described with reference to FIG. A
なお、信号線駆動回路2201はTFT2220やTFT2221を有している。また、本実施の形態では、基板上に周辺駆動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をICチップなどに形成し、COGなどで実装しても良い。
Note that the signal
また、画素部2202はTFT2211と、TFT2212とを有している。なお、TFT2212のソース電極は第1の電極(画素電極)2213と接続されている。また、第1の電極2213の端部を覆って絶縁物2214が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。
In addition, the
また、カバレッジを良好なものとするため、絶縁物2214の上端部または下端部に曲率を有する曲面が形成されるようにする。例えば、絶縁物2214の材料としてポジ型の感光性アクリルを用いた場合、絶縁物2214の上端部のみに曲率半径(0.2μm〜3μm)を有する曲面を持たせることが好ましい。また、絶縁物2214として、感光性の光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。 In order to improve the coverage, a curved surface having a curvature is formed at the upper end portion or the lower end portion of the insulator 2214. For example, in the case where positive photosensitive acrylic is used as a material for the insulator 2214, it is preferable that only the upper end portion of the insulator 2214 has a curved surface with a curvature radius (0.2 μm to 3 μm). As the insulator 2214, either a negative type that becomes insoluble in an etchant by photosensitive light or a positive type that becomes soluble in an etchant by light can be used.
第1の電極2213上には、有機化合物を含む層2216、および第2の電極(対向電極)2217がそれぞれ形成されている。ここで、陽極として機能する第1の電極2213に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ITO(インジウムスズ酸化物)膜、インジウム亜鉛酸化物(IZO)膜、窒化チタン膜、クロム膜、タングステン膜、Zn膜、Pt膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。
Over the
また、有機化合物を含む層2216は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。有機化合物を含む層2216には、元素周期表第4族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。さらに、公知の三重項材料を用いることも可能である。
The
さらに、有機化合物を含む層2216上に形成される第2の電極2217に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF2、またはCa3N2)を用いればよい。なお、有機化合物を含む層2216で生じた光が第2の電極2217を透過させる場合には、第2の電極(陰極)2217として、膜厚を薄くした金属薄膜と、透明導電膜(ITO(酸化インジウム酸化スズ合金)、酸化インジウム酸化亜鉛合金(In2O3―ZnO)、酸化亜鉛(ZnO)等)との積層を用いるのが良い。
Further, as a material used for the
さらにシール材2205で封止基板2204を基板2210と貼り合わせることにより、基板2210、封止基板2204、およびシール材2205で囲まれた空間2207に発光素子2218が備えられた構造になっている。なお、空間2207には、不活性気体(窒素やアルゴン等)が充填される場合の他、シール材2205で充填される構成も含むものとする。
Further, the sealing
なお、シール材2205にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板2204に用いる材料としてガラス基板や石英基板の他、FRP(Fiberglass−Reinforced Plastics)、PVF(ポリビニルフロライド)、マイラー、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
Note that an epoxy-based resin is preferably used for the
以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。なお、上述した構成は一例であって本発明の表示パネルの構成はこれに限定されない。 As described above, a display panel having the pixel configuration of the present invention can be obtained. Note that the above-described configuration is an example, and the configuration of the display panel of the present invention is not limited to this.
図22示すように、信号線駆動回路2201、画素部2202、第1の走査線駆動回路2203及び第2の走査線駆動回路2206を一体形成することで、表示装置の低コスト化が図れる。
As shown in FIG. 22, the signal
なお、表示パネルの構成としては、図22(a)に示したように信号線駆動回路2201、画素部2202、第1の走査線駆動回路2203及び第2の走査線駆動回路2206を一体形成した構成に限られず、信号線駆動回路2201に相当する図28に示す信号線駆動回路2801をICチップ上に形成して、COG等で表示パネルに実装した構成としても良い。なお、図28(a)の基板2800、画素部2802、第1の走査線駆動回路2804、第2の走査線駆動回路2803、FPC2805、ICチップ2806、ICチップ2807、封止基板2808、シール材2809は図22(a)の基板2210、画素部2202、第1の走査線駆動回路2203、第2の走査線駆動回路2206、FPC2209、ICチップ2222、ICチップ2223、封止基板2204、シール材2205に相当する。
Note that as a structure of the display panel, as shown in FIG. 22A, a signal
つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、CMOS等を用いてICチップに形成し、低消費電力化を図る。また、ICチップはシリコンウエハ等の半導体チップとすることで、より高速動作且つ低消費電力化を図れる。 That is, only the signal line driver circuit that requires high-speed operation of the driver circuit is formed on the IC chip using a CMOS or the like to reduce power consumption. Further, by using a semiconductor chip such as a silicon wafer as the IC chip, higher speed operation and lower power consumption can be achieved.
そして、第2の走査線駆動回路2803や第1の走査線駆動回路2804を画素部2802と一体形成することで、低コスト化が図れる。
The second scan
こうして、高精細な表示装置の低コスト化が図れる。また、FPC2805と基板2800との接続部において機能回路(メモリやバッファ)が形成されたICチップを実装することで基板面積を有効利用することができる。
Thus, the cost of a high-definition display device can be reduced. Further, by mounting an IC chip in which a functional circuit (memory or buffer) is formed at a connection portion between the
また、図22(a)の信号線駆動回路2201、第1の走査線駆動回路2203及び第2の走査線駆動回路2206に相当する図28(b)の信号線駆動回路2811、第1の走査線駆動回路2814及び第2の走査線駆動回路2813をICチップ上に形成して、COG等で表示パネルに実装した構成としても良い。この場合には高精細な表示装置をより低消費電力にすることが可能である。よって、より消費電力が少ない表示装置とするためには、画素部に用いられるトランジスタの半導体層にはポリシリコンを用いることが望ましい。なお、図28(b)の基板2810、画素部2812、第FPC2815、ICチップ2816、ICチップ2817、封止基板2818、シール材2822は図22(a)の基板2210、画素部2202、FPC2209、ICチップ2222、ICチップ2223、封止基板2204、シール材2205に相当する。
In addition, the signal
また、画素部2812のトランジスタの半導体層にアモルファスシリコンを用いることにより低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能となる。
In addition, cost can be reduced by using amorphous silicon for the semiconductor layer of the transistor in the
また、画素の行方向及び列方向に第2の走査線駆動回路、第1の走査線駆動回路及び信号線駆動回路を設けなくても良い。例えば、図29(a)に示すようにICチップ上に形成された周辺駆動回路2901が図28(b)に示す、第1の走査線駆動回路2814、第2の走査線駆動回路2813及び信号線駆動回路2811の機能を有するようにしても良い。なお、図29(a)の基板2900、画素部2902、第FPC2904、ICチップ2905、ICチップ2906、封止基板2907、シール材2908は図22(a)の基板2210、画素部2202、FPC2209、ICチップ2222、ICチップ2223、封止基板2204、シール材2205に相当する。
Further, the second scan line driver circuit, the first scan line driver circuit, and the signal line driver circuit are not necessarily provided in the row direction and the column direction of the pixels. For example, as shown in FIG. 29A, the
なお、図29(a)の表示装置の配線の接続を説明する模式図を図29(b)に示す。基板2910、周辺駆動回路2911、画素部2912、FPC2913、FPC2914有する。FPC2913より周辺駆動回路2911に外部からの信号及び電源電位が入力される。そして、周辺駆動回路2911からの出力は、画素部2912の有する画素に接続された行方向及び列方向の配線に入力される。
FIG. 29B is a schematic diagram for explaining wiring connection of the display device in FIG. A
さらに、発光素子2218に適用可能な発光素子の例を図23(a)、(b)に示す。つまり、実施の形態1、実施の形態2、実施の形態3、実施の形態4及び本実施の形態で示した画素に適用可能な発光素子の構成について図23(a)、(b)を用いて説明する。なお、ここでは、一例として有機材料を用いた発光素子を示すが、もちろん本発明には無機材料を用いた発光素子も適用することができる。
Further, examples of light-emitting elements applicable to the light-emitting
図23(a)の発光素子は、基板2301の上に陽極2302、正孔注入材料からなる正孔注入層2303、その上に正孔輸送材料からなる正孔輸送層2304、発光層2305、電子輸送材料からなる電子輸送層2306、電子注入材料からなる電子注入層2307、そして陰極2308を積層させた素子構造である。ここで、発光層2305は、一種類の発光材料のみから形成されることもあるが、2種類以上の材料から形成されてもよい。また本発明の素子の構造は、この構造に限定されない。
The light-emitting element in FIG. 23A includes an
また、図23(a)で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエーションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御し、発光領域を二つの領域にわけることによって得られる白色発光素子などにも応用可能である。 In addition to the stacked structure in which the functional layers shown in FIG. 23A are stacked, an element using a polymer compound, a high-efficiency element using a triplet light emitting material that emits light from a triplet excited state in a light emitting layer, and the like There are a wide variety of variations. The present invention can also be applied to a white light emitting element obtained by controlling the carrier recombination region by the hole blocking layer and dividing the light emitting region into two regions.
図23(a)に示す本発明の素子作製方法は、まず、陽極2302(ITO)を有する基板2301に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材料、電子注入材料を蒸着し、最後に陰極2308を蒸着で形成する。
In the element manufacturing method of the present invention shown in FIG. 23A, first, a hole injection material, a hole transport material, and a light emitting material are sequentially deposited on a
次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に好適な材料を以下に列挙する。 Next, materials suitable for the hole injection material, the hole transport material, the electron transport material, the electron injection material, and the light emitting material are listed below.
正孔注入材料としては、有機化合物であればポルフィリン系の化合物や、フタロシアニン(以下「H2Pc」と記す)、銅フタロシアニン(以下「CuPc」と記す)などが有効である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸(以下「PSS」と記す)をドープしたポリエチレンジオキシチオフェン(以下「PEDOT」と記す)や、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有効であり、ポリイミド(以下「PI」と記す)がよく用いられる。さらに、無機化合物も用いられ、金や白金などの金属薄膜の他、酸化アルミニウム(以下「アルミナ」と記す)の超薄膜などがある。 As the hole injection material, porphyrin compounds, phthalocyanine (hereinafter referred to as “H 2 Pc”), copper phthalocyanine (hereinafter referred to as “CuPc”), and the like are effective as long as they are organic compounds. In addition, any material that has a smaller ionization potential than the hole transport material used and has a hole transport function can also be used as the hole injection material. There is also a material obtained by chemically doping a conductive polymer compound, and examples thereof include polyethylenedioxythiophene (hereinafter referred to as “PEDOT”) doped with polystyrene sulfonic acid (hereinafter referred to as “PSS”), polyaniline, and the like. An insulating polymer compound is also effective in terms of planarization of the anode, and polyimide (hereinafter referred to as “PI”) is often used. In addition, inorganic compounds are also used. In addition to metal thin films such as gold and platinum, there are ultra thin films of aluminum oxide (hereinafter referred to as “alumina”).
正孔輸送材料として最も広く用いられているのは、芳香族アミン系(すなわち、ベンゼン環−窒素の結合を有するもの)の化合物である。広く用いられている材料として、4,4’−ビス(ジフェニルアミノ)−ビフェニル(以下、「TAD」と記す)や、その誘導体である4,4’−ビス[N−(3−メチルフェニル)−N−フェニル−アミノ]−ビフェニル(以下、「TPD」と記す)、4,4’−ビス[N−(1−ナフチル)−N−フェニル−アミノ]−ビフェニル(以下、「α−NPD」と記す)がある。4,4’,4”−トリス(N,N− ジフェニル−アミノ)−トリフェニルアミン(以下、「TDATA」と記す)、4,4’,4”−トリス[N−(3−メチルフェニル)−N− フェニル−アミノ]−トリフェニルアミン(以下、「MTDATA」と記す)などのスターバースト型芳香族アミン化合物が挙げられる。 The most widely used hole transport material is an aromatic amine-based compound (that is, a compound having a benzene ring-nitrogen bond). As widely used materials, 4,4′-bis (diphenylamino) -biphenyl (hereinafter referred to as “TAD”) and its derivative 4,4′-bis [N- (3-methylphenyl) -N-phenyl-amino] -biphenyl (hereinafter referred to as “TPD”), 4,4′-bis [N- (1-naphthyl) -N-phenyl-amino] -biphenyl (hereinafter referred to as “α-NPD”) ). 4,4 ′, 4 ″ -tris (N, N-diphenyl-amino) -triphenylamine (hereinafter referred to as “TDATA”), 4,4 ′, 4 ″ -tris [N- (3-methylphenyl) And starburst aromatic amine compounds such as —N-phenyl-amino] -triphenylamine (hereinafter referred to as “MTDATA”).
電子輸送材料としては、金属錯体がよく用いられ、先に述べたAlq、BAlq、トリス(4−メチル−8−キノリノラト)アルミニウム(以下、「Almq」と記す)、ビス(10−ヒドロキシベンゾ[h]−キノリナト)ベリリウム(以下、「BeBq」と記す)などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビス[2−(2−ヒドロキシフェニル)−ベンゾオキサゾラト]亜鉛(以下、「Zn(BOX)2」と記す)、ビス[2−(2−ヒドロキシフェニル)−ベンゾチアゾラト]亜鉛(以下、「Zn(BTZ)2」と記す)などのオキサゾール系、チアゾール系配位子を有する金属錯体もある。さらに、金属錯体以外にも、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール(以下、「PBD」と記す)、OXD−7などのオキサジアゾール誘導体、TAZ、3−(4−tert−ブチルフェニル)−4−(4−エチルフェニル)−5−(4−ビフェニリル)−23、4−トリアゾール(以下、「p−EtTAZ」と記す)などのトリアゾール誘導体、バソフェナントロリン(以下、「BPhen」と記す)、BCPなどのフェナントロリン誘導体が電子輸送性を有する。 As the electron transport material, a metal complex is often used, and Alq, BAlq, tris (4-methyl-8-quinolinolato) aluminum (hereinafter referred to as “Almq”), bis (10-hydroxybenzo [h ] -Quinolinato) beryllium (hereinafter referred to as “BeBq”) and other metal complexes having a quinoline skeleton or a benzoquinoline skeleton. Further, bis [2- (2-hydroxyphenyl) -benzoxazolate] zinc (hereinafter referred to as “Zn (BOX) 2 ”), bis [2- (2-hydroxyphenyl) -benzothiazolate] zinc (hereinafter referred to as “Zn (BOX) 2 ”) There is also a metal complex having an oxazole-based or thiazole-based ligand such as “Zn (BTZ) 2 ”). In addition to metal complexes, 2- (4-biphenylyl) -5- (4-tert-butylphenyl) -1,3,4-oxadiazole (hereinafter referred to as “PBD”), OXD-7, and the like Oxadiazole derivatives of TAZ, 3- (4-tert-butylphenyl) -4- (4-ethylphenyl) -5- (4-biphenylyl) -23, 4-triazole (hereinafter referred to as “p-EtTAZ”) And phenanthroline derivatives such as bathophenanthroline (hereinafter referred to as “BPhen”) and BCP have electron transport properties.
電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウムアセチルアセトネート(以下、「Li(acac)」と記す)や8−キノリノラト−リチウム(以下、「Liq」と記す)などのアルカリ金属錯体も有効である。 The electron transport material described above can be used as the electron injection material. In addition, an ultra-thin film of an insulator such as a metal halide such as calcium fluoride, lithium fluoride, or cesium fluoride, or an alkali metal oxide such as lithium oxide is often used. In addition, alkali metal complexes such as lithium acetylacetonate (hereinafter referred to as “Li (acac)”) and 8-quinolinolato-lithium (hereinafter referred to as “Liq”) are also effective.
発光材料としては、先に述べたAlq、Almq、BeBq、BAlq、Zn(BOX)2、Zn(BTZ)2などの金属錯体の他、各種蛍光色素が有効である。蛍光色素としては、青色の4,4’−ビス(2,2 − ジフェニル−ビニル)−ビフェニルや、赤橙色の4−(ジシアノメチレン)−2−メチル−6−(p−ジメチルアミノスチリル)−4H−ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金属とする錯体が主体である。三重項発光材料として、トリス(2−フェニルピリジン)イリジウム、ビス(2−(4’−トリル)ピリジナト−N,C2’)アセチルアセトナトイリジウム(以下「acacIr(tpy)2」と記す)、 2,3,7,8,12,13,17,18−オクタエチル−21H,23Hポルフィリン−白金などが知られている。 As the luminescent material, various fluorescent dyes are effective in addition to the metal complexes such as Alq, Almq, BeBq, BAlq, Zn (BOX) 2 and Zn (BTZ) 2 described above. As fluorescent dyes, blue 4,4′-bis (2,2-diphenyl-vinyl) -biphenyl and red-orange 4- (dicyanomethylene) -2-methyl-6- (p-dimethylaminostyryl)- 4H-pyran. A triplet light emitting material is also possible, and is mainly a complex having platinum or iridium as a central metal. As the triplet light emitting material, tris (2-phenylpyridine) iridium, bis (2- (4′-tolyl) pyridinato-N, C 2 ′ ) acetylacetonatoiridium (hereinafter referred to as “acacIr (tpy) 2 ”), 2,3,7,8,12,13,17,18-octaethyl-21H, 23H porphyrin-platinum and the like are known.
以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作製することができる。 A highly reliable light-emitting element can be manufactured by combining the materials having the functions described above.
また、図23(b)に示すように図23(a)とは逆の順番に層を形成した発光素子を用いることができる。つまり、基板2311の上に陰極2318、電子注入材料からなる電子注入層2317、その上に電子輸送材料からなる電子輸送層2316、発光層2315、正孔輸送材料からなる正孔輸送層2314、正孔注入材料からなる正孔注入層2313、そして陽極2312を積層させた素子構造である。
In addition, as illustrated in FIG. 23B, a light-emitting element in which layers are formed in the reverse order of FIG. 23A can be used. That is, a
また、発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上にTFT及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。 In addition, in order to extract light emitted from the light emitting element, at least one of the anode and the cathode may be transparent. Then, a TFT and a light emitting element are formed on the substrate, and a top emission that extracts light emission from a surface opposite to the substrate, a bottom emission that extracts light emission from the surface on the substrate side, and a surface opposite to the substrate side and the substrate. The pixel structure of the present invention can be applied to a light emitting element having any emission structure.
上面射出構造の発光素子について図24(a)を用いて説明する。 A light-emitting element having a top emission structure will be described with reference to FIG.
基板2400上に駆動用TFT2401が形成され、駆動用TFT2401のソース電極に接して第1の電極2402が形成され、その上に有機化合物を含む層2403と第2の電極2404が形成されている。
A driving
また、第1の電極2402は発光素子の陽極である。そして第2の電極2404は発光素子の陰極である。つまり、第1の電極2402と第2の電極2404とで有機化合物を含む層2403が挟まれているところが発光素子となる。
The
また、ここで、陽極として機能する第1の電極2402に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン膜、Zn膜、Pt膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。
Here, as a material used for the
また、陰極として機能する第2の電極2404に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF2、またはCa3N2)からなる金属薄膜と、透明導電膜(インジウムスズ酸化物(ITO)、インジウム亜鉛酸化物(IZO)、酸化亜鉛(ZnO)等)との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
As a material used for the
こうして、図24(a)の矢印に示すように発光素子からの光を上面に取り出すことが可能になる。つまり、図22の表示パネルに適用した場合には、封止基板2204側に光が射出することになる。従って上面射出構造の発光素子を表示装置に用いる場合には封止基板2204は光透過性を有する基板を用いる。
In this manner, light from the light emitting element can be extracted to the upper surface as indicated by an arrow in FIG. That is, when applied to the display panel of FIG. 22, light is emitted to the sealing
また、光学フィルムを設ける場合には、封止基板2204に光学フィルムを設ければよい。
In the case where an optical film is provided, an optical film may be provided over the sealing
なお、第1の電極2402を陰極として機能するMgAg、MgIn、AlLi等の仕事関数の小さい材料からなる金属膜を用いることができる。そして、第2の電極2404にはITO(インジウムスズ酸化物)膜、インジウム亜鉛酸化物(IZO)などの透明導電膜を用いることができる。よって、この構成によれば、上面射出の透過率を高くすることができる。
Note that a metal film made of a material having a low work function, such as MgAg, MgIn, or AlLi, which functions as the cathode of the
また、下面射出構造の発光素子について図24(b)を用いて説明する。射出構造以外は図24(a)と同じ構造の発光素子であるため同じ符号を用いて説明する。 A light-emitting element having a bottom emission structure will be described with reference to FIG. Since the light-emitting element has the same structure as that shown in FIG. 24A except for the emission structure, the description will be made using the same reference numerals.
ここで、陽極として機能する第1の電極2402に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、インジウムスズ酸化物(ITO)膜、インジウム亜鉛酸化物(IZO)膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
Here, as a material used for the
また、陰極として機能する第2の電極2404に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF2、またはCa3N2)からなる金属膜を用いることができる。こうして、光を反射する金属膜を用いることで光が透過しない陰極を形成することができる。
As a material used for the
こうして、図24(b)の矢印に示すように発光素子からの光を下面に取り出すことが可能になる。つまり、図22の表示パネルに適用した場合には、基板2210側に光が射出することになる。従って下面射出構造の発光素子を表示装置に用いる場合には基板2240は光透過性を有する基板を用いる。
In this manner, light from the light emitting element can be extracted to the lower surface as indicated by an arrow in FIG. That is, when applied to the display panel of FIG. 22, light is emitted to the
また、光学フィルムを設ける場合には、基板2210に光学フィルムを設ければよい。
In the case of providing an optical film, the
両面射出構造の発光素子について図24(c)を用いて説明する。射出構造以外は図24(a)と同じ構造の発光素子であるため同じ符号を用いて説明する。 A light-emitting element having a dual emission structure will be described with reference to FIG. Except for the emission structure, the light-emitting element has the same structure as that in FIG.
ここで、陽極として機能する第1の電極2402に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ITO(インジウムスズ酸化物)膜、インジウム亜鉛酸化物(IZO)膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
Here, as a material used for the
また、陰極として機能する第2の電極2404に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF2、またはCa3N2)からなる金属薄膜と、透明導電膜(ITO(インジウムスズ酸化物)、酸化インジウム酸化亜鉛合金(In2O3―ZnO)、酸化亜鉛(ZnO)等)との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
As a material used for the
こうして、図24(c)の矢印に示すように発光素子からの光を両面に取り出すことが可能になる。つまり、図22の表示パネルに適用した場合には、基板2210側と封止基板2204側に光が射出することになる。従って両面射出構造の発光素子を表示装置に用いる場合には基板2210および封止基板2204は、ともに光透過性を有する基板を用いる。
In this manner, light from the light emitting element can be extracted on both sides as indicated by arrows in FIG. That is, when applied to the display panel in FIG. 22, light is emitted to the
また、光学フィルムを設ける場合には、基板2210および封止基板2204の両方に光学フィルムを設ければよい。
In the case where an optical film is provided, the optical film may be provided on both the
また、白色の発光素子とカラーフィルターを用いてフルカラー表示を実現する表示装置にも本発明を適用することが可能である。 In addition, the present invention can be applied to a display device that realizes full color display using a white light emitting element and a color filter.
図25に示すように、基板2500上に下地膜2502が形成され、その上に駆動用TFT2501が形成され、駆動用TFT2501のソース電極に接して第1の電極2503が形成され、その上に有機化合物を含む層2504と第2の電極2505が形成されている。
As shown in FIG. 25, a
また、第1の電極2503は発光素子の陽極である。そして第2の電極2505は発光素子の陰極である。つまり、第1の電極2503と第2の電極2505とで有機化合物を含む層2504が挟まれているところが発光素子となる。図25の構成では白色光を発光する。そして、発光素子の上部に赤色のカラーフィルター2506R、緑色のカラーフィルター2506G、青色のカラーフィルター2506Bを設けられており、フルカラー表示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス(BMともいう)2507が設けられている。
The
上述した発光素子の構成は組み合わせて用いることができ、本発明の画素構成を有する表示装置に適宜用いることができる。また、上述した表示パネルの構成や、発光素子は例示であり、もちろん本発明の画素構成は他の構成の表示装置に適用することもできる。 The above-described structures of the light-emitting elements can be used in combination and can be used as appropriate for a display device having the pixel structure of the present invention. In addition, the structure of the display panel and the light emitting element described above are examples, and the pixel structure of the present invention can of course be applied to display devices having other structures.
次に、表示パネルの画素部の部分断面図を示す。 Next, a partial cross-sectional view of a pixel portion of the display panel is shown.
まず、トランジスタの半導体層に結晶性半導体膜(ポリシリコン(p−Si)膜)を用いた場合について図26及び図27を用いて説明する。 First, the case where a crystalline semiconductor film (polysilicon (p-Si) film) is used for a semiconductor layer of a transistor will be described with reference to FIGS.
ここで、半導体層は、例えば基板上にアモルファスシリコン(a−Si)膜を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜(微結晶半導体膜を含む)であれば良い。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。 Here, as the semiconductor layer, for example, an amorphous silicon (a-Si) film is formed on a substrate by a known film formation method. Note that the semiconductor film is not limited to an amorphous silicon film, and any semiconductor film including an amorphous structure (including a microcrystalline semiconductor film) may be used. Further, a compound semiconductor film including an amorphous structure such as an amorphous silicon germanium film may be used.
そして、アモルファスシリコン膜をレーザ結晶化法や、RTAやファーネスアニール炉を用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などとにより結晶化させる。もちろん、これらを組み合わせて行っても良い。 Then, the amorphous silicon film is crystallized by a laser crystallization method, a thermal crystallization method using an RTA or a furnace annealing furnace, or a thermal crystallization method using a metal element that promotes crystallization. Of course, these may be combined.
上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。 By the above crystallization, a partially crystallized region is formed in the amorphous semiconductor film.
さらに、部分的に結晶性が高められた結晶性半導体膜を所望の形状にパターニングして、結晶化された領域から島状の半導体膜を形成する。この半導体膜をトランジスタの半導体層に用いる。なお、パターニングとは、膜を形状加工することをいい、フォトリソグラフィー技術によって膜のパターンを形成すること(例えば、感光性アクリルにコンタクトホールを形成することや、感光性アクリルをスペーサとなるように形状加工することも含む)や、フォトリソグラフィー技術によってマスクパターンを形成し、当該マスクパターンを用いてエッチング加工を行うことなどをいう。 Further, the crystalline semiconductor film partially improved in crystallinity is patterned into a desired shape, and an island-shaped semiconductor film is formed from the crystallized region. This semiconductor film is used for a semiconductor layer of a transistor. Note that patterning refers to processing a shape of a film, and forming a film pattern by a photolithography technique (for example, forming a contact hole in a photosensitive acrylic or using a photosensitive acrylic as a spacer) Shape processing), a mask pattern formed by photolithography, and etching using the mask pattern.
図26に示すように、基板2601上に下地膜2602が形成され、その上に半導体層が形成されている。半導体層は駆動トランジスタ2618のチャネル形成領域2603及びソース又はドレイン領域となる不純物領域2605、並びに容量素子2619の下部電極となるチャネル形成領域2606、LDD領域2607及び不純物領域2608を有する。なお、チャネル形成領域2603及びチャネル形成領域2606にはチャネルドープが行われていても良い。
As shown in FIG. 26, a
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜2602としては、窒化アルミ(AlN)や酸化珪素(SiO2)、酸化窒化珪素(SiOxNy)などの単層やこれらの積層を用いることができる。
As the substrate, a glass substrate, a quartz substrate, a ceramic substrate, a plastic substrate, or the like can be used. As the
半導体層上にはゲート絶縁膜2609を介してゲート電極2610及び容量素子の上部電極2611が形成されている。
Over the semiconductor layer, a
駆動トランジスタ2618及び容量素子2619を覆って層間絶縁膜2612が形成され、層間絶縁膜2612上にコンタクトホールを介して、配線2613が不純物領域2605と接し、配線2621が不純物領域2608と接している。配線2613に接して画素電極2614が形成され、画素電極2614の端部及び配線2613を覆って第2の層間絶縁物2615が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。そして、画素電極2614上に有機化合物を含む層2616及び対向電極2617が形成され、画素電極2614と対向電極2617とで有機化合物を含む層2616が挟まれた領域では発光素子2620が形成されている。
An interlayer insulating
また、図26(b)に示すように、容量素子2619の下部電極の一部を構成するLDD領域が、上部電極2611と重なるような領域26202を設けても良い。なお、図26(a)と共通するところは共通の符号を用い、説明は省略する。
In addition, as illustrated in FIG. 26B, a
また、図27(a)に示すように、駆動トランジスタ2618の不純物領域2605と接する配線2613と同じ層に形成された第2の上部電極26301を有していても良い。なお、図26(a)と共通するところは共通の符号を用い、説明は省略する。第2の上部電極26301と上部電極2611とで層間絶縁膜2612を挟みこみ、第2の容量素子を構成している。また、第2の上部電極26301は不純物領域2608と接しているため、上部電極2611とチャネル形成領域2606とでゲート絶縁膜2609を挟みこんで構成される第1の容量素子と、上部電極2611と第2の上部電極26301とで層間絶縁膜2612を挟みこんで構成される第2の容量素子と、が並列に接続され、第1の容量素子と第2の容量素子からなる容量素子26302を構成している。この容量素子26302の容量は第1の容量素子と第2の容量素子の容量を加算した合成容量であるため、小さい面積で大きな容量の容量素子を形成することができる。つまり、本発明の画素構成の容量素子として用いるとより開口率の向上が図れる。
As shown in FIG. 27A, a second upper electrode 26301 formed in the same layer as the
また、図27(b)に示すような容量素子の構成としても良い。基板2701上に下地膜2702が形成され、その上に半導体層が形成されている。半導体層は駆動トランジスタ2718のチャネル形成領域2703及びソース又はドレイン領域となる不純物領域2705を有する。なお、チャネル形成領域2703はチャネルドープが行われていても良い。
Further, a structure of a capacitor as shown in FIG. A
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜2702としては、窒化アルミ(AlN)や酸化珪素(SiO2)、酸化窒化珪素(SiOxNy)などの単層やこれらの積層を用いることができる。
As the substrate, a glass substrate, a quartz substrate, a ceramic substrate, a plastic substrate, or the like can be used. As the
半導体層上にはゲート絶縁膜2706を介してゲート電極2707及び第1の電極2708が形成されている。
A
駆動トランジスタ2718及び第1の電極2708を覆って第1の層間絶縁膜2709が形成され、第1の層間絶縁膜2709上にコンタクトホールを介して配線2710が不純物領域2705と接している。また、配線2710と同じ材料からなる同層の第2の電極2711が形成される。
A first
さらに、配線2710及び第2の電極2711を覆うように第2の層間絶縁膜2712が形成され、第2の層間絶縁膜2712上にコンタクトホールを介して、配線2710と接して画素電極2713が形成されている。また、画素電極2713のと同じ材料からなる同層の第3の電極2714が形成されている。ここで、第1の電極2708、第2の電極2711及び第3の電極2714からなる容量素子2719が形成される。
Further, a second
画素電極2713と第3の電極2714の端部を覆って絶縁物2715が形成され、第3の絶縁物2715及び第3の電極2714上に有機化合物を含む層2716及び対向電極2717が形成され、画素電極2713と対向電極2717とで有機化合物を含む層2716が挟まれた領域では発光素子2720が形成されている。
An
上述したように、結晶性半導体膜を半導体層に用いたトランジスタの構成は図26及び図27に示したような構成が挙げられる。なお、図26及び図27に示したトランジスタの構造はトップゲートの構造のトランジスタの一例である。つまり、トランジスタはP型でもN型でもよい。N型の場合には、LDD領域はゲート電極と重なっていても良いし、ゲート電極と重なっていなくても良いし、又はLDD領域の一部の領域が重なっていてもよい。さらに、ゲート電極はテーパー形状でもよく、ゲート電極のテーパー部の下部にLDD領域が自己整合的に設けられていても良い。また、ゲート電極は二つに限られず三以上のマルチゲート構造でも良いし、一つのゲート電極でも良い。 As described above, the structure of the transistor in which the crystalline semiconductor film is used for the semiconductor layer includes structures illustrated in FIGS. Note that the structure of the transistor illustrated in FIGS. 26 and 27 is an example of a top-gate transistor. That is, the transistor may be P-type or N-type. In the case of the N-type, the LDD region may overlap with the gate electrode, may not overlap with the gate electrode, or a part of the LDD region may overlap. Further, the gate electrode may be tapered, and an LDD region may be provided in a self-aligned manner below the tapered portion of the gate electrode. Further, the number of gate electrodes is not limited to two, but may be three or more multi-gate structures, or one gate electrode.
また、半導体層にポリシリコン(p−Si)を用いたトランジスタの構成として、基板と半導体層の間にゲート電極が挟まれた構造、つまり、半導体層の下にゲート電極が位置するボトムゲートのトランジスタを適用した表示パネルの部分断面を図30に示す。 Further, as a transistor structure using polysilicon (p-Si) as a semiconductor layer, a structure in which a gate electrode is sandwiched between a substrate and a semiconductor layer, that is, a bottom gate in which a gate electrode is located under a semiconductor layer. FIG. 30 shows a partial cross section of a display panel to which a transistor is applied.
基板3001上に下地膜3002が形成されている。さらに下地膜3002上にゲート電極3003が形成されている。また、ゲート電極と同層に同じ材料からなる第1の電極3004が形成されている。ゲート電極3003の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
A
また、ゲート電極3003及び第1の電極3004を覆うようにゲート絶縁膜3005が形成されている。ゲート絶縁膜3005としては酸化珪素膜や窒化珪素膜などが用いられる。
A
また、ゲート絶縁膜3005上に、半導体層が形成されている。半導体層は駆動トランジスタ3022のチャネル形成領域3006、LDD領域3007及びソース又はドレイン領域となる不純物領域3008、並びに容量素子3023の第2の電極となるチャネル形成領域3009、LDD領域3010及び不純物領域3011を有する。なお、チャネル形成領域3006及びチャネル形成領域3009はチャネルドープが行われていても良い。
A semiconductor layer is formed over the
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜3002としては、窒化アルミ(AlN)や酸化珪素(SiO2)、酸化窒化珪素(SiOxNy)などの単層やこれらの積層を用いることができる。
As the substrate, a glass substrate, a quartz substrate, a ceramic substrate, a plastic substrate, or the like can be used. As the
半導体層を覆って第1の層間絶縁膜3012が形成され、第1の層間絶縁膜3012上にコンタクトホールを介して配線3013が不純物領域3008と接している。また、配線3013と同層に同じ材料で第3の電極3014が形成されている。第1の電極3004、第2の電極、第3の電極3014によって容量素子3023が構成されている。
A first
また、第1の層間絶縁膜3012には開口部3015が形成されている。駆動トランジスタ3022、容量素子3023及び開口部3015を覆うように第2の層間絶縁膜3016が形成され、第2の層間絶縁膜3016上にコンタクトホールを介して、画素電極3017が形成されている。また、画素電極3017の端部を覆って絶縁物3018が形成されている。例えば、ポジ型の感光性アクリル樹脂膜を用いることができる。そして、画素電極3017上に有機化合物を含む層3019及び対向電極3020が形成され、画素電極3017と対向電極3020とで有機化合物を含む層3019が挟まれた領域では発光素子3021が形成されている。そして、発光素子3021の下部に開口部3015が位置している。つまり、発光素子3021からの発光を基板側から取り出すときには開口部3015を有するため透過率を高めることができる。
An
また、図30(a)において画素電極3017と同層に同じ材料を用いて第4の電極3024を形成して、図30(b)のような構成としてもよい。すると、第1の電極3004、第2の電極、第3の電極3014及び第4の電極3024によって構成される容量素子3025を形成することができる。
In addition, in FIG. 30A, the fourth electrode 3024 may be formed using the same material in the same layer as the
次に、トランジスタの半導体層にアモルファスシリコン(a−Si:H)膜を用いた場合について説明する。図31にはトップゲートのトランジスタ、図32及び図30にはボトムゲートのトランジスタの場合について示す。 Next, the case where an amorphous silicon (a-Si: H) film is used for the semiconductor layer of the transistor will be described. FIG. 31 shows the case of a top gate transistor, and FIGS. 32 and 30 show the case of a bottom gate transistor.
アモルファスシリコンを半導体層に用いた順スタガ構造のトランジスタの断面を図31(a)に示す。に示すように、基板3101上に下地膜3102が形成されている。さらに下地膜3102上に画素電極3103が形成されている。また、画素電極3103と同層に同じ材料からなる第1の電極3104が形成されている。
FIG. 31A shows a cross section of a forward staggered transistor using amorphous silicon as a semiconductor layer. As shown, a
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜3102としては、窒化アルミ(AlN)や酸化珪素(SiO2)、酸化窒化珪素(SiOxNy)などの単層やこれらの積層を用いることができる。
As the substrate, a glass substrate, a quartz substrate, a ceramic substrate, a plastic substrate, or the like can be used. As the
また、下地膜3102上に配線3105及び配線3106が形成され、画素電極3103の端部が配線3105で覆われている。配線3105及び配線3106の上部にN型の導電型を有するN型半導体層3107及びN型半導体層3108が形成されている。また、配線3106と配線3105の間であって、下地膜3102上に半導体層3109が形成されている。そして、半導体層3109の一部はN型半導体層3107及びN型半導体層3108上にまで延長されている。なお、この半導体層はアモルファスシリコン(a−Si:H)、微結晶半導体(μ−Si:H)等の非結晶性を有する半導体膜で形成されている。また、半導体層3109上にゲート絶縁膜3110が形成されている。また、ゲート絶縁膜3110と同層の同じ材料からなる絶縁膜3111が第1の電極3104上にも形成されている。なお、ゲート絶縁膜3110としては酸化珪素膜や窒化珪素膜などが用いられる。
Further, a
また、ゲート絶縁膜3110上に、ゲート電極3112が形成されている。また、ゲート電極と同層に同じ材料でなる第2の電極3113が第1の電極3104上に絶縁膜3111を介して形成されている。第1の電極3104及び第2の電極3113で絶縁膜3111を挟まれた容量素子3119が形成されている。また、画素電極3103の端部、駆動トランジスタ3118及び容量素子3119を覆い、絶縁物3114が形成されている。
A
絶縁物3114及びその開口部に位置する画素電極3103上に有機化合物を含む層3115及び対向電極3116が形成され、画素電極3103と対向電極3116とで有機化合物を含む層3115が挟まれた領域では発光素子3117が形成されている。
In the region where the
また、図31(a)に示す第1の電極3104を図31(b)に示すように第1の電極3120で形成してもよい。第1の電極3120は配線3105及び3106と同層の同一材料で形成されている。
Further, the
また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた表示パネルの部分断面を図32に示す。 FIG. 32 shows a partial cross section of a display panel using a bottom-gate transistor using amorphous silicon as a semiconductor layer.
基板3201上に下地膜3202が形成されている。さらに下地膜3202上にゲート電極3203が形成されている。また、ゲート電極と同層に同じ材料からなる第1の電極3204が形成されている。ゲート電極3203の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
A
また、ゲート電極3203及び第1の電極3204を覆うようにゲート絶縁膜3205が形成されている。ゲート絶縁膜3205としては酸化珪素膜や窒化珪素膜などが用いられる。
A
また、ゲート絶縁膜3205上に、半導体層3206が形成されている。また、半導体層3206と同層に同じ材料からなる半導体層3207が形成されている。
A
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜3202としては、窒化アルミ(AlN)や酸化珪素(SiO2)、酸化窒化珪素(SiOxNy)などの単層やこれらの積層を用いることができる。
As the substrate, a glass substrate, a quartz substrate, a ceramic substrate, a plastic substrate, or the like can be used. As the
半導体層3206上にはN型の導電性を有するN型半導体層3208、3209が形成され、半導体層3207上にはN型半導体層3210が形成されている。
N-
N型半導体層3208、3209上にはそれぞれ配線3211、3212が形成され、N型半導体層3210上には配線3211及び3212と同層の同一材料からなる導電層3213が形成されている。
半導体層3207、N型半導体層3210及び導電層3213からなる第2の電極が構成される。なお、この第2の電極と第1の電極3204でゲート絶縁膜3205を挟み込んだ構造の容量素子3220が形成されている。
A second electrode including the
また、配線3211の一方の端部は延在し、その延在した配線3211上部に接して画素電極3214が形成されている。
One end of the
また、画素電極3214の端部、駆動トランジスタ3219及び容量素子3220を覆うように絶縁物3215が形成されている。
An
画素電極3214及び絶縁物3215上には有機化合物を含む層3216及び対向電極3217が形成され、画素電極3214と対向電極3217とで有機化合物を含む層3216が挟まれた領域では発光素子3218が形成されている。
A
容量素子の第2の電極の一部となる半導体層3207及びN型半導体層3210は設けなくても良い。つまり第2の電極は導電層3213とし、第1の電極3204と導電層3213でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
The
なお、図32(a)において、配線3211を形成する前に画素電極3214を形成することで、図32(b)に示すような、画素電極3214からなる第2の電極3221と第1の電極3204でゲート絶縁膜3205が挟まれた構造の容量素子3222を形成することができる。
Note that in FIG. 32A, the
なお、図32では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの場合について、図30(a)、(b)を用いて説明する。 Note that although an inverted staggered channel-etched transistor is shown in FIG. 32, a channel-protective transistor may be used as a matter of course. The case of a transistor with a channel protective structure will be described with reference to FIGS.
図33(a)に示すチャネル保護型構造のトランジスタは図32(a)に示したチャネルエッチ構造の駆動トランジスタ3219の半導体層3206のチャネルが形成される領域上にエッチングのマスクとなる絶縁物3301が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
A transistor having a channel protection structure shown in FIG. 33A is an
また、同様に、図30(b)に示すチャネル保護型構造のトランジスタは図32(b)に示したチャネルエッチ構造の駆動トランジスタ3219の半導体層3206のチャネルが形成される領域上にエッチングのマスクとなる絶縁物3301が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
Similarly, in the channel protection type transistor shown in FIG. 30B, an etching mask is formed on a region in which the channel of the
本発明の画素を構成するトランジスタの半導体層(チャネル形成領域やソース領域やドレイン領域など)に非晶質半導体膜を用いることで、製造コストを削減することができる。 By using an amorphous semiconductor film for a semiconductor layer (a channel formation region, a source region, a drain region, or the like) of a transistor included in the pixel of the present invention, manufacturing cost can be reduced.
なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。 Note that the structure of the transistor to which the pixel structure of the present invention can be applied and the structure of the capacitor are not limited to those described above, and transistors having various structures and structures of capacitors can be used. .
(実施の形態5)
本発明の表示装置は様々な電子機器に適用することができる。具体的には電子機器の表示部に適用することができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。
(Embodiment 5)
The display device of the present invention can be applied to various electronic devices. Specifically, it can be applied to a display portion of an electronic device. Such electronic devices include video cameras, digital cameras, goggles-type displays, navigation systems, sound playback devices (car audio, audio components, etc.), computers, game devices, portable information terminals (mobile computers, mobile phones, portable games) Or an image reproducing apparatus (specifically, an apparatus having a display capable of reproducing a recording medium such as a digital versatile disc (DVD) and displaying the image). .
図34(A)はディスプレイであり、筐体34001、支持台34002、表示部34003、スピーカー部34004、ビデオ入力端子34005等を含む。本発明の画素構成を有する表示装置を表示部34003に用いることができる。なお、ディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明の表示装置を表示部34003に用いたディスプレイは、消費電力を抑えることができる。
FIG. 34A illustrates a display which includes a
近年、ディスプレイの大型化のニーズが強くなっている。そして、ディスプレイの大型化に伴い価格の上昇が問題となっている、よって、いかに製造コストの削減を図り、高品質な製品を少しでも低価格に抑えるかが課題となる。 In recent years, there is an increasing need for larger displays. As the display becomes larger, the price increases, so the problem is how to reduce the manufacturing cost and keep high-quality products at a low price.
図34(B)はカメラであり、本体34101、表示部34102、受像部34103、操作キー34104、外部接続ポート34105、シャッター34106等を含む。
FIG. 34B illustrates a camera, which includes a
近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。そして、いかに高性能なものを低価格に抑えるかが重要となる。本発明の表示装置を表示部34102に用いたデジタルカメラは、消費電力を抑えることができる。
In recent years, production competition has intensified along with the improvement in performance of digital cameras and the like. And how to keep high-performance products at low prices is important. A digital camera using the display device of the present invention for the
図34(C)はコンピュータであり、本体34201、筐体34202、表示部34203、キーボード34204、外部接続ポート34205、ポインティングマウス34206等を含む。本発明の表示装置を表示部34203に用いたコンピュータは、消費電力を抑えることができる。
FIG. 34C illustrates a computer, which includes a
図34(D)はモバイルコンピュータであり、本体34301、表示部34302、スイッチ34303、操作キー34304、赤外線ポート34305等を含む。本発明の表示装置を表示部34302に用いたモバイルコンピュータは、通常モードと節電モードとを切り替えることによって消費電力を抑えることができる。
FIG. 34D illustrates a mobile computer, which includes a
図34(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体34401、筐体34402、表示部A34403、表示部B34404、記録媒体(DVD等)読み込み部34405、操作キー34406、スピーカー部34407等を含む。表示部A34403は主として画像情報を表示し、表示部B34404は主として文字情報を表示することができる。本発明の表示装置を表示部A34403や表示部B34404に用いた画像再生装置は、通常モードと節電モードとを切り替えることによって消費電力を抑えることができる。 FIG. 34E shows a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 34401, a housing 34402, a display portion A 34403, a display portion B 34404, and a recording medium (DVD or the like). A reading unit 34405, an operation key 34406, a speaker unit 34407, and the like are included. The display portion A 34403 can mainly display image information, and the display portion B 34404 can mainly display character information. An image reproducing device using the display device of the present invention for the display portion A 34403 and the display portion B 34404 can reduce power consumption by switching between the normal mode and the power saving mode.
図34(F)はゴーグル型ディスプレイであり、本体34501、表示部34502、アーム部34503を含む。本発明の表示装置を表示部34502に用いたゴーグル型ディスプレイは、通常モードと節電モードとを切り替えることによって消費電力を抑えることができる。
FIG. 34F illustrates a goggle type display including a
図34(G)はビデオカメラであり、本体342001、表示部342002、筐体342003、外部接続ポート342004、リモコン受信部342005、受像部342006、バッテリー342007、音声入力部342008、操作キー342009、接眼部34610等を含む。本発明の表示装置を表示部342002に用いたビデオカメラは、通常モードと節電モードとを切り替えることによって消費電力を抑えることができる。
FIG. 34G illustrates a video camera, which includes a main body 342001, a display portion 342002, a housing 342003, an external connection port 342004, a remote control reception portion 342005, an image receiving portion 342006, a battery 342007, an audio input portion 342008, operation keys 342009, and an
図34(H)は携帯電話機であり、本体34701、筐体34702、表示部34703、音声入力部34704、音声出力部34705、操作キー34706、外部接続ポート34707、アンテナ34708等を含む。
FIG. 34H illustrates a mobile phone, which includes a
近年、携帯電話機はゲーム機能やカメラ機能、電子マネー機能等を搭載し、高付加価値の携帯電話機のニーズが強くなっている。さらに、ディスプレイも高精細なものが求められている。本発明の表示装置を表示部34703に用いた携帯電話機は、通常モードと節電モードとを切り替えることによって消費電力を抑えることができる。 In recent years, mobile phones are equipped with game functions, camera functions, electronic money functions, and the like, and the need for high-value-added mobile phones has become stronger. Furthermore, high-definition displays are also required. A cellular phone using the display device of the present invention for the display portion 34703 can reduce power consumption by switching between a normal mode and a power saving mode.
このように多機能化し、携帯電話機は使用頻度が高まる一方で、一回の充電により長時間使用できることが要求される。 As described above, the mobile phone is required to be multi-functional and can be used for a long time by one charge while the frequency of use is increased.
例えば、図28(b)や図29(a)に示すように周辺駆動回路をICチップ上に形成し、CMOS等を用いることにより低消費電力化を図ることが可能である。 For example, as shown in FIGS. 28B and 29A, it is possible to reduce power consumption by forming a peripheral drive circuit on an IC chip and using a CMOS or the like.
このように本発明は、あらゆる電子機器に適用することが可能である。 Thus, the present invention can be applied to all electronic devices.
(実施の形態6)
本実施の形態において、本発明の表示装置を表示部に有する携帯電話の構成例について図37を用いて説明する。
(Embodiment 6)
In this embodiment mode, a structural example of a cellular phone including the display device of the present invention in a display portion will be described with reference to FIG.
表示パネル3710はハウジング3700に脱着自在に組み込まれる。ハウジング3700は表示パネル3710のサイズに合わせて、形状や寸法を適宜変更することができる。表示パネル3710を固定したハウジング3700はプリント基板3701に嵌入されモジュールとして組み立てられる。 A display panel 3710 is incorporated in a housing 3700 so as to be detachable. The shape and dimensions of the housing 3700 can be changed as appropriate in accordance with the size of the display panel 3710. A housing 3700 to which a display panel 3710 is fixed is fitted into a printed board 3701 and assembled as a module.
表示パネル3710はFPC3711を介してプリント基板3701に接続される。プリント基板3701には、スピーカ3702、マイクロフォン3703、送受信回路3704、CPU及びコントローラなどを含む信号処理回路3705が形成されている。このようなモジュールと、入力手段3706、バッテリ3707を組み合わせ、筐体3709に収納する。表示パネル3710の画素部は筐体3709に形成された開口窓から視認できように配置する。
The display panel 3710 is connected to the printed board 3701 through the
表示パネル3710は、画素部と一部の周辺駆動回路(複数の駆動回路のうち動作周波数の低い駆動回路)を基板上にTFTを用いて一体形成し、一部の周辺駆動回路(複数の駆動回路のうち動作周波数の高い駆動回路)をICチップ上に形成し、そのICチップをCOG(Chip On Glass)で表示パネル3710に実装しても良い。あるいは、そのICチップをTAB(Tape Auto Bonding)やプリント基板を用いてガラス基板と接続してもよい。なお、一部の周辺駆動回路を基板上に画素部とともに形成し、他の周辺駆動回路を形成したICチップをCOG等で実装した表示パネルの構成は、図28(a)に一例を示してある。このような構成とすることで、表示装置の低消費電力化を図り、携帯電話機の一回の充電による使用時間を長くすることができる。また、携帯電話機の低コスト化を図ることができる。 In the display panel 3710, a pixel portion and some peripheral driver circuits (a driver circuit having a low operating frequency among the plurality of driver circuits) are integrally formed using a TFT over a substrate, and some peripheral driver circuits (a plurality of driver circuits) are formed. A driving circuit having a high operating frequency among the circuits) may be formed over the IC chip, and the IC chip may be mounted on the display panel 3710 by COG (Chip On Glass). Alternatively, the IC chip may be connected to the glass substrate using TAB (Tape Auto Bonding) or a printed board. Note that FIG. 28A shows an example of the structure of a display panel in which some peripheral drive circuits are formed with a pixel portion on a substrate and an IC chip on which other peripheral drive circuits are formed is mounted by COG or the like. is there. With such a structure, the power consumption of the display device can be reduced, and the usage time by one charge of the mobile phone can be extended. In addition, the cost of the mobile phone can be reduced.
また、さらに消費電力の低減を図るため、図28(b)や図29(a)に示すように、基板上にTFTを用いて画素部を形成し、全ての周辺駆動回路をICチップ上に形成し、そのICチップをCOG(Chip On Glass)などで表示パネルに実装しても良い。そして、画素部には、非晶質半導体膜をトランジスタの半導体層に用いることで製造コストの削減を図ることができる。 In order to further reduce power consumption, as shown in FIGS. 28B and 29A, a pixel portion is formed on a substrate using TFTs, and all peripheral drive circuits are placed on an IC chip. Then, the IC chip may be mounted on the display panel by COG (Chip On Glass) or the like. In the pixel portion, an amorphous semiconductor film is used for a semiconductor layer of the transistor, so that manufacturing cost can be reduced.
また、本実施例に示した構成は携帯電話の一例であって、本発明の表示装置はこのような構成の携帯電話に限られず様々な構成の携帯電話に適用することができる。 Further, the configuration shown in this embodiment is an example of a mobile phone, and the display device of the present invention is not limited to the mobile phone having such a configuration, and can be applied to mobile phones having various configurations.
(実施の形態7)
図35は表示パネル3501と、回路基板3502を組み合わせたELモジュールを示している。表示パネル3501は画素部3503、走査線駆動回路3504及び信号線駆動回路3505を有している。回路基板3502には、例えば、コントロール回路3506や信号分割回路3507などが形成されている。表示パネル3501と回路基板3502は接続配線3508によって接続されている。接続配線にはFPC等を用いることができる。
(Embodiment 7)
FIG. 35 shows an EL module in which a
表示パネル3501は、画素部と一部の周辺駆動回路(複数の駆動回路のうち動作周波数の低い駆動回路)を基板上にTFTを用いて形成し、一部の周辺駆動回路(複数の駆動回路のうち動作周波数の高い駆動回路)をICチップ上に形成し、そのICチップをCOG(Chip On Glass)などで表示パネル3501に実装するとよい。あるいは、そのICチップをTAB(Tape Auto Bonding)やプリント基板を用いて表示パネル3501に実装しても良い。なお、一部の周辺駆動回路を基板上に画素部とともに形成し、他の周辺駆動回路を形成したICチップをCOG等で実装した構成は図28(a)に一例を示してある。
In the
また、さらに消費電力の低減を図るため、ガラス基板上にTFTを用いて画素部を形成し、全ての周辺駆動回路をICチップ上に形成し、そのICチップをCOG(Chip On Glass)表示パネルに実装してもよい。 In order to further reduce power consumption, a pixel portion is formed using a TFT on a glass substrate, all peripheral driving circuits are formed on an IC chip, and the IC chip is a COG (Chip On Glass) display panel. May be implemented.
なお、非晶質半導体膜を、画素を構成するトランジスタの半導体層に適用する場合には、基板上にTFTを用いて画素部を形成し、全ての周辺駆動回路をICチップ上に形成し、そのICチップをCOG(Chip On Glass)で表示パネルに実装するとよい。なお、基板上に画素部を形成し、その基板上に周辺駆動回路を形成したICチップをCOG等で実装した構成は図28(b)に一例を示してある。 Note that when an amorphous semiconductor film is applied to a semiconductor layer of a transistor included in a pixel, a pixel portion is formed using a TFT over a substrate, and all peripheral driver circuits are formed over an IC chip. The IC chip may be mounted on the display panel by COG (Chip On Glass). FIG. 28B shows an example of a configuration in which an IC chip in which a pixel portion is formed on a substrate and a peripheral drive circuit is formed on the substrate is mounted by COG or the like.
このELモジュールによりELテレビ受像機を完成させることができる。図36は、ELテレビ受像機の主要な構成を示すブロック図である。チューナ3601は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路3602と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路3603と、その映像信号を駆動回路の入力仕様に変換するためのコントロール回路3506により処理される。コントロール回路3506は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路3507を設け、入力デジタル信号をm個に分割して供給する構成としても良い。
With this EL module, an EL television receiver can be completed. FIG. 36 is a block diagram illustrating a main configuration of an EL television receiver. A
チューナ3601で受信した信号のうち、音声信号は音声信号増幅回路3604に送られ、その出力は音声信号処理回路3605を経てスピーカー3606に供給される。制御回路3607は受信局(受信周波数)や音量の制御情報を入力部3608から受け、チューナ3601や音声信号処理回路3605に信号を送出する。
Of the signals received by the
図34(A)に示すように、図35のELモジュールを筐体34001に組みこんで、テレビ受像機を完成させることができる。ELモジュールにより、表示部34003が形成される。また、スピーカー部34004、ビデオ入力端子34005などが適宜備えられている。
As shown in FIG. 34A, the television set can be completed by incorporating the EL module shown in FIG. 35 into a
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。 Of course, the present invention is not limited to a television receiver, and is applied to various uses as a display medium of a particularly large area such as a monitor of a personal computer, an information display board in a railway station or airport, an advertisement display board in a street, etc. can do.
Claims (3)
前記画素部は、走査線および信号線に対応して複数の画素がマトリクスに配置され、
前記信号線駆動回路は、シフトレジスタ回路と、ラッチ回路と、アナログスイッチと、トランジスタと、を有し、
前記シフトレジスタ回路はクロック信号が入力されてサンプリングパルスを出力し、
前記ラッチ回路は前記サンプリングパルスに従ってビデオ信号を保持し、
前記アナログスイッチは、制御信号および前記制御信号の反転信号が入力されて、オンまたはオフが選択され、オンとなった前記アナログスイッチを介して、前記ラッチ回路から前記信号線にビデオ信号が入力され、
前記トランジスタのソースまたはドレインの一方は、前記信号線と電気的に接続され、
前記トランジスタのソースまたはドレインの他方は、前記ビデオ信号とは異なる信号が入力される配線と電気的に接続され、
前記トランジスタのゲートには前記制御信号が入力され、
オンとなった前記トランジスタを介して、前記配線に入力された信号が前記信号線に入力され、
前記制御信号が第1の電位のとき、前記アナログスイッチがオンとなり、かつ、前記トランジスタがオフとなり、
前記制御信号が前記第1の電位とは異なる第2の電位のとき、前記アナログスイッチがオフとなり、かつ、前記トランジスタがオンとなり、
前記画素部における、i(iは自然数)行目の画素に対応するビデオ信号が前記ラッチ回路に入力されはじめてから、前記i行目の画素のビデオ信号を前記ラッチ回路に保持し終わった直後までの間に、前記制御信号が前記第1の電位から前記第2の電位に変更され、
前記i行目の画素のビデオ信号を前記ラッチ回路に保持し終わった後、前記シフトレジスタ回路へのクロック信号の入力が停止し、
前記画素部における、第i行目乃至第j(jは2以上の自然数)行目の画素において、ビデオ信号とは異なる信号を用いて表示を行い、
前記シフトレジスタ回路へのクロック信号の入力を再開し、前記画素部における、j+1行目の画素に対応するビデオ信号を前記ラッチ回路に保持し終わった直後から、j+2行目の画素に対応するビデオ信号が前記ラッチ回路に入力されるまでの間に、前記制御信号が前記第2の電位から前記第1の電位に変更されることを特徴とする表示装置。 A signal line driver circuit, a scanning line driver circuit, and a pixel portion;
In the pixel portion, a plurality of pixels are arranged in a matrix corresponding to scanning lines and signal lines,
The signal line driver circuit includes a shift register circuit, a latch circuit, an analog switch, and a transistor,
The shift register circuit receives a clock signal and outputs a sampling pulse;
The latch circuit holds a video signal according to the sampling pulse,
The analog switch receives a control signal and an inverted signal of the control signal, is turned on or off, and receives a video signal from the latch circuit to the signal line through the analog switch that is turned on. ,
One of a source and a drain of the transistor is electrically connected to the signal line;
The other of the source and the drain of the transistor is electrically connected to a wiring to which a signal different from the video signal is input,
The control signal is input to the gate of the transistor,
The signal input to the wiring is input to the signal line through the transistor that is turned on,
When the control signal is at the first potential, the analog switch is turned on, and the transistor is turned off,
When the control signal is a second potential different from the first potential, the analog switch is turned off, and the transistor is turned on,
From the start of input of a video signal corresponding to a pixel of i (i is a natural number) row to the latch circuit in the pixel portion to immediately after the video signal of the pixel of i row is held in the latch circuit. The control signal is changed from the first potential to the second potential,
After holding the video signal of the pixel in the i-th row in the latch circuit, the input of the clock signal to the shift register circuit is stopped,
In the pixels in the pixels from the i-th row to the j-th row (j is a natural number of 2 or more), display is performed using a signal different from the video signal
The input of the clock signal to the shift register circuit is resumed, and the video signal corresponding to the pixel in the j + 1st row in the pixel unit is stored in the latch circuit, and the pixel corresponding to the pixel in the j + 2 row is immediately after. The display device, wherein the control signal is changed from the second potential to the first potential until a video signal is input to the latch circuit.
前記配線に入力される、前記ビデオ信号と異なる信号は、当該信号が前記信号線を介して画素に入力されたときに、当該画素が黒表示となる信号であることを特徴とする表示装置。 In claim 1,
The display device, wherein the signal different from the video signal input to the wiring is a signal that causes the pixel to display black when the signal is input to the pixel through the signal line.
前記配線に入力される、前記ビデオ信号と異なる信号は、当該信号が前記信号線を介して画素に入力されたときに、当該画素が白表示となる信号であることを特徴とする表示装置。 In claim 1,
The display device, wherein the signal different from the video signal input to the wiring is a signal that causes the pixel to display white when the signal is input to the pixel through the signal line.
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