JP5364235B2 - Display device - Google Patents

Display device

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JP5364235B2
JP5364235B2 JP2006316378A JP2006316378A JP5364235B2 JP 5364235 B2 JP5364235 B2 JP 5364235B2 JP 2006316378 A JP2006316378 A JP 2006316378A JP 2006316378 A JP2006316378 A JP 2006316378A JP 5364235 B2 JP5364235 B2 JP 5364235B2
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舜平 山崎
肇 木村
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株式会社半導体エネルギー研究所
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a display device in which by making a bias current, ample for insulating a short-circuited point, to flow in the reverse direction and applying a transistor with the use of amorphous silicon. <P>SOLUTION: The display device includes a switching transistor for controlling the input of a video signal; a drive transistor for controlling the current flowing in the forward direction to that of a light-emitting device; and an AC transistor for controlling the current flowing in the direction reverse to that of the light-emitting device, and a reverse bias current can be made to flow in the light-emitting device. Also, the transistor is constituted of an N-channel transistor. <P>COPYRIGHT: (C)2007,JPO&amp;INPIT

Description

本発明は、発光素子を用いた表示装置に関する。 The present invention relates to a display device using a light emitting element. また、その表示装置を表示部に有する電子機器に関する。 Further, an electronic apparatus having the display device on the display unit.

近年、基板上にトランジスタ、たとえばTFT(Thin Film Transistor : 薄膜トランジスタ)を形成する技術が大幅に進歩し、アクティブマトリクス型の表示装置の開発が進められている。 Recently, transistors on a substrate, for example, TFT: a technique of forming (Thin Film Transistor) is progressed significantly, it has been developed an active matrix display device.

また、画素を発光ダイオード(LED)などの発光素子で形成した、いわゆる自発光型の表示装置が注目を浴びている。 Further, to form a pixel in the light emitting element such as a light emitting diode (LED), a so-called self-luminous display device is attracting attention. このような自発光型の表示装置に用いられる発光素子としては、有機発光ダイオード(OLED(Organic Light Emitting Diode)、有機EL素子、エレクトロルミネッセンス(Electro Luminescence:EL)素子などとも言う)が注目を集めており、有機ELディスプレイなどに用いられるようになってきている。 As a light emitting element used for such a self-luminous display device, an organic light emitting diode (OLED (Organic Light Emitting Diode), an organic EL element, an electroluminescent (Electro Luminescence: EL) also referred to as elements) attracting attention and, it has come to be used, such as in an organic EL display. 発光素子は自発光型であるため、液晶表示装置と違いバックライト等の光源を必要としない。 Since the light-emitting element is a self-luminous type, it does not require a light source such as a backlight unlike a liquid crystal display device. このため表示装置の軽量化や薄型化を実現する手段として有望視され、近年液晶テレビに追随して大画面ELディスプレイの開発も行われている。 Therefore it regarded as a promising means for realizing weight reduction and thinning of display devices have been under development large screen EL display in recent years following the LCD TV.

ELディスプレイを実用化する上で問題となっているのが、EL層の劣化による発光素子の寿命の短さであった。 At issue in the practical use of EL display has a short lifetime of the light emitting element due to the deterioration of the EL layer. EL層の寿命の長さを左右する要因として、ELディスプレイを駆動するデバイスの構造、EL層を構成する有機EL材料の特性、電極の材料、作成行程における条件等が挙げられる。 Factors affecting the length of life of the EL layer, the structure of a device for driving the EL display, the characteristics of the organic EL material forming the EL layer, the material of the electrode include conditions in the preparation process.

そして上述した要因の他に、EL層の寿命の長さを左右する要因として最近注目されているのが、ELディスプレイの駆動方法である。 The other factors described above, what is recently noted the length of life of the EL layer as a factor affecting is a driving method of an EL display. EL素子を発光させるために、EL層を挟んだ陽極と陰極の2つの電極に、直流の電流をかける方法が、従来一般的に用いられてきた。 To the EL element to emit light, the two electrodes of an anode and a cathode sandwiching the EL layer, a method of applying a DC current, has been used in general conventionally. つまり、ELディスプレイは直流駆動されており、EL層に加えられるEL駆動電圧は常に同じ極性を有していた。 That, EL display is DC driven, EL driving voltage applied to the EL layer was always have the same polarity.

しかしながら、発光素子に順方向、及び逆方向の駆動電圧を印加し、発光素子に逆方向の駆動電圧を印加する際には、短絡箇所を絶縁化するのに十分な電流を短絡箇所に流すことができ、発光素子の寿命を延ばすことが可能な駆動方法が提案されている(特許文献1参照)。 However, applying forward to the light-emitting element, and a reverse drive voltage, when applying a reverse drive voltage to the light emitting element, to flow to the short-circuited portion enough current for insulating the short-circuit portion It can be, a driving method which can extend the life of the light emitting element has been proposed (see Patent Document 1).
特開2005−202371 Patent 2005-202371

また画素電極と対向電極が短絡してしまい、画素領域に発光しない領域が形成されてしまう初期不良がある。 The cause was a short circuit is the pixel electrode and the counter electrode, there is an initial defect area does not emit light in the pixel region is formed. 短絡は、発光素子の形成前に異物(ゴミ)が付着することによって起こる場合と、陽極の形成時に、該陽極に微細な突起が生じてしまったために電界発光層にピンホールが生じて起こる場合と、電界発光層の膜厚が薄いために電界発光層が均一に成膜されずにピンホールが生じて起きる場合などがある。 If short circuit, which in the case caused by foreign objects (dust) before forming the light-emitting element is attached, during the formation of the anode, occurs occur pinholes in the electroluminescent layer to minute projections on the anode it is had occurred If, there is a case where the electroluminescent layer for the film thickness of the electroluminescent layer is thin occurs uniformly pinholes occur without being deposited. このような初期不良が発生した画素では、信号に応じた点灯及び非点灯が行われず、電流のほとんどすべてが短絡部を流れて素子全体が消光する現象が生じたり、特定の画素が点灯又は非点灯しない現象が生じたりして、画像の表示が良好に行われない。 In such an initial defect occurs pixels not illuminated and non-illuminated corresponding to the signal is performed, or cause a phenomenon in which the entire device is quenched with almost all flows through the short circuit portion of the current, a particular pixel is lit or not lighting phenomenon does not have to or caused the display of the image is not performed satisfactorily.

また上述の初期不良とは別に、時間の経過に伴って、新たに発生した陽極と陰極の短絡に起因する進行性不良(経時劣化ともいう)が生じることがある。 Apart from the above initial failure, over time, (also referred to deterioration over time) progressive failure due to short-circuit the anode and the cathode of newly generated may occur. 時間の経過に伴って新たに発生した陽極と陰極の短絡は、陽極の形成時に生じた微細な突起により発生する。 Newly generated short the anode and the cathode with the lapse of time is generated by the resulting fine projections in the formation of the anode. つまり、一対の電極間に電界発光層が挟まれた積層体には、潜在的な短絡箇所が存在しており、時間の経過に伴って短絡箇所が露顕する。 That is, the laminate electroluminescent layer is sandwiched between a pair of electrodes, there are potential short-circuited portion, short-circuit portion is Roken over time. また進行性不良は、陽極と陰極の短絡の他に、電界発光層と陰極の間の微少な空隙が、時間と共に広がることで、電界発光層と陰極の間の接触不良を引き起こすことにより生じるとも言われている。 Also progressive defect, in addition to the short-circuiting the anode and the cathode, fine air gap between the electroluminescent layer and the cathode, by spreading with time, and also caused by causing poor contact between the electroluminescent layer and the cathode It is said.

逆方向の駆動電圧を印加することで、初期不良については、短絡箇所を炭化または酸化することで絶縁化し、更に進行するのを抑えることができる。 By applying a reverse driving voltage for the initial failure, and insulated by carbonizing or oxidizing the short-circuited portion, it is possible to further suppress the progress. 進行性不良についても、短絡箇所を炭化または酸化することで絶縁化させたり、電界発光層と陰極の間の空隙の広がりを抑制させたりすることで、その発生及び進行を抑えることが可能である。 For even progressive defect, or is insulated by carbonizing or oxidizing the short-circuit portion, by or to suppress the spread of the air gap between the electroluminescent layer and the cathode, it is possible to suppress the occurrence and progression .

不良の進行を抑えるためには、発光素子を交流で駆動する必要がある。 In order to suppress the progress of the failure, it is necessary to drive the light-emitting element in an AC. 発光素子を交流で駆動するとは、発光素子に極性の異なる電圧を交互に加えることをいう。 And driving the light emitting element in an AC refers to the addition of different polarities voltage to a light-emitting element alternately. すなわち、発光に必要な順方向の電圧の他に、逆方向の電圧を加えることをいう。 That is, in addition to the forward voltage required for light emission refers to the addition of reverse voltage. 順方向の電圧と逆方向の電圧とは、強さや印加時間が必ずしも等しくなくてもよい。 The forward voltage and reverse voltage, strength and application time may not necessarily equal. ごくわずかな逆方向の電圧しか印加しない場合であっても、交流と称することにする。 Even if only applied negligible reverse voltage will be referred to as exchange. 本発明は発光素子に逆方向の電圧を印加し、逆方向バイアスの電流を流すことで交流駆動を行い、発光素子の不良を抑制する。 The present invention applies a reverse voltage to the light emitting element performs AC drive by passing a reverse bias current to suppress the defects of the light-emitting element.

なお、短絡箇所を絶縁化するためには、短絡箇所を絶縁化するのに十分な大電流を流す必要がある。 In order to insulate the short-circuit portion, it is necessary to flow a sufficient large current short-circuit portion to insulate. 通常短絡箇所に絶縁化するのに十分な電流の値は、発光素子を発光させるために順方向に流れる電流値よりもはるかに大きいことが望ましいとされる。 The value of the sufficient current to insulate the normal short-circuit point is that it is desirable much larger than the current flowing in the forward direction to emit a light-emitting element.

一方、既に確立された安価な製造技術として、アモルファスシリコンを用いた表示装置及び駆動方法が課題となっている。 On the other hand, as an inexpensive manufacturing technique already established, the display device and a driving method using amorphous silicon has become an issue. 例えば、半導体膜にポリシリコンを用いた場合、結晶化のプロセスが必要となるが、大面積基板に均一なレーザー光を照射することは難しいため、広い面積に渡って一様な結晶を得ることが困難となる。 For example, it the case of using polysilicon semiconductor film, it is necessary to process the crystallization, it is difficult to irradiate a uniform laser beam on a large area substrate, to obtain a uniform crystal over a large area It becomes difficult. そこで、大面積化を可能とし、製造工程が簡略で結晶化を必要としない、アモルファスシリコンを用いた高品質な表示装置の作製及び駆動方法の開発が進められている。 Therefore, to allow a large area, it does not require the simplified crystallization manufacturing process, development of fabrication and method of driving a high-quality display device using the amorphous silicon has been advanced. しかし、アモルファスシリコンを用いる場合、Pチャネル型トランジスタでは十分な動作特性や機能を実現することができないため、表示装置にはNチャネル型トランジスタで構成する必要があった。 However, when using amorphous silicon, it is not possible to achieve sufficient operating characteristics and functions of a P-channel type transistor, the display device had to be composed of N-channel type transistor.

そこで、本発明は、Nチャネル型トランジスタで構成される画素を表示装置及びその駆動方法に適用することを目的とする。 The present invention is intended to be applied to the display device and a driving method thereof pixels composed of N-channel transistor. さらに、良好な発光特性を提供するとともに、発光素子の寿命を延ばすため、発光素子に逆方向の電圧を印加することが可能な表示装置を提供することを課題とする。 Moreover, while providing good light emission characteristics, to prolong the life of the light emitting element, and to provide a display device capable of applying a reverse voltage to the light emitting element.

本発明の構成の一つは、第1の配線と、第2の配線と、第3の配線と、第4の配線と、画素電極と対向電極とを有する発光素子と、映像信号の入力を制御する第1のトランジスタと、発光素子に順方向に流れる電流を制御する第2のトランジスタと、発光素子に逆方向に流れる電流を制御する第3のトランジスタとを画素に有する。 One aspect of the present invention includes a first wiring, a second wiring, a third wiring, a fourth wiring, a light emitting element having a pixel electrode and a counter electrode, an input video signal a first transistor for controlling includes a second transistor for controlling a current flowing in the forward direction, and a third transistor for controlling a current flowing in the opposite direction to the light emitting element in a pixel in the light emitting element. そして、第1のトランジスタのゲート電極は第1の配線と電気的に接続され、第1のトランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる第2の配線と電気的に接続され、他方は第2のトランジスタのゲート電極と電気的に接続される。 A gate electrode of the first transistor is connected to the first wiring electrically, one of the source electrode or the drain electrode of the first transistor is connected to the second wiring electrically flowing the video signal, the other It is electrically connected to a gate electrode of the second transistor. 第2のトランジスタのソース電極もしくはドレイン電極の一方は第3の配線と電気的に接続され、他方は画素電極と電気的に接続される。 One of a source electrode or a drain electrode of the second transistor is electrically connected to the third wiring, and the other is electrically connected to the pixel electrode. 第3のトランジスタのソース電極もしくはドレイン電極の一方は画素電極、及び第3のトランジスタのゲート電極と電気的に接続され、他方は第4の配線と電気的に接続される。 Third one of the source electrode or the drain electrode of the transistor is connected pixel electrode, and a third electrically to the gate electrode of the transistor, the other is electrically connected to the fourth wiring. また、第1のトランジスタ、第2のトランジスタ、及び第3のトランジスタはNチャネル型トランジスタであることを特徴としている。 The first transistor, the second transistor and the third transistor, is characterized by an N-channel transistor. なお、第1のトランジスタ、第2のトランジスタ、第3のトランジスタは線形領域で動作するとよい。 Note that the first transistor, the second transistor, may the third transistor operates in the linear region.

また上記構成を言い換えると、走査線と、信号線と、電源線と、電位制御線と、画素電極と対向電極とを有する発光素子と、映像信号の入力を制御するスイッチング用トランジスタと、発光素子に順方向に流れる電流を制御する駆動用トランジスタと、発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有する。 Further in other words the above configuration, the scanning lines, a signal line, a power line, a potential control line, and the light emitting device having a pixel electrode and a counter electrode, and a switching transistor for controlling input of a video signal, the light emitting element having a driving transistor that controls a current flowing in the forward direction, and an AC transistor for controlling a current flowing in the opposite direction to the light emitting element in a pixel to. そして、スイッチング用トランジスタのゲート電極は走査線と電気的に接続され、スイッチング用トランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる信号線と電気的に接続され、他方は駆動用トランジスタのゲート電極と電気的に接続される。 Then, the gate electrode of the switching transistor is electrically connected to the scan line, one of a source electrode or a drain electrode of the switching transistor is electrically connected to the signal line through which a video signal, the other gate of the driving transistor electrodes and are electrically connected. 駆動用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は画素電極と電気的に接続される。 One is the power supply line electrically connected to the source electrode or the drain electrode of the driving transistor and the other is electrically connected to the pixel electrode. 交流用トランジスタのソース電極もしくはドレイン電極の一方は画素電極、及び交流用トランジスタのゲート電極と電気的に接続され、他方は電位制御線と電気的に接続される。 While the pixel electrodes of the source electrode or the drain electrode of the AC transistor, and is electrically connected to the gate electrode of the AC transistor, the other is electrically connected to the potential control line. また、スイッチング用トランジスタ、駆動用トランジスタ、及び交流用トランジスタはNチャネル型トランジスタであることを特徴としている。 Further, it is characterized in that the switching transistor, the driving transistor and the AC transistor, is an N-channel transistor. なお、スイッチング用トランジスタ、駆動用トランジスタ、交流用トランジスタは線形領域で動作してもよい。 Incidentally, the switching transistor, a driving transistor, the AC transistor may operate in a linear region.

本発明の構成の一つは、第1の配線と、第2の配線と、第3の配線と、第4の配線と、画素電極と対向電極とを有する発光素子と、映像信号の入力を制御する第1のトランジスタと、発光素子に順方向に流れる電流を制御する第2のトランジスタと、発光素子に逆方向に流れる電流を制御する第3のトランジスタとを画素に有する。 One aspect of the present invention includes a first wiring, a second wiring, a third wiring, a fourth wiring, a light emitting element having a pixel electrode and a counter electrode, an input video signal a first transistor for controlling includes a second transistor for controlling a current flowing in the forward direction, and a third transistor for controlling a current flowing in the opposite direction to the light emitting element in a pixel in the light emitting element. そして、第1のトランジスタのゲート電極は第1の配線と電気的に接続され、第1のトランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる第2の配線と電気的に接続され、他方は第2のトランジスタのゲート電極と電気的に接続される。 A gate electrode of the first transistor is connected to the first wiring electrically, one of the source electrode or the drain electrode of the first transistor is connected to the second wiring electrically flowing the video signal, the other It is electrically connected to a gate electrode of the second transistor. 第2のトランジスタのソース電極もしくはドレイン電極の一方は第3の配線と電気的に接続され、他方は画素電極と電気的に接続される。 One of a source electrode or a drain electrode of the second transistor is electrically connected to the third wiring, and the other is electrically connected to the pixel electrode. 第3のトランジスタのソース電極もしくはドレイン電極の一方は画素電極と電気的に接続され、他方は第3の配線と電気的に接続され、第3のトランジスタのゲート電極は第4の配線と接続される。 One of which is electrically connected to the pixel electrode of the source electrode or the drain electrode of the third transistor and the other is electrically connected to the third wiring, the gate electrode of the third transistor is connected to the fourth wiring that. また、第1のトランジスタ、第2のトランジスタ、及び第3のトランジスタはNチャネル型トランジスタであることを特徴としている。 The first transistor, the second transistor and the third transistor, is characterized by an N-channel transistor. なお、第1のトランジスタ、第2のトランジスタ、第3のトランジスタは線形領域で動作してもよい。 Note that the first transistor, a second transistor, the third transistor may be operated in a linear region. また、第4の配線と対向電極は接続されていてもよい。 Further, the fourth wiring and the counter electrode may be connected.

また上記構成を言い換えると、走査線と、信号線と、電源線と、配線と、画素電極と対向電極とを有する発光素子と、映像信号の入力を制御するスイッチング用トランジスタと、発光素子に順方向に流れる電流を制御する駆動用トランジスタと、発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有する。 Further in other words the above configuration, the scanning lines, a signal line, a power line, a wiring, a light emitting device having a pixel electrode and a counter electrode, and a switching transistor for controlling input of a video signal, sequentially to the light emitting element having a driving transistor that controls a current flowing in a direction, and an AC transistor for controlling a current flowing in the opposite direction to the light emitting element in a pixel. そして、スイッチング用トランジスタのゲート電極は走査線と電気的に接続され、スイッチング用トランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる信号線と電気的に接続され、他方は駆動用トランジスタのゲート電極と電気的に接続される。 Then, the gate electrode of the switching transistor is electrically connected to the scan line, one of a source electrode or a drain electrode of the switching transistor is electrically connected to the signal line through which a video signal, the other gate of the driving transistor electrodes and are electrically connected. 駆動用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は画素電極と電気的に接続される。 One is the power supply line electrically connected to the source electrode or the drain electrode of the driving transistor and the other is electrically connected to the pixel electrode. 交流用トランジスタのソース電極もしくはドレイン電極の一方は画素電極と電気的に接続され、他方は電源線と電気的に接続され、交流用トランジスタのゲート電極は配線と接続される。 One of a source electrode or a drain electrode of the AC transistor is electrically connected to the pixel electrode, and the other is connected to the power supply line and electrically, the gate electrode of the AC transistor is connected to the wiring. また、スイッチング用トランジスタ、駆動用トランジスタ、及び交流用トランジスタはNチャネル型トランジスタであることを特徴としている。 Further, it is characterized in that the switching transistor, the driving transistor and the AC transistor, is an N-channel transistor. なお、スイッチング用トランジスタ、駆動用トランジスタ、交流用トランジスタは線形領域で動作するとよい。 Incidentally, the switching transistor, a driving transistor, the AC transistor may operate in a linear region. また、配線と対向電極は接続されていてもよい。 The wiring and the counter electrode may be connected.

また上記構成において、第2のトランジスタのチャネル長L1とチャネル幅W1の比(L1/W1)は、第3のトランジスタのチャネル長L2とチャネル幅W2の比(L2/W2)よりも大きいことが好ましい。 In the above configuration, the ratio of the channel length L1 and channel width W1 of the second transistor (L1 / W1) is larger than the ratio of the third channel length of the transistor L2 and the channel width W2 (L2 / W2) preferable. より具体的には、第3のトランジスタはそのチャネル長がチャネル幅と同じかそれより短いとよい。 More specifically, the third transistor may the channel length is less than or equal to the channel width.

本発明の構成の一つは、第1の配線と、第2の配線と、第3の配線と、第4の配線と、第5の配線と、画素電極と対向電極とを有する発光素子と、映像信号の入力を制御する第1のトランジスタと、発光素子に順方向に流れる電流を制御する第2のトランジスタと、発光素子に逆方向に流れる電流を制御する第3のトランジスタと第4のトランジスタを画素に有する。 One aspect of the present invention includes a first wiring, a second wiring, a third wiring, a fourth wiring, a fifth wiring, a light emitting device having a pixel electrode and a counter electrode a first transistor for controlling input of a video signal, a second transistor for controlling a current flowing through the light emitting element in the forward direction, the light emitting element to the third controlling the current flowing in the reverse direction transistor and of the fourth a transistor in the pixel. 第1のトランジスタのゲート電極は第1の配線と電気的に接続され、第1のトランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる第2の配線と電気的に接続され、他方は第2のトランジスタのゲート電極と電気的に接続される。 The gate electrode of the first transistor is connected to the first wiring electrically, one of the source electrode or the drain electrode of the first transistor is a second wiring electrically connected through which the video signal, while the first It is electrically connected to the gate electrode of the second transistor. 第2のトランジスタのソース電極もしくはドレイン電極の一方は第3の配線と電気的に接続され、他方は画素電極と電気的に接続される。 One of a source electrode or a drain electrode of the second transistor is electrically connected to the third wiring, and the other is electrically connected to the pixel electrode. 第3のトランジスタのソース電極もしくはドレイン電極の一方は第2のトランジスタのゲート電極と接続され、他方の電極は画素電極に接続され、第3のトランジスタのゲート電極は第4の配線と接続される。 One of the third source electrode or the drain electrode of the transistor is connected to the gate electrode of the second transistor and the other electrode is connected to the pixel electrode, the gate electrode of the third transistor is connected to the fourth wiring . 第4のトランジスタのソース電極もしくはドレイン電極の一方は画素電極、及び第4のトランジスタのゲート電極と電気的に接続され、他方は第5の配線と電気的に接続される。 One of a source electrode or a drain electrode of the fourth transistor is connected pixel electrode, and a fourth electrically to the gate electrode of the transistor, the other is electrically connected to the fifth wiring. また、第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、及び第4のトランジスタはNチャネル型トランジスタであることを特徴としている。 The first transistor, second transistor, a third transistor and a fourth transistor, is characterized by an N-channel transistor. なお、第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、第4のトランジスタは線形領域で動作するとよい。 Note that the first transistor, a second transistor, the third transistor, may fourth transistor operates in a linear region.

また上記構成を言い換えると、走査線と、信号線と、電源線と、第1の電位制御線と、第2の電位制御線と、画素電極と対向電極とを有する発光素子と、映像信号の入力を制御するスイッチング用トランジスタと、発光素子に順方向に流れる電流を制御する駆動用トランジスタと、発光素子に逆方向に流れる電流を制御する第1の交流用トランジスタと第2の交流用トランジスタを画素に有する。 Further in other words the above configuration, the scanning lines, a signal line, a light emitting device having a power supply line, a first potential control line, and the second potential control line, a pixel electrode and a counter electrode, the video signal a switching transistor for controlling the input, a driving transistor for controlling the current flowing in the forward direction to the light emitting element, the first AC transistor and the second AC transistor for controlling a current flowing in the opposite direction to the light emitting element with the pixel. スイッチング用トランジスタのゲート電極は走査線と電気的に接続され、スイッチング用トランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる信号線と電気的に接続され、他方は駆動用トランジスタのゲート電極と電気的に接続される。 The gate electrode of the switching transistor is electrically connected to the scan line, one of a source electrode or a drain electrode of the switching transistor is electrically connected to the signal line through which a video signal, the other is the gate electrode of the driving transistor It is electrically connected to each other. 駆動用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は画素電極と電気的に接続される。 One is the power supply line electrically connected to the source electrode or the drain electrode of the driving transistor and the other is electrically connected to the pixel electrode. 第1の交流用トランジスタのソース電極もしくはドレイン電極の一方は駆動用トランジスタのゲート電極と接続され、他方の電極は画素電極に接続され、第1の交流用トランジスタのゲート電極は第1の電位制御線と接続される。 One of the first source electrode or the drain electrode of the AC transistor is connected to the gate electrode of the driving transistor and the other electrode is connected to the pixel electrode, the gate electrode of the first AC transistor is a first potential control It is connected to the line. 第2の交流用トランジスタのソース電極もしくはドレイン電極の一方は画素電極、及び第2の交流用トランジスタのゲート電極と電気的に接続され、他方は第2の電位制御線と電気的に接続される。 While the pixel electrodes of the source electrode or the drain electrode of the second AC transistor, and is electrically connected to the gate electrode of the second AC transistor, the other is electrically connected to the second potential control line . また、スイッチング用トランジスタ、駆動用トランジスタ、第1の交流用トランジスタ、及び第2の交流用トランジスタはNチャネル型トランジスタであることを特徴としている。 Further, it is characterized in that the switching transistor, a driving transistor, the first AC transistor, and the second AC transistor is an N-channel transistor. なお、スイッチング用トランジスタ、駆動用トランジスタ、第1の交流用トランジスタ、第2の交流用トランジスタは線形領域で動作するとよい。 Incidentally, the switching transistor, a driving transistor, the first AC transistor, may the second AC transistor operates in the linear region.

また上記構成において、第2のトランジスタのチャネル長L1とチャネル幅W1の比(L1/W1)は、第4のトランジスタのチャネル長L2とチャネル幅W2の比(L2/W2)よりも大きいことが好ましい。 In the above configuration, the ratio of the channel length L1 and channel width W1 of the second transistor (L1 / W1) is larger than the ratio of the channel length L2 and the channel width W2 of the fourth transistor (L2 / W2) preferable. より具体的には、第4のトランジスタはそのチャネル長がチャネル幅と同じかそれより短いとよい。 More specifically, the fourth transistor may the channel length is less than or equal to the channel width.

また上記構成において、第2のトランジスタはそのチャネル幅に対するチャネル長の比が5以上であるとよい。 In the above arrangement, may the second transistor is the ratio of the channel length to the channel width is 5 or more.

本発明の構成の一つは、第1の配線と、第2の配線と、第3の配線と、画素電極と対向電極とを有する発光素子と、二つの電極を有する容量素子と、映像信号の入力を制御する第1のトランジスタと第2のトランジスタと、発光素子に順方向に流れる電流を制御する第3のトランジスタと、発光素子に逆方向に流れる電流を制御する第4のトランジスタとを画素に有する。 One aspect of the present invention includes a first wiring, a second wiring, a light-emitting element and a third wiring, a pixel electrode and a counter electrode, a capacitive element having two electrodes, a video signal a first transistor for controlling input and a second transistor, a third transistor for controlling a current flowing in the forward direction to the light emitting element, and a fourth transistor for controlling a current flowing in the opposite direction to the light emitting element with the pixel. 第1のトランジスタ及び第2のトランジスタのゲート電極は第1の配線と電気的に接続される。 The gate electrode of the first transistor and the second transistor is electrically connected to the first wiring. 第1のトランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる第2の配線と電気的に接続され、他方は画素電極と電気的に接続される。 One of a source electrode or a drain electrode of the first transistor is connected to the second wiring electrically flowing video signals while the other is electrically connected to the pixel electrode. 第2のトランジスタのソース電極もしくはドレイン電極の一方は第3の配線と電気的に接続され、他方は第3のトランジスタのゲート電極及び容量素子の一方の電極と電気的に接続される。 One of a source electrode or a drain electrode of the second transistor being connected third wiring electrically, and the other is one electrode electrically connected to the gate electrode and the capacitor of the third transistor. 第3のトランジスタのソース電極もしくはドレイン電極の一方は第3の配線と電気的に接続され、他方は画素電極及び容量素子の他方の電極と電気的に接続される。 One of the third transistor source electrode or the drain electrode of which is connected a third wiring electrically, and the other is the other electrode electrically connected to the pixel electrode and the capacitor. 第4のトランジスタのソース電極もしくはドレイン電極の一方は第3の配線と電気的に接続され、他方は画素電極及び第4のトランジスタのゲート電極と電気的に接続される。 One of a source electrode or a drain electrode of the fourth transistor is electrically connected to the third wiring, and the other is electrically connected to the gate electrode of the pixel electrode and the fourth transistor. また、第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、及び第4のトランジスタはNチャネル型トランジスタであることを特徴としている。 The first transistor, second transistor, a third transistor and a fourth transistor, is characterized by an N-channel transistor. なお、第3のトランジスタは飽和領域で動作するとよく、第1の用トランジスタ、第2の用トランジスタ、第4のトランジスタは線形領域で動作するとよい。 The third transistor may When operated in a saturation region, the first use transistor, the second use transistors, may fourth transistor operates in a linear region.

また上記構成を言い換えると、走査線と、信号線と、電源線と、画素電極と対向電極とを有する発光素子と、二つの電極を有する容量素子と、映像信号の入力を制御する第1のスイッチング用トランジスタと第2のスイッチング用トランジスタと、発光素子に順方向に流れる電流を制御する駆動用トランジスタと、発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有する。 Further in other words the above configuration, the scanning lines, a signal line, a power line, a light emitting device having a pixel electrode and a counter electrode, a capacitive element having two electrodes, a first controlling input of a video signal a switching transistor and a second switching transistor, a driving transistor for controlling the current flowing in the forward direction to the light emitting element, and a AC transistor for controlling a current flowing in the opposite direction to the light emitting element in a pixel. 第1のスイッチング用トランジスタ及び第2のスイッチング用トランジスタのゲート電極は走査線と電気的に接続される。 The first switching transistor and a second gate electrode of the switching transistor is electrically connected to the scan line. 第1のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる信号線と電気的に接続され、他方は画素電極と電気的に接続される。 One of which is electrically connected to the signal line through which a video signal of the first source electrode or the drain electrode of the switching transistor, the other is electrically connected to the pixel electrode. 第2のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は駆動用トランジスタのゲート電極及び容量素子の一方の電極と電気的に接続される。 One of the second source electrode or the drain electrode of the switching transistor is the power source line electrically connected to the other is one electrode electrically connected to the gate electrode and the capacitor of the driving transistor. 駆動用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は画素電極及び容量素子の他方の電極と電気的に接続される。 One of a source electrode or a drain electrode of the driving transistor is a power supply line electrically connected, the other is the other electrode electrically connected to the pixel electrode and the capacitor. 交流用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は画素電極及び交流用トランジスタのゲート電極と電気的に接続される。 One of a source electrode or a drain electrode of the AC transistor is the power source line electrically connected to the other is electrically connected to the gate electrode of the pixel electrode and the AC transistor. また、第1のスイッチング用トランジスタ、第2のスイッチング用トランジスタ、駆動用トランジスタ、及び交流用トランジスタはNチャネル型トランジスタであることを特徴としている。 Further, it is characterized in that the first switching transistor, the second switching transistor, the driving transistor and the AC transistor, is an N-channel transistor. なお、駆動用トランジスタは飽和領域で動作するとよく、第1のスイッチング用トランジスタ、第2のスイッチング用トランジスタ、交流用トランジスタは線形領域で動作するとよい。 The driving transistor may When operated in a saturation region, the first switching transistor, the second switching transistor, the AC transistor may operate in a linear region.

本発明の構成の一つは、第1の配線と、第2の配線と、第3の配線と、第4の配線と、画素電極と対向電極とを有する発光素子と、二つの電極を有する容量素子と、映像信号の入力を制御する第1のトランジスタと第2のトランジスタと、発光素子に順方向に流れる電流を制御する第3のトランジスタと、発光素子に逆方向に流れる電流を制御する第4のトランジスタとを画素に有する。 One aspect of the present invention includes a first wiring, a second wiring, a third wiring, a fourth wiring, a light emitting element having a pixel electrode and a counter electrode, the two electrodes controlling a capacitive element, a first transistor and a second transistor which controls input of a video signal, a third transistor for controlling a current flowing in the forward direction to the light emitting element, a current flows in the opposite direction to the light emitting element and a fourth transistor in a pixel. 第1のトランジスタ及び第2のトランジスタのゲート電極は第1の配線と電気的に接続される。 The gate electrode of the first transistor and the second transistor is electrically connected to the first wiring. 第1のトランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる第2の配線と電気的に接続され、他方は画素電極と電気的に接続される。 One of a source electrode or a drain electrode of the first transistor is connected to the second wiring electrically flowing video signals while the other is electrically connected to the pixel electrode. 第2のトランジスタのソース電極もしくはドレイン電極の一方は第3の配線と電気的に接続され、他方は第3のトランジスタのゲート電極及び容量素子の一方の電極と電気的に接続される。 One of a source electrode or a drain electrode of the second transistor being connected third wiring electrically, and the other is one electrode electrically connected to the gate electrode and the capacitor of the third transistor. 第3のトランジスタのソース電極もしくはドレイン電極の一方は第3の配線と電気的に接続され、他方は画素電極及び容量素子の他方の電極と電気的に接続される。 One of the third transistor source electrode or the drain electrode of which is connected a third wiring electrically, and the other is the other electrode electrically connected to the pixel electrode and the capacitor. 第4のトランジスタのソース電極もしくはドレイン電極の一方は第4の配線と電気的に接続され、他方は画素電極及び第4のトランジスタのゲート電極と電気的に接続される。 One of a source electrode or a drain electrode of the fourth transistor is electrically connected to the fourth wiring, and the other is electrically connected to the gate electrode of the pixel electrode and the fourth transistor. また、第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、及び第4のトランジスタはNチャネル型トランジスタであることを特徴としている。 The first transistor, second transistor, a third transistor and a fourth transistor, is characterized by an N-channel transistor. なお、第3のトランジスタは飽和領域で動作するとよく、第1のトランジスタ、第2のトランジスタ、第4のトランジスタは線形領域で動作するとよい。 Incidentally, well when the third transistor operates in the saturation region, the first transistor, the second transistor, may fourth transistor operates in a linear region.

また上記構成を言い換えると、走査線と、信号線と、電源線と、電位制御線と、画素電極と対向電極とを有する発光素子と、二つの電極を有する容量素子と、映像信号の入力を制御する第1のスイッチング用トランジスタと第2のスイッチング用トランジスタと、発光素子に順方向に流れる電流を制御する駆動用トランジスタと、発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有する。 Further in other words the above configuration, the scanning lines, a signal line, a power line, a potential control line, and the light emitting device having a pixel electrode and a counter electrode, a capacitive element having two electrodes, an input video signal a first switching transistor and the second switching transistor, a driving transistor for controlling the current flowing in the forward direction to the light emitting element, and a AC transistor for controlling a current flowing in the opposite direction to the light emitting element pixel to control It has to. 第1のスイッチング用トランジスタ及び第2のスイッチング用トランジスタのゲート電極は走査線と電気的に接続される。 The first switching transistor and a second gate electrode of the switching transistor is electrically connected to the scan line. 第1のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる信号線と電気的に接続され、他方は画素電極と電気的に接続される。 One of which is electrically connected to the signal line through which a video signal of the first source electrode or the drain electrode of the switching transistor, the other is electrically connected to the pixel electrode. 第2のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は駆動用トランジスタのゲート電極及び容量素子の一方の電極と電気的に接続される。 One of the second source electrode or the drain electrode of the switching transistor is the power source line electrically connected to the other is one electrode electrically connected to the gate electrode and the capacitor of the driving transistor. 駆動用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は画素電極及び容量素子の他方の電極と電気的に接続される。 One of a source electrode or a drain electrode of the driving transistor is a power supply line electrically connected, the other is the other electrode electrically connected to the pixel electrode and the capacitor. 交流用トランジスタのソース電極もしくはドレイン電極の一方は電位制御線と電気的に接続され、他方は画素電極及び交流用トランジスタのゲート電極と電気的に接続される。 One of a source electrode or a drain electrode of the AC transistor is electrically connected to the potential control line, and the other is electrically connected to the gate electrode of the pixel electrode and the AC transistor. また、第1のスイッチング用トランジスタ、第2のスイッチング用トランジスタ、駆動用トランジスタ、及び交流用トランジスタはNチャネル型トランジスタであることを特徴としている。 Further, it is characterized in that the first switching transistor, the second switching transistor, the driving transistor and the AC transistor, is an N-channel transistor. なお、駆動用トランジスタは飽和領域で動作するとよく、第1のスイッチング用トランジスタ、第2のスイッチング用トランジスタ、交流用トランジスタは線形領域で動作するとよい。 The driving transistor may When operated in a saturation region, the first switching transistor, the second switching transistor, the AC transistor may operate in a linear region.

また上記構成において、第3のトランジスタのチャネル長L1とチャネル幅W1の比(L1/W1)は、第4のトランジスタのチャネル長L2とチャネル幅W2の比(L2/W2)よりも大きいことが好ましく。 In the above arrangement, a third ratio of the channel length L1 and channel width W1 of the transistor (L1 / W1) is larger than the ratio of the channel length L2 and the channel width W2 of the fourth transistor (L2 / W2) preferably. より具体的には、第4のトランジスタはそのチャネル長がチャネル幅と同じかそれより短いとよく、また第3のトランジスタはそのチャネル幅に対するチャネル長の比が5以上であるとよい。 More specifically, may the fourth transistor may when the channel length is less than or equal to the channel width, and the third transistor is the ratio of the channel length to the channel width is 5 or more.

また上記構成において、発光素子に逆方向に流れる電流は発光素子に順方向に流れる電流よりも大きい電流であることが好ましく、対向電極の電位を固定電位とし、第3の配線の電位を発光素子に流す電流の向きに応じて変化させてもよい。 In the above configuration, the current flowing in the opposite direction to the light emitting element is preferably a current larger than the current flowing in the forward direction to the light emitting element, the potential of the counter electrode to a fixed potential, the light emitting element the potential of the third wiring it may be changed according to the direction of the current applied to.

また上記構成において、Nチャネル型トランジスタはアモルファスシリコンを用いたトランジスタであってもよい。 In the above configuration, N-channel transistor may be a transistor using amorphous silicon.

また上記構成において、表示装置を用いた電子機器に適用されてもよい。 In the above configuration may be applied to an electronic device using a display device.

本発明は、アモルファスシリコンを活性層とするNチャネル型TFTを備えた画素部(または駆動回路)が設けられた大面積基板に発光素子を設けることを特徴としている。 The present invention is characterized in that the large area substrate on which the pixel portion having the N channel TFT of amorphous silicon as an active layer (or drive circuit) is provided an emitting device.

上記構成によって、発光素子に順方向の電圧を印加する際には、発光素子に一定の電流を流すことが可能であるとともに、発光素子に逆方向の電圧を印加する際には、短絡箇所を絶縁化するのに十分な電流を短絡箇所に流すことができ、発光素子の寿命を延ばすことが可能である。 The above configuration, when applying a forward voltage to the light emitting element, together it is possible to flow a constant current to the light emitting element, in applying a reverse voltage to the light emitting element, the short-circuit portion can flow into short-circuit point enough current to insulate, it is possible to extend the life of the light emitting element. つまり、発光素子に逆方向の電圧を印加することで、該発光素子の初期不良や進行性不良を抑制し、電界発光層の劣化による輝度の低下を防ぐことができる。 That is, by applying a reverse voltage to the light emitting element, to suppress the initial failure and progressive defect of the light emitting element, it is possible to prevent a decrease in brightness due to deterioration of the electroluminescent layer.

また、本発明は、Nチャネル型トランジスタで構成した駆動方法を用いているため、アモルファスシリコンで構成することが可能である。 Further, the present invention is, the use of the driving method of an N-channel transistor, it is possible to construct an amorphous silicon. そして、量産工程に適したアモルファスシリコンをトランジスタの活性層に用いることで、大面積基板上にトランジスタを形成することができ、成膜後における半導体膜の結晶化の工程を省略することができるため、製造コストを抑えることができる。 Then, an amorphous silicon that is suitable for mass production process by using the active layer of a transistor, it is possible to form a transistor on a large area substrate, it is possible to omit the step of crystallization of the semiconductor film after film formation , it is possible to suppress the production cost. さらに、アモルファスシリコンをトランジスタの活性層に用いれば、従来ある既存の製造ラインを使用してアモルファスシリコンのトランジスタ基板を作製することができ、設備コストも抑えることができる。 Further, by using amorphous silicon as the active layer of the transistor, using the existing production line with a conventional can manufacturing a transistor substrate of amorphous silicon, it can be suppressed facility cost.

さらに、Nチャネル型トランジスタで構成することで、回路構成を単極性のトランジスタで構成することが可能となる。 Further, by an N-channel type transistor, it is possible to configure the circuit configuration in unipolar transistors. これにより、製造工程の簡略化、製造コストの削減や歩留まりの向上を図ることができる。 This makes it possible to simplify the manufacturing process, the improvement of the reduction and the yield of the manufacturing cost.

以下、本発明の実施の形態について図面を参照しながら説明する。 It will be described below with reference to the drawings, embodiments of the present invention. 但し、本発明は多くの異なる態様で実施されることが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば用意に理解される。 However, the present invention can be implemented in many different modes, it may be various changes and modifications without departing from the spirit and scope of the present invention is to prepare those skilled in the art It is understood. 従って、本発明は、本実施の形態の記載内容に限定して解釈されるものではない。 Accordingly, the present invention is not to be construed as being limited to the description of the present embodiment. なお、以下に説明する本発明の構成において、同じ要素を指す符号は異なる図面で共通して用い、その場合における繰り返しの説明は省略する場合がある。 In the structure of the present invention described below, in common with codes different drawings refer to like elements, repeated description of the case may be omitted.

(実施の形態1) (Embodiment 1)
(回路構成1) (Circuit configuration 1)
図1に、本発明に係る回路構成(画素構成ともいう)図として画素を構成する回路の一実施形態を示す。 Figure 1 illustrates one embodiment of a circuit constituting the pixel as a circuit configuration (also referred to as a pixel configuration) diagram according to the present invention.

図1に示す画素を構成する回路は、発光素子104と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ(スイッチング用トランジスタ101)と、発光素子104に流れる電流値を制御するトランジスタ(駆動用トランジスタ102)と、発光素子104に逆方向の電圧を印加する際、発光素子104に逆方向のバイアス電流を流すトランジスタ(交流用トランジスタ103)とを有している。 Circuit constituting the pixel shown in FIG. 1, and control the light emitting element 104, a transistor (switching transistor 101) is used as a switching element for controlling the input to the pixel of the video signal, the current flowing through the light emitting element 104 a transistor (driving transistor 102) that, when applying a reverse voltage to the light emitting element 104, and a transistor (AC transistor 103) to flow a reverse bias current to the light emitting element 104. スイッチング用トランジスタ101、駆動用トランジスタ102及び交流用トランジスタ103は同じ極性を有し、本発明の特徴として、それらのトランジスタにN型のトランジスタを用いるものとする。 Switching transistor 101, the driving transistor 102 and the AC transistor 103 have the same polarity, as a feature of the present invention, it is assumed that an N-type transistor to these transistors. さらに本実施の形態には容量素子を設けていないが、映像信号の電位を保持するための容量素子として設けても良い。 While still in this embodiment is not provided with a capacitive element, it may be provided as a capacitive element for holding the potential of the video signal.

図1に示すように、スイッチング用トランジスタ101のゲート電極は、走査線Gに接続されている。 As shown in FIG. 1, the gate electrode of the switching transistor 101 is connected to the scanning line G. また、スイッチング用トランジスタ101のソース電極もしくはドレイン電極は、一方が信号線Sに、もう一方が駆動用トランジスタ102のゲート電極に接続されている。 The source electrode or the drain electrode of the switching transistor 101, one of the signal lines S, the other is connected to the gate electrode of the driving transistor 102. そして、駆動用トランジスタ102のソース電極もしくはドレイン電極は、一方が電源線Vに、もう一方が発光素子104の画素電極に接続されている。 Then, the source electrode or the drain electrode of the driving transistor 102, one of the power supply line V, the other is connected to a pixel electrode of the light emitting element 104.

また、本実施の形態では、交流用トランジスタ103のソース電極もしくはドレイン電極の一方が電位制御線Wに、もう一方が発光素子104の画素電極に接続される。 Further, in the present embodiment, one of the source electrode or the drain electrode of the AC transistor 103 to the potential control line W, the other is connected to a pixel electrode of the light emitting element 104. また、交流用トランジスタ103のゲート電極は、発光素子104の画素電極と接続される交流用トランジスタ103のソース電極もしくはドレイン電極と接続される。 The gate electrode of the AC transistor 103 is connected to the source electrode or the drain electrode of the AC transistor 103 which is connected to the pixel electrode of the light emitting element 104.

なお、本明細書中において、接続されているとは、特に限定がない場合、電気的な接続のことをいう。 Note that in this specification, and are connected, particularly if there is no limitation, it refers to the electrical connection.

また、本明細書中において、電位制御線とは、交流用トランジスタを制御するため、電位を変化させる配線のことである。 Further, in this specification, a potential control line, for controlling the AC transistor, is that the wires changing the potential.

また、スイッチング用トランジスタ101が非選択状態(オフの状態)にある時、駆動用トランジスタ102のゲート容量によって、駆動用トランジスタ102のゲート電位が保持される。 Further, the switching transistor 101 when in the non-selected state (OFF state), the gate capacitance of the driving transistor 102, the gate potential of the driving transistor 102 is held. なお、図1では容量素子を設けず、駆動用トランジスタ102のゲート容量によってゲート電位を保持させる構成を示したが、本発明はこの構成に限定されず、容量素子を設けた構成にしても良い。 Note that without providing the capacitor element 1, a configuration has been shown to hold the gate potential by the gate capacitance of the driving transistor 102, the present invention is not limited to this arrangement, may be configured in which a capacitive element .

さらに本実施の形態では、駆動用トランジスタ102のチャネル長Lとチャネル幅Wの比L/Wを、交流用トランジスタ103のL/Wよりも大きくする。 Further, in this embodiment, the ratio L / W of the channel length L and channel width W of the driving transistor 102, is greater than L / W of the AC transistor 103. 具体的に駆動用トランジスタ102では、LをWより大きくし、より望ましくは5/1以上とする。 Specifically, in the driving transistor 102, the L and greater than W, and more preferably to 5/1 or more. また交流用トランジスタ103では、LがWと同じかそれよりLが短くなるようにする。 Also the AC transistor 103, L is as equal to or more L is shorter and W. これにより、画素内の発光素子104に順方向の電圧を印加した際に順方向に流れる電流値より、発光素子104に逆方向の電圧を印加した際に逆方向に流れる電流値を大きくすることができる。 It Thereby, than the current value that flows in the forward direction when the light emitting element 104 is applied a forward voltage in the pixel, to increase the current value flowing in the reverse direction upon application of a reverse voltage to the light emitting element 104 can.

また、発光素子104は陽極と陰極を有しており、本明細書では、陽極を画素電極として用いる場合は陰極を対向電極と呼び、陰極を画素電極として用いる場合は陽極を対向電極と呼ぶ。 The light emitting element 104 has an anode and a cathode, in this specification, referred to as the counter electrode of the cathode when the anode is used as the pixel electrode, when the cathode is used as the pixel electrode is referred to as anode and the counter electrode.

ここで、スイッチング用トランジスタはリーク電流(オフ電流及びゲートリーク電流)の少ない構成とすることが望ましいといえる。 Here, the switching transistor can be said to be desirable to less construction leakage current (off current and the gate leakage current). なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。 Note that the off-current, transistors are current may flow between the source and the drain when it is turned off, the gate leakage current, resulting in a current flows between the gate and the source or drain through a gate insulating film is a current.

よって、スイッチング用トランジスタ101に用いられるNチャネル型のトランジスタは、低濃度不純物領域(Lightly Doped Drain:LDD領域ともいう)を設けた構成とするのが好ましい。 Thus, the N-channel transistors used in the switching transistor 101, the low concentration impurity regions: preferably a structure in which a (Lightly Doped Drain LDD region also referred to). なぜなら、LDD領域を設けた構成のトランジスタはオフ電流を低減することができるからである。 Because transistor structure in which an LDD region is because it is possible to reduce the off current. また、スイッチング用トランジスタ101は発光素子104に電流を流すときにオン電流を大きくする必要があるからである。 Further, the switching transistor 101 is because it is necessary to increase the on current when supplying a current to the light emitting element 104.

さらに好ましい形態としては、スイッチング用トランジスタ101にLDD領域を設け、LDD領域はゲート電極と重なる領域を設ける。 Further preferred embodiment, an LDD region to the switching transistor 101, LDD regions provide a region overlapping with the gate electrode. すると、スイッチング用トランジスタ101はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。 Then, the switching transistor 101 to increase the ON current, it is possible to further reduce the occurrence of hot electrons. よって、スイッチング用トランジスタ101は信頼性が向上する。 Therefore, the switching transistor 101 and the reliability is improved.

また、駆動用トランジスタ102もLDD領域を設け、LDD領域がゲート電極と重なる構造とすることで信頼性が向上する。 Further, the driving transistor 102 is also provided with an LDD region, reliability is improved by a structure in which the LDD region overlaps the gate electrode.

また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。 Also, the off current by thinning the film thickness of the gate insulating film can be reduced. よって、駆動用トランジスタ102の膜厚よりもスイッチング用トランジスタ101の膜厚を薄くする良い。 Therefore, good to reduce the film thickness of the switching transistor 101 than the thickness of the driving transistor 102.

また、スイッチング用トランジスタ101をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。 Further, it is possible to reduce the gate leakage current by the transistor having the double gate structure or other multi-gate structure switching transistor 101. さらに、駆動用トランジスタ102においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。 Further, in the driving transistor 102, by adopting the double gate structure or other multi-gate structure, to reduce the gate leakage current, thereby improving the reliability.

特にスイッチング用トランジスタ101にオフ電流が流れてしまうと、駆動用トランジスタ102のゲート容量は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。 In particular, when the off current flows to the switching transistor 101, the gate capacitance of the driving transistor 102 is no longer able to hold the voltage written in the write period. 従って、スイッチング用トランジスタ101において、LDD領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。 Accordingly, the switching transistor 101, or provided with an LDD region, or by thinning the gate insulating film and to reduce the off current by a multi-gate structure may.

なお、本明細書中では、発光素子(EL素子)は、電界が生じると発光する電界発光層(EL層)を、陽極及び陰極で挟んだ構造を有する素子を示すものとして説明するが、これに限定されない。 In this specification, the light emitting element (EL element), an electroluminescent layer that emits light when an electric field is generated to (EL layer) is described as indicating the device having a sandwiched at the anode and cathode, which but it is not limited to.

また、本明細書中において、発光素子とは、一重項励起子から基底状態に遷移する際の発光(蛍光)を利用するものと、三重項励起子から基底状態に遷移する際の発光(燐光)を利用するものの両方を示すものとして説明する。 Further, in this specification, the light emitting element, and which utilizes light emission (fluorescence) at the time of transition to the ground state from a singlet exciton emission at the time of transition to the ground state from a triplet exciton (phosphorescence ) described as exhibiting both those utilizing.

電界発光層としては、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が挙げられる。 The electroluminescent layer, a hole injection layer, a hole transport layer, light emitting layer, an electron transport layer, and an electron injection layer. 発光素子は、基本的に、陽極、発光層、陰極の順に積み重ねた構造で示されるが、この他に、陽極、正孔注入層、発光層、電子注入層、陰極の順に積み重ねた構造や、陽極、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層、陰極の順に積み重ねた構造などがある。 Emitting element is basically an anode, light-emitting layer, are shown in structures stacked in the order of cathode, In addition, an anode, a hole injection layer, light emitting layer, an electron injection layer, structure or stacked in the order of cathode, anode, a hole injection layer, a hole transport layer, light emitting layer, electron transporting layer, an electron injection layer, there structure and stacked in order of the cathode.

なお、電界発光層は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。 Incidentally, the electroluminescent layer, a hole injection layer, a hole transport layer, light emitting layer, electron transporting layer, an electron injection layer or the like, not limited to those having a clearly differentiated layered structure. つまり、電界発光層は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。 That is, the electroluminescent layer, a hole injection layer, a hole transport layer, light emitting layer, electron transporting layer, the material constituting the electron injection layer and the like, may have a structure having a mixed layer. また、無機物が混合されていてもよい。 Also, inorganic material may be mixed.

また、発光素子の電界発光層としては、低分子材料、高分子材料、中分子材料のいずれの材料であってもよい。 As the electroluminescent layer of the light-emitting element, a low molecular material, a polymeric material may be any material of medium molecular material.

なお、本明細書中において、中分子材料とは、分子数が20以下または連鎖する分子の長さが10μm以下で、昇華性を有さないものとする。 Incidentally, in this specification, a medium molecular material, the length of the molecule number of molecules is 20 or less or chain at 10μm or less, and having no sublimation property.

次に、図1の回路構成における動作について、図2を用いて説明する。 Next, the operation of the circuit arrangement of FIG. 1 will be described with reference to FIG.

まず図2(A)の書き込み期間において、走査線Gが選択されると、走査線Gにゲート電極が接続されているスイッチング用トランジスタ101がオンの状態になる。 First, in the writing period of FIG. 2 (A), when the scanning line G is selected, the switching transistor 101 whose gate electrode is connected is set to ON-state to the scanning line G. そして、信号線Sに入力された映像信号の電位Vsigが、スイッチング用トランジスタ101を介して駆動用トランジスタ102のゲート電極に入力され、駆動用トランジスタ102のゲート容量によって、駆動用トランジスタ102のゲート電位が保持される。 Then, the potential Vsig of the video signal inputted to the signal line S is inputted to the gate electrode of the driving transistor 102 through the switching transistor 101, the gate capacitance of the driving transistor 102, the gate potential of the driver transistor 102 There is retained. また、映像信号の電位Vsigにより駆動用トランジスタ102はオンの状態となるため、発光素子104に順方向のバイアス電流が流れて発光素子104は発光する。 Further, the driving transistor 102 by potential Vsig of the video signal for the state of ON, the light emitting element 104 forward bias current flows through the light emitting element 104 emits light.

具体的には、電源線Vに電位Vddが供給され、発光素子104の対向電極に電位Vssが供給されて、発光素子104は発光する。 Specifically, the potential Vdd is supplied to the power supply line V, the potential Vss to the counter electrode of the light emitting element 104 is supplied, the light emitting element 104 emits light. このとき、電位Vssと、電源線Vに印加される電位Vddは、Vss<Vddを満たす電位であり、電位Vssとしては例えばGND(グラウンド電位)、0Vなどが印加されていても良い。 At this time, a potential Vss, and the potential Vdd applied to the power line V is the potential satisfying Vss <Vdd, for example GND (ground potential) as a potential Vss, and the like 0V may be applied.

一方、この書き込み期間において、電位制御線Wの電位Vdd2は、発光素子104の対向電極の電位Vssよりも高い(つまり、Vdd2>Vssを満たす)電位に設定されるため、電位制御線Wと接続される交流用トランジスタ103の電極はドレイン電極となり、発光素子104の画素電極と接続される交流用トランジスタ103の電極はソース電極となる。 On the other hand, connected in the write period, the potential Vdd2 potential control line W is higher than the potential Vss of the counter electrode of the light emitting element 104 (i.e., satisfies the Vdd2> Vss) to be set to a potential, a potential control line W the electrodes of the AC transistor 103 becomes the drain electrode is an electrode of the AC transistor 103 which is connected to the pixel electrode of the light emitting element 104 becomes a source electrode. さらに、該ソース電極と、交流用トランジスタ103のゲート電極とが接続されるため、交流用トランジスタ103はオフの状態となる。 Furthermore, since the said source electrode, and the gate electrode of the AC transistor 103 is connected, the AC transistor 103 becomes the OFF state.

なお、書き込み期間において、映像信号の電位Vsigにより駆動用トランジスタ102がオンになる場合について説明したが、映像信号の電位Vsigにより駆動用トランジスタ102がオフになる場合には、発光素子104への電流の供給は行なわれないため、発光素子104は発光されない。 Incidentally, in the writing period, there has been described a case where the driving transistor 102 by potential Vsig of the video signal is turned on, when the driving transistor 102 by potential Vsig of the video signal is turned off, the current to the light emitting element 104 since the supply is not performed, the light emitting element 104 does not emit light.

また本明細書中では、トランジスタがオンの状態とは、そのゲート電圧によって、ソース電極とドレイン電極間が導通状態であることを示すとする。 In the present specification, the transistor is turned on, the gate voltage thereof, and indicates that between the source electrode and the drain electrode is conductive. また、トランジスタがオフの状態とは、そのゲート電圧によって、ソース電極とドレイン電極間が、非導通状態であることを示すとする。 Further, the transistor is off, the gate voltage thereof, between the source electrode and the drain electrode, and indicates a non-conductive state.

また本明細書中では、発光素子に逆方向の電圧を印加するとは、順方向の電圧に対して逆方向の電圧を印加にすることをいい、発光素子には逆方向のバイアス電流が流れ、発光はしない。 In the present specification, the application of a reverse voltage to the light emitting element, refers to the application of a reverse voltage to the forward voltage, a reverse bias current flows through the light emitting element, the light-emitting are not.

次に図2(B)の表示期間では、走査線Gの電位を制御することでスイッチング用トランジスタ101をオフの状態する。 Next, in the display period of FIG. 2 (B), it is turned off the switching transistor 101 by controlling the potential of the scanning line G. また、書き込み期間において書き込まれた映像信号の電位Vsigを駆動用トランジスタ102のゲート容量によって保持しているため、駆動用トランジスタ102はオンの状態となる。 Further, since the holding by the gate capacitance of the driving transistor 102 to the potential Vsig of the video signal written in the writing period, the driving transistor 102 is turned on. それにより、発光素子104へ順方向のバイアス電流が流れ、発光素子104は発光する。 Thereby, the light emitting element 104 forward bias current flows, the light emitting element 104 emits light.

具体的には、書き込み期間と同様に、電源線Vに電位Vddが供給され、発光素子104の対向電極に電位Vssが供給されて、発光素子104は発光する。 Specifically, similarly to the write period, the potential Vdd is supplied to the power supply line V, the potential Vss to the counter electrode of the light emitting element 104 is supplied, the light emitting element 104 emits light. このとき、電位Vssと、電源線Vに印加される電位Vddは、Vss<Vddを満たす電位であり、電位Vssとしては例えばGND(グラウンド電位)、0Vなどが印加されていても良い。 At this time, a potential Vss, and the potential Vdd applied to the power line V is the potential satisfying Vss <Vdd, for example GND (ground potential) as a potential Vss, and the like 0V may be applied.

一方、書き込み期間と同様に、電位制御線Wの電位Vdd2は発光素子104の対向電極の電位Vssよりも高い(つまり、Vdd2>Vssを満たす)電位に設定されているため、交流用トランジスタ103はオフの状態となる。 On the other hand, as with the writing period, the potential Vdd2 potential control line W is higher than the potential Vss of the counter electrode of the light emitting element 104 (i.e., Vdd2> satisfy Vss) because it is set to the potential, the AC transistor 103 is the state of off.

また、書き込み期間において、映像信号の電位Vsigにより駆動用トランジスタ102がオンになる場合について説明したが、映像信号の電位Vsigにより駆動用トランジスタ102がオフの状態になる場合、発光素子104への電流の供給は行なわれないため、表示期間においても、発光素子104への電流の供給は行われない。 Further, in the writing period, there has been described a case where the driving transistor 102 by potential Vsig of the video signal is turned on, when the driving transistor 102 by potential Vsig of the video signal is off, the current to the light emitting element 104 since the supply is not performed, in the display period, it is not carried out the supply of current to the light emitting element 104.

次いで、図2(C)の逆方向バイアス期間(非点灯期間)において、走査線Gの電位を制御することでスイッチング用トランジスタ101をオフの状態にする。 Then, the reverse bias period of FIG. 2 (C) (non-lighting period), a state of turning off the switching transistor 101 by controlling the potential of the scanning line G.

一方、電位制御線Wの電位Vss2を発光素子104の対向電極の電位Vssよりも低い(つまり、Vss>Vss2を満たす)電位に設定することにより、電位制御線Wと接続される交流用トランジスタ103の電極はソース電極となり、発光素子104の画素電極と接続される電極はドレイン電極となる。 On the other hand, lower than the potential Vss of the counter electrode of the light emitting element 104 a potential Vss2 potential control line W (i.e., satisfy Vss> Vss2) by setting the potential, the AC transistor is connected to the potential control line W 103 the electrode serves as a source electrode, electrode connected to the pixel electrode of the light emitting element 104 is a drain electrode. さらに、該ドレイン電極と交流用トランジスタ103のゲート電極とが接続されるため、交流用トランジスタ103はオンの状態となる。 Further, since the gate electrode of the AC transistor 103 and the drain electrode is connected, the AC transistor 103 is turned on. これにより、発光素子104に逆方向の電圧が印加され、発光素子104、及び交流用トランジスタ103において、逆方向のバイアス電流が流れる。 This will reverse the voltage applied to the light emitting element 104, light emitting element 104, and the AC transistor 103, reverse bias current flows.

なお、書き込み期間及び表示期間において、映像信号の電位Vsigにより駆動用トランジスタ102がオンの状態となる場合、逆バイアス期間においても、映像信号の電位をゲート容量が保持しているため、駆動用トランジスタはオンの状態となる。 Incidentally, in the writing period and the display period, the driving transistor 102 by potential Vsig of the video signal may be turned on, even in the reverse bias period, the gate capacitance of the potential of the video signal is held, the driving transistor It is turned on. それにより、駆動用トランジスタ102に順方向のバイアス電流が流れる(図示しない)が、ほとんどの電流は交流用トランジスタ103へ流れ込むため、特に動作には影響がない。 Thereby, the driving transistor 102 flows forward bias current (not shown) is, for flows most of the current is the AC transistor 103, there is no effect on the particular operation. 加えて、前述したように駆動用トランジスタ102のL/Wを、交流用トランジスタ103のL/Wよりも大きくした場合、交流用トランジスタ103のチャネル幅Wが大きくなるため、駆動用トランジスタ102に順方向に流れるバイアス電流は交流用トランジスタ103に流れやすくなる。 In addition, the L / W of the driving transistor 102 as described above, when greater than L / W of the AC transistor 103, a channel width W of the AC transistor 103 increases, the order to the driving transistor 102 bias current flowing in the direction can easily flow into the AC transistor 103. 勿論、書き込み期間及び表示期間において、駆動用トランジスタ102がオフの状態となる場合は、駆動用トランジスタ102に電流は供給されない。 Of course, in the writing period and the display period, when the driving transistor 102 is turned off is the driver transistor 102 current is not supplied.

なお、前述したように駆動用トランジスタ102のL/Wを、交流用トランジスタ103のL/Wよりも大きくすることで、交流用トランジスタ103に流れる電流を駆動用トランジスタ102に流れる電流に比べて大きくすることができる。 Incidentally, the L / W of the driving transistor 102 as described above, is made larger than the L / W of the AC transistor 103 larger than the current flowing through the current flowing through the AC transistor 103 to the driving transistor 102 can do. つまり、順方向のバイアス電流の電流値より、逆方向のバイアス電流の電流値が大きくなり、逆方向バイアス期間において発光素子104に大きな電流を流すことができる。 That is, it is possible to flow from the current value of the forward bias current, the current value of the reverse bias current increases, a larger current to the light emitting element 104 in the reverse bias period.

また、逆方向バイアス期間におけるVss2とVssの電位差を、表示期間におけるVddとVssの電位差よりも大きくしてもよい。 Further, a potential difference Vss2 and Vss in the reverse bias period may be larger than the potential difference between Vdd and Vss in the display period. これにより、順方向のバイアス電流の電流値より逆方向のバイアス電流の電流値が大きくなり、逆方向バイアス期間においてさらに発光素子104に大電流を流すことができる。 Thus, forward larger current value of the reverse bias current from the current value of the bias current can flow further large current to the light emitting element 104 in the reverse bias period.

なお、本実施の形態では、発光素子104の対向電極の電位及び電源線Vの電位を固定電位としたが、これに限らない。 In this embodiment, although the potential of the potential and the power supply line V of the counter electrode of the light emitting element 104 and a fixed potential, not limited thereto. 例えば、発光素子104の対向電極の電位を変動させてもよいし、電源線Vの電位と発光素子104の対向電極の電位両方を変動させてもよい。 For example, the potential of the counter electrode of the light emitting element 104 may be varied, it may be varied potentials both the counter electrode potential and the light emitting element 104 of the power supply line V.

次にこのような構成の画素において、階調を表現する手法について説明する。 Next, in the pixel having such a configuration will be described technique of expressing a gray scale.

階調の表現の方法には、大きくわけて、アナログ方式とデジタル方式とがある。 The method of representation of gradation, roughly, there are an analog method and a digital method. アナログ方式と比べて、デジタル方式は、トランジスタのばらつきに強く、多階調化に向くなどの利点がある。 Compared with the analog method, a digital method, strongly to variations in the transistor, there is an advantage such facing multi-gradation. アナログ方式がトランジスタのばらつきによって制約されていたのに対し、デジタル方式は、TFTのばらつきが少々あっても、極めて均質な階調表示が可能である。 While analog system has been constrained by variations in transistor, digital system, even variations in the TFT is little, it is possible to very homogeneous gray scale display.

デジタル方式の階調表現方法の一例として、時間階調方式が知られている。 As an example of a gradation representation method of digitally known time gray scale method. この方式の駆動方法は、表示装置の各画素が発光する期間を制御することによって、階調を表現する手法である。 The driving method of this scheme is that by controlling the period during which each pixel of a display device emits light, a method of expressing a gray scale.

1画像を表示する期間を1フレーム期間とすると、1フレーム期間は、複数のサブフレーム期間に分割される。 If a period for displaying one image and one frame period, one frame period is divided into a plurality of subframe periods.

サブフレーム期間毎に、点灯もしくは非点灯とし、つまり、各画素の発光素子を発光させるか、させないかして、1フレーム期間あたりに発光素子が発光する期間を制御し、各画素の階調が表現される。 For each sub-frame period, and the lighting or non-lighting, that is, whether to the light emitting element of each pixel, and either not to control the period during which the light emitting element emits light in one frame period, the gradation of each pixel It is expressed.

図1に示した画素を用いてデジタル時間階調方式で駆動する方法について、図3のタイミングチャートを用いて説明する。 Using the pixel shown in FIG. 1 a method for driving a digital time gray scale method is explained with reference to the timing chart of FIG. 図3では、4ビット目で発光素子104に、逆方向バイアス期間(非点灯期間)BFとして逆方向の電圧を印加する。 In Figure 3, the light emitting element 104 at the fourth bit, for applying a reverse voltage as a reverse bias period (non-lighting period) BF.

なお、本発明の表示装置を用いて画像表示を行うとき、表示期間においては、画面の書き換え動作と表示動作とが繰り返し行われる。 Incidentally, when an image is displayed on the display device of the present invention, it is repeated in a display period a rewriting operation and a displaying operation of the screen. この書き換え回数について特に限定はないが、画像をみる人がちらつき(フリッカ)を感じないように少なくとも1秒間に60回程度とすることが好ましい。 Although the number of rewrites is not particularly limited, it is preferably about 60 times a second so that a person who watches the image does not find flickering. ここで、一画面(1フレーム)の書き換え動作と表示動作を行う期間、及び逆方向のバイアス期間を含めて1フレーム期間F1という。 Here, one screen rewrite operation and the period of performing the display operation (one frame), and one frame of period F1 including the reverse bias period.

1フレーム期間F1は、図3に示すように、書き込み期間Ta1、Ta2、Ta3、Ta4と表示期間Ts1、Ts2、Ts3、Ts4、及び逆方向バイアス期間BFを含む4つのサブフレーム期間SF1、SF2、SF3、及びSF4に時分割されている。 One frame period F1, as shown in FIG. 3, the writing period Ta1, Ta2, Ta3, Ta4 the display periods Ts1, Ts2, Ts3, Ts4, and reverse bias period of four sub-frame periods including BF SF1, SF2, SF3, and is divided at SF4 two. 発光するための信号を与えられた発光素子は、表示期間において発光状態となっている。 The light emitting element applied with a signal for emitting light is a light emitting state in the display period. 各々のサブフレーム期間における表示期間の長さの比は、第1のサブフレーム期間Ta1:第2のサブフレーム期間Ta2:第3のサブフレーム期間Ta3:第4のサブフレーム期間Ta4=2 :2 :2 :2 =8:4:2:1となっている。 The length ratio of the display period in the sub-frame period of each of the first subframe period Ta1: second sub-frame period Ta2: third sub-frame period Ta3: fourth sub-frame period Ta4 = 2 3: 2 2: 2 1: 2 0 = 8: 4: 2: 1. これによって4ビット階調を表現することができる。 This makes it possible to represent 4-bit gray scale. 但し、ビット数及び階調数はここに記すものに限定されず、例えば8つのサブフレーム期間を設け8ビット階調を行えるようにしてもよい。 However, the number of bits and the number of gray scales are not limited to those referred to here may be, for example so as to perform 8-bit gradation provided eight subframe periods.

上記動作の書き込み期間、及び表示期間について、全てのサブフレーム期間SF1〜SF4について繰り返し、SF4においては逆方向バイアス期間BFを加わえて1フレーム期間F1が終了する。 Writing period of the operation, and the display period, it repeated for all of the sub-frame periods SF1 to SF4, 1 frame period F1 in example Kuwawa reverse bias period BF is finished at SF4. ここで、サブフレーム期間SF1〜SF4の表示期間Ts1〜Ts4の長さを適宜設定し、1フレーム期間F1あたりで、発光素子104が発光したサブフレーム期間SF1〜SF4の表示期間の累計によって階調を表現する。 Here, to set the length of the display period Ts1~Ts4 subframe periods SF1~SF4 appropriate, in one frame period F1, the gradation by accumulation of the display periods of subframe periods SF1~SF4 which the light emitting element 104 emits light the express. つまり、1フレーム期間F1中の点灯時間の総和をもって階調を表現する。 That is, a gray scale is expressed with a sum of the lighting time in one frame period F1.

なお、サブフレーム期間SF1〜SF4をそれぞれ1フレーム内に連続させずに配置してもよい。 It is also possible to arrange the sub-frame periods SF1~SF4 without continuous to each one frame. また、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成してもよいし、さらにその複数のサブフレーム期間をそれぞれ1フレーム内に連続させずに配置してもよい。 Further, it may be constituted by a further plurality of sub-frame periods of one subframe period may be further arranged that a plurality of subframe periods without continuous to each one frame. なお、時間階調方式を用いて階調を表現する場合、サブフレームの個数については、特に限定されない。 In the case of expressing gray scales using a time gray scale method, the number of sub-frames is not particularly limited. また、各サブフレーム期間の点灯期間の長さや、どのサブフレームを点灯させるか、すなわち、サブフレームの選択方法についても、特に限定されない。 The length of and the lighting period of each sub-frame period, or to light which subframes, i.e., for the selection method of subframes is not particularly limited.

また図1の画素をアナログ方式で駆動させる場合、図4のように、1フレーム期間F1の中に発光素子に順方向の極性の電圧を印加する期間、すなわち順方向バイアス期間FFと、逆方向の極性の電圧を印加する期間、すなわち逆方向バイアス期間BFを設ければよい。 In the case of driving the pixel of FIG. 1 in an analog manner, as shown in FIG. 4, period for applying the polarity of the forward voltage to the light emitting element in one frame period F1, i.e. a forward bias period FF, reverse period for applying a polarity of the voltage, i.e., may be provided a reverse bias period BF. なお、順方向バイアス期間FFにおいて各画素にアナログ映像信号を書き込み(Ta:書き込み期間)、発光素子104を発光または非発光(Ts:表示期間)させればよい。 Incidentally, a forward bias period writing an analog video signal to each pixel in the FF (Ta: writing period), emission or non-emission of the light emitting element 104: it is sufficient (Ts display period) is.

以上により、本発明の構成では、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。 Thus, in the configuration of the present invention, in applying a reverse voltage, it is possible to flow a sufficient current to short-circuit portion to insulate, it is possible to extend the life of the light emitting element. また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。 Further, it is possible to inexpensively manufacture it is possible to configure transistors having the circuit configuration.

また、回路構成にあるトランジスタをN型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。 Further, by manufacturing a transistor in the circuit configuration in N-type transistor, it can be applied to the transistor of amorphous silicon. 従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。 Therefore, because it already can be applied manufacturing technique of a transistor using the established amorphous silicon, in a simple and inexpensive manufacturing process, can be operating characteristics obtain a good and stable display.

(実施の形態2) (Embodiment 2)
本実施の形態では、上記実施の形態1を用いて作製された表示装置について、表示装置を構成するディスプレイの構成について説明する。 In this embodiment, the display device manufactured using the first embodiment, a configuration of a display constituting a display device.

表示装置は、ディスプレイと、ディスプレイに信号を入力する周辺回路によって構成されている。 Display device is constituted by a peripheral circuit for inputting a display, a signal to the display.

ディスプレイの構成について、図5にブロック図を示す。 The configuration of the display shows a block diagram in FIG. 図5において、ディスプレイ300は、信号線駆動回路301と、走査線駆動回路302と、画素部303とによって構成されている。 5, the display 300 includes a signal line driver circuit 301, a scanning line driving circuit 302 is constituted by a pixel portion 303. 画素部303は、マトリクス状に画素が配置された構成となっている。 Pixel unit 303 has a configuration in which pixels are arranged in a matrix.

画素部303の各画素に、薄膜トランジスタ(以下、TFTと表記する)が配置されている。 To each pixel of the pixel portion 303, a thin film transistor (hereinafter, referred to as TFT) are disposed. ここでは、上記実施の形態1で示した回路構成を用いて画素毎に3つのTFTを配置し、各画素に発光素子設けたディスプレイについて説明する。 Here, the three TFT for each pixel by using the circuit configuration shown in the first embodiment are arranged, it will be described a display which is provided the light emitting element in each pixel.

図6に、ディスプレイの画素部の構成を示す。 6 shows the structure of a pixel portion of the display. 画素部310には、信号線S1〜Sx、走査線G1〜Gy、電源線V1〜Vx、及び電位制御線W1〜Wyが配置され、x(xは自然数)列y(yは自然数)行の画素が配置されている。 The pixel unit 310, the signal lines S1 to Sx, the scan lines G1 to Gy, the power supply lines V1 to Vx, and is arranged potential control line W1~Wy, x (x is a natural number) column y (y is a natural number) row pixels are arranged. 各画素311は、スイッチング用トランジスタ101と、駆動用トランジスタ102と、交流用トランジスタ103と、発光素子104をそれぞれ有している。 Each pixel 311 includes a switching transistor 101, a driving transistor 102, and an AC transistor 103, a light-emitting element 104, respectively.

なお、図6で示した画素311は図1と対応し、信号線S1〜Sxのうちの1本S1と、走査線G1〜Gyのうちの1本G1と、電源線V1〜Vxのうちの1本V1と、電位制御線W1〜Wxのうちの1本W1と、スイッチング用トランジスタ101と、駆動用トランジスタ102と、交流用トランジスタ103と、発光素子104とによって構成されている。 The pixel 311 shown in FIG. 6 corresponds to FIG. 1, and one S1 of one of the signal lines S1 to Sx, and one G1 of scan lines G1 to Gy, one of the power supply line V1~Vx and one V1, and one W1 of the potential control line W1~Wx, a switching transistor 101, a driving transistor 102, and an AC transistor 103 is configured by a light emitting element 104.

以上の構成と本発明を組み合わせることにより、発光素子の寿命を延ばすことを可能とし、N型トランジスタで構成された画素を用いることにより、安価な表示装置及びディスプレイを製造することが可能となる。 By combining the above-described configuration and the present invention, it possible to extend the life of the light emitting element, by using a pixel which is composed of N-type transistors, it is possible to produce an inexpensive display device and a display.

なお、本実施の形態では、実施の形態1で示した図1の回路構成を用いているが、これに限定されず、他の実施の形態及び実施例と組み合わせて実施することができる。 In the present embodiment uses the circuit configuration of FIG. 1 shown in the first embodiment is not limited thereto and can be implemented in combination with other embodiment modes and examples.

(実施の形態3) (Embodiment 3)
(回路構成2) (Circuit configuration 2)
本実施の形態においては、実施の形態1で述べた図1の回路構成とは別の構成について述べる。 In the present embodiment describes a configuration different from the circuit configuration of FIG. 1 described in the first embodiment.

図7に示す画素を構成する回路は、発光素子104と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ(スイッチング用トランジスタ101)と、発光素子104に流れる電流値を制御するトランジスタ(駆動用トランジスタ102)と、発光素子104に逆方向の電圧を印加する際、発光素子104に逆方向のバイアス電流を流すトランジスタ(交流用トランジスタ103)とを有している。 Circuit constituting the pixel shown in FIG. 7, and control the light emitting element 104, a transistor (switching transistor 101) is used as a switching element for controlling the input to the pixel of the video signal, the current flowing through the light emitting element 104 a transistor (driving transistor 102) that, when applying a reverse voltage to the light emitting element 104, and a transistor (AC transistor 103) to flow a reverse bias current to the light emitting element 104. スイッチング用トランジスタ101、駆動用トランジスタ102及び交流用トランジスタ103は同じ極性を有し、本発明の特徴として、それらのトランジスタにN型のトランジスタを用いるものとする。 Switching transistor 101, the driving transistor 102 and the AC transistor 103 have the same polarity, as a feature of the present invention, it is assumed that an N-type transistor to these transistors. さらに本実施の形態には容量素子を設けていないが、映像信号の電位を保持するための容量素子として設けても良い。 While still in this embodiment is not provided with a capacitive element, it may be provided as a capacitive element for holding the potential of the video signal.

図7に示すように、スイッチング用トランジスタ101のゲート電極は、走査線Gに接続されている。 As shown in FIG. 7, the gate electrode of the switching transistor 101 is connected to the scanning line G. また、スイッチング用トランジスタ101のソース電極もしくはドレイン電極は、一方が信号線Sに、もう一方が駆動用トランジスタ102のゲート電極に接続されている。 The source electrode or the drain electrode of the switching transistor 101, one of the signal lines S, the other is connected to the gate electrode of the driving transistor 102. そして、駆動用トランジスタ102のソース電極もしくはドレイン電極は、一方が電源線Vに、もう一方が発光素子104の画素電極に接続されている。 Then, the source electrode or the drain electrode of the driving transistor 102, one of the power supply line V, the other is connected to a pixel electrode of the light emitting element 104.

また、本実施の形態では、交流用トランジスタ103のソース電極もしくはドレイン電極において、一方が駆動用トランジスタ102のゲート電極に接続され、もう一方が発光素子104の画素電極、及び駆動用トランジスタ102のソース電極もしくはドレイン電極に接続される。 Further, in the present embodiment, the source electrode or the drain electrode of the AC transistor 103, one is connected to the gate electrode of the driving transistor 102 and the other pixel electrode of the light emitting element 104, and the source of the driving transistor 102 It is connected to the electrode or the drain electrode. また、交流用トランジスタ103のゲート電極は電位制御線Wに接続される。 The gate electrode of the AC transistor 103 is connected to the potential control line W.

また、スイッチング用トランジスタ101が非選択状態(オフの状態)にある時、駆動用トランジスタ102のゲート容量によって駆動用トランジスタ102のゲート電位が保持される。 Further, the switching transistor 101 when in the non-selected state (OFF state), the gate potential of the driver transistor 102 by a gate capacitance of the driving transistor 102 is held. なお、図7では容量素子を設けず、駆動用トランジスタ102のゲート容量によってゲート電位を保持させる構成を示したが、本発明はこの構成に限定されず、容量素子を設けた構成にしても良い。 Note that without providing the capacitive element 7, there is shown a structure for holding the gate potential by the gate capacitance of the driving transistor 102, the present invention is not limited to this arrangement, may be configured in which a capacitive element .

ここで、スイッチング用トランジスタはリーク電流(オフ電流及びゲートリーク電流)の少ない構成とすることが望ましいといえる。 Here, the switching transistor can be said to be desirable to less construction leakage current (off current and the gate leakage current). なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。 Note that the off-current, transistors are current may flow between the source and the drain when it is turned off, the gate leakage current, resulting in a current flows between the gate and the source or drain through a gate insulating film is a current.

よって、スイッチング用トランジスタ101に用いられるNチャネル型のトランジスタは、低濃度不純物領域(Lightly Doped Drain:LDD領域ともいう)を設けた構成とするのが好ましい。 Thus, the N-channel transistors used in the switching transistor 101, the low concentration impurity regions: preferably a structure in which a (Lightly Doped Drain LDD region also referred to). なぜなら、LDD領域を設けた構成のトランジスタはオフ電流を低減することができるからである。 Because transistor structure in which an LDD region is because it is possible to reduce the off current. また、スイッチング用トランジスタ101は発光素子104に電流を流すときにオン電流を大きくする必要があるからである。 Further, the switching transistor 101 is because it is necessary to increase the on current when supplying a current to the light emitting element 104.

さらに好ましい形態としては、スイッチング用トランジスタ101にLDD領域を設け、LDD領域はゲート電極と重なる領域を設ける。 Further preferred embodiment, an LDD region to the switching transistor 101, LDD regions provide a region overlapping with the gate electrode. すると、スイッチング用トランジスタ101はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。 Then, the switching transistor 101 to increase the ON current, it is possible to further reduce the occurrence of hot electrons. よって、スイッチング用トランジスタ101は信頼性が向上する。 Therefore, the switching transistor 101 and the reliability is improved.

また、駆動用トランジスタ102もLDD領域を設け、LDD領域がゲート電極と重なる構造とすることで信頼性が向上する。 Further, the driving transistor 102 is also provided with an LDD region, reliability is improved by a structure in which the LDD region overlaps the gate electrode.

また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。 Also, the off current by thinning the film thickness of the gate insulating film can be reduced. よって、駆動用トランジスタ102の膜厚よりもスイッチング用トランジスタ101の膜厚を薄くする良い。 Therefore, good to reduce the film thickness of the switching transistor 101 than the thickness of the driving transistor 102.

また、スイッチング用トランジスタ101をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。 Further, it is possible to reduce the gate leakage current by the transistor having the double gate structure or other multi-gate structure switching transistor 101. さらに、駆動用トランジスタ102においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。 Further, in the driving transistor 102, by adopting the double gate structure or other multi-gate structure, to reduce the gate leakage current, thereby improving the reliability.

特にスイッチング用トランジスタ101にオフ電流が流れてしまうと、駆動用トランジスタ102のゲート容量は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。 In particular, when the off current flows to the switching transistor 101, the gate capacitance of the driving transistor 102 is no longer able to hold the voltage written in the write period. 従って、スイッチング用トランジスタ101において、LDD領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。 Accordingly, the switching transistor 101, or provided with an LDD region, or by thinning the gate insulating film and to reduce the off current by a multi-gate structure may.

次に、図7の回路構成における動作について、図8を用いて説明する。 Next, the operation of the circuit arrangement of FIG. 7 will be described with reference to FIG.

まず図8(A)の書き込み期間において、走査線Gが選択されると、走査線Gにゲート電極が接続されているスイッチング用トランジスタ101がオンの状態になる。 First, in the writing period of FIG. 8 (A), when the scanning line G is selected, the switching transistor 101 whose gate electrode is connected is set to ON-state to the scanning line G. そして、信号線Sに入力された映像信号の電位Vsigが、スイッチング用トランジスタ101を介して駆動用トランジスタ102のゲート電極に入力され、駆動用トランジスタ102のゲート容量によって、ゲート電位が保持される。 Then, the potential Vsig of the video signal input to the signal line S, via the switching transistor 101 is input to the gate electrode of the driving transistor 102, the gate capacitance of the driving transistor 102, the gate potential is maintained.

また、電源線Vの電位Vss1は発光素子104の対向電極の電位Vssと同じか、もしくはそれよりも低い(つまり、Vss≧Vss1を満たす)電位に設定されるため、発光素子104は発光されない。 Further, since the potential Vss1 of the power source line V is set equal to or potential Vss of the counter electrode of the light emitting element 104, or less than (i.e., satisfy Vss ≧ Vss1) in potential, the light emitting element 104 does not emit light. なお、電位Vssとしては、例えばGND(グラウンド電位)、0Vなどが印加されていても良い。 As the potential Vss, and for example, GND (ground potential), and 0V may be applied. また、設定されるVss1及びVssの電位差よって発光素子104に逆方向のバイアス電流が流れる。 Further, a reverse bias current flows to the light-emitting element 104 by a potential difference Vss1 and Vss is set. (ただし、Vss1とVssが同電位のときは流れない。) (However, it does not flow when Vss1 and Vss is the same potential.)

一方、この書き込み期間において、電位制御線Wの電位Vss2は、交流用トランジスタ103がオフの状態となるように低く設定される。 On the other hand, in the write period, the potential Vss2 potential control line W is the AC transistor 103 is set low so that the state of off.

なお、書き込み期間において、映像信号の電位Vsigにより駆動用トランジスタ102がオンになる場合について説明したが、映像信号の電位Vsigにより駆動用トランジスタ102がオフになる場合についても、発光素子104への電流の供給は行なわれないため、発光素子104は発光されない。 Incidentally, in the writing period, there has been described a case where the driving transistor 102 by potential Vsig of the video signal is turned on, a case where the driving transistor 102 by potential Vsig of the video signal is turned off also, the current to the light emitting element 104 since the supply is not performed, the light emitting element 104 does not emit light.

次に図8(B)の表示期間では、走査線Gの電位を制御することでスイッチング用トランジスタ101をオフの状態にする。 In the display period of FIG. 8 (B) will be in the OFF state of the switching transistor 101 by controlling the potential of the scanning line G. また、書き込み期間において書き込まれた映像信号の電位Vsigを駆動用トランジスタ102のゲート容量によって保持しているため、駆動用トランジスタ102はオンの状態となる。 Further, since the holding by the gate capacitance of the driving transistor 102 to the potential Vsig of the video signal written in the writing period, the driving transistor 102 is turned on.

また、電源線Vの電位Vdd1は発光素子104の対向電極の電位Vssよりも高い(つまり、Vdd1>Vssを満たす)電位に設定されるため、発光素子104へ順方向のバイアス電流が流れ、発光素子104は発光する。 The potential Vdd1 of the power supply line V is higher than the potential Vss of the counter electrode of the light emitting element 104 (i.e., Vdd1> satisfy Vss) to be set to the potential, forward bias current flows to the light emitting element 104, light emitting element 104 emits light.

一方、書き込み期間と同様に、電位制御線Wの電位Vss2は、交流用トランジスタ103がオフの状態となるように低く設定される。 On the other hand, as with the writing period, the potential Vss2 potential control line W is the AC transistor 103 is set low so that the state of off.

また、書き込み期間において、映像信号の電位Vsigにより駆動用トランジスタ102がオンになる場合について説明したが、映像信号の電位Vsigにより駆動用トランジスタ102がオフの状態になる場合、発光素子104への電流の供給は行なわれないため、表示期間においても、発光素子104への電流の供給は行われない。 Further, in the writing period, there has been described a case where the driving transistor 102 by potential Vsig of the video signal is turned on, when the driving transistor 102 by potential Vsig of the video signal is off, the current to the light emitting element 104 since the supply is not performed, in the display period, it is not carried out the supply of current to the light emitting element 104.

次いで、図8(C)の逆方向バイアス期間(非点灯期間)において、走査線Gの電位を制御することでスイッチング用トランジスタ101をオフの状態にする。 Then, the reverse bias period of FIG. 8 (C) (non-lighting period), a state of turning off the switching transistor 101 by controlling the potential of the scanning line G.

また、電源線Vの電位Vss3を発光素子104の対向電極の電位Vssより低く設定する。 Also, setting the potential Vss3 power line V lower than the potential Vss of the counter electrode of the light emitting element 104. つまり、Vss>Vss3を満たすように電位を設定することにより、駆動用トランジスタ102がオンとなる場合において、電源線Vと接続される駆動用トランジスタ102の電極はソース電極となり、発光素子104の画素電極と接続される駆動用トランジスタ102の電極はドレイン電極となる。 In other words, by setting the potential to satisfy Vss> Vss3, when the driving transistor 102 is turned on, the electrode of the driving transistor 102 which is connected to the power supply line V becomes the source electrode, the pixel of the light emitting element 104 electrode of the driving transistor 102 which is connected to the electrode is a drain electrode.

なお、表示期間における順方向のバイアス電流の電流値より、逆方向バイアス期間における逆方向のバイアス電流の電流値を大きくするため、Vss3とVssの電位差は、表示期間におけるVdd1とVssの電位差よりも大きくするとよい。 Incidentally, from the current value of the forward bias current in the display period, in order to increase the current value of the reverse bias current in the reverse bias period, the potential difference of Vss3 and Vss, rather than the potential difference between Vdd1 and Vss for the periods it may be increased. これにより、逆方向のバイアス電流の電流値を大きくし、逆方向バイアス期間において発光素子104に大電流を流すことができる。 Thus, increasing the current value of the reverse bias current, a large current can be passed to the light emitting element 104 in the reverse bias period.

さらに、電位制御線Wの電位Vdd2を交流用トランジスタ103がオンの状態となるように高く設定する。 Further, it sets high as AC transistor 103 potential Vdd2 potential control line W is turned on. それにより、駆動用トランジスタ102のゲート電極とドレイン電極とが同電位となり、駆動用トランジスタ102はオンの状態となる。 Thereby, the gate electrode and the drain electrode of the driving transistor 102 becomes the same potential, the driving transistor 102 is turned on. よって、駆動用トランジスタ102に逆方向のバイアス電流が流れ、発光素子104にも逆方向のバイアス電流が流れる。 Thus, a reverse bias current flows through the driving transistor 102, also flows reverse bias current to the light emitting element 104. つまり、発光素子104に逆方向の電圧が印加される。 That is, reverse voltage is applied to the light emitting element 104.

なお、本実施の形態では、発光素子104の対向電極の電位を固定電位としたが、これに限らない。 In this embodiment, although the fixed potential the potential of the opposing electrode of the light emitting element 104 is not limited thereto. 例えば、発光素子104の対向電極の電位を変動させてもよいし、電源線Vの電位と発光素子104の対向電極の電位両方を変動させてもよい。 For example, the potential of the counter electrode of the light emitting element 104 may be varied, it may be varied potentials both the counter electrode potential and the light emitting element 104 of the power supply line V.

次に、図7に示した画素を用いてデジタル時間階調方式で駆動する方法について、図9のタイミングチャートを用いて説明する。 Next, a method for driving a digital time gray scale method using a pixel shown in FIG. 7 will be described with reference to the timing chart of FIG.

1フレーム期間F1は、図9に示すように、書き込み期間Ta1、Ta2、Ta3、Ta4と表示期間Ts1、Ts2、Ts3、Ts4を含む4つのサブフレーム期間SF1、SF2、SF3、SF4、及び逆方向バイアス期間(非点灯期間)BFに時分割されている。 One frame period F1, as shown in FIG. 9, the writing period Ta1, Ta2, Ta3, Ta4 the display periods Ts1, Ts2, Ts3, 4 sub-frame periods including Ts4 SF1, SF2, SF3, SF4, and reverse is time-divided into bias period (non-lighting period) BF. 発光するための信号を与えられた発光素子は、表示期間において発光状態となっている。 The light emitting element applied with a signal for emitting light is a light emitting state in the display period. 各々のサブフレーム期間における表示期間の長さの比は、第1のサブフレーム期間Ta1:第2のサブフレーム期間Ta2:第3のサブフレーム期間Ta3:第4のサブフレーム期間Ta4=2 :2 :2 :2 =8:4:2:1となっている。 The length ratio of the display period in the sub-frame period of each of the first subframe period Ta1: second sub-frame period Ta2: third sub-frame period Ta3: fourth sub-frame period Ta4 = 2 3: 2 2: 2 1: 2 0 = 8: 4: 2: 1. これによって4ビット階調を表現することができる。 This makes it possible to represent 4-bit gray scale. 但し、ビット数及び階調数はここに記すものに限定されず、例えば8つのサブフレーム期間を設け8ビット階調を行えるようにしてもよい。 However, the number of bits and the number of gray scales are not limited to those referred to here may be, for example so as to perform 8-bit gradation provided eight subframe periods.

上記動作の書き込み期間、及び表示期間について、全てのサブフレーム期間SF1〜SF4について繰り返し、逆方向の電圧を印加する期間(逆方向バイアス期間BF)を設け、1フレーム期間F1が終了する。 Writing period of the operation, and the display period, it repeated for all sub-frame periods SF1 to SF4, the period for applying the reverse voltage (reverse bias period BF) provided, one frame period F1 is terminated. ここで、サブフレーム期間SF1〜SF4の表示期間Ts1〜Ts4の長さを適宜設定し、1フレーム期間F1あたりで、発光素子104が発光したサブフレーム期間SF1〜SF4の表示期間の累計によって階調を表現する。 Here, to set the length of the display period Ts1~Ts4 subframe periods SF1~SF4 appropriate, in one frame period F1, the gradation by accumulation of the display periods of subframe periods SF1~SF4 which the light emitting element 104 emits light the express. つまり、1フレーム期間F1中の点灯時間の総和をもって階調を表現する。 That is, a gray scale is expressed with a sum of the lighting time in one frame period F1.

なお、サブフレーム期間SF1〜SF4をそれぞれ1フレーム内に連続させずに配置してもよい。 It is also possible to arrange the sub-frame periods SF1~SF4 without continuous to each one frame. また、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成してもよいし、さらにその複数のサブフレーム期間をそれぞれ1フレーム内に連続させずに配置してもよい。 Further, it may be constituted by a further plurality of sub-frame periods of one subframe period may be further arranged that a plurality of subframe periods without continuous to each one frame. なお、時間階調方式を用いて階調を表現する場合、サブフレームの個数については、特に限定されない。 In the case of expressing gray scales using a time gray scale method, the number of sub-frames is not particularly limited. また、各サブフレーム期間の点灯期間の長さや、どのサブフレームを点灯させるか、すなわち、サブフレームの選択方法についても、特に限定されない。 The length of and the lighting period of each sub-frame period, or to light which subframes, i.e., for the selection method of subframes is not particularly limited.

また、図23のように、1フレーム期間F1の中の各サブフレーム期間SF1〜SF4において、それぞれの書き込み期間Ta1〜Ta4と同時に逆方向の電圧を印加させる動作を行ってもよい。 Further, as shown in FIG. 23, in each sub-frame period SF1~SF4 in one frame period F1, it may perform an operation of applying a respective write period Ta1~Ta4 simultaneously reverse voltage. すなわち図23において、書き込み期間Ta1〜Ta4は、書き込み動作を行うと同時に逆方向の電圧を印加する動作を行う逆方向バイアス期間でもある。 That is, in FIG. 23, the writing period Ta1~Ta4 is also a reverse bias period performing the operation of applying a reverse voltage at the same time the write operation. なお、図23においては、4ビットのデジタル映像信号を用いて階調を表現する場合の例を示している。 Incidentally, in FIG. 23 shows an example of a case of expressing gray scales using a 4-bit digital video signal.

また図7の画素をアナログ方式で駆動させる場合、図10のように、1フレーム期間F1の中に発光素子に順方向の極性の電圧を印加する期間、すなわち順方向バイアス期間FFと、逆方向の極性の電圧を印加する期間、すなわち逆方向バイアス期間BFを設ければよい。 In the case of driving the pixel of FIG. 7 in an analog manner, as shown in FIG. 10, a period for applying a polarity of the forward voltage to the light emitting element in one frame period F1, i.e. a forward bias period FF, reverse period for applying a polarity of the voltage, i.e., may be provided a reverse bias period BF. なお、順方向バイアス期間FFは書き込み期間Ta、表示期間Tsに時分割され、順方向バイアス期間FFにおいて各画素にアナログ映像信号を書き込み、発光素子104を発光または非発光させればよい。 Note that the forward bias period FF are time-division write period Ta, the display period Ts, writes the analog video signal to each pixel in the forward bias period FF, it is sufficient to light-emitting element 104 emits light or no light.

以上により、本発明の構成では、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。 Thus, in the configuration of the present invention, in applying a reverse voltage, it is possible to flow a sufficient current to short-circuit portion to insulate, it is possible to extend the life of the light emitting element. また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。 Further, it is possible to inexpensively manufacture it is possible to configure transistors having the circuit configuration.

また、回路構成にあるトランジスタをN型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。 Further, by manufacturing a transistor in the circuit configuration in N-type transistor, it can be applied to the transistor of amorphous silicon. 従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。 Therefore, because it already can be applied manufacturing technique of a transistor using the established amorphous silicon, in a simple and inexpensive manufacturing process, can be operating characteristics obtain a good and stable display.

(実施の形態4) (Embodiment 4)
(回路構成3) (Circuit configuration 3)
本実施の形態においては、実施の形態1で述べた図1の回路構成とは別の構成について述べる。 In the present embodiment describes a configuration different from the circuit configuration of FIG. 1 described in the first embodiment.

図11に示す画素を構成する回路は、発光素子104と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ(第1のスイッチング用トランジスタ105、第2のスイッチング用トランジスタ106)と、発光素子104に流れる電流値を制御するトランジスタ(駆動用トランジスタ102)と、発光素子104に逆方向の電圧を印加する際、発光素子104に逆方向のバイアス電流を流すトランジスタ(交流用トランジスタ103)とを有している。 Circuit constituting the pixel shown in FIG. 11, the light emitting element 104, the transistor used as a switching element for controlling the input to the pixel of the video signal (first switching transistor 105, the second switching transistor 106) When a transistor for controlling a current flowing through the light emitting element 104 (driving transistor 102), when applying a reverse voltage to the light emitting element 104 passes a reverse bias current to the light emitting element 104 a transistor (AC transistor 103) and a. また、本実施の形態では、映像信号の電位を保持するため二つの電極を持つ容量素子112を設けているが、駆動用トランジスタ102のゲート容量などを用いて、駆動用トランジスタ102のゲート電位を保持できる場合は、容量素子112を省いても良い。 Further, in this embodiment, it is provided with the capacitor element 112 having two electrodes for holding the potential of the video signal, etc. by using the gate capacitance of the driving transistor 102, the gate potential of the driving transistor 102 If you can hold it may be omitted capacitor 112. 第1のスイッチング用トランジスタ105、第2のスイッチング用トランジスタ106、駆動用トランジスタ102及び交流用トランジスタ103は同じ極性を有し、本発明の特徴として、それらのトランジスタにN型のトランジスタを用いるものとする。 The first switching transistor 105, the second switching transistor 106, the driving transistor 102 and the AC transistor 103 have the same polarity, as a feature of the present invention, and those using N-type transistors in their transistor to.

図11に示すように、第1のスイッチング用トランジスタ105のゲート電極は第2の走査線GL2に接続され、第1のスイッチング用トランジスタ105のソース電極もしくはドレイン電極は、一方が信号線Sに、もう一方が駆動用トランジスタ102のソース電極もしくはドレイン電極に接続されている。 As shown in FIG. 11, the gate electrode of the first switching transistor 105 is connected to the second scan line GL2, the source electrode or the drain electrode of the first switching transistor 105, the one of the signal lines S, the other is connected to the source electrode or the drain electrode of the driving transistor 102. また、第2のスイッチング用トランジスタ106のゲート電極は第1の走査線GL1に接続され、第2のスイッチング用トランジスタ106のソース電極もしくはドレイン電極は、一方が電源線Vに、もう一方が駆動用トランジスタ102のゲート電極と容量素子112に接続されている。 The gate electrode of the second switching transistor 106 is connected to the first scan line GL1, a source electrode or a drain electrode of the second switching transistor 106, the one of the power supply line V, the other is for driving It is connected to the gate electrode and the capacitor 112 of the transistor 102. なお、信号線Sは電流源113と接続される。 Note that the signal line S is connected to a current source 113.

さらに、駆動用トランジスタ102のソース電極もしくはドレイン電極は、一方が電源線Vに、もう一方が発光素子104の画素電極と容量素子112に接続されている。 Further, the source electrode or the drain electrode of the driving transistor 102, one of the power supply line V, the other is connected to the pixel electrode and the capacitor 112 of the light emitting element 104. また、容量素子112の二つの電極は、一方が駆動用トランジスタ102のゲート電極と、もう一方が発光素子104の画素電極と接続される駆動用トランジスタ102のソース電極もしくはドレイン電極と接続されている。 Further, two electrodes of the capacitor 112, one is connected to the gate electrode of the driving transistor 102, the other is the source electrode or the drain electrode of the driving transistor 102 which is connected to the pixel electrode of the light emitting element 104 . なお、駆動用トランジスタ102は飽和領域で動作するように設定されている。 Incidentally, the driving transistor 102 is set to operate in the saturation region.

また、本実施の形態では、交流用トランジスタ103のソース電極もしくはドレイン電極は、一方が電源線Vに、もう一方が発光素子104の画素電極に接続されている。 Further, in the present embodiment, the source electrode or the drain electrode of the AC transistor 103, one of the power supply line V, the other is connected to a pixel electrode of the light emitting element 104. また、交流用トランジスタ103のゲート電極は発光素子104の画素電極と接続される交流用トランジスタ103のソース電極もしくはドレイン電極と接続される。 The gate electrode of the AC transistor 103 is connected to the source electrode or the drain electrode of the AC transistor 103 which is connected to the pixel electrode of the light emitting element 104.

また、第1のスイッチング用トランジスタ105、及び第2のスイッチング用トランジスタ106が非選択状態(オフの状態)にある時、容量素子112は容量素子112の電極間の電位差を保持するため設けられている。 Further, when the first switching transistor 105, and the second switching transistor 106 in a non-selected state (OFF state), the capacitor 112 is provided for holding the potential difference between the electrodes of the capacitor 112 there. なお、図11では容量素子112を設ける構成としたが、駆動用トランジスタ102のゲート容量によってゲート電位を保持できる場合は、本発明はこの構成に限定されず、容量素子112を省いた構成にしても良い。 Incidentally, a configuration provided with a capacitor 112 in FIG. 11, if it can hold the gate potential by the gate capacitance of the driving transistor 102, the present invention is not limited to this configuration, a configuration omitting the capacitor 112 it may be.

さらに本実施の形態では、駆動用トランジスタ102のチャネル長Lとチャネル幅Wの比L/Wを、交流用トランジスタ103のL/Wよりも大きくする。 Further, in this embodiment, the ratio L / W of the channel length L and channel width W of the driving transistor 102, is greater than L / W of the AC transistor 103. 具体的に駆動用トランジスタ102では、LをWより大きくし、より望ましくは5/1以上とする。 Specifically, in the driving transistor 102, the L and greater than W, and more preferably to 5/1 or more. また交流用トランジスタ103では、LがWと同じかそれよりLが短くなるようにする。 Also the AC transistor 103, L is as equal to or more L is shorter and W. これにより、画素内の発光素子104に順方向の電圧を印加した際に順方向に流れる電流値より、発光素子104に逆方向の電圧を印加した際に逆方向に流れる電流値を大きくすることができる。 It Thereby, than the current value that flows in the forward direction when the light emitting element 104 is applied a forward voltage in the pixel, to increase the current value flowing in the reverse direction upon application of a reverse voltage to the light emitting element 104 can.

ここで、第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106はリーク電流(オフ電流及びゲートリーク電流)の少ない構成とすることが望ましいといえる。 Here, the first switching transistor 105 and the second switching transistor 106 can be said to be desirable to less construction leakage current (off current and the gate leakage current). なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。 Note that the off-current, transistors are current may flow between the source and the drain when it is turned off, the gate leakage current, resulting in a current flows between the gate and the source or drain through a gate insulating film is a current.

よって、第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106に用いられるNチャネル型のトランジスタは、低濃度不純物領域(Lightly Doped Drain:LDD領域ともいう)を設けた構成とするのが好ましい。 Thus, the N-channel transistor used in the first switching transistor 105 and the second switching transistor 106, the low concentration impurity regions: preferably a structure in which a (Lightly Doped Drain also referred to as an LDD region) . なぜなら、LDD領域を設けた構成のトランジスタはオフ電流を低減することができるからである。 Because transistor structure in which an LDD region is because it is possible to reduce the off current. また、第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106は発光素子104に電流を流すときにオン電流を大きくする必要があるからである。 Further, because the first switching transistor 105 and the second switching transistor 106, it is necessary to increase the on current when supplying a current to the light emitting element 104.

さらに好ましい形態としては、第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106にLDD領域を設け、LDD領域はゲート電極と重なる領域を設ける。 Still preferred embodiment, an LDD region to the first switching transistor 105 and the second switching transistor 106, LDD regions provide a region overlapping with the gate electrode. すると、第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。 Then, it is possible to first switching transistor 105 and the second switching transistor 106 to increase the ON current, further reducing the generation of hot electrons. よって、第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106は信頼性が向上する。 Thus, the first switching transistor 105 and the second switching transistor 106 and the reliability is improved.

また、駆動用トランジスタ102もLDD領域を設け、LDD領域がゲート電極と重なる構造とすることで信頼性が向上する。 Further, the driving transistor 102 is also provided with an LDD region, reliability is improved by a structure in which the LDD region overlaps the gate electrode.

また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。 Also, the off current by thinning the film thickness of the gate insulating film can be reduced. よって、駆動用トランジスタ102の膜厚よりも第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106の膜厚を薄くする良い。 Therefore, a good reducing the thickness of the first switching transistor 105 and the second switching transistor 106 than the thickness of the driving transistor 102.

また、第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。 Further, it is possible to reduce the gate leakage current by a first transistor of the switching transistor 105 and the double-gate structure of the second switching transistor 106, and other multi-gate structure. さらに、駆動用トランジスタ102においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。 Further, in the driving transistor 102, by adopting the double gate structure or other multi-gate structure, to reduce the gate leakage current, thereby improving the reliability.

特に第2のスイッチング用トランジスタ106にオフ電流が流れてしまうと、容量素子112は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。 Especially thus off current flows through the second switching transistor 106, capacitor 112 is no longer able to hold the voltage written in the write period. 従って、第2のスイッチング用トランジスタ106において、LDD領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。 Thus, it may in the second switching transistor 106, or provided with an LDD region, or by thinning the gate insulating film and to reduce the off current by a multi-gate structure.

次に、図11の回路構成における動作について、図12を用いて説明する。 Next, the operation of the circuit arrangement of FIG. 11 will be described with reference to FIG. 12.

まず図12(A)の書き込み期間において、第1の走査線GL1及び第2の走査線GL2が選択されると、第2の走査線GL2にゲート電極が接続されている第1のスイッチング用トランジスタ105と、第1の走査線GL1にゲート電極が接続される第2のスイッチング用トランジスタ106がオンの状態になる。 First, in the writing period FIG. 12 (A), the the first scan line GL1 and the second scanning line GL2 is selected, the first switching transistor having a gate electrode to the second scan line GL2 is connected 105, the second switching transistor 106 having a gate electrode coupled to the first scan line GL1 is turned on. また、このとき発光素子104を所定の輝度階調で発光動作させるために必要な所定の階調電流Idataを電流源113から信号線Sに供給する。 Also, it supplies a predetermined gradation current Idata required to emit light emitting element 104 at a predetermined luminance gradation this time from the current source 113 to the signal line S. ここで、電流源113は信号線Sに階調電流Idataを供給するための階調電位Vdataとして、発光素子104の対向電極の電位Vss及び電源線Vの電位Vss1よりも低い電位(つまり、Vss、Vss1>Vdata)を有するように設定する。 Here, the current source 113 as a gradation voltage Vdata for supplying the gradation current Idata to the signal line S, a potential lower than the potential Vss1 potential Vss and the power supply line V of the counter electrode of the light emitting element 104 (i.e., Vss , it is set to have a Vss1> Vdata). なお、電位Vssとしては例えばGND(グラウンド電位)、0Vなどが印加されていても良い。 Incidentally, for example GND (ground potential) as a potential Vss, and the like 0V may be applied.

また、電源線Vの電位Vss1は、発光素子104の対向電極の電位Vssと同じか、それよりも低い(つまり、Vss≧Vss1)電位に設定され、第2のスイッチング用トランジスタ106を介して、電源線Vの電位Vss1が容量素子112及び駆動用トランジスタ102のゲート電極に入力される。 The potential Vss1 of the power source line V is equal to the potential Vss of the counter electrode of the light emitting element 104, lower than that (i.e., Vss ≧ Vss1) is set to a potential, via the second switching transistor 106, potential Vss1 of the power source line V is input to the gate electrodes of the capacitor 112 and the driving transistor 102. それにより、容量素子112には電荷が蓄積され、容量素子112に電荷が充電されると電圧成分(保持電圧)が保持され、駆動用トランジスタ102はオンの状態となる。 Thus, charge is accumulated in the capacitor 112, the charge in the capacitor 112 is charged is held voltage component (holding voltage), the driving transistor 102 is turned on. また、電源線Vと接続される駆動用トランジスタ102の電極はドレイン電極となり、もう一方の電極はソース電極となる。 The electrode of the driving transistor 102 which is connected to the power supply line V becomes the drain electrode, the other electrode becomes a source electrode. 従って、駆動用トランジスタ102を介して階調電流Idataに基づいた書き込み電流Idtが供給される。 Accordingly, the write current Idt based on the gradation current Idata through the driving transistor 102 is supplied.

以上により、電流源113によって設定された階調電流Idataに基づいて、駆動用トランジスタ102及び第1のスイッチング用トランジスタ105のドレイン電流として、Idtが流れ、容量素子112に両電極間の電位差に対応する電荷が蓄積され、電圧成分(保持電圧)が保持される。 By the above, based on the set gradation current Idata by the current source 113, as the drain current of the driving transistor 102 and the first switching transistor 105, Idt flows, it corresponds to a potential difference between the electrodes in the capacitor element 112 charges are accumulated voltage component (holding voltage) is maintained. なお、このとき発光素子104の対向電極の電位Vssよりも低電位の階調電位Vdataに基づいて書き込み電流Idtが流れることにより、ノードN1の電位は低くなるため、発光素子104には逆方向のバイアス電流が流れる。 Note that, by flowing a write current Idt based on the grayscale potential Vdata of lower potential than the potential Vss of the counter electrode of the light emitting element 104 at this time, since the lower potential of the node N1, the light emitting element 104 in the opposite direction bias current flows. よって、書き込み期間において、発光素子104は発光されない。 Therefore, in the write period, the light emitting element 104 does not emit light.

また、この書き込み期間において、上記書き込み電流IdtによりノードN1の電位は低くなるため、電源線Vの電位Vss1はノードN1に印加される電位より高くなる。 Further, in this writing period, since the lower the potential of the node N1 by the writing current Idt, potential Vss1 of the power source line V is higher than the potential applied to the node N1. よって、電源線Vと接続される交流用トランジスタ103の電極はドレイン電極となり、もう一方の電極はソース電極となる。 Therefore, the electrodes of the AC transistor 103 which is connected to the power supply line V becomes the drain electrode, the other electrode becomes a source electrode. 従って、該ソース電極と交流用トランジスタ103のゲート電極が接続されるため、交流用トランジスタ103はオフの状態となる。 Therefore, since the gate electrode of the AC transistor 103 and the source electrode is connected, the AC transistor 103 becomes the OFF state.

なお、書き込み期間において、階調電位Vdataにより駆動用トランジスタ102がオンになる場合について説明したが、階調電位Vdataにより駆動用トランジスタ102がオフになる場合についても、発光素子104への順方向のバイアス電流の供給は行なわれないため、発光素子104は発光されない。 Incidentally, in the writing period, the driving transistor 102 by the gradation voltage Vdata is the case has been described where the turned on, the driving transistor 102 by the gradation voltage Vdata is the case turns off also, forward to the light emitting element 104 since the supply of the bias current is not performed, the light emitting element 104 does not emit light.

次に図12(B)の表示期間では、第1の走査線GL1及び第2の走査線GL2の電位を制御することで第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106をオフの状態にし、書き込み期間において蓄積された電荷(保持電圧)、すなわち容量素子112の両電極間の電位差を保持しているため、駆動用トランジスタ102はオンの状態となる。 In the display period shown in FIG. 12 (B) is then of the first scanning line GL1 and the second first by controlling the potential of the scan line GL2 off the switching transistor 105 and the second switching transistor 106 the state, the charges accumulated in the write period (holding voltage), namely that holds the potential difference between the electrodes of the capacitor 112, the driving transistor 102 is turned on. また、電源線Vの電位Vdd1は発光素子104の対向電極の電位Vssよりも高い(Vdd1>Vss)電位に設定されるため、発光素子104へ順方向のバイアス電流が流れ、発光素子104は発光する。 Further, since the potential Vdd1 of the power line V is set to a potential higher than Vss (Vdd1> Vss) potential of the counter electrode of the light emitting element 104, a forward bias current flows to the light emitting element 104, the light emitting element 104 emitting to.

一方、電源線Vの電位Vdd1は発光素子104の対向電極の電位Vssよりも高く設定されるため、電源線Vと接続される交流用トランジスタ103の電極はドレイン電極となり、もう一方の電極はソース電極となる。 Meanwhile, since the potential Vdd1 of the power line V is is set higher than the potential Vss of the counter electrode of the light emitting element 104, the electrode of the AC transistor 103 which is connected to the power supply line V becomes the drain electrode, the other electrode source It serves as an electrode. 従って、該ソース電極と交流用トランジスタ103のゲート電極が接続されるため、交流用トランジスタ103はオフの状態となる。 Therefore, since the gate electrode of the AC transistor 103 and the source electrode is connected, the AC transistor 103 becomes the OFF state.

また、書き込み期間において、階調電位Vdataにより駆動用トランジスタ102がオンになる場合について説明したが、階調電位Vdataにより駆動用トランジスタ102がオフの状態になる場合、発光素子104への順方向のバイアス電流の供給は行なわれないため、表示期間においても、発光素子104への電流の供給は行われない。 Further, in the writing period, the driving transistor 102 by the gradation voltage Vdata is the case has been described where the turned on, the driving transistor 102 by the gradation voltage Vdata may become off, forward to the light emitting element 104 because not performed the supply of the bias current, in the display period, it is not carried out the supply of current to the light emitting element 104.

次いで、図12(C)の逆方向バイアス期間(非点灯期間)において、第1の走査線GL1及び第2の走査線GL2の電位を制御することで第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106をオフの状態にする。 Then, the reverse bias period of FIG. 12 (C) (non-lighting period), the first scan line GL1 and the second scanning line GL2 potential first by controlling the switching transistor 105 and the second the switching transistor 106 to the oFF state.

また、電源線Vの電位Vss2を発光素子104の対向電極の電位Vssよりも低い(つまり、Vss>Vss2)電位に設定することにより、電源線Vと接続される交流用トランジスタ103の電極はソース電極となり、もう一方の電極はドレイン電極となる。 Further, the potential Vss2 of the power supply line V lower than the potential Vss of the counter electrode of the light emitting element 104 (i.e., Vss> Vss2) by setting the potential, the electrodes of the AC transistor 103 which is connected to the power supply line V source becomes the electrode, the other electrode serves as a drain electrode. 従って、該ドレイン電極と交流用トランジスタ103のゲート電極が接続されるため、交流用トランジスタ103はオンの状態となる。 Therefore, since the gate electrode of the AC transistor 103 and the drain electrode is connected, the AC transistor 103 is turned on. よって、発光素子104に逆方向の電圧が印加され、発光素子104、及び交流用トランジスタ103において、逆方向のバイアス電流が流れる。 Therefore, a reverse voltage is applied to the light emitting element 104, light emitting element 104, and the AC transistor 103, reverse bias current flows.

なお、書き込み期間及び表示期間において、駆動用トランジスタ102がオンの状態となる場合、逆バイアス期間においても、書き込み電流Idtに基づいて容量素子112の両電極間の電位差が保持されているため、駆動用トランジスタはオンの状態となる。 Incidentally, in the writing period and the display period, the driving transistor 102 may be turned on, even in the reverse bias period, held the potential difference between the electrodes of the capacitor 112 based on the write current Idt, drive use transistor is turned on. それにより、駆動用トランジスタ102に逆方向のバイアス電流が流れる。 Thereby, a reverse bias current flows through the driver transistor 102. しかし、前述したように駆動用トランジスタ102のL/Wを、交流用トランジスタ103のL/Wよりも大きくすることで、交流用トランジスタ103に流れる電流値に比べて、駆動用トランジスタ102に流れる電流値は小さくなる。 However, the current flowing through the L / W of the driving transistor 102 as described above, is made larger than the L / W of the AC transistor 103, as compared to the current flowing through the AC transistor 103, the driver transistor 102 the value is reduced. 勿論、書き込み期間及び表示期間において、駆動用トランジスタ102がオフの状態となる場合は、駆動用トランジスタ102に電流は供給されない。 Of course, in the writing period and the display period, when the driving transistor 102 is turned off is the driver transistor 102 current is not supplied.

また、逆方向バイアス期間におけるVss2とVssの電位差を、表示期間におけるVdd1とVssの電位差よりも大きくしてもよい。 Further, a potential difference Vss2 and Vss in the reverse bias period may be larger than the potential difference between Vdd1 and Vss for the periods indicated. これにより、順方向のバイアス電流の電流値より逆方向のバイアス電流の電流値が大きくなり、逆方向バイアス期間においてさらに発光素子104に大電流を流すことができる。 Thus, forward larger current value of the reverse bias current from the current value of the bias current can flow further large current to the light emitting element 104 in the reverse bias period.

また、上記回路構成の他に、第2の走査線GL2を設けず、第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106のゲート電極を走査線Gに接続する構成としてもよい。 Further, in addition to the above circuit construction, without providing the second scan line GL2, the gate electrode of the first switching transistor 105 and the second switching transistor 106 may be connected to the scanning line G. 図13にその構成を示す。 Figure 13 shows the configuration. 走査線Gを一つで構成することで、配線の本数を減らすことができ、画素の開口率を上げることができる。 By configuring the scanning line G in one, can reduce the number of wirings, it is possible to increase the aperture ratio of the pixel. また動作については、上記回路構成の動作における第1の走査線GL1と第2の走査線GL2との動作を走査線Gで行う他は同じ動作であるため、ここでは省略する。 With respect to the operation, because in addition to performing the operation of the first scan line GL1 in the operation of the circuit arrangement and the second scanning line GL2 in the scanning line G are the same operation, it is omitted here.

次に、図11に示した画素を用いてアナログ時間階調方式で駆動する階調方法について、図14のタイミングチャートを用いて説明する。 Next, the gradation method of driving an analog time gradation method will be described with reference to the timing chart of FIG. 14 by using the pixel shown in FIG. 11.

図14(A)のように、1フレーム期間F1の中に発光素子に順方向の極性の電圧を印加する期間、すなわち順方向バイアス期間FFと、逆方向の極性の電圧を印加する期間、すなわち逆方向バイアス期間BFを設ける。 As shown in FIG. 14 (A), 1 frame period period for applying a polarity of the forward voltage to the light emitting element in a F1, i.e. the period for applying the forward bias period FF, the polarity of the voltage in the reverse direction, i.e. providing a reverse bias period BF. なお、順方向バイアス期間FFは書き込み期間Ta、表示期間Tsに時分割され、順方向バイアス期間FFにおいて各画素にアナログ映像信号を書き込み、発光素子104を発光または非発光させればよい。 Note that the forward bias period FF are time-division write period Ta, the display period Ts, writes the analog video signal to each pixel in the forward bias period FF, it is sufficient to light-emitting element 104 emits light or no light.

図14(B)に示すのは、任意の行(i行目)におけるタイミングチャートである。 Shown in FIG. 14 (B) is a timing chart in an arbitrary row (i-th row).

画素への信号書き込み期間Ta(i)には、信号線Sと接続される電流源113にアナログ信号の電位、つまり階調電位Vdataが設定される。 The signal write period of the pixel Ta (i) is the voltage of the analog signal to the current source 113 connected to the signal line S, ie gray scale potential Vdata is set. この階調電位Vdataが映像信号に相当する。 The gradation potential Vdata corresponds to the video signal. そして、画素へ映像信号を書き込む際には、第1の走査線GL1及び第2の走査線GL2にハイレベルの電位が印加され、第2のスイッチング用トランジスタ106及び第1のスイッチング用トランジスタ105をオンさせる。 Then, when writing the video signal to the pixel, the potential of a high level is applied to the first scan line GL1 and the second scanning line GL2, the second switching transistor 106 and the first switching transistor 105 It is turned on. また、電源線Vの電位にローレベルの電位Vss1が印加される。 Also, low-level potential Vss1 is applied to the potential of the power supply line V. ここで、電源線Vの電位Vss1は、発光素子104の対向電極の電位Vssと同じか、それよりも低い(つまり、Vss≧Vss1)電位に設定される。 Here, the potential Vss1 of the power source line V is equal to the potential Vss of the counter electrode of the light emitting element 104, lower than that (i.e., Vss ≧ Vss1) is set to the potential.

次に、表示期間Ts(i)では、、第1の走査線GL1及び第2の走査線GL2にローレベルの電位が印加され、電源線Vの電位にはハイレベルの電位Vdd1が印加される。 Next, the display period Ts (i) the ,, first scanning line GL1 and the second scanning line GL2 potential of a low level is applied, the high level potential Vdd1 is applied to the potential of the power supply line V . ここで、電源線Vの電位Vdd1は、発光素子104の対向電極の電位Vssよりも高い(つまり、Vdd1>Vss)電位に設定され、発光素子104は発光する。 Here, the potential Vdd1 of the power supply line V is higher than the potential Vss of the counter electrode of the light emitting element 104 (i.e., Vdd1> Vss) is set to the potential, the light emitting element 104 emits light.

逆方向バイアス期間BFでは、第1の走査線GL1及び第2の走査線GL2にローレベルの電位が維持され、電源線Vの電位にはローレベルの電位Vss2が印加される。 In reverse bias period BF, is maintained low-level potential to the first scan line GL1 and the second scanning line GL2 is, the low level of potential Vss2 is applied to the potential of the power supply line V. ここで、電源線Vの電位Vss2は、発光素子104の対向電極の電位Vssよりも低い(つまり、Vss>Vss2)電位に設定される。 Here, the potential Vss2 of the power supply line V is lower than the potential Vss of the counter electrode of the light emitting element 104 (i.e., Vss> Vss2) is set to the potential. このような逆方向バイアス期間を設けることで、発光素子に逆方向の電圧を印加し、該発光素子の初期不良や進行性不良を抑制して電界発光層の劣化による輝度の低下を防ぐことができる。 By providing such a reverse bias period, a reverse voltage is applied to the light emitting element, to suppress the initial failure and progressive defect of the light emitting element is possible to prevent a decrease in brightness due to deterioration of the electroluminescent layer it can.

また図11の画素をデジタル時間階調方式で駆動させる場合、図15に示すように、1フレーム期間F1は、書き込み期間Ta1、Ta2、Ta3、Ta4と表示期間Ts1、Ts2、Ts3、Ts4を含む4つのサブフレーム期間SF1、SF2、SF3、SF4、及び逆方向バイアス期間(非点灯期間)BFに時分割される。 In the case of driving the pixel of FIG. 11 in a digital time gray scale method, as shown in FIG. 15, one frame period F1 includes a writing period Ta1, Ta2, Ta3, Ta4 the display periods Ts1, Ts2, Ts3, Ts4 four sub-frame periods SF1, SF2, SF3, SF4, and is time-divided into reverse bias period (non-lighting period) BF. 書き込み期間において、発光するための信号を与えられた発光素子は、表示期間において発光状態となる。 In the writing period, the light emitting element applied with a signal for emitting light is a light emitting state in the display period. 書き込み期間、表示期間が交互に行われた後、逆方向バイアス期間が行われる。 Writing period, after the display period has been performed alternately, the reverse bias period is performed.

また、本実施の形態では、4ビット階調を表現されるが、ビット数及び階調数はここに記すものに限定されず、例えば8つのサブフレーム期間を設け8ビット階調を行えるようにしてもよい。 Further, in this embodiment, 4 is a bit gradation is represented, the number of bits and the number of gray scales are not limited to those referred to herein, e.g., so as to perform 8-bit gradation provided eight subframe periods it may be. さらに、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成し、1フレーム内に連続させずに配置してもよい。 Further, one sub-frame period further composed of a plurality of subframe periods may be disposed without continuously in one frame. なお、時間階調方式を用いて階調を表現する場合、サブフレームの個数については、特に限定されない。 In the case of expressing gray scales using a time gray scale method, the number of sub-frames is not particularly limited. また、各サブフレーム期間の点灯期間の長さや、どのサブフレームを点灯させるか、すなわち、サブフレームの選択方法についても、特に限定されない。 The length of and the lighting period of each sub-frame period, or to light which subframes, i.e., for the selection method of subframes is not particularly limited.

以上により、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。 Thus, in applying a reverse voltage, it is possible to flow a sufficient current to short-circuit portion to insulate, it is possible to extend the life of the light emitting element. また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。 Further, it is possible to inexpensively manufacture it is possible to configure transistors having the circuit configuration.

また、回路構成にあるトランジスタをN型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。 Further, by manufacturing a transistor in the circuit configuration in N-type transistor, it can be applied to the transistor of amorphous silicon. 従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。 Therefore, because it already can be applied manufacturing technique of a transistor using the established amorphous silicon, in a simple and inexpensive manufacturing process, can be operating characteristics obtain a good and stable display.

(実施の形態5) (Embodiment 5)
(回路構成4) (Circuit configuration 4)
本実施の形態においては、実施の形態1で述べた図1の回路構成とは別の構成について述べる。 In the present embodiment describes a configuration different from the circuit configuration of FIG. 1 described in the first embodiment.

図16に示す画素を構成する回路は、発光素子104と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ(第1のスイッチング用トランジスタ105、第2のスイッチング用トランジスタ106)と、発光素子104に流れる電流値を制御するトランジスタ(駆動用トランジスタ102)と、発光素子104に逆方向の電圧を印加する際、発光素子104に逆方向のバイアス電流を流すトランジスタ(交流用トランジスタ103)とを有している。 Circuit constituting the pixel shown in FIG. 16, the light emitting element 104, the transistor used as a switching element for controlling the input to the pixel of the video signal (first switching transistor 105, the second switching transistor 106) When a transistor for controlling a current flowing through the light emitting element 104 (driving transistor 102), when applying a reverse voltage to the light emitting element 104 passes a reverse bias current to the light emitting element 104 a transistor (AC transistor 103) and a. また、本実施の形態では、映像信号の電位を保持するため二つの電極を持つ容量素子112を設けているが、駆動用トランジスタ102のゲート容量などを用いて、駆動用トランジスタ102のゲート電位を保持できる場合は、容量素子112を省いても良い。 Further, in this embodiment, it is provided with the capacitor element 112 having two electrodes for holding the potential of the video signal, etc. by using the gate capacitance of the driving transistor 102, the gate potential of the driving transistor 102 If you can hold it may be omitted capacitor 112. 第1のスイッチング用トランジスタ105、第2のスイッチング用トランジスタ106、駆動用トランジスタ102及び交流用トランジスタ103は同じ極性を有し、本発明の特徴として、それらのトランジスタにN型のトランジスタを用いるものとする。 The first switching transistor 105, the second switching transistor 106, the driving transistor 102 and the AC transistor 103 have the same polarity, as a feature of the present invention, and those using N-type transistors in their transistor to.

図16に示すように、第1のスイッチング用トランジスタ105のゲート電極は第2の走査線GL2に接続され、第1のスイッチング用トランジスタ105のソース電極もしくはドレイン電極は、一方が信号線Sに、もう一方が駆動用トランジスタ102のソース電極もしくはドレイン電極に接続されている。 As shown in FIG. 16, the gate electrode of the first switching transistor 105 is connected to the second scan line GL2, the source electrode or the drain electrode of the first switching transistor 105, the one of the signal lines S, the other is connected to the source electrode or the drain electrode of the driving transistor 102. また、第2のスイッチング用トランジスタ106のゲート電極は第1の走査線GL1に接続され、第2のスイッチング用トランジスタ106のソース電極もしくはドレイン電極は、一方が電源線Vに、もう一方が駆動用トランジスタ102のゲート電極と容量素子112に接続されている。 The gate electrode of the second switching transistor 106 is connected to the first scan line GL1, a source electrode or a drain electrode of the second switching transistor 106, the one of the power supply line V, the other is for driving It is connected to the gate electrode and the capacitor 112 of the transistor 102. なお、信号線Sは電流源113と接続される。 Note that the signal line S is connected to a current source 113.

さらに、駆動用トランジスタ102のソース電極もしくはドレイン電極は、一方が電源線Vに、もう一方が発光素子104の画素電極と容量素子112に接続されている。 Further, the source electrode or the drain electrode of the driving transistor 102, one of the power supply line V, the other is connected to the pixel electrode and the capacitor 112 of the light emitting element 104. また、容量素子112の二つの電極は、一方が駆動用トランジスタ102のゲート電極と、もう一方が発光素子104の画素電極と接続される駆動用トランジスタ102のソース電極もしくはドレイン電極と接続されている。 Further, two electrodes of the capacitor 112, one is connected to the gate electrode of the driving transistor 102, the other is the source electrode or the drain electrode of the driving transistor 102 which is connected to the pixel electrode of the light emitting element 104 . なお、駆動用トランジスタ102は飽和領域で動作するように設定されている。 Incidentally, the driving transistor 102 is set to operate in the saturation region.

また、本実施の形態では、交流用トランジスタ103のソース電極もしくはドレイン電極は、一方が発光素子104の画素電極に、もう一方が電位制御線Wに接続されている。 Further, in the present embodiment, the source electrode or the drain electrode of the AC transistor 103, one pixel electrode of the light emitting element 104, the other is connected to the potential control line W. また、交流用トランジスタ103のゲート電極は電位制御線Wと接続される交流用トランジスタ103のソース電極もしくはドレイン電極と接続される。 The gate electrode of the AC transistor 103 is connected to the source electrode or the drain electrode of the AC transistor 103 which is connected to the potential control line W.

また、第1のスイッチング用トランジスタ105、及び第2のスイッチング用トランジスタ106が非選択状態(オフの状態)にある時、容量素子112は容量素子112の電極間の電位差を保持するため設けられている。 Further, when the first switching transistor 105, and the second switching transistor 106 in a non-selected state (OFF state), the capacitor 112 is provided for holding the potential difference between the electrodes of the capacitor 112 there. なお、図16では容量素子112を設ける構成としたが、駆動用トランジスタ102のゲート容量によってゲート電位を保持できる場合は、本発明はこの構成に限定されず、容量素子を省いた構成にしても良い。 Incidentally, a configuration provided with a capacitor 112 in FIG. 16, if it can hold the gate potential by the gate capacitance of the driving transistor 102, the present invention is not limited to this configuration, it is configured omitting the capacitor good.

さらに本実施の形態では、駆動用トランジスタ102のチャネル長Lとチャネル幅Wの比L/Wを、交流用トランジスタ103のL/Wよりも大きくする。 Further, in this embodiment, the ratio L / W of the channel length L and channel width W of the driving transistor 102, is greater than L / W of the AC transistor 103. 具体的に駆動用トランジスタ102では、LをWより大きくし、より望ましくは5/1以上とする。 Specifically, in the driving transistor 102, the L and greater than W, and more preferably to 5/1 or more. また交流用トランジスタ103では、LがWと同じかそれよりLが短くなるようにする。 Also the AC transistor 103, L is as equal to or more L is shorter and W. これにより、画素内の発光素子104に順方向の電圧を印加した際に順方向に流れる電流値より、発光素子104に逆方向の電圧を印加した際に逆方向に流れる電流値を大きくすることができる。 It Thereby, than the current value that flows in the forward direction when the light emitting element 104 is applied a forward voltage in the pixel, to increase the current value flowing in the reverse direction upon application of a reverse voltage to the light emitting element 104 can.

ここで、第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106はリーク電流(オフ電流及びゲートリーク電流)の少ない構成とすることが望ましいといえる。 Here, the first switching transistor 105 and the second switching transistor 106 can be said to be desirable to less construction leakage current (off current and the gate leakage current). なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。 Note that the off-current, transistors are current may flow between the source and the drain when it is turned off, the gate leakage current, resulting in a current flows between the gate and the source or drain through a gate insulating film is a current.

よって、第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106に用いられるNチャネル型のトランジスタは、低濃度不純物領域(Lightly Doped Drain:LDD領域ともいう)を設けた構成とするのが好ましい。 Thus, the N-channel transistor used in the first switching transistor 105 and the second switching transistor 106, the low concentration impurity regions: preferably a structure in which a (Lightly Doped Drain also referred to as an LDD region) . なぜなら、LDD領域を設けた構成のトランジスタはオフ電流を低減することができるからである。 Because transistor structure in which an LDD region is because it is possible to reduce the off current. また、第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106は発光素子104に電流を流すときにオン電流を大きくする必要があるからである。 Further, because the first switching transistor 105 and the second switching transistor 106, it is necessary to increase the on current when supplying a current to the light emitting element 104.

さらに好ましい形態としては、第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106にLDD領域を設け、LDD領域はゲート電極と重なる領域を設ける。 Still preferred embodiment, an LDD region to the first switching transistor 105 and the second switching transistor 106, LDD regions provide a region overlapping with the gate electrode. すると、第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。 Then, it is possible to first switching transistor 105 and the second switching transistor 106 to increase the ON current, further reducing the generation of hot electrons. よって、第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106は信頼性が向上する。 Thus, the first switching transistor 105 and the second switching transistor 106 and the reliability is improved.

また、駆動用トランジスタ102もLDD領域を設け、LDD領域がゲート電極と重なる構造とすることで信頼性が向上する。 Further, the driving transistor 102 is also provided with an LDD region, reliability is improved by a structure in which the LDD region overlaps the gate electrode.

また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。 Also, the off current by thinning the film thickness of the gate insulating film can be reduced. よって、駆動用トランジスタ102の膜厚よりも第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106の膜厚を薄くする良い。 Therefore, a good reducing the thickness of the first switching transistor 105 and the second switching transistor 106 than the thickness of the driving transistor 102.

また、第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。 Further, it is possible to reduce the gate leakage current by a first transistor of the switching transistor 105 and the double-gate structure of the second switching transistor 106, and other multi-gate structure. さらに、駆動用トランジスタ102においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。 Further, in the driving transistor 102, by adopting the double gate structure or other multi-gate structure, to reduce the gate leakage current, thereby improving the reliability.

特に第2のスイッチング用トランジスタ106にオフ電流が流れてしまうと、容量素子112は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。 Especially thus off current flows through the second switching transistor 106, capacitor 112 is no longer able to hold the voltage written in the write period. 従って、第2のスイッチング用トランジスタ106において、LDD領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。 Thus, it may in the second switching transistor 106, or provided with an LDD region, or by thinning the gate insulating film and to reduce the off current by a multi-gate structure.

次に、図16の回路構成における動作について、図17を用いて説明する。 Next, the operation of the circuit arrangement of FIG. 16 will be described with reference to FIG. 17.

まず図17(A)の書き込み期間において、第1の走査線GL1及び第2の走査線GL2が選択されると、第2の走査線GL2にゲート電極が接続されている第1のスイッチング用トランジスタ105、及び第1の走査線GL1にゲート電極が接続される第2のスイッチング用トランジスタ106がオンの状態になる。 First, in the writing period of FIG. 17 (A), when the first scanning line GL1 and the second scanning line GL2 is selected, the first switching transistor having a gate electrode to the second scan line GL2 is connected 105, and the second switching transistor 106 is turned on having a gate electrode coupled to the first scan line GL1. また、このとき発光素子104を所定の輝度階調で発光動作させるために必要な所定の階調電流Idataを電流源113から信号線Sに供給する。 Also, it supplies a predetermined gradation current Idata required to emit light emitting element 104 at a predetermined luminance gradation this time from the current source 113 to the signal line S. ここで、電流源113は信号線Sに階調電流Idataを供給するための階調電位Vdataとして、発光素子104の対向電極の電位Vss及び電源線Vの電位Vss1よりも低い電位(つまり、Vss、Vss1>Vdata)を有するように設定する。 Here, the current source 113 as a gradation voltage Vdata for supplying the gradation current Idata to the signal line S, a potential lower than the potential Vss1 potential Vss and the power supply line V of the counter electrode of the light emitting element 104 (i.e., Vss , it is set to have a Vss1> Vdata). なお、電位Vssとしては例えばGND(グラウンド電位)、0Vなどが印加されていても良い。 Incidentally, for example GND (ground potential) as a potential Vss, and the like 0V may be applied.

また、電源線Vの電位Vss1は、発光素子104の対向電極の電位Vssと同じか、それよりも低い(つまり、Vss≧Vss1)電位に設定され、第2のスイッチング用トランジスタ106を介して、電源線Vの電位Vss1が容量素子112及び駆動用トランジスタ102のゲート電極に入力される。 The potential Vss1 of the power source line V is equal to the potential Vss of the counter electrode of the light emitting element 104, lower than that (i.e., Vss ≧ Vss1) is set to a potential, via the second switching transistor 106, potential Vss1 of the power source line V is input to the gate electrodes of the capacitor 112 and the driving transistor 102. それにより、容量素子112には電荷が蓄積され、容量素子112に電荷が充電されると電圧成分(保持電圧)が保持され、駆動用トランジスタ102はオンの状態となる。 Thus, charge is accumulated in the capacitor 112, the charge in the capacitor 112 is charged is held voltage component (holding voltage), the driving transistor 102 is turned on. また、電源線Vと接続される駆動用トランジスタ102の電極はドレイン電極となり、もう一方の電極はソース電極となる。 The electrode of the driving transistor 102 which is connected to the power supply line V becomes the drain electrode, the other electrode becomes a source electrode. 従って、駆動用トランジスタ102を介して階調電流Idataに基づいた書き込み電流Idtが供給される。 Accordingly, the write current Idt based on the gradation current Idata through the driving transistor 102 is supplied.

以上により、電流源113によって設定された階調電流Idataにより、駆動用トランジスタ102及び第1のスイッチング用トランジスタ105のドレイン電流として、Idtが流れ、容量素子112に両電極間の電位差に対応する電荷が蓄積され、電圧成分(保持電圧)が保持される。 Thus, the gradation current Idata set by the current source 113, as the drain current of the driving transistor 102 and the first switching transistor 105, Idt flows, it corresponds to a potential difference between the electrodes in the capacitor element 112 charges There is accumulated, a voltage component (holding voltage) is maintained. なお、このとき発光素子104の対向電極の電位Vssよりも低電位の階調電位Vdataに基づいて書き込み電流Idtが流れることにより、ノードN1の電位は低くなるため、発光素子104には逆方向のバイアス電流が流れる。 Note that, by flowing a write current Idt based on the grayscale potential Vdata of lower potential than the potential Vss of the counter electrode of the light emitting element 104 at this time, since the lower potential of the node N1, the light emitting element 104 in the opposite direction bias current flows. よって、書き込み期間において、発光素子104は発光されない。 Therefore, in the write period, the light emitting element 104 does not emit light.

一方、この書き込み期間において、電位制御線Wの電位Vdd3は発光素子104の対向電極の電位Vssより高い(つまり、Vdd3>Vss)電位に設定される。 On the other hand, in the write period, the potential Vdd3 potential control line W is higher than the potential Vss of the counter electrode of the light emitting element 104 (i.e., Vdd3> Vss) is set to the potential. よって、電位制御線Wと接続される交流用トランジスタ103の電極はドレイン電極となり、もう一方の電極はソース電極となる。 Therefore, the electrodes of the AC transistor 103 which is connected to the potential control line W becomes the drain electrode, the other electrode becomes a source electrode. 従って、該ソース電極と交流用トランジスタ103のゲート電極が接続されるため、交流用トランジスタ103はオフの状態となる。 Therefore, since the gate electrode of the AC transistor 103 and the source electrode is connected, the AC transistor 103 becomes the OFF state.

なお、書き込み期間において、階調電位Vdataにより駆動用トランジスタ102がオンになる場合について説明したが、階調電位Vdataにより駆動用トランジスタ102がオフになる場合についても、発光素子104への順方向のバイアス電流の供給は行なわれないため、発光素子104は発光されない。 Incidentally, in the writing period, the driving transistor 102 by the gradation voltage Vdata is the case has been described where the turned on, the driving transistor 102 by the gradation voltage Vdata is the case turns off also, forward to the light emitting element 104 since the supply of the bias current is not performed, the light emitting element 104 does not emit light.

次に図17(B)の表示期間では、第1の走査線GL1及び第2の走査線GL2の電位を制御することで第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106をオフの状態にし、書き込み期間において蓄積された電荷(保持電圧)、すなわち容量素子112の両電極間の電位差を保持しているため、駆動用トランジスタ102はオンの状態となる。 In the display period then FIG. 17 (B), the first scan line GL1 and the second first by controlling the potential of the scan line GL2 off the switching transistor 105 and the second switching transistor 106 the state, the charges accumulated in the write period (holding voltage), namely that holds the potential difference between the electrodes of the capacitor 112, the driving transistor 102 is turned on. また、電源線Vの電位Vdd1は発光素子104の対向電極の電位Vssよりも高い(Vdd1>Vss)電位に設定されるため、発光素子104へ順方向のバイアス電流が流れ、発光素子104は発光する。 Further, since the potential Vdd1 of the power line V is set to a potential higher than Vss (Vdd1> Vss) potential of the counter electrode of the light emitting element 104, a forward bias current flows to the light emitting element 104, the light emitting element 104 emitting to.

一方、書き込み期間と同様に、電位制御線Wの電位Vdd3は発光素子104の対向電極の電位Vssより高い電位に設定されている。 On the other hand, as with the writing period, the potential Vdd3 potential control line W is set higher than the potential Vss of the counter electrode of the light emitting element 104 potential. よって、電位制御線Wと接続される交流用トランジスタ103の電極はドレイン電極となり、もう一方の電極はソース電極となる。 Therefore, the electrodes of the AC transistor 103 which is connected to the potential control line W becomes the drain electrode, the other electrode becomes a source electrode. 従って、該ソース電極と交流用トランジスタ103のゲート電極が接続されるため、交流用トランジスタ103はオフの状態となる。 Therefore, since the gate electrode of the AC transistor 103 and the source electrode is connected, the AC transistor 103 becomes the OFF state.

また、書き込み期間において、階調電位Vdataにより駆動用トランジスタ102がオンになる場合について説明したが、階調電位Vdataにより駆動用トランジスタ102がオフの状態になる場合、発光素子104への順方向のバイアス電流の供給は行なわれないため、表示期間においても、発光素子104への電流の供給は行われない。 Further, in the writing period, the driving transistor 102 by the gradation voltage Vdata is the case has been described where the turned on, the driving transistor 102 by the gradation voltage Vdata may become off, forward to the light emitting element 104 because not performed the supply of the bias current, in the display period, it is not carried out the supply of current to the light emitting element 104.

次いで、図17(C)の逆方向バイアス期間(非点灯期間)において、第1の走査線GL1及び第2の走査線GL2の電位を制御することで第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106をオフの状態にする。 Then, the reverse bias period of FIG. 17 (C) (non-lighting period), the first scan line GL1 and the second scanning line GL2 potential first by controlling the switching transistor 105 and the second the switching transistor 106 to the oFF state.

また、電位制御線Wの電位Vss3を発光素子104の対向電極の電位Vssよりも低い(つまり、Vss>Vss3)電位に設定することにより、電位制御線Wと接続される交流用トランジスタ103の電極はソース電極となり、もう一方の電極はドレイン電極となる。 Further, lower than the potential Vss of the counter electrode of the light emitting element 104 a potential Vss3 potential control line W (i.e., Vss> Vss3) by setting the potential, the electrodes of the AC transistor 103 which is connected to the potential control line W becomes the source electrode, the other electrode serves as a drain electrode. 従って、該ドレイン電極と交流用トランジスタ103のゲート電極が接続されるため、交流用トランジスタ103はオンの状態となる。 Therefore, since the gate electrode of the AC transistor 103 and the drain electrode is connected, the AC transistor 103 is turned on. よって、発光素子104に逆方向の電圧が印加され、発光素子104、及び交流用トランジスタ103において、逆方向のバイアス電流が流れる。 Therefore, a reverse voltage is applied to the light emitting element 104, light emitting element 104, and the AC transistor 103, reverse bias current flows.

一方、電源線Vの電位Vss2は発光素子104の対向電極の電位Vssと同じか、それよりも低い(つまり、Vss≧Vss2)電位に設定する。 On the other hand, the potential Vss2 of the power line V is equal to or potential Vss of the counter electrode of the light emitting element 104, lower than that (i.e., Vss ≧ Vss2) set to the potential. また、書き込み期間及び表示期間において、駆動用トランジスタ102がオンの状態となる場合、逆バイアス期間においても、書き込み電流Idtに基づいて容量素子112の両電極間の電位差が保持されているため、駆動用トランジスタはオンの状態となる。 Further, in the writing period and the display period, the driving transistor 102 may be turned on, even in the reverse bias period, the potential difference between both electrodes of the capacitor 112 based on the write current Idt is held, the driving use transistor is turned on.

それにより、電源線Vの電位Vss2に設定する電位によって駆動用トランジスタ102に逆方向のバイアス電流が流れる。 Thereby, a reverse bias current flows through the driver transistor 102 by a potential set to the potential Vss2 of the power supply line V. (なお、設定する電位Vss2がVssと同電位のときは流れない)。 (Note that the potential Vss2 of setting does not flow when the same potential as Vss). しかし、前述したように駆動用トランジスタ102のL/Wを、交流用トランジスタ103のL/Wよりも大きくすることで、交流用トランジスタ103に流れる電流値に比べて、駆動用トランジスタ102に流れる電流値は小さくなる。 However, the current flowing through the L / W of the driving transistor 102 as described above, is made larger than the L / W of the AC transistor 103, as compared to the current flowing through the AC transistor 103, the driver transistor 102 the value is reduced. 勿論、書き込み期間及び表示期間において、駆動用トランジスタ102がオフの状態となる場合は、駆動用トランジスタ102に電流は供給されない。 Of course, in the writing period and the display period, when the driving transistor 102 is turned off is the driver transistor 102 current is not supplied.

また、逆方向バイアス期間における電位制御線Wの電位Vss3と発光素子104の対向電極の電位Vssとの電位差を、表示期間における電源線Vの電位Vdd1と発光素子104の対向電極の電位Vssとの電位差よりも大きくしてもよい。 Further, the potential difference between the potential Vss of the counter electrode of the light emitting element 104 and the potential Vss3 potential control line W in the reverse bias period, the potential Vdd1 of the power supply line V in the display period and the potential Vss of the counter electrode of the light emitting element 104 it may be larger than the potential difference. これにより、順方向のバイアス電流の電流値より逆方向のバイアス電流の電流値が大きくなり、逆方向バイアス期間においてさらに発光素子104に大電流を流すことができる。 Thus, forward larger current value of the reverse bias current from the current value of the bias current can flow further large current to the light emitting element 104 in the reverse bias period.

また、上記回路構成の他に、第2の走査線GL2を設けず、第1のスイッチング用トランジスタ105及び第2のスイッチング用トランジスタ106のゲート電極を走査線Gに接続する構成としてもよい。 Further, in addition to the above circuit construction, without providing the second scan line GL2, the gate electrode of the first switching transistor 105 and the second switching transistor 106 may be connected to the scanning line G. 図18にその構成を示す。 Figure 18 shows the configuration. 走査線Gを一つで構成することで、配線の本数を減らすことができ、画素の開口率を上げることができる。 By configuring the scanning line G in one, can reduce the number of wirings, it is possible to increase the aperture ratio of the pixel. また動作については、上記回路構成の動作における第1の走査線GL1と第2の走査線GL2との動作を走査線Gで行う他は同じ動作であるため、ここでは省略する。 With respect to the operation, because in addition to performing the operation of the first scan line GL1 in the operation of the circuit arrangement and the second scanning line GL2 in the scanning line G are the same operation, it is omitted here.

次に、図16に示した画素を用いてアナログ時間階調方式で駆動する階調方法について、図19のタイミングチャートを用いて説明する。 Next, the gradation method of driving an analog time gradation method will be described with reference to the timing chart of FIG. 19 by using the pixel shown in FIG. 16.

図19(A)のように、1フレーム期間F1の中に発光素子に順方向の極性の電圧を印加する期間、すなわち順方向バイアス期間FFと、逆方向の極性の電圧を印加する期間、すなわち逆方向バイアス期間BFを設ける。 As shown in FIG. 19 (A), 1 frame period period for applying a polarity of the forward voltage to the light emitting element in a F1, i.e. the period for applying the forward bias period FF, the polarity of the voltage in the reverse direction, i.e. providing a reverse bias period BF. なお、順方向バイアス期間FFは書き込み期間Ta、表示期間Tsに時分割され、順方向バイアス期間FFにおいて各画素にアナログ映像信号を書き込み、発光素子104を発光または非発光させればよい。 Note that the forward bias period FF are time-division write period Ta, the display period Ts, writes the analog video signal to each pixel in the forward bias period FF, it is sufficient to light-emitting element 104 emits light or no light.

図19(B)に示すのは、任意の行(i行目)におけるタイミングチャートである。 Shown in FIG. 19 (B) is a timing chart in an arbitrary row (i-th row).

画素への信号書き込み期間Ta(i)には、信号線Sと接続される電流源113にアナログ信号の電位、つまり階調電位Vdataが設定される。 The signal write period of the pixel Ta (i) is the voltage of the analog signal to the current source 113 connected to the signal line S, ie gray scale potential Vdata is set. この階調電位Vdataが映像信号に相当する。 The gradation potential Vdata corresponds to the video signal. そして、画素へ映像信号を書き込む際には、第1の走査線GL1及び第2の走査線GL2にハイレベルの電位が印加され、第2のスイッチング用トランジスタ106及び第1のスイッチング用トランジスタ105をオンさせる。 Then, when writing the video signal to the pixel, the potential of a high level is applied to the first scan line GL1 and the second scanning line GL2, the second switching transistor 106 and the first switching transistor 105 It is turned on. また、電源線Vの電位にローレベルの電位Vss1が印加され、電位制御線Wの電位にハイレベルの電位Vdd3が印加される。 Also, low-level potential Vss1 is applied to the potential of the power supply line V, the high level potential Vdd3 is applied to the potential of the potential control line W. ここで、電源線Vの電位Vss1は、発光素子104の対向電極の電位Vssと同じか、それよりも低い(つまり、Vss≧Vss1)電位に設定される。 Here, the potential Vss1 of the power source line V is equal to the potential Vss of the counter electrode of the light emitting element 104, lower than that (i.e., Vss ≧ Vss1) is set to the potential. また、電位制御線Wの電位Vdd3は、発光素子104の対向電極の電位Vssより高い(つまり、Vdd3>Vss)電位に設定される。 The potential Vdd3 potential control line W is higher than the potential Vss of the counter electrode of the light emitting element 104 (i.e., Vdd3> Vss) is set to the potential.

次に、表示期間Ts(i)では、、第1の走査線GL1及び第2の走査線GL2にローレベルの電位が印加され、電源線Vの電位にはハイレベルの電位Vdd1が印加される。 Next, the display period Ts (i) the ,, first scanning line GL1 and the second scanning line GL2 potential of a low level is applied, the high level potential Vdd1 is applied to the potential of the power supply line V . また、電位制御線Wの電位はハイレベルの電位Vdd3に維持される。 The potential of the potential control line W is kept at a high level potential Vdd3. ここで、電源線Vの電位Vdd1は、発光素子104の対向電極の電位Vssよりも高い(つまり、Vdd1>Vss)電位に設定され、発光素子104は発光する。 Here, the potential Vdd1 of the power supply line V is higher than the potential Vss of the counter electrode of the light emitting element 104 (i.e., Vdd1> Vss) is set to the potential, the light emitting element 104 emits light. また、電位制御線Wの電位Vdd3は、発光素子104の対向電極の電位Vssより高い(つまり、Vdd3>Vss)電位に設定される。 The potential Vdd3 potential control line W is higher than the potential Vss of the counter electrode of the light emitting element 104 (i.e., Vdd3> Vss) is set to the potential.

逆方向バイアス期間BFでは、第1の走査線GL1及び第2の走査線GL2にローレベルの電位が維持され、電源線Vの電位にはローレベルの電位Vss2が印加され、電位制御線Wの電位にはローレベルの電位Vss3が印加される。 In reverse bias period BF, is maintained low-level potential to the first scan line GL1 and the second scanning line GL2 is, the low level of potential Vss2 is applied to the potential of the power supply line V, the potential control line W low-level potential Vss3 is applied to the potential. ここで、電源線Vの電位Vss2は、発光素子104の対向電極の電位Vssと同じか、それよりも低い(つまり、Vss≧Vss2)電位に設定される。 Here, the potential Vss2 of the power supply line V is equal to the potential Vss of the counter electrode of the light emitting element 104, lower than that (i.e., Vss ≧ Vss2) is set to the potential. また、電位制御線Wの電位Vss3は発光素子104の対向電極の電位Vssよりも低い(つまり、Vss>Vss3)電位に設定される。 The potential Vss3 potential control line W is lower than the potential Vss of the counter electrode of the light emitting element 104 (i.e., Vss> Vss3) is set to the potential. このような逆方向バイアス期間を設けることで、発光素子に逆方向の電圧を印加し、該発光素子の初期不良や進行性不良を抑制して電界発光層の劣化による輝度の低下を防ぐことができる。 By providing such a reverse bias period, a reverse voltage is applied to the light emitting element, to suppress the initial failure and progressive defect of the light emitting element is possible to prevent a decrease in brightness due to deterioration of the electroluminescent layer it can.

なお、電源線Vの電位において、書き込み期間の電位Vss1と逆方向バイアス期間の電位Vss2は、発光素子104の対向電極の電位Vssと同じか、それよりも低ければ同電位でもよいし、異なる電位としてもよい。 Note that in the potential of the power supply line V, the potential Vss2 of the reverse bias period and the potential Vss1 of the writing period is equal to the potential Vss of the counter electrode of the light emitting element 104 may be a lower if the same potential than that, different potentials it may be.

また図16の画素をデジタル時間階調方式で駆動させる場合、図20に示すように、1フレーム期間F1は、書き込み期間Ta1、Ta2、Ta3、Ta4と表示期間Ts1、Ts2、Ts3、Ts4を含む4つのサブフレーム期間SF1、SF2、SF3、SF4、及び逆方向バイアス期間(非点灯期間)BFに時分割される。 In the case of driving the pixel of FIG. 16 in a digital time gray scale method, as shown in FIG. 20, one frame period F1 includes a writing period Ta1, Ta2, Ta3, Ta4 the display periods Ts1, Ts2, Ts3, Ts4 four sub-frame periods SF1, SF2, SF3, SF4, and is time-divided into reverse bias period (non-lighting period) BF. 書き込み期間において、発光するための信号を与えられた発光素子は、表示期間において発光状態となる。 In the writing period, the light emitting element applied with a signal for emitting light is a light emitting state in the display period. 書き込み期間、表示期間が交互に行われた後、逆方向バイアス期間が行われる。 Writing period, after the display period has been performed alternately, the reverse bias period is performed.

また、本実施の形態では、4ビット階調を表現されるが、ビット数及び階調数はここに記すものに限定されず、例えば8つのサブフレーム期間を設け8ビット階調を行えるようにしてもよい。 Further, in this embodiment, 4 is a bit gradation is represented, the number of bits and the number of gray scales are not limited to those referred to herein, e.g., so as to perform 8-bit gradation provided eight subframe periods it may be. さらに、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成し、1フレーム内に連続させずに配置してもよい。 Further, one sub-frame period further composed of a plurality of subframe periods may be disposed without continuously in one frame. なお、時間階調方式を用いて階調を表現する場合、サブフレームの個数については、特に限定されない。 In the case of expressing gray scales using a time gray scale method, the number of sub-frames is not particularly limited. また、各サブフレーム期間の点灯期間の長さや、どのサブフレームを点灯させるか、すなわち、サブフレームの選択方法についても、特に限定されない。 The length of and the lighting period of each sub-frame period, or to light which subframes, i.e., for the selection method of subframes is not particularly limited.

以上により、本発明の構成では、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。 Thus, in the configuration of the present invention, in applying a reverse voltage, it is possible to flow a sufficient current to short-circuit portion to insulate, it is possible to extend the life of the light emitting element. また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。 Further, it is possible to inexpensively manufacture it is possible to configure transistors having the circuit configuration.

また、回路構成にあるトランジスタをN型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。 Further, by manufacturing a transistor in the circuit configuration in N-type transistor, it can be applied to the transistor of amorphous silicon. 従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。 Therefore, because it already can be applied manufacturing technique of a transistor using the established amorphous silicon, in a simple and inexpensive manufacturing process, can be operating characteristics obtain a good and stable display.

(実施の形態6) (Embodiment 6)
(回路構成5) (Circuit configuration 5)
本実施の形態においては、実施の形態1で述べた図1の回路構成とは別の構成について述べる。 In the present embodiment describes a configuration different from the circuit configuration of FIG. 1 described in the first embodiment.

図21に示す画素を構成する回路は、発光素子104と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ(スイッチング用トランジスタ101)と、発光素子104に流れる電流値を制御するトランジスタ(駆動用トランジスタ102)と、発光素子104に逆方向の電圧を印加する際、発光素子104に逆方向のバイアス電流を流すトランジスタ(交流用トランジスタ103)とを有している。 Circuit constituting the pixel shown in FIG. 21, controls the light emitting element 104, a transistor (switching transistor 101) is used as a switching element for controlling the input to the pixel of the video signal, the current flowing through the light emitting element 104 a transistor (driving transistor 102) that, when applying a reverse voltage to the light emitting element 104, and a transistor (AC transistor 103) to flow a reverse bias current to the light emitting element 104. スイッチング用トランジスタ101、駆動用トランジスタ102及び交流用トランジスタ103は同じ極性を有し、本発明の特徴として、それらのトランジスタにN型のトランジスタを用いるものとする。 Switching transistor 101, the driving transistor 102 and the AC transistor 103 have the same polarity, as a feature of the present invention, it is assumed that an N-type transistor to these transistors. さらに本実施の形態には容量素子を設けていないが、映像信号の電位を保持するための容量素子として設けても良い。 While still in this embodiment is not provided with a capacitive element, it may be provided as a capacitive element for holding the potential of the video signal.

図21に示すように、スイッチング用トランジスタ101のゲート電極は、走査線Gに接続されている。 As shown in FIG. 21, the gate electrode of the switching transistor 101 is connected to the scanning line G. また、スイッチング用トランジスタ101のソース電極もしくはドレイン電極は、一方が信号線Sに、もう一方が駆動用トランジスタ102のゲート電極に接続されている。 The source electrode or the drain electrode of the switching transistor 101, one of the signal lines S, the other is connected to the gate electrode of the driving transistor 102. そして、駆動用トランジスタ102のソース電極もしくはドレイン電極は、一方が電源線Vに、もう一方が発光素子104の画素電極に接続されている。 Then, the source electrode or the drain electrode of the driving transistor 102, one of the power supply line V, the other is connected to a pixel electrode of the light emitting element 104.

また、本実施の形態では、交流用トランジスタ103のソース電極もしくはドレイン電極は、一方が電源線Vに、もう一方が発光素子104の画素電極に接続されている。 Further, in the present embodiment, the source electrode or the drain electrode of the AC transistor 103, one of the power supply line V, the other is connected to a pixel electrode of the light emitting element 104. また、交流用トランジスタ103のゲート電極は配線110と接続される。 The gate electrode of the AC transistor 103 is connected to the wiring 110.

なお、本実施の形態では、配線110と発光素子104の対向電極とを接続した場合の動作について説明する。 In this embodiment, the operation will be described in the case of connecting the counter electrode wiring 110 and the light emitting element 104. 配線110と発光素子104の対向電極とを接続することにより、消費電力の低減を図ることができる。 By connecting a counter electrode wiring 110 and the light emitting element 104, it is possible to reduce power consumption. また、発光素子104の対向電極と配線110とが接することにより、配線110が発光素子104の対向電極の補助電極として機能し、発光素子104の対向電極を低抵抗化する。 Further, by making the counter electrode of the light emitting element 104 and the wiring 110 is in contact, the wiring 110 functions as an auxiliary electrode of the counter electrode of the light emitting element 104, to reduce the resistance of the counter electrode of the light emitting element 104. そして、発光素子104の対向電極の膜厚を薄くすることができ、発光素子104の対向電極および配線110の透過率を高くすることができる。 Then, it is possible to reduce the thickness of the opposing electrode of the light emitting element 104, it is possible to increase the opposing electrode and the transmittance of the wire 110 of the light emitting element 104. したがって、発光素子104から得られる光を上面から取り出す上面射出構造において、より高い輝度を得ることができる。 Accordingly, in a top emission structure in which light is extracted obtained from the light emitting element 104 from the top surface, it is possible to obtain a higher luminance. なお、場合によっては、配線110と発光素子104と接続しない構成としてもよい。 In some cases, it may be left connected to the wiring 110 and the light emitting element 104.

また、スイッチング用トランジスタ101が非選択状態(オフの状態)にある時、駆動用トランジスタ102のゲート容量によって、駆動用トランジスタ102のゲート電位を保持させる。 Further, the switching transistor 101 when in the non-selected state (OFF state), the gate capacitance of the driving transistor 102, and holds the gate potential of the driving transistor 102. なお、図21では容量素子を設けず、駆動用トランジスタのゲート容量によってゲート電位を保持させる構成を示したが、本発明はこの構成に限定されず、容量素子を設けた構成にしても良い。 Note that without providing the capacitance element 21, a configuration has been shown to hold the gate potential by the gate capacitance of the driving transistor, the present invention is not limited to this arrangement, may be configured in which a capacitive element.

さらに本実施の形態では、駆動用トランジスタ102のチャネル長Lとチャネル幅Wの比L/Wを、交流用トランジスタ103のL/Wよりも大きくする。 Further, in this embodiment, the ratio L / W of the channel length L and channel width W of the driving transistor 102, is greater than L / W of the AC transistor 103. 具体的に駆動用トランジスタ102では、LをWより大きくし、より望ましくは5/1以上とする。 Specifically, in the driving transistor 102, the L and greater than W, and more preferably to 5/1 or more. また交流用トランジスタ103では、LがWと同じかそれよりLが短くなるようにする。 Also the AC transistor 103, L is as equal to or more L is shorter and W. これにより、画素内の発光素子104に順方向の電圧を印加した際に順方向に流れる電流値より、発光素子104に逆方向の電圧を印加した際に逆方向に流れる電流値を大きくすることができる。 It Thereby, than the current value that flows in the forward direction when the light emitting element 104 is applied a forward voltage in the pixel, to increase the current value flowing in the reverse direction upon application of a reverse voltage to the light emitting element 104 can.

ここで、スイッチング用トランジスタはリーク電流(オフ電流及びゲートリーク電流)の少ない構成とすることが望ましいといえる。 Here, the switching transistor can be said to be desirable to less construction leakage current (off current and the gate leakage current). なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。 Note that the off-current, transistors are current may flow between the source and the drain when it is turned off, the gate leakage current, resulting in a current flows between the gate and the source or drain through a gate insulating film is a current.

よって、スイッチング用トランジスタ101に用いられるNチャネル型のトランジスタは、低濃度不純物領域(Lightly Doped Drain:LDD領域ともいう)を設けた構成とするのが好ましい。 Thus, the N-channel transistors used in the switching transistor 101, the low concentration impurity regions: preferably a structure in which a (Lightly Doped Drain LDD region also referred to). なぜなら、LDD領域を設けた構成のトランジスタはオフ電流を低減することができるからである。 Because transistor structure in which an LDD region is because it is possible to reduce the off current. また、スイッチング用トランジスタ101は発光素子104に電流を流すときにオン電流を大きくする必要があるからである。 Further, the switching transistor 101 is because it is necessary to increase the on current when supplying a current to the light emitting element 104.

さらに好ましい形態としては、スイッチング用トランジスタ101にLDD領域を設け、LDD領域はゲート電極と重なる領域を設ける。 Further preferred embodiment, an LDD region to the switching transistor 101, LDD regions provide a region overlapping with the gate electrode. すると、スイッチング用トランジスタ101はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。 Then, the switching transistor 101 to increase the ON current, it is possible to further reduce the occurrence of hot electrons. よって、スイッチング用トランジスタ101は信頼性が向上する。 Therefore, the switching transistor 101 and the reliability is improved.

また、駆動用トランジスタ102もLDD領域を設け、LDD領域がゲート電極と重なる構造とすることで信頼性が向上する。 Further, the driving transistor 102 is also provided with an LDD region, reliability is improved by a structure in which the LDD region overlaps the gate electrode.

また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。 Also, the off current by thinning the film thickness of the gate insulating film can be reduced. よって、駆動用トランジスタ102の膜厚よりもスイッチング用トランジスタ101の膜厚を薄くする良い。 Therefore, good to reduce the film thickness of the switching transistor 101 than the thickness of the driving transistor 102.

また、スイッチング用トランジスタ101をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。 Further, it is possible to reduce the gate leakage current by the transistor having the double gate structure or other multi-gate structure switching transistor 101. さらに、駆動用トランジスタ102においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。 Further, in the driving transistor 102, by adopting the double gate structure or other multi-gate structure, to reduce the gate leakage current, thereby improving the reliability.

特にスイッチング用トランジスタ101にオフ電流が流れてしまうと、駆動用トランジスタ102のゲート容量は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。 In particular, when the off current flows to the switching transistor 101, the gate capacitance of the driving transistor 102 is no longer able to hold the voltage written in the write period. 従って、スイッチング用トランジスタ101において、LDD領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。 Accordingly, the switching transistor 101, or provided with an LDD region, or by thinning the gate insulating film and to reduce the off current by a multi-gate structure may.

次に、図21の回路構成における動作について、図22を用いて説明する。 Next, the operation of the circuit arrangement of FIG. 21 will be described with reference to FIG. 22.

まず図22(A)の書き込み期間において、走査線Gが選択されると、走査線Gにゲート電極が接続されているスイッチング用トランジスタ101がオンの状態になる。 First, in the writing period of FIG. 22 (A), when the scanning line G is selected, the switching transistor 101 whose gate electrode is connected is set to ON-state to the scanning line G. そして、信号線Sに入力された映像信号の電位Vsigが、スイッチング用トランジスタ101を介して駆動用トランジスタ102のゲート電極に入力され、駆動用トランジスタ102のゲート容量によって、駆動用トランジスタ102のゲート電位が保持される。 Then, the potential Vsig of the video signal inputted to the signal line S is inputted to the gate electrode of the driving transistor 102 through the switching transistor 101, the gate capacitance of the driving transistor 102, the gate potential of the driver transistor 102 There is retained.

また、電源線Vの電位Vss1は発光素子104の対向電極の電位Vssと同じか、それよりも低い(つまり、Vss≧Vss1を満たす)電位に設定されるため、発光素子104は発光されない。 Also, if the potential Vss1 of the power source line V is the same as the potential Vss of the counter electrode of the light emitting element 104, lower than that (i.e., satisfy Vss ≧ Vss1) to be set to the potential, the light emitting element 104 does not emit light. なお、電位Vssとしては、例えばGND(グラウンド電位)、0Vなどが印加されていても良い。 As the potential Vss, and for example, GND (ground potential), and 0V may be applied. また、設定されるVss1及びVssの電位差よって発光素子104に逆方向のバイアス電流が流れる。 Further, a reverse bias current flows to the light-emitting element 104 by a potential difference Vss1 and Vss is set. (ただし、Vss1とVssが同電位のときは流れない。) (However, it does not flow when Vss1 and Vss is the same potential.)

また、交流用トランジスタ103のゲート電極と接続される配線110の電位は、発光素子104の対向電極と接続されることにより、発光素子104の対向電極の電位Vssと同電位となるため、配線110の電位はVssとなり、電源線Vの電位Vss1と同じか、それよりも高い電位となる。 Further, the potential of the wiring 110 connected to the gate electrode of the AC transistor 103, since by being connected to the counter electrode of the light emitting element 104, a potential Vss at the same potential of the opposing electrode of the light emitting element 104, the wiring 110 the potential equal to or Vss, and the potential of the power supply line V Vss 1, a potential higher than that.

よって、Vss1がVssよりも低い電位となる場合は、電源線Vと接続される交流用トランジスタ103の電極はソース電極となり、交流用トランジスタ103のソース電極の電位はゲート電極の電位よりも低い電位となるため、交流用トランジスタ103はオンの状態となり、発光素子104に逆方向のバイアス電流が流れる。 Therefore, if the Vss1 become lower potential than Vss, the electrode of the AC transistor 103 which is connected to the power supply line V becomes the source electrode, the potential of the source electrode of the AC transistor 103 is lower than the potential of the gate electrode potential since the AC transistor 103 is turned on state, a reverse bias current flowing through the light emitting element 104. また、Vss1とVssが同電位の場合、交流用トランジスタはオフの状態となり、発光素子104には電流は流れない。 Also, if Vss1 and Vss is at the same potential, the AC transistor is turned off, the light emitting element 104 and no current flows. よって、Vss1はVssよりも低い電位であっても、またVssと同じ電位であっても、書き込み期間において、発光素子104は発光されない。 Thus, Vss 1 is even lower potential than Vss, also be the same potential as Vss, in the write period, the light emitting element 104 does not emit light.

なお、書き込み期間において、映像信号の電位Vsigにより駆動用トランジスタ102がオンになる場合について説明したが、映像信号の電位Vsigにより駆動用トランジスタ102がオフになる場合についても、発光素子104への順方向のバイアス電流の供給は行なわれないため、発光素子104は発光されない。 Incidentally, in the writing period, there has been described a case where the driving transistor 102 by potential Vsig of the video signal is turned on, a case where the driving transistor 102 by potential Vsig of the video signal is turned off also, the order of the light emitting element 104 since the supply of the direction of the bias current is not performed, the light emitting element 104 does not emit light.

次に図22(B)の表示期間では、走査線Gの電位を制御することでスイッチング用トランジスタ101をオフの状態にし、書き込み期間において書き込まれた映像信号の電位Vsigを駆動用トランジスタ102のゲート容量によって保持しているため、駆動用トランジスタ102はオンの状態となる。 In the display period then FIG 22 (B), the switching transistor 101 to the OFF state by controlling the potential of the scanning line G, the gate of the driving transistor 102 to the potential Vsig of the video signal written in the write period since held by the capacitance, the driving transistor 102 is turned on.

また、電源線Vの電位Vdd1は発光素子104の対向電極の電位Vssよりも高い(つまり、Vdd1>Vssを満たす)電位に設定されるため、発光素子104へ順方向のバイアス電流が流れ、発光素子104は発光する。 The potential Vdd1 of the power supply line V is higher than the potential Vss of the counter electrode of the light emitting element 104 (i.e., Vdd1> satisfy Vss) to be set to the potential, forward bias current flows to the light emitting element 104, light emitting element 104 emits light.

一方、電源線Vの電位Vdd1は発光素子104の対向電極の電位Vssよりも高く電位に設定されるため、交流用トランジスタ103のゲート電極と接続される配線110の電位Vssは、電源線Vの電位Vdd1よりも低い電位となる。 Meanwhile, since the potential Vdd1 of the power supply line V is set to a higher potential than the potential Vss of the counter electrode of the light emitting element 104, the potential Vss of the wiring 110 connected to the gate electrode of the AC transistor 103, the power supply line V a lower potential than the potential Vdd1. また、電源線Vと接続される交流用トランジスタ103の電極はドレイン電極となり、交流用トランジスタ103のドレイン電極はゲート電極の電位よりも高い電位となるため、交流用トランジスタ103はオフの状態となる。 The electrode of the AC transistor 103 which is connected to the power supply line V becomes the drain electrode, for a drain electrode of the AC transistor 103 is made higher than the potential of the gate electrode, the AC transistor 103 becomes the OFF state .

また、書き込み期間において、映像信号の電位Vsigにより駆動用トランジスタ102がオンになる場合について説明したが、映像信号の電位Vsigにより駆動用トランジスタ102がオフの状態になる場合、発光素子104への順方向のバイアス電流の供給は行なわれないため、表示期間においても、発光素子104への順方向のバイアス電流の供給は行われない。 Further, in the writing period, there has been described a case where the driving transistor 102 by potential Vsig of the video signal is turned on, when the driving transistor 102 by potential Vsig of the video signal is off, the order of the light emitting element 104 because not performed supply direction of the bias current, in the display period, the supply of the forward bias current to the light emitting element 104 is not performed.

次いで、図22(C)の逆方向バイアス期間(非点灯期間)において、走査線Gの電位を制御することでスイッチング用トランジスタ101をオフの状態する。 Then, the reverse bias period of FIG. 22 (C) (non-lighting period) and off the switching transistor 101 by controlling the potential of the scanning line G.

また、電源線Vの電位Vss1'を発光素子104の対向電極の電位Vssよりも低い(つまり、Vss>Vss1'を満たす)電位に設定する。 Further, 'the lower than the potential Vss of the counter electrode of the light emitting element 104 (i.e., Vss> Vss1' potential Vss1 of the power source line V meet) is set to a potential. それにより、電源線Vと接続される交流用トランジスタ103の電極はソース電極となり、交流用トランジスタのゲート電極の電位はソース電極よりも高い電位となるため、交流用トランジスタ103はオンの状態となる。 Thereby, the electrode of the AC transistor 103 which is connected to the power supply line V becomes the source electrode, the potential of the gate electrode of the AC transistor is a higher potential than the source electrode, the AC transistor 103 is in a state of ON . よって、発光素子104に逆方向の電圧が印加され、発光素子104、及び交流用トランジスタ103において、逆方向のバイアス電流が流れる。 Therefore, a reverse voltage is applied to the light emitting element 104, light emitting element 104, and the AC transistor 103, reverse bias current flows.

なお、書き込み期間及び表示期間において、映像信号の電位Vsigにより駆動用トランジスタ102がオンの状態となる場合、逆バイアス期間においても、映像信号の電位Vsigをゲート容量が保持しているため、駆動用トランジスタ102はオンの状態となる。 Incidentally, in the writing period and the display period, the driving transistor 102 by potential Vsig of the video signal may be turned on, even in the reverse bias period, the gate capacitance of the potential Vsig of the video signal is held, the driving transistor 102 is turned on. それにより、駆動用トランジスタ102に逆方向のバイアス電流が流れる。 Thereby, a reverse bias current flows through the driver transistor 102. しかし、前述したように駆動用トランジスタ102のL/Wを、交流用トランジスタ103のL/Wよりも大きくすることで、交流用トランジスタ103に流れる電流値に比べて、駆動用トランジスタ102に流れる電流値は小さくなる。 However, the current flowing through the L / W of the driving transistor 102 as described above, is made larger than the L / W of the AC transistor 103, as compared to the current flowing through the AC transistor 103, the driver transistor 102 the value is reduced. 勿論、書き込み期間及び表示期間において、駆動用トランジスタ102がオフの状態となる場合は、駆動用トランジスタ102に電流は供給されない。 Of course, in the writing period and the display period, when the driving transistor 102 is turned off is the driver transistor 102 current is not supplied.

また、逆方向バイアス期間におけるVss1'とVssの電位差を、表示期間におけるVdd1とVssの電位差よりも大きくしてもよい。 Further, a potential difference Vss 1 'and the Vss the reverse bias period may be larger than the potential difference between Vdd1 and Vss for the periods indicated. これにより、順方向のバイアス電流の電流値より、逆方向のバイアス電流の電流値を大きくし、逆方向バイアス期間においてさらに発光素子104に大電流を流すことができる。 Thus, it is possible to flow from the current value of the forward bias current, by increasing the current value of the reverse bias current, the further large current to the light emitting element 104 in the reverse bias period.

また、本実施の形態では、電源線Vの電位を変動させて動作の説明を行ったが、これに限らない。 Further, in the present embodiment has been described for operation by varying the potential of the power supply line V, not limited to this. 例えば、発光素子104の対向電極の電位(つまり、交流用トランジスタ103のゲート電極と接続される配線110の電位)を変動させてもよいし、電源線Vの電位と発光素子104の対向電極の電位両方を変動させてもよい。 For example, the potential of the opposing electrode of the light emitting element 104 (i.e., the potential of the wiring 110 connected to the gate electrode of the AC transistor 103) may be varied, and the power supply line V potential and the counter electrode of the light emitting element 104 it may be varied both potential.

次に、図21に示した画素を用いてデジタル時間階調方式で駆動する方法は、図9、図10及び図23のタイミングチャートに従う。 Next, a method of driving a digital time gray scale method using a pixel shown in FIG. 21, according to the timing chart of FIG. 9, 10 and 23. なお、実施の形態3で図9、図10及び図23の説明した内容と同様になるのでここでは説明を省略する。 Incidentally, the description thereof is omitted here since 9, the same as the contents described in FIGS. 10 and 23 in the third embodiment.

以上により、本発明の構成では、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。 Thus, in the configuration of the present invention, in applying a reverse voltage, it is possible to flow a sufficient current to short-circuit portion to insulate, it is possible to extend the life of the light emitting element. また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。 Further, it is possible to inexpensively manufacture it is possible to configure transistors having the circuit configuration.

また、回路構成にあるトランジスタをN型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。 Further, by manufacturing a transistor in the circuit configuration in N-type transistor, it can be applied to the transistor of amorphous silicon. 従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。 Therefore, because it already can be applied manufacturing technique of a transistor using the established amorphous silicon, in a simple and inexpensive manufacturing process, can be operating characteristics obtain a good and stable display.

(実施の形態7) (Embodiment 7)
(回路構成6) (Circuit configuration 6)
本実施の形態においては、実施の形態1で述べた図1の回路構成とは別の構成について述べる。 In the present embodiment describes a configuration different from the circuit configuration of FIG. 1 described in the first embodiment.

図24に示す画素を構成する回路は、発光素子104と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ(スイッチング用トランジスタ101)と、発光素子104に流れる電流値を制御するトランジスタ(駆動用トランジスタ102)と、発光素子104に逆方向の電圧を印加する際、発光素子104に逆方向のバイアス電流を流すトランジスタ(第1の交流用トランジスタ107、第2の交流用トランジスタ108)とを有している。 Circuit constituting the pixel shown in FIG. 24, controls the light emitting element 104, a transistor (switching transistor 101) is used as a switching element for controlling the input to the pixel of the video signal, the current flowing through the light emitting element 104 and the transistor (driving transistor 102) that, when applying a reverse voltage to the light emitting element 104 passes a reverse bias current to the light emitting element 104 transistor (first AC transistor 107, the second AC transistor 108) and a. スイッチング用トランジスタ101、駆動用トランジスタ102、第1の交流用トランジスタ107、及び第2の交流用トランジスタ108は同じ極性を有し、本発明の特徴として、それらのトランジスタにN型のトランジスタを用いるものとする。 Switching transistor 101, a driving transistor 102, a first AC transistor 107, and the second AC transistor 108 have the same polarity, as a feature of the present invention, those using N-type transistors in their transistor to. さらに本実施の形態には容量素子を設けていないが、映像信号の電位を保持するための容量素子として設けても良い。 While still in this embodiment is not provided with a capacitive element, it may be provided as a capacitive element for holding the potential of the video signal.

図24に示すように、スイッチング用トランジスタ101のゲート電極は、走査線Gに接続されている。 As shown in FIG. 24, the gate electrode of the switching transistor 101 is connected to the scanning line G. また、スイッチング用トランジスタ101のソース電極もしくはドレイン電極は、一方が信号線Sに、もう一方が駆動用トランジスタ102のゲート電極に接続されている。 The source electrode or the drain electrode of the switching transistor 101, one of the signal lines S, the other is connected to the gate electrode of the driving transistor 102. そして、駆動用トランジスタ102のソース電極もしくはドレイン電極の一方が電源線Vに、もう一方が発光素子104の画素電極に接続されている。 Then, one of a source electrode or a drain electrode of the driving transistor 102 to the power supply line V, the other is connected to a pixel electrode of the light emitting element 104.

また、本実施の形態では、第1の交流用トランジスタ107のソース電極もしくはドレイン電極は、一方が駆動用トランジスタ102のゲート電極に、もう一方が発光素子104の画素電極、及び駆動用トランジスタ102のソース電極もしくはドレイン電極と接続されている。 Further, in the present embodiment, the source electrode or the drain electrode of the first AC transistor 107, one of the gate electrode of the driving transistor 102 and the other pixel electrode of the light emitting element 104, and the driving transistor 102 It is connected to the source electrode or the drain electrode. また、第1の交流用トランジスタ107のゲート電極は第2の電位制御線XLに接続される。 The gate electrode of the first AC transistor 107 is connected to the second potential control line XL. さらに、第2の交流用トランジスタ108のソース電極もしくはドレイン電極は、一方が第1の電位制御線WLに、もう一方が発光素子104の画素電極に接続される。 Further, the source electrode or the drain electrode of the second AC transistor 108, one of the first potential control line WL, and the other is connected to a pixel electrode of the light emitting element 104. また、第2の交流用トランジスタ108のゲート電極は、発光素子104の画素電極と接続される第2の交流用トランジスタ108のソース電極もしくはドレイン電極に接続される。 The gate electrode of the second AC transistor 108 is connected to the source electrode or the drain electrode of the second AC transistor 108 which is connected to the pixel electrode of the light emitting element 104.

また、スイッチング用トランジスタ101が非選択状態(オフの状態)にある時、駆動用トランジスタ102のゲート容量によって駆動用トランジスタ102のゲート電位が保持される。 Further, the switching transistor 101 when in the non-selected state (OFF state), the gate potential of the driver transistor 102 by a gate capacitance of the driving transistor 102 is held. なお、図24では容量素子を設けず、駆動用トランジスタのゲート容量によってゲート電位を保持させる構成を示したが、本発明はこの構成に限定されず、容量素子を設けた構成にしても良い。 Note that without providing the capacitor element in Figure 24, although the configuration for holding the gate potential by the gate capacitance of the driving transistor, the present invention is not limited to this arrangement, may be configured in which a capacitive element.

さらに、駆動用トランジスタ102のチャネル長Lとチャネル幅Wの比L/Wを、第2の交流用トランジスタ108のL/Wよりも大きしてもよい。 Moreover, the ratio L / W of the channel length L and channel width W of the driving transistor 102 may be larger than L / W of the second AC transistor 108. 具体的に駆動用トランジスタ102では、LをWより大きくし、より望ましくは5/1以上とする。 Specifically, in the driving transistor 102, the L and greater than W, and more preferably to 5/1 or more. また第2の交流用トランジスタ108では、LがWと同じかそれよりLが短くなるようにする。 Also the second AC transistor 108, L is equal to or more L it to be shorter and W. これにより、画素内の発光素子104に順方向の電圧を印加した際に順方向に流れる電流値より、発光素子104に逆方向の電圧を印加した際に逆方向に流れる電流値を大きくすることができる。 It Thereby, than the current value that flows in the forward direction when the light emitting element 104 is applied a forward voltage in the pixel, to increase the current value flowing in the reverse direction upon application of a reverse voltage to the light emitting element 104 can.

ここで、スイッチング用トランジスタはリーク電流(オフ電流及びゲートリーク電流)の少ない構成とすることが望ましいといえる。 Here, the switching transistor can be said to be desirable to less construction leakage current (off current and the gate leakage current). なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。 Note that the off-current, transistors are current may flow between the source and the drain when it is turned off, the gate leakage current, resulting in a current flows between the gate and the source or drain through a gate insulating film is a current.

よって、スイッチング用トランジスタ101に用いられるNチャネル型のトランジスタは、低濃度不純物領域(Lightly Doped Drain:LDD領域ともいう)を設けた構成とするのが好ましい。 Thus, the N-channel transistors used in the switching transistor 101, the low concentration impurity regions: preferably a structure in which a (Lightly Doped Drain LDD region also referred to). なぜなら、LDD領域を設けた構成のトランジスタはオフ電流を低減することができるからである。 Because transistor structure in which an LDD region is because it is possible to reduce the off current. また、スイッチング用トランジスタ101は発光素子104に電流を流すときにオン電流を大きくする必要があるからである。 Further, the switching transistor 101 is because it is necessary to increase the on current when supplying a current to the light emitting element 104.

さらに好ましい形態としては、スイッチング用トランジスタ101にLDD領域を設け、LDD領域はゲート電極と重なる領域を設ける。 Further preferred embodiment, an LDD region to the switching transistor 101, LDD regions provide a region overlapping with the gate electrode. すると、スイッチング用トランジスタ101はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。 Then, the switching transistor 101 to increase the ON current, it is possible to further reduce the occurrence of hot electrons. よって、スイッチング用トランジスタ101は信頼性が向上する。 Therefore, the switching transistor 101 and the reliability is improved.

また、駆動用トランジスタ102もLDD領域を設け、LDD領域がゲート電極と重なる構造とすることで信頼性が向上する。 Further, the driving transistor 102 is also provided with an LDD region, reliability is improved by a structure in which the LDD region overlaps the gate electrode.

また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。 Also, the off current by thinning the film thickness of the gate insulating film can be reduced. よって、駆動用トランジスタ102の膜厚よりもスイッチング用トランジスタ101の膜厚を薄くする良い。 Therefore, good to reduce the film thickness of the switching transistor 101 than the thickness of the driving transistor 102.

また、スイッチング用トランジスタ101をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。 Further, it is possible to reduce the gate leakage current by the transistor having the double gate structure or other multi-gate structure switching transistor 101. さらに、駆動用トランジスタ102においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。 Further, in the driving transistor 102, by adopting the double gate structure or other multi-gate structure, to reduce the gate leakage current, thereby improving the reliability.

特にスイッチング用トランジスタ101にオフ電流が流れてしまうと、駆動用トランジスタ102のゲート容量は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。 In particular, when the off current flows to the switching transistor 101, the gate capacitance of the driving transistor 102 is no longer able to hold the voltage written in the write period. 従って、スイッチング用トランジスタ101において、LDD領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。 Accordingly, the switching transistor 101, or provided with an LDD region, or by thinning the gate insulating film and to reduce the off current by a multi-gate structure may.

次に、図24の回路構成における動作について、図25を用いて説明する。 Next, the operation of the circuit arrangement of FIG. 24 will be described with reference to FIG. 25.

まず図25(A)の書き込み期間において、走査線Gが選択されると、走査線Gにゲート電極が接続されているスイッチング用トランジスタ101がオンの状態になる。 First, in the writing period FIG. 25 (A), the the scanning line G is selected, the switching transistor 101 whose gate electrode is connected is set to ON-state to the scanning line G. そして、信号線Sに入力された映像信号の電位Vsigが、スイッチング用トランジスタ101を介して駆動用トランジスタ102のゲート電極に入力され、駆動用トランジスタ102のゲート容量によってゲート電位が保持される。 Then, the potential Vsig of the video signal inputted to the signal line S, via the switching transistor 101 is input to the gate electrode of the driving transistor 102, the gate potential is held by the gate capacitance of the driving transistor 102.

また、電源線Vの電位Vss1は発光素子104の対向電極の電位Vssと同じか、それよりも低い(つまり、Vss≧Vss1を満たす)電位に設定されるため、発光素子104は発光されない。 Also, if the potential Vss1 of the power source line V is the same as the potential Vss of the counter electrode of the light emitting element 104, lower than that (i.e., satisfy Vss ≧ Vss1) to be set to the potential, the light emitting element 104 does not emit light. なお、電位Vssとしては、例えばGND(グラウンド電位)、0Vなどが印加されていても良い。 As the potential Vss, and for example, GND (ground potential), and 0V may be applied. また、設定されるVss1及びVssの電位差よって発光素子104に逆方向のバイアス電流が流れる。 Further, a reverse bias current flows to the light-emitting element 104 by a potential difference Vss1 and Vss is set. (ただし、Vss1とVssが同電位のときは流れない。) (However, it does not flow when Vss1 and Vss is the same potential.)

一方、この書き込み期間において、第2の電位制御線XLの電位Vss3は、第1の交流用トランジスタ107がオフの状態となるように低く設定される。 On the other hand, in the write period, the potential Vss3 the second potential control line XL is first AC transistor 107 is set low so that the state of off. また、第1の電位制御線WLの電位Vdd2は、発光素子104の対向電極の電位Vssよりも高い(つまり、Vdd2>Vssを満たす)電位に設定されるため、第1の電位制御線WLと接続される第2の交流用トランジスタ108の電極はドレイン電極となり、発光素子104の画素電極と接続される第2の交流用トランジスタ108の電極はソース電極となる。 The potential Vdd2 of the first potential control line WL is higher than the potential Vss of the counter electrode of the light emitting element 104 (i.e., Vdd2> satisfy Vss) to be set to the potential, the first potential control line WL electrode of the second AC transistor 108 which is connected becomes the drain electrode, the electrode of the second AC transistor 108 which is connected to the pixel electrode of the light emitting element 104 becomes a source electrode. さらに、該ソース電極と、第2の交流用トランジスタ108のゲート電極とが接続されるため、第2の交流用トランジスタ108はオフの状態となる。 Furthermore, since the said source electrode, and the gate electrode of the second AC transistor 108 are connected, the second AC transistor 108 becomes the OFF state.

なお、書き込み期間において、映像信号の電位Vsigにより駆動用トランジスタ102がオンになる場合について説明したが、映像信号の電位Vsigにより駆動用トランジスタ102がオフになる場合についても、発光素子104への電流の供給は行なわれないため、発光素子104は発光されない。 Incidentally, in the writing period, there has been described a case where the driving transistor 102 by potential Vsig of the video signal is turned on, a case where the driving transistor 102 by potential Vsig of the video signal is turned off also, the current to the light emitting element 104 since the supply is not performed, the light emitting element 104 does not emit light.

次に図25(B)の表示期間では、走査線Gの電位を制御することでスイッチング用トランジスタ101をオフの状態にする。 In the display period of FIG. 25 (B) is then a state of turning off the switching transistor 101 by controlling the potential of the scanning line G. また、書き込み期間において書き込まれた映像信号の電位Vsigを駆動用トランジスタ102のゲート容量によって保持しているため、駆動用トランジスタ102はオンの状態となる。 Further, since the holding by the gate capacitance of the driving transistor 102 to the potential Vsig of the video signal written in the writing period, the driving transistor 102 is turned on. また、電源線Vの電位Vdd1は発光素子104の対向電極の電位Vssよりも高い(つまり、Vdd1>Vssを満たす)電位に設定されるため、発光素子104へ順方向のバイアス電流が流れ、発光素子104は発光する。 The potential Vdd1 of the power supply line V is higher than the potential Vss of the counter electrode of the light emitting element 104 (i.e., Vdd1> satisfy Vss) to be set to the potential, forward bias current flows to the light emitting element 104, light emitting element 104 emits light.

一方、書き込み期間と同様に、第2の電位制御線XLの電位Vss3は、第1の交流用トランジスタ107がオフの状態となるように低く設定される。 On the other hand, like the writing period, the potential Vss3 the second potential control line XL is first AC transistor 107 is set low so that the state of off. また、第1の電位制御線WLの電位Vdd2は、発光素子104の対向電極の電位よりも高い(つまり、Vdd2>Vssを満たす)電位に設定されるため、第1の電位制御線WLと接続される第2の交流用トランジスタ108の電極はドレイン電極となり、発光素子104の画素電極と接続される第2の交流用トランジスタ108の電極はソース電極となる。 The potential Vdd2 of the first potential control line WL is higher than the potential of the opposing electrode of the light emitting element 104 (i.e., satisfies the Vdd2> Vss) to be set to a potential, connected to the first potential control line WL the electrode of the second AC transistor 108 which is made as a drain electrode, the electrode of the second AC transistor 108 which is connected to the pixel electrode of the light emitting element 104 becomes a source electrode. さらに、該ソース電極と、第2の交流用トランジスタ108のゲート電極とが接続されるため、表示期間においても、第2の交流用トランジスタ108はオフの状態となる。 Furthermore, since the said source electrode, and the gate electrode of the second AC transistor 108 is connected, in the display period, the second AC transistor 108 becomes the OFF state.

また、書き込み期間において、映像信号の電位Vsigにより駆動用トランジスタ102がオンになる場合について説明したが、映像信号の電位Vsigにより駆動用トランジスタ102がオフの状態になる場合、発光素子104への電流の供給は行なわれないため、表示期間においても、発光素子104への電流の供給は行われない。 Further, in the writing period, there has been described a case where the driving transistor 102 by potential Vsig of the video signal is turned on, when the driving transistor 102 by potential Vsig of the video signal is off, the current to the light emitting element 104 since the supply is not performed, in the display period, it is not carried out the supply of current to the light emitting element 104.

次いで、図25(C)の逆方向バイアス期間(非点灯期間)において、走査線Gの電位を制御することでスイッチング用トランジスタ101をオフの状態にする。 Then, the reverse bias period of FIG. 25 (C) (non-lighting period), a state of turning off the switching transistor 101 by controlling the potential of the scanning line G.

また、電源線Vの電位Vss1'を発光素子104の対向電極の電位Vssよりも低い(つまり、Vss>Vss1'を満たすように)電位に設定する。 Further, 'the lower than the potential Vss of the counter electrode of the light emitting element 104 (i.e., Vss> Vss1' potential Vss1 of the power source line V to meet) is set to a potential. その状態で、駆動用トランジスタ102がオンとなる場合において、電源線Vと接続される駆動用トランジスタ102の電極はソース電極となり、発光素子104の画素電極と接続される駆動用トランジスタ102の電極はドレイン電極となる。 In this state, when the driving transistor 102 is turned on, the electrode of the driving transistor 102 which is connected to the power supply line V becomes the source electrode, the electrode of the driving transistor 102 which is connected to the pixel electrode of the light emitting element 104 It serves as a drain electrode.

さらに、第2の電位制御線XLの電位Vdd3を第1の交流用トランジスタ107がオンの状態となるように高く設定する。 Furthermore, the potential Vdd3 the second potential control line XL first AC transistor 107 is set so high a state of ON. それにより、駆動用トランジスタ102のゲート電極とドレイン電極とが同電位となり、駆動用トランジスタ102はオンの状態となる。 Thereby, the gate electrode and the drain electrode of the driving transistor 102 becomes the same potential, the driving transistor 102 is turned on.

また、第1の電位制御線WLの電位Vss2を発光素子104の対向電極の電位Vssよりも低い(つまり、Vss>Vss2を満たすように)電位に設定することにより、第1の電位制御線WLと接続される第2の交流用トランジスタ108の電極はソース電極となり、発光素子104の画素電極と接続される電極はドレイン電極となる。 Further, lower than the potential Vss of the first counter electrode of the light emitting element 104 a potential Vss2 potential control line WL (i.e., as satisfy Vss> Vss2) by setting the potential, the first potential control line WL the electrode of the second AC transistor 108 which is connected to be a source electrode, electrode connected to the pixel electrode of the light emitting element 104 is a drain electrode. さらに、該ドレイン電極と第2の交流用トランジスタ108のゲート電極とが接続されるため、第2の交流用トランジスタ108はオンの状態となる。 Further, since the gate electrode of the drain electrode and the second AC transistor 108 are connected, the second AC transistor 108 is turned on.

よって、二つの交流用トランジスタにより、発光素子104に逆方向の電圧が印加され、発光素子104、駆動用トランジスタ102及び第2の交流用トランジスタ108において、逆方向のバイアス電流が流れる。 Thus, by two of the AC transistor is reverse voltage is applied to the light emitting element 104, light emitting element 104, the driving transistor 102 and the second AC transistor 108, a reverse bias current flows.

なお、前述したように駆動用トランジスタ102のL/Wを、第2の交流用トランジスタ108のL/Wよりも大きくすることで、第2の交流用トランジスタ108に流れる電流を駆動用トランジスタ102に流れる電流に比べて大きくすることができる。 Incidentally, the L / W of the driving transistor 102 as described above, is made larger than the L / W of the second AC transistor 108, the current flowing through the second AC transistor 108 to the driving transistor 102 it can be larger than the current flowing. つまり、順方向のバイアス電流の電流値より、逆方向のバイアス電流の電流値が大きくなり、逆方向バイアス期間において発光素子104に大きな電流を流すことができる。 That is, it is possible to flow from the current value of the forward bias current, the current value of the reverse bias current increases, a larger current to the light emitting element 104 in the reverse bias period.

また、逆方向バイアス期間におけるVss1'とVssの電位差を、表示期間におけるVdd1とVssの電位差よりも大きくしてもよい。 Further, a potential difference Vss 1 'and the Vss the reverse bias period may be larger than the potential difference between Vdd1 and Vss for the periods indicated. これにより、順方向のバイアス電流の電流値より逆方向のバイアス電流の電流値が大きくなり、逆方向バイアス期間において発光素子104に大電流を流すことができる。 Accordingly, the current value of the forward bias current reverse than the current value of the bias current is increased, a large current can be passed to the light emitting element 104 in the reverse bias period.

なお、本実施の形態では、発光素子104の対向電極の電位を固定電位としたが、これに限らない。 In this embodiment, although the fixed potential the potential of the opposing electrode of the light emitting element 104 is not limited thereto. 例えば、発光素子104の対向電極の電位を変動させてもよいし、電源線Vの電位と発光素子104の対向電極の電位両方を変動させてもよい。 For example, the potential of the counter electrode of the light emitting element 104 may be varied, it may be varied potentials both the counter electrode potential and the light emitting element 104 of the power supply line V.

次に、図24に示した画素を用いてデジタル時間階調方式で駆動する方法は、図9、図10及び図23のタイミングチャートに従う。 Next, a method of driving a digital time gray scale method using a pixel shown in FIG. 24, according to the timing chart of FIG. 9, 10 and 23. なお、実施の形態3で図9、図10及び図23の説明した内容と同様になるのでここでは説明を省略する。 Incidentally, the description thereof is omitted here since 9, the same as the contents described in FIGS. 10 and 23 in the third embodiment.

以上により、本発明の構成では、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。 Thus, in the configuration of the present invention, in applying a reverse voltage, it is possible to flow a sufficient current to short-circuit portion to insulate, it is possible to extend the life of the light emitting element. また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。 Further, it is possible to inexpensively manufacture it is possible to configure transistors having the circuit configuration.

また、回路構成にあるトランジスタをN型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。 Further, by manufacturing a transistor in the circuit configuration in N-type transistor, it can be applied to the transistor of amorphous silicon. 従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。 Therefore, because it already can be applied manufacturing technique of a transistor using the established amorphous silicon, in a simple and inexpensive manufacturing process, can be operating characteristics obtain a good and stable display.

(実施の形態8) (Embodiment 8)
(回路構成7) (Circuit configuration 7)
本実施の形態においては、実施の形態1で述べた図1の回路構成とは別の構成について述べる。 In the present embodiment describes a configuration different from the circuit configuration of FIG. 1 described in the first embodiment.

図26に示す画素を構成する回路は、発光素子104と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ(スイッチング用トランジスタ101)と、発光素子104に流れる電流値を制御するトランジスタ(駆動用トランジスタ102)と、発光素子104に逆方向の電圧を印加する際、発光素子104に逆方向のバイアス電流を流すトランジスタ(交流用トランジスタ103)とを有している。 Circuit constituting the pixel shown in FIG. 26, controls the light emitting element 104, a transistor (switching transistor 101) is used as a switching element for controlling the input to the pixel of the video signal, the current flowing through the light emitting element 104 a transistor (driving transistor 102) that, when applying a reverse voltage to the light emitting element 104, and a transistor (AC transistor 103) to flow a reverse bias current to the light emitting element 104. スイッチング用トランジスタ101、駆動用トランジスタ102及び交流用トランジスタ103は同じ極性を有し、本発明の特徴として、それらのトランジスタにN型のトランジスタを用いるものとする。 Switching transistor 101, the driving transistor 102 and the AC transistor 103 have the same polarity, as a feature of the present invention, it is assumed that an N-type transistor to these transistors. さらに本実施の形態には容量素子を設けていないが、映像信号の電位を保持するための容量素子として設けても良い。 While still in this embodiment is not provided with a capacitive element, it may be provided as a capacitive element for holding the potential of the video signal.

図26に示すように、スイッチング用トランジスタ101のゲート電極は、走査線Gに接続されている。 As shown in FIG. 26, the gate electrode of the switching transistor 101 is connected to the scanning line G. また、スイッチング用トランジスタ101のソース電極もしくはドレイン電極は、一方が信号線Sに、もう一方が駆動用トランジスタ102のゲート電極に接続されている。 The source electrode or the drain electrode of the switching transistor 101, one of the signal lines S, the other is connected to the gate electrode of the driving transistor 102. そして、駆動用トランジスタ102のソース電極もしくはドレイン電極は、一方が電源線Vに、もう一方が発光素子104の画素電極に接続されている。 Then, the source electrode or the drain electrode of the driving transistor 102, one of the power supply line V, the other is connected to a pixel electrode of the light emitting element 104.

また、本実施の形態では、交流用トランジスタ103のソース電極もしくはドレイン電極は、一方が電源線Vに、もう一方が発光素子104の画素電極に接続される。 Further, in the present embodiment, the source electrode or the drain electrode of the AC transistor 103, one of the power supply line V, the other is connected to a pixel electrode of the light emitting element 104. また、交流用トランジスタ103のゲート電極は、発光素子104の画素電極と接続される交流用トランジスタ103のソース電極もしくはドレイン電極と接続される。 The gate electrode of the AC transistor 103 is connected to the source electrode or the drain electrode of the AC transistor 103 which is connected to the pixel electrode of the light emitting element 104.

また、スイッチング用トランジスタ101が非選択状態(オフの状態)にある時、駆動用トランジスタ102のゲート容量によって駆動用トランジスタ102のゲート電位が保持される。 Further, the switching transistor 101 when in the non-selected state (OFF state), the gate potential of the driver transistor 102 by a gate capacitance of the driving transistor 102 is held. なお、図26では容量素子を設けず、駆動用トランジスタのゲート容量によってゲート電位を保持させる構成を示したが、本発明はこの構成に限定されず、容量素子を設けた構成にしても良い。 Note that without providing the capacitance element 26, a configuration has been shown to hold the gate potential by the gate capacitance of the driving transistor, the present invention is not limited to this arrangement, may be configured in which a capacitive element.

さらに本実施の形態では、駆動用トランジスタ102のチャネル長Lとチャネル幅Wの比L/Wを、交流用トランジスタ103のL/Wよりも大きくする。 Further, in this embodiment, the ratio L / W of the channel length L and channel width W of the driving transistor 102, is greater than L / W of the AC transistor 103. 具体的に駆動用トランジスタ102では、LをWより大きくし、より望ましくは5/1以上とする。 Specifically, in the driving transistor 102, the L and greater than W, and more preferably to 5/1 or more. また交流用トランジスタ103では、LがWと同じかそれよりLが短くなるようにする。 Also the AC transistor 103, L is as equal to or more L is shorter and W. これにより、画素内の発光素子104に順方向の電圧を印加した際に順方向に流れる電流値より、発光素子104に逆方向の電圧を印加した際に逆方向に流れる電流値を大きくすることができる。 It Thereby, than the current value that flows in the forward direction when the light emitting element 104 is applied a forward voltage in the pixel, to increase the current value flowing in the reverse direction upon application of a reverse voltage to the light emitting element 104 can.

ここで、スイッチング用トランジスタはリーク電流(オフ電流及びゲートリーク電流)の少ない構成とすることが望ましいといえる。 Here, the switching transistor can be said to be desirable to less construction leakage current (off current and the gate leakage current). なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。 Note that the off-current, transistors are current may flow between the source and the drain when it is turned off, the gate leakage current, resulting in a current flows between the gate and the source or drain through a gate insulating film is a current.

よって、スイッチング用トランジスタ101に用いられるNチャネル型のトランジスタは、低濃度不純物領域(Lightly Doped Drain:LDD領域ともいう)を設けた構成とするのが好ましい。 Thus, the N-channel transistors used in the switching transistor 101, the low concentration impurity regions: preferably a structure in which a (Lightly Doped Drain LDD region also referred to). なぜなら、LDD領域を設けた構成のトランジスタはオフ電流を低減することができるからである。 Because transistor structure in which an LDD region is because it is possible to reduce the off current. また、スイッチング用トランジスタ101は発光素子104に電流を流すときにオン電流を大きくする必要があるからである。 Further, the switching transistor 101 is because it is necessary to increase the on current when supplying a current to the light emitting element 104.

さらに好ましい形態としては、スイッチング用トランジスタ101にLDD領域を設け、LDD領域はゲート電極と重なる領域を設ける。 Further preferred embodiment, an LDD region to the switching transistor 101, LDD regions provide a region overlapping with the gate electrode. すると、スイッチング用トランジスタ101はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。 Then, the switching transistor 101 to increase the ON current, it is possible to further reduce the occurrence of hot electrons. よって、スイッチング用トランジスタ101は信頼性が向上する。 Therefore, the switching transistor 101 and the reliability is improved.

また、駆動用トランジスタ102もLDD領域を設け、LDD領域がゲート電極と重なる構造とすることで信頼性が向上する。 Further, the driving transistor 102 is also provided with an LDD region, reliability is improved by a structure in which the LDD region overlaps the gate electrode.

また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。 Also, the off current by thinning the film thickness of the gate insulating film can be reduced. よって、駆動用トランジスタ102の膜厚よりもスイッチング用トランジスタ101の膜厚を薄くする良い。 Therefore, good to reduce the film thickness of the switching transistor 101 than the thickness of the driving transistor 102.

また、スイッチング用トランジスタ101をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。 Further, it is possible to reduce the gate leakage current by the transistor having the double gate structure or other multi-gate structure switching transistor 101. さらに、駆動用トランジスタ102においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。 Further, in the driving transistor 102, by adopting the double gate structure or other multi-gate structure, to reduce the gate leakage current, thereby improving the reliability.

特にスイッチング用トランジスタ101にオフ電流が流れてしまうと、駆動用トランジスタ102のゲート容量は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。 In particular, when the off current flows to the switching transistor 101, the gate capacitance of the driving transistor 102 is no longer able to hold the voltage written in the write period. 従って、スイッチング用トランジスタ101において、LDD領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。 Accordingly, the switching transistor 101, or provided with an LDD region, or by thinning the gate insulating film and to reduce the off current by a multi-gate structure may.

次に、図26の回路構成における動作について、図27を用いて説明する。 Next, the operation of the circuit arrangement of FIG. 26 will be described with reference to FIG. 27.

まず図27(A)の書き込み期間において、走査線Gが選択されると、走査線Gにゲート電極が接続されているスイッチング用トランジスタ101がオンの状態になる。 First, in the writing period of FIG. 27 (A), when the scanning line G is selected, the switching transistor 101 whose gate electrode is connected is set to ON-state to the scanning line G. そして、信号線Sに入力された映像信号の電位Vsigが、スイッチング用トランジスタ101を介して駆動用トランジスタ102のゲート電極に入力され、駆動用トランジスタ102のゲート容量によってゲート電位が保持される。 Then, the potential Vsig of the video signal inputted to the signal line S, via the switching transistor 101 is input to the gate electrode of the driving transistor 102, the gate potential is held by the gate capacitance of the driving transistor 102.

また、電源線Vの電位Vss1は発光素子104の対向電極の電位Vssと同じか、もしくはそれよりも低い(つまり、Vss≧Vss1を満たす)電位に設定されるため、発光素子104は発光されない。 Further, since the potential Vss1 of the power source line V is set equal to or potential Vss of the counter electrode of the light emitting element 104, or less than (i.e., satisfy Vss ≧ Vss1) in potential, the light emitting element 104 does not emit light. なお、電位Vssとしては、例えばGND(グラウンド電位)、0Vなどが印加されていても良い。 As the potential Vss, and for example, GND (ground potential), and 0V may be applied. また、設定されるVss1及びVssの電位差よって発光素子104に逆方向のバイアス電流が流れる。 Further, a reverse bias current flows to the light-emitting element 104 by a potential difference Vss1 and Vss is set. (ただし、Vss1とVssが同電位のときは流れない。) (However, it does not flow when Vss1 and Vss is the same potential.)

一方、この書き込み期間において、電源線Vの電位Vss1は、発光素子104の対向電極の電位と同じか、それよりも低く設定されるため、Vss1とVssが同電位の場合、交流用トランジスタ103はオフの状態となり、発光素子104には電流は流れない。 On the other hand, in the write period, the potential Vss1 of the power source line V is equal to the potential of the counter electrode of the light emitting element 104, since it is set to be lower than if Vss1 and Vss is at the same potential, the AC transistor 103 is a state of oFF, the light emitting element 104 and no current flows. また、Vss1がVssよりも低い電位となる場合は、電源線Vと接続される交流用トランジスタ103の電極はソース電極となり、発光素子104の画素電極と接続される電極はドレイン電極となる。 Also, if the Vss1 become lower potential than Vss, the electrode of the AC transistor 103 which is connected to the power supply line V becomes the source electrode, the electrode connected to the pixel electrode of the light emitting element 104 is a drain electrode. さらに、該ソース電極と、交流用トランジスタ103のゲート電極とが接続されるため、交流用トランジスタ103はオンの状態となり、発光素子104に逆方向のバイアス電流が流れる。 Furthermore, since the said source electrode, and the gate electrode of the AC transistor 103 is connected, the AC transistor 103 is turned on state, a reverse bias current flowing through the light emitting element 104. よって、Vss1はVssと同じ電位であっても、またVssよりも低い電位であっても、逆方向バイアス期間において、発光素子104は発光されない。 Thus, Vss 1 is also the same potential as Vss, also be a potential lower than Vss, the reverse bias period, the light emitting element 104 does not emit light.

なお、書き込み期間において、映像信号の電位Vsigにより駆動用トランジスタ102がオンになる場合について説明したが、映像信号の電位Vsigにより駆動用トランジスタ102がオフになる場合についても、発光素子104への順方向のバイアス電流の供給は行なわれないため、発光素子104は発光されない。 Incidentally, in the writing period, there has been described a case where the driving transistor 102 by potential Vsig of the video signal is turned on, a case where the driving transistor 102 by potential Vsig of the video signal is turned off also, the order of the light emitting element 104 since the supply of the direction of the bias current is not performed, the light emitting element 104 does not emit light.

次に図27(B)の表示期間では、走査線Gの電位を制御することでスイッチング用トランジスタ101をオフの状態する。 Next, in the display period of FIG. 27 (B), to the state of turning off the switching transistor 101 by controlling the potential of the scanning line G. そして、書き込み期間において書き込まれた映像信号の電位Vsigを駆動用トランジスタ102のゲート容量によって保持しているため、駆動用トランジスタ102はオンの状態となる。 Since the holding by the gate capacitance of the driving transistor 102 to the potential Vsig of the video signal written in the writing period, the driving transistor 102 is turned on.

また、電源線Vの電位Vdd1は発光素子104の対向電極の電位Vssよりも高い(つまり、Vdd1>Vssを満たす)電位に設定されるため、発光素子104へ順方向のバイアス電流が流れ、発光素子104は発光する。 The potential Vdd1 of the power supply line V is higher than the potential Vss of the counter electrode of the light emitting element 104 (i.e., Vdd1> satisfy Vss) to be set to the potential, forward bias current flows to the light emitting element 104, light emitting element 104 emits light.

一方、電源線Vの電位Vdd1は発光素子104の対向電極の電位Vssよりも高く設定されるため、電源線Vと接続される交流用トランジスタ103の電極はドレイン電極となり、発光素子104の画素電極と接続される電極はソース電極となる。 Meanwhile, since the potential Vdd1 of the power line V is is set higher than the potential Vss of the counter electrode of the light emitting element 104, the electrode of the AC transistor 103 which is connected to the power supply line V becomes the drain electrode, the pixel electrode of the light emitting element 104 electrode connected to become a source electrode. さらに、該ソース電極と交流用トランジスタ103のゲート電極とが接続されるため、交流用トランジスタ103はオフの状態となる。 Further, since the gate electrode of the source electrode and the AC transistor 103 is connected, the AC transistor 103 becomes the OFF state.

なお、書き込み期間において、映像信号の電位Vsigにより駆動用トランジスタ102がオンになる場合について説明したが、映像信号の電位Vsigにより駆動用トランジスタ102がオフの状態になる場合、発光素子104への順方向のバイアス電流の供給は行なわれないため、表示期間においても、発光素子104への順方向のバイアス電流の供給は行われない。 Incidentally, in the writing period, there has been described a case where the driving transistor 102 by potential Vsig of the video signal is turned on, when the driving transistor 102 by potential Vsig of the video signal is off, the order of the light emitting element 104 because not performed supply direction of the bias current, in the display period, the supply of the forward bias current to the light emitting element 104 is not performed.

次いで、図27(C)の逆方向バイアス期間(非点灯期間)において、走査線Gの電位を制御することでスイッチング用トランジスタ101をオフの状態する。 Then, the reverse bias period of FIG. 27 (C) (non-lighting period) and off the switching transistor 101 by controlling the potential of the scanning line G.

また、電源線Vの電位Vss1'を発光素子104の対向電極の電位Vssよりも低い(つまり、Vss>Vss1'を満たす)電位に設定する。 Further, 'the lower than the potential Vss of the counter electrode of the light emitting element 104 (i.e., Vss> Vss1' potential Vss1 of the power source line V meet) is set to a potential. それにより、電源線Vと接続される交流用トランジスタ103の電極はソース電極となり、発光素子104の画素電極と接続される電極はドレイン電極となる。 Thereby, the electrode of the AC transistor 103 which is connected to the power supply line V becomes the source electrode, the electrode connected to the pixel electrode of the light emitting element 104 is a drain electrode. さらに、該ドレイン電極と交流用トランジスタ103のゲート電極とが接続されるため、交流用トランジスタ103はオンの状態となる。 Further, since the gate electrode of the AC transistor 103 and the drain electrode is connected, the AC transistor 103 is turned on. これにより、発光素子104に逆方向の電圧が印加され、発光素子104、及び交流用トランジスタ103において、逆方向のバイアス電流が流れる。 This will reverse the voltage applied to the light emitting element 104, light emitting element 104, and the AC transistor 103, reverse bias current flows.

なお、書き込み期間及び表示期間において、映像信号の電位Vsigにより駆動用トランジスタ102がオンの状態となる場合、逆バイアス期間においても、映像信号の電位Vsigをゲート容量が保持しているため、駆動用トランジスタはオンの状態となる。 Incidentally, in the writing period and the display period, the driving transistor 102 by potential Vsig of the video signal may be turned on, even in the reverse bias period, the gate capacitance of the potential Vsig of the video signal is held, the driving transistor is turned on. それにより、駆動用トランジスタ102に逆方向のバイアス電流が流れる。 Thereby, a reverse bias current flows through the driver transistor 102. しかし、前述したように駆動用トランジスタ102のL/Wを、交流用トランジスタ103のL/Wよりも大きくすることで、交流用トランジスタ103に流れる電流値に比べて、駆動用トランジスタ102に流れる電流値は小さくなる。 However, the current flowing through the L / W of the driving transistor 102 as described above, is made larger than the L / W of the AC transistor 103, as compared to the current flowing through the AC transistor 103, the driver transistor 102 the value is reduced. 勿論、書き込み期間及び表示期間において、駆動用トランジスタ102がオフの状態となる場合は、駆動用トランジスタ102に電流は供給されない。 Of course, in the writing period and the display period, when the driving transistor 102 is turned off is the driver transistor 102 current is not supplied.

また、逆方向バイアス期間におけるVss1'とVssの電位差を、表示期間におけるVdd1とVssの電位差よりも大きくしてもよい。 Further, a potential difference Vss 1 'and the Vss the reverse bias period may be larger than the potential difference between Vdd1 and Vss for the periods indicated. これにより、順方向のバイアス電流の電流値より、逆方向のバイアス電流の電流値を大きくし、逆方向バイアス期間においてさらに発光素子104に大電流を流すことができる。 Thus, it is possible to flow from the current value of the forward bias current, by increasing the current value of the reverse bias current, the further large current to the light emitting element 104 in the reverse bias period.

なお、本実施の形態では、発光素子104の対向電極の電位を固定電位としたが、これに限らない。 In this embodiment, although the fixed potential the potential of the opposing electrode of the light emitting element 104 is not limited thereto. 例えば、発光素子104の対向電極の電位を変動させてもよいし、電源線Vの電位と発光素子104の対向電極の電位両方を変動させてもよい。 For example, the potential of the counter electrode of the light emitting element 104 may be varied, it may be varied potentials both the counter electrode potential and the light emitting element 104 of the power supply line V.

次に、図26に示した画素を用いてデジタル時間階調方式で駆動する方法は、図9、図10及び図23のタイミングチャートに従う。 Next, a method of driving a digital time gray scale method using a pixel shown in FIG. 26, according to the timing chart of FIG. 9, 10 and 23. なお、実施の形態3で図9、図10及び図23の説明した内容と同様になるのでここでは説明を省略する。 Incidentally, the description thereof is omitted here since 9, the same as the contents described in FIGS. 10 and 23 in the third embodiment.

以上により、本発明の構成では、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。 Thus, in the configuration of the present invention, in applying a reverse voltage, it is possible to flow a sufficient current to short-circuit portion to insulate, it is possible to extend the life of the light emitting element. また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。 Further, it is possible to inexpensively manufacture it is possible to configure transistors having the circuit configuration.

また、回路構成にあるトランジスタをN型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。 Further, by manufacturing a transistor in the circuit configuration in N-type transistor, it can be applied to the transistor of amorphous silicon. 従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。 Therefore, because it already can be applied manufacturing technique of a transistor using the established amorphous silicon, in a simple and inexpensive manufacturing process, can be operating characteristics obtain a good and stable display.

以下に、本発明の実施例について説明する。 Hereinafter, a description will be given of an embodiment of the present invention.

デジタル時間階調方式でディスプレイを駆動するための信号を、ディスプレイの信号線駆動回路及び走査線駆動回路に入力する回路について、図37を用いて説明する。 A signal for driving the display with digital time gray scale method, a circuit for inputting the signal line driver circuit and the scan line driver circuit of the display, will be described with reference to FIG. 37.

本実施例では、4ビットのデジタル映像信号を表示装置に入力して、画像を表示する表示装置を例に説明する。 In this embodiment, the input to the display device 4 bit digital video signal is described as an example a display device for displaying an image. ただし、本発明は4ビットに限定されるものではない。 However, the present invention is not limited to 4 bits.

信号制御回路601にデジタル映像信号が読み込まれ、ディスプレイ600にデジタル映像信号VDを出力する。 Digital video signal to the signal control circuit 601 is read, and outputs a digital video signal VD to a display 600.

また、本実施例では、信号制御回路601においてデジタル映像信号を編集し、ディスプレイに入力する信号に変換したものを、デジタル映像信号VDと呼ぶ。 Further, in the present embodiment, to edit a digital video signal in the signal control circuit 601, a material obtained by converting a signal to be input to the display, it referred to as a digital video signal VD.

ディスプレイ600の、信号線駆動回路607及び走査線駆動回路608を駆動するための信号および駆動電圧は、ディスプレイコントローラ602によって入力されている。 Signal and a driving voltage for driving the display 600, a signal line driver circuit 607 and the scan line driver circuit 608 is input by the display controller 602.

信号制御回路601及びディスプレイコントローラ602の構成について説明する。 Description will be given of a configuration of the signal control circuit 601 and the display controller 602.

なお、ディスプレイ600の信号線駆動回路607は、シフトレジスタ610、LAT(A)611、LAT(B)612によって構成される。 Note that the signal line driver circuit 607 of the display 600 is constituted by a shift register 610, LAT (A) 611, LAT (B) 612. 他に、図示していないが、レベルシフタやバッファ等を設けてもよい。 Alternatively, although not shown, it may be provided a level shifter, a buffer, or the like. また、本発明はこのような構成に限定するものではない。 Further, the present invention is not limited to such a configuration. なお、609は画素部である。 Incidentally, 609 is a pixel portion.

信号制御回路601は、CPU604、メモリA605、メモリB606及びメモリコントローラ603によって構成されている。 The signal control circuit 601, CPU 604, memory A605, and is constituted by the memory B606 and the memory controller 603.

信号制御回路601に入力されたデジタル映像信号は、メモリコントローラ603によって制御され、スイッチを介してメモリA605に入力される。 Digital video signal input to the signal control circuit 601 is controlled by the memory controller 603, is input to the memory A605 through a switch. ここで、メモリA605は、ディスプレイ600の全画素分のデジタル映像信号を、記憶可能な容量を有する。 Here, the memory A605 is a digital video signal for all pixels of the display 600 has a capacity capable of storing. メモリA605に1フレーム期間分の信号が記憶されると、メモリコントローラ603によって、各ビットの信号が順に読み出され、デジタル映像信号VDとして、信号線駆動回路607に入力される。 When one frame period of the signal is stored in the memory A605, the memory controller 603, a signal of each bit is read sequentially, as a digital video signal VD, is input to the signal line driver circuit 607.

メモリA605に記憶された信号の読み出しが始まると、今度は、メモリB606にメモリコントローラ603を介して次のフレーム期間に対応するデジタル映像信号が入力され、記憶され始める。 When the reading of signals stored in the memory A605 starts, in turn, the digital video signal is input to the memory B606 via the memory controller 603 corresponding to the next frame period starts to be stored. メモリB606もメモリA605と同様に、表示装置の全画素分のデジタル映像信号を記憶可能な容量を有するとする。 Similar to the memory B606 also memory A605, and has a capacity capable of storing digital video signals of all the pixels of the display device.

このように、信号制御回路601は、それぞれ1フレーム期間分ずつのデジタル映像信号を記憶することができるメモリA605及びメモリB606を有し、このメモリA605とメモリB606とを交互に用いて、デジタル映像信号VDをサンプリングする。 Thus, the signal control circuit 601, a memory A605 and the memory B606 capable of storing digital video signals of one each frame period minutes, by using the memory A605 and the memory B606 alternately, digital video sampling the signal VD.

ここでは、2つのメモリA605及びメモリB606を、交互に用いて信号を記憶する信号制御回路601について示したが、一般に、表示装置は複数フレーム分の情報を記憶することができるメモリを複数有し、これらのメモリを交互に用いることができる。 Here, two memory A605 and the memory B 606, is shown for the signal control circuit 601 for storing a signal using alternately, in general, the display device includes a plurality of memory capable of storing information for a plurality of frames , it is possible to use these memories alternately.

上記構成の表示装置のブロック図を図38に示す。 A block diagram of a display device having the above structure shown in FIG. 38.

表示装置は、信号制御回路601と、ディスプレイコントローラ602と、ディスプレイ600とによって構成されている。 Display device includes a signal control circuit 601, a display controller 602 is configured by a display 600.

ディスプレイコントローラ602は、ディスプレイ600に、スタートパルスSPやクロックパルスCLK、駆動電圧等を供給している。 Display controller 602, a display 600, a start pulse SP and clock pulse CLK, supplies a driving voltage or the like.

信号制御回路601は、CPU604と、メモリA605と、メモリB606と、メモリコントローラ603によって構成されている。 The signal control circuit 601 includes a CPU 604, a memory A605, a memory B 606, and is configured by the memory controller 603.

メモリA605は、デジタル映像信号の第1のビット〜第4のビットの情報をそれぞれ記憶するメモリ605_1〜605_4によって構成されている。 Memory A605 is configured by a memory 605_1~605_4 which respectively store a first bit to fourth bit information of the digital video signal. 同様にメモリB606も、デジタル映像信号の第1のビット〜第4のビットの情報をそれぞれ記憶するメモリ606_1〜606_4によって構成されている。 Similarly memory B606 is also constructed by a memory 606_1~606_4 which respectively store a first bit to fourth bit information of the digital video signal. これらの各ビットに対応するメモリはそれぞれ、1ビット分の信号を、1画面を構成する画素数分記憶可能な数の記憶素子を有している。 Each of these memories corresponding to each bit, a signal of one bit, has a storage element for the number of storable number of pixels composing the screen.

一般に、nビットのデジタル映像信号を用いて階調を表現することが可能な表示装置において、メモリA605は、第1のビット〜第nのビットの情報をそれぞれ記憶するメモリ605_1〜605_nによって構成される。 Generally, in a display device capable of expressing gray scales using a digital image signal of n bits, the memory A605 is configured by a memory 605_1~605_n for storing a bit of information of the first bit to the n respectively that. 同様に、メモリB606も、第1のビット〜第nのビットの情報をそれぞれ記憶するメモリ606_1〜606_nのよって構成される。 Similarly, the memory B606 is also configured by the memory 606_1~606_n for storing a bit of information of the first bit to the n respectively. これらの各ビットに対応するメモリは、それぞれ1ビット分の信号を、1画面を構成する画素数分記憶可能な容量を有している。 Memory corresponding to each of these bits, the signal of 1 bit, and has a number of storable capacity pixels constituting one screen.

ディスプレイコントローラ602の構成について、以下に説明する。 The configuration of the display controller 602 will be described below.

図39は、本発明のディスプレイコントローラの構成を示した図である。 Figure 39 is a diagram showing a display controller of the configuration of the present invention.

ディスプレイコントローラ602は、基準クロック発生回路801、水平クロック発生回路803、垂直クロック発生回路804、発光素子用電源制御回路805、駆動回路用電源制御回路806によって構成されている。 The display controller 602 includes a reference clock generating circuit 801 is constituted by a horizontal clock generator circuit 803, a vertical clock generator circuit 804, the light emitting device power control circuit 805, the drive circuit power source control circuit 806.

CPU604から入力されるクロック信号31は、基準クロック発生回路801に入力され、基準クロックを発生する。 Clock signal 31 input from the CPU604 is input to the reference clock generating circuit 801 generates a reference clock. この基準クロックは、水平クロック発生回路803及び垂直クロック発生回路804に入力される。 The reference clock is input to the horizontal clock generator circuit 803 and the vertical clock generator circuit 804.

また、水平クロック発生回路803には、CPU604から水平周期を定める、水平周期信号32が入力され、信号線駆動回路用のクロックパルスS_CLK及び、スタートパルスS_SPが出力されている。 In addition, the horizontal clock generating circuit 803 determines a horizontal period from the CPU 604, the inputted horizontal period signal 32, the clock pulse S_CLK for the signal line driver circuit and a start pulse S_SP is output. 同様に、垂直クロック発生回路804には、CPU604から垂直周期を定める垂直周期信号33が入力され、走査線駆動回路用のクロックパルスG_CLK及びスタートパルスG_SPが出力されている。 Similarly, the vertical clock generator circuit 804, a vertical period signal 33 for determining a vertical period from the CPU604 is input, the clock pulse G_CLK and the start pulse G_SP for the scanning line driver circuit are output.

発光素子用電源制御回路805は、発光素子用電源制御信号34によって制御される。 Emitting element power control circuit 805 is controlled by the light-emitting elements for the power control signal 34. 例えば図9のタイミングチャートを用いる場合、電源線の電位を、書き込み期間Taにおいては電源線に0Vの電圧を印加するようにして、表示期間Tsにおいては発光素子に順方向の電圧を印加するようにし、逆方向バイアス期間BFにおいては逆方向の電圧を印加するように制御している。 For example, when using a timing chart of FIG. 9, the potential of the power supply line, in the writing period Ta so as to apply a voltage of 0V to the power supply line, in the display period Ts to apply a forward voltage to the light emitting element It is controlled so as to apply a reverse voltage in the, and the reverse bias period BF.

また、図23のタイミングチャートを用いる場合、発光素子用電源制御回路805は電源線の電位を、書き込み期間Taにおいては発光素子に逆方向の電圧を印加するようにし、表示期間Tsにおいては発光素子に順方向の電圧を印加するように、制御している。 In the case of using a timing chart of FIG. 23, the potential of the light emitting device power control circuit 805 with the power line, in the writing period Ta so as to apply a reverse voltage to the light emitting element, in the display period Ts emitting element to apply a forward voltage to, it is controlled.

また、駆動回路用電源制御回路806は、各駆動回路に入力される電源電圧を制御する。 The drive circuit for the power supply control circuit 806 controls the power supply voltage input to the drive circuits.

なお、駆動回路用電源制御回路806には、公知の構成のものを用いてもよい。 Note that the driver circuit power supply control circuit 806 may use a known configuration.

前述した信号制御回路601、メモリコントローラ603、CPU604、メモリA605、メモリB606、ディスプレイコントローラ602は、ディスプレイ600と同時に形成するために画素と同一基板上に形成してもよいし、LSIチップで形成しディスプレイ600の基板上にCOGで貼り付けても良いし、基板上にTABをもちいて貼り付けてもよいし、ディスプレイ600とは別の基板上に形成し、電気配線にて接続しても良い。 The signal control circuit 601 described above, the memory controller 603, CPU 604, memory A605, a memory B 606, display controller 602 may be formed on the pixel on the same substrate in order to form at the same time as the display 600, formed in the LSI chip it on the substrate of the display 600 may be adhered by COG, may be adhered using a TAB on the substrate, the display 600 formed on another substrate may be connected by electrical wiring .

本発明とディスプレイの信号線駆動回路及び走査線駆動回路に入力する回路とを用いることにより、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。 By using a circuit for input to the signal line driver circuit and the scan line driver circuit of the present invention and the display, in applying a reverse voltage, it is possible to flow a sufficient current to short-circuit portion to insulate , it is possible to extend the life of the light emitting element. また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。 Further, it is possible to inexpensively manufacture it is possible to configure transistors having the circuit configuration.

本実施例は、上記の実施の形態と組み合わせることができる。 This embodiment can be combined with the above embodiment.

本実施例では、本発明の表示装置で用いるデジタル時間階調方式用の信号線駆動回路の構成例について説明する。 In this embodiment, a configuration example of the signal line drive circuit for a digital time gray scale method is used in the display device of the present invention.

信号線駆動回路の構成例を図40に示す。 The configuration of the signal line driver circuit shown in FIG. 40.

信号線駆動回路は、シフトレジスタ901と、走査方向切り換え回路、LAT(A)902及びLAT(B)903によって構成されている。 The signal line driver circuit includes a shift register 901 is composed of a scanning direction switching circuit, LAT (A) 902 and LAT (B) 903. なお、図40では、シフトレジスタ901からの出力の1つに対応する、LAT(A)902の一部とLAT(B)903の一部のみを図示するが、シフトレジスタ901からの全ての出力に対して、同様の構成のLAT(A)902及びLAT(B)903が対応する。 In FIG. 40, corresponding to one of outputs from the shift register 901, is shown only a part of the portion of the LAT (A) 902 and the LAT (B) 903, all of the outputs from the shift register 901 respect, similar structure of the LAT (a) 902 and LAT (B) 903 corresponds.

シフトレジスタ901は、クロックドインバータ、インバータ、NANDによって構成されている。 Shift register 901 is clocked inverter, an inverter is composed of a NAND. シフトレジスタ901には、信号線駆動回路用スタートパルスS_SPが入力され、信号線駆動回路用クロックパルスS_CLKとその極性が反転した信号である信号線駆動回路用反転クロックパルスS_CLKBによって、クロックドインバータが導通状態、非導通状態と変化することによって、NANDから順に、LAT(A)902にサンプリングパルスを出力する。 The shift register 901, a start pulse S_SP for the signal line driver circuit is input, the signal line clock pulse S_CLK and its polarity drive circuit is a signal obtained by inverting the signal line driver circuit inverted clock pulse S_CLKB, the clocked inverter conductive state, by changing the non-conducting state, in order from the NAND, and outputs a sampling pulse to the LAT (a) 902.

また、走査方向切り換え回路は、スイッチによって構成され、シフトレジスタ901の走査方向を、図面向かって左右に切り換える働きをする。 Further, the scanning direction switching circuit is constituted by a switch, the scanning direction of the shift register 901 serves to switch in the leftward right. 図40では、左右切り換え信号L/Rがローの信号に対応する場合、シフトレジスタ901は、図面向かって左から右に順にサンプリングパルスを出力する。 In Figure 40, if the left and right switching signal L / R corresponds to a low signal, the shift register 901 outputs sampling pulses sequentially to the right from the leftward. 一方、左右切り換え信号L/Rがハイの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。 On the other hand, the left and right switching signal L / R may correspond to a high signal, and outputs a sampling pulse from the drawing right in order to the left.

ここで、各ステージのLAT(A)902とは、1本の信号線に入力する映像信号を取り込むLAT(A)904を示すものとする。 Here, the LAT (A) 902 of each stage, it is of the LAT (A) 904 for taking a video signal to be input to one signal line.

LAT(A)904は、クロックドインバータと、インバータによって構成されている。 LAT (A) 904 is composed of a clocked inverter, an inverter.

ここでは、実施例1において説明した信号制御回路より出力されたデジタル映像信号VDは、p分割(pは自然数)されて入力される。 Here, the digital video signal VD outputted from the signal control circuit explained in the first embodiment, p divides (p is a natural number) is inputted is. つまり、p本の信号線への出力に対応する信号が並列に入力される。 That is, the signal corresponding to the output of the p signal lines are input in parallel. サンプリングパルスが、バッファを介して、p個のLAT(A)902のクロックドインバータに同時に入力されると、p分割された入力信号はp個のLAT(A)904において、それぞれ同時にサンプリングされる。 Sampling pulse, via a buffer, is input at the same time to the clocked inverters of p pieces of LAT (A) 902, p divided input signal in p pieces of LAT (A) 904, it is sampled at the same time respectively .

ここでは、x本の信号線に信号電圧を出力する信号線駆動回路を例に説明しているので、1水平期間あたり、x/p個のサンプリングパルスが順にシフトレジスタより出力される。 Here, since the description of the signal line driving circuit for outputting a signal voltage to the signal line of x this example, per one horizontal period, x / p number of sampling pulses are sequentially outputted from the shift register. 各サンプリングパルスに応じて、p個のLAT(A)904は、同時にp本の信号線への出力に対応するデジタル映像信号をサンプリングする。 In accordance with each sampling pulse, p pieces of LAT (A) 904 samples the digital video signal corresponding to the output to the p signal lines at the same time.

本実施例では、このように信号線駆動回路に入力するデジタル映像信号を、p相の並列信号に分割し、p個のデジタル映像信号を1つのサンプリングパルスによって同時に取り込む手法を、p分割駆動と呼ぶことにする。 In this embodiment, the digital video signal inputted in this manner to the signal line driver circuit are divided into parallel signals of p phases, the technique of incorporating simultaneously a p number of digital video signal by one sampling pulse, a p-division drive It will be referred to. 図40は4分割駆動である。 Figure 40 is a four-division driving.

上記分割駆動によって、信号線駆動回路のシフトレジスタのサンプリングにマージンを持たせることができる。 By the division driving, it is possible to provide a margin to the sampling of the shift register of the signal line driver circuit. こうして表示装置の信頼性を向上させることができる。 Thus it is possible to improve the reliability of the display device.

各LAT(A)904に1水平期間の信号がすべて入力されると、ラッチパルスS_LAT及びその極性が反転した、反転ラッチパルスS_LATBが入力されて、各LAT(A)904に入力された信号を各ステージのLAT(B)903へ一斉に出力する。 When the signal of each LAT (A) 904 in one horizontal period are inputted all, a latch pulse S_LAT and the polarity is reversed, it is entered inverted latch pulse S_LATB, the signals input to the LAT (A) 904 outputs simultaneously to the LAT (B) 903 of each stage.

なお、ここで各ステージのLAT(B)903とは、各ステージのLAT(A)902からの信号をそれぞれ入力する、LAT(B)905のことを示すとする。 Here, the LAT (B) 903 of each stage, a signal from the LAT (A) 902 of each stage respectively input, and indicates that the LAT (B) 905.

各LAT(B)905は、クロックドインバータ及び、インバータによって構成されている。 Each LAT (B) 905 is constituted by a clocked inverter and an inverter. 各LAT(A)904より出力された信号は、LAT(B)905に保持されると同時に、各信号線S1〜Sxに出力される。 Each LAT (A) 904 signal outputted from at the same time by holding LAT (B) 905, and output to the signal lines S1 to Sx.

なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。 Here, although not shown, it may be provided a level shifter, a buffer, or the like as appropriate.

シフトレジスタ901及びLAT(A)902、LAT(B)903に入力されるスタートパルスS_SP、クロックパルスS_CLK等は、本発明の実施例1で示したディスプレイコントローラから入力されている。 Shift register 901 and LAT (A) 902, the start pulse S_SP inputted to LAT (B) 903, such as a clock pulse S_CLK is inputted from the display controller shown in the embodiment 1 of the present invention.

本実施例では、デジタル映像信号を信号線駆動回路のLAT(A)に入力する動作を信号制御回路によって制御し、同時に、信号線駆動回路のシフトレジスタにクロックパルスS_CLKやスタートパルスS_SPを入力する動作や、信号線駆動回路を動作させる駆動電圧を入力する動作を、ディスプレイコントローラによって制御する。 In this embodiment, controls the operation of inputting a digital video signal to LAT (A) of the signal line driver circuit by the signal control circuit, at the same time, input to the shift register of the signal line driver circuit clock pulse S_CLK and the start pulse S_SP operation and, the operation of inputting a driving voltage for operating the signal line driver circuit, controlled by the display controller.

なお、本発明の表示装置は、本実施例の信号線駆動回路の構成に限らず、公知の構成の信号線駆動回路を用いることができる。 The display device of the present invention is not limited to the structure of the signal line driving circuit of the present embodiment, it is possible to use a signal line driver circuit of known configuration.

また、信号線駆動回路の構成により、ディスプレイコントローラから信号線駆動回路に入力される信号線の数や、駆動電圧の電源線の本数も異なった構成になる。 Further, the configuration of the signal line driver circuit, and the number of signal lines input from the display controller to the signal line driver circuit will be different configurations number of the power supply line of the driving voltage.

本発明と上記構成を用いることにより、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。 By using the present invention and the configuration, in applying a reverse voltage, it is possible to flow a sufficient current to short-circuit portion to insulate, it is possible to extend the life of the light emitting element. また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。 Further, it is possible to inexpensively manufacture it is possible to configure transistors having the circuit configuration.

本実施例は、上記の実施の形態、実施例と組み合わせることができる。 This embodiment, the above embodiment can be combined with examples.

本実施例では、本発明の表示装置で用いる走査線駆動回路の構成例について図41を用いて説明する。 In this embodiment, an example of the configuration of the scanning line driver circuit used in the display device of the present invention will be described with reference to FIG. 41.

走査線駆動回路は、シフトレジスタ、走査方向切り換え回路等によって構成されている。 Scanning line drive circuit is configured shift register, a scanning direction switching circuit, and the like. なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。 Here, although not shown, it may be provided a level shifter, a buffer, or the like as appropriate.

シフトレジスタには、スタートパルスG_SP、クロックパルスG_CLK、駆動電圧等が入力されて、走査線選択信号を出力している。 The shift register, the start pulse G_SP, the clock pulse G_CLK, the driving voltage or the like is input, and outputs the scanning line selection signal.

シフトレジスタ3601は、クロックドインバータ3602と3603、インバータ3604、NAND回路3607によって構成されている。 Shift register 3601, clocked inverters 3602 and 3603, is constituted by an inverter 3604, NAND circuits 3607. シフトレジスタ3601には、スタートパルスG_SPが入力され、クロックパルスG_CLKとその極性が反転した信号である反転クロックパルスG_CLKBによって、クロックドインバータ3602及び3603が導通状態、非導通状態と変化することによって、NAND回路3607から順に、サンプリングパルスを出力する。 The shift register 3601 are input a start pulse G_SP, the inverted clock pulse G_CLKB polarity and the clock pulse G_CLK are inverted signals, the clocked inverters 3602 and 3603 are conductive, by changing the non-conductive state, from the NAND circuit 3607 sequentially outputs sampling pulses.

また、走査方向切り換え回路は、スイッチ3605及びスイッチ3606によって構成され、シフトレジスタ3601の走査方向を、図面向かって左右に切り換える働きをする。 Further, the scanning direction switching circuit is constituted by a switch 3605 and the switch 3606, the scanning direction of the shift register 3601 serves to switch to the leftward right. 図41では、走査方向切り換え信号U/Dがローの信号に対応する場合、シフトレジスタ3601は、図面向かって左から右に順に、サンプリングパルスを出力する。 In Figure 41, if the scanning direction switching signal U / D corresponds to a low signal, the shift register 3601 sequentially to the right from the drawing left, and outputs a sampling pulse. 一方、走査方向切り換え信号U/Dがハイの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。 On the other hand, the scanning direction switching signal U / D may correspond to a high signal, and outputs a sampling pulse from the drawing right in order to the left.

シフトレジスタ3601から出力されたサンプリングパルスは、NOR回路3608に入力され、イネーブル信号ENBと演算される。 Sampling pulse outputted from the shift register 3601 are input to the NOR circuit 3608, it is calculated as the enable signal ENB. この演算は、サンプリングパルスのなまりによって、となり合う走査線が同時に選択される状況を防ぐために行われる。 This operation is done to prevent the situation in which the rounding of the sampling pulse, and becomes mutually scanning lines are selected simultaneously. NOR回路3608から出力された信号は、バッファ3609、3610を介して、走査線G1〜Gyに出力される。 The signal output from the NOR circuit 3608, via the buffer 3609,3610, is output to the scanning lines G1 to Gy.

なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。 Here, although not shown, it may be provided a level shifter, a buffer, or the like as appropriate.

シフトレジスタ3601に入力されるスタートパルスG_SP、クロックパルスG_CLK、駆動電圧等は、本明細書の実施例1で示したディスプレイコントローラから入力されている。 Start pulse G_SP is inputted to the shift register 3601, a clock pulse G_CLK, the driving voltage or the like is inputted from the display controller shown in the embodiment 1 of the present specification.

なお、本発明の表示装置は、本実施例の走査線駆動回路の構成に限らず、公知の構成の走査線駆動回路を用いることができる。 The display device of the present invention is not limited to the structure of the scanning line driving circuit of the present embodiment, it is possible to use a scanning line driving circuit of known configuration.

また、走査線駆動回路の構成により、ディスプレイコントローラから走査線駆動回路に入力される信号線の数や、駆動電圧の電源線の本数も異なった構成になる。 Further, the configuration of the scan line driver circuit, and the number of signal lines input from the display controller to the scanning line driving circuit, it also becomes different configurations number of the power supply line of the driving voltage.

本発明の表示装置に上記構成を用いることにより、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。 By using the above configuration to the display device of the present invention, in applying a reverse voltage, it is possible to flow a sufficient current to short-circuit portion to insulate, it can extend the life of the light emitting element is there. また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。 Further, it is possible to inexpensively manufacture it is possible to configure transistors having the circuit configuration.

本実施例は、上記の実施の形態、実施例と組み合わせることができる。 This embodiment, the above embodiment can be combined with examples.

本実施例では、上記実施の形態で示した画素構成を有する表示パネルの構成について図を用いて説明する。 In the present exemplary embodiment is described with reference to FIG structure of a display panel having the pixel structure shown in the above embodiment.

なお、図28(a)は、表示パネルを示す上面図、図28(b)は図28(a)をA−A'で切断した断面図である。 Incidentally, FIG. 28 (a) is a top view of the display panel, FIG. 28 (b) is a sectional view taken along FIG. 28 (a) at A-A '. 点線で示された信号線駆動回路6701、画素部6702、第1の走査線駆動回路6703、第2の走査線駆動回路6706を有する。 The signal line driver circuit 6701 shown by a dotted line, the pixel portion 6702, a first scan line driver circuit 6703, a second scan line driver circuit 6706. また、封止基板6704、シール材6705を有し、シール材6705で囲まれた内側は、空間6707になっている。 Further, a sealing substrate 6704, have a sealing material 6705, a portion surrounded by the sealant 6705 is a space 6707.

なお、配線6708は第1の走査線駆動回路6703、第2の走査線駆動回路6706及び信号線駆動回路6701に入力される信号を伝送するための配線であり、外部入力端子となるFPC(フレキシブルプリントサーキット)6709からビデオ信号、クロック信号、スタート信号等を受け取る。 Note that the wiring 6708 is a wiring for transmitting signals to be input to the first scan line driver circuit 6703, the second scan line driver circuit 6706 and the signal line driver circuit 6701, and an external input terminal FPC (Flexible printed circuit) video signals from the 6709 a clock signal, a start signal, and the like. FPC6709と表示パネルとの接続部上にはICチップ(メモリ回路や、バッファ回路などが形成された半導体チップ)6718とICチップ6719がCOG(Chip On Glass)等で実装されている。 FPC6709 the IC chip on the connection portion between the display panel 6718 and the IC chip 6719 (or memory circuit, a semiconductor chip such as a buffer circuit is formed) is mounted by COG (Chip On Glass) or the like. なお、ここではFPCしか図示されていないが、このFPCにはプリント配線基盤(PWB)が取り付けられていても良い。 Although only the FPC is shown here, a printed wiring board (PWB) may be attached to the FPC. 本明細書における表示装置とは、表示パネル本体だけでなく、それにFPCもしくはPWBが取り付けられた状態をも含むものとする。 The display device in this specification includes not only a display panel itself but also a state where an FPC or a PWB is attached. また、ICチップなどが実装されたものを含むものとする。 Also intended to include those such as IC chip is mounted.

次に、断面構造について図28(b)を用いて説明する。 It will now be described with reference to FIG. 28 (b) cross-sectional structure. 基板6710上には画素部6702とその周辺駆動回路(第1の走査線駆動回路6703、第2の走査線駆動回路6706及び信号線駆動回路6701)が形成されているが、ここでは、信号線駆動回路6701と、画素部6702が示されている。 On the substrate 6710 as the pixel portion 6702 that peripheral driver circuits (the first scan line driver circuit 6703, the second scan line driver circuit 6706 and the signal line driver circuit 6701) are formed, wherein the signal line a driving circuit 6701, the pixel portion 6702 are shown.

なお、信号線駆動回路6701はTFT6720、TFT6721を有し、TFT6720、TFT6721はNチャネル型トランジスタとして単極性のトランジスタで構成されている。 Note that the signal line driver circuit 6701 has a TFT6720, TFT6721, TFT6720, TFT6721 is constituted by transistors having the N-channel transistor. なお、画素構成には上記実施の形態で示したいずれかの画素構成を適用することにより単極性のトランジスタで画素を構成することができる。 Note that the pixel structure can be configured pixel transistors having by applying any of the pixel configurations described in the above embodiment. よって、周辺駆動回路をNチャネル型トランジスタで構成すれば単極性表示パネルを作製することができる。 Therefore, it is possible to produce a unipolar display panel if constituting a peripheral driving circuit in N-channel type transistor. また、Nチャネル型トランジスタで構成されたNMOS回路を用いて、周辺駆動回路を形成することができる。 Further, by using the NMOS circuit composed of N-channel transistor, it is possible to form a peripheral driver circuit. もちろん、周辺駆動回路にはNチャネル型トランジスタを用いた単極性のトランジスタだけでなく、Pチャネル型トランジスタも用いてPMOS回路、CMOS回路を形成しても良い。 Of course, the peripheral drive circuit as well as unipolar transistor using the N-channel type transistor, PMOS circuit also using P-channel transistors, may be formed of CMOS circuits. また、本実施例では、基板上に周辺駆動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をICチップなどに形成し、COGなどで実装しても良い。 Further, in this embodiment, showing a display panel in which the peripheral driver circuits are formed on a substrate, which is not always necessary, all or part of the peripheral driver circuits may be formed like an IC chip, implements etc. by COG and it may be. その場合には駆動回路は単極性にする必要がなくPチャネル型トランジスタを組み合わせて用いる等、自由に設計することができる。 A driving circuit in the case or the like is used in combination P-channel transistor it is not necessary to unipolar, can be designed freely.

また、画素部6702はTFT6711と、TFT6712とを有している。 Further, the pixel portion 6702 has a TFT6711, and TFT6712. なお、TFT6712のソース電極は第1の電極(画素電極)6713と接続されている。 The source electrode of the TFT6712 is connected to the first electrode (pixel electrode) 6713. また、第1の電極6713の端部を覆って絶縁物6714が形成されている。 Further, the insulator 6714 is formed to cover an end portion of the first electrode 6713. ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。 Here, formed by using a positive photosensitive acrylic resin film.

また、カバレッジを良好なものとするため、絶縁物6714の上端部または下端部に曲率を有する曲面が形成されるようにする。 Further, in order to improve the coverage, a curved surface having a curvature at its upper or lower end portion of the insulator 6714 is formed. 例えば、絶縁物6714の材料としてポジ型の感光性アクリルを用いた場合、絶縁物6714の上端部のみに曲率半径(0.2μm〜3μm)を有する曲面を持たせることが好ましい。 For example, in the case of using positive photosensitive acrylic as a material for the insulator 6714, it preferably has a curved surface with a curvature radius (0.2μm~3μm) only at the upper end portion of the insulator 6714. また、絶縁物6714として、感光性の光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。 The insulator 6714, a negative type which becomes insoluble in an etchant by photosensitive light or a positive type which becomes soluble in an etchant by light can be used.

第1の電極6713上には、有機化合物を含む層6716、および第2の電極(対向電極)6717がそれぞれ形成されている。 Over the first electrode 6713, a layer 6716 containing an organic compound and a second electrode (counter electrode) 6717 are formed respectively. ここで、陽極として機能する第1の電極6713に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。 Here, as a material used for the first electrode 6713 which functions as an anode, it is preferable to use a material having a high work function. 例えば、インジウム錫酸化物(ITO、Indium Tin Oxide)膜、酸化インジウム酸化亜鉛(IZO、Indium Zinc Oxide)膜、窒化チタン膜、クロム膜、タングステン膜、Zn膜、Pt膜などの単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層構造等を用いることができる。 For example, indium tin oxide (ITO, Indium Tin Oxide) film, indium zinc oxide (IZO, Indium Zinc Oxide) film, a titanium nitride film, a chromium film, a tungsten film, Zn film, other single-layer film such as a Pt film it can be used a stack of a film mainly containing titanium nitride film and an aluminum, a three-layer structure of the film and a titanium nitride film mainly containing aluminum and a titanium nitride film. なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。 When a laminated structure, resistance as a wiring is low, favorable ohmic contact, and can serve as an anode.

また、有機化合物を含む層6716は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。 The layer 6716 containing an organic compound is formed by vapor deposition or an ink jet method using an evaporation mask. 有機化合物を含む層6716には、元素周期表第4族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であっても良い。 The layer 6716 containing an organic compound, and the use of periodic table Group 4 metal complexes in a part, the other, as a material that can be used in combination, the low molecular weight polymer materials be materials it may be. また、有機化合物を含む層に用いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施例においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。 Further, as a material used for the layer containing an organic compound, is often an organic compound is used in a single layer or a stacked layer, in this embodiment, also a configuration using an inorganic compound as a part of a film formed of an organic compound to be included. さらに、公知の三重項材料を用いることも可能である。 Furthermore, it is also possible to use a known triplet material.

さらに、有機化合物を含む層6716上に形成される第2の電極6717に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF 、または窒化カルシウム)を用いればよい。 Further, as a material used for the second electrode 6717 which is formed over the layer 6716 containing an organic compound material having a small (Al work function, Ag, Li, Ca, or an alloy MgAg,, MgIn, AlLi, CaF 2 , or calcium nitride) may be used. なお、有機化合物を含む層6716で生じた光が第2の電極6717を透過させる場合には、第2の電極6717として、膜厚を薄くした金属薄膜と、透明導電膜(インジウム錫酸化物(ITO、Indium Tin Oxide)、酸化インジウム酸化亜鉛合金(In −ZnO)、酸化亜鉛(ZnO)等)との積層を用いるのが良い。 Incidentally, the light generated in the layer 6716 containing an organic compound when transmitted through the second electrode 6717 is a second electrode 6717, a metal thin film and a transparent conductive film (indium tin oxide ( ITO, indium Tin oxide), indium zinc oxide alloy (in 2 O 3 -ZnO oxide), is better to use a zinc oxide (ZnO), etc.).

また、発光素子6725を封止するために保護積層6726を形成してもよい。 It is also possible to form the protective laminate 6726 in order to seal the light emitting element 6725. なお、保護積層6726は、第1の無機絶縁膜と、応力緩和膜と、第2の無機絶縁膜との積層からなる。 The protective laminate 6726 includes a first inorganic insulating film, a stress relaxation film, a lamination of the second inorganic insulating film.

さらにシール材6705で封止基板6704を保護積層6726、基板6710と貼り合わせることにより、保護積層6726、基板6710、封止基板6704、およびシール材6705で囲まれた空間6707に発光素子6725が備えられた構造になっている。 Furthermore the sealant 6705 protective laminate the sealing substrate 6704 in 6726, by bonding to the substrate 6710, the protective laminate 6726, the substrate 6710, the light emitting element 6725 is provided on the sealing substrate 6704, and a space 6707 surrounded by the sealing material 6705 It has to be a structure. なお、空間6707には、不活性気体(窒素やアルゴン等)が充填される場合の他、シール材6705で充填される構成も含むものとする。 Note that the space 6707, in addition to a case where an inert gas (such as nitrogen or argon) is filled, the category includes structure which is filled with the sealant 6705.

なお、シール材6705にはエポキシ系樹脂を用いるのが好ましい。 Incidentally, the sealant 6705, an epoxy resin is preferably used. また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。 It is preferable that such a material do not transmit moisture or oxygen as much as possible. また、封止基板6704に用いる材料としてガラス基板や石英基板の他、FRP(Fiberglass−Reinforced Plastics)、PVF(ポリビニルフロライド)、マイラー、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。 Further, a glass substrate, a quartz substrate as a material for the sealing substrate 6704, FRP (Fiberglass-Reinforced Plastics), PVF (polyvinyl fluoride), mylar, it is possible to use a polyester, acrylic, or the like.

以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。 As described above, it is possible to obtain a display panel having the pixel configuration of the present invention. なお、上述した構成は一例であって本発明の表示パネルの構成はこれに限定されない。 Incidentally, the above-described configuration structure of a display panel of the present invention an example is not limited to this.

図28に示すように、信号線駆動回路6701、画素部6702、第1の走査線駆動回路6703及び第2の走査線駆動回路6706を一体形成することで、表示装置の低コスト化が図れる。 As shown in FIG. 28, the signal line driver circuit 6701, the pixel portion 6702, by integrally forming the first scan line driver circuit 6703 and the second scan line driver circuit 6706, thereby the cost of the display device. また、この場合において、信号線駆動回路6701、画素部6702、第1の走査線駆動回路6703及び第2の走査線駆動回路6706に用いられるトランジスタを単極性とすることで作製工程の簡略化が図れるためさらなる低コスト化が図れる。 Further, in this case, the signal line driver circuit 6701, the pixel portion 6702, simplify the manufacturing process by the transistors used in the first scan line driver circuit 6703 and the second scan line driver circuit 6706 and unipolar further cost reduction for attained can be achieved.

なお、表示パネルの構成としては、図28(a)に示したように信号線駆動回路6701、画素部6702、第1の走査線駆動回路6703及び第2の走査線駆動回路6706を一体形成した構成に限られず、信号線駆動回路6701に相当する図29(a)に示す信号線駆動回路6801をICチップ上に形成して、COG等で表示パネルに実装した構成としても良い。 As the structure of the display panel, the signal line driver circuit 6701 as shown in FIG. 28 (a), the pixel portion 6702, and the first scan line driver circuit 6703 and the second scan line driver circuit 6706 are formed integrally not limited to the configuration, the signal line driver circuit 6801 shown in FIG. 29 (a) corresponding to the signal line driver circuit 6701 is formed in an IC chip may be configured to and mounted on the display panel by COG or the like. なお、図29(a)の基板6800、画素部6802、第1の走査線駆動回路6803、第2の走査線駆動回路6804、FPC6805、ICチップ6806、ICチップ6807、封止基板6808、シール材6809は図28(a)の基板6710、画素部6702、第1の走査線駆動回路6703、第2の走査線駆動回路6706、FPC6709、ICチップ6718、ICチップ6719、封止基板6704、シール材6705に相当する。 The substrate 6800 of FIG. 29 (a), a pixel portion 6802, a first scan line driver circuit 6803, the second scan line driver circuit 6804, FPC6805, IC chip 6806, IC chip 6807, the sealing substrate 6808, the sealant 6809 Figure 28 substrate 6710 of (a), the pixel portion 6702, a first scan line driver circuit 6703, the second scan line driver circuit 6706, FPC6709, IC chip 6718, IC chip 6719, the sealing substrate 6704, the sealant It corresponds to 6705.

つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、CMOS等を用いてICチップに形成し、低消費電力化を図る。 That is, only the signal line driver circuit high-speed operation of the driving circuit is required, is formed into an IC chip using a CMOS or the like, to reduce power consumption. また、ICチップはシリコンウエハ等の半導体チップとすることで、より高速動作且つ低消費電力化を図れる。 Moreover, IC chip by a semiconductor chip such as a silicon wafer, thereby faster operation and lower power consumption.

そして、第1の走査線駆動回路6803や第2の走査線駆動回路6804を画素部6802と一体形成することで、低コスト化が図れる。 Then, the first scan line driver circuit 6803 and the second scan line driver circuit 6804 that is formed integrally with the pixel portion 6802, cost reduction can be achieved. また、この第1の走査線駆動回路6803、第2の走査線駆動回路6804及び画素部6802は単極性のトランジスタで構成することでさらなる低コスト化が図れる。 Further, the first scan line driver circuit 6803, the second scan line driver circuit 6804 and the pixel portion 6802 further cost reduction can be composed of unipolar transistors. 画素部6802の有する画素の構成としては上記実施の形態で示した画素を適用することができる。 The structure of a pixel included in the pixel portion 6802 can be applied to a pixel described in the above embodiment.

こうして、高精細な表示装置の低コスト化が図れる。 In this way, thereby to reduce the cost of high-definition display device. また、FPC6805と基板6800との接続部において機能回路(メモリやバッファ)が形成されたICチップを実装することで基板面積を有効利用することができる。 Further, it is possible to effectively use the substrate area by mounting an IC chip including a functional circuit (memory or buffer) is formed at a connecting portion between FPC6805 and the substrate 6800.

また、図28(a)の信号線駆動回路6701、第1の走査線駆動回路6703及び第2の走査線駆動回路6706に相当する図29(b)の信号線駆動回路6811、第1の走査線駆動回路6814及び第2の走査線駆動回路6813をICチップ上に形成して、COG等で表示パネルに実装した構成としても良い。 Further, the signal line driver circuit 6701 of FIG. 28 (a), the first scan line driver circuit 6703 and the second signal line driver circuit 6811 shown in FIG. 29 (b) corresponding to the scanning line driver circuit 6706, a first scan the line driver circuit 6814 and the second scan line driver circuit 6813 is formed in an IC chip may be configured to and mounted on the display panel by COG or the like. この場合には高精細な表示装置をより低消費電力にすることが可能である。 It is possible to a high definition display device in a lower power consumption in this case. なお、図29(b)の基板6810、画素部6812、FPC6815、ICチップ6816、ICチップ6817、封止基板6818、シール材6819は図28(a)の基板6710、画素部6702、FPC6709、ICチップ6718、ICチップ6719、封止基板6704、シール材6705に相当する。 The substrate 6810 of FIG. 29 (b), the pixel portion 6812, FPC6815, IC chip 6816, IC chip 6817, the sealing substrate 6818, the substrate of the sealing member 6819 Figure 28 (a) 6710, a pixel portion 6702, FPC6709, IC chip 6718, IC chip 6719, the sealing substrate 6704, and the sealing material 6705.

また、画素部6812のトランジスタの半導体層にアモルファスシリコンを用いることにより低コスト化を図ることができる。 Further, it is possible to reduce the cost by using amorphous silicon for a semiconductor layer of a transistor in the pixel portion 6812. さらに、大型の表示パネルを作製することも可能となる。 Furthermore, it is possible to produce a large display panel.

また、画素の行方向及び列方向に第2の走査線駆動回路、第1の走査線駆動回路及び信号線駆動回路を設けなくても良い。 Further, the second scan line driver circuit in the row direction and a column direction of the pixels, may not be provided a first scan line driver circuit and the signal line driver circuit. 例えば、図30(a)に示すようにICチップ上に形成された周辺駆動回路6901が、図29(b)に示す第1の走査線駆動回路6814、第2の走査線駆動回路6813及び信号線駆動回路6811の機能を有するようにしても良い。 For example, the peripheral driver circuit 6901 formed on an IC chip as shown in FIG. 30 (a), the first scan line driver circuit 6814, the second scan line driver circuit 6813 and the signal shown in FIG. 29 (b) it may be a function of the line drive circuit 6811. なお、図30(a)の基板6900、画素部6902、FPC6904、ICチップ6905、ICチップ6906、封止基板6907、シール材6908は図28(a)の基板6710、画素部6702、FPC6709、ICチップ6718、ICチップ6719、封止基板6704、シール材6705に相当する。 The substrate 6900 of FIG. 30 (a), the pixel portion 6902, FPC6904, IC chip 6905, IC chip 6906, the sealing substrate 6907, the substrate of the sealing member 6908 Figure 28 (a) 6710, a pixel portion 6702, FPC6709, IC chip 6718, IC chip 6719, the sealing substrate 6704, and the sealing material 6705.

なお、図30(a)の表示装置の配線の接続を説明する模式図を図30(b)に示す。 Incidentally, it is shown in Fig. 30 (b) is a schematic diagram illustrating the connection of wirings of the display device of FIG. 30 (a). 基板6910、周辺駆動回路6911、画素部6912、FPC6913、FPC6914有する。 Substrate 6910, a peripheral driver circuit 6911, the pixel portion 6912, FPC6913, having FPC6914. FPC6913より周辺駆動回路6911に外部からの信号及び電源電位が入力される。 FPC6913 the peripheral driver circuit 6911 is a signal and power supply potential from the outside is input from. そして、周辺駆動回路6911からの出力は、画素部6912の有する画素に接続された行方向及び列方向の配線に入力される。 The output from the peripheral driver circuit 6911 is input to the row and column directions of the wirings connected to the pixel included in the pixel portion 6912.

さらに、発光素子6725に適用可能な発光素子の例を図31(a)、(b)に示す。 Furthermore, Figure 31 is an example of a light emitting element which can be applied to the light-emitting element 6725 (a), shown in (b). つまり、上記実施の形態で示した画素に適用可能な発光素子の構成について図31(a)、(b)を用いて説明する。 That is, Figure 31 the configuration of the light emitting element which can be applied to the pixel shown in the above embodiments (a), is described with reference to (b).

図31(a)の発光素子は、基板7001の上に陽極7002、正孔注入材料からなる正孔注入層7003、その上に正孔輸送材料からなる正孔輸送層7004、発光層7005、電子輸送材料からなる電子輸送層7006、電子注入材料からなる電子注入層7007、そして陰極7008を積層させた素子構造である。 Emitting element of FIG. 31 (a), an anode 7002 over a substrate 7001, a hole injecting layer 7003 formed of a hole injecting material, hole transporting layer 7004 formed of a hole transporting material, light emitting layer 7005, an electron electron-transporting layer 7006 composed of a transporting material, an electron injection layer 7007 formed of an electron injecting material, and which are stacked in the cathode 7008. ここで、発光層7005は、一種類の発光材料のみから形成されることもあるが、2種類以上の材料から形成されてもよい。 Here, the light emitting layer 7005 is sometimes formed of only one kind of light emitting material may be formed from two or more materials. また本発明の素子の構造は、この構造に限定されない。 The structure of the element of the present invention is not limited to this structure.

また、図31(a)で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエーションは多岐にわたる。 Another layered structure formed by stacking the functional layers shown in FIG. 31 (a), the element using a polymer compound, such as a high efficiency element utilizing a triplet light emitting material that emits the light emitting layer from a triplet excited state , there are wide variations. ホールブロック層によってキャリヤの再結合領域を制御し、発光領域を二つの領域にわけることによって得られる白色発光素子などにも応用可能である。 Controlling a recombination region of carriers using a hole blocking layer, is also applicable to such as a white light-emitting element obtained by dividing a light emitting region into two regions.

図31(a)に示す本発明の素子作製方法は、まず、陽極7002(インジウム錫酸化物(ITO、Indium Tin Oxide))を有する基板7001に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。 Method of producing the device of the present invention shown in FIG. 31 (a), first, the hole injection material to a substrate 7001 having an anode 7002 (indium tin oxide (ITO, Indium Tin Oxide)), a hole transport material, a luminescent material It is deposited in the order. 次に電子輸送材料、電子注入材料を蒸着し、最後に陰極7008を蒸着で形成する。 Then depositing an electron transporting material and an electron injecting material are formed in the end deposition cathode 7008.

次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に好適な材料を以下に列挙する。 Next, listed hole injecting material, hole transporting material, electron transporting material, electron injecting material, a suitable material below the material of the luminescent material.

正孔注入材料としては、有機化合物でればポルフィリン系の化合物や、フタロシアニン以下「H Pc」と記す)、銅フタロシアニン(以下「CuPc」と記す)などが有効である。 As the hole injecting material, or a compound of a porphyrin-based organic compound, a phthalocyanine hereinafter referred to as "H 2 Pc"), copper phthalocyanine (hereinafter referred to as "CuPc"), or the like is effective. また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。 Also, a smaller value of an ionization potential than the hole transporting material to be used and a material having a hole transporting function can also be used as the hole injecting material. 導電性高分子化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸(以下「PSS」と記す)をドープしたポリエチレンジオキシチオフェン(以下「PEDOT」と記す)や、ポリアニリンなどが挙げられる。 There is also a chemically-doped conductive high molecular compound, (hereinafter referred to as "PEDOT") doped with polystyrene sulfonate (hereinafter referred to as "PSS"), polyaniline, and the like. また、絶縁体の高分子化合物も陽極の平坦化の点で有効であり、ポリイミド(以下「PI」と記す)がよく用いられる。 Further, an insulating high molecular compound is also effective in planarization of an anode, a polyimide (hereinafter referred to as "PI") is often used. さらに、無機化合物も用いられ、金や白金などの金属薄膜の他、酸化アルミニウム(以下「アルミナ」と記す)の超薄膜などがある。 Further, an inorganic compound is also used, another metal film such as gold or platinum, and the like ultra thin film of aluminum oxide (hereinafter referred to as "alumina").

正孔輸送材料として最も広く用いられているのは、芳香族アミン系(すなわち、ベンゼン環−窒素の結合を有するもの)の化合物である。 The most widely used as the hole transporting material are aromatic amine-based (i.e., benzene rings - one having a nitrogen bond) is a compound of. 広く用いられている材料として、4,4'−ビス(ジフェニルアミノ)−ビフェニル(以下、「TAD」と記す)や、その誘導体である4,4'−ビス[N−(3−メチルフェニル)−N−フェニル−アミノ]−ビフェニル(以下、「TPD」と記す)、4,4'−ビス[N−(1−ナフチル)−N−フェニル−アミノ]−ビフェニル(以下、「α−NPD」と記す)がある。 A material that is widely used, 4,4'-bis (diphenylamino) - biphenyl (hereinafter, referred to as "TAD"), derivatives thereof such as 4,4'-bis [N-(3- methylphenyl) -N- phenyl - amino] - biphenyl (hereinafter, referred to as "TPD"), 4,4'-bis [N-(1-naphthyl) -N- phenyl - amino] - biphenyl (hereinafter, "alpha-NPD" and referred to) there is. 4,4',4”−トリス(N,N− ジフェニル−アミノ)−トリフェニルアミン(以下、「TDATA」と記す)、4,4',4”−トリス[N−(3−メチルフェニル)−N− フェニル−アミノ]−トリフェニルアミン(以下、「MTDATA」と記す)などのスターバースト型芳香族アミン化合物が挙げられる。 4,4 ', 4 "- tris (N, N-diphenyl - amino) - triphenylamine (hereinafter, referred to as" TDATA "), 4,4', 4" - tris [N-(3- methylphenyl) -N- phenyl - amino] - triphenylamine (hereinafter, referred to as "MTDATA"), and the starburst aromatic amine compound such.

電子輸送材料としては、金属錯体がよく用いられ、先に述べたAlq 、BAlq、トリス(4−メチル−8−キノリノラト)アルミニウム(以下、「Almq」と記す)、ビス(10−ヒドロキシベンゾ[h]−キノリナト)ベリリウム(以下、「Bebq」と記す)などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。 As the electron transporting material, a metal complex is often used, Alq 3 mentioned earlier, BAlq, tris (4-methyl-8-quinolinolato) aluminum (hereinafter, referred to as "Almq"), bis (10-hydroxybenzo [ h] - quinolinato) beryllium (hereinafter, referred to as "Bebq") is a metal complex having a quinoline skeleton or a benzoquinoline skeleton such. また、ビス[2−(2−ヒドロキシフェニル)−ベンゾオキサゾラト]亜鉛(以下、「Zn(BOX) 」と記す)、ビス[2−(2−ヒドロキシフェニル)−ベンゾチアゾラト]亜鉛(以下、「Zn(BTZ) 」と記す)などのオキサゾール系、チアゾール系配位子を有する金属錯体もある。 Further, bis [2- (2-hydroxyphenyl) - benzoxazolato] zinc (hereinafter, referred to as "Zn (BOX) 2"), bis [2- (2-hydroxyphenyl) - benzothiazolato] zinc (hereinafter, referred to as "Zn (BTZ) 2") oxazole-based, such as, some metal complex having a thiazole-based ligand. さらに、金属錯体以外にも、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール(以下、「PBD」と記す)、OXD−7などのオキサジアゾール誘導体、TAZ、3−(4−tert−ブチルフェニル)−4−(4−エチルフェニル)−5−(4−ビフェニリル)−2、3、4−トリアゾール(以下、「p−EtTAZ」と記す)などのトリアゾール誘導体、バソフェナントロリン(以下、「BPhen」と記す)、BCPなどのフェナントロリン誘導体が電子輸送性を有する。 Besides the metal complexes, 2- (4-biphenylyl)-5-(4-tert-butylphenyl) -1,3,4-oxadiazole (hereinafter, referred to as "PBD"), OXD-7, etc. oxadiazole derivatives, TAZ, 3- (4-tert-butylphenyl) -4- (4-ethylphenyl) -5- (4-biphenylyl) -2,3,4-triazole (hereinafter, "p-EtTAZ triazole derivatives such as "hereinafter), bathophenanthroline (hereinafter, referred to as" BPhen "), phenanthroline derivatives such as BCP have an electron transporting property.

電子注入材料としては、上で述べた電子輸送材料を用いることができる。 As the electron injecting material can be used for the above-mentioned electron transporting materials. その他に、フッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。 Other, calcium fluoride, lithium fluoride, or a metal halide such as cesium fluoride, in an insulator such as alkali metal oxide such as lithium oxide, ultra-thin film is often used. また、リチウムアセチルアセトネート(以下、「Li(acac)」と記す)や8−キノリノラト−リチウム(以下、「Liq」と記す)などのアルカリ金属錯体も有効である。 Further, lithium acetylacetonate (hereinafter referred to as "Li (acac)") or 8-quinolinolato - lithium (hereinafter, referred to as "Liq") is also effective alkali metal complexes, such as.

発光材料としては、先に述べたAlq 、Almq、BeBq、BAlq、Zn(BOX) 、Zn(BTZ) などの金属錯体の他、各種蛍光色素が有効である。 As the light emitting material, other Alq 3, Almq, BeBq, BAlq , Zn (BOX) 2, Zn (BTZ) metal complexes such as 2 described above, various fluorescent pigments are effective. 蛍光色素としては、青色の4,4'−ビス(2,2 − ジフェニル−ビニル)−ビフェニルや、赤橙色の4−(ジシアノメチレン)−2−メチル−6−(p−ジメチルアミノスチリル)−4H−ピランなどがある。 The fluorescent pigments include 4,4'-bis (2,2 - diphenyl - vinyl) - biphenyl and, a red-orange 4- (dicyanomethylene) -2-methyl-6-(p-dimethylaminostyryl) - 4H- pyran, and the like. また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金属とする錯体が主体である。 Also, a triplet light emitting material is available, complexes with platinum or iridium as a central metal is mainly. 三重項発光材料として、トリス(2−フェニルピリジン)イリジウム、ビス(2−(4'−トリル)ピリジナト−N,C 2' )アセチルアセトナトイリジウム(以下「acacIr(tpy) 」と記す)、 2,3,7,8,23,13,17,18−オクタエチル−21H,23Hポルフィリン−白金などが知られている。 Triplet light emitting material, (hereinafter referred to as "acacIr (tpy) 2") tris (2-phenylpyridine) iridium, bis (2- (4'-tolyl) pyridinato -N, C 2 ') acetylacetonato iridium, 2,3,7,8,23,13,17,18- octaethyl -21H, 23H-porphyrin - such as platinum are known.

以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作製することができる。 A material having the respective functions as described above in combination each can be manufactured highly reliable light emitting element.

また、上記実施の形態の画素構成で可能であれば、図31(b)に示すように図31(a)とは逆の順番に層を形成した発光素子を用いてもよい。 Further, if the pixel configuration of the above-described embodiment, may be a light-emitting element in which layers are formed in reverse order of that in FIG. 31 (a) as shown in FIG. 31 (b). つまり、基板7011の上に陰極7018、電子注入材料からなる電子注入層7017、その上に電子輸送材料からなる電子輸送層7016、発光層7015、正孔輸送材料からなる正孔輸送層7014、正孔注入材料からなる正孔注入層7013、そして陽極7012を積層させた素子構造である。 In other words, the cathode 7018 on the substrate 7011, the electron injecting layer 7017 formed of an electron injecting material, an electron transporting layer 7016 formed of an electron transporting material, light emitting layer 7015, formed of a hole transporting material hole transporting layer 7014, the positive hole injection made of a material the hole injection layer 7013, and a are stacked in the anode 7012.

また、発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。 Further, the light-emitting element, at least an anode or a one is transparent cathode in order to take out luminescence. そして、基板上にTFT及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。 Then, a TFT and a light emitting element on a substrate, the surface opposite to the substrate top emission structure in which light is extracted through the surface opposite, and a bottom emission in which light is extracted through the surface on the substrate side, the substrate side and the substrate light is emitted from there are light-emitting element having a dual emission structure, the pixel structure of the present invention can be applied to a light-emitting element having any emission structure.

上面射出構造の発光素子について図32(a)を用いて説明する。 It will be described with reference FIG. 32 (a) light-emitting element having a top emission structure.

基板7100上に駆動用TFT7101が形成され、駆動用TFT7101のソース電極に接して第1の電極7102が形成され、その上に有機化合物を含む層7103と第2の電極7104が形成されている。 Driving TFT7101 is formed over a substrate 7100, a first electrode 7102 is formed in contact with a source electrode of the driving TFT7101, layers 7103 and second electrode 7104 containing an organic compound is formed thereon.

また、第1の電極7102は発光素子の陽極である。 The first electrode 7102 is an anode of a light emitting element. そして第2の電極7104は発光素子の陰極である。 The second electrode 7104 is a cathode of the light emitting element. つまり、第1の電極7102と第2の電極7104とで有機化合物を含む層7103が挟まれているところが発光素子となる。 That is, the layer 7103 containing an organic compound between the first electrode 7102 and the second electrode 7104 is where is sandwiched a light emitting element.

また、ここで、陽極として機能する第1の電極7102に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。 Further, as a material used for the first electrode 7102 which functions as an anode, it is preferable to use a material having a high work function. 例えば、窒化チタン膜、クロム膜、タングステン膜、Zn膜、Pt膜などの単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との3層構造等を用いることができる。 For example, a titanium nitride film, a chromium film, a tungsten film, Zn film, another a Pt film, or the like, a stack of a film mainly containing titanium nitride film and an aluminum, a main component titanium film, an aluminum nitride it can be a three-layer structure of the film and a titanium nitride film. なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。 When a laminated structure, resistance as a wiring is low, favorable ohmic contact, and can serve as an anode. 光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。 It is possible to form an anode which does not transmit light by using a metal film which reflects light.

また、陰極として機能する第2の電極7104に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF 、または窒化カルシウム)からなる金属薄膜と、透明導電膜(インジウム錫酸化物(ITO、Indium Tin Oxide)、酸化インジウム酸化亜鉛(IZO、Indium Zinc Oxide)、酸化亜鉛(ZnO)等)との積層を用いるのが良い。 Further, as a material used for the second electrode 7104 functioning as a cathode, consisting of a low work function material (Al, Ag, Li, Ca, or an alloy MgAg,, MgIn, AlLi, CaF 2, or calcium nitride) a metal thin film, a transparent conductive film (indium tin oxide (ITO, indium tin oxide), indium zinc oxide (IZO, indium zinc oxide), zinc oxide (ZnO)) is better to use a laminate with. こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。 Thus a thin metal film, it is possible to form a cathode which can transmit light by using a transparent conductive film having transparency.

こうして、図32(a)の矢印に示すように発光素子からの光を上面に取り出すことが可能になる。 Thus, it is possible to take out the upper surface of the light from the light emitting element as indicated by an arrow in FIG. 32 (a). つまり、図28の表示パネルに適用した場合には、封止基板6704側に光が射出することになる。 That is, when the display panel of FIG. 28, light is emitted to the sealing substrate 6704 side. 従って上面射出構造の発光素子を表示装置に用いる場合には封止基板6704は光透過性を有する基板を用いる。 Thus the sealing substrate 6704 in the case of using a light emitting element having a top emission structure to a display device is a substrate having optical transparency.

また、光学フィルムを設ける場合には、封止基板6704に光学フィルムを設ければよい。 Further, in the case of providing an optical film may be provided an optical film to a sealing substrate 6704.

また、下面射出構造の発光素子について図32(b)を用いて説明する。 Further, description is made with reference to FIG. 32 (b) light-emitting element having a bottom emission structure. 射出構造以外は図32(a)と同じ構造の発光素子であるため同じ符号を用いて説明する。 Except emission structure will be described using the same reference numerals for a light-emitting element having the same structure as FIG. 32 (a).

ここで、陽極として機能する第1の電極7102に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。 Here, as a material used for the first electrode 7102 which functions as an anode, it is preferable to use a material having a high work function. 例えば、インジウム錫酸化物(ITO、Indium Tin Oxide)、酸化インジウム酸化亜鉛(IZO、Indium Zinc Oxide)膜などの透明導電膜を用いることができる。 For example, indium tin oxide (ITO, Indium Tin Oxide), indium zinc oxide (IZO, Indium Zinc Oxide) may be used a transparent conductive film such as film. 透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。 It is possible to form an anode which can transmit light by using a transparent conductive film having transparency.

また、陰極として機能する第2の電極7104に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF 、またはCa )からなる金属膜を用いることができる。 Further, as a material used for the second electrode 7104 functioning as a cathode, a material having a low work function (Al, Ag, Li, Ca, or an alloy MgAg,, MgIn, AlLi, CaF 2 or Ca 3 N 2,) It may be a metal film made. こうして、光を反射する金属膜を用いることで光が透過しない陰極を形成することができる。 Thus, it is possible to form a cathode which does not transmit light by using a metal film which reflects light.

以上により、図32(b)の矢印に示すように発光素子からの光を下面に取り出すことが可能になる。 Thus, it can be extracted from a bottom surface of the light from the light emitting element as indicated by an arrow in FIG. 32 (b). つまり、図28の表示パネルに適用した場合には、基板6710側に光が射出することになる。 That is, when the display panel of FIG. 28, light is emitted to the substrate 6710 side. 従って下面射出構造の発光素子を表示装置に用いる場合には基板6710は光透過性を有する基板を用いる。 Thus in the case of using a light emitting element having a bottom emission structure to a display device substrate 6710 is a substrate having optical transparency.

また、光学フィルムを設ける場合には、基板6710に光学フィルムを設ければよい。 Further, in the case of providing an optical film may be provided an optical film on the substrate 6710.

両面射出構造の発光素子について図32(c)を用いて説明する。 Light-emitting element having a dual emission structure is described with reference to FIG. 32 (c). 射出構造以外は図32(a)と同じ構造の発光素子であるため同じ符号を用いて説明する。 Except emission structure will be described using the same reference numerals for a light-emitting element having the same structure as FIG. 32 (a).

ここで、陽極として機能する第1の電極7102に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。 Here, as a material used for the first electrode 7102 which functions as an anode, it is preferable to use a material having a high work function. 例えば、インジウム錫酸化物(ITO、Indium Tin Oxide)、酸化インジウム酸化亜鉛(IZO、Indium Zinc Oxide)膜などの透明導電膜を用いることができる。 For example, indium tin oxide (ITO, Indium Tin Oxide), indium zinc oxide (IZO, Indium Zinc Oxide) may be used a transparent conductive film such as film. 透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。 It is possible to form an anode which can transmit light by using a transparent conductive film having transparency.

また、陰極として機能する第2の電極7104に用いる材料としては、仕事関数の小さい材料(Al、Ag、Li、Ca、またはこれらの合金MgAg、MgIn、AlLi、CaF 、または窒化カルシウム)からなる金属薄膜と、透明導電膜(インジウム錫酸化物(ITO、Indium Tin Oxide)、酸化インジウム酸化亜鉛合金(In ―ZnO)、酸化亜鉛(ZnO)等)との積層を用いるのが良い。 Further, as a material used for the second electrode 7104 functioning as a cathode, consisting of a low work function material (Al, Ag, Li, Ca, or an alloy MgAg,, MgIn, AlLi, CaF 2, or calcium nitride) a metal thin film, a transparent conductive film (indium tin oxide (ITO, indium tin oxide), indium oxide-zinc oxide alloy (in 2 O 3 -ZnO), zinc oxide (ZnO)) is better to use a laminate with. こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。 Thus a thin metal film, it is possible to form a cathode which can transmit light by using a transparent conductive film having transparency.

こうして、図32(c)の矢印に示すように発光素子からの光を両面に取り出すことが可能になる。 Thus, it is possible to extract light from the light emitting element as indicated by an arrow in FIG. 32 (c) on both sides. つまり、図28の表示パネルに適用した場合には、基板6710側と封止基板6704側に光が射出することになる。 That is, when the display panel of FIG. 28, light is emitted to the substrate 6710 side and the sealing substrate 6704 side. 従って両面射出構造の発光素子を表示装置に用いる場合には基板6710および封止基板6704は、ともに光透過性を有する基板を用いる。 Thus the substrate 6710 and the sealing substrate 6704 in the case of using the display device light-emitting element having a dual emission structure, a substrate having both optical transparency.

また、光学フィルムを設ける場合には、基板6710および封止基板6704の両方に光学フィルムを設ければよい。 Further, in the case of providing an optical film may be provided an optical film to both the substrate 6710 and the sealing substrate 6704.

また、白色の発光素子とカラーフィルターを用いてフルカラー表示を実現する表示装置にも本発明を適用することが可能である。 Further, it is also possible to apply the present invention to a display device which realizes full color display using a white light emitting element and a color filter.

図33に示すように、基板7200上に下地膜7202が形成され、その上に駆動用TFT7201が形成され、駆動用TFT7201のソース電極に接して第1の電極7203が形成され、その上に有機化合物を含む層7204と第2の電極7205が形成されている。 As shown in FIG. 33, the base film 7202 is formed over a substrate 7200, a driving TFT7201 is formed thereon, the first electrode 7203 is formed in contact with a source electrode of the driving TFT7201, organic thereon layer 7204 containing the compound and a second electrode 7205 are formed.

また、第1の電極7203は発光素子の陽極である。 The first electrode 7203 is an anode of a light emitting element. そして第2の電極7205は発光素子の陰極である。 The second electrode 7205 is a cathode of the light emitting element. つまり、第1の電極7203と第2の電極7205とで有機化合物を含む層7204が挟まれているところが発光素子となる。 That is, the layer 7204 containing an organic compound between the first electrode 7203 and the second electrode 7205 is where is sandwiched a light emitting element. 図33の構成では白色光を発光する。 In the configuration of FIG. 33 emits white light. そして、発光素子の上部に赤色のカラーフィルター7206R、緑色のカラーフィルター7206G、青色のカラーフィルター7206Bを設けられており、フルカラー表示を行うことができる。 The color filter 7206R top to the red light emitting element, a green color filter 7206G, provided a blue color filter 7206B, full color display can be performed. また、これらのカラーフィルターを隔離するブラックマトリクス(BMともいう)7207が設けられている。 In addition, (also referred to as a BM) black matrix for separating these color filters 7207 are provided.

上述した発光素子の構成は組み合わせて用いることができ、本発明の画素構成を有する表示装置に適宜用いることができる。 Can be used in combination configuration of the above-mentioned light-emitting element, it can be appropriately used in a display device having a pixel structure of the present invention. また、本明細書中の表示パネルの構成や、発光素子は例示であり、もちろん本発明の画素構成は他の構成の表示装置に適用することもできる。 The structures of the display panel in the present specification, the light-emitting element is illustrated, of course the pixel configuration of the present invention can also be applied to a display device having another structure.

次に、表示パネルの画素部の部分断面図を示す。 Next, a partial cross-sectional view of a pixel portion of a display panel.

まず、トランジスタの半導体層にアモルファスシリコン(a−Si:H)膜を用いた場合について説明する。 First, an amorphous silicon semiconductor layer of a transistor (a-Si: H) will be described using a membrane. 図34にはトップゲートのトランジスタ、図35及び図36にはボトムゲートのトランジスタの場合について示す。 A top-gate transistor in FIG. 34, shows the case of bottom-gate transistors in FIGS. 35 and 36.

アモルファスシリコンを半導体層に用いた順スタガ構造のトランジスタの断面を図34(a)に示す。 The cross section of the transistor of the staggered structure using amorphous silicon for the semiconductor layer shown in FIG. 34 (a). 図34(a)に示すように、基板7601上に下地膜7602が形成されている。 As shown in FIG. 34 (a), the base film 7602 is formed on the substrate 7601. さらに下地膜7602上に画素電極7603が形成されている。 Further pixel electrode 7603 over the base film 7602 is formed. また、画素電極7603と同層に同じ材料からなる第1の電極7604が形成されている。 The first electrode 7604 made of the same material in the same layer as the pixel electrode 7603 is formed.

基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。 The substrate may be a glass substrate, a quartz substrate, a ceramic substrate, a plastic substrate. また、下地膜7602としては、窒化アルミ(AlN)や酸化珪素(SiO )、酸化窒化珪素(SiO )などの単層やこれらの積層を用いることができる。 As the base film 7602, an aluminum nitride (AlN), silicon oxide (SiO 2), can be formed using a single layer or a stack of a silicon oxynitride (SiO x N y).

また、下地膜7602上に配線7605及び配線7606が形成され、画素電極7603の端部が配線7605で覆われている。 The wiring on the base film 7602 7605 and the wiring 7606 are formed, the ends of the pixel electrode 7603 is covered with the wiring 7605. 配線7605及び配線7606の上部にN型の導電型を有するN型半導体層7607及びN型半導体層7608が形成されている。 N-type semiconductor layer 7607 and the N-type semiconductor layer 7608 having N-type conductivity are formed over the wiring 7605 and the wiring 7606. また、配線7605と配線7606の間であって、下地膜7602上に半導体層7609が形成されている。 Also, be between the wiring 7605 and the wiring 7606, the semiconductor layer 7609 is formed over the base film 7602. そして、半導体層7609の一部はN型半導体層7607及びN型半導体層7608上にまで延長されている。 Then, part of the semiconductor layer 7609 is extended to on the N-type semiconductor layer 7607 and the N-type semiconductor layer 7608. なお、この半導体層はアモルファスシリコン(a−Si:H)、微結晶半導体(μ−Si:H)等の非結晶性を有する半導体膜で形成されている。 Note that this semiconductor layer is amorphous silicon (a-Si: H), microcrystalline semiconductor: is formed of a semiconductor film having a non-crystalline (μ-Si H) and the like. また、半導体層7609上にゲート絶縁膜7610が形成されている。 Further, the gate insulating film 7610 is formed over the semiconductor layer 7609. また、ゲート絶縁膜7610と同じ材料からなる絶縁膜7611が第1の電極7604上にも形成されている。 The insulating film 7611 made of the same material as the gate insulating film 7610 is also formed over the first electrode 7604. なお、ゲート絶縁膜7610としては酸化珪素膜や窒化珪素膜などが用いられる。 Incidentally, such as silicon oxide film or silicon nitride film is used as the gate insulating film 7610.

また、ゲート絶縁膜7610上に、ゲート電極7612が形成されている。 Further, on the gate insulating film 7610, the gate electrode 7612 is formed. また、ゲート電極と同層に同じ材料でなる第2の電極7613が第1の電極7604上に絶縁膜7611を介して形成されている。 The second electrode 7613 made of the same material in the same layer as the gate electrode is formed via an insulating film 7611 over the first electrode 7604. 第1の電極7604及び第2の電極7613で絶縁膜7611を挟まれた容量素子7619が形成されている。 Capacitance elements 7619 sandwiched an insulating film 7611 in the first electrode 7604 and second electrode 7613 is formed. また、画素電極7603の端部、駆動用トランジスタ7618及び容量素子7619を覆い、層間絶縁物7614が形成されている。 The end portion of the pixel electrode 7603, covering the driving transistor 7618 and the capacitor 7619, an interlayer insulator 7614 is formed.

層間絶縁物7614及びその開口部に位置する画素電極7603上に有機化合物を含む層7615及び対向電極7616が形成され、画素電極7603と対向電極7616とで有機化合物を含む層7615が挟まれた領域では発光素子7617が形成されている。 Interlayer insulator 7614 and the layer 7615 and the counter electrode 7616 containing an organic compound over the pixel electrode 7603 located in an opening portion is formed, a layer 7615 containing an organic compound between the pixel electrode 7603 and the counter electrode 7616 is sandwiched region in the light-emitting element 7617 is formed.

また、図34(a)に示す第1の電極7604を図34(b)に示すように第1の電極7620で形成してもよい。 May also be formed of a first electrode 7620 as shown in FIG. 34 (b) a first electrode 7604 shown in FIG. 34 (a). 第1の電極7620は配線7605及び7606と同一材料で形成されている。 The first electrode 7620 is formed of the same material as the wirings 7605 and 7606.

また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた表示パネルの部分断面を図35に示す。 Further, a partial cross section of a display panel using a bottom-gate transistor which uses amorphous silicon for the semiconductor layer shown in FIG. 35.

基板7701上に下地膜7702が形成されている。 The base film 7702 is formed on the substrate 7701. さらに下地膜7702上にゲート電極7703が形成されている。 Further the gate electrode 7703 on the base film 7702 is formed. また、ゲート電極7703と同層に同じ材料からなる第1の電極7704が形成されている。 The first electrode 7704 where the gate electrode 7703 of the same material in the same layer is formed. ゲート電極7703の材料にはリンが添加された多結晶シリコンを用いることができる。 The material of the gate electrode 7703 can be used polycrystalline silicon to which phosphorus is added. 多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。 Besides polycrystalline silicon, or silicide which is a compound of metal and silicon.

また、ゲート電極7703及び第1の電極7704を覆うようにゲート絶縁膜7705が形成されている。 Further, the gate insulating film 7705 to cover the gate electrode 7703 and the first electrode 7704 is formed. ゲート絶縁膜7705としては酸化珪素膜や窒化珪素膜などが用いられる。 As the gate insulating film 7705 such as a silicon oxide film or silicon nitride film is used.

また、ゲート絶縁膜7705上に、半導体層7706が形成されている。 Further, on the gate insulating film 7705, the semiconductor layer 7706 is formed. また、半導体層7706と同層に同じ材料からなる半導体層7707が形成されている。 Further, the semiconductor layer 7707 is formed of a semiconductor layer 7706 made of the same material in the same layer.

基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。 The substrate may be a glass substrate, a quartz substrate, a ceramic substrate, a plastic substrate. また、下地膜7602としては、窒化アルミ(AlN)や酸化珪素(SiO )、酸化窒化珪素(SiO )などの単層やこれらの積層を用いることができる。 As the base film 7602, an aluminum nitride (AlN), silicon oxide (SiO 2), can be formed using a single layer or a stack of a silicon oxynitride (SiO x N y).

半導体層7706上にはN型の導電性を有するN型半導体層7708、7709が形成され、半導体層7707上にはN型半導体層7710が形成されている。 On the semiconductor layer 7706 is N-type semiconductor layer 7708,7709 having N-type conductivity are formed, N-type semiconductor layer 7710 is formed over the semiconductor layer 7707.

N型半導体層7708、7709上にはそれぞれ配線7711、7712が形成され、N型半導体層7710上には配線7711及び7712と同一材料からなる導電層7713が形成されている。 N-type respectively wires 7711,7712 on the semiconductor layer 7708,7709 has formed, on the N-type semiconductor layer 7710 a conductive layer 7713 formed of the same material as the wirings 7711 and 7712 are formed.

半導体層7707、N型半導体層7710及び導電層7713からなる第2の電極が構成される。 A second electrode made of a semiconductor layer 7707, N-type semiconductor layer 7710 and the conductive layer 7713 is formed. なお、この第2の電極と第1の電極7704でゲート絶縁膜7705を挟み込んだ構造の容量素子7720が形成されている。 Note that the capacitor 7720 of the sandwiched structure of the gate insulating film 7705 is formed between the second electrode and the first electrode 7704.

また、配線7711の一方の端部は延在し、その延在した配線7711上部に接して画素電極7714が形成されている。 One end of the wiring 7711 is extended, the pixel electrode 7714 is formed in contact with the wiring 7711 top which Mashimashi its extension.

また、画素電極7714の端部、駆動用トランジスタ7719及び容量素子7720を覆うように絶縁物7715が形成されている。 The end portion of the pixel electrode 7714, an insulating material 7715 to cover the driving transistor 7719 and the capacitor 7720 are formed.

画素電極7714及び絶縁物7715上には有機化合物を含む層7716及び対向電極7717が形成され、画素電極7714と対向電極7717とで有機化合物を含む層7716が挟まれた領域では発光素子7718が形成されている。 On the pixel electrode 7714 and the insulator 7715 is formed with a layer 7716 and the counter electrode 7717 containing an organic compound, the light emitting element 7718 is formed in a region where the layer 7716 containing an organic compound is sandwiched between the pixel electrode 7714 and the counter electrode 7717 It is.

容量素子7720の第2の電極の一部となる半導体層7707及びN型半導体層7710は設けなくても良い。 The semiconductor layer 7707 and the N-type semiconductor layer 7710 forming a part of the second electrode of the capacitor 7720 may not be provided. つまり第2の電極は導電層7713とし、第1の電極7704と導電層7713でゲート絶縁膜が挟まれた構造の容量素子としてもよい。 That is, the second electrode and the conductive layer 7713 may be a capacitive element having a structure in which the gate insulating film is sandwiched between the first electrode 7704 and the conductive layer 7713.

なお、図35(a)において、配線7711を形成する前に画素電極7714を形成することで、図35(b)に示すような、画素電極7714からなる第2の電極7721と第1の電極7704でゲート絶縁膜7705が挟まれた構造の容量素子7720を形成することができる。 Incidentally, in FIG. 35 (a), the by forming the pixel electrode 7714 before forming the wiring 7711, as shown in FIG. 35 (b), the second electrode 7721 and the first electrode made of the pixel electrode 7714 it can be the gate insulating film 7705 to form a capacitor element 7720 sandwiched structure in 7704.

なお、図35では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。 In FIG. 35, it has been described transistor inverted staggered channel-etched, of course may be channel protective transistor. チャネル保護構造のトランジスタの場合について、図36(a)、(b)を用いて説明する。 For the case of channel protective transistor, FIG. 36 (a), the will be described with reference to (b).

図36(a)に示すチャネル保護型構造のトランジスタは図35(a)に示したチャネルエッチ構造の駆動用トランジスタ7719の半導体層7706のチャネルが形成される領域上にエッチングのマスクとなる絶縁物7801が設けられている点が異なり、他の共通しているところは共通の符号を用いている。 Figure 36 (a) is a transistor channel protective structure shown in the semiconductor layer insulator which channel serving as an etching mask on a region is formed of 7706 of the driving transistor 7719 of channel-etched structure shown in FIG. 35 (a) except that 7801 is provided, and it has other common portions are denoted by the same reference numerals.

また、同様に、図36(b)に示すチャネル保護型構造のトランジスタは図35(b)に示したチャネルエッチ構造の駆動用トランジスタ7719の半導体層7706のチャネルが形成される領域上にエッチングのマスクとなる絶縁物7802が設けられている点が異なり、他の共通しているところは共通の符号を用いている。 Similarly, FIG. 36 (b) of the channel-protective structure shown in transistors FIG 35 (b) to show the channel-etched structure of the semiconductor layer 7706 of the driving transistor 7719 channel is etched on regions to be formed except that an insulator 7802 serving as a mask is provided, and it has other common portions are denoted by the same reference numerals.

なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造を用いることができる。 The structure of the structure and the capacitive element of a transistor that can be applied in the pixel structure of the present invention is not limited to the aforementioned configuration, the structure and the transistors of the various configurations may be employed a structure of the capacitor.

本発明の画素構成を用いることで、発光素子の初期不良や進行性不良を抑制し、電界発光層の劣化による輝度の低下を防ぐことができる。 By using the pixel structure of the present invention, by suppressing the initial light-emitting element failure or progressive defect, it is possible to prevent a decrease in brightness due to deterioration of the electroluminescent layer. さらに、本発明の画素を構成するトランジスタの半導体層(チャネル形成領域やソース領域やドレイン領域など)に非晶質半導体膜を用いることで、製造コストを削減することができる。 Furthermore, the semiconductor layer of the transistor included in the pixel of the present invention (eg, a channel forming region, a source region and a drain region) By using an amorphous semiconductor film, it is possible to reduce the manufacturing cost.

なお、本実施の形態は、本明細書中の実施の形態、他の実施例とも組み合わせて実施することが可能である。 Note that this embodiment, embodiments herein can be implemented in combination also with other embodiments.

実施の形態1である図1の画素構成のレイアウト図面を図42に示す。 The layout drawing of a pixel structure of FIG. 1 according to a first embodiment shown in FIG. 42.

図42は信号線10001、電源線10002、走査線10003、スイッチング用トランジスタ10004、駆動用トランジスタ10005、画素電極10006、交流用トランジスタ10007、電位制御線10008から構成され、図1と同一名称のものはそれぞれに対応する。 Figure 42 is a signal line 10001, the power supply line 10002, a scan line 10003, a switching transistor 10004, a driving transistor 10005, a pixel electrode 10006, an AC transistor 10007, is constructed from the potential control line 10008, FIG. 1 and of the same name corresponding to each.

なお、本発明の表示装置は、本実施例のレイアウトの構成に限定されない。 The display device of the present invention is not limited to the layout of the configuration of the present embodiment.

本発明の画素構成を用いることにより、発光素子に順方向の発光素子駆動電圧を印加する際には、発光素子に一定の電流を流すことが可能であり、発光素子に逆方向の発光素子駆動電圧を印加する際には、短絡箇所を絶縁化するのに十分な電流を短絡箇所に流すことができ、かつ発光素子の寿命を延ばすことが可能である。 By using the pixel structure of the present invention, in applying the light emitting element driving voltage forward to the light emitting element is capable of supplying a constant current to the light emitting element, the reverse direction of the light-emitting element driving the light emitting element when voltage is applied, it can flow to the short-circuited portion enough current for insulating the short-circuit portion, and it is possible to extend the life of the light emitting element. また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。 Further, it is possible to inexpensively manufacture it is possible to configure transistors having the circuit configuration.

本実施例は、上記の実施の形態1の図1の回路構成を用いているが、これに限らず、他の実施の形態、及び他の実施例と組み合わせることができる。 This embodiment uses the circuit configuration of FIG. 1 of the foregoing first embodiment is not limited thereto, it may be combined other embodiments, and other embodiments.

本発明の表示装置は様々な電子機器に適用することができる。 Display device of the present invention can be applied to various electronic devices. 具体的には電子機器の表示部に適用することができる。 Specifically, it can be applied to the display portion of the electronic device. そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。 As such electronic equipment, video cameras, digital cameras, goggle type displays, navigation systems, audio reproducing devices (such as car audio and audio components), computers, game machines, portable information terminals (mobile computers, cellular phones, portable game machine, or an electronic book), an image reproducing device provided with a recording medium (specifically Digital Versatile Disc (DVD) for reproducing a recording medium such as, like device) having a display for displaying the reproduced image .

図43(A)はディスプレイであり、筐体84101、支持台84102、表示部84103等を含む。 Figure 43 (A) is a display which includes a housing 84101, a supporting base 84102, a display portion 84103 and the like. 本発明の画素構成を有する表示装置を表示部84103に用いることができる。 You can use the display device having the pixel configuration of the present invention for the display portion 84103. なお、ディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。 In addition, the display, for example, for a personal computer, a television broadcast reception, includes all display devices for displaying information such as an advertising display. 本発明の画素構成を有する表示装置を表示部84103に用いたディスプレイは、表示不良を防止し、発光素子の寿命を延ばすことができる。 Display used in the display portion 84103 a display device having a pixel structure of the present invention, it is possible to prevent display defects, extend the life of the light emitting element. また、低コスト化を図ることも可能である。 It is also possible to reduce the cost.

近年、ディスプレイの大型化のニーズが強くなっている。 In recent years, it has become a strong demand for increase in the size of the display. そして、ディスプレイの大型化に伴い価格の上昇が問題となっている、よって、いかに製造コストの削減を図り、高品質な製品を少しでも低価格に抑えるかが課題となる。 Then, rise in price due to the increase in the size of the display is a problem, therefore, how aims to reduce the production cost, or keep it becomes a problem in a low price even a little high-quality products.

例えば、上記実施の形態で示した画素構成を表示パネルの画素部に用いることで、単極性のトランジスタからなる表示パネルを提供することができる。 For example, by using the pixel portion of the display panel the pixel configuration described in the above embodiment, it is possible to provide a display panel comprising a unipolar transistor. よって、工程数を減らし製造コストを削減することができる。 Therefore, it is possible to reduce manufacturing costs reduce the number of steps.

また、図28(a)に示すように画素部と周辺の駆動回路を一体形成することにより、単極性のトランジスタからなる回路で構成された表示パネルを形成することができる。 Further, it is possible by integrally forming a driving circuit and the surrounding pixel portion as shown in FIG. 28 (a), to form a display panel composed of a circuit comprising a unipolar transistors.

また、画素部を構成する回路のトランジスタの半導体層に非晶質半導体(例えばアモルファスシリコン(a−Si:H))を用いることで、工程を簡略化し、さらなるコストダウンが図れる。 Further, the pixel portion an amorphous semiconductor (for example, amorphous silicon (a-Si: H)) to the semiconductor layer of the transistor in the circuit constituting the by using, to simplify the process, further cost reductions can be achieved. この場合には図29(b)や図30(a)に示したように、画素部の周辺の駆動回路をICチップ上に形成し、COG等で表示パネルに実装する良い。 The As is shown in FIG. 29 (b) and FIG. 30 (a) in the case, the driving circuit of the periphery of the pixel portion formed over an IC chip, may be mounted on the display panel by COG or the like. このように、非晶質半導体を用いることでディスプレイの大型化が容易になる。 Thus, increase in size of the display is facilitated by using an amorphous semiconductor.

図43(B)はカメラであり、本体84201、表示部84202、受像部84203、操作キー84204、外部接続ポート84205、シャッター84206等を含む。 Figure 43 (B) shows a camera which includes a main body 84201, a display portion 84202, an image receiving portion 84203, operation keys 84204, an external connection port 84205, a shutter 84206 and the like.

近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。 In recent years, with the high performance such as digital camera, production competition is intensifying. そして、いかに高性能なものを低価格に抑えるかが重要となる。 Then, either keep the how high-performance ones to the low price is important. 本発明の画素構成を有する表示装置を表示部84202に用いたデジタルカメラは、表示不良を防止し、発光素子の寿命を延ばすことができる。 Digital camera using the display unit 84202 of the display device having the pixel structure of the present invention, it is possible to prevent display defects, extend the life of the light emitting element. また、低コスト化を図ることも可能である。 It is also possible to reduce the cost.

例えば、上記実施の形態の画素構成を画素部に用いることで、単極性のトランジスタからなる画素部を形成することができる。 For example, by using a pixel structure of the above embodiment the pixel portion, it is possible to form the pixel portion composed of a unipolar transistor. また、図29(a)に示すように、動作速度の高い信号線駆動回路はICチップ上に形成し、比較的動作速度の低い走査線駆動回路を画素部と共に単極性のトランジスタで構成される回路で一体形成することで、高性能化を実現し、低コスト化を図ることができる。 Further, as shown in FIG. 29 (a), high signal line driver circuit operation speed is formed over an IC chip, and a unipolar transistor with the pixel portion lower scanning line driving circuit relatively operation speed by integrally forming the circuit, it is possible to realize a high performance, cost reduction. また、画素部と、画素部と共に一体形成する走査線駆動回路に用いられるトランジスタの半導体層に非晶質半導体、例えばアモルファスシリコンを適用することでさらなる低コスト化が図れる。 Further, the pixel portion and an amorphous semiconductor for a semiconductor layer of a transistor used in the scan line driver circuit is integrally formed with the pixel portion, for example, amorphous silicon further cost reduction can be applied.

図43(C)はコンピュータであり、本体84301、筐体84302、表示部84303、キーボード84304、外部接続ポート84305、ポインティングマウス84306等を含む。 Figure 43 (C) is a computer which includes a main body 84301, a housing 84302, a display portion 84303, a keyboard 84304, an external connection port 84305, a pointing mouse 84306 and the like. 本発明の画素構成を有する表示装置を表示部84303に用いたコンピュータは、表示不良を防止し、発光素子の寿命を延ばすことができる。 Computer used in the display portion 84303 a display device having a pixel structure of the present invention, it is possible to prevent display defects, extend the life of the light emitting element. また、低コスト化を図ることも可能である。 It is also possible to reduce the cost.

図43(D)はモバイルコンピュータであり、本体84401、表示部84402、スイッチ84403、操作キー84404、赤外線ポート84405等を含む。 Figure 43 (D) shows a mobile computer including a main body 84401, a display portion 84402, a switch 84403, operating keys 84404, an infrared port 84405 and the like. 本発明の画素構成を有する表示装置を表示部84402に用いたモバイルコンピュータは、表示不良を防止し、発光素子の寿命を延ばすことができる。 Mobile computers used in the display portion 84402 a display device having a pixel structure of the present invention, it is possible to prevent display defects, extend the life of the light emitting element. また、低コスト化を図ることも可能である。 It is also possible to reduce the cost.

図43(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体84501、筐体84502、表示部A84503、表示部B84504、記録媒体(DVD等)読み込み部84505、操作キー84506、スピーカー部84507等を含む。 Figure 43 (E) shows a portable image reproducing device provided with a recording medium (specifically, a DVD playback device), and the main body 84501, a housing 84502, a display portion A84503, a display portion B84504, a recording medium (DVD or the like) reading portion 84505, operation keys 84506, a speaker portion 84507, and the like. 表示部A84503は主として画像情報を表示し、表示部B84504は主として文字情報を表示することができる。 Display unit A84503 mainly displays image information, display unit B84504 mainly displays text information. 本発明の画素構成を有する表示装置を表示部A84503や表示部B84504に用いた画像再生装置は、表示不良を防止し、発光素子の寿命を延ばすことができる。 Image reproducing device used in the display portion A84503, a display portion B84504 a display device having a pixel structure of the present invention, it is possible to prevent display defects, extend the life of the light emitting element. また、低コスト化を図ることも可能である。 It is also possible to reduce the cost.

図43(F)はゴーグル型ディスプレイであり、本体84601、表示部84602、イヤホン84603、支持部84604を含む。 Figure 43 (F) shows a goggle type display including a main body 84601, a display portion 84602, an earphone 84 603, the support portion 84604. 本発明の画素構成を有する表示装置を表示部84602に用いたゴーグル型ディスプレイは、表示不良を防止し、発光素子の寿命を延ばすことができる。 Goggle type display a display device having a pixel structure of the present invention used in the display portion 84602 can be prevented display defect, extend the life of the light emitting element. また、低コスト化を図ることも可能である。 It is also possible to reduce the cost.

図43(G)は携帯型遊技機であり、筐体84701、表示部84702、スピーカー部84703、操作キー84704、記憶媒体挿入部84705等を含む。 Figure 43 (G) is a portable game machine, which includes a housing 84701, a display portion 84702, speaker portions 84703, operation keys 84704, a storage medium inserting portion 84705 and the like. 本発明の画素構成を有する表示装置を表示部84702に用いた携帯型遊技機は、表示不良を防止し、発光素子の寿命を延ばすことができる。 Portable game machines used in the display portion 84702 a display device having a pixel structure of the present invention, it is possible to prevent display defects, extend the life of the light emitting element. また、低コスト化を図ることも可能である。 It is also possible to reduce the cost.

図43(H)はテレビ受像機能付きデジタルカメラであり、本体84801、表示部84802、操作キー84803、スピーカー84804、シャッター84805、受像部84806、アンテナ84807等を含む。 Figure 43 (H) is a digital camera having a television reception function, which includes a main body 84801, a display portion 84802, operation keys 84803, a speaker 84804, a shutter 84805, an image receiving portion 84806, an antenna 84807 and the like. 本発明の画素構成を有する表示装置を表示部84802に用いたテレビ受像機能付きデジタルカメラは、表示不良を防止し、発光素子の寿命を延ばすことができる。 TV reception function mounted digital camera using the display unit 84802 of the display device having the pixel structure of the present invention, it is possible to prevent display defects, extend the life of the light emitting element. また、画素の開口率が高く高詳細な表示が可能となる。 The aperture ratio of the pixel becomes possible taller detailed view. また、低コスト化を図ることも可能である。 It is also possible to reduce the cost.

例えば、上記実施の形態の画素構成を画素部に用いることで、画素の開口率を向上させることができる。 For example, by using a pixel structure of the above embodiment the pixel portion, it is possible to improve the aperture ratio of the pixel. 具体的には、発光素子を駆動する駆動用トランジスタにNチャネル型のトランジスタを用いることで開口率が向上する。 Specifically, the aperture ratio is improved by using N-channel transistors in the driving transistor for driving the light emitting element. よって、高精細な表示部を有するテレビ受像機能付きデジタルカメラを提供することができる。 Therefore, it is possible to provide a digital camera having a television reception function with a high-definition display.

このように多機能化し、テレビ受像機能付きデジタルカメラはテレビの視聴等に使用頻度が高まる一方で、一回の充電により長時間使用できることが要求される。 Thus was multifunctional, the digital camera having a television reception function while the increasing frequency of use such as viewing television, it is required for a long time can be used by a single charge.

例えば、図29(b)や図30(a)に示すように周辺駆動回路をICチップ上に形成し、CMOS等を用いることにより低消費電力化を図ることが可能である。 For example, a peripheral driver circuit formed over an IC chip as shown in FIG. 29 (b) and FIG. 30 (a), the it is possible to reduce the power consumption by using a CMOS or the like.

このように本発明は、あらゆる電子機器に適用することが可能である。 Thus, the present invention can be applied to various electronic devices.

なお、本実施例は、本明細書中の他の実施の形態、実施例とも組み合わせて実施することが可能である。 Note that this embodiment, other embodiment modes in this specification can be implemented in combination as embodiment.

本実施例において、本発明の画素構成を用いた表示装置を表示部に有する携帯電話の構成例について図44を用いて説明する。 In the present embodiment, a configuration example of a mobile phone having a display unit a display device using a pixel structure of the present invention will be described with reference to FIG. 44.

表示パネル8301はハウジング8330に脱着自在に組み込まれる。 Display panel 8301 is detachably incorporated in a housing 8330. ハウジング8330は表示パネル8301のサイズに合わせて、形状や寸法を適宜変更することができる。 The housing 8330 may be in accordance with the size of the display panel 8301, to change the shape and size desired. 表示パネル8301を固定したハウジング8330はプリント基板8331に嵌入されモジュールとして組み立てられる。 The housing 8330 which fixes the display panel 8301 are assembled as a module is fitted to the printed circuit board 8331.

表示パネル8301はFPC8313を介してプリント基板8331に接続される。 Display panel 8301 is connected to the printed board 8331 through an FPC8313. プリント基板8331には、スピーカー8332、マイクロフォン8333、送受信回路8334、CPU及びコントローラなどを含む信号処理回路8335が形成されている。 The printed circuit board 8331 is a speaker 8332, a microphone 8333, a signal processing circuit 8335, including transmission and reception circuit 8334, CPU and controller are formed. このようなモジュールと、入力手段8336、バッテリー8337を組み合わせ、筐体8339に収納する。 Such a module is combined with an input unit 8336, a battery 8337, stored in a housing 8339. 表示パネル8301の画素部は筐体8339に形成された開口窓から視認できように配置する。 Pixel portion of the display panel 8301 is provided so as to be seen from an opening window formed in the housing 8339.

表示パネル8301は、画素部と一部の周辺駆動回路(複数の駆動回路のうち動作周波数の低い駆動回路)を基板上にTFTを用いて一体形成し、一部の周辺駆動回路(複数の駆動回路のうち動作周波数の高い駆動回路)をICチップ上に形成し、そのICチップをCOG(Chip On Glass)で表示パネル8301に実装しても良い。 Display panel 8301, the pixel portion and part of peripheral driver circuits (a driver circuit having a low operation frequency among a plurality of driver circuits) is formed integrally with the TFT on the substrate, part of the peripheral driver circuits (a plurality of drive high drive circuit) operating frequency of the circuit formed over an IC chip, may be mounted on the display panel 8301 and the IC chip by COG (chip on Glass). あるいは、そのICチップをTAB(Tape Auto Bonding)やプリント基板を用いてガラス基板と接続してもよい。 Alternatively, a TAB (Tape Auto Bonding) or a printed circuit board the IC chip may be connected to a glass substrate using. なお、一部の周辺駆動回路を基板上に画素部と一体形成し、他の周辺駆動回路を形成したICチップをCOG等で実装した表示パネルの構成は図28(a)に一例を示してある。 Incidentally, a part of the peripheral driver circuits may be formed integrally with the pixel portion on the substrate, a structure of a display panel that the IC chip forming the other peripheral driver circuits is mounted by COG or the like shows an example in FIG. 28 (a) is there. このような構成とすることで、表示装置の低消費電力化を図り、携帯電話機の一回の充電による使用時間を長くすることができる。 This structure generates the, power consumption of a display device, it is possible to increase the time per charge of a mobile phone. また、携帯電話機の低コスト化を図ることができる。 Further, it is possible to reduce the cost of the mobile phone.

また、画素部には上記実施の形態で示した画素構成を適宜適用することができる。 Further, the pixel portion can be appropriately applied to the pixel structure described in the above embodiment.

例えば、上記実施の形態で示した画素構成等を適用することで低コスト化を実現するため、画素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製造工程の削減を図ることができる。 For example, in order to realize cost reduction by applying such a pixel structure described in the above embodiment, reduction of the manufacturing steps to constitute a peripheral driver circuit integrally formed with the pixel portion and the pixel portion in unipolar transistors it can be achieved.

また、さらに消費電力の低減を図るため、図29(b)や図30(a)に示すように、基板上にTFTを用いて画素部を形成し、全ての周辺駆動回路をICチップ上に形成し、そのICチップをCOG(Chip On Glass)などで表示パネルに実装しても良い。 Further, in order to further reduce power consumption, as shown in FIG. 29 (b) and FIG. 30 (a), the pixel portion is formed using a TFT on a substrate, all of the peripheral driver circuits on an IC chip formed may implement the IC chip on the display panel or the like COG (chip on Glass). そして、画素部には、上記実施の形態の画素構成を用い、非晶質半導体膜をトランジスタの半導体層に用いることで製造コストの削減を図ることができる。 Then, in the pixel portion, using a pixel structure of the above-described embodiment, it is possible to reduce the manufacturing cost by using an amorphous semiconductor film as a semiconductor layer of a transistor.

また、本実施例に示した構成は携帯電話の一例であって、本発明の画素構成はこのような構成の携帯電話に限られず様々な構成の携帯電話に適用することができる。 Further, the structure shown in this embodiment is an example of a mobile phone, a pixel structure of the present invention can be applied to mobile phones of the various configurations it is not limited to a mobile phone having such a configuration.

なお、本実施例は、本明細書中の実施の形態、他の実施例とも組み合わせて実施することが可能である。 Note that this embodiment can be implemented in combination embodiments herein, and other embodiments also.

本実施例においては、本発明の画素構成を用いた表示装置を表示部に有する電子機器、特にELモジュールを具備するテレビ受像器の構成例について説明する。 In the present embodiment, an electronic device including a display unit to display device using a pixel structure of the present invention, an example of the configuration of the television receiver particularly comprises an EL module is explained.

図45は表示パネル7901と、回路基板7911を組み合わせたELモジュールを示している。 Figure 45 is a display panel 7901 shows the EL module combining circuit board 7911. 表示パネル7901は画素部7902、走査線駆動回路7903及び信号線駆動回路7904を有している。 Display panel 7901 includes a pixel portion 7902, the scanning line driver circuit 7903 and the signal line driver circuit 7904. 回路基板7911には、例えば、コントロール回路7912や信号分割回路7913などが形成されている。 The circuit board 7911, for example, a control circuit 7912, a signal dividing circuit 7913 is formed. 表示パネル7901と回路基板7911は接続配線7914によって接続されている。 The display panel 7901 and the circuit board 7911 are connected by a connection wiring 7914. 接続配線にはFPC等を用いることができる。 The connection wiring an FPC or the like can be used.

表示パネル7901は、画素部と一部の周辺駆動回路(複数の駆動回路のうち動作周波数の低い駆動回路)を基板上にTFTを用いて一体形成し、一部の周辺駆動回路(複数の駆動回路のうち動作周波数の高い駆動回路)をICチップ上に形成し、そのICチップをCOG(Chip On Glass)などで表示パネル7901に実装するとよい。 Display panel 7901, the pixel portion and part of peripheral driver circuits (a driver circuit having a low operation frequency among a plurality of driver circuits) is formed integrally with the TFT on the substrate, part of the peripheral driver circuits (a plurality of drive high drive circuit) operating frequency of the circuit formed over an IC chip, may be mounted on the display panel 7901 and the IC chip or the like COG (chip on Glass). あるいは、そのICチップをTAB(Tape Auto Bonding)やプリント基板を用いて表示パネル7901に実装しても良い。 Alternatively, it may be mounted on the IC chip on the display panel 7901 by using TAB (Tape Auto Bonding) or a printed circuit board. なお、一部の周辺駆動回路を基板上に画素部と一体形成し、他の周辺駆動回路を形成したICチップをCOG等で実装した構成は図28(a)に一例を示してある。 Incidentally, a part of the peripheral driver circuits may be formed integrally with the pixel portion on the substrate, constituting the IC chip forming the other peripheral driver circuits is mounted by COG or the like is shown an example in FIG. 28 (a).

また、画素部には上記実施の形態で示した画素構成を適宜適用することができる。 Further, the pixel portion can be appropriately applied to the pixel structure described in the above embodiment.

例えば、上記実施の形態で示した画素構成等を適用することで、低コスト化を実現するため画素部及び画素部と一体基板上に形成する周辺駆動回路を単極性のトランジスタで構成して製造工程の削減を図ることができる。 For example, by applying the like pixel arrangement described in the above embodiment, the peripheral driving circuits to be formed integrally on the substrate as the pixel portion and the pixel portion for implementing cost reduction constituted by transistors having fabrication it is possible to reduce the number of steps.

また、さらに消費電力の低減を図るため、ガラス基板上にTFTを用いて画素部を形成し、全ての周辺駆動回路をICチップ上に形成し、そのICチップをCOG(Chip On Glass)表示パネルに実装してもよい。 Further, in order to further reduce power consumption, a pixel portion is formed using a TFT over a glass substrate, all of the peripheral driver circuits are formed over an IC chip, COG (Chip On Glass) and the IC chip display panel it may be mounted on.

また、上記実施の形態で示した画素構成を適用することで、Nチャネル型のトランジスタのみで画素を構成することができるため、非晶質半導体(例えば、アモルファスシリコン)をトランジスタの半導体層に適用することが可能となる。 The application, by applying the pixel structure shown in the above embodiment, it is possible to configure the pixels only N-channel transistors, amorphous semiconductors (e.g., amorphous silicon) to the semiconductor layer of the transistor it is possible to become. つまり、均一な結晶性半導体膜を作製することが困難な大型の表示装置の作製が可能となる。 In other words, production of the hard large display device to produce a uniform crystalline semiconductor film is made possible. また、画素を構成するトランジスタの半導体層に非晶質半導体膜を用いることにより、製造工程を削減することができ、製造コストの削減も図ることができる。 By using an amorphous semiconductor film as a semiconductor layer of a transistor constituting a pixel, it is possible to reduce the manufacturing process, it is possible to also reduce the manufacturing cost.

なお、非晶質半導体膜を、画素を構成するトランジスタの半導体層に適用する場合には、基板上にTFTを用いて画素部を形成し、全ての周辺駆動回路をICチップ上に形成し、そのICチップをCOG(Chip On Glass)で表示パネルに実装するとよい。 Note that the amorphous semiconductor film, when applied to a semiconductor layer of a transistor constituting a pixel, the pixel portion is formed using a TFT on a substrate, to form all of the peripheral driver circuits on an IC chip, the IC chip may be mounted on the display panel by COG (chip on Glass). なお、基板上に画素部を形成し、その基板上に周辺駆動回路を形成したICチップをCOG等で実装した構成は図29(b)に一例を示してある。 Incidentally, the pixel portion is formed on a substrate, constituting the IC chip to form a peripheral driver circuit mounted on the substrate by COG or the like is shown an example in FIG. 29 (b).

このELモジュールによりELテレビ受像機を完成させることができる。 It is possible to complete the EL television receiver by the EL module. 図46は、ELテレビ受像機の主要な構成を示すブロック図である。 Figure 46 is a block diagram showing the main configuration of an EL television receiver. チューナ8001は映像信号と音声信号を受信する。 The tuner 8001 receives a video signal and an audio signal. 映像信号は、映像信号増幅回路8002と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路8003と、その映像信号を駆動回路の入力仕様に変換するためのコントロール回路8012により処理される。 The video signal is a video signal amplifier circuit 8002, red signals output from the green, and the video signal processing circuit 8003 for converting a color signal corresponding to each color of blue, into the input specification of a driver circuit the video signal and a control circuit 8012 for converting.

コントロール回路8012は、走査線側(走査線駆動回路8021)と信号線側(信号線駆動回路8004)にそれぞれ信号が出力する。 Control circuit 8012 outputs signals to each of the scanning line side (scan line driver circuit 8021) and the signal line side (the signal line driver circuit 8004) are output. デジタル駆動する場合には、信号線側に信号分割回路8013を設け、入力デジタル信号をm個に分割して供給する構成としても良い。 In the case of digital driving, a signal dividing circuit 8013 is provided on the signal line side, it may be supplied by dividing the input digital signal into m. なお、表示パネル8020は、走査線駆動回路8021及び信号線駆動回路8004それぞれから信号が入力される。 The display panel 8020, the signal is input from each of the scan line driver circuit 8021 and the signal line driver circuit 8004.

チューナ8001で受信した信号のうち、音声信号は音声信号増幅回路8005に送られ、その出力は音声信号処理回路8006を経てスピーカー8007に供給される。 Among the signals received by the tuner 8001, audio signals are transmitted to an audio signal amplifier circuit 8005, is supplied to a speaker 8007 through an audio signal processing circuit 8006. 制御回路8008は受信局(受信周波数)や音量の制御情報を入力部8009から受け、チューナ8001や音声信号処理回路8006に信号を送出する。 The control circuit 8008 receives control information on receiving station (receiving frequency) or sound volume from an input portion 8009 and transmits signals to the tuner 8001 and the audio signal processing circuit 8006.

また、図46とは別の形態のELモジュールを組み込んだテレビ受像器について図47(A)に示す。 Also, it is shown in FIG. 47 (A) television receiver incorporated an EL module of another form the Figure 46. 図47(A)において、表示画面8102はELモジュールで形成される。 In FIG. 47 (A), display screen 8102 may be formed using an EL module. また、筐体8101には、スピーカー8103、操作スイッチ8104などが適宜備えられている。 In addition, the housing 8101, speakers 8103, an operation switch, and the like 8104 are provided as appropriate.

また図47(B)に、ワイヤレスでディスプレイのみを持ち運び可能なテレビ受像器を示す。 Also in FIG. 47 (B), show only a portable television receiver display wirelessly. 筐体8112にはバッテリー及び信号受信器が内蔵されており、そのバッテリーで表示部8113やスピーカー部8117を駆動させる。 The housing 8112 incorporates a battery and a signal receiver, drives the display unit 8113 and a speaker portion 8117 at its batteries. バッテリーは充電器8110で繰り返し充電が可能となっている。 The battery can be charged repeatedly in the charger 8110. また、充電器8110は映像信号を送受信することが可能で、その映像信号をディスプレイの信号受信器に送信することができる。 Further, the charger 8110 can transmit and receive a video signal, it is possible to transmit the video signal to the signal receiver of the display. 筐体8112は操作キー8116によって制御する。 Housing 8112 is controlled by an operation key 8116. また、図47(B)に示す装置は、操作キー8116を操作することによって、筐体8112から充電器8110に信号を送ることも可能であるため映像音声双方向通信装置とも言える。 The device shown in FIG. 47 (B), by operating the operation key 8116, it can be said that the video and audio interactive communication device since it is possible to send a signal to the charger 8110 from the housing 8112. また、操作キー8116を操作することによって、筐体8112から充電器8110に信号を送り、さらに充電器8110が送信できる信号を他の電子機器に受信させることによって、他の電子機器の通信制御も可能であり、汎用遠隔制御装置とも言える。 Further, by operating the operation key 8116, it sends a signal to the charger 8110 from the housing 8112, by receiving a signal that can be further transmitted charger 8110 to another electronic device, also the communication control of another electronic device is possible, it can be said that the universal remote control device. 本発明は表示部8113に適用することができる。 The present invention can be applied to the display portion 8113.

図48(A)は表示パネル8201とプリント配線基板8202を組み合わせたモジュールを示している。 Figure 48 (A) shows a module combining a display panel 8201 and a printed wiring board 8202. 表示パネル8201は、複数の画素が設けられた画素部8203と、第1の走査線駆動回路8204、第2の走査線駆動回路8205と、選択された画素にビデオ信号を供給する信号線駆動回路8206を備えている。 Display panel 8201 includes a pixel portion 8203 in which a plurality of pixels are provided, a first scan line driver circuit 8204, a second scan line driver circuit 8205, the signal line driving circuit for supplying a video signal to the selected pixel It is equipped with a 8206.

プリント配線基板8202には、コントローラ8207、中央処理装置(CPU8208)、メモリ8209、電源回路8210、音声処理回路8211及び送受信回路8212などが備えられている。 The printed wiring board 8202, the controller 8207, a central processing unit (CPU8208), a memory 8209, a power supply circuit 8210, an audio processing circuit 8211 and the receiving circuit 8212 are provided. プリント配線基板8202と表示パネル8201は、FPC8213により接続されている。 Printed wiring board 8202 and the display panel 8201 is connected by FPC8213. プリント配線基板8202には、容量素子、バッファ回路などを設け、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることを防ぐ構成としても良い。 The printed wiring board 8202, a capacitor element, and provided a buffer circuit, or riding noise to the power supply voltage or a signal may be configured to prevent a rise of a signal dull. また、コントローラ8207、音声処理回路8211、メモリ8209、CPU8208、電源回路8210などは、COG(Chip On Glass)方式を用いて表示パネル8201に実装することもできる。 Further, the controller 8207, the audio processing circuit 8211, a memory 8209, CPU8208, such as power circuit 8210, can be mounted on the display panel 8201 with COG (Chip On Glass) method. COG方式により、プリント配線基板8202の規模を縮小することができる。 By a COG method, it is possible to reduce the scale of the printed wiring board 8202.

プリント配線基板8202に備えられたインターフェース(I/F)8214を介して、各種制御信号の入出力が行われる。 Via an interface (I / F) 8214 provided on the printed wiring board 8202, Various control signals are input and output. また、アンテナとの間の信号の送受信を行うためのアンテナ用ポート8215が、プリント配線基板8202に設けられている。 In addition, an antenna port 8215 for sending and receiving signals between the antenna is provided on the printed wiring board 8202.

図48(B)は、図48(A)に示したモジュールのブロック図を示す。 Figure 48 (B) shows a block diagram of the module shown in FIG. 48 (A). このモジュールは、メモリ8209としてVRAM8216、DRAM8217、フラッシュメモリ8218などが含まれている。 This module, as the memory 8209 VRAM8216, DRAM8217, are included, such as a flash memory 8218. VRAM8216にはパネルに表示する画像のデータが、DRAM8217には画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶されている。 Image data to be displayed on the panel VRAM8216 is image data or audio data, DRAM8217 various programs are stored in the flash memory.

電源回路8210は、表示パネル8201、コントローラ8207、CPU8208、音声処理回路8211、メモリ8209、送受信回路8212を動作させる電力を供給する。 Power supply circuit 8210, a display panel 8201, the controller 8207, CPU8208, the audio processing circuit 8211, a memory 8209, supplies power for operating the transmitting and receiving circuit 8212. またパネルの仕様によっては、電源回路8210に電流源が備えられている場合もある。 Some specifications of the panel, there is a case where a current source is provided in the power source circuit 8210.

CPU8208は、制御信号生成回路8220、デコーダ8221、レジスタ8222、演算回路8223、RAM8224、CPU8208用のインターフェース8219などを有している。 CPU8208, the control signal generation circuit 8220, a decoder 8221, a register 8222, an arithmetic circuit 8223, RAM8224, has a like interface 8219 for CPU8208. インターフェース8219を介してCPU8208に入力された各種信号は、一旦レジスタ8222に保持された後、演算回路8223、デコーダ8221などに入力される。 Various signals input to the CPU8208 through the interface 8219 are once stored in the register 8222, an arithmetic circuit 8223, is input like the decoder 8221. 演算回路8223では、入力された信号に基づき演算を行い、各種命令を送る場所を指定する。 The arithmetic circuit 8223 performs operation based on the input signal and specifies an address to send various instructions. 一方デコーダ8221に入力された信号はデコードされ、制御信号生成回路8220に入力される。 On the other hand, the signal input to the decoder 8221 is decoded and inputted to the control signal generation circuit 8220. 制御信号生成回路8220は入力された信号に基づき、各種命令を含む信号を生成し、演算回路8223において指定された場所、具体的にはメモリ8209、送受信回路8212、音声処理回路8211、コントローラ8207などに送る。 Control signal generating circuit 8220 based on the inputted signal, generates a signal including various instructions designated by the arithmetic circuit 8223, specifically the memory 8209, the transmission and reception circuit 8212, the audio processing circuit 8211, such as a controller 8207 send to.

メモリ8209、送受信回路8212、音声処理回路8211、コントローラ8207は、それぞれ受けた命令に従って動作する。 Memory 8209, the transmission and reception circuit 8212, the audio processing circuit 8211, the controller 8207 operate in accordance with the received instruction. 以下その動作について簡単に説明する。 The operations will be briefly described below.

入力手段8225から入力された信号は、I/F8214を介してプリント配線基板8202に実装されたCPU8208に送られる。 Signal inputted from the input means 8225 is sent to the CPU8208 mounted on the printed wiring board 8202 via the I / F8214. 制御信号生成回路8220は、ポインティングデバイスやキーボードなどの入力手段8225から送られてきた信号に従い、VRAM8216に格納してある画像データを所定のフォーマットに変換し、コントローラ8207に送付する。 Control signal generation circuit 8220 in accordance with the signal sent from the input means 8225 such as a pointing device or a keyboard, and converts the image data stored in the VRAM8216 into a predetermined format and transmits it to the controller 8207.

コントローラ8207は、パネルの仕様に合わせてCPU8208から送られてきた画像データを含む信号にデータ処理を施し、表示パネル8201に供給する。 The controller 8207 performs data processing to the signal including the image data sent from the CPU8208 in accordance with the specification of the panel, and supplies to the display panel 8201. またコントローラ8207は、電源回路8210から入力された電源電圧やCPU8208から入力された各種信号をもとに、Hsync信号、Vsync信号、クロック信号CLK、交流電圧(AC Cont)、切り替え信号L/Rを生成し、表示パネル8201に供給する。 The controller 8207, based on the inputted various signals from the power supply voltage and CPU8208 input from the power supply circuit 8210, Hsync signal, Vsync signal, clock signal CLK, and an alternating voltage (AC Cont), a switching signal L / R generated, supplied to the display panel 8201.

送受信回路8212では、アンテナ8228において電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、VCO(Voltage Controlled Oscillator)、LPF(Low Pass Filter)、カプラ、バランなどの高周波回路を含んでいる。 The transceiver circuit 8212, are processed signal transmitted and received as a radio wave in the antenna 8228, specifically isolator, a band pass filter, VCO (Voltage Controlled Oscillator), LPF (Low Pass Filter), a coupler, a high frequency such as a balun It contains a circuit. 送受信回路8212において送受信される信号のうち音声情報を含む信号が、CPU8208からの命令に従って、音声処理回路8211に送られる。 A signal including audio information among signals transmitted and received in the transmission and reception circuit 8212, in accordance with an instruction from the CPU8208, is transmitted to the audio processing circuit 8211.

CPU8208の命令に従って送られてきた音声情報を含む信号は、音声処理回路8211において音声信号に復調され、スピーカー8227に送られる。 Signals comprising voice data transmitted in accordance with the instruction of the CPU8208 is demodulated into an audio signal in the audio processing circuit 8211 and sent to the speaker 8227. またマイク8226から送られてきた音声信号は、音声処理回路8211において変調され、CPU8208からの命令に従って、送受信回路8212に送られる。 The audio signal sent from a microphone 8226 is modulated in the audio processing circuit 8211, in accordance with an instruction from the CPU8208, sent to the transmission and reception circuit 8212.

コントローラ8207、CPU8208、電源回路8210、音声処理回路8211、メモリ8209を、本実施例のパッケージとして実装することができる。 Controller 8207, CPU8208, the power supply circuit 8210, the audio processing circuit 8211, the memory 8209 may be implemented as a package of this embodiment.

勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。 Of course, the present invention is not limited to the television receiver, apply a monitor of a personal computer started, and information display boards in railway stations, airports, in a variety of applications as a display medium having a large area in particular, such as advertising display board on the street can do.

以上により、本発明の画素構成を用いた表示装置は、発光素子に順方向の発光素子駆動電圧を印加する際には、発光素子に一定の電流を流すことが可能であり、発光素子に逆方向の発光素子駆動電圧を印加する際には、短絡箇所を絶縁化するのに十分な電流を短絡箇所に流すことができ、かつ発光素子の寿命を延ばすことが可能である。 By the above, the display device using a pixel structure of the present invention, in applying the light emitting element driving voltage forward to the light emitting element is capable of supplying a constant current to the light emitting element, opposite to the light emitting element when applying the direction of the light emitting element driving voltage can be supplied to the short-circuited portion enough current for insulating the short-circuit portion, and it is possible to extend the life of the light emitting element. また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。 Further, it is possible to inexpensively manufacture it is possible to configure transistors having the circuit configuration.

また、回路構成にあるトランジスタをN型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。 Further, by manufacturing a transistor in the circuit configuration in N-type transistor, it can be applied to the transistor of amorphous silicon. 従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。 Therefore, because it already can be applied manufacturing technique of a transistor using the established amorphous silicon, in a simple and inexpensive manufacturing process, can be operating characteristics obtain a good and stable display.

なお、本実施例は、本明細書中の実施の形態、他の実施例とも組み合わせて実施することが可能である。 Note that this embodiment can be implemented in combination embodiments herein, and other embodiments also.

本発明の表示装置で用いる画素の回路図。 Circuit diagram of a pixel used in the display device of the present invention. 本発明の表示装置で用いる画素の回路図。 Circuit diagram of a pixel used in the display device of the present invention. 本発明の表示装置でデジタル時間階調方式を行なう場合のタイミングチャートを示す図。 It shows a timing chart in the case of performing digital time gray scale method in the display device of the present invention. 本発明の表示装置においてアナログ方式で階調表示を行なう場合のタイミングチャートを示す図。 It shows a timing chart in the case of performing gradation display by an analog method in the display device of the present invention. 本発明のディスプレイを説明する図。 Diagram for explaining a display of the present invention. 本発明のディスプレイの画素部の構成を示す図。 Diagram showing the structure of a pixel portion of a display of the present invention. 本発明の表示装置で用いる画素の回路図。 Circuit diagram of a pixel used in the display device of the present invention. 本発明の表示装置で用いる画素の回路図。 Circuit diagram of a pixel used in the display device of the present invention. 本発明の表示装置でデジタル時間階調方式を行なう場合のタイミングチャートを示す図。 It shows a timing chart in the case of performing digital time gray scale method in the display device of the present invention. 本発明の表示装置においてアナログ方式で階調表示を行なう場合のタイミングチャートを示す図。 It shows a timing chart in the case of performing gradation display by an analog method in the display device of the present invention. 本発明の表示装置で用いる画素の回路図。 Circuit diagram of a pixel used in the display device of the present invention. 本発明の表示装置で用いる画素の回路図。 Circuit diagram of a pixel used in the display device of the present invention. 本発明の表示装置で用いる画素の回路図。 Circuit diagram of a pixel used in the display device of the present invention. 本発明の表示装置でデジタル時間階調方式を行なう場合のタイミングチャートを示す図。 It shows a timing chart in the case of performing digital time gray scale method in the display device of the present invention. 本発明の表示装置においてアナログ方式で階調表示を行なう場合のタイミングチャートを示す図。 It shows a timing chart in the case of performing gradation display by an analog method in the display device of the present invention. 本発明の表示装置で用いる画素の回路図。 Circuit diagram of a pixel used in the display device of the present invention. 本発明の表示装置で用いる画素の回路図。 Circuit diagram of a pixel used in the display device of the present invention. 本発明の表示装置で用いる画素の回路図。 Circuit diagram of a pixel used in the display device of the present invention. 本発明の表示装置でデジタル時間階調方式を行なう場合のタイミングチャートを示す図。 It shows a timing chart in the case of performing digital time gray scale method in the display device of the present invention. 本発明の表示装置においてアナログ方式で階調表示を行なう場合のタイミングチャートを示す図。 It shows a timing chart in the case of performing gradation display by an analog method in the display device of the present invention. 本発明の表示装置で用いる画素の回路図。 Circuit diagram of a pixel used in the display device of the present invention. 本発明の表示装置で用いる画素の回路図。 Circuit diagram of a pixel used in the display device of the present invention. 本発明の表示装置でデジタル時間階調方式を行なう場合のタイミングチャートを示す図。 It shows a timing chart in the case of performing digital time gray scale method in the display device of the present invention. 本発明の表示装置で用いる画素の回路図。 Circuit diagram of a pixel used in the display device of the present invention. 本発明の表示装置で用いる画素の回路図。 Circuit diagram of a pixel used in the display device of the present invention. 本発明の表示装置で用いる画素の回路図。 Circuit diagram of a pixel used in the display device of the present invention. 本発明の表示装置で用いる画素の回路図。 Circuit diagram of a pixel used in the display device of the present invention. 本発明の表示装置で用いる表示パネルを説明する図。 Diagram for explaining the display panel used in the display device of the present invention. 本発明の表示装置で用いる表示パネルを説明する図。 Diagram for explaining the display panel used in the display device of the present invention. 本発明の表示装置で用いる表示パネルを説明する図。 Diagram for explaining the display panel used in the display device of the present invention. 本発明の表示装置で用いる表示パネルを説明する図。 Diagram for explaining the display panel used in the display device of the present invention. 本発明の表示装置で用いる表示パネルを説明する図。 Diagram for explaining the display panel used in the display device of the present invention. 本発明の表示装置で用いる表示パネルを説明する図。 Diagram for explaining the display panel used in the display device of the present invention. 本発明の表示装置で用いる表示パネルを説明する図。 Diagram for explaining the display panel used in the display device of the present invention. 本発明の表示装置で用いる表示パネルを説明する図。 Diagram for explaining the display panel used in the display device of the present invention. 本発明の表示装置で用いる表示パネルを説明する図。 Diagram for explaining the display panel used in the display device of the present invention. 本発明の表示装置で用いるコントローラの構成を示す図。 It shows a controller configuration used in the display device of the present invention. 本発明の表示装置の構成を示すブロック図。 Block diagram showing a configuration of a display device of the present invention. 本発明の表示装置で用いるディスプレイコントローラの構成を示す図。 Diagram illustrating a configuration of a display controller for use in the display device of the present invention. 本発明の表示装置で用いるソース信号線駆動回路の構成を示す図。 It shows the structure of a source signal line driver circuit used in the display device of the present invention. 本発明の表示装置で用いるゲート信号線駆動回路の構成を示す図。 It illustrates a configuration of a gate signal line driver circuit used in the display device of the present invention. 本発明の画素のレイアウト図面。 Layout drawing of the pixels of the present invention. 本発明の表示装置が適用可能な電子機器を説明する図。 Figure display device of the present invention will be described an electronic device that can be applied. 本発明の表示装置が適用可能な電子機器を説明する図。 Figure display device of the present invention will be described an electronic device that can be applied. 本発明の表示装置が適用可能な電子機器を説明する図。 Figure display device of the present invention will be described an electronic device that can be applied. 本発明の表示装置が適用可能な電子機器を説明する図。 Figure display device of the present invention will be described an electronic device that can be applied. 本発明の表示装置が適用可能な電子機器を説明する図。 Figure display device of the present invention will be described an electronic device that can be applied. 本発明の表示装置が適用可能な電子機器を説明する図。 Figure display device of the present invention will be described an electronic device that can be applied.

Claims (3)

  1. 第1の配線と、第2の配線と、第3の配線と、第4の配線と、 A first wiring, a second wiring, a third wiring, a fourth wiring,
    画素電極と対向電極とを有する発光素子と、 A light emitting device having a pixel electrode and a counter electrode,
    映像信号の入力を制御する第1のトランジスタと、 A first transistor for controlling input of a video signal,
    前記発光素子の前記画素電極から前記対向電極に流れる電流を制御する第2のトランジスタと、 A second transistor for controlling a current flowing through the counter electrode from the pixel electrode of the light emitting element,
    前記発光素子の前記対向電極から前記画素電極に流れる電流を制御する第3のトランジスタとを有し、 And a third transistor for controlling a current flowing to the pixel electrode from the counter electrode of the light emitting element,
    前記第1のトランジスタのゲート電極は前記第1の配線と電気的に接続され、 The gate electrode of the first transistor being connected the first wiring electrically,
    前記第1のトランジスタのソース電極もしくはドレイン電極の一方は前記映像信号を供給する前記第2の配線と電気的に接続され、他方は前記第2のトランジスタのゲート電極と電気的に接続され、 Wherein one of the first source electrode or the drain electrode of the transistor which is connected the second wiring electrically supplying a video signal, the other is electrically connected to the gate electrode of the second transistor,
    前記第2のトランジスタのソース電極もしくはドレイン電極の一方は前記第3の配線と電気的に接続され、他方は前記画素電極と電気的に接続され、 Wherein one of the second source electrode or the drain electrode of the transistor being connected the third wiring electrically, the other is electrically connected to the said pixel electrode,
    前記第3のトランジスタのソース電極もしくはドレイン電極の一方は前記画素電極、及び第3のトランジスタのゲート電極と電気的に接続され、他方は前記第4の配線と電気的に接続され、 Wherein one of the third source electrode or the drain electrode of the transistor being connected the pixel electrode, and a third electrically to the gate electrode of the transistor, the other being connected said fourth wiring electrically,
    前記第1のトランジスタ、前記第2のトランジスタ、及び前記第3のトランジスタはNチャネル型トランジスタであり、 Said first transistor, said second transistor, and said third transistor is an N-channel transistor,
    前記第3の配線の電位は、前記対向電極より高く、 Potential of the third wiring is higher than the counter electrode,
    前記第4の配線の電位は、 書き込み期間において前記対向電極の電位より高く、表示期間において前記対向電極の電位より高く、逆方向バイアス期間において前記対向電極よりも低いことを特徴とする表示装置。 The potential of the fourth wiring is higher than the potential of the counter electrode in the writing period, higher than the potential of the counter electrode in the display period, the display apparatus characterized by lower than the counter electrode in the reverse bias period.
  2. 第1の配線と、第2の配線と、第3の配線と、第4の配線と、第5の配線と、 A first wiring, a second wiring, a third wiring, a fourth wiring, a fifth wiring,
    画素電極と対向電極とを有する発光素子と、 A light emitting device having a pixel electrode and a counter electrode,
    映像信号の入力を制御する第1のトランジスタと、 A first transistor for controlling input of a video signal,
    前記発光素子の前記画素電極から前記対向電極に流れる電流を制御する第2のトランジスタと、 A second transistor for controlling a current flowing through the counter electrode from the pixel electrode of the light emitting element,
    前記発光素子の前記対向電極から前記画素電極に流れる電流を制御する第3のトランジスタ及び第4のトランジスタとを有し、 And a third transistor and a fourth transistor for controlling a current flowing through the pixel electrode from the counter electrode of the light emitting element,
    前記第1のトランジスタのゲート電極は前記第1の配線と電気的に接続され、 The gate electrode of the first transistor being connected the first wiring electrically,
    前記第1のトランジスタのソース電極もしくはドレイン電極の一方は前記映像信号を供給する前記第2の配線と電気的に接続され、他方は前記第2のトランジスタのゲート電極と電気的に接続され、 Wherein one of the first source electrode or the drain electrode of the transistor which is connected the second wiring electrically supplying a video signal, the other is electrically connected to the gate electrode of the second transistor,
    前記第2のトランジスタのソース電極もしくはドレイン電極の一方は前記第3の配線と電気的に接続され、他方は前記画素電極と電気的に接続され、 Wherein one of the second source electrode or the drain electrode of the transistor being connected the third wiring electrically, the other is electrically connected to the said pixel electrode,
    前記第3のトランジスタのソース電極もしくはドレイン電極の一方は前記第2のトランジスタのゲート電極と電気的に接続され、他方の電極は前記画素電極と電気的に接続され、 Wherein one of the third source electrode or the drain electrode of the transistor is electrically connected to the gate electrode of the second transistor and the other electrode is connected to the pixel electrode electrically,
    前記第3のトランジスタのゲート電極は前記第4の配線と電気的に接続され、 The gate electrode of the third transistor being connected the fourth wiring electrically,
    前記第4のトランジスタのソース電極もしくはドレイン電極の一方は前記画素電極、及び前記第4のトランジスタのゲート電極と電気的に接続され、他方は前記第5の配線と電気的に接続され、 While the above pixel electrode of the source electrode or the drain electrode of said fourth transistor, and is electrically connected to the gate electrode of the fourth transistor, the other being the fifth wiring and electrically connected,
    前記第1のトランジスタ、前記第2のトランジスタ、前記第3のトランジスタ、及び前記第4のトランジスタはNチャネル型トランジスタであり、 Said first transistor, said second transistor, said third transistor, and said fourth transistor is an N-channel transistor,
    前記第3の配線の電位は、前記対向電極の電位より高く、 Potential of the third wiring is higher than the potential of the counter electrode,
    前記第5の配線の電位は、 書き込み期間において前記対向電極の電位より高く、表示期間において前記対向電極の電位より高く、逆方向バイアス期間において前記対向電極の電位より低いことを特徴とする表示装置。 The potential of the fifth wiring is higher than the potential of the counter electrode in the writing period, higher than the potential of the counter electrode in the display period, the display apparatus characterized by lower than the potential of the counter electrode in the reverse bias period .
  3. 請求項1 又は請求項2において、 According to claim 1 or claim 2,
    前記対向電極の電位を固定電位とし、前記第3の配線の電位を前記発光素子に流す電流の向きに応じて変化させることで、 Wherein the potential of the counter electrode to a fixed potential, the potential of the third wiring is changed in accordance with the direction of the current flowing to the light emitting element,
    前記対向電極から前記画素電極に流れる電流の大きさを、前記画素電極から前記対向電極に流れる電流の大きさより大きくすることを特徴とする表示装置。 Display device, wherein a magnitude of the current flowing to the pixel electrode from the counter electrode is made larger than the magnitude of the current flowing from the pixel electrode to the counter electrode.
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