JP4839572B2 - Input circuit - Google Patents
Input circuit Download PDFInfo
- Publication number
- JP4839572B2 JP4839572B2 JP2003424761A JP2003424761A JP4839572B2 JP 4839572 B2 JP4839572 B2 JP 4839572B2 JP 2003424761 A JP2003424761 A JP 2003424761A JP 2003424761 A JP2003424761 A JP 2003424761A JP 4839572 B2 JP4839572 B2 JP 4839572B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- circuit
- differential amplifier
- amplifier circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 30
- 238000012545 processing Methods 0.000 claims description 8
- 238000005259 measurement Methods 0.000 description 33
- 230000015572 biosynthetic process Effects 0.000 description 12
- 238000003786 synthesis reaction Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 230000002238 attenuated effect Effects 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Description
本発明は、２個の入力端子それぞれから入力される第１の信号と第２の信号とを差動増幅した出力信号を出力端子から出力する入力回路に関し、詳しくは、広帯域な周波数特性を有すると共に入力できる電圧範囲が大きく、高い入力インピーダンスをもつ入力回路に関するものである。 The present invention relates to an input circuit that outputs, from an output terminal, an output signal obtained by differentially amplifying a first signal and a second signal input from two input terminals, and more specifically, has a wide frequency characteristic. And an input circuit having a large input voltage range and a high input impedance.
オシロスコープを始めとする電子測定器の入力回路は、被測定系に影響を及ぼさないような緩衝のための入力回路（いわゆる、バッファアンプ）が必要とされる（例えば、特許文献１、２参照）。特に、オシロスコープに用いられる入力回路の場合、被測定系からの測定信号の電圧範囲が、入力回路以降の回路が扱える電圧範囲内に収まるように、測定信号のＤＣ（Direct Current）信号の電圧レベルを変更するためのオフセット調整を行うことが必要である。オフセット調整は、入力回路に差動増幅回路を設けることで実現できる。
An input circuit of an electronic measuring instrument such as an oscilloscope requires an input circuit for buffering (so-called buffer amplifier) that does not affect the system under measurement (see, for example,
また、入力回路は、被測定系に影響を与えないために、高入力インピーダンスであることが必要とされる。つまり、被測定系の電圧のみを検出し、被測定対象側から入力回路側へ電流が流れ込まないようにすることが必要とされる。これについては、差動増幅回路の初段に電界効果トランジスタ（以下、ＦＥＴ：Field Effect Transistorと略す）を用いることで実現できる。 The input circuit is required to have a high input impedance so as not to affect the system under measurement. That is, it is necessary to detect only the voltage of the system to be measured and prevent current from flowing from the measurement target side to the input circuit side. This can be realized by using a field effect transistor (hereinafter abbreviated as FET: Field Effect Transistor) in the first stage of the differential amplifier circuit.
図３は、従来の入力回路のブロック図であり、図４は、図３に示す入力回路の回路図である。図３、図４において、入力端子Ｔｉ１は、入力回路の一方の入力端子であり、被測定系からの測定信号（第１の信号）が加えられる。オフセット調整回路１０は、オフセット信号（第２の信号）を出力する。入力端子Ｔｉ２は、入力回路の他方の入力端子であり、オフセット信号が加えられる。差動増幅回路２０は、２入力１出力を有し、一方の入力側に入力端子Ｔｉ１からの測定信号が入力され、他方の入力側に入力端子Ｔｉ２からのオフセット信号（通常は、ＤＣ信号）が入力される。そして、測定信号とオフセット信号との電圧差に応じた信号を出力側から出力端子Ｔｏに出力する。出力端子Ｔｏは、入力回路の出力端子である。プリアンプ回路３０は、入力回路の後段に設けられる回路の一例であり、入力側が出力端子Ｔｏと接続される。
FIG. 3 is a block diagram of a conventional input circuit, and FIG. 4 is a circuit diagram of the input circuit shown in FIG. 3 and 4, an input terminal Ti1 is one input terminal of the input circuit, and a measurement signal (first signal) from the system under measurement is added thereto. The
続いて、差動増幅回路２０を詳細に説明する。
ｐ型ＭＯＳ−ＦＥＴＱ１は、ソースが定電流源Ｉｓを介して所定の電圧レベルの電源線Ｖｃｃに接続され、ドレインが所定の電圧レベルの電源線Ｖｅｅに接続される。また、ＦＥＴＱ１のゲートは、一方の入力端であり、入力端子Ｔｉ１に接続される。
Next, the
The p-type MOS-FET Q1 has a source connected to a power supply line Vcc having a predetermined voltage level via a constant current source Is, and a drain connected to a power supply line Vee having a predetermined voltage level. The gate of the FET Q1 is one input terminal and is connected to the input terminal Ti1.
ｐ型ＭＯＳ−ＦＥＴＱ２は、ソースが定電流源Ｉｓ’を介して所定の電圧レベルの電源線Ｖｃｃに接続され、ドレインが所定の電圧レベルの電源線Ｖｅｅに接続される。また、ＦＥＴＱ２のゲートは、他方の入力端であり、入力端子Ｔｉ２に接続される。 The p-type MOS-FET Q2 has a source connected to a power supply line Vcc having a predetermined voltage level via a constant current source Is', and a drain connected to a power supply line Vee having a predetermined voltage level. The gate of the FET Q2 is the other input terminal and is connected to the input terminal Ti2.
差動信号・シングルエンド信号変換器２１は、ＦＥＴＱ１、Ｑ２のソースに接続され、差動信号をシングルエンド信号に変換して、出力端子Ｔｏを介してプリアンプ回路３０に出力する。
The differential signal / single-end signal converter 21 is connected to the sources of the FETs Q1 and Q2, converts the differential signal into a single-end signal, and outputs the signal to the
このような回路の動作を説明する。
入力端子Ｔｉ１を介して被測定系からの測定信号が、差動増幅回路２０のＦＥＴＱ１のゲートに入力される。一方、オフセット調整回路から、所望の電圧レベルのオフセット信号が入力端子Ｔｉ２を介して差動増幅回路２０のＦＥＴＱ２のゲートに入力される。
The operation of such a circuit will be described.
A measurement signal from the system to be measured is input to the gate of the FET Q1 of the
そして、ＦＥＴＱ１、Ｑ２のそれぞれのゲートに加えられた電圧に追随した電圧が、ＦＥＴＱ１、Ｑ２のソースに現れる。これにより、差動信号・シングルエンド信号変換器２１が、測定信号の電圧をオフセット信号の電圧で差し引いた（または、付け加えた）シングルエンド信号を、出力端子Ｔｏを介してプリアンプ回路３０に出力する。
Then, a voltage following the voltage applied to the gates of the FETs Q1 and Q2 appears at the sources of the FETs Q1 and Q2. Thereby, the differential signal / single-end signal converter 21 outputs the single-end signal obtained by subtracting (or adding) the voltage of the measurement signal by the voltage of the offset signal to the
このように、差動増幅回路２０は、初段にＦＥＴＱ１、Ｑ２を用いることにより、高入力インピーダンスとなる。また、差動増幅回路２０が後段のプリアンプ回路３０に伝送できる周波数（いわゆる、周波数特性）は、ＦＥＴＱ１、Ｑ２によって制限を受ける。この周波数特性は、一般的に数百［ＭＨｚ］程度である。
Thus, the
しかしながら、オシロスコープのように高周波信号（例えば、少なくとも１［ＧＨｚ］）を測定する場合、差動増幅回路２０がプリアンプ３０に高周波信号を正確に伝送することが難しいという問題があった。
However, when measuring a high-frequency signal (for example, at least 1 [GHz]) like an oscilloscope, there is a problem that it is difficult for the
もちろん、ＦＥＴＱ１、Ｑ２の半導体設計や半導体の製造方法を変更して、ＦＥＴＱ１、Ｑ２を特注品として製作すれば周波数特性を上げることはできるが、入力電圧の定格範囲（つまり、ＦＥＴＱ１，Ｑ２のゲートへの電圧範囲）が狭くなってしまう。そのため、大きなオフセット量の調整がきなくなり、測定信号の電圧範囲が狭くなってしまうという問題があった。 Of course, the frequency characteristics can be improved by changing the semiconductor design of the FETs Q1 and Q2 and the semiconductor manufacturing method to manufacture the FETs Q1 and Q2 as custom products, but the rated range of the input voltage (that is, the gates of the FETs Q1 and Q2) Voltage range) becomes narrower. Therefore, there is a problem that adjustment of a large offset amount cannot be performed and the voltage range of the measurement signal becomes narrow.
そこで本発明の目的は、広帯域な周波数特性を有すると共に入力できる電圧範囲が大きく、高い入力インピーダンスをもつ入力回路を実現することにある。 SUMMARY OF THE INVENTION An object of the present invention is to realize an input circuit having a wide frequency characteristic, a large input voltage range, and a high input impedance.
請求項１記載の発明は、
２個の入力端子それぞれから入力される第１の信号と第２の信号とを差動増幅した出力信号を出力端子から出力する入力回路において、
差動信号をシングルエンド信号にして出力する差動増幅回路と、
前記一方の入力端子に入力される第１の信号を減衰し、前記差動増幅回路の非反転入力側に出力する減衰回路と、
一端が前記一方の入力端子に接続され、他端が前記差動増幅回路の出力側に接続され、前記第１の信号のうち高周波信号を伝送させるコンデンサと、
前記差動増幅回路からのシングルエンド信号と前記コンデンサからの高周波信号とが入力され、前記出力信号を出力するバッファと、
このバッファからの出力信号をフィードバックして、前記他方の入力端子からの第２の信号と共に前記差動増幅回路の反転入力側に出力するフィードバック回路と
を設け、
前記差動増幅回路は、
第１〜第３の定電流源と、
一方のｐ型ＭＯＳ−ＦＥＴのソースに前記第１の定電流源が接続されゲートに前記減衰回路からの信号が加えられドレインに前記第２の定電流源が接続され、他方のｐ型ＭＯＳ−ＦＥＴのソースに前記第１の定電流源が接続されゲートに前記フィードバック回路からの信号が加えられドレインに前記第３の定電流源が接続され、前記増幅回路の初段に設けられる差動対のｐ型ＭＯＳ−ＦＥＴと、
一方のバイポーラトランジスタが前記第２の定電流源に接続され、他方のバイポーラトランジスタが前記第３の定電流源および前記コンデンサの他端に接続され、カレントミラー回路を構成する一対のバイポーラトランジスタと
を備え、
前記バッファは、ベースに前記差動増幅回路の他方のバイポーラトランジスタからのシングルエンド信号と前記コンデンサからの高周波信号とが入力され、エミッタに前記出力端子と第４の定電流源とが接続されるバイポーラトランジスタを有し、
前記減衰回路は、
一端が前記一方の入力端子に接続され、他端が前記差動増幅回路の一方のｐ型ＭＯＳ−ＦＥＴのゲートに接続される第１の抵抗と、
一端が共通電位点に接続され、他端が前記第１の抵抗の他端に接続される第２の抵抗と
を有し、
前記フィードバック回路は、
一端が前記他方の入力端子に接続され、他端が前記差動増幅回路の他方のｐ型ＭＯＳ−ＦＥＴのゲートに接続される第３の抵抗と、
一端が共通電位点に接続され、他端が前記第３の抵抗の他端に接続される第４の抵抗と、
一端がバッファの出力側となるエミッタに接続され、他端が前記第３の抵抗の他端に接続される第５の抵抗と
を有し、
前記コンデンサは、前記第１の信号のうち前記差動増幅回路の一方のｐ型ＭＯＳ−ＦＥＴが対応できない高周波信号を前記バッファのバイポーラトランジスタのベースに伝送することを特徴とするものである。
The invention described in
In an input circuit that outputs from the output terminal an output signal obtained by differentially amplifying the first signal and the second signal input from each of the two input terminals,
A differential amplifier circuit that outputs a differential signal as a single-ended signal; and
An attenuation circuit that attenuates the first signal input to the one input terminal and outputs the first signal to the non-inverting input side of the differential amplifier circuit;
One end is connected to the one input terminal, the other end is connected to the output side of the differential amplifier circuit, and a capacitor for transmitting a high frequency signal of the first signal;
A buffer that outputs a single-ended signal from the differential amplifier circuit and a high-frequency signal from the capacitor and outputs the output signal;
A feedback circuit that feeds back the output signal from the buffer and outputs it to the inverting input side of the differential amplifier circuit together with the second signal from the other input terminal;
The differential amplifier circuit is:
First to third constant current sources;
The first constant current source is connected to the source of one p-type MOS-FET, the signal from the attenuation circuit is applied to the gate, the second constant current source is connected to the drain, and the other p-type MOS-FET The first constant current source is connected to the source of the FET, the signal from the feedback circuit is added to the gate, the third constant current source is connected to the drain, and the differential pair provided in the first stage of the amplifier circuit p-type MOS-FET,
One bipolar transistor is connected to the second constant current source, the other bipolar transistor is connected to the third constant current source and the other end of the capacitor, and a pair of bipolar transistors constituting a current mirror circuit are provided. Prepared,
In the buffer, a single-ended signal from the other bipolar transistor of the differential amplifier circuit and a high-frequency signal from the capacitor are input to a base, and the output terminal and a fourth constant current source are connected to an emitter. Have bipolar transistors,
The attenuation circuit is
A first resistor having one end connected to the one input terminal and the other end connected to the gate of one p-type MOS-FET of the differential amplifier circuit;
A second resistor having one end connected to a common potential point and the other end connected to the other end of the first resistor;
The feedback circuit includes:
A third resistor having one end connected to the other input terminal and the other end connected to the gate of the other p-type MOS-FET of the differential amplifier circuit;
A fourth resistor having one end connected to the common potential point and the other end connected to the other end of the third resistor;
One end is connected to the emitter serving as the output side of the buffer, and the other end has a fifth resistor connected to the other end of the third resistor;
The capacitor transmits a high-frequency signal that cannot be supported by one of the p-type MOS-FETs of the differential amplifier circuit to the base of the bipolar transistor of the buffer.
請求項２記載の発明は、請求項１記載の発明において、
差動増幅回路は、前記カレントミラー回路を構成する一対のバイポーラトランジスタと前記第２、第３の定電流源との間にカスケード接続された一対のバイポーラトランジスタを設けたことを特徴とするものである。
The invention according to
The differential amplifier circuit is characterized in that a pair of bipolar transistors cascaded between the pair of bipolar transistors constituting the current mirror circuit and the second and third constant current sources are provided. is there.
請求項３記載の発明は、請求項１または２記載の発明において、
前記第１の信号をバイパスする前記コンデンサは、前記差動増幅回路では伝送しえない信号の高周波成分を伝送させることを特徴とするものである。
The invention according to
The capacitor that bypasses the first signal transmits a high-frequency component of a signal that cannot be transmitted by the differential amplifier circuit.
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明において、
第２の信号は、前記第１の信号をオフセット調整するオフセット信号であることを特徴とするものである。
The invention according to claim 4 is the invention according to any one of
The second signal is an offset signal for adjusting the offset of the first signal.
請求項５記載の発明は、請求項１〜４のいずれかに記載の発明において、
電気信号を測定する電子測定器に用いられることを特徴とするものである。
The invention according to
It is used for the electronic measuring device which measures an electrical signal.
請求項６記載の発明は、請求項１〜５のいずれかに記載の発明において、
電気信号の信号処理を行う信号処理装置に用いられることを特徴とするものである。
The invention according to
The present invention is characterized in that it is used in a signal processing apparatus that performs signal processing of electrical signals.
本発明によれば、以下のような効果がある。
請求項１〜６によれば、差動増幅回路に対して、コンデンサを用いて複合アンプ化するので、差動増幅回路が伝送できない高周波信号も伝送することができる。また、減衰回路が、第１の信号を減衰して差動増幅回路に入れるので、差動増幅回路への入力電圧範囲を向上することができる。これらにより、直流信号を含む広帯域な周波数特性を有すると共に入力できる電圧範囲が大きく、高い入力インピーダンスをもつことができる。
また、差動増幅回路の初段に差動対のｐ型ＭＯＳ−ＦＥＴを用いるので、高入力インピーダンスにすることができる。
The present invention has the following effects.
According to the first to sixth aspects , since the differential amplifier circuit is formed into a composite amplifier using a capacitor, a high-frequency signal that cannot be transmitted by the differential amplifier circuit can also be transmitted. Further, since the attenuation circuit attenuates the first signal and enters the differential amplifier circuit, the input voltage range to the differential amplifier circuit can be improved. As a result, a wide frequency range including a DC signal can be obtained, and a voltage range that can be input is large, and a high input impedance can be obtained.
In addition, since a differential pair p-type MOS-FET is used in the first stage of the differential amplifier circuit, a high input impedance can be achieved.
また、フィードバック回路が、出力信号をフィードバックするので、第２の信号を安定して差動増幅回路に出力することができる。これにより、第１、第２の信号の差動増幅を安定して行うことができる。 Further, since the feedback circuit feeds back the output signal, the second signal can be stably output to the differential amplifier circuit. Thereby, the differential amplification of the first and second signals can be performed stably.
また、減衰回路は、高い抵抗で構成することが可能なので、高い入力インピーダンスを保つことができる。
Moreover , since the attenuation circuit can be configured with a high resistance, a high input impedance can be maintained.
また、フィードバック回路は、第４の抵抗の一端を共通電位点に接続し、第２の信号を減衰するので、第２の信号に含まれるノイズの影響が小さくなる。
In addition, since the feedback circuit connects one end of the fourth resistor to the common potential point and attenuates the second signal, the influence of noise included in the second signal is reduced.
請求項３によれば、コンデンサが高周波成分の信号を伝送するので、差動増幅回路では伝送しえない高周波成分が第１の信号に含まれていても、周波数に依存せず一定の特性で第１の信号をバッファに伝送することができる。
According to the third aspect , since the capacitor transmits a high-frequency component signal, even if the first signal contains a high-frequency component that cannot be transmitted by the differential amplifier circuit, the capacitor does not depend on the frequency and has a constant characteristic. The first signal can be transmitted to the buffer.
請求項４によれば、第２の信号が、第１の信号を所望の電圧レベルにオフセット調整するので、第１の信号を入力回路以降の回路が扱える電圧範囲内に収めることができる。
According to the fourth aspect , the second signal offset-adjusts the first signal to a desired voltage level, so that the first signal can fall within a voltage range that can be handled by the circuits after the input circuit.
請求項５によれば、電子測定装置の入力回路として用いられる。これにより、高入力インピーダンスなので被測定系に影響を与えることなく、広帯域な周波数に渡って、大きな電圧範囲で測定を行うことができる。
According to
請求項６によれば、信号処理装置の入力回路として用いられる。これにより、高入力インピーダンスなので信号を出力する系に影響を与えることなく、広帯域な周波数に渡って、大きな電圧範囲で信号処理を行うことができる。
According to the sixth aspect , the input circuit of the signal processing device is used. As a result, since the input impedance is high, signal processing can be performed in a large voltage range over a wide frequency range without affecting the signal output system.
以下図面を用いて本発明の実施の形態を説明する。
図１は、本発明の一実施例を示すブロック構成図であり、図２は、図１に示す入力回路の回路図である。ここで、図３、図４と同一のものには同一符号を付し説明を省略する。差動増幅回路２０の代わりに差動増幅回路４０、バッファ５０、減衰回路Ａｔｔ、フィードバック回路ＦＢ、コンデンサＣ１が設けられる。差動増幅回路４０は、初段に差動対のｐ型ＭＯＳ−ＦＥＴを有し、２入力１出力であり、差動信号をシングルエンド信号にして電流出力する。バッファ５０は、入力側が差動増幅回路４０の出力側に接続され、出力側が出力端子Ｔｏに接続される。
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a circuit diagram of the input circuit shown in FIG. Here, the same components as those in FIGS. 3 and 4 are denoted by the same reference numerals, and description thereof is omitted. Instead of the
減衰回路Ａｔｔは、第１の抵抗Ｒ１、第２の抵抗Ｒ２からなり、一方の入力端子Ｔｉ１からの測定信号（第１の信号）の電圧を減衰して、差動増幅回路４０に出力する。抵抗Ｒ１は、一端が入力端子Ｔｉ１に接続され、他端が差動増幅回路４０の一方の入力側（非反転入力側）に接続される。抵抗Ｒ２は、一端が共通電位点に接続され、他方が抵抗Ｒ１の他端に接続される。なお、抵抗Ｒ１、Ｒ２は、例えば、オシロスコープに適用される場合、抵抗値をほぼ同じ（つまり、減衰率を１／２にする）とし、ＤＣ信号での入力インピーダンスを１［ＭΩ］にするとよい。
The attenuation circuit Att includes a first resistor R1 and a second resistor R2, attenuates the voltage of the measurement signal (first signal) from one input terminal Ti1, and outputs the attenuated voltage to the
フィードバック回路ＦＢは、第３の抵抗Ｒ３、第４の抵抗Ｒ４、第５の抵抗Ｒ５からなり、バッファ５０からの出力信号をフィードバックして、他方の入力端子Ｔｉ２からのオフセット信号（第２の信号）と共に、差動増幅回路４０に出力する。抵抗Ｒ３は、一端が入力端子Ｔｉ２に接続され、他端が差動増幅回路４０の他方の入力側（反転入力側）に接続される。抵抗Ｒ４は、一端が共通電位点に接続され、他端が抵抗Ｒ３の他端に接続される。抵抗Ｒ５は、一端がバッファ５０の出力側に接続され、他端が抵抗Ｒ３の他端に接続される。
The feedback circuit FB includes a third resistor R3, a fourth resistor R4, and a fifth resistor R5. The feedback circuit FB feeds back an output signal from the buffer 50 and supplies an offset signal (second signal) from the other input terminal Ti2. ) And output to the
コンデンサＣ１は、減衰回路Ａｔｔと差動増幅回路４０とに並行して設けられ、一端が入力端子Ｔｉに接続され、他端が差動増幅回路４０の出力側（言い換えると、バッファ５０の入力側）に接続される。このように、コンデンサＣ１を、減衰回路Ａｔｔと差動増幅回路４０と並行に設けることにより、複合アンプとしている。なお、合成点Ｐ１は、差動増幅回路４０から出力されるＤＣ信号および比較的低周波な低周波（数百［ＭＨｚ］程度）信号からなるシングルエンド信号と、コンデンサによってバイパスされた高周波信号が合成される点である。ここで、入力回路は、入力端子Ｔｉ１、Ｔｉ２、出力端子Ｔｏ、コンデンサＣ１、差動増幅回路４０、バッファ５０、減衰回路Ａｔｔ、フィードバック回路ＦＢからなる。
The capacitor C1 is provided in parallel with the attenuation circuit Att and the
続いて、差動増幅回路４０、バッファ５０の詳細を説明する。
ｐ型ＭＯＳ−ＦＥＴＱ１、Ｑ２は、差動増幅回路４０の初段にペアで設けられ、ソースが定電流源Ｉｓ１を介して電源線Ｖｃｃと接続される。ＦＥＴＱ１は、ゲートが増幅回路４０の一方の入力側であり抵抗Ｒ１の他端と接続され、ドレインが定電流源Ｉｓ２を介して電源線Ｖｅｅと接続される。ＦＥＴＱ２は、ゲートが増幅回路４０の他方の入力側であり抵抗Ｒ３の他端と接続され、ドレインが定電流源Ｉｓ３を介して電源線Ｖｅｅと接続される。なお、ＦＥＴＱ１、Ｑ２の周波数特性は、図４に示す回路同様に高周波信号まで対応しなくともよい。また、コンデンサＣ１の容量は、コンデンサＣ１の周波数特性が適当となるものを選ぶとよい。
Next, details of the
The p-type MOS-FETs Q1 and Q2 are provided as a pair at the first stage of the
抵抗Ｒ６、Ｒ７は、一端が電源線Ｖｃｃと接続される。ｐｎｐ型トランジスタＱ３は、エミッタが抵抗Ｒ６の他端に接続され、ベースがコレクタに接続される。ｐｎｐ型トランジスタＱ４は、エミッタが抵抗Ｒ７の他端に接続され、ベースがトランジスタＱ３のベースに接続され、コレクタがコンデンサＣ１の他端（つまり、合成点Ｐ１）に接続される。このように、トランジスタＱ３、Ｑ４は、カレントミラー回路となっている。 One ends of the resistors R6 and R7 are connected to the power supply line Vcc. The pnp transistor Q3 has an emitter connected to the other end of the resistor R6 and a base connected to the collector. The pnp transistor Q4 has an emitter connected to the other end of the resistor R7, a base connected to the base of the transistor Q3, and a collector connected to the other end of the capacitor C1 (ie, the synthesis point P1). Thus, the transistors Q3 and Q4 are current mirror circuits.
ｎｐｎ型トランジスタＱ５、Ｑ６のそれぞれは、コレクタがトランジスタＱ３、Ｑ４のコレクタと接続され、ベースが共通電位点に接続され、エミッタが定電流源Ｉｓ２、Ｉｓ３を介して電源線Ｖｅｅに接続され、折り返しカスケード接続になっている。なお、ベースは、共通電位点でなく所望の電圧レベルの定電圧源に接続してもよい。 Each of the npn transistors Q5 and Q6 has a collector connected to the collectors of the transistors Q3 and Q4, a base connected to the common potential point, and an emitter connected to the power supply line Vee via the constant current sources Is2 and Is3. Cascade connection. The base may be connected to a constant voltage source having a desired voltage level instead of the common potential point.
ｎｐｎ型トランジスタＱ７は、コレクタが電源線Ｖｃｃ２と接続され、ベースがコンデンサＣ１の他端（つまり、合成点Ｐ１）に接続され、エミッタが定電流源Ｉｓ４を介して電源線Ｖｅｅに接続されると共に、抵抗Ｒ５の一端（つまり、出力端子Ｔｏ）に接続される。なお、トランジスタＱ３〜Ｑ７は、バイポーラトランジスタである。また、電源線Ｖｃｃ，Ｖｃｃ２、Ｖｅｅの電圧レベルは、Ｖｃｃ≧Ｖｃｃ２＞Ｖｅｅである。 The npn transistor Q7 has a collector connected to the power supply line Vcc2, a base connected to the other end of the capacitor C1 (that is, the synthesis point P1), and an emitter connected to the power supply line Vee via the constant current source Is4. , One end of the resistor R5 (that is, the output terminal To). Transistors Q3 to Q7 are bipolar transistors. The voltage levels of the power supply lines Vcc, Vcc2, and Vee are Vcc ≧ Vcc2> Vee.
ここで、差動増幅回路４０は、ＦＥＴＱ１〜Ｑ２、トランジスタＱ３〜Ｑ６、定電流源Ｉｓ１〜ＩＳ３、抵抗Ｒ６〜Ｒ７からなる。バッファ５０は、トランジスＱ７、定電流源ＩＳ４からなり、エミッタフォロワ型である。
Here, the
続いて、入力回路の入出力関係を、具体的な値を用いて説明する。
測定信号の電圧をＶｉｎ、オフセット信号の電圧をＶｏｓ、出力信号の電圧をＶｏ、差動増幅回路４０の反転入力側と非反転入力側とに入力されるバーチャルショート時の電圧をＶｂとし、、抵抗Ｒ３〜Ｒ５のそれぞれに流れる電流をｉ３〜ｉ５とすると、下記の式（１）〜式（４）となる。
Next, the input / output relationship of the input circuit will be described using specific values.
The voltage of the measurement signal is Vin, the voltage of the offset signal is Vos, the voltage of the output signal is Vo, the voltage at the time of virtual shorting input to the inverting input side and the non-inverting input side of the
ｉ５＝ｉ３＋ｉ４ （１）
Ｖｏ−Ｖｂ＝ｉ５×Ｒ５ （２）
Ｖｂ−０＝ｉ４×Ｒ４ （３）
Ｖｂ−Ｖｏｓ＝ｉ３×Ｒ３ （４）
i5 = i3 + i4 (1)
Vo−Vb = i5 × R5 (2)
Vb-0 = i4 * R4 (3)
Vb−Vos = i3 × R3 (4)
従って、式（１）〜式（４）より下記の式（５）となる。 Therefore, the following equation (5) is obtained from the equations (1) to (4).
Ｖｏ=（（Ｒ３×Ｒ５＋Ｒ４×Ｒ５＋Ｒ４×Ｒ３）／（Ｒ３×Ｒ４））×Ｖｂ
−（Ｒ５／Ｒ３）×Ｖｏｓ （５）
Vo = ((R3 × R5 + R4 × R5 + R4 × R3) / (R3 × R4)) × Vb
-(R5 / R3) x Vos (5)
ここで、抵抗Ｒ１＝５３０［ｋΩ］、Ｒ２＝４７０［ｋΩ］とすると、Ｖｂ＝０．４７×Ｖｉｎとなる。また、抵抗Ｒ３＝８．５１［ｋΩ］、Ｒ４＝１２．１２［ｋΩ］、Ｒ５＝５［ｋΩ］とすると、入力回路の入出力関係は、下記の式（６）となる。 Here, when the resistance R1 = 530 [kΩ] and R2 = 470 [kΩ], Vb = 0.47 × Vin. When the resistance R3 = 8.51 [kΩ], R4 = 12.12 [kΩ], and R5 = 5 [kΩ], the input / output relationship of the input circuit is expressed by the following equation (6).
Ｖｏ＝０．９４×（Ｖｉｎ−Ｖｏｓ／１．６） （６） Vo = 0.94 × (Vin−Vos / 1.6) (6)
このような回路の動作を説明する。
トランジスタＱ３、Ｑ４からなるカレントミラー回路は、定電流源Ｉｓ２、Ｉｓ３によって、電源線Ｖｃｃ、抵抗Ｒ６、トランジスタＱ３、Ｑ５に電流が流れる。同様に電源線Ｖｃｃ、抵抗Ｒ７，トランジスタＱ４，Ｑ６に電流が流れる。
The operation of such a circuit will be described.
In the current mirror circuit including the transistors Q3 and Q4, current flows through the power supply line Vcc, the resistor R6, and the transistors Q3 and Q5 by the constant current sources Is2 and Is3. Similarly, a current flows through power supply line Vcc, resistor R7, and transistors Q4 and Q6.
まず、入力端子Ｔｉ１に入力される測定信号から説明する。
入力端子Ｔｉ１からの測定信号の電圧が、減衰回路Ａｔｔで減衰される。そして、減衰された測定信号が、差動増幅回路４０のＦＥＴＱ１のゲートに加えられる。このゲートに加えれられる電圧に応じて、ＦＥＴＱ１のソース、ドレイン間を流れる電流量が変化する。ただし、ＦＥＴＱ１は、測定信号のＤＣ信号および低周波信号にのみ対応してソース、ドレイン間の電流量を制御する。
First, the measurement signal input to the input terminal Ti1 will be described.
The voltage of the measurement signal from the input terminal Ti1 is attenuated by the attenuation circuit Att. Then, the attenuated measurement signal is applied to the gate of the FET Q1 of the
そして、ＦＥＴＱ１のソース、ドレイン間の電流量によって、カレントミラーを構成するトランジスタＱ３，Ｑ４のエミッタ、コレクタ間を流れる電流量も変化し、合成点Ｐ１を流れる電流量も変化する。 The amount of current flowing between the emitters and collectors of the transistors Q3 and Q4 constituting the current mirror also changes, and the amount of current flowing through the synthesis point P1 also changes depending on the amount of current between the source and drain of the FET Q1.
一方、入力端子Ｔｉ１からの測定信号のうち、ＦＥＴＱ１が対応しない高周波信号は、高周波信号をバイパスするコンデンサＣ１を介して、合成点Ｐ１に伝送される。 On the other hand, among the measurement signals from the input terminal Ti1, a high-frequency signal not supported by the FET Q1 is transmitted to the synthesis point P1 via the capacitor C1 that bypasses the high-frequency signal.
このようにＤＣ信号と低周波信号は減衰回路Ａｔｔ、差動増幅回路４０を経て合成点Ｐ１に伝送され、差動増幅回路４０が伝送しない高周波信号はコンデンサＣ１を経て合成点Ｐ１に伝送される。すなわち、入力端子Ｔｉ１から合成点Ｐ１に伝送される信号の周波数特性は平坦となり、入力端子Ｔｉ１に入力されるＤＣ信号から高周波信号の全てが、合成点Ｐ１まで正確に伝送される。そして、合成点Ｐ１に伝送される信号によって、バッファ５０のトランジスタＱ７のエミッタの電圧が制御され、入力端子Ｔｉ１の測定信号に応じた電圧が、出力端子Ｔｏに出力信号として出力される。
Thus, the DC signal and the low frequency signal are transmitted to the synthesis point P1 through the attenuation circuit Att and the
続いて、入力端子Ｔｉ２に入力されるオフセット信号の説明をする。
入力端子Ｔｉ２からのオフセット信号（通常はＤＣ信号）の電圧レベルが、フィードバック回路ＦＢで減衰され差動増幅回路４０のＦＥＴＱ２のゲートに加えられ、このゲートに加えれられる電圧に応じて、ＦＥＴＱ２のソース、ドレイン間を流れる電流量が変化する。
Next, the offset signal input to the input terminal Ti2 will be described.
The voltage level of the offset signal (usually a DC signal) from the input terminal Ti2 is attenuated by the feedback circuit FB and applied to the gate of the FET Q2 of the
そして、ＦＥＴＱ２のソース、ドレイン間の電流量によって、トランジスタＱ４のエミッタ、コレクタ間を流れる電流量も変化し、合成点Ｐ１を流れる電流量も変換する。さらに、合成点Ｐ１に伝送される信号によって、バッファ５０のトランジスタＱ７のエミッタの電圧が制御される。また、フィードバック回路ＦＢは、出力端子Ｔｏと接続されているので、入力端子Ｔｉ２のオフセット信号に応じた電圧が、出力端子Ｔｏに出力信号として出力される。 The amount of current flowing between the emitter and collector of the transistor Q4 also changes depending on the amount of current between the source and drain of the FET Q2, and the amount of current flowing through the synthesis point P1 is also converted. Further, the voltage of the emitter of the transistor Q7 of the buffer 50 is controlled by a signal transmitted to the synthesis point P1. Since the feedback circuit FB is connected to the output terminal To, a voltage corresponding to the offset signal of the input terminal Ti2 is output to the output terminal To as an output signal.
従って以上より、測定信号の電圧をオフセット信号の電圧で差し引いた（または、付け加えた）出力信号が、出力端子Ｔｏを介してプリアンプ回路３０に出力される。
Therefore, as described above, the output signal obtained by subtracting (or adding) the voltage of the measurement signal by the voltage of the offset signal is output to the
このように、減衰回路Ａｔｔと差動増幅回路４０に並列して、コンデンサＣ１を設け、差動増幅回路４０とコンデンサＣ１とで複合アンプ化するので、差動増幅回路４０が伝送できない高周波信号も伝送することができる。また、減衰回路Ａｔｔが、測定信号を減衰して差動増幅回路４０に入れるので、差動増幅回路４０への入力電圧範囲を向上することができる。これらにより、直流信号を含む広帯域な周波数特性を有すると共に入力できる電圧範囲が大きく、高い入力インピーダンスをもつことができる。従って、差動増幅回路４０の初段のＦＥＴＱ１、Ｑ２を高価な特注品とする必要が無く、コストを抑えることができる。
As described above, the capacitor C1 is provided in parallel with the attenuation circuit Att and the
また、フィードバック回路ＦＢが、出力信号をフィードバックするので、オフセット信号を安定して差動増幅回路４０に出力することができる。これにより、測定信号とオフセット信号の差動増幅を安定して行うことができる。
Further, since the feedback circuit FB feeds back the output signal, the offset signal can be stably output to the
また、減衰回路Ａｔｔは、抵抗Ｒ１、Ｒ２のみで構成されるので、高入力インピーダンスを維持したまま、オフセット信号の電圧調整範囲および測定信号からの入力電圧範囲を倍にすることができる。 Further, since the attenuation circuit Att is configured only by the resistors R1 and R2, the voltage adjustment range of the offset signal and the input voltage range from the measurement signal can be doubled while maintaining a high input impedance.
また、フィードバック回路ＦＢは、抵抗Ｒ４の一端を共通電位点に接続し、オフセット信号を減衰するので、オフセット信号に含まれるノイズの影響が小さくなる。 In addition, since the feedback circuit FB connects one end of the resistor R4 to the common potential point and attenuates the offset signal, the influence of noise included in the offset signal is reduced.
また、差動増幅回路４０の初段に差動対のｐ型ＭＯＳ−ＦＥＴＱ１、Ｑ２を用いるので、高入力インピーダンスにすることができる。
Further, since the differential pair p-type MOS-FETs Q1 and Q2 are used in the first stage of the
また、コンデンサＣ１が高周波成分の信号を伝送するので、差動増幅回路４０が伝送しえない高周波成分の信号が被測定系からの測定信号に含まれていても、周波数に依存せず一定の特性で測定信号をバッファ５０に伝送することができる。
In addition, since the capacitor C1 transmits a high-frequency component signal, even if a high-frequency component signal that cannot be transmitted by the
さらに、オシロスコープを始めとする電子測定装置の入力回路として用いることにより、高入力インピーダンスとなり被測定系に影響を与えることなく、広帯域な周波数に渡って、大きな電圧範囲で測定を行うことができる。 Furthermore, by using it as an input circuit for an electronic measurement device such as an oscilloscope, it is possible to perform measurement in a large voltage range over a wide frequency range without increasing the input impedance and affecting the system under measurement.
なお、本発明はこれに限定されるものではなく、以下のようなものでもよい。
図１、図２に示す入力回路は、オシロスコープを始めとする電子測定装置に用いる例を示したが、電気信号を信号処理する信号処理装置の入力回路として用いてもよい。これにより、高入力インピーダンスなので信号を出力する系に影響を与えることなく、広帯域な周波数に渡って、大きな電圧範囲で信号処理を行うことができる。
In addition, this invention is not limited to this, The following may be sufficient.
Although the input circuit shown in FIGS. 1 and 2 has been described as being used in an electronic measurement device such as an oscilloscope, it may be used as an input circuit of a signal processing device that processes an electric signal. As a result, since the input impedance is high, signal processing can be performed in a large voltage range over a wide frequency range without affecting the signal output system.
また、抵抗Ｒ１〜Ｒ５の具体的な抵抗値を示したが、入力される信号や後段の回路によって最適な抵抗値に変えてもよい。 Moreover, although the specific resistance value of resistance R1-R5 was shown, you may change to an optimal resistance value with the signal input or a circuit of a back | latter stage.
また、入力端子Ｔｉ２にオフセット信号を入力する構成を示したが、どのような信号でもよい。 Moreover, although the structure which inputs an offset signal into input terminal Ti2 was shown, what kind of signal may be sufficient.
さらに、バッファ５０の後段にプリアンプ回路３０を設ける構成を示したが、どのような回路を設けてもよい。
Further, the configuration in which the
４０ 差動増幅回路
５０ バッファ
Ａｔｔ 減衰回路
ＦＢ フィードバック回路
Ｃ コンデンサ
Ｑ１、Ｑ２ ｐ型ＭＯＳ−ＦＥＴ
Ｒ１〜Ｒ５抵抗
Ｔｉ１ 一方の入力端子
Ｔｉ２ 他方の入力端子
Ｔｏ 出力端子
40 Differential amplifier circuit 50 Buffer Att Attenuator circuit FB Feedback circuit C Capacitor Q1, Q2 p-type MOS-FET
R1 to R5 resistance Ti1 One input terminal Ti2 The other input terminal To Output terminal
Claims (6)
差動信号をシングルエンド信号にして出力する差動増幅回路と、
前記一方の入力端子に入力される第１の信号を減衰し、前記差動増幅回路の非反転入力側に出力する減衰回路と、
一端が前記一方の入力端子に接続され、他端が前記差動増幅回路の出力側に接続され、前記第１の信号のうち高周波信号を伝送させるコンデンサと、
前記差動増幅回路からのシングルエンド信号と前記コンデンサからの高周波信号とが入力され、前記出力信号を出力するバッファと、
このバッファからの出力信号をフィードバックして、前記他方の入力端子からの第２の信号と共に前記差動増幅回路の反転入力側に出力するフィードバック回路と
を設け、
前記差動増幅回路は、
第１〜第３の定電流源と、
一方のｐ型ＭＯＳ−ＦＥＴのソースに前記第１の定電流源が接続されゲートに前記減衰回路からの信号が加えられドレインに前記第２の定電流源が接続され、他方のｐ型ＭＯＳ−ＦＥＴのソースに前記第１の定電流源が接続されゲートに前記フィードバック回路からの信号が加えられドレインに前記第３の定電流源が接続され、前記増幅回路の初段に設けられる差動対のｐ型ＭＯＳ−ＦＥＴと、
一方のバイポーラトランジスタが前記第２の定電流源に接続され、他方のバイポーラトランジスタが前記第３の定電流源および前記コンデンサの他端に接続され、カレントミラー回路を構成する一対のバイポーラトランジスタと
を備え、
前記バッファは、ベースに前記差動増幅回路の他方のバイポーラトランジスタからのシングルエンド信号と前記コンデンサからの高周波信号とが入力され、エミッタに前記出力端子と第４の定電流源とが接続されるバイポーラトランジスタを有し、
前記減衰回路は、
一端が前記一方の入力端子に接続され、他端が前記差動増幅回路の一方のｐ型ＭＯＳ−ＦＥＴのゲートに接続される第１の抵抗と、
一端が共通電位点に接続され、他端が前記第１の抵抗の他端に接続される第２の抵抗と
を有し、
前記フィードバック回路は、
一端が前記他方の入力端子に接続され、他端が前記差動増幅回路の他方のｐ型ＭＯＳ−ＦＥＴのゲートに接続される第３の抵抗と、
一端が共通電位点に接続され、他端が前記第３の抵抗の他端に接続される第４の抵抗と、
一端がバッファの出力側となるエミッタに接続され、他端が前記第３の抵抗の他端に接続される第５の抵抗と
を有し、
前記コンデンサは、前記第１の信号のうち前記差動増幅回路の一方のｐ型ＭＯＳ−ＦＥＴが対応できない高周波信号を前記バッファのバイポーラトランジスタのベースに伝送することを特徴とする入力回路。 In an input circuit that outputs from the output terminal an output signal obtained by differentially amplifying the first signal and the second signal input from each of the two input terminals,
A differential amplifier circuit that outputs a differential signal as a single-ended signal; and
An attenuation circuit that attenuates the first signal input to the one input terminal and outputs the first signal to the non-inverting input side of the differential amplifier circuit;
One end is connected to the one input terminal, the other end is connected to the output side of the differential amplifier circuit, and a capacitor for transmitting a high frequency signal of the first signal;
A buffer that outputs a single-ended signal from the differential amplifier circuit and a high-frequency signal from the capacitor and outputs the output signal;
A feedback circuit that feeds back the output signal from the buffer and outputs it to the inverting input side of the differential amplifier circuit together with the second signal from the other input terminal;
The differential amplifier circuit is:
First to third constant current sources;
The first constant current source is connected to the source of one p-type MOS-FET, the signal from the attenuation circuit is applied to the gate, the second constant current source is connected to the drain, and the other p-type MOS-FET The first constant current source is connected to the source of the FET, the signal from the feedback circuit is added to the gate, the third constant current source is connected to the drain, and the differential pair provided in the first stage of the amplifier circuit p-type MOS-FET,
One bipolar transistor is connected to the second constant current source, the other bipolar transistor is connected to the third constant current source and the other end of the capacitor, and a pair of bipolar transistors constituting a current mirror circuit are provided. Prepared,
In the buffer, a single-ended signal from the other bipolar transistor of the differential amplifier circuit and a high-frequency signal from the capacitor are input to a base, and the output terminal and a fourth constant current source are connected to an emitter. Have bipolar transistors,
The attenuation circuit is
A first resistor having one end connected to the one input terminal and the other end connected to the gate of one p-type MOS-FET of the differential amplifier circuit;
A second resistor having one end connected to a common potential point and the other end connected to the other end of the first resistor;
The feedback circuit includes:
A third resistor having one end connected to the other input terminal and the other end connected to the gate of the other p-type MOS-FET of the differential amplifier circuit;
A fourth resistor having one end connected to the common potential point and the other end connected to the other end of the third resistor;
One end is connected to the emitter serving as the output side of the buffer, and the other end has a fifth resistor connected to the other end of the third resistor;
2. The input circuit according to claim 1, wherein the capacitor transmits a high-frequency signal that cannot be supported by one of the p-type MOS-FETs of the differential amplifier circuit to the base of the bipolar transistor of the buffer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003424761A JP4839572B2 (en) | 2003-12-22 | 2003-12-22 | Input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003424761A JP4839572B2 (en) | 2003-12-22 | 2003-12-22 | Input circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005184628A JP2005184628A (en) | 2005-07-07 |
| JP4839572B2 true JP4839572B2 (en) | 2011-12-21 |
Family
ID=34784859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003424761A Expired - Lifetime JP4839572B2 (en) | 2003-12-22 | 2003-12-22 | Input circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4839572B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI347083B (en) * | 2006-09-26 | 2011-08-11 | Fujitsu Ltd | Conversion circuit for converting differential signal into single-phase signal |
| JP2015115654A (en) * | 2013-12-09 | 2015-06-22 | 株式会社東芝 | Single-phase-to-differential conversion circuit and analog front end circuit |
| JP2020191045A (en) | 2019-05-24 | 2020-11-26 | セイコーエプソン株式会社 | Indicator, display system, and operation method |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8002666A (en) * | 1980-05-09 | 1981-12-01 | Philips Nv | OPERATIONAL AMPLIFIER. |
| JPS5733807A (en) * | 1980-08-07 | 1982-02-24 | Tektronix Inc | High imput impedance wide band amplifier |
| JPS5930313A (en) * | 1983-06-15 | 1984-02-17 | ソニー・テクトロニクス株式会社 | Buffer amplifier |
| JPS6126313A (en) * | 1984-07-16 | 1986-02-05 | Matsushita Electric Ind Co Ltd | Broad band dc amplifier circuit |
| JPH0767053B2 (en) * | 1988-09-02 | 1995-07-19 | 横河電機株式会社 | Compound amplifier |
| JPH043607A (en) * | 1990-04-20 | 1992-01-08 | Iwatsu Electric Co Ltd | Wide band amplifier |
| JPH0474007A (en) * | 1990-07-13 | 1992-03-09 | Iwatsu Electric Co Ltd | Buffer amplifier |
| US5103122A (en) * | 1990-08-21 | 1992-04-07 | Amoco Corporation | High speed low power dc offsetting circuit |
| JPH04223604A (en) * | 1990-12-25 | 1992-08-13 | Yokogawa Electric Corp | Offset adjusting circuit for voltage follower |
| JPH04361410A (en) * | 1991-06-10 | 1992-12-15 | Matsushita Electric Ind Co Ltd | Broad band amplifier device |
| JPH06164258A (en) * | 1992-11-20 | 1994-06-10 | Fuji Xerox Co Ltd | Amplifier circuit with offset cancel circuit |
| JPH0946139A (en) * | 1995-08-01 | 1997-02-14 | Matsushita Electric Ind Co Ltd | Distortion fluctuation suppression amplifier |
| JPH09148930A (en) * | 1995-11-28 | 1997-06-06 | Matsushita Electric Ind Co Ltd | Offset voltage correction circuit for operational amplifier |
| JPH1070418A (en) * | 1996-08-27 | 1998-03-10 | Hitachi Denshi Ltd | Multistage cascode amplifier |
| JP3234531B2 (en) * | 1997-04-22 | 2001-12-04 | 三洋電機株式会社 | Pre-emphasis circuit |
| JP3580409B2 (en) * | 1999-04-05 | 2004-10-20 | 横河電機株式会社 | Offset adjustment circuit |
| JP3666377B2 (en) * | 2000-09-27 | 2005-06-29 | 株式会社デンソー | Operational amplifier |
| JPWO2003079542A1 (en) * | 2002-03-15 | 2005-07-21 | 三菱電機株式会社 | Microwave circuit |
-
2003
- 2003-12-22 JP JP2003424761A patent/JP4839572B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005184628A (en) | 2005-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100946815B1 (en) | Programmable low noise amplifier and method | |
| US6642741B2 (en) | Electronically adjustable integrated circuit input/output termination method and apparatus | |
| WO2001008301A1 (en) | Low noise differential input, differential output amplifier and method | |
| US7123080B2 (en) | Differential amplification input circuit | |
| US7777575B2 (en) | Circuit with single-ended input and differential output | |
| US20080169847A1 (en) | Driver and driver/receiver system | |
| CN109327198B (en) | Multi-feedback loop instrument folding type gate-cathode amplifier | |
| JP5454366B2 (en) | Power amplifier module and portable information terminal | |
| JP4839572B2 (en) | Input circuit | |
| US6731165B1 (en) | Electronic amplifier | |
| JP2010220195A (en) | Current conveyor based instrumentation amplifier | |
| JPS6315764B2 (en) | ||
| KR20040045902A (en) | A power amplifier module | |
| Lee | Low-voltage op amp design and differential difference amplifier design using linear transconductor with resistor input | |
| US10944366B2 (en) | Advanced load current monitoring circuit and method for a class-AB amplifier | |
| US7612609B1 (en) | Self-stabilizing differential load circuit with well controlled complex impedance | |
| US7109797B1 (en) | Method and apparatus for measuring the common-mode component of a differential signal | |
| US7348910B2 (en) | Reference module apparatus and method therefor | |
| CN109075754B (en) | Single-end instrument folding grid-cathode amplifier | |
| US7019590B1 (en) | Self-stabilizing differential load circuit with well controlled impedance | |
| EP1088393B1 (en) | Amplifier arrangement | |
| US20070200627A1 (en) | Methods and apparatus for process invariant transconductance | |
| KR101330197B1 (en) | Variable Gain Amplifying Apparatus | |
| KR0157118B1 (en) | Differential amplifier using emitter follower as an inductive load | |
| JPH06232654A (en) | Operational amplifier circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060602 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081031 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081106 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081229 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090610 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090807 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100219 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100413 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101109 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110111 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110906 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110919 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4839572 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141014 Year of fee payment: 3 |