JP4823273B2 - 組込みシステムに応用される信号送信装置およびその方法 - Google Patents

Description

本発明は組込みシステムに応用される信号送信装置およびその方法に関し、特にシリアル送信およびパラレル送信の長所を結合し、チップの間の信号またはデータを双方向で送信することで、コストを削減し、小型化の効果を達成するとともに、高い拡張性、優れた実用性を実現する信号送信装置およびその方法に関する。

サーボモータ駆動装置の技術は産業界における基礎技術の一つであり、現在、サーボモータ駆動装置は、初期のプログラマブル・ロジック・コントローラ（ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｃｏｎｔｒｏｌｌｅｒ、ＰＬＣ）から現在のデジタル・シグナル・プロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ、ＤＳＰ）制御チップに至るまで、発展方向は組込みシステムが主流となっている。
しかし機能の要求がますます広範囲となり、一つのＤＳＰではすでに現在の機能ニーズを満たすことができなくなってきている。したがって通常は一つのマイクロコントローラ・ユニット（ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ ｕｎｉｔ、ＭＣＵ）またはフィールド・プログラマブル・ゲート・アレイ（ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ、ＦＰＧＡ）チップを組合わせることで、サーボモータ駆動装置の機能を、ひいては性能を向上させている。

機能および性能の向上に伴って、サーボモータ駆動装置の実現方式では、機能が格段に優れたプロセッシングチップを採用し、そして制御方法では組込みシステムを採用して完成されている。しかし組込みシステムと周辺機器との接続方式では、プロセッシングチップのピンは限定されていることから、駆動装置全体の制御基板上において、相対的にチップ数を増やさなければならず、そしてチップ数の増加に伴って、組込みシステムのチップと周辺機器との間のデータ送信もまた日増しに重要になってきている。

現在、組込みシステム上におけるデータ送信の方式には、シリアル送信とパラレル送信とがある。
このうちシリアル送信の送信時間は相対的に長いものの、チップ間のピンは少なくてすむことから、制御基板の面積を節約することができる。
一方、パラレル送信の送信時間は相対的に短くなるものの、ピンの使用が相対的に多くなってしまう。
そして組込みチップにおいて、一部のチップでは、チップ間の通信として、データバスおよびアドレスバスのピンを提供しているが、この種のチップではピンが相対的に多くなってしまううえ、ピンは特殊な機能を提供する以外には、その他機能として使用することはできず、ピンと空間の無駄を招いてしまう。

また、大部分のチップではデータバスおよびアドレスバスのピンは提供されないことから、シリアル送信の機能が提供されるのみで、パラレル送信の機能は提供されることはない。よって、もしチップがシリアル送信の機能を提供するのみで、パラレル送信の機能を提供しないのであれば、高速運転するサーボモータの動作機能に応えることができなくなってしまう。

二つのチップの間では送信の通信方式がなければ共通に使用することができないため、現在設計される送信方式はいずれもパラレル送信が多くなっている。
そしてパラレル送信とは、データバスおよびアドレスバスを用いて通信を行うものであり、通常は各バスは８ビットであるとともに、バスをチップのピンに結合しているので、データバスおよびアドレスバスは二つのチップにおいてそれぞれ３２個のピンを占有していることになる。
これらピンが特殊な機能として使用されていないときには、一般的な入出力（ｉｎｐｕｔ／ｏｕｔｐｕｔ、Ｉ／Ｏ）の用途に使用できないため、チップの空間を大きく占めてしまい、チップが大型化し、製造コストが嵩んでしまう。

したがって、組込みシステムにおけるチップのアドレスとデータバスとの通信方式を解決し、シリアル送信およびパラレル送信の長所を結合して、サーボモータ駆動装置の性能をより高めて、小型化、低コスト、高拡張性を達成するということは、緊急の課題となっている。

これに鑑み、本発明では、組込みシステムにおけるチップセレクト（ｃｈｉｐ ｓｅｌｅｃｔ）の方式で、入出力（Ｉ／Ｏ）ピンを用いてアドレスバスおよびデータバスを接続して、パラレル送信を構築する、組込みシステムに応用される信号送信装置およびその方法であって、送信において、アドレスバスおよびデータバスは双方向通信を行うようピンを共用することで、コスト削減および小型化の効果を達成する。しかもアドレスバスおよびデータバスは、一般的な入出力（Ｉ／Ｏ）として使用可能なピンに接続され、そのビット長は需要に応じて変更できるため、チップ自身の設計による制限を受けることはなく、拡張性が高く、実用性に優れるという効果を達成できる組込みシステムに応用される信号送信装置およびその方法を提供するものである。

一実施例において、本発明は、組込みシステム内に組込まれるとともに、複数の汎用入出力ピンを有する主制御チップと、各々が複数の入出力ピンをそれぞれ有する複数の従属チップと、その第１端が前記主制御チップの汎用入出力ピンに接続され、第２端が前記複数の従属チップの各々の入出力ピンに接続されているバスと、を備えた、組込みシステムに応用される信号送信装置であって、前記主制御チップは信号またはデータを前記バスを介して前記従属チップの各々に送信するとともに、前記従属チップの一つが、他の従属チップの解読可能な信号またはデータのフォーマットと異なることを特徴とする組込みシステムに応用される信号送信装置を提供する。

好ましくは、前記複数の従属チップのうちの一つが有する入出力ピンの数が、少なくとも他の一つの従属チップが有する入出力ピンの数と異なる。

好ましくは、前記複数の従属チップのうちの一つが有する入出力ピンが汎用入出力ピンである。

好ましくは、前記複数の従属チップのうちの一つが有する入出力ピンがＩ２Ｃピンであり、前記主制御チップがＩ２Ｃフォーマットのデータを前記バスおよび前記Ｉ２Ｃピンを介して送信することで、前記Ｉ２Ｃピンを有する前記従属チップが前記Ｉ２Ｃフォーマットのデータを受信する。

好ましくは、前記複数の従属チップのうちの一つが有する入出力ピンがイネーブルピンを有し、前記主制御チップがイネーブル信号を前記バスおよび前記イネーブルピンを介して送信することで、前記イネーブルピンを有する従属チップをイネーブルにする。

好ましくは、前記複数の従属チップのうちの一つが有する入出力ピンが制御ピンを有するとともに、前記従属チップにおける制御ピンではないその他のピンがデータピンとされ、前記主制御チップが制御信号を前記バスおよび前記制御ピンを介して送信することで、前記制御ピンを有する従属チップが制御可能な従属チップとなり、また、前記制御ピンを有する前記従属チップが制御可能な従属チップとなった後、前記主制御チップがデータ信号を前記バスおよび前記データピンを介して送信することで、前記制御可能な従属チップが前記データ信号を受信するとともに解読する。

他の実施例において、本発明は更に、主制御チップと、従属チップと、バスとを備えた信号送信装置を具備した組込みシステムに応用される信号送信方法であって、前記方法は、制御信号を前記主制御チップから前記従属チップに送信することで前記従属チップを起動するステップと、データ信号およびコマンド信号を前記主制御チップから前記従属チップに送信するステップと、前記従属チップが前記コマンド信号に基づいて前記データ信号を処理するステップと、前記主制御チップが他の制御信号を前記従属チップに送信することで動作を終了するステップと、を含み、前記主制御チップは制御信号またはデータ信号を前記バスを介して前記従属チップの各々に送信するとともに、前記複数の従属チップのうちの一つが、他の従属チップの解読可能な制御信号またはデータ信号のフォーマットと異なることを特徴とする組込みシステムに応用される信号送信方法を提供する。

更に他の実施例において、本発明は更に、主制御チップと、従属チップと、バスとを備えた信号送信装置を具備した組込みシステムに応用される信号送信方法であって、前記方法は、制御信号を前記主制御チップから前記従属チップに送信することで前記従属チップを起動するステップと、前記従属チップがデータ信号およびコマンド信号を前記主制御チップに送信するステップと、前記主制御チップが前記コマンド信号に基づいて前記データ信号を処理するステップと、前記主制御チップが他の制御信号を前記従属チップに送信することで動作を終了するステップと、を含み、前記主制御チップは制御信号を前記バスを介して前記従属チップの各々に送信するとともに、前記複数の従属チップのうちの一つが、他の従属チップの解読可能な制御信号のフォーマットと異なることを特徴とする組込みシステムに応用される信号送信方法を提供する。

本発明の組込みシステムにおける主制御チップの汎用入出力ピンを用いて、バスを経由して第１レベルの従属チップおよび／または第２レベルの従属チップに接続するものであるから、つぎのような長所を備えている。
（１）シリアル送信およびパラレル送信の長所を結合する。送信するデータは制御コマンドおよびデータコマンドとに分けられ、従属チップにバッチで送信（シリアル送信の概念）されると同時に、毎回の送信におけるデータはマルチ・ビットの方式で、バスにおける複数本の伝送線でデータを従属チップに送信するので、低コストおよび小型化の効果を達成できる。
（２）一般的な入出力ピンを用いているので、ピンがその他チップに接続されたとき、その他の用途とすることができるため、拡張性が高く、実用性に優れる。

以下の実施形態において、本発明の詳細な特徴および長所を詳述する。この内容は当業者が本発明の技術内容を理解し、これに基づいて実施できるとともに、本明細書に開示されている内容、特許請求の範囲および図面に基づいて、当業者が本発明の関連する技術的特徴を容易に理解するに足るものである。

ここに図面に合わせて、本発明の実施例を以下のとおり詳細に説明する。
本発明における信号送信装置の基本構造図を示す図１を参照されたい。
本発明の信号送信装置１は、主制御チップ２と、四つの第１レベルの従属チップ３ａ、３ｂ、３ｃ、３ｄと、二つの第２レベルの従属チップ３ｅ、３ｆと、バス４とを備えている。
このうち、主制御チップ２は組込みシステム（図示しない）内に組込まれるとともに、複数の汎用入出力ピン２１（ｇｅｎｅｒａｌ ｐｕｒｐｏｓｅ Ｉ／Ｏ、ＧＰＩＯ）２１を有する。
そして主制御チップ２はマイクロ・コントローラチップ、デジタル・シグナル・プロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ、ＤＳＰ）チップまたはプログラマブル（ＦＰＧＡ）チップとすることができるが、これに限定されない。

信号送信装置１は主制御チップ（Ｍａｓｔｅｒ）２の汎用入出力ピン２１を用いて、バス４を経由して第１レベルの従属チップ３ａ、３ｂ、３ｃ、３ｄに接続されるか、または第２レベルの従属チップ３ｅ、３ｆに更に接続される。
従属チップ３ａを例とすると、従属チップ３ａは複数の入出力ピンを有するとともに、従属チップ３ａは特定用途向け集積回路（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ、ＡＳＩＣ）チップ、チップ・ツー・チップ（ｃｈｉｐ−ｔｏ−ｃｈｉｐ）、マイクロ・コントローラチップ、デジタル・シグナル・プロセッサチップまたはプログラマブル（ＦＰＧＡ）チップなどとすることができ、入出力ピンは汎用入出力ピン（ｇｅｎｅｒａｌ ｐｕｒｐｏｓｅ Ｉ／Ｏ、ＧＰＩＯ）またはＩ２Ｃ（ｉｎｔｅｒ−ＩＣ）ピンとすることができるが、これに限定されない。

Ｉ２Ｃは双方向の二線式シリアルバスの標準であり、Ｉ２Ｃインターフェイスを備えた素子であって、互いの間は二本の線のみでデータの送信ができ、パラレル送信の構造よりも信頼性および安全性に優れ、しかも空間およびコストを削減できる。
通信速度は１Ｍｂｉｔ／秒に達し、通信距離は一般的に数メートル未満であるが、増幅器を加えると数１０メートルの遠くにまで達するようになる。

信号またはデータは、第１レベルの従属チップ３ａ、３ｂ、３ｃ、３ｄまたは第２レベルの従属チップ３ｅ、３ｆの入出力ピンの出力により、サーボモータ（図示しない）の位置、速度またはトルクなどの運転性能を制御する。

バス４の一端は主制御チップ２の汎用入出力ピン２１に接続されており、他端は従属チップ３ａ、３ｂ、３ｃ、３ｄの入出力ピンに接続されている。
そして主制御チップ２および従属チップ３ａ、３ｂ、３ｃ、３ｄに接続されているピンの数は、チップのピンに伴って調整するとともに、一部のピンの間は共用することができる。
例えば主制御チップ２のピン２１の数がＮで、第１レベルの従属チップ３ａ、３ｂ、３ｃ、３ｄのピンの数がそれぞれＭ、Ｓ、ＬおよびＫとなる。
このうちＮ、Ｍ、Ｓ、ＬおよびＫは必ずしも同数である必要はなく、運用において柔軟性を持たせて、拡張性が高く、実用性に優れるという効果を達成するものである。

第１レベルの従属チップ３ａ、３ｂ、３ｃ、３ｄのうちの一つは、他の従属チップの解読可能な信号またはデータのフォーマットと異なる。
第１レベルの従属チップ３ｂを例とすると、主制御チップ２が汎用入出力ピン２１およびバス４を経由することを選択し、従属チップ３ｂが解読可能な信号またはデータを第１レベルの従属チップ３ａ、３ｂ、３ｃ、３ｄに送信するとき、従属チップ３ｂのみがこの信号またはデータを解読できるため、第１レベルの従属チップ３ｂは信号に基づいて動作を開始する一方で、このときその他の従属チップ３ａ、３ｃ、３ｄは動作しない。
また、第１レベルの従属チップ３ｂの信号またはデータは、バス４を経由して主制御チップ２に送信されることで、双方向の送信機能をも達成することができる。この詳細な動作方式は後述にて説明する。

本発明において、主制御チップ２はＤＳＰまたはマイクロ・コントローラ（ｍｉｃｒｏ−ｃｏｎｔｒｏｌｌｅｒ）チップで実現され、従属チップ３ａ、３ｂ、３ｃ、３ｄはＦＰＧＡチップで実現されて、より好ましい効果を得ることができる。
ＦＰＧＡチップは最も高いデータ送信フォーマットの設計柔軟性を提供しているため、あわせてサーボモータ駆動装置（サーボモータ）の組込みシステムの機能および性能の要求を考慮すると、現在の市場におけるプロセッシングチップの多くはＤＳＰの特殊ハードウェア機能のチップにより実現され、そして周辺機器の制御チップは特殊機能のＡＳＩＣ開発におけるコストが莫大であるという状況下で、多くはＦＰＧＡチップを周辺機器の制御チップまたは従属チップとして開発して使用することで、更に接続される周辺機器の台数を増やし、コスト削減、小型化および拡張性が高く、実用性に優れるという効果を達成することができる。

以上が本発明における信号送信装置のハードウェア接続構成である。
データの送信時には、同期送信または非同期送信の方式を採用する。
本発明における信号送信装置が非同期送信の方式でデータを送信するクロックチャートを示した図２を参照すると同時に、図１を参照されたい。
イネーブル信号Ｅおよび制御信号Ｃ（詳細な送信制御手順は下記で詳述する）を用いて、データ送信線を介してデータ信号が送信され、しかもデータ送信線の数は制限されず、送信順序も制限されない。使用者はまずコマンド（ｃｏｍｍａｎｄ）を送信した後に、データ（ｄａｔａ）を送信するか、または先にデータを送信した後にコマンドを送信してもよい。
制御信号はコマンドおよびデータ信号を切り分けるソースとするとともに、制御信号はその他チップの動作を制御するソースとしてもよい。

主制御チップは、コマンドおよびデータを従属チップに送信し、従属チップがコマンドおよびデータを受信した後、受信したコマンドおよびデータの内容に基づいて動作する。もし従属チップがＦＰＧＡチップである場合には、ＦＰＧＡチップの動作は主制御チップから送信されてきたコマンドおよびデータに基づいてその他従属チップを制御するか、またはデータを主制御チップに送信する。つまりデータの送信方向には制限がなく、もし従属チップが受信したコマンドおよびデータが、従属チップのデータを主制御チップに送信せよとするものであるならば、従属チップは主制御チップが要求するデータを主制御チップにフィードバックすることで、双方向送信の機能を達成する。

したがって、上記のデータ送信方式を組合わせて、更に、本発明の三種類のデータ送信状況の概略図を示す図３を同時に参照されたい。
図中、第１レベルの従属チップ３ａおよび第２レベルの従属チップ３ｅを例とすると、パスＩは主制御チップ２がデータまたはコマンドを従属チップ３ａに送信するものであり、パスIIは主制御チップ２がコマンドおよびデータを従属チップ３ａに送信するとともに、従属チップ３ａがデータを主制御チップ２にフィードバックするよう要求するものであり、パスIIIは主制御チップ２が第１レベルの従属チップ３ａを介して、第２レベルの従属チップ３ｅとコマンドおよびデータの送信を行うものである。

図１に示す構造を通じて、更に図３のデータ送信方式を組合わせることで、本発明は下記実施例を詳細な説明とする。しかしこれに限定されるものではない。

それぞれ、本発明の第１の実施例において主制御チップからの信号の送出に関する構成図、および第１レベルおよび第２レベルの従属チップから主制御チップへの信号のフィードバックに関する構成図である図４ａおよび図４ｂを参照されたい。
最初に、主制御チップ２はまず従属チップ３ａが解読可能なイネーブル信号Ｅ１を第１レベルの従属チップ３ａ、３ｂ、３ｃ、３ｄに送信する。
従属チップ３ａのみがこのイネーブル信号Ｅ１を解読することができるため、このときその他の第１レベルの従属チップ３ｂ、３ｃ、３ｄはイネーブルにされず、そして制御信号Ｃ１およびデータＤ１が汎用入出力ピンを有するバス４を介して、第１レベルの従属チップ３ａに送信される。
そして第１レベルの従属チップ３ａが制御信号Ｃ１およびデータＤ１を受信した後、制御信号Ｃ１およびデータＤ１に基づいて動作し、制御信号Ｃ２およびデータＤ２を第２レベルの従属チップ３ｅに送信し、更に制御信号Ｃ３およびデータＤ３を第２レベルの従属チップ３ｅから第１レベルの従属チップ３ａに返送して、最後に制御信号Ｃ４およびデータＤ４を主制御チップ２に送信することで、主制御チップと従属チップとの間の信号送信手順が完了する。

それぞれ、本発明の第２の実施例における主制御チップからの特殊フォーマットの信号の送出に関する構成図、および第１レベルの従属チップから主制御チップへの特殊フォーマットの信号のフィードバックに関する構成図である図５ａおよび図５ｂを参照されたい。
主制御チップ２はまず従属チップ３ｂが解読可能な特殊フォーマット（以下、Ｉ２Ｃフォーマットをもって詳細な説明を行う）の信号ＳＤ１を第１レベルの従属チップ３ａ、３ｂ、３ｃ、３ｄに送出する。
その他の第１レベルの従属チップ３ａ、３ｃ、３ｄは特殊フォーマットの信号ＳＤ１を読み取ることができないため、その他の第１レベルの従属チップ３ａ、３ｃ、３ｄはこの特殊フォーマットの信号ＳＤ１に処理を行わず、しかも主制御チップ２もこの特殊フォーマットの信号ＳＤ１が、目標としない従属チップに誤送信されて、誤った動作および応答が発生するという懸念がなくなる。
第１レベルの従属チップ３ｂはこの特殊フォーマットの信号ＳＤ１を受信し、信号内容に基づいて解読した後、もし主制御チップ２に返送する必要があれば、主制御チップ２は第１レベルの従属チップ３ｂから返送されてきた特殊フォーマットの信号ＳＤ２を受信することで、双方向の送信が達成される。

Ｉ２Ｃフォーマットの信号を例とすると、主制御チップ２がＩ２Ｃフォーマットのデータを、Ｉ２Ｃピンを有する従属チップ３ｂに送信したとき、従属チップ３ｂは、それ自身の唯一のものであり、しかも偶数でなければならないアドレス（ａｄｄｒｅｓｓ）を持つ必要がある。
そして主制御チップ２はまずＩ２Ｃの素子（Ｉ２Ｃピンを有する従属チップ）に同報送信を行うとともに、通信すべき素子のアドレスを送出する。
指定された従属チップ３ｂは、主制御チップ２に接続して通信、データ送信の実行を開始するが、残りの第１レベルの従属チップ３ａ、３ｃ、３ｄは応答を行わない。
通信後は初期状態に戻り、次の動作を待つ。主制御チップ２と従属チップ３ｂとの間のＩ２Ｃ通信の手順は、主制御チップ２が従属チップ３ｂに対してデータ書き込みを行うときに、まずアドレス（偶数値）を送出する。一方、主制御チップ２が従属チップ３ｂを読み取るときには、１バイト中における頭から７つのビットがアドレスを表し、最後の１つのビットが読み取りまたは書き込み動作を表している「アドレス＋１」（奇数値）送出する。

それぞれ、本発明の第３の実施例における主制御チップからの信号の送出に関する構成図、第１レベルの従属チップから主制御チップへの信号のフィードバックに関する構成図である図６ａおよび図６ｂを参照されたい。
主制御チップ２はまず従属チップ３ｃが解読可能なイネーブル信号Ｅ１または制御信号Ｃ１を第１レベルの従属チップ３ａ、３ｂ、３ｃ、３ｄに送出して、第１レベルの従属チップ３ｃをイネーブルとするか、または制御するが、これと同時にその他第１レベルの従属チップ３ａ、３ｂ、３ｄはイネーブルまたは制御されない。
その後、主制御チップ２は更にデータＤ１を第１レベルの従属チップ３ｃに送信し、第１レベルの従属チップ３ｃはデータを解読した後、データＤ１の内容に基づいて動作するか、または主制御チップが他のイネーブル信号Ｅ２および制御信号Ｃ２を第１レベルの従属チップ３ｃに送信することで、第１レベルの従属チップ３ｃをイネーブルとするか、または制御して、第１レベルの従属チップ３ｃがデータＤ２を主制御チップ２に返送して、データの双方向送信の手順が完了する。

本発明の主制御チップがデータを従属チップに送信する動作のフローチャートを示す図７を参照されたい。
このステップには、
ステップＳ８１：制御信号を主制御チップから従属チップに送信する、
ステップＳ８２：前記従属チップが前記制御信号を受信した後、動作を開始する、
ステップＳ８３：前記主制御チップがデータ信号およびコマンド信号を前記従属チップに送信する、
ステップＳ８４：前記従属チップが前記コマンド信号に基づいて前記データ信号を処理する、
ステップＳ８５：前記主制御チップが他の制御信号を前記従属チップに送信して、動作を終了する、ことが含まれる。

本発明の主制御チップが従属チップからのデータを受信する動作のフローチャートを示す図８を更に参照されたい。
このステップには、
ステップＳ９１：制御信号を主制御チップから従属チップに送信する、
ステップＳ９２：前記従属チップが前記制御信号を受信した後、動作を開始する、
ステップＳ９３：前記従属チップがデータ信号およびコマンド信号を前記主制御チップに送信する、
ステップＳ９４：前記主制御チップが前記コマンド信号に基づいて前記データ信号を処理する、
ステップＳ９５：前記主制御チップが他の制御信号を前記従属チップに送信して、動作を終了する、ことが含まれる。

上記をまとめると、本発明の組込みシステムにおける主制御チップの汎用入出力ピンを用いて、バスを経由して第１レベルの従属チップおよび／または第２レベルの従属チップに接続する。これは次のような長所を備えている。
（１）シリアル送信およびパラレル送信の長所を結合する。送信するデータは制御コマンドおよびデータコマンドとに分けられ、従属チップにバッチで送信（シリアル送信の概念）されると同時に、毎回の送信におけるデータはマルチ・ビット（ｍｕｌｔｉ−ｂｉｔ）の方式で、バスにおける複数本の伝送線でデータを従属チップに送信（パラレル送信の概念）するので、低コストおよび小型化の効果を達成する。
（２）一般的な入出力ピンを用いているので、ピンが（特殊機能のピンを備えた）その他チップに接続されたとき、その他の用途とすることができるため、拡張性が高く、実用性に優れるという長所をもたらす。

したがって、上記した本発明の信号送信装置およびその方法をサーボモータの分野に応用することで、コスト削減、小型化を達成できるのみならず、更には拡張性が高く、実用性に優れるという効果を達成することができる。

上記は総じて本発明が課題を解決するために採用する技術的手段の実施形態または実施例を説明する記載にすぎず、本発明の特許実施の範囲を限定するためのものではない。本発明の特許請求の範囲における趣旨に符合する、または本発明の特許範囲に基づいて行われる均等な変更および付加は、いずれも本発明の特許範囲に含まれるものである。

本発明における信号送信装置の基本構造図である。 本発明における信号送信装置が非同期送信の方式でデータを送信するクロックチャートである。 本発明の三種類のデータ送信状況の概略図である。 本発明の第１の実施例における主制御チップからの信号の送出に関する構成図である。 本発明の第１の実施例における第１レベルおよび第２レベルの従属チップから主制御チップへの信号のフィードバックに関する構成図である。 本発明の第２の実施例における主制御チップから特の殊フォーマットの信号の送出に関する構成図である。 本発明の第２の実施例における第１レベルの従属チップから主制御チップへの特殊フォーマットの信号のフィードバックに関する構成図である。 本発明の第３の実施例における主制御チップからの信号の送出に関する構成図である。 本発明の第３の実施例における第１レベルの従属チップから主制御チップへの信号のフィードバックに関する構成図である。 本発明の主制御チップがデータを従属チップに送信する動作のフローチャートである。 本発明の主制御チップが従属チップからのデータを受信する動作のフローチャートである。

符号の説明

１ 信号送信装置
２ 主制御チップ
２１ 汎用入出力ピン
３ａ、３ｂ、３ｃ、３ｄ 第１レベルの従属チップ
３ｅ、３ｆ 第２レベルの従属チップ
４ バス
Ｃ、Ｃ１〜Ｃ４ 制御信号
Ｄ１〜Ｄ４ データ
Ｅ、Ｅ１、Ｅ２ イネーブル信号
Ｉ、II、III 送信パス
Ｎ 主制御チップのピン数
Ｍ、Ｓ、Ｌ、Ｋ 第１レベルの従属チップのピン数
ＳＤ１、ＳＤ２ 特殊フォーマットの信号
Ｓ８１ 制御信号を主制御チップから従属チップに送信する
Ｓ８２ 前記従属チップが前記制御信号を受信した後、動作を開始する
Ｓ８３ 前記主制御チップがデータ信号およびコマンド信号を前記従属チップに送信する
Ｓ８４ 前記従属チップが前記コマンド信号に基づいて前記データ信号を処理する
Ｓ８５ 前記主制御チップが他の制御信号を前記従属チップに送信して、動作を終了する
Ｓ９１ 制御信号を主制御チップから従属チップに送信する
Ｓ９２ 前記従属チップが前記制御信号を受信した後、動作を開始する
Ｓ９３ 前記従属チップがデータ信号およびコマンド信号を前記主制御チップに送信する
Ｓ９４ 前記主制御チップが前記コマンド信号に基づいて前記データ信号を処理する
Ｓ９５ 前記主制御チップが他の制御信号を前記従属チップに送信して、動作を終了する

Claims (9)

1. 組込みシステム内に組込まれるとともに、複数の汎用入出力ピンを有する主制御チップと、
   各々が複数の入出力ピンをそれぞれ有する複数の従属チップと、
   その第１端が前記主制御チップの汎用入出力ピンに接続され、第２端が前記複数の従属チップの各々の入出力ピンに接続されているバスと、を備えた組込みシステムに応用される信号送信装置であって、
   前記主制御チップは信号またはデータを前記バスを介して前記従属チップの各々に送信するとともに、前記従属チップの一つが、他の従属チップの解読可能な信号またはデータのフォーマットと異なることを特徴とする組込みシステムに応用される信号送信装置。
2. 前記複数の従属チップのうちの一つが有する入出力ピンの数が、少なくとも他の一つの従属チップが有する入出力ピンの数と異なることを特徴とする請求項１に記載の信号送信装置。
3. 前記複数の従属チップのうちの一つが有する入出力ピンがＩ２Ｃピンであり、前記主制御チップがＩ２Ｃフォーマットのデータを前記バスおよび前記Ｉ２Ｃピンを介して送信することで、前記Ｉ２Ｃピンを有する前記従属チップが前記Ｉ２Ｃフォーマットのデータを受信することを特徴とする請求項１に記載の信号送信装置。
4. 前記複数の従属チップのうちの一つが有する入出力ピンが汎用入出力ピンであることを特徴とする請求項１に記載の信号送信装置。
5. 前記複数の従属チップのうちの一つが有する入出力ピンがイネーブルピンを有し、前記主制御チップがイネーブル信号を前記バスおよび前記イネーブルピンを介して送信することで、前記イネーブルピンを有する従属チップをイネーブルにすることを特徴とする請求項１に記載の信号送信装置。
6. 前記複数の従属チップのうちの一つが有する入出力ピンが制御ピンを有するとともに、前記従属チップにおける制御ピンではないその他のピンがデータピンとされ、前記主制御チップが制御信号を前記バスおよび前記制御ピンを介して送信することで、前記制御ピンを有する従属チップが制御可能な従属チップとなり、前記制御ピンを有する前記従属チップが制御可能な従属チップとなった後、前記主制御チップがデータ信号を前記バスおよび前記データピンを介して送信することで、前記制御可能な従属チップが前記データ信号を受信するとともに解読することを特徴とする請求項１に記載の信号送信装置。
7. 前記主制御チップがマイクロ・コントローラチップ、デジタル・シグナル・プロセッサチップまたはプログラマブルチップであり、前記従属チップのうちの一つが特定用途向け集積回路（ＡＳＩＣ）チップ、チップ・ツー・チップ、マイクロ・コントローラチップ、デジタル・シグナル・プロセッサチップまたはプログラマブルチップであることを特徴とする請求項１に記載の信号送信装置。
8. 主制御チップと、従属チップと、バスとを備えた信号送信装置を具備した組込みシステムに応用される信号送信方法であって、前記方法は、
   制御信号を前記主制御チップから前記従属チップに送信することで前記従属チップを起動するステップと、
   データ信号およびコマンド信号を前記主制御チップから前記従属チップに送信するステップと、
   前記従属チップが前記コマンド信号に基づいて前記データ信号を処理するステップと、
   前記主制御チップが他の制御信号を前記従属チップに送信することで動作を終了するステップと、を含み、
   前記主制御チップは制御信号またはデータ信号を前記バスを介して前記従属チップの各々に送信するとともに、前記複数の従属チップのうちの一つが、他の従属チップの解読可能な制御信号またはデータ信号のフォーマットと異なることを特徴とする組込みシステムに応用される信号送信方法。
9. 主制御チップと、従属チップと、バスとを備えた信号送信装置を具備した組込みシステムに応用される信号送信方法であって、前記方法は、
   制御信号を前記主制御チップから前記従属チップに送信することで前記従属チップを起動するステップと、
   前記従属チップがデータ信号およびコマンド信号を前記主制御チップに送信するステップと、
   前記主制御チップが前記コマンド信号に基づいて前記データ信号を処理するステップと、
   前記主制御チップが他の制御信号を前記従属チップに送信することで動作を終了するステップと、を含み、
   前記主制御チップは制御信号を前記バスを介して前記従属チップの各々に送信するとともに、前記複数の従属チップのうちの一つが、他の従属チップの解読可能な制御信号のフォーマットと異なることを特徴とする組込みシステムに応用される信号送信方法。

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