JP4822182B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、窒化ガリウム系半導体を用いた半導体装置に関する。   The present invention relates to a semiconductor device using a gallium nitride based semiconductor.

窒化ガリウム系半導体を用いた半導体装置の開発が進められている。窒化ガリウム系半導体は、高い破壊電界強度と高い飽和電子移動度を備えている。このため、窒化ガリウム系半導体を用いた半導体装置は、スイッチング素子としての利用が期待されている。この種の半導体装置には、種々の構造が提案されている。例えば、バンドギャップの幅が異なる窒化ガリウム系半導体で構成されたヘテロ接合を有する半導体装置の開発が進められている。   Development of a semiconductor device using a gallium nitride based semiconductor is in progress. Gallium nitride semiconductors have high breakdown field strength and high saturation electron mobility. For this reason, a semiconductor device using a gallium nitride semiconductor is expected to be used as a switching element. Various structures have been proposed for this type of semiconductor device. For example, development of a semiconductor device having a heterojunction composed of gallium nitride semiconductors having different band gap widths is in progress.

ヘテロ接合を有する半導体装置は、ヘテロ接合面に形成される２次元電子ガス層を電子が走行する現象を利用する。ヘテロ接合に対向してゲート電極を形成すれば、ゲート電圧を利用して電子の走行を制御することができ、半導体装置のオン・オフを切換えることができる。一般的に、窒化ガリウム系半導体を用いたこの種の半導体装置は、負のゲート電圧を印加したときに電子が走行を停止し、ゲート電圧を印加していないときに電子が走行するノーマリオン型である。   A semiconductor device having a heterojunction utilizes a phenomenon in which electrons travel through a two-dimensional electron gas layer formed on a heterojunction surface. If the gate electrode is formed so as to face the heterojunction, the electron travel can be controlled using the gate voltage, and the semiconductor device can be turned on and off. Generally, this type of semiconductor device using a gallium nitride based semiconductor is a normally-on type in which electrons stop traveling when a negative gate voltage is applied and electrons travel when no gate voltage is applied. It is.

安全に使い易く、用途範囲が広いノーマリオフ型のスイッチング用の半導体装置が必要とされている。特許文献１に、ノーマリオフ型のスイッチング用の半導体装置が開示されている。特許文献１では、ヘテロ接合を構成しているチャネル領域に対向してｐ型の不純物を含むｐ型半導体領域を形成する技術が提案されている。ｐ型半導体領域は、ゲート電圧が印加していない状態において、チャネル領域を空乏化する。このため、ｐ型半導体領域が設けられていると、ゲート電圧を印加していない状態において、ヘテロ接合面に２次元電子ガス層が形成されない状態を作り出すことができる。したがって、ｐ型半導体領域が設けられた半導体装置は、ゲート電圧が印加されていない状態で電子が走行を停止し、正のゲート電圧を印加したときに電子が走行するノーマリオフ型である。   There is a need for normally-off switching semiconductor devices that are safe and easy to use and have a wide range of applications. Patent Document 1 discloses a normally-off type switching semiconductor device. Patent Document 1 proposes a technique for forming a p-type semiconductor region containing a p-type impurity so as to face a channel region constituting a heterojunction. The p-type semiconductor region depletes the channel region when no gate voltage is applied. For this reason, when the p-type semiconductor region is provided, it is possible to create a state in which the two-dimensional electron gas layer is not formed on the heterojunction surface when no gate voltage is applied. Therefore, the semiconductor device provided with the p-type semiconductor region is a normally-off type in which electrons stop traveling when no gate voltage is applied, and electrons travel when a positive gate voltage is applied.

特許文献１の構造では、ｐ型半導体領域の電位を安定させるために、ｐ型半導体領域と電極（例えば、ソース電極）を電気的に接続している。特許文献１の構造ではさらに、ｎ型の半導体領域（ソース領域又はドレイン領域）と電極（ソース電極又はドレイン電極）を電気的に接続している。特許文献１の構造では、ｐ型の半導体領域と電極のコンタクト特性（特に、オーミック性）と、ｎ型の半導体領域と電極のコンタクト特性（特に、接触抵抗）の両者を改善する技術が望まれている。   In the structure of Patent Document 1, a p-type semiconductor region and an electrode (for example, a source electrode) are electrically connected in order to stabilize the potential of the p-type semiconductor region. In the structure of Patent Document 1, an n-type semiconductor region (source region or drain region) and an electrode (source electrode or drain electrode) are further electrically connected. In the structure of Patent Document 1, a technique for improving both the contact characteristics (particularly ohmic property) of the p-type semiconductor region and the electrode and the contact characteristics (particularly contact resistance) of the n-type semiconductor region and the electrode is desired. ing.

特許文献２には、ｐ型の不純物を含む窒化ガリウム系半導体の半導体領域と電極のコンタクト特性を改善するために、ｐ型の半導体領域と電極の間に、PdAu合金やNiAu合金を形成する技術が提案されている。
一方、ｎ型の不純物を含む窒化ガリウム系半導体の半導体領域と電極のコンタクト特性を改善するためには、TiやAlなどが一般的に用いられる。 Patent Document 2 discloses a technique for forming a PdAu alloy or a NiAu alloy between a p-type semiconductor region and an electrode in order to improve contact characteristics between the semiconductor region of the gallium nitride semiconductor containing the p-type impurity and the electrode. Has been proposed.
On the other hand, in order to improve the contact characteristics between the semiconductor region of the gallium nitride semiconductor containing n-type impurities and the electrode, Ti or Al is generally used.

また、特許文献３〜５には、発光素子の透明電極に酸化ガリウム（Ga2O3）を用いる技術が提案されている。 Patent Documents 3 to 5 propose a technique using gallium oxide (Ga 2 O 3 ) for the transparent electrode of the light emitting element.

特開２００４−２６０１４０号公報JP 2004-260140 A 特表２００５−５０３０４１号公報Japanese translation of PCT publication No. 2005-503041 特開２００５−２１７４３７号公報JP 2005-217437 A 特開２００５−２３５９６１号公報Japanese Patent Laying-Open No. 2005-235961 特開２００５−２６０１０１号公報JP-A-2005-260101

ｐ型の半導体領域と電極の間のコンタクト特性とｎ型の半導体領域と電極の間のコンタクト特性の両者を改善したいという要求は、様々な半導体装置において存在する。ｐ型の半導体領域と電極の間にPdAu合金やNiAu合金を用い、ｎ型の半導体領域と電極の間にTiやAlを用いれば、それぞれのコンタクト特性を改善することができる。しかしながら、そのような半導体装置を製造しようとすると、PdAu合金やNiAu合金を局所的に形成する工程とTiやAlを局所的に形成する工程のそれぞれが必要となる。このため、製造工程数が増加し、製造コストを増加させてしまう。少ない工程数で製造することが可能であるとともに、ｐ型の半導体領域と電極の間のコンタクト特性とｎ型の半導体領域と電極の間のコンタクト特性の両者を改善する技術が必要とされている。
本発明は、上記の課題を解決する技術を提供する。 There is a demand for various semiconductor devices to improve both the contact characteristics between the p-type semiconductor region and the electrode and the contact characteristics between the n-type semiconductor region and the electrode. If a PdAu alloy or a NiAu alloy is used between the p-type semiconductor region and the electrode, and Ti or Al is used between the n-type semiconductor region and the electrode, the respective contact characteristics can be improved. However, if such a semiconductor device is to be manufactured, a step of locally forming a PdAu alloy or a NiAu alloy and a step of locally forming Ti or Al are required. For this reason, the number of manufacturing steps increases and the manufacturing cost increases. There is a need for a technique that can be manufactured with a small number of processes and that improves both the contact characteristics between the p-type semiconductor region and the electrode and the contact characteristics between the n-type semiconductor region and the electrode. .
The present invention provides a technique for solving the above problems.

本発明は、半導体装置を製造する方法を提供する。本発明の製造方法は、ｐ型の不純物を含む窒化ガリウム系半導体の第１部分領域とｎ型の不純物を含む窒化ガリウム系半導体の第２部分領域が表面に露出している半導体領域を酸化し、第１部分領域の少なくとも一部に酸化ガリウムを含む第１コンタクト層を形成するとともに第２部分領域の少なくとも一部にも酸化ガリウムを含む第２コンタクト層を形成する工程を備えている。本発明の製造方法はさらに、第１コンタクト層に電気的に接続する第１電極を形成する工程と、第２コンタクト層に電気的に接続する第２電極を形成する工程を備えている。第１部分領域と第１電極は、第１コンタクト層を介してオーミック接続されている。第２部分領域と第２電極は、第２コンタクト層を介してオーミック接続されている。第１電極と第２電極は、共通の電極でもよく、別個の電極でもよい。
本発明は、第１コンタクト層と第２コンタクト層に共通の材料である酸化ガリウムを用いることを特徴としている。酸化ガリウムは導電性を有しており、ｐ型の半導体領域と電極の間を良好に電気的に接続することができる。さらに、酸化ガリウムは、ｎ型の半導体領域と電極の間も良好に電気的に接続することができる。本発明の製造方法では、ｐ型の第１部分領域の表面とｎ型の第２部分領域の表面のそれぞれに専用のコンタクト層を形成しない。本発明の製造方法では、第１コンタクト層と第２コンタクト層の両者が、同一工程で作成される。本発明の製造方法を利用すると、少ない工程数で製造することが可能であるとともに、ｐ型の第１部分領域と第１電極の間のコンタクト特性とｎ型の第２部分領域と第２電極の間のコンタクト特性の両者を改善することができる。
なお、特許文献３〜５には、発光素子の透明電極に酸化ガリウムを用いる技術が提案されている。特許文献３〜５の技術思想は、酸化ガリウムが透明であるという特性に着目して創作されたものである。本発明の技術思想は、透明であるという特性に全く着目していない。本発明は、コンタクト特性の改善と工程数の削減を主な目的としている。透明電極に係る技術思想とコンタクト特性の改善に係る技術思想は相容れないものである。例えば、コンタクト特性の改善のみに着目したならば、ｐ型の半導体領域にはPdAu合金やNiAu合金を用い、ｎ型の半導体領域にはTiやAlを用いようとする。透明であるという特性で注目されている酸化ガリウムが従来から知られていたとしても、その材料をコンタクト特性の改善のために用いようとする着想は得られない。なぜなら、酸化ガリウムは、PdAu合金、NiAu合金、Ti及びAlの材料よりもコンタクト特性を悪化させ得るからである。本発明は、その酸化ガリウムを敢えて使用する。即ち、本発明の技術思想は、最良のコンタクト特性を得るためのものではなく、コンタクト特性を犠牲にしてでも工程数が削減できるという利益を享受するものである。本発明は、ｐ型の半導体領域とｎ型の半導体領域のコンタクト特性の改善と工程数の削減を同時に得ることができる有用な技術である。
The present invention provides a method of manufacturing a semiconductor device. The manufacturing method of the present invention oxidizes a semiconductor region in which a first partial region of a gallium nitride semiconductor containing p-type impurities and a second partial region of a gallium nitride semiconductor containing n-type impurities are exposed on the surface. And a step of forming a first contact layer containing gallium oxide in at least a part of the first partial region and forming a second contact layer containing gallium oxide in at least a part of the second partial region. The manufacturing method of the present invention further includes a step of forming a first electrode electrically connected to the first contact layer and a step of forming a second electrode electrically connected to the second contact layer. The first partial region and the first electrode are ohmically connected via the first contact layer. The second partial region and the second electrode are ohmically connected via the second contact layer. The first electrode and the second electrode may be a common electrode or separate electrodes.
The present invention is characterized by using gallium oxide which is a common material for the first contact layer and the second contact layer. Gallium oxide has conductivity and can electrically connect the p-type semiconductor region and the electrode well. Furthermore, gallium oxide can be electrically connected well between the n-type semiconductor region and the electrode. In the manufacturing method of the present invention, no dedicated contact layer is formed on the surface of the p-type first partial region and the surface of the n-type second partial region. In the manufacturing method of the present invention, both the first contact layer and the second contact layer are formed in the same process. By using the manufacturing method of the present invention, it is possible to manufacture with a small number of steps, and contact characteristics between the p-type first partial region and the first electrode, and the n-type second partial region and the second electrode. Both of the contact characteristics can be improved.
Patent Documents 3 to 5 propose a technique of using gallium oxide for the transparent electrode of the light emitting element. The technical ideas of Patent Documents 3 to 5 are created by paying attention to the characteristic that gallium oxide is transparent. The technical idea of the present invention does not pay attention to the characteristic of being transparent. The main object of the present invention is to improve contact characteristics and reduce the number of processes. The technical idea related to the transparent electrode and the technical idea related to the improvement of contact characteristics are incompatible. For example, if attention is paid only to the improvement of contact characteristics, PdAu alloy or NiAu alloy is used for the p-type semiconductor region, and Ti or Al is used for the n-type semiconductor region. Even if gallium oxide, which has been attracting attention for its transparency, has been known in the past, the idea of using the material for improving contact characteristics cannot be obtained. This is because gallium oxide can deteriorate the contact characteristics as compared with PdAu alloy, NiAu alloy, Ti and Al materials. The present invention dares to use the gallium oxide. That is, the technical idea of the present invention is not for obtaining the best contact characteristics, but enjoys the benefit that the number of steps can be reduced even at the expense of the contact characteristics. The present invention is a useful technique capable of simultaneously improving the contact characteristics of the p-type semiconductor region and the n-type semiconductor region and reducing the number of steps.

本発明は、半導体装置をも提供する。本発明の一つの半導体装置は、ｐ型の不純物を含む窒化ガリウム系半導体の第１部分領域とｎ型の不純物を含む窒化ガリウム系半導体の第２部分領域を有する半導体領域を備えている。本発明の半導体装置はさらに、第１部分領域に電気的に接続する第１電極と、第１部分領域と第１電極の間に形成されているとともに酸化ガリウムを含む第１コンタクト層を備えている。本発明の半導体装置はさらに、第２部分領域に電気的に接続する第２電極と、第２部分領域と第２電極の間に形成されているとともに酸化ガリウムを含む第２コンタクト層を備えている。第１部分領域と第１電極は、第１コンタクト層を介してオーミック接続されている。第２部分領域と第２電極は、第２コンタクト層を介してオーミック接続されている。
本発明の半導体装置では、第１コンタクト層が第１部分領域と第１電極の間を良好に電気的に接続し、第２コンタクト層が第２部分領域と第２電極の間を良好に電気的に接続する。第１コンタクト層と第２コンタクト層は、共通の材料であり、同一工程で作成することができる。本発明の半導体装置は、少ない工程数で製造することが可能であるとともに、ｐ型の第１部分領域と第１電極の間のコンタクト特性とｎ型の第２部分領域と第２電極の間のコンタクト特性の両者を改善することができる。
The present invention also provides a semiconductor device. One semiconductor device of the present invention includes a semiconductor region having a first partial region of a gallium nitride based semiconductor containing p-type impurities and a second partial region of a gallium nitride based semiconductor containing n-type impurities. The semiconductor device of the present invention further includes a first electrode electrically connected to the first partial region, and a first contact layer formed between the first partial region and the first electrode and containing gallium oxide. Yes. The semiconductor device of the present invention further includes a second electrode electrically connected to the second partial region, and a second contact layer formed between the second partial region and the second electrode and containing gallium oxide. Yes. The first partial region and the first electrode are ohmically connected via the first contact layer. The second partial region and the second electrode are ohmically connected via the second contact layer.
In the semiconductor device of the present invention, the first contact layer provides a good electrical connection between the first partial region and the first electrode, and the second contact layer provides a good electrical connection between the second partial region and the second electrode. Connect. The first contact layer and the second contact layer are a common material and can be formed in the same process. The semiconductor device of the present invention can be manufactured with a small number of processes, and has contact characteristics between the p-type first partial region and the first electrode, and between the n-type second partial region and the second electrode. Both contact characteristics can be improved.

本発明は、ゲート部とコンタクト部が横方向に並んで配置されている半導体装置に具現化することができる。本発明の半導体装置のゲート部は、ｐ型の不純物を含む窒化ガリウム系半導体のｐ型半導体領域と、ゲート電極と、ｐ型半導体領域とゲート電極の間に形成されているとともに窒化ガリウム系半導体のチャネル領域を有している。本発明の半導体装置のコンタクト部は、ｐ型半導体領域に電気的に接続しているとともにｐ型の不純物を含む窒化ガリウム系半導体のｐ型部分領域と、そのｐ型部分領域に電気的に接続する第１電極と、ｐ型部分領域と第１電極の間に形成されているとともに酸化ガリウムを含む第１コンタクト層を備えている。本発明のコンタクト部はさらに、チャネル領域に電気的に接続しているとともにｎ型の不純物を含む窒化ガリウム系半導体のｎ型部分領域と、ｎ型部分領域に電気的に接続する第２電極と、ｎ型部分領域と第２電極の間に形成されているとともに酸化ガリウムを含む第２コンタクト層を備えている。ｐ型部分領域と第１電極は、第１コンタクト層を介してオーミック接続されている。ｎ型部分領域と第２電極は、第２コンタクト層を介してオーミック接続されている。
上記の半導体装置では、ゲート電極に電圧が印加していない状態において、ｐ型半導体領域から伸展する空乏層がチャネル領域を空乏化する。このため、上記の半導体装置は、ノーマリオフで動作することができる。この種の半導体装置では、ｐ型半導体領域の電位を安定させるために、コンタクト部に設けられたｐ型部分領域を介してｐ型半導体領域と第１電極を電気的に接続している。一方、この種の半導体装置では、チャネル領域に電子を供給するために、コンタクト部に設けられたｎ型部分領域を介してチャネル領域と第２電極を電気的に接続している。本発明の半導体装置では、ｐ型部分領域と第１電極の間のコンタクト特性が第１コンタクト層によって改善されており、ｎ型部分領域と第２電極の間のコンタクト特性が第２コンタクト層によって改善されている。
第１コンタクト層と第２コンタクト層は、共通の材料であり、同一工程で作成することができる。本発明の半導体装置は、少ない工程数で製造することが可能であるとともに、ｐ型の第１部分領域と第１電極の間のコンタクト特性とｎ型の第２部分領域と第２電極の間のコンタクト特性の両者を改善することができる。
The present invention can be embodied in a semiconductor device in which a gate portion and a contact portion are arranged in a horizontal direction. The gate portion of the semiconductor device of the present invention is formed with a p-type semiconductor region of a gallium nitride semiconductor containing a p-type impurity, a gate electrode, and between the p-type semiconductor region and the gate electrode, and a gallium nitride semiconductor. Channel region. The contact portion of the semiconductor device of the present invention is electrically connected to the p-type semiconductor region and electrically connected to the p-type partial region of the gallium nitride-based semiconductor containing the p-type impurity and the p-type partial region. And a first contact layer formed between the p-type partial region and the first electrode and containing gallium oxide. The contact portion of the present invention further includes an n-type partial region of a gallium nitride based semiconductor that is electrically connected to the channel region and contains an n-type impurity, and a second electrode that is electrically connected to the n-type partial region. And a second contact layer formed between the n-type partial region and the second electrode and containing gallium oxide. The p-type partial region and the first electrode are ohmically connected via the first contact layer. The n-type partial region and the second electrode are ohmically connected via the second contact layer.
In the above semiconductor device, the depletion layer extending from the p-type semiconductor region depletes the channel region when no voltage is applied to the gate electrode. For this reason, the semiconductor device described above can operate normally off. In this type of semiconductor device, in order to stabilize the potential of the p-type semiconductor region, the p-type semiconductor region and the first electrode are electrically connected via a p-type partial region provided in the contact portion. On the other hand, in this type of semiconductor device, in order to supply electrons to the channel region, the channel region and the second electrode are electrically connected through an n-type partial region provided in the contact portion. In the semiconductor device of the present invention, the contact characteristics between the p-type partial region and the first electrode are improved by the first contact layer, and the contact characteristics between the n-type partial region and the second electrode are improved by the second contact layer. It has been improved.
The first contact layer and the second contact layer are a common material and can be formed in the same process. The semiconductor device of the present invention can be manufactured with a small number of processes, and has contact characteristics between the p-type first partial region and the first electrode, and between the n-type second partial region and the second electrode. Both contact characteristics can be improved.

ゲート部とコンタクト部を有する半導体装置では、ｐ型部分領域とｎ型部分領域が直接的に接しており、第１コンタクト層と第２コンタクト層が連続していることが好ましい。
第１コンタクト層と第２コンタクト層を共通化することによって、第１コンタクト層と第２コンタクト層がセルフアライン的に形成され、半導体装置が小型化される。 In a semiconductor device having a gate portion and a contact portion, it is preferable that the p-type partial region and the n-type partial region are in direct contact and the first contact layer and the second contact layer are continuous.
By sharing the first contact layer and the second contact layer, the first contact layer and the second contact layer are formed in a self-aligned manner, and the semiconductor device is reduced in size.

チャネル領域を有する半導体装置では、そのチャネル領域が、第１チャネル領域と第２チャネル領域を有しているのが好ましい。第１チャネル領域のバンドギャップの幅と第２チャネル領域のバンドギャップの幅が異なっており、第１チャネル領域と第２チャネル領域がヘテロ接合していることが好ましい。
上記の半導体装置では、第１チャネル領域と第２チャネル領域の間に２次元電子ガス層が形成され、電子はその２次元電子ガス層を利用して走行することができる。上記の半導体装置のチャネル抵抗は小さい。 In a semiconductor device having a channel region, the channel region preferably has a first channel region and a second channel region. Preferably, the band gap width of the first channel region is different from the band gap width of the second channel region, and the first channel region and the second channel region are heterojunction.
In the semiconductor device, a two-dimensional electron gas layer is formed between the first channel region and the second channel region, and electrons can travel using the two-dimensional electron gas layer. The channel resistance of the semiconductor device is small.

第１チャネル領域には、アルミニウムを含まない窒化ガリウムを用いることができる。第２チャネル領域には、アルミニウムを含む窒化ガリウムを用いることができる。アルミニウムを含む窒化ガリウムのバンドギャップの幅は、アルミニウムの含有比を増加させることによって、アルミニウムを含まない窒化ガリウムのバンドギャップの幅よりも大きくすることができる。   Gallium nitride not containing aluminum can be used for the first channel region. Gallium nitride containing aluminum can be used for the second channel region. The band gap width of gallium nitride containing aluminum can be made larger than the band gap width of gallium nitride not containing aluminum by increasing the aluminum content ratio.

本発明は、第１チャネル領域にアルミニウムを含まない窒化ガリウムが用いられ、第２チャネル領域にアルミニウムを含む窒化ガリウムが用いられている半導体装置を製造する方法を提供することができる。
本発明の製造方法は、ゲート部とコンタクト部に連続して伸びているｐ型半導体領域と第１チャネル領域と第２チャネル領域の積層体を準備し、コンタクト部の範囲に存在する第１チャネル領域及び第２チャネル領域の一部にｎ型の不純物を導入し、ｎ型部分領域を形成する工程を備えている。本発明の製造方法は、そのｎ型部分領域の第２チャネル領域の一部を除去し、第１チャネル領域が露出する溝を形成する工程を備えている。本発明の製造方法は、その溝の底面において露出している第１チャネル領域の表面、及びその溝よりも反ゲート部側の第２チャネル領域の表面の一部を酸化し、第１チャネル領域の少なくとも一部に酸化ガリウムを含むコンタクト層を形成し、第２チャネル領域の少なくとも一部に酸化アルミニウムを含む絶縁領域する工程を備えている。本発明の製造方法はさらに、コンタクト層に電気的に接続する第２電極を形成する工程を備えている。ｐ型部分領域と第１電極は、第１コンタクト層を介してオーミック接続されている。ｎ型部分領域と第２電極は、第２コンタクト層を介してオーミック接続されている。
上記の製造方法では、溝の底面において露出している第１チャネル領域の表面、及び第２チャネル領域の表面の一部を同時に酸化することによって、第１チャネル領域の少なくとも一部に酸化ガリウムを含むコンタクト層を形成し、第２チャネル領域の少なくとも一部に酸化アルミニウムを含む絶縁領域することを特徴としている。この工程によって、第２電極に接続するためのコンタクト層が形成されるとともに、半導体装置を周囲から絶縁分離するための絶縁領域も同時に形成することができる。 The present invention can provide a method for manufacturing a semiconductor device in which gallium nitride containing no aluminum is used for the first channel region and gallium nitride containing aluminum is used for the second channel region.
The manufacturing method of the present invention prepares a stacked body of a p-type semiconductor region, a first channel region, and a second channel region continuously extending in a gate portion and a contact portion, and a first channel existing in the range of the contact portion. A step of introducing an n-type impurity into the region and part of the second channel region to form an n-type partial region; The manufacturing method of the present invention includes a step of removing a part of the second channel region of the n-type partial region and forming a groove exposing the first channel region. The manufacturing method of the present invention oxidizes the surface of the first channel region exposed at the bottom surface of the groove and a part of the surface of the second channel region on the side opposite to the gate from the groove, thereby Forming a contact layer containing gallium oxide in at least a part of the first channel region and forming an insulating region containing aluminum oxide in at least a part of the second channel region. The manufacturing method of the present invention further includes a step of forming a second electrode that is electrically connected to the contact layer. The p-type partial region and the first electrode are ohmically connected via the first contact layer. The n-type partial region and the second electrode are ohmically connected via the second contact layer.
In the above manufacturing method, the surface of the first channel region exposed at the bottom surface of the groove and a part of the surface of the second channel region are simultaneously oxidized, so that gallium oxide is applied to at least a part of the first channel region. A contact layer is formed, and an insulating region containing aluminum oxide is formed in at least a part of the second channel region. By this step, a contact layer for connecting to the second electrode is formed, and an insulating region for insulating and isolating the semiconductor device from the surroundings can be formed at the same time.

本発明によると、ｐ型の半導体領域とｎ型の半導体領域の両者に対して、少ない工程数で電極を設けることができる。   According to the present invention, an electrode can be provided with a small number of steps for both the p-type semiconductor region and the n-type semiconductor region.

本発明の好ましい形態を列記する。
（第１形態） 窒化ガリウム系半導体は、一般式がAlXGaYIn1-X-YN（ただし、０≦X≦１、０＜Y≦１、０≦1−X−Y≦１）で表される。
（第２形態） ｐ型部分領域の表面及びｎ型部分領域の表面に対する酸化処理は、熱酸化処理、オゾン処理等を利用することができる。 Preferred forms of the present invention are listed.
(First Embodiment) A gallium nitride semiconductor is represented by a general formula of Al X Ga Y In 1-XY N (where 0 ≦ X ≦ 1, 0 <Y ≦ 1, 0 ≦ 1-X−Y ≦ 1). Is done.
(2nd form) The oxidation process with respect to the surface of a p-type partial region and the surface of an n-type partial region can utilize a thermal oxidation process, an ozone treatment, etc.

図１に、ヘテロ接合を有する縦型の半導体装置１０の要部断面図を模式的に示す。
半導体装置１０は、アルミニウム（Al）のドレイン電極２２を裏面に備えている。半導体装置１０は、そのドレイン電極２２上に形成されており、窒化ガリウム（GaN）を主材料とするｎ＋型のドレイン層２４を備えている。ドレイン層２４の不純物には、シリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約３×１０18cm-3に調整されている。ドレイン層２４の厚みは、約２００μｍである。 FIG. 1 schematically shows a cross-sectional view of a main part of a vertical semiconductor device 10 having a heterojunction.
The semiconductor device 10 includes an aluminum (Al) drain electrode 22 on the back surface. The semiconductor device 10 is formed on the drain electrode 22 and includes an n + -type drain layer 24 made mainly of gallium nitride (GaN). Silicon (Si) or oxygen (O) is used as the impurity of the drain layer 24, and the carrier concentration is adjusted to about 3 × 10 18 cm −3 . The drain layer 24 has a thickness of about 200 μm.

半導体装置１０は、ドレイン層２４上に形成されており、窒化ガリウムを主材料とするｎ−型の低濃度半導体領域２６を備えている。低濃度半導体領域２６の不純物にはシリコンが用いられており、そのキャリア濃度は約１×１０16cm-3に調整されている。 The semiconductor device 10 is formed on the drain layer 24 and includes an n − -type low-concentration semiconductor region 26 made mainly of gallium nitride. Silicon is used as an impurity in the low-concentration semiconductor region 26, and its carrier concentration is adjusted to about 1 × 10 16 cm −3 .

半導体装置１０は、低濃度半導体領域２６上の一部に形成されており、窒化ガリウムを主材料とするｐ＋型のｐ型半導体領域２８を備えている。ｐ型半導体領域２８は、低濃度半導体領域２６上に相互間に間隔を残して分散して配置されている。ｐ型半導体領域２８の不純物にはマグネシウム（Mg）が用いられており、そのキャリア濃度は約１×１０18cm-3に調整されている。ｐ型半導体領域２８の厚みは、約０．５μｍである。ｐ型半導体領域２８は、低濃度半導体領域２６上に複数個が形成されている。複数個のｐ型半導体領域２８は、低濃度半導体領域２６上に分散して形成されている。ｐ型半導体領域２８とそれに隣合うｐ型半導体領域２８の間には、低濃度半導体領域２６の一部が介在しており、その一部は凸状の形状を有している。 The semiconductor device 10 is formed on a part of the low-concentration semiconductor region 26, and includes a p + -type p-type semiconductor region 28 whose main material is gallium nitride. The p-type semiconductor regions 28 are distributed on the low-concentration semiconductor region 26 while leaving a space between them. Magnesium (Mg) is used as an impurity of the p-type semiconductor region 28, and its carrier concentration is adjusted to about 1 × 10 18 cm −3 . The thickness of the p-type semiconductor region 28 is about 0.5 μm. A plurality of p-type semiconductor regions 28 are formed on the low concentration semiconductor region 26. The plurality of p-type semiconductor regions 28 are formed in a dispersed manner on the low concentration semiconductor region 26. A part of the low-concentration semiconductor region 26 is interposed between the p-type semiconductor region 28 and the adjacent p-type semiconductor region 28, and a part thereof has a convex shape.

図１に示すように、この例では、紙面左右に２つのｐ型半導体領域２８が図示されている。平面視したときに、ｐ型半導体領域２８は、紙面奥行き方向に長く伸びている。複数個のｐ型半導体領域２８は、低濃度半導体領域２６上にストライプ状に配置されている。後述するように、ｐ型半導体領域２８とそれに隣合うｐ型半導体領域２８の間に介在する凸状の低濃度半導体領域２６の一部は、電流が縦方向に流れる領域である。したがって、ｐ型半導体領域２８が分散して形成されていることによって、電流が縦方向に流れる凸状の低濃度半導体領域２６の一部が、半導体装置１０の面内に多く確保される。このため、半導体装置１０は、小さなオン抵抗を得ることができる。
ｐ型半導体領域２８の横方向の距離Ｌ２８は、約１０〜２５μｍである。なお、図１は、半導体装置１０の単位構造を表しており、実際には、その単位構造が紙面左右に繰り返し形成されている。したがって、実際のｐ型半導体領域２８の横方向の距離は、前記距離Ｌ２８の約２倍になる。ｐ型半導体領域２８とそれに隣合うｐ型半導体領域２８の間の距離Ｌ２６は、約１〜１０μｍである。 As shown in FIG. 1, in this example, two p-type semiconductor regions 28 are shown on the left and right sides of the drawing. When viewed in plan, the p-type semiconductor region 28 extends long in the depth direction of the drawing. The plurality of p-type semiconductor regions 28 are arranged in stripes on the low concentration semiconductor region 26. As will be described later, a part of the convex low-concentration semiconductor region 26 interposed between the p-type semiconductor region 28 and the adjacent p-type semiconductor region 28 is a region where current flows in the vertical direction. Therefore, since the p-type semiconductor regions 28 are formed in a dispersed manner, a part of the convex low-concentration semiconductor region 26 in which current flows in the vertical direction is secured in the plane of the semiconductor device 10. For this reason, the semiconductor device 10 can obtain a small on-resistance.
The lateral distance L28 of the p-type semiconductor region 28 is about 10 to 25 μm. FIG. 1 shows a unit structure of the semiconductor device 10. In practice, the unit structure is repeatedly formed on the left and right sides of the drawing. Therefore, the actual lateral distance of the p-type semiconductor region 28 is approximately twice the distance L28. A distance L26 between the p-type semiconductor region 28 and the adjacent p-type semiconductor region 28 is about 1 to 10 μm.

半導体装置１０は、ｐ型半導体領域２８上に形成されており、窒化アルミニウム（AlN）を主材料とする不純物拡散抑制膜３２を備えている。不純物拡散抑制膜３２は、ｐ型半導体領域２８に含まれているマグネシウムが、チャネル領域３５等に拡散するのを抑制する。不純物拡散抑制膜３２は、ｐ型半導体領域２８上の全範囲を覆っていない。後述するように、ｐ型半導体領域２８とソース電極５８が電気的に接続するために、ｐ型半導体領域２８の上面の一部は、不純物拡散抑制膜３２で被覆されていない。   The semiconductor device 10 is formed on the p-type semiconductor region 28 and includes an impurity diffusion suppression film 32 made mainly of aluminum nitride (AlN). The impurity diffusion suppression film 32 suppresses diffusion of magnesium contained in the p-type semiconductor region 28 into the channel region 35 and the like. The impurity diffusion suppression film 32 does not cover the entire range on the p-type semiconductor region 28. As will be described later, in order to electrically connect the p-type semiconductor region 28 and the source electrode 58, a part of the upper surface of the p-type semiconductor region 28 is not covered with the impurity diffusion suppression film 32.

半導体装置１０は、低濃度半導体領域２６上及び不純物拡散抑制膜３２上に形成されているチャネル領域３５を備えている。チャネル領域３５は、バンドギャップの幅が異なる第１チャネル領域３４と第２チャネル領域３６を備えている。第１チャネル領域３４は、ｐ型半導体領域２８側に設けられている。第１チャネル領域３４と第２チャネル領域３６は直接的に接しており、第１チャネル領域３４と第２チャネル領域３６によってヘテロ接合が構成されている。   The semiconductor device 10 includes a channel region 35 formed on the low concentration semiconductor region 26 and the impurity diffusion suppression film 32. The channel region 35 includes a first channel region 34 and a second channel region 36 having different band gap widths. The first channel region 34 is provided on the p-type semiconductor region 28 side. The first channel region 34 and the second channel region 36 are in direct contact with each other, and the first channel region 34 and the second channel region 36 form a heterojunction.

第１チャネル領域３４には、窒化ガリウムが用いられている。第１チャネル領域３４の不純物にはシリコンが用いられており、そのキャリア濃度は約１×１０16cm-3に調整されている。第１チャネル領域３４の厚みは、約１００nmである。 Gallium nitride is used for the first channel region 34. Silicon is used as an impurity in the first channel region 34, and its carrier concentration is adjusted to about 1 × 10 16 cm −3 . The thickness of the first channel region 34 is about 100 nm.

第２チャネル領域３６には、窒化ガリウム・アルミニウム（Al0.3Ga0.7N）が用いられている。第２チャネル領域３６の結晶構造にはアルミニウムが含まれており、そのバンドギャップの幅は、第１チャネル領域３４のバンドギャップの幅よりも広い。第２チャネル領域３６の不純物にはシリコンが用いられており、そのキャリア濃度は約１×１０16cm-3に調整されている。第２チャネル領域３６の厚みは、約２５nmである。 Gallium nitride aluminum (Al 0.3 Ga 0.7 N) is used for the second channel region 36. The crystal structure of the second channel region 36 includes aluminum, and the band gap is wider than the band gap of the first channel region 34. Silicon is used as the impurity of the second channel region 36, and its carrier concentration is adjusted to about 1 × 10 16 cm −3 . The thickness of the second channel region 36 is about 25 nm.

半導体装置１０は、第２チャネル領域３６上に形成されており、酸化シリコンを主材料とするゲート絶縁膜３８を備えている。半導体装置１０はさらに、ゲート絶縁膜３８上に形成されており、ポリシリコンを主材料とするゲート電極３９を備えている。なお、本実施例のゲート電極３９は、チャネル領域３５のほぼ全範囲に対向して形成されているが、後述するように、ゲート電極３９は、ｐ型半導体領域２８に対向する位置の少なくとも一部に形成されていればよい。ゲート電極３９は、ソース領域５４とｐ型半導体領域２８の中央側端部の間に存在するチャネル領域３５に対向する部分に形成されていればよい。この場合、半導体装置１０のオン・オフを正確に切替えることができる。ｐ型半導体領域２８、不純物拡散抑制膜３２、第１チャネル領域３４、及び第２チャネル領域３６が積層している部分をゲート部３０という。   The semiconductor device 10 is formed on the second channel region 36 and includes a gate insulating film 38 made mainly of silicon oxide. The semiconductor device 10 further includes a gate electrode 39 formed on the gate insulating film 38 and made mainly of polysilicon. Although the gate electrode 39 of this embodiment is formed to face almost the entire range of the channel region 35, the gate electrode 39 is at least one of the positions facing the p-type semiconductor region 28, as will be described later. What is necessary is just to be formed in the part. The gate electrode 39 may be formed at a portion facing the channel region 35 existing between the source region 54 and the center side end of the p-type semiconductor region 28. In this case, the semiconductor device 10 can be accurately switched on / off. A portion where the p-type semiconductor region 28, the impurity diffusion suppression film 32, the first channel region 34, and the second channel region 36 are stacked is referred to as a gate portion 30.

半導体装置１０はさらに、コンタクト部５０を備えている。コンタクト部５０は、窒化ガリウムを主材料とするｐ型のｐ型部分領域５２を備えている。ｐ型部分領域５２は、不純物拡散抑制膜３２に形成されている開孔を介してｐ型半導体領域２８に直接的に接している。後述するが、ｐ型部分領域５２は、ｐ型半導体領域２８に存在するマグネシウムが拡散することによって形成される。   The semiconductor device 10 further includes a contact part 50. The contact portion 50 includes a p-type p-type partial region 52 whose main material is gallium nitride. The p-type partial region 52 is in direct contact with the p-type semiconductor region 28 through an opening formed in the impurity diffusion suppression film 32. As will be described later, the p-type partial region 52 is formed by diffusion of magnesium present in the p-type semiconductor region 28.

コンタクト部５０は、窒化ガリウムを主材料とするｎ＋型のソース領域５４（ｎ型部分領域の一例）を備えている。ソース領域５４は、チャネル領域３５に直接的に接している。ソース領域５４は、ｐ型半導体領域２８に対向する位置に形成されている。ソース領域５４は、ｐ型半導体領域２８とそれに隣合うｐ型半導体領域２８の間に介在している凸状の低濃度半導体領域２６の一部に対して、ゲート部３０を挟んで対向している。換言すると、水平方向において、ｐ型半導体領域２８とそれに隣合うｐ型半導体領域２８の間に介在している凸状の低濃度半導体領域２６の一部とソース領域５４の間には、ゲート部３０が介在している。ソース領域５４の不純物にはシリコンが用いられており、そのキャリア濃度は約３×１０18cm-3に調整されている。 The contact portion 50 includes an n + -type source region 54 (an example of an n-type partial region) whose main material is gallium nitride. The source region 54 is in direct contact with the channel region 35. The source region 54 is formed at a position facing the p-type semiconductor region 28. The source region 54 faces a part of the convex low concentration semiconductor region 26 interposed between the p-type semiconductor region 28 and the adjacent p-type semiconductor region 28 with the gate portion 30 interposed therebetween. Yes. In other words, in the horizontal direction, there is a gate portion between the source region 54 and a part of the convex low concentration semiconductor region 26 interposed between the p-type semiconductor region 28 and the adjacent p-type semiconductor region 28. 30 is interposed. Silicon is used as an impurity in the source region 54, and its carrier concentration is adjusted to about 3 × 10 18 cm −3 .

コンタクト部５０は、アルミニウムのソース電極５８を備えている。コンタクト部５０はさらに、ｐ型部分領域５２とソース電極５８の間に形成されており、酸化ガリウム（Ga2O3）を主材料とするコンタクト層５６を備えている。コンタクト層５６は、ソース領域５４とソース電極５８の間にも形成されている。コンタクト層５６は、ｐ型部分領域５２とソース電極５８の間を良好に電気的に接続するとともに、ソース領域５４とソース電極５８の間も良好に電気的に接続している。 The contact portion 50 includes an aluminum source electrode 58. The contact portion 50 is further formed between the p-type partial region 52 and the source electrode 58 and includes a contact layer 56 made mainly of gallium oxide (Ga 2 O 3 ). The contact layer 56 is also formed between the source region 54 and the source electrode 58. The contact layer 56 makes a good electrical connection between the p-type partial region 52 and the source electrode 58 and also makes a good electrical connection between the source region 54 and the source electrode 58.

次に、半導体装置１０の動作を説明する。
ｐ型半導体領域２８が不純物拡散抑制膜３２を介して第１チャネル領域３４に間接的に接している。このため、ゲート電極３９に電圧を印加していない状態では、第１チャネル領域３４に空乏層が形成され、その空乏層は第１チャネル領域３４と第２チャネル領域３６のヘテロ接合面にまで伸びている。これにより、ヘテロ接合面の伝導体のエネルギー準位は、フェルミ準位よりも上側に存在することになる。このため、ゲート電極３９に電圧を印加していない状態では、２次元電子ガス層は、ヘテロ接合面に形成されない。したがって、ゲート電極３９に電圧が印加されていない状態では、電子の走行が停止され、半導体装置１０は、ノーマリオフとして動作する。 Next, the operation of the semiconductor device 10 will be described.
The p-type semiconductor region 28 is indirectly in contact with the first channel region 34 through the impurity diffusion suppression film 32. Therefore, when no voltage is applied to the gate electrode 39, a depletion layer is formed in the first channel region 34, and the depletion layer extends to the heterojunction surface of the first channel region 34 and the second channel region 36. ing. As a result, the energy level of the conductor on the heterojunction surface exists above the Fermi level. For this reason, in a state where no voltage is applied to the gate electrode 39, the two-dimensional electron gas layer is not formed on the heterojunction surface. Therefore, in a state where no voltage is applied to the gate electrode 39, the electron travel is stopped, and the semiconductor device 10 operates as normally-off.

ゲート電極３９に正の電圧が印加されている状態では、第１チャネル領域３４に形成されていた空乏層が縮小し、第１チャネル領域３４と第２チャネル領域３６のヘテロ接合面の伝導体のエネルギー準位は、フェルミ準位よりも下側に存在することになる。これにより、ヘテロ接合面に２次元電子ガス層が形成される。このため、ゲート電極３９に正の電圧が印加されている状態では、２次元電子ガス層内のポテンシャル井戸内に電子が存在する状態が作り出される。この結果、２次元電子ガス層内を電子が走行し、半導体装置１０はオンとなる。ソース領域５４からヘテロ接合面の２次元電子ガス層に沿って横方向に走行してきた電子は、低濃度半導体領域２６の凸部（ｐ型半導体領域２８を隔てている部分であり、低濃度半導体領域２６が第１チャネル領域３４に接する部分である）を縦方向に流れ、低濃度半導体領域２６及びドレイン層２４を経由してドレイン電極２２まで流れる。これにより、ソース電極５８とドレイン電極２２の間が導通する。   In a state where a positive voltage is applied to the gate electrode 39, the depletion layer formed in the first channel region 34 is reduced, and the conductor of the heterojunction surface of the first channel region 34 and the second channel region 36 is reduced. The energy level exists below the Fermi level. Thereby, a two-dimensional electron gas layer is formed on the heterojunction surface. For this reason, when a positive voltage is applied to the gate electrode 39, a state is created in which electrons are present in the potential well in the two-dimensional electron gas layer. As a result, electrons run in the two-dimensional electron gas layer, and the semiconductor device 10 is turned on. Electrons that have traveled laterally from the source region 54 along the two-dimensional electron gas layer on the heterojunction surface are the convex portions of the low concentration semiconductor region 26 (parts separating the p-type semiconductor region 28). The region 26 is a portion in contact with the first channel region 34) in the vertical direction, and flows to the drain electrode 22 through the low concentration semiconductor region 26 and the drain layer 24. Thereby, the source electrode 58 and the drain electrode 22 are electrically connected.

上記したように、半導体装置１０のオン・オフの制御は、ｐ型半導体領域２８、不純物拡散抑制膜３２、第１チャネル領域３４、第２チャネル領域３６、ゲート絶縁膜３８及びゲート電極３９が積層しているゲート部３０で行われている。即ち、半導体装置１０のオン・オフの制御は、ゲート電極３９に印加する電圧によって、第１チャネル領域３４に形成されている空乏層の厚み方向の幅を制御することによって行われている。   As described above, on / off control of the semiconductor device 10 is performed by stacking the p-type semiconductor region 28, the impurity diffusion suppression film 32, the first channel region 34, the second channel region 36, the gate insulating film 38, and the gate electrode 39. This is performed in the gate section 30. That is, on / off control of the semiconductor device 10 is performed by controlling the width in the thickness direction of the depletion layer formed in the first channel region 34 by the voltage applied to the gate electrode 39.

ｐ型半導体領域２８は、ｐ型部分領域５２とコンタクト層５６を介してソース電極５８に電気的に接続している。コンタクト層５６は、ｐ型部分領域５２とソース電極５８の間に良好なオーミック接続を提供する。このため、ｐ型半導体領域２８の電位は、ソース電極５８の電位、即ち接地電位に安定して固定される。このため、ｐ型半導体領域２８から第１チャネル領域３４内に伸展する空乏層も安定して形成される。この結果、半導体装置１０のオン・オフの制御は、ゲート電極３９に印加する電圧に基づいて良好に制御される。
さらに、コンタクト層５６は、ソース領域５４とソース電極５８の間にも良好な電気的な接続を提供する。このため、ソース領域５４とソース電極５８の間のコンタクト抵抗が小さい。この結果、半導体装置１０のオン抵抗は、小さい値になる。
さらに、コンタクト層５６は、ｐ型部分領域５２とソース領域５４の両者に共通して設けられている。半導体装置１０は、ｐ型部分領域５２とソース領域５４のそれぞれに専用のコンタクト層を形成しない。コンタクト層５６は、同一工程で作成することができる。半導体装置１０は、少ない工程数で製造することが可能であるとともに、ｐ型部分領域５４とソース電極５８の間のコンタクト特性とソース領域５２とソース電極の間のコンタクト特性の両者を改善することができる。 The p-type semiconductor region 28 is electrically connected to the source electrode 58 through the p-type partial region 52 and the contact layer 56. The contact layer 56 provides a good ohmic connection between the p-type partial region 52 and the source electrode 58. For this reason, the potential of the p-type semiconductor region 28 is stably fixed to the potential of the source electrode 58, that is, the ground potential. For this reason, a depletion layer extending from the p-type semiconductor region 28 into the first channel region 34 is also stably formed. As a result, the on / off control of the semiconductor device 10 is favorably controlled based on the voltage applied to the gate electrode 39.
Further, the contact layer 56 provides a good electrical connection between the source region 54 and the source electrode 58. For this reason, the contact resistance between the source region 54 and the source electrode 58 is small. As a result, the on-resistance of the semiconductor device 10 becomes a small value.
Further, the contact layer 56 is provided in common to both the p-type partial region 52 and the source region 54. The semiconductor device 10 does not form a dedicated contact layer in each of the p-type partial region 52 and the source region 54. The contact layer 56 can be formed in the same process. The semiconductor device 10 can be manufactured with a small number of processes, and improves both the contact characteristics between the p-type partial region 54 and the source electrode 58 and the contact characteristics between the source region 52 and the source electrode. Can do.

（半導体装置１０の製造方法）
次に半導体装置１０の製造方法を説明する。
まず、図２に示すように、ｎ＋型の窒化ガリウムを主材料とする半導体基板２４（後にドレイン層２４となる）を用意する。半導体基板２４の厚みは約２００μmである。
次に、図３に示すように、MOCVD（Metal Organic Chemical Vapor Deposition）法を利用して、半導体基板２４上にｎ−型の低濃度半導体領域２６を結晶成長する。低濃度半導体領域２６の厚みは、約６μmである。さらに、MOCVD法を利用して、低濃度半導体領域２６上にｐ＋型のｐ型半導体領域２８を結晶成長する。ｐ型半導体領域２８の厚みは、約０．５μmである。次に、CVD（Chemical Vapor Deposition）法を利用して、ｐ型半導体領域２８上に酸化シリコンのマスク６２を成膜する。 (Manufacturing method of the semiconductor device 10)
Next, a method for manufacturing the semiconductor device 10 will be described.
First, as shown in FIG. 2, a semiconductor substrate 24 (which will later become the drain layer 24) whose main material is n + type gallium nitride is prepared. The thickness of the semiconductor substrate 24 is about 200 μm.
Next, as shown in FIG. 3, an n − -type low concentration semiconductor region 26 is crystal-grown on the semiconductor substrate 24 by using a MOCVD (Metal Organic Chemical Vapor Deposition) method. The thickness of the low concentration semiconductor region 26 is approximately 6 μm. Further, a p + -type p-type semiconductor region 28 is grown on the low-concentration semiconductor region 26 by using MOCVD. The thickness of the p-type semiconductor region 28 is about 0.5 μm. Next, a silicon oxide mask 62 is formed on the p-type semiconductor region 28 using a CVD (Chemical Vapor Deposition) method.

次に、図４に示すように、リソグラフィー技術を利用して、マスク６２の一部を除去する。次に、ＲＩＥ技術を利用して、露出するｐ型半導体領域２８の一部を貫通して低濃度半導体領域２６にまで達するトレンチ７１を形成する。トレンチ７１を形成した後に、マスク６２を除去する。
次に、図５に示すように、MOCVD法を利用して、ｐ型半導体領域２８及び低濃度半導体領域２６の表面に窒化アルミニウムの不純物拡散抑制膜３２を成膜する。
次に、図６に示すように、リソグラフィー技術を利用して、トレンチ７１の内壁に形成されている不純物拡散抑制膜３２を除去するとともに、ｐ型半導体領域２８がコンタクトするための開孔に対応する部分の不純物拡散抑制膜３２を除去する。
次に、図７に示すように、CVD法を利用して、不純物拡散抑制膜３２及び露出するｐ型半導体領域２８上に酸化シリコンのマスク６４を形成する。 Next, as shown in FIG. 4, a part of the mask 62 is removed by using a lithography technique. Next, a trench 71 that penetrates a part of the exposed p-type semiconductor region 28 and reaches the low-concentration semiconductor region 26 is formed using RIE technology. After forming the trench 71, the mask 62 is removed.
Next, as shown in FIG. 5, an impurity diffusion suppression film 32 of aluminum nitride is formed on the surfaces of the p-type semiconductor region 28 and the low-concentration semiconductor region 26 using the MOCVD method.
Next, as shown in FIG. 6, using the lithography technique, the impurity diffusion suppression film 32 formed on the inner wall of the trench 71 is removed and the p-type semiconductor region 28 corresponds to an opening for contact. The portion of the impurity diffusion suppression film 32 to be removed is removed.
Next, as shown in FIG. 7, a silicon oxide mask 64 is formed on the impurity diffusion suppression film 32 and the exposed p-type semiconductor region 28 by using the CVD method.

次に、図８に示すように、MOCVD法を利用して、トレンチ７１の底面において露出している低濃度半導体領域２６の表面から窒化ガリウムを結晶成長する。結晶成長は、ｐ型半導体領域２８と同一の高さになるまで続ける。形成される結晶の不純物濃度は、低濃度半導体領域２６の不純物濃度と同一に調整されている。このため、結晶成長した部分と低濃度半導体領域２６は、連続した一つの領域と評価することができる。   Next, as shown in FIG. 8, gallium nitride is crystal-grown from the surface of the low-concentration semiconductor region 26 exposed at the bottom surface of the trench 71 using the MOCVD method. Crystal growth continues until the height is the same as that of the p-type semiconductor region 28. The impurity concentration of the formed crystal is adjusted to be the same as the impurity concentration of the low concentration semiconductor region 26. Therefore, the crystal grown portion and the low concentration semiconductor region 26 can be evaluated as one continuous region.

次に、図９に示すように、マスク６４を除去した後に、トレンチ７１において露出している低濃度半導体領域２６の表面、不純物拡散抑制膜３２の表面及び露出しているｐ型半導体領域２８の表面から窒化ガリウムを結晶成長し、第１チャネル領域３４を形成する。第１チャネル領域３４の厚みは、１００nmである。第１チャネル領域３４の不純物濃度は、低濃度半導体領域２６の不純物濃度と同一に調整されている。
なお、不純物抑制膜３２の材料に、酸化シリコン又は窒化シリコンを用いると、この工程において選択横方向成長法（ELO）の技術を利用することができる。酸化シリコン又は窒化シリコンは、それらの表面から結晶成長が生じない。したがって、トレンチ７１において露出している低濃度半導体領域２６の表面からの結晶成長が、不純物拡散抑制膜３２の表面を横方向に進行する。このとき、不純物拡散抑制膜３２の表面を覆って形成される部分は、結晶欠陥の密度が低減化された良質な半導体層になる。なお、ELO技術で成長した半導体層の厚みが厚い場合は、エッチング、研磨などにより所望の厚さに調整することができる。 Next, as shown in FIG. 9, after removing the mask 64, the surface of the low-concentration semiconductor region 26 exposed in the trench 71, the surface of the impurity diffusion suppression film 32, and the exposed p-type semiconductor region 28. Gallium nitride is crystal-grown from the surface to form the first channel region 34. The thickness of the first channel region 34 is 100 nm. The impurity concentration of the first channel region 34 is adjusted to be the same as the impurity concentration of the low concentration semiconductor region 26.
When silicon oxide or silicon nitride is used as the material of the impurity suppression film 32, a selective lateral growth (ELO) technique can be used in this step. Silicon oxide or silicon nitride does not cause crystal growth from their surface. Accordingly, crystal growth from the surface of the low-concentration semiconductor region 26 exposed in the trench 71 proceeds laterally on the surface of the impurity diffusion suppression film 32. At this time, the portion formed to cover the surface of the impurity diffusion suppression film 32 becomes a high-quality semiconductor layer in which the density of crystal defects is reduced. When the thickness of the semiconductor layer grown by the ELO technique is thick, it can be adjusted to a desired thickness by etching, polishing, or the like.

次に、図１０に示すように、MOCVD法を利用して、第１チャネル領域３４上に第２チャネル領域３６を結晶成長する。第２チャネル領域３６の厚みは２５nmである。
なお、第１チャネル領域３４及び第２チャネル領域３６を形成すると同時に、ｐ型半導体領域２８に含まれていたマグネシウムの一部が、不純物拡散抑制膜３２の開孔から第１チャネル領域３４及び第２チャネル領域３６の一部に拡散し、ｐ型部分領域５２を形成する。
次に、CVD法を利用して、第２チャネル領域３６の表面に酸化シリコンのマスク６６を形成する。次に、マスク６６は、リソグラフィー技術とエッチング技術を利用して、コンタクト部に対応する部分が選択的に除去される。
次に、イオン注入技術を利用して、マスク６６の開孔から露出している第２チャネル領域３６及び第１チャネル領域３４に不純物を導入する。このとき、窒素をドーズ量１×１０15cm-2、加速電圧３５eVで注入した後に、シリコンをドーズ量１×１０15cm-2、加速電圧６５eVで注入する。イオン注入をした後に、マスク６６を除去する。 Next, as shown in FIG. 10, the second channel region 36 is crystal-grown on the first channel region 34 by using the MOCVD method. The thickness of the second channel region 36 is 25 nm.
At the same time as forming the first channel region 34 and the second channel region 36, a part of magnesium contained in the p-type semiconductor region 28 is removed from the opening of the impurity diffusion suppression film 32 to the first channel region 34 and the second channel region 36. The p-type partial region 52 is formed by diffusing into part of the two-channel region 36.
Next, a silicon oxide mask 66 is formed on the surface of the second channel region 36 by using the CVD method. Next, a portion of the mask 66 corresponding to the contact portion is selectively removed using a lithography technique and an etching technique.
Next, using an ion implantation technique, impurities are introduced into the second channel region 36 and the first channel region 34 exposed from the openings of the mask 66. In this case, a dose of nitrogen 1 × 10 15 cm -2, are implanted at an acceleration voltage 35 eV and a dose of the silicon 1 × 10 15 cm -2, is implanted at an acceleration voltage of 65 eV. After the ion implantation, the mask 66 is removed.

次に、図１１に示すように、第２チャネル領域３６の表面全体に、酸化シリコンのマスク６７を形成する。マスク６７を形成した後に、アニール処理（N2雰囲気下、１１００℃、２０分）を実施する。アニール処理を実施すると、先のイオン注入で導入された窒素及び酸素の不純物が活性化してソース領域５４が形成される。アニール処理後、酸化シリコンのマスク６７を除去する。 Next, as shown in FIG. 11, a silicon oxide mask 67 is formed on the entire surface of the second channel region 36. After the mask 67 is formed, an annealing process (in an N 2 atmosphere, 1100 ° C., 20 minutes) is performed. When the annealing process is performed, the nitrogen and oxygen impurities introduced in the previous ion implantation are activated to form the source region 54. After the annealing process, the silicon oxide mask 67 is removed.

次に、図１２に示すように、CVD法を利用して、１００nmの厚さのポリシリコンのマスク６８を形成する。次に、リソグラフィー技術とエッチング技術を利用して、マスク６８の一部に開孔を形成する。この開口部は、後に酸化ガリウムのコンタクト層を形成する部分に対応している。さらに、その開口部から露出しているソース領域５４及びｐ型部分領域５２のうち第２チャネル領域３６に対応する部分を除去し、ソース領域５４及びｐ型部分領域５２のうち第１チャネル領域３４に対応する部分の表面を露出する。
次に、図１３に示すように、酸化処理（酸素雰囲気下、８８０℃、５時間）を実施する。酸化処理によって、ｐ型部分領域５２の表面及びソース領域５４の表面が酸化され、酸化ガリウムのコンタクト層５６が形成される。コンタクト層５６は、ｐ型部分領域５２とソース領域５４の両者に連続して形成される。なお、詳細には、コンタクト層５６のうちｐ型部分領域５２を酸化して形成される部分の厚みとコンタクト層５６のうちソース領域５４を酸化して形成される部分の厚みは異なっていることが多い。図１３では、コンタクト層５６がｐ型部分領域５２とソース領域５４の両者に連続して形成されていることを明瞭にするために、簡単化して図示している。また、本工程の酸化処理によってマスク６８も酸化され、酸化シリコンとポリシリコンの積層膜となるが、図１２では簡単化して図示している。マスク６８は、酸化処理後にフッ酸によるエッチングによって除去する。 Next, as shown in FIG. 12, a polysilicon mask 68 having a thickness of 100 nm is formed by using the CVD method. Next, an opening is formed in a part of the mask 68 by using a lithography technique and an etching technique. This opening corresponds to a portion where a gallium oxide contact layer will be formed later. Further, a portion corresponding to the second channel region 36 is removed from the source region 54 and the p-type partial region 52 exposed from the opening, and the first channel region 34 of the source region 54 and the p-type partial region 52 is removed. The surface of the part corresponding to is exposed.
Next, as shown in FIG. 13, an oxidation treatment (at 880 ° C. for 5 hours in an oxygen atmosphere) is performed. By the oxidation treatment, the surface of the p-type partial region 52 and the surface of the source region 54 are oxidized, and a gallium oxide contact layer 56 is formed. The contact layer 56 is formed continuously in both the p-type partial region 52 and the source region 54. Specifically, the thickness of the contact layer 56 formed by oxidizing the p-type partial region 52 is different from the thickness of the contact layer 56 formed by oxidizing the source region 54. There are many. In FIG. 13, in order to clarify that the contact layer 56 is continuously formed in both the p-type partial region 52 and the source region 54, a simplified illustration is shown. Further, the mask 68 is also oxidized by the oxidation treatment in this step to form a laminated film of silicon oxide and polysilicon, but is simplified in FIG. The mask 68 is removed by etching with hydrofluoric acid after the oxidation treatment.

次に、HTO(High Temperature Oxide)法を利用して、酸化シリコンのゲート絶縁膜３８を形成する。ゲート絶縁膜３８の厚みは、５０nmである。
次に、CVD法を利用して、ゲート絶縁膜３８の表面に不純物が高濃度に導入されたポリシリコンのゲート電極３９を形成する。次に、リソグラフィー技術及びエッチング技術を利用して、ゲート絶縁膜３８とゲート電極３９を所望の形状に加工する。この工程を経て、図１４に示す構造が得られる。 Next, a gate insulating film 38 of silicon oxide is formed using an HTO (High Temperature Oxide) method. The thickness of the gate insulating film 38 is 50 nm.
Next, a polysilicon gate electrode 39 into which impurities are introduced at a high concentration is formed on the surface of the gate insulating film 38 by using the CVD method. Next, the gate insulating film 38 and the gate electrode 39 are processed into a desired shape by using a lithography technique and an etching technique. Through this step, the structure shown in FIG. 14 is obtained.

次に、スパッタ法を利用して、コンタクト層５６の表面にソース電極５８を蒸着する。ソース電極５８は、コンタクト層５６を介してｐ型部分領域５２及びソース領域５４の両者に電気的に接続している。
酸化ガリウムのコンタクト層５６は導電性を有しており、ｐ型部分領域５２とソース電極５８の間を良好に電気的に接続することができる。さらに、コンタクト層５６は、ソース領域５４とソース電極５８の間も良好に電気的に接続することができる。本実施例の製造方法では、ｐ型部分領域５２の表面とソース領域５４の表面のそれぞれに専用のコンタクト層を形成しない。本実施例の製造方法を利用すると、少ない工程数で製造することが可能であるとともに、ｐ型部分領域５２とソース電極５８の間のコンタクト特性とソース領域５４とソース電極５８の間のコンタクト特性の両者を改善することができる。さらに、コンタクト層５６及びソース電極５８がセルフアライン的に形成されるので、コンタクト層５６及びソース電極５８を少ない面積にすることができる。本実施例の製造方法は、半導体装置１０の小型化に寄与することができる。 Next, the source electrode 58 is vapor-deposited on the surface of the contact layer 56 using a sputtering method. The source electrode 58 is electrically connected to both the p-type partial region 52 and the source region 54 via the contact layer 56.
The contact layer 56 of gallium oxide has conductivity, and can electrically connect the p-type partial region 52 and the source electrode 58 well. Further, the contact layer 56 can also make an excellent electrical connection between the source region 54 and the source electrode 58. In the manufacturing method of this embodiment, a dedicated contact layer is not formed on each of the surface of the p-type partial region 52 and the surface of the source region 54. When the manufacturing method of this embodiment is used, it is possible to manufacture with a small number of steps, and contact characteristics between the p-type partial region 52 and the source electrode 58 and contact characteristics between the source region 54 and the source electrode 58. Both can be improved. Furthermore, since the contact layer 56 and the source electrode 58 are formed in a self-aligned manner, the contact layer 56 and the source electrode 58 can be reduced in area. The manufacturing method of the present embodiment can contribute to downsizing of the semiconductor device 10.

次に、スパッタ法を利用して、ドレイン層２４の裏面にドレイン電極２２を形成する。最後にアニール処理を実施する。これらの工程を経て、図１に示す半導体装置１０を得ることができる。   Next, the drain electrode 22 is formed on the back surface of the drain layer 24 using a sputtering method. Finally, an annealing process is performed. Through these steps, the semiconductor device 10 shown in FIG. 1 can be obtained.

上記の製造方法は、他に以下の工程を含んでいてもよい。
図１５に、半導体装置１０の他の製造方法の製造過程を示す。図１５の製造過程は、ソース領域５４及びｐ型部分領域５２のうち第２チャネル領域３６に対応する部分を除去する前の段階であり、図１２の製造過程に対応している。 The above manufacturing method may further include the following steps.
FIG. 15 shows a manufacturing process of another manufacturing method of the semiconductor device 10. The manufacturing process of FIG. 15 is a stage before removing the portion corresponding to the second channel region 36 from the source region 54 and the p-type partial region 52, and corresponds to the manufacturing process of FIG.

図１５に示すように、マスク６８の一部を除去し、ソース領域５４、ｐ型部分領域７２、及び反ゲート部側の第２チャネル領域３６の表面３６ａを露出させる。
次に、図１６に示すように、ソース領域５４の一部及びｐ型部分領域５２の一部を除去し、溝７２を形成する。溝７２は、ソース領域５４及びｐ型部分領域５２に形成され、第２チャネル領域３６に形成されていない。溝７２の深さは、第２チャネル領域３６の厚みに対応している。したがって、溝７２を形成することによって、ソース領域５４及びｐ型部分領域５２のうち第２チャネル領域３６に対応する部分が除去され、ソース領域５４及びｐ型部分領域５２のうち第１チャネル領域３４に対応する部分の表面が露出する。 As shown in FIG. 15, the mask 68 is partially removed to expose the source region 54, the p-type partial region 72, and the surface 36a of the second channel region 36 on the side opposite to the gate portion.
Next, as shown in FIG. 16, a part of the source region 54 and a part of the p-type partial region 52 are removed, and a groove 72 is formed. The trench 72 is formed in the source region 54 and the p-type partial region 52 and is not formed in the second channel region 36. The depth of the groove 72 corresponds to the thickness of the second channel region 36. Therefore, by forming the groove 72, portions of the source region 54 and the p-type partial region 52 corresponding to the second channel region 36 are removed, and the first channel region 34 of the source region 54 and the p-type partial region 52 is removed. The surface of the part corresponding to is exposed.

次に、図１７に示すように、酸化処理（酸素雰囲気下、８８０℃、５時間）を実施する。酸化処理によって、ソース領域５４の表面及びｐ型部分領域５２の表面が酸化され、酸化ガリウムのコンタクト層５６が形成される。同時に、第２チャネル領域３６の表面３６ａが酸化され、酸化アルミニウムを含む絶縁領域７４が形成される。
絶縁領域７４は、第２チャネル領域３６及び第１チャネル領域３４内に形成され、ヘテロ接合面を実質的に破壊する。このため、素子分離を良好に行うことができる。この素子分離技術は、複数の半導体装置１０群とその周囲に形成される他の素子の間を電気的に分離するときに有用である。 Next, as shown in FIG. 17, an oxidation treatment (at 880 ° C. for 5 hours in an oxygen atmosphere) is performed. By the oxidation treatment, the surface of the source region 54 and the surface of the p-type partial region 52 are oxidized, and a contact layer 56 of gallium oxide is formed. At the same time, the surface 36a of the second channel region 36 is oxidized to form an insulating region 74 containing aluminum oxide.
The insulating region 74 is formed in the second channel region 36 and the first channel region 34 and substantially destroys the heterojunction surface. For this reason, element isolation can be performed satisfactorily. This element isolation technique is useful when electrically isolating a plurality of groups of semiconductor devices 10 from other elements formed around them.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

実施例の半導体装置の要部断面図を示す。The principal part sectional drawing of the semiconductor device of an Example is shown. 実施例の半導体装置の製造過程を示す（１）。A manufacturing process of a semiconductor device of an example is shown (1). 実施例の半導体装置の製造過程を示す（２）。The manufacturing process of the semiconductor device of an Example is shown (2). 実施例の半導体装置の製造過程を示す（３）。The manufacturing process of the semiconductor device of an Example is shown (3). 実施例の半導体装置の製造過程を示す（４）。A manufacturing process of a semiconductor device of an example is shown (4). 実施例の半導体装置の製造過程を示す（５）。A manufacturing process of a semiconductor device of an example is shown (5). 実施例の半導体装置の製造過程を示す（６）。A manufacturing process of a semiconductor device of an example is shown (6). 実施例の半導体装置の製造過程を示す（７）。The manufacturing process of the semiconductor device of an Example is shown (7). 実施例の半導体装置の製造過程を示す（８）。A manufacturing process of a semiconductor device of an example is shown (8). 実施例の半導体装置の製造過程を示す（９）。A manufacturing process of a semiconductor device of an example is shown (9). 実施例の半導体装置の製造過程を示す（１０）。The manufacturing process of the semiconductor device of an Example is shown (10). 実施例の半導体装置の製造過程を示す（１１）。The manufacturing process of the semiconductor device of an Example is shown (11). 実施例の半導体装置の製造過程を示す（１２）。The manufacturing process of the semiconductor device of an Example is shown (12). 実施例の半導体装置の他の製造過程を示す（１３）。Another manufacturing process of the semiconductor device of the example is shown (13). 実施例の半導体装置の他の製造過程を示す（１）。The other manufacturing process of the semiconductor device of an Example is shown (1). 実施例の半導体装置の他の製造過程を示す（２）。Another manufacturing process of the semiconductor device of the embodiment will be described (2). 実施例の半導体装置の他の製造過程を示す（３）。Another manufacturing process of the semiconductor device of the embodiment will be described (3).

符号の説明Explanation of symbols

２２：ドレイン電極
２４：ドレイン層
２６：低濃度半導体領域
２８：ｐ型半導体領域
３０：ゲート部
３２：不純物拡散抑制膜
３４：第１チャネル領域
３５：チャネル領域
３６：第２チャネル領域
３８：ゲート絶縁膜
３９：ゲート電極
５０：コンタクト部
５２：ｐ型部分領域
５４：ソース領域
５６：コンタクト層
５８：ソース電極 22: drain electrode 24: drain layer 26: low-concentration semiconductor region 28: p-type semiconductor region 30: gate portion 32: impurity diffusion suppression film 34: first channel region 35: channel region 36: second channel region 38: gate insulation Film 39: Gate electrode 50: Contact portion 52: P-type partial region 54: Source region 56: Contact layer 58: Source electrode

Claims (7)

半導体装置を製造する方法であって、
ｐ型の不純物を含む窒化ガリウム系半導体の第１部分領域とｎ型の不純物を含む窒化ガリウム系半導体の第２部分領域が表面に露出している半導体領域を酸化し、第１部分領域の少なくとも一部に酸化ガリウムを含む第１コンタクト層を形成するとともに第２部分領域の少なくとも一部にも酸化ガリウムを含む第２コンタクト層を形成する工程と、
第１コンタクト層に電気的に接続する第１電極を形成する工程と、
第２コンタクト層に電気的に接続する第２電極を形成する工程と、を備えており、
第１部分領域と第１電極は、第１コンタクト層を介してオーミック接続されており、
第２部分領域と第２電極は、第２コンタクト層を介してオーミック接続されている製造方法。 A method for manufacturing a semiconductor device, comprising:
A semiconductor region in which a first partial region of a gallium nitride semiconductor containing p-type impurities and a second partial region of a gallium nitride semiconductor containing n-type impurities are exposed on the surface is oxidized, and at least the first partial region Forming a first contact layer partially including gallium oxide and forming a second contact layer including gallium oxide in at least a portion of the second partial region;
Forming a first electrode electrically connected to the first contact layer;
Forming a second electrode that is electrically connected to the second contact layer ,
The first partial region and the first electrode are ohmically connected via the first contact layer,
The manufacturing method in which the second partial region and the second electrode are ohmically connected via the second contact layer . 半導体装置であって、
ｐ型の不純物を含む窒化ガリウム系半導体の第１部分領域とｎ型の不純物を含む窒化ガリウム系半導体の第２部分領域を有する半導体領域と、
第１部分領域に電気的に接続する第１電極と、
第１部分領域と第１電極の間に形成されているとともに酸化ガリウムを含む第１コンタクト層と、
第２部分領域に電気的に接続する第２電極と、
第２部分領域と第２電極の間に形成されているとともに酸化ガリウムを含む第２コンタクト層と、を備えており、
第１部分領域と第１電極は、第１コンタクト層を介してオーミック接続されており、
第２部分領域と第２電極は、第２コンタクト層を介してオーミック接続されている半導体装置。 A semiconductor device,
a semiconductor region having a first partial region of a gallium nitride based semiconductor containing a p-type impurity and a second partial region of a gallium nitride based semiconductor containing an n-type impurity;
A first electrode electrically connected to the first partial region;
A first contact layer formed between the first partial region and the first electrode and containing gallium oxide;
A second electrode electrically connected to the second partial region;
A second contact layer formed between the second partial region and the second electrode and containing gallium oxide ,
The first partial region and the first electrode are ohmically connected via the first contact layer,
A semiconductor device in which the second partial region and the second electrode are ohmically connected via a second contact layer . ゲート部とコンタクト部が横方向に並んで配置されている半導体装置であって、
ゲート部は、
ｐ型の不純物を含む窒化ガリウム系半導体のｐ型半導体領域と、
ゲート電極と、
ｐ型半導体領域とゲート電極の間に形成されているとともに窒化ガリウム系半導体のチャネル領域を有し、
コンタクト部は、
前記ｐ型半導体領域に電気的に接続しているとともにｐ型の不純物を含む窒化ガリウム系半導体のｐ型部分領域と、
ｐ型部分領域に電気的に接続する第１電極と、
ｐ型部分領域と第１電極の間に形成されているとともに酸化ガリウムを含む第１コンタクト層と、
前記チャネル領域に電気的に接続しており、ｎ型の不純物を含む窒化ガリウム系半導体のｎ型部分領域と、
ｎ型部分領域に電気的に接続する第２電極と、
ｎ型部分領域と第２電極の間に形成されているとともに酸化ガリウムを含む第２コンタクト層と、を備えており、
ｐ型部分領域と第１電極は、第１コンタクト層を介してオーミック接続されており、
ｎ型部分領域と第２電極は、第２コンタクト層を介してオーミック接続されている半導体装置。 A semiconductor device in which a gate part and a contact part are arranged side by side,
The gate part
a p-type semiconductor region of a gallium nitride-based semiconductor containing a p-type impurity;
A gate electrode;
a channel region of a gallium nitride based semiconductor formed between the p-type semiconductor region and the gate electrode;
Contact part
A p-type partial region of a gallium nitride based semiconductor that is electrically connected to the p-type semiconductor region and contains p-type impurities;
a first electrode electrically connected to the p-type partial region;
a first contact layer formed between the p-type partial region and the first electrode and containing gallium oxide;
An n-type partial region of a gallium nitride based semiconductor that is electrically connected to the channel region and contains an n-type impurity;
a second electrode electrically connected to the n-type partial region;
a second contact layer formed between the n-type partial region and the second electrode and containing gallium oxide ,
The p-type partial region and the first electrode are ohmically connected via the first contact layer,
A semiconductor device in which the n-type partial region and the second electrode are ohmically connected via a second contact layer . ｐ型部分領域とｎ型部分領域が直接的に接しており、第１コンタクト層と第２コンタクト層が連続していることを特徴とする請求項３の半導体装置。   4. The semiconductor device according to claim 3, wherein the p-type partial region and the n-type partial region are in direct contact, and the first contact layer and the second contact layer are continuous. チャネル領域は、第１チャネル領域と第２チャネル領域を有し、
第１チャネル領域のバンドギャップの幅と第２チャネル領域のバンドギャップの幅が異なっており、第１チャネル領域と第２チャネル領域がヘテロ接合していることを特徴とする請求項３又は４の半導体装置。 The channel region has a first channel region and a second channel region,
5. The band gap width of the first channel region and the band gap width of the second channel region are different, and the first channel region and the second channel region are heterojunction. Semiconductor device. 第１チャネル領域は、アルミニウムを含まない窒化ガリウムであり、
第２チャネル領域は、アルミニウムを含む窒化ガリウムであることを特徴とする請求項５の半導体装置。 The first channel region is gallium nitride containing no aluminum,
6. The semiconductor device according to claim 5, wherein the second channel region is gallium nitride containing aluminum. 請求項６の半導体装置を製造する方法であり、
ゲート部とコンタクト部に連続して伸びているｐ型半導体領域と第１チャネル領域と第２チャネル領域の積層体を準備し、コンタクト部の範囲に存在する第１チャネル領域及び第２チャネル領域の一部にｎ型の不純物を導入し、ｎ型部分領域を形成する工程と、
そのｎ型部分領域の第２チャネル領域の一部を除去し、第１チャネル領域が露出する溝を形成する工程と、
その溝の底面において露出している第１チャネル領域の表面、及びその溝よりも反ゲート部側の第２チャネル領域の表面の一部を酸化し、第１チャネル領域の少なくとも一部に酸化ガリウムを含むコンタクト層を形成し、第２チャネル領域の少なくとも一部に酸化アルミニウムを含む絶縁領域する工程と、
前記コンタクト層に電気的に接続する第２電極を形成する工程と、
を備えている製造方法。
A method of manufacturing the semiconductor device according to claim 6,
A stacked body of a p-type semiconductor region, a first channel region, and a second channel region continuously extending from the gate portion and the contact portion is prepared, and the first channel region and the second channel region existing in the range of the contact portion are prepared. A step of introducing an n-type impurity into a part to form an n-type partial region;
Removing a part of the second channel region of the n-type partial region and forming a groove exposing the first channel region;
The surface of the first channel region exposed at the bottom surface of the groove and a part of the surface of the second channel region on the side opposite to the gate from the groove are oxidized, and gallium oxide is formed on at least a part of the first channel region. Forming a contact layer including: an insulating region including aluminum oxide in at least a part of the second channel region;
Forming a second electrode electrically connected to the contact layer;
A manufacturing method comprising:
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