JP4820632B2 - Semiconductor integrated circuit device and information system - Google Patents
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Description
本発明は、半導体集積回路装置及び情報システムに関し、特に、マイクロプロセッサに使用される半導体集積回路、低消費電力動作特性が要求される半導体集積回路の構成に適用して有効な技術に関する。 The present invention relates to a semiconductor integrated circuit device and an information system, and more particularly to a technology effective when applied to the configuration of a semiconductor integrated circuit used in a microprocessor and a semiconductor integrated circuit requiring low power consumption operation characteristics.
近年、半導体チップの製造プロセスの微細化に伴い、リーク電流の増加が問題となっている。リーク電流には、主に閾値電圧の低減によるサブスレッショルド・リーク電流、微細化に伴うゲート絶縁膜の薄膜化に伴うゲートリーク電流、GIDL(Gate induced drain leakage)電流がある。 In recent years, with the miniaturization of semiconductor chip manufacturing processes, an increase in leakage current has become a problem. The leakage current mainly includes a sub-threshold leakage current due to a reduction in threshold voltage, a gate leakage current due to thinning of the gate insulating film due to miniaturization, and a GIDL (Gate induced drain leakage) current.
本発明者が検討した技術として、例えば、リーク電流の低減のために、待機時に回路の一部を電源遮断する方法がある。この方法は、特許文献1に示されるように、組み合わせ回路は低閾値電圧のトランジスタで構成され、n型トランジスタ側とp型トランジスタ側に、ゲート幅Wが大きく低抵抗のスイッチを配置し、組み合わせ回路の電源、接地線に直列にこのスイッチを接続する。待機時には、このスイッチをオフすることにより組み合わせ回路の電源を遮断する。ラッチ回路は、高閾値電圧のトランジスタで構成され、ゲートと電源、接地線間にスイッチは置かない。待機時は、電源は遮断せず、このラッチ回路は情報を保持する。
As a technique studied by the present inventor, for example, there is a method of shutting off a part of a circuit during standby in order to reduce leakage current. In this method, as shown in
今後、更に微細化が進むにつれて、待機時のみでなく動作時のリーク電流の低減が重要となる。電源遮断の単位としては、複数の機能ブロックを含むエリア、機能ブロック、ステートマシンがある。特許文献2では、機能ブロック単位での電源遮断を行う。機能ブロック単位の電源供給を示すビットを持つ電源遮断レジスタを持ち、機能ブロックの不使用時に、レジスタの該当ビットを無効化することにより、機能ブロック単位で電源の供給を停止させる。
In the future, as further miniaturization progresses, it becomes important to reduce leakage current not only during standby but also during operation. As a unit of power shutdown, there are an area including a plurality of functional blocks, a functional block, and a state machine. In
また、非特許文献1にはステートマシンレベルでの電源遮断が述べられている。ステートマシンは、組み合わせ回路とフリップフロップ(FF)から構成される論理回路で、電源遮断を行う単位として細粒度である。非特許文献1では、クロックが供給されていないFFは、出力データを保持し、入力データがドントケアである点に着目し、クロックが供給されていない期間、入力データに関係する論理回路の電源を遮断する。
Non-Patent
非特許文献1では組み合わせ回路の電源遮断であったが、特許文献3では、フリップフロップ(FF)の電源を遮断する。DタイプFFがデータを取り込み、保持している間、DタイプFF内のダイナミック部である前段のDラッチの電源を遮断する。電源遮断の信号として、クロック信号を用いる。
ところで、前記のようなリーク電流低減の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。 By the way, as a result of the study of the technique for reducing leakage current as described above, the following has been clarified.
例えば、非特許文献1の技術は、ステートマシンレベルでのきめ細かい電源遮断であり、リーク電流の削減が期待できるが、次に示す2つの課題がある。
For example, the technique disclosed in Non-Patent
図11により、非特許文献1における第1の課題を説明する。第1の課題は、電源遮断あるいは電源供給する際の電源スイッチを通るパスがタイミング悪化し、周波数が低下することである。非特許文献1では、FFのクロックが供給されていない期間、入力データに関係する論理回路の電源を遮断する。図11では、FFのクロックイネーブル信号enがネゲートされている期間、入力データに関係する領域40内のゲートが電源遮断されることに相当する。領域40以外のゲートは、クロック信号、クロックイネーブル信号の生成に関係するため、電源遮断できない。領域40内における電源スイッチ46のスイッチ制御信号として、FFのクロックイネーブル信号enを使用する。
The first problem in
ここで、タイミング悪化について、具体的にゲートの通過するパスを用いて説明する。電源スイッチ46がない場合は、インバータ41、ORゲート43、ORゲート44のように高々ゲート3段を通過する。ところが、電源スイッチ46を挿入すると、インバータ41、AND−ORゲート42、電源スイッチ46、ORゲート43、ORゲート44のようにゲート5段を通過するパスができる。ゲートの段数が多いほど、タイミングが悪化する。この課題を解決するためには、電源スイッチの制御信号は論理段数の少ない信号にする必要がある。
Here, timing deterioration will be specifically described using a path through which a gate passes. When the
そこで、本発明の第1の目的は、論理段数の少ない信号を用いて、ステートマシンを電源遮断することのできる半導体集積回路技術を提供することにある。 Accordingly, a first object of the present invention is to provide a semiconductor integrated circuit technology capable of powering off a state machine using a signal having a small number of logic stages.
図12により、非特許文献1における第2の課題を説明する。第2の課題は、電源スイッチの制御信号が複数ある場合には、電源遮断のできるゲートが少なくなることである。図12では、FF1のクロックイネーブル信号en1と、FF2のクロックイネーブル信号en2がスイッチ制御信号に用いられる。電源遮断されるゲートは次の2つの条件を満たす必要がある。
The second problem in
(A)FFのクロックイネーブル信号生成に関与していないこと。 (A) It is not involved in FF clock enable signal generation.
(B)異なるクロックイネーブル信号に繋がるFFの入力データ信号となっていないこと。 (B) FF input data signal connected to different clock enable signals.
ゲート(1)50はFF2のクロックイネーブル信号の生成に使用されるため、条件(A)を満たさない。ゲート(5)54はFF1とFF2の入力データとして使用されるため、条件(B)を満たさない。FF1のクロックイネーブル信号en1により電源遮断できるゲートはゲート(2)51のみ、FF2のクロックイネーブル信号en1により電源遮断できるゲートはゲート(3)52とゲート(4)53と少ない。この課題を解決するためには、電源スイッチの制御信号として多数のFFで共通に使用される信号にする必要がある。 Since the gate (1) 50 is used to generate the clock enable signal of the FF2, the condition (A) is not satisfied. Since the gate (5) 54 is used as input data of FF1 and FF2, the condition (B) is not satisfied. Only the gate (2) 51 can be cut off by the clock enable signal en1 of the FF1, and the gates (3) 52 and the gate (4) 53 can be cut off by the clock enable signal en1 of the FF2. In order to solve this problem, it is necessary to use a signal commonly used in many FFs as a control signal for the power switch.
そこで、本発明の第2の目的は、多数のFFで共通に使用される信号を用いて、ステートマシンを電源遮断することのできる半導体集積回路技術を提供することにある。 Accordingly, a second object of the present invention is to provide a semiconductor integrated circuit technology capable of shutting off the power of a state machine using a signal that is commonly used by many FFs.
非特許文献1では、クロックが供給されていないFFは、出力データを保持し、入力データがドントケアである点に着目し、クロックが供給されていない期間、入力データに関係する組み合わせ回路の電源を遮断する。ここで、更にリーク電力を削減するためには、FFに着目すると、出力データを保持する条件を満たしつつ、FFの入力回路の電源遮断を行いたい。入力データに関係する組み合わせ回路の電源スイッチと共通の信号を用いれば、論理の増加が不要である。特許文献3では、クロック信号を用いてFFの入力側の論理回路を電源遮断する。クロック信号を1/4周期だけ遅れたディレイ回路出力信号がHレベルの期間電源供給を遮断する。クロックのHレベルの度に電源遮断するため、頻度が高く、電源スイッチのスイッチングによる電力消費が大きい。
In
そこで、本発明の第3の目的は、電源スイッチのスイッチングによる電力消費を削減するために、ステートマシンの組み合わせ回路の電源遮断を制御する信号を用いて、FFの入力回路も電源遮断することのできる半導体集積回路技術を提供することにある。 Therefore, a third object of the present invention is to cut off the power of the FF input circuit using a signal for controlling the power off of the combination circuit of the state machine in order to reduce the power consumption due to the switching of the power switch. An object of the present invention is to provide a semiconductor integrated circuit technology that can be used.
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
すなわち、本発明による半導体集積回路装置及び情報システムは、組み合わせ回路と、フリップフロップと、クロックツリーとを有する機能ブロックを有するものである。前記クロックツリーは、機能ブロック全体のクロック制御を行う第1のクロックドライバと、第1の数(数十個から数百個)のフリップフロップのクロック制御を行う第2のクロックドライバと、前記第1の数より少ない第2の数(1個から8個)のフリップフロップのクロック制御を行う第3のクロックドライバとが階層的に接続されたものである。そして、前記組み合わせ回路、前記フリップフロップ内の前段ラッチに電源を供給する電源スイッチを設け、前記第2のクロックドライバの制御信号により前記電源スイッチのスイッチ制御を行う。 That is, a semiconductor integrated circuit device and an information system according to the present invention have a functional block having a combinational circuit, a flip-flop, and a clock tree. The clock tree includes a first clock driver that performs clock control of the entire functional block, a second clock driver that performs clock control of a first number (several tens to several hundreds) of flip-flops, and the first A third clock driver that performs clock control of a second number (1 to 8) of flip-flops smaller than the number of 1 is hierarchically connected. A power switch for supplying power to the combinational circuit and the preceding latch in the flip-flop is provided, and the power switch is controlled by a control signal of the second clock driver.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。 Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
クロックツリーの上位側の制御信号を基にした信号を電源スイッチの制御信号に用いることで、電源制御のない場合に比べ、タイミング悪化を押さえつつ、広範囲の組み合わせ回路とフリップフロップの電源制御が可能となり、動作時のリーク電流が低減する。 By using a signal based on the control signal on the upper side of the clock tree as the control signal for the power switch, it is possible to control the power supply of a wide range of combinational circuits and flip-flops while suppressing deterioration in timing compared to the case without power control. Thus, the leakage current during operation is reduced.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
(実施の形態1)
図1は、本発明の実施の形態1による半導体集積回路装置に係る機能ブロック(FB)の要部を示す。図1に示す機能ブロック1やクロック発信機(PLL)2は、特に制限されないが、公知のCMOS(相補型MOSトランジスタ)やバイポーラトランジスタなどを形成する半導体集積回路技術によって、単結晶シリコンのような1個の半導体基板に形成される。
(Embodiment 1)
FIG. 1 shows a main part of a functional block (FB) according to the semiconductor integrated circuit device according to the first embodiment of the present invention. The
機能ブロック1は、PLL2から出力されるクロックclkと、機能ブロック1のクロックを停止するかどうかのモジュールストップ信号/mstp(mstpの反転)が入力として接続される。機能ブロック(FB)1は、クロックツリー、フリップフロップ7,8、組み合わせ回路、電源スイッチ9などから構成される。
The
クロックツリーは、階層的な多段のBクロックドライバ(第1のクロックドライバ;B−drv)3、Cクロックドライバ(第2のクロックドライバ;C−drv)4、Dクロックドライバ(第3のクロックドライバ;D−drv)5,6とクロックバッファ14,15から構成される。各クロックドライバは、クロック信号とクロックイネーブル信号とのANDゲート、クロックのグリッチを除去するためのラッチを持つ。B−drv3はクロックツリーの最上位に位置するクロックドライバで、機能ブロック全体が動作しないときは、機能ブロック1のモジュールストップ信号/mstpをネゲートすることによりB−drv3からクロックを停止するのに使用される。D−drv5,6は、1個から8個程度のFFに接続され、FFのクロックを生成する。
The clock tree includes a hierarchical multi-stage B clock driver (first clock driver; B-drv) 3, C clock driver (second clock driver; C-drv) 4, D clock driver (third clock driver). D-drv) 5 and 6 and clock buffers 14 and 15; Each clock driver has an AND gate for the clock signal and the clock enable signal, and a latch for removing clock glitches. B-drv3 is a clock driver located at the top of the clock tree, and is used to stop the clock from B-drv3 by negating the module stop signal / mstp of
図1では、FF7のD−drv5のクロックイネーブル信号としてen1、FF8のD−drv6のクロックイネーブル信号としてen2が使用される。C−drv4は数十個から数百個程度のFFのクロックを生成する。C−drv4のクロックイネーブル信号cenとしては、例えばキャッシュミス信号があり、キャッシュミス時にFFのクロックを停止するのに使用される。 In FIG. 1, en1 is used as the clock enable signal of D-drv5 of FF7, and en2 is used as the clock enable signal of D-drv6 of FF8. C-drv4 generates tens to hundreds of FF clocks. As the C-drv4 clock enable signal cen, for example, there is a cache miss signal, which is used to stop the FF clock when a cache miss occurs.
組み合わせ回路は、ANDゲートやインバータなどのゲートから構成される。電源スイッチ9は、領域11の組み合わせ回路またはFF7、FF8の接地線(Vssm)と機能ブロック1の接地線(Vss)の間に直列に挿入される。
The combinational circuit is composed of gates such as AND gates and inverters. The
本実施の形態1による半導体集積回路装置の動作を用いて本発明の特徴を説明する。非特許文献1と同様に、FFのクロックが停止するとき、FFの出力データは保持され、入力データがドントケアとなる特性を利用する。電源スイッチ9の制御信号として、電源制御回路(Vctl)13からpctl信号が与えられる。
The features of the present invention will be described using the operation of the semiconductor integrated circuit device according to the first embodiment. Similar to
電源制御回路13は、クロックツリーの上位段クロックドライバとしてのC−drv4のクロックイネーブル信号cenを入力とする。電源制御回路13の内部構成は、図3を用いて後述する。
The power
cen信号がネゲートされるときは、クロックドライバC−drv4からD−drv5,6のクロックが停止し、FF7とFF8のクロックが停止される。このとき、FF7とFF8の入力の論理ゲート群である領域11はドントケアであり、電源遮断してよい。また、FFの一部の入力回路も電源遮断できる。FF内の電源遮断に関しては、図2を用いて後述する。
When the cen signal is negated, the clocks of the clock drivers C-drv4 to D-drv5, 6 are stopped, and the clocks of FF7 and FF8 are stopped. At this time, the
ANDゲート12に関しては、C−drv4のクロックイネーブル信号cen生成信号に関与するため、電源遮断を行えない。電源供給に関しては、電源スイッチがオンするよう制御信号が与えられる。高速な電源スイッチを用いることにより、直ちに接地線VssmはVssと等価になり、電源スイッチを持たない通常ゲートと同じように扱える。
Since the AND
図3に、電源制御回路13の構成を示す。電源制御回路13は、C−drv4のクロックイネーブル信号cenとクロックclk信号を入力とする。電源制御回路13は、Φ2ラッチ32、インバータによるディレイ回路33、NORゲート34,35によるRSラッチ(RSLT)36、ORゲート37から構成される。RSラッチ36のセット信号Sとしてcen、リセット信号RとしてcenのΦ2ラッチ出力にディレイ回路33を通過した/cen_p2dly(cen_p2dlyの反転)を使用する。動作に関しては、図4のタイミングチャートを用いて後述する。
FIG. 3 shows the configuration of the power
本実施の形態1と非特許文献1との差異は、前記[発明が解決しようとする課題]で挙げた次の3点である。
The difference between
第一に、電源スイッチ9の制御信号として、クロックツリーの上位側クロックドライバC−drv4のイネーブル信号cenを基にした信号を用いる点である。電源制御回路13は論理段数として数段を要するが、クロックドライバのイネーブル信号自身が論理段数の少ない信号のため、電源スイッチを通るパスにおいてタイミング悪化を避けることができる。
First, as a control signal for the
第二に、電源スイッチ9の制御に、多数のFFで共通に使用される信号を基に用いる点である。C−drv4は数十個から数百個程度のFFのクロックを生成するため、多数のFFで共通のイネーブル信号として扱うことができるため、電源遮断時のリーク電力削減効果が大きい。
Second, it is used to control the
第三に、組み合わせ回路の電源遮断のみでなく、FFの入力側回路の電源遮断を行い、リーク電力をより削減できる。更に、組み合わせ回路とFFで電源スイッチの制御信号を共通化することができる。 Third, not only the power supply of the combinational circuit is cut off, but also the power supply of the FF input side circuit is cut off to further reduce the leakage power. Furthermore, the control signal of the power switch can be shared by the combinational circuit and the FF.
次に、図2、図3、図4を用いてFFの電源遮断に関して説明する。本実施の形態1に用いられるFF7,8の回路構成を図2に示す。FF7,8はエッジトリガのD型フリップフロップで、D型の前段のラッチDLT_A23、後段のラッチDLT_B24が直列に置かれる。ラッチの前後には、ドライブ力強化のための入力インバータ22、出力インバータ28が置かれる。クロックはΦ1属性のCKとΦ2属性のCKB信号が使用される。インバータ22と前段のラッチDLT_Aのインバータ26、クロックドインバータ27には、接地線としてVssmが接続される。クロック用のインバータ21と後段のラッチDLT_Bのインバータ29、クロックドインバータ30、出力インバータ28は接地線としてVssが接続される。
Next, with reference to FIG. 2, FIG. 3, and FIG. FIG. 2 shows a circuit configuration of the
図4に電源遮断、電源供給時のFFのタイミングチャートを示す。図2のFFとして図1のFF7を仮定する。clkは機能ブロックFBの入力クロック、cenはクロックドライバC−drv4のクロックイネーブル信号、cen_p2は電源制御回路13内のcenのΦ2ラッチ32出力、CKはFFの内部Φ1属性のクロック、/cen_p2dly(cen_p2dlyの反転)は電源制御回路13内のディレイ回路33出力、pctlは電源制御回路13の出力、DIはFFの入力データ、DOはFFの出力データである。pctlは組み合わせ回路またはFFの電源制御に用いられる信号で、アサート時が電源供給、ネゲート時が電源遮断である。CKはゲーテッドされたクロックであり、時刻t1−t2間とt5−t6間でアサートされ、他時刻はネゲートされる。
FIG. 4 shows a timing chart of the FF when the power is shut off and the power is supplied. FF7 in FIG. 1 is assumed as the FF in FIG. clk is the input clock of the functional block FB, cen is the clock enable signal of the clock driver C-drv4, cen_p2 is the
誤動作を防ぐため、電源とクロックは次の順序を満たす必要がある。電源遮断の順序として、(1)クロックを停止した後に電源を遮断する必要がある。また、電源供給の順序として、(2)電源供給の後にクロックを供給する必要がある。(1)の順序を満たすために、図4の(A)では時刻t2にてクロックCKを停止後に、ディレイ分(dly)遅らせてから電源制御信号pctlがネゲートされ、電源を遮断する。(2)の順序を満たすために、図4の(B)ではクロックの供給前に電源を供給するために、cen信号がアサートされると直ちにpctlがアサートされる。 In order to prevent malfunction, the power supply and clock must satisfy the following order. As a power-off sequence, (1) it is necessary to cut off the power after stopping the clock. Further, as a power supply sequence, (2) it is necessary to supply a clock after power supply. In order to satisfy the order of (1), in FIG. 4A, after the clock CK is stopped at time t2, the power supply control signal pctl is negated after delaying (dly), and the power supply is shut off. In order to satisfy the order of (2), in FIG. 4B, in order to supply power before supplying the clock, pctl is asserted as soon as the cen signal is asserted.
図3の回路では、(A)でのCKからのディレイ分の遅れにΦ2ラッチ32とディレイ回路33を用い、(B)での電源供給の信号にcen信号とORゲート37を使用し、状態の保持用にRSラッチ36を使用することにより実現している。FFの入力DIは電源遮断時に不定データ、それ以外に確定値データを持つので、ここでは時刻t2以前に0、時刻t4以降に1と仮定する。これらにより、出力DOは電源遮断があっても常に確定値を持つことがいえ、時刻t5より前は0、時刻t5以降に1の値を保持する。
In the circuit of FIG. 3, the
組み合わせ回路の領域11の電源遮断は、FFの電源遮断と同様であり、電源制御回路13出力pctl信号を用いて、同様のタイミングで電源制御を行う。
The power cut-off in the
(実施の形態2)
図5に、本発明の実施の形態2による半導体集積回路装置に係る機能ブロックの構成を示す。本実施の形態2では、各ゲート又は各セルに一つずつ電源スイッチが備わる。電源を遮断するセルに関しては、電源スイッチの制御信号として図1と同じく電源制御回路13出力のpctl信号を接続し、電源を遮断しないセルに関しては、Vddを接続する。
(Embodiment 2)
FIG. 5 shows a functional block configuration of the semiconductor integrated circuit device according to the second embodiment of the present invention. In the second embodiment, one power switch is provided for each gate or each cell. As for the cell for shutting off the power, the pctl signal output from the
電源遮断、電源供給の動作に関しては、図1に示した実施の形態1と同じである。本実施の形態2における、各ゲート又はセルに電源スイッチを持つ方法は、電源非遮断ゲートに関しても電源スイッチを持つため面積オーバヘッドがあるが、電源スイッチの規則性からレイアウト工程での電源設計を容易にする利点がある。 The power shut-off and power supply operations are the same as those in the first embodiment shown in FIG. The method having a power switch in each gate or cell in the second embodiment has an area overhead because it has a power switch even with respect to a power non-interruptible gate, but the power supply design in the layout process is easy due to the regularity of the power switch. There is an advantage to.
(実施の形態3)
図6に、本発明の実施の形態3による半導体装置に係る機能ブロックの構成を示す。[発明が解決しようとする課題]の第一の問題点で述べたように、電源スイッチを用いてステートマシンレベルの電源遮断を行う際の問題点は、電源遮断あるいは電源供給する際の電源スイッチを通るパスがタイミング悪化し、周波数が低下することである。
(Embodiment 3)
FIG. 6 shows a functional block configuration of the semiconductor device according to the third embodiment of the present invention. As described in the first problem of [Problem to be Solved by the Invention], the problem in performing power-off at the state machine level using a power switch is that the power switch in power-off or power-supply The path passing through the timing deteriorates and the frequency decreases.
図1の実施の形態1では、電源スイッチの制御信号として論理段数の少ない信号cenを基にした信号を用いることで対策を行っている。本実施の形態3では、更にタイミング悪化を防ぐ手段として、機能ブロックが低周波数で動作するときのみ電源遮断の機構を用いる方法とする。すなわち、図1の構成に加え、本実施の形態3による半導体集積回路装置は、クロック制御部(CCTL)70の周波数制御レジスタFRQCR71を備える。周波数制御レジスタは、アドレスのI/O空間にマッピングされたレジスタで、機能ブロックの高速モードH−spd、低速モードL−spdがソフトウェアで設定できるようになっている。FRQCR71からの周波数モードfreq_modeと電源制御回路出力pctlとORゲート72で論理和をとり、電源スイッチ制御信号を生成する。このような構成をとることにより、低速モードのときのみpctlが有効となり、高速モードのときは常に電源供給となる。他の動作に関しては、図1で示した実施の形態1と同一である。
In the first embodiment of FIG. 1, a countermeasure is taken by using a signal based on the signal cen having a small number of logic stages as a control signal for the power switch. In the third embodiment, as a means for preventing further deterioration in timing, a method of using a power-off mechanism only when the functional block operates at a low frequency is used. That is, in addition to the configuration of FIG. 1, the semiconductor integrated circuit device according to the third embodiment includes a frequency
(実施の形態4)
図7に、本発明の実施の形態4による半導体集積回路装置に係る機能ブロックの構成を示す。図7は、前記実施の形態1である図1において、電源制御回路の部分に変更を行ったものである。図7では、電源制御信号pctlは、外部モジュールあるいはモジュール内で生成した信号を示しており、図1のようにクロックイネーブル信号cenに限定されるものではない。但し、この電源制御信号pctlは、図4のタイミングチャートに示すようにクロックと電源遮断、非遮断の順序を満たす必要がある。
(Embodiment 4)
FIG. 7 shows a functional block configuration of a semiconductor integrated circuit device according to the fourth embodiment of the present invention. FIG. 7 shows a modification of the power supply control circuit in FIG. 1 which is the first embodiment. In FIG. 7, the power supply control signal pctl indicates a signal generated in the external module or in the module, and is not limited to the clock enable signal cen as shown in FIG. However, the power control signal pctl needs to satisfy the order of the clock and the power shutoff and non-shutoff as shown in the timing chart of FIG.
(実施の形態5)
図8に、本発明の実施の形態5による半導体集積回路装置に係る電源制御回路(Vctl)の構成を示す。図8に示す電源制御回路(Vctl)は、図3に示した前記実施の形態1による電源制御回路(Vctl)13に対して、論理簡略化を行っている。図3では、クロックイネーブル信号cenと、cenのΦ2ラッチ32、RSラッチ36等の回路を必要としたが、図8では、cenのΦ2ラッチ32のみとしている。図8の電源制御回路(Vctl)を用いたときの電源遮断、電源供給時のFFのタイミングチャートを図9に示す。電源遮断の順序として、(1)クロックを停止した後に電源を遮断する必要がある。また、電源供給の順序として、(2)電源供給の後にクロックを供給する必要がある。
(Embodiment 5)
FIG. 8 shows a configuration of a power supply control circuit (Vctl) according to the semiconductor integrated circuit device according to the fifth embodiment of the present invention. The power supply control circuit (Vctl) shown in FIG. 8 is logically simplified with respect to the power supply control circuit (Vctl) 13 according to the first embodiment shown in FIG. In FIG. 3, a circuit such as the clock enable signal cen, the
図9では、電源制御信号pctlとcenのΦ2ラッチ出力cen_ph2が等価なため、(1)の順序関係では、図9の(A)に示すようにクロック停止と電源遮断が同時となっている。(2)の順序関係は、図9の(B)に示すように電源供給後に、クロックが供給される。電源制御回路は論理簡略化が行えるが、クロック停止が電源遮断に遅れないよう、注意して設計する必要がある。 In FIG. 9, since the power control signal pctl and the Φ2 latch output cen_ph2 of cen are equivalent, in the order relationship of (1), as shown in FIG. As for the order relationship (2), as shown in FIG. 9B, the clock is supplied after the power is supplied. Although the power supply control circuit can simplify the logic, it must be carefully designed so that the clock stop does not lag behind the power shutdown.
(実施の形態6)
前記実施の形態1〜5による半導体集積回路装置の好適な応用例として、前記ステートマシンレベルでの電源遮断を行う機能ブロックを含む情報システムの一例を図10に示す。図10に示す情報システムは、例えば携帯電話システムとされ、大きく分けて、通信部分とアプリケーション部分から構成される。
(Embodiment 6)
As a suitable application example of the semiconductor integrated circuit device according to the first to fifth embodiments, an example of an information system including a functional block for shutting off the power at the state machine level is shown in FIG. The information system shown in FIG. 10 is a mobile phone system, for example, and is roughly composed of a communication part and an application part.
通信部分は、電波をアンテナで送受信する高周波部(RF)90、ベースバンドのモデム及びコーデックを行うベースバンドプロセッサ(第1情報処理部;BBP)89、メモリ(第1記憶部;MRYa)88を有する。アプリケーション部分は、中央処理装置(CPU)95、IP群としてMPEGコーデック(MPG)92、3Dグラフィックスアクセラレータ(3DG)93、2Dグラフィックスアクセラレータ(2DG)94、割込みコントローラ(INTC)96、クロック制御部(CCTL)70を内蔵するアプリケーションプロセッサ(第2情報処理部;AP)80を中心に構成される。アプリケーションプロセッサ80は、インターフェース(I/F)81を介してバス(BUS)でベースバンドプロセッサ(BBP)89に接続され、周辺インターフェース(PPH)82を介してカメラ(CMR)83、メモリカード(CARD)84、音源部(SOD)85、及びキーボード(KEY)86に接続され、外部バスを介して液晶ディスプレイ(LCD)87、メモリ(記憶部;MRYb)91に接続される。本発明に係る電源遮断を行う機能ブロック1として、CPU95、IP群のMPG92、3DG93、2DG94、BBP89に適用が可能である。本システム構成例は、携帯電話向けであったが、携帯情報端末やデジタルカメラなど多様なシステムによる構成例が考えられる。このシステムにより、IPの動作不要時に適切な電源遮断を行うために低消費電力となり、携帯情報システムの付加価値を高めることができる。
The communication part includes a high-frequency unit (RF) 90 that transmits and receives radio waves using an antenna, a baseband processor (first information processing unit; BBP) 89 that performs a baseband modem and codec, and a memory (first storage unit; MRYa) 88. Have. The application part includes a central processing unit (CPU) 95, an MPEG codec (MPG) 92, a 3D graphics accelerator (3DG) 93, a 2D graphics accelerator (2DG) 94, an interrupt controller (INTC) 96, and a clock controller as an IP group. An application processor (second information processing unit; AP) 80 incorporating (CCTL) 70 is mainly configured. The
以上、本発明者によってなされた発明を実施の形態1〜6に基づき具体的に説明したが、実施の形態1〜6のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。 As mentioned above, the invention made by the present inventor has been specifically described based on the first to sixth embodiments. If the effects obtained by the representative ones of the first to sixth embodiments are briefly described, the following will be described. It is as follows.
半導体集積回路の微細化が進むにつれて、待機時のみでなく動作時のリーク電流の低減が重要となる。リーク電流の低減には電源遮断の有効性が知られている。そこで、本発明では、電源遮断の単位として、細粒度のステートマシンレベルでの電源遮断を動作時に動的に行うことでリーク電流を低減する。機能ブロックにおいて、フリップフロップのクロックが停止する際にフリップフロップの内容を失うことなく、組み合わせ回路に加え、フリップフロップの一部回路の電源遮断を行う。 As miniaturization of semiconductor integrated circuits progresses, it is important to reduce leakage current not only during standby but also during operation. The effectiveness of shutting down the power supply is known for reducing the leakage current. Therefore, in the present invention, the leakage current is reduced by dynamically performing power-off at the fine-grain state machine level as a unit of power-off at the time of operation. In the functional block, when the clock of the flip-flop stops, the contents of the flip-flop are not lost, and the power supply to a part of the flip-flop is cut off in addition to the combinational circuit.
従来、ステートマシンレベルでの電源遮断には、電源制御を行うことによるタイミング悪化と、電源遮断できる回路が小規模の組み合わせ回路に限られていた。電源制御は電源スイッチにより行うが、本発明では、クロックツリーの上位側の制御信号を基にした信号を電源スイッチの制御信号に用いることで、電源制御のない場合に比べ、タイミング悪化を押さえつつ、広範囲の組み合わせ回路とフリップフロップの電源制御が可能となった。更に、低周波数のときのみ電源制御を行うことにし、タイミングに影響を与えないモードも設けた。 Conventionally, in power shutdown at the state machine level, timing deterioration due to power control and circuits that can shut off power are limited to small combinational circuits. Although power control is performed by a power switch, in the present invention, a signal based on a control signal on the upper side of the clock tree is used as a control signal for the power switch, thereby suppressing timing deterioration compared to the case without power control. A wide range of combinational circuits and flip-flop power control are now possible. In addition, a mode that does not affect the timing is provided by controlling the power supply only when the frequency is low.
これにより、機能ブロックにおいて動作時に細粒度の電源遮断を行うことができ、動作時のリーク電流を削減できる。 As a result, it is possible to perform fine-grained power shutdown during operation in the functional block, and reduce leakage current during operation.
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
本発明は、半導体集積回路装置、電子機器等の製造業において利用可能である。 The present invention can be used in the manufacturing industry of semiconductor integrated circuit devices and electronic devices.
1 機能ブロック
2 クロック発信機
3 Bクロックドライバ(第1のクロックドライバ)
4 Cクロックドライバ(第2のクロックドライバ)
5,6 Dクロックドライバ(第3のクロックドライバ)
7,8,61,62 フリップフロップ
9,46 電源スイッチ
11,40 領域
12,45,50,53 ANDゲート
13 電源制御回路
14,15 クロックバッファ
23,24 D型ラッチ
21,22,26,28,29,41 インバータ
27,30 クロックドインバータ
25,31 トランスミッションゲート
32 Φ2ラッチ
33 ディレイ回路
34,35 NORゲート
36 RSラッチ
37,43,44,51,54,72 ORゲート
42 AND−ORゲート
52 2入力セレクタ
70 クロック制御部
71 周波数制御レジスタ
80 アプリケーションプロセッサ(第2情報処理部)
81 インターフェース
82 周辺インターフェース
83 カメラ
84 メモリカード
85 音源部
86 キーボード
87 液晶ディスプレイ
88 メモリ(第1記憶部)
89 ベースバンドプロセッサ(第1情報処理部)
90 高周波部
91 メモリ(第2記憶部)
92 MPEGコーデック
93 3Dグラフィックスアクセラレータ
94 2Dグラフィックスアクセラレータ
95 中央処理装置
96 割込みコントローラ
1
4 C clock driver (second clock driver)
5,6 D clock driver (third clock driver)
7, 8, 61, 62 Flip-
81
89 Baseband processor (first information processing unit)
90 High-
92
Claims (8)
前記クロックツリーは、
前記機能ブロック全体のクロック制御を行う第1のクロックドライバと、
第1の数の前記フリップフロップのクロック制御を行う第2のクロックドライバと、
前記第1の数より少ない第2の数の前記フリップフロップのクロック制御を行う第3のクロックドライバとが、階層的に接続されたものであり、
前記組み合わせ回路と前記フリップフロップ内の前段ラッチとに電源を供給する電源スイッチを更に有し、
前記電源スイッチは、前記第2のクロックドライバの動作を有効化・無効化するクロックイネーブル信号によりスイッチ制御されるものであることを特徴とする半導体集積回路装置。 A semiconductor integrated circuit device having a functional block comprising a combinational circuit composed of a plurality of logic gates, a plurality of flip-flops, and a clock tree for supplying a clock to the flip-flops,
The clock tree is
A first clock driver that performs clock control of the entire functional block;
A second clock driver for clock control of the first number of flip-flops;
A third clock driver which performs clocking of the first smaller than the number of the second number of the flip-flop state, and are not hierarchically connected,
A power switch for supplying power to the combinational circuit and the previous latch in the flip-flop;
The semiconductor integrated circuit device , wherein the power switch is switch-controlled by a clock enable signal for enabling / disabling the operation of the second clock driver .
前記フリップフロップは、クロックバッファと、入力インバータと、前記前段ラッチと、後段ラッチと、出力インバータとを備え、
前記前段ラッチと前記後段ラッチは、それぞれ、トランスミッションゲートと、インバータと、クロックドインバータとを有し、
前記入力インバータと、前記前段ラッチ内のインバータと、前記前段ラッチ内のクロックドインバータとが前記電源スイッチに接続されていることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1 .
The flip-flop comprises a clock buffer, an input inverter, the front stage latch, a rear stage latch, and an output inverter,
The front stage latch and the rear stage latch each have a transmission gate, an inverter, and a clocked inverter,
The semiconductor integrated circuit device, wherein the input inverter, the inverter in the preceding latch, and the clocked inverter in the preceding latch are connected to the power switch.
前記組み合わせ回路を構成する各ゲート、前記フリップフロップのそれぞれに前記電源スイッチが設けられていることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1 .
A semiconductor integrated circuit device, wherein each of the gates and the flip-flops constituting the combinational circuit is provided with the power switch.
周波数制御を行うレジスタを備えたクロック制御部を有し、
前記機能ブロックは、前記レジスタからの周波数モードを表す周波数モード信号を入力し、その周波数モード信号に基づいて前記電源スイッチのスイッチ制御を行うものであることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1 .
Having a clock controller with a register for frequency control;
2. The semiconductor integrated circuit device according to claim 1, wherein the functional block inputs a frequency mode signal representing a frequency mode from the register and performs switch control of the power switch based on the frequency mode signal.
前記アンテナから得られる信号を符号処理する第1情報処理部と、
前記第1情報処理部に結合された第1記憶部と、
複数の機能ブロック、クロック発信機及びクロック制御部を有する第2情報処理部と、
前記第2情報処理部に結合された第2記憶部とを有し、
前記機能ブロックは、複数の論理ゲートからなる組み合わせ回路と、複数のフリップフロップと、前記フリップフロップにクロックを供給するクロックツリーとを有し、
前記クロックツリーは、前記機能ブロック全体のクロック制御を行う第1のクロックドライバと、第1の数の前記フリップフロップのクロック制御を行う第2のクロックドライバと、前記第1の数より少ない第2の数の前記フリップフロップのクロック制御を行う第3のクロックドライバとが、階層的に接続されたものであり、
前記組み合わせ回路と前記フリップフロップ内の前段ラッチとに電源を供給する電源スイッチを更に有し、
前記電源スイッチは、前記第2のクロックドライバの動作を有効化・無効化するクロックイネーブル信号によりスイッチ制御されるものであることを特徴とする情報システム。 An antenna,
A first information processing unit that performs code processing on a signal obtained from the antenna;
A first storage unit coupled to the first information processing unit;
A second information processing unit having a plurality of functional blocks, a clock transmitter and a clock control unit;
A second storage unit coupled to the second information processing unit,
The functional block includes a combinational circuit including a plurality of logic gates, a plurality of flip-flops, and a clock tree that supplies a clock to the flip-flops.
The clock tree includes a first clock driver that performs clock control of the entire functional block, a second clock driver that performs clock control of the first number of the flip-flops, and a second number that is less than the first number. the number of the third clock driver which performs clocking of the flip-flop of state, and are not hierarchically connected,
A power switch for supplying power to the combinational circuit and the previous latch in the flip-flop;
The information system according to claim 1, wherein the power switch is switch-controlled by a clock enable signal for enabling / disabling the operation of the second clock driver .
前記フリップフロップは、クロックバッファと、入力インバータと、前記前段ラッチと、後段ラッチと、出力インバータとを備え、
前記前段ラッチと前記後段ラッチは、それぞれ、トランスミッションゲートと、インバータと、クロックドインバータとを有し、
前記入力インバータと、前記前段ラッチ内のインバータと、前記前段ラッチ内のクロックドインバータとが前記電源スイッチに接続されていることを特徴とする情報システム。 The information system according to claim 5 , wherein
The flip-flop comprises a clock buffer, an input inverter, the front stage latch, a rear stage latch, and an output inverter,
The front stage latch and the rear stage latch each have a transmission gate, an inverter, and a clocked inverter,
The information system, wherein the input inverter, the inverter in the preceding latch, and the clocked inverter in the preceding latch are connected to the power switch.
前記組み合わせ回路を構成する各ゲート、前記フリップフロップのそれぞれに前記電源スイッチが設けられていることを特徴とする情報システム。 The information system according to claim 5 , wherein
An information system, wherein each of the gates and the flip-flops constituting the combinational circuit is provided with the power switch.
周波数制御を行うレジスタを備えたクロック制御部を有し、
前記機能ブロックは、前記レジスタからの周波数モードを表す周波数モード信号を入力し、その周波数モード信号に基づいて前記電源スイッチのスイッチ制御を行うものであることを特徴とする情報システム。 The information system according to claim 5 , wherein
Having a clock controller with a register for frequency control;
The information system according to claim 1, wherein the functional block inputs a frequency mode signal representing a frequency mode from the register and performs switch control of the power switch based on the frequency mode signal.
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