JP4447227B2 - Semiconductor device and control method thereof - Google Patents
Semiconductor device and control method thereof Download PDFInfo
- Publication number
- JP4447227B2 JP4447227B2 JP2003043196A JP2003043196A JP4447227B2 JP 4447227 B2 JP4447227 B2 JP 4447227B2 JP 2003043196 A JP2003043196 A JP 2003043196A JP 2003043196 A JP2003043196 A JP 2003043196A JP 4447227 B2 JP4447227 B2 JP 4447227B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- signal
- voltage
- mode control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、内部電源発生回路を備え、パワーダウンモード時に内部電源発生回路における内部電源電圧の発生を停止する半導体装置に関するものである。
【0002】
半導体装置(LSI)に搭載される内部電源発生回路は、外部電源の供給に基づいて、その外部電源の電圧とは異なる内部電源電圧を生成して内部回路に供給する。バッテリで動作する携帯型機器等に使用される半導体装置では、待機時における電流消費の削減が求められるため、内部電源発生回路を非活性化させるパワーダウン機能を有するものが実用化されている。その内部電源発生回路の非活性化時(パワーダウンモード時)における消費電流をより低減する技術が必要となっている。
【0003】
【従来の技術】
従来、半導体装置における電流削減の具体的な手法として、待機時に内部電源発生回路を非活性化させ、該内部電源発生回路の出力電圧である内部電源電圧を外部電源電圧よりも低い電圧にする方法や、外部電源電圧が供給される電源経路を遮断する方法等が知られている(例えば、特許文献1、特許文献2参照)。
【0004】
内部電源発生回路や内部回路を構成する半導体トランジスタには、サブシュレッショルド特性によりテーリング電流が流れるが、上記の方法により、テーリング電流が削減され、半導体装置の待機時における消費電流が極小の状態とされる。なおこのとき、内部電源電圧が供給される内部回路は、動作停止状態となるか、動作保証ができない状態となる。本明細書では、半導体装置における消費電流を極小とする動作モードをディープパワーダウンモード(DPDモード)と呼ぶことにする。
【0005】
以下、従来の半導体装置において、通常モードからDPDモードに移行させるための回路構成について説明する。
図12には、第1従来例の半導体装置1のブロック回路図を示し、図13には、その動作波形図を示す。
【0006】
すなわち、半導体装置1において、入力回路2にはモード制御信号(チップイネーブル信号)CEが入力され、入力回路2の出力信号はDPDモード制御回路3に入力される。DPDモード制御回路3は、モード制御信号CEに基づいてパワーダウンモード信号INTDPDを生成し、そのパワーダウンモード信号INTDPDを内部電源発生回路4に入力する。
【0007】
具体的には、図13に示すように、時刻t1において、モード制御信号CEがHレベルからLレベルになると、パワーダウンモード信号INTDPDがLレベルからHレベルに反転される。その後、時刻t2において、モード制御信号CEがLレベルからHレベルになると、パワーダウンモード信号INTDPDがHレベルからLレベルに反転される。
【0008】
このように、パワーダウンモード信号INTDPDがHレベルとなることで、半導体装置1の動作モードがDPDモードとなり、内部電源発生回路4における電圧生成動作が停止される。これにより、内部電源発生回路4から内部回路5に供給される内部電源電圧VINTが低電位レベル(例えば、接地電位レベル)に低下する。
【0009】
また、時刻t2以降では、パワーダウンモード信号INTDPDがLレベルとなり内部電源発生回路4が活性化されて電圧生成動作が再開されるため、内部電源電圧VINTが上昇する。そして、内部電源電圧VINTが所定の電圧値に達した時刻t3にて半導体装置1の動作モードが通常モードに復帰する。
【0010】
この半導体装置1では、DPDモードへのエントリと解除とがモード制御信号CEに基づいて実施されるため入力回路2及びDPDモード制御回路3を簡単に構成することができる。
【0011】
図14は、第2従来例の半導体装置(具体的には、シンクロナスDRAM:SDRAM)11のブロック回路図を示す。この半導体装置11は、DPDモードにエントリするために使用されるモード制御端子11aとDPDモードを解除するために使用されるモード制御端子11aとの端子数が異なる。
【0012】
詳述すると、半導体装置11には、複数のモード制御端子11aからクロック信号CLKや各種制御信号(クロックイネーブル信号CKE,チップセレクト信号/CS,ロウアドレスストローブ信号/RAS,コラムアドレスストローブ信号/CAS,ライトイネーブル信号/WE)が入力される。それら信号は入力回路12を介してモード制御回路13に入力される。モード制御回路13は、制御信号CKE,/CS,/RAS,/CAS,/WEの論理レベルの組み合わせにより、装置外部から要求される各種のコマンドを認識し、そのコマンドに対応するモード信号を内部電源発生回路4及び内部回路5に出力する。モード信号としては、パワーダウンモード信号INTDPDを含み、そのパワーダウンモード信号INTDPDは内部電源発生回路4及び入力回路12に入力される。
【0013】
図15には、DPDモードにエントリさせるためのエントリコマンドDPDENと、DPDモードを解除するための解除コマンドDPDEXの真理値表を示している。
【0014】
すなわち、クロックイネーブル信号CKEがHレベルからLレベルに反転し、かつ、クロック信号CLKの立ち上がりエッジのタイミングにおいて、各制御信号の論理レベルが、/CSバ=L,/RAS=H,/CAS=H,/WE=Lであるときに、エントリコマンドDPDENが認識される。このエントリコマンドDPDENにより、パワーダウンモード信号INTDPDがHレベルになり、半導体装置11の動作モードがDPDモードに移行される。
【0015】
また、その移行後において、クロックイネーブル信号CKEがLレベルで維持される期間ではDPDモードが継続される。さらに、クロックイネーブル信号CKEがLレベルからHレベルに反転されると、クロック信号CLKの立ち上がりに同期して解除コマンドDPDEXが認識される。この解除コマンドDPDEXにより、パワーダウンモード信号INTDPDがLレベルになりDPDモードが解除される。
【0016】
以下、半導体装置11の各回路構成について説明する。
図16には、入力回路12を示している。入力回路12は、複数のバッファ部15,16,17,18を含む。バッファ部15では、クロックイネーブル信号CKEがアンド回路21に入力され、該アンド回路21の出力信号がバッファ回路22を介して制御信号INTCKEとして出力される。
【0017】
バッファ部16では、クロック信号CLKがアンド回路23の第1入力端子に入力され、第1パワーダウンモード信号INTDPD1がインバータ回路24を介してアンド回路23の第2入力端子に入力される。そして、アンド回路23の出力信号がバッファ回路25を介して第1の内部クロック信号INTCLK1として出力される。
【0018】
また、バッファ部17では、クロック信号CLKがアンド回路26の第1入力端子に入力され、第2パワーダウンモード信号INTDPD2がインバータ回路27を介してアンド回路26の第2入力端子に入力される。そして、アンド回路26の出力信号がバッファ回路28を介して第2の内部クロック信号INTCLK2として出力される。
【0019】
さらに、バッファ部18では、チップセレクト信号/CSがアンド回路29の第1入力端子に入力され、第2パワーダウンモード信号INTDPD2がインバータ回路30を介してアンド回路29の第2入力端子に入力される。そして、アンド回路29の出力信号がバッファ回路31を介して制御信号INTCSとして出力される。なお、他の制御信号/RAS,/CAS、/WEのバッファ部については、バッファ部18と同様の構成であるため図示を省略している。また、入力回路12における各回路21〜31にはその動作電圧として外部電源電圧VEXTが供給されている。
【0020】
このように構成した入力回路12では、クロックイネーブル信号CKEの論理レベルに応じた制御信号INTCKEが出力される。また、第1及び第2パワーダウンモード信号INTDPD1,INTDPD2がLレベルである場合、クロック信号CLKの論理レベルに応じた内部クロック信号INTCLK1,INTCLK2が出力され、チップセレクト信号/CSに応じた制御信号INTCSが出力される。
【0021】
さらに、第1パワーダウンモード信号INTDPD1がHレベルである場合、内部クロック信号INTCLK1の論理レベルがLレベルに固定され、第2パワーダウンモード信号INTDPD2がHレベルである場合、内部クロック信号INTCLK2や制御信号INTCS等の論理レベルがLレベルに固定される。つまり、Hレベルのパワーダウンモード信号INTDPD1,INTDPD2により、入力回路12におけるバッファ部16〜18が非活性化されて回路動作が停止される。これにより、入力回路12やその出力信号で動作するモード制御回路13での消費電流が低減される。
【0022】
因みに、制御信号やクロック信号を入力するバッファ回路の動作を停止させることで消費電流の削減を図るようにした半導体記憶装置が特許文献3や特許文献4に開示されている。
【0023】
次に、モード制御回路13の具体的構成について説明する。
モード制御回路13は、図17に示すコマンドラッチ部33と図18に示すDPDモード制御部34とを含む。
【0024】
図17に示すように、コマンドラッチ部33には、複数のフリップフロップ(SFF)35〜39が設けられている。SFF35は、第1の内部クロック信号INTCLK1に同期して制御信号INTCKEをラッチし、そのラッチした制御信号INTCKEを同期制御信号INTCKEQとして出力するとともに、制御信号INTCKEの論理レベルを反転した同期制御信号INTCKEQBを出力する。
【0025】
SFF36は、第2の内部クロック信号INTCLK2に同期して制御信号INTCSをラッチし、そのラッチした制御信号INTCSを同期制御信号INTCSQとして出力するとともに、制御信号INTCSの論理レベルを反転した同期制御信号INTCSQBを出力する。
【0026】
他のSFF37,38,39もSFF36と同様に第2の内部クロック信号INTCLK2に同期して制御信号INTRAS,INTCAS,INTWEをラッチする。そして、各SFF37〜39は、ラッチした制御信号INTRAS,INTCAS,INTWEに応じた各同期制御信号INTRASQ,INTRASQB,INTCASQ,INTCASQB,INTWEQ,INTWEQBを出力する。
【0027】
また、コマンドラッチ部33において、各SFF35〜39の電源端子には外部電源電圧VEXTが供給され、リセット端子にはリセット信号CLRが入力されている。
【0028】
図18に示すように、DPDモード制御部34におけるアンド回路41には、コマンドラッチ部33からの各同期制御信号INTCKEQB,INTCSQB,INTRASQ,INTCASQ,INTWEQBが入力される。アンド回路41の出力信号は、アンド回路42の第1入力端子に入力されるとともに、バッファ回路43及びインバータ回路44を介してアンド回路42の第2入力端子に入力される。
【0029】
ここで、各同期制御信号INTCKEQB,INTCSQB,INTRASQ,INTCASQ,INTWEQBが全てHレベルになり、アンド回路41の出力信号がLレベルからHレベルに反転するとき、アンド回路42からパルス状のエントリ信号INTDPDENが出力される。このエントリ信号INTDPDENは、2つのノア回路45a,45bからなるラッチ部45に入力される。
【0030】
また、DPDモード制御部34において、入力回路12からの制御信号INTCKEは、アンド回路46の第1入力端子に入力されるとともに、バッファ回路47及びインバータ回路48を介してアンド回路46の第2入力端子に入力される。従って、制御信号INTCKEがLレベルからHレベルに反転するとき、アンド回路46からパルス状の解除信号INTDPDEXが出力される。この解除信号INTDPDEXはラッチ部45に入力される。
【0031】
具体的に、ラッチ部45において、ノア回路45aの第1入力端子にノア回路45bの出力信号が入力され、ノア回路45aの第2入力端子にエントリ信号INTDPDENが入力される。また、ノア回路45bの第1入力端子には、解除信号INTDPDEXが入力され、ノア回路45bの第2入力端子には、リセット信号CLRの反転信号CLRBが入力される。さらに、ノア回路45bの第3入力端子には、ノア回路45aの出力信号が入力されている。そして、そのノア回路45bの出力信号が第1パワーダウンモード信号INTDPD1として出力される。
【0032】
さらに、DPDモード制御部34は、第2パワーダウンモード信号INTDPD2を生成するためのフリップフロップ(SFF)51を備える。SFF51のクロック端子には、第1の内部クロック信号INTCLK1をインバータ回路52を介して反転したクロック信号INTCLK1Bが入力される。SFF51は、そのクロック信号INTCLK1Bに同期して、コマンドラッチ部33からの制御信号INTCKEQをラッチし、その制御信号INTCKEQの論理レベルを反転した第2パワーダウンモード信号INTDPD2を出力する。
【0033】
図19は、半導体装置11の動作例を示す波形図である。この動作例では、時刻t11においてDPDモードのエントリコマンドDPDENが発行され、時刻t12において解除コマンドDPDEXが発行されている。
【0034】
すなわち、時刻t11では、DPDモード制御部34のアンド回路41に入力される各制御信号INTCKEQB,INTCSQB,INTRASQ,INTCASQ,INTWEQBがHレベルになり、アンド回路42からパルス状のエントリ信号INTDPDENが出力される。このエントリ信号INTDPDENにより、ラッチ部45においてノア回路45aの出力信号がLレベルになりノア回路45bから出力される第1パワーダウンモード信号INTDPD1がLレベルからHレベルに反転される。
【0035】
また、時刻t11において、コマンドラッチ部33のSFF35では、入力回路12からのLレベルの制御信号INTCKEがラッチされる。そして、モード制御部34のSFF51では、内部クロック信号INTCLK1の立ち下がりエッジ(クロック信号INTCLK1Bの立ち上がりエッジ)で、Lレベルの同期制御信号INTCKEQがラッチされる。これにより、SFF51から出力される第2パワーダウンモード信号INTDPD2がLレベルからHレベルに反転される。
【0036】
半導体装置11において、Hレベルの第1パワーダウンモード信号INTDPD1が内部電源発生回路4に入力されると、該内部電源発生回路4が非活性化される。つまり、内部電源発生回路4における内部電源電圧VINTの生成動作が停止される。そのため、内部電源電圧VINTは低電位レベル(接地電位レベル)になるまで徐々に低下する。
【0037】
またこのとき、入力回路12では、Hレベルの第1パワーダウンモード信号INTDPD1により第1の内部クロック信号INTCLK1がLレベルに固定される。さらに、Hレベルの第2パワーダウンモード信号INTDPD2により、第2の内部クロック信号INTCLK2、各制御信号INTCS,INTRAS,INTCAS,INTWEがLレベルに固定される。
【0038】
このように、半導体装置11の動作モードがDPDモードに移行されることにより、入力回路12や内部回路5等での消費電流が低減される。
その後、クロックイネーブル信号CKEがLレベルからHレベルに反転されると、入力回路12から出力される制御信号INTCKEがLレベルからHレベルに反転される。この制御信号INTCKEが反転されることで、DPDモード制御部34におけるアンド回路46からパルス状の解除信号INTDPDEXが出力される。この解除信号INTDPDEXにより、ラッチ部45(ノア回路45b)から出力される第1パワーダウンモード信号INTDPD1がHレベルからLレベルに反転される。
【0039】
従って、時刻t12以降では、入力回路12のバッファ部16が活性化されてクロック信号CLKの論理レベルに応じた内部クロック信号INTCLK1が出力されるようになる。また、コマンドラッチ部33のSFF35では、そのクロック信号INTCLK1に同期してHレベルの制御信号INTCKEがラッチされる。そして、DPDモード制御部34のSFF51では、内部クロック信号INTCLK1の立ち下がりエッジ(クロック信号INTCLK1Bの立ち上がりエッジ)で、Hレベルの同期制御信号INTCKEQがラッチされる。
【0040】
これにより、SFF51から出力される第2パワーダウンモード信号INTDPD2がHレベルからLレベルに反転され、入力回路12のバッファ部17が活性化されてクロック信号CLKの論理レベルに応じた内部クロック信号INTCLK2が出力されるようになる。さらに、第2パワーダウンモード信号INTDPD2がLレベルになることにより、入力回路12から各制御信号の論理レベルに応じた信号が出力され、コマンドラッチ部33では、内部クロック信号INTCLK2に同期して入力回路12から出力される制御信号がラッチされる。
【0041】
従って、半導体装置11において、内部電源の再起動期間(内部電源電圧VINTが所定の電圧値に達しその電圧値が安定するまで期間)の終了時刻t13では、通常モードに移行するための所定コマンドの認識が可能となる。
【0042】
【特許文献1】
特開2002−170383号公報
【0043】
【特許文献2】
特開2002−305245号公報
【0044】
【特許文献3】
特開平11−16349号公報
【0045】
【特許文献4】
特開平11−66849号公報
【0046】
【発明が解決しようとする課題】
ところで、上記の第2従来例の半導体装置11では、DPDモードへのエントリコマンドDPDENと解除コマンドDPDEXについて、それらを認識するために使用する制御端子11aの数は、エントリコマンドDPDENのための端子数の方が多い。また、解除コマンドDPDEXのための制御端子11aは、エントリコマンドDPDENと共通に使用されている。それらコマンドDPDEN,DPDEXを認識するために使用する回路(入力回路12やモード制御回路13)には、外部電源電圧VEXTが常に供給される構成となっている。
【0047】
半導体装置11におけるDPDモード中の機能要件としては、DPDモードを継続するか、解除コマンドDPDEXを認識するかのみである。つまり、半導体装置11がDPDモードで動作しているときには、解除コマンドDPDEXを認識するための回路のみを動作させればよい。ところが、半導体装置11では、解除コマンドDPDEXを認識するのに必要がない回路にも外部電源電圧VEXTが供給されているので、その回路にはテーリング電流が流れてしまう。
【0048】
また、図20に示すように、半導体装置11において、外部から入力されるアドレスADDやデータDQは入力回路14を介して内部回路5に取り込まれる。半導体装置11では、DPDモード時においてアドレスADDやデータDQの入力は不要であるため、その入力回路14に内部電源電圧VINTを供給するよう構成することで、消費電流の低減が図られている。この場合、DPDモードから通常モードに移行する際には、外部電源電圧VEXTに基づいて生成される信号(モード制御回路13の出力信号)と、内部電源電圧VINTに基づいて生成される信号(アドレスADDやデータDQ)とでタイミングスキューが生じてしまう。そのため、各信号のタイミング調整が困難となり内部回路5が正常に動作しないといった問題も懸念される。
【0049】
本発明は上記問題点を解決するためになされたものであって、その目的は、パワーダウンモード時における消費電流の低減を図ることができる半導体装置、及びその制御方法を提供することにある。
【0050】
【課題を解決するための手段】
請求項1及び12に記載の発明によれば、第1入力回路には、パワーダウンモードにエントリするためのエントリコマンドを認識するのに必要な制御信号と、パワーダウンモードを解除するための解除コマンドを認識するのに必要な制御信号のうち、両コマンドに共通な制御信号が入力され、その第1入力回路の出力信号が第1モード制御回路に入力される。また、エントリコマンドを認識するのに必要であり、解除コマンドを認識するのに不必要である制御信号が第2入力回路に入力され、その第2入力回路の出力信号が第2モード制御回路に入力される。そして、第1入力回路及び第1モード制御回路には第1電圧が供給され、第2入力回路及び第2モード制御回路には第2電圧が供給される。さらに、第1モード制御回路が第1入力回路の出力信号に応答して同期制御信号を第2モード制御回路に出力し、第2モード制御回路が第1モード制御回路から入力された同期制御信号に同期してエントリコマンドを判定する。この場合、解除コマンドを認識するのに不要な回路(第2入力回路及び第2モード制御回路)には第2電圧が供給されるため、パワーダウンモード時に、内部電源発生回路における第2電圧の発生が停止されることにより、第2入力回路及び第2モード制御回路でのテーリング電流が削減される。また、パワーダウンモード時において第1入力回路及び第1モード制御回路には第1電圧が供給されているので、それら回路により解除コマンドが認識され、パワーダウンモードが解除される。これにより、内部電源発生回路における第2電圧の発生が再開される。このようにすれば、パワーダウンモード時における更なる消費電流の削減が可能になる。
【0051】
請求項2に記載の発明によれば、第1入力回路及び第1モード制御回路には、外部電源電圧が第1電圧として供給されるので、パワーダウンモード時に内部電源発生回路における第2電圧の発生が停止されたときにも、外部電源電圧の供給により、第1入力回路及び第1モード制御回路は動作している。そして、それらの回路動作によって、パワーダウンモードの解除コマンドが認識される。
【0052】
請求項3に記載の発明によれば、第1モード制御回路は、第1コマンドラッチ部と第1パワーダウンモード制御部とを備える。第1コマンドラッチ部によって、クロック信号に同期して第1入力回路の出力信号がラッチされ、そのコマンドラッチ部の出力信号が第1パワーダウンモード制御部に入力される。
【0053】
請求項4に記載の発明によれば、第1パワーダウンモード制御部は第1論理部を備え、その第1論理部には第1入力回路の出力信号と第2モード制御回路の出力信号とが入力され、それら信号に基づいて第1論理部から第1パワーダウンモード信号が出力される。
【0054】
請求項5に記載の発明によれば、第1パワーダウンモード制御部は第2論理部を備え、その第2論理部にはクロック信号と第1コマンドラッチ部の出力信号とが入力され、それら信号に基づいて第2パワーダウンモード信号が出力される。
【0055】
請求項6に記載の発明によれば、第2モード制御回路は、第2コマンドラッチ部と第2パワーダウンモード制御部とを備える。第2コマンドラッチ部によって、クロック信号に同期して第2入力回路の出力信号がラッチされ、そのコマンドラッチ部の出力信号が第2パワーダウンモード制御部に入力される。
【0056】
請求項7に記載の発明によれば、第2パワーダウンモード制御部はレベルシフト回路を備え、入力信号が第2電圧から第1電圧の電圧レベルに変換されて出力される。そして、そのレベルシフト回路でレベル変換した信号が第2モード制御回路の出力信号として第1モード制御回路に入力され第1パワーダウンモード信号が活性化される。
【0057】
請求項8に記載の発明によれば、第2入力回路は、入力制御部と出力部とを備え、入力制御部には第1電圧が供給され、出力部には第2電圧が供給される。
請求項9に記載の発明によれば、入力制御部は、入力信号を伝達するための複数段の素子を含み、入力側から偶数段目までの素子に第1電圧が供給される。
請求項10に記載の発明によれば、入力制御部は、入力信号を伝達するための複数段の素子を含み、入力側から奇数段目までの素子に第1電圧が供給される。
請求項11に記載の発明によれば、内部電源発生回路において、第1電圧に基づいてその電圧とは異なる第2電圧が発生され、該第2電圧が内部回路に供給される。そして、第1電圧及び第2電圧が供給される回路の動作によりパワーダウンモードのエントリコマンドが認識され、パワーダウンモード信号が活性化される。このパワーダウンモード信号により内部電源発生回路における第2電圧の発生が停止される。また、第1電圧が供給される回路の動作によりパワーダウンモードの解除コマンドが認識され、パワーダウンモード信号が非活性化される。これにより、内部電源発生回路における第2電圧の発生が再開される。このようにすれば、パワーダウンモード時における更なる消費電流の削減が可能になる。
【0058】
【発明の実施の形態】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図1は、本実施形態の半導体装置61(具体的には、シンクロナスDRAM:SDRAM)を示している。
【0059】
半導体装置61は、第1〜第3入力回路62〜64、第1及び第2モード制御回路65,66、内部電源発生回路4、及び内部回路5を備える。尚、本実施形態の半導体装置61において、内部電源発生回路4及び内部回路5は、図14に示す第2従来例の半導体装置11と同様の構成である。
【0060】
半導体装置61において、第1入力回路62には外部からのクロックイネーブル信号CKE及びクロック信号CLKがモード制御端子61aを介して入力される。そして、第1入力回路62の出力信号は第1モード制御回路65に入力される。また、第2入力回路63には外部からのロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CSがモード制御端子61bを介して入力される。そして、第2入力回路63の出力信号は第2モード制御回路66に入力される。さらに、第3入力回路64にはアドレスADDとデータDQとが入力され、その第3入力回路64の出力信号は内部回路5に入力される。
【0061】
本実施形態において、第1入力回路62に入力されるクロックイネーブル信号CKE及びクロック信号CLKは、DPDモードのエントリコマンドDPDENと解除コマンドDPDEXとの両コマンドを認識するのに必要な制御信号である(図15参照)。また、第2入力回路63に入力される各制御信号/RAS,/CAS,/WE,/CSは、エントリコマンドDPDENを認識するのに必要で、解除コマンドDPDEXを認識するのに不必要な制御信号である(図15参照)。
【0062】
図2には第1入力回路62を示している。第1入力回路62は、2つのバッファ部15,16を含む。バッファ部15はアンド回路21とバッファ回路22とからなり、バッファ部16はアンド回路23とインバータ回路24とバッファ回路25とからなる。各バッファ部15,16の構成は、図16に示す従来の入力回路12のバッファ部15,16と同じであり、第1入力回路62(各回路21〜25の電源端子)には外部電源電圧VEXTが供給されている。
【0063】
図3には第2入力回路63を示している。第2入力回路63は、バッファ部17,18を含む。バッファ部17はアンド回路26とインバータ回路27とバッファ回路28とからなり、バッファ部18はアンド回路29とインバータ回路30とバッファ回路31とからなる。各バッファ部17,18の構成は、図16に示す従来の入力回路12のバッファ部17,18と同じである。但し、従来の入力回路12(各回路26〜31の電源端子)には外部電源電圧VEXTが供給されるのに対し、本実施形態の第2入力回路63(各回路26〜31の電源端子)には内部電源電圧VINTが供給されている。
【0064】
図4には第1モード制御回路65を示している。第1モード制御回路65は、第1コマンドラッチ部68と第1DPDモード制御部69とを含む。第1コマンドラッチ部68には、第1入力回路62から第1の内部クロック信号INTCLK1と制御信号INTCKEとが入力される。また、第1DPDモード制御部69には、第1の内部クロック信号INTCLK1と制御信号INTCKEとに加え、第2モード制御回路66の出力信号(エントリ信号)INTDPDENが入力される。
【0065】
第1コマンドラッチ部68にはフリップフロップ(SFF)35が設けられている。SFF35は、第1の内部クロック信号INTCLK1に同期して制御信号INTCKEをラッチし、そのラッチした制御信号INTCKEを同期制御信号INTCKEQとして出力するとともに、制御信号INTCKEの論理レベルを反転した同期制御信号INTCKEQBを出力する。SFF35の電源端子には外部電源電圧VEXTが供給され、リセット端子にはリセット信号CLRが入力される。
【0066】
第1DPDモード制御部69は、第1パワーダウンモード信号INTDPD1を出力する第1論理部69aと、第2パワーダウンモード信号INTDPD2を出力する第2論理部69bとを備える。
【0067】
詳しくは、第1論理部69aにおいて、制御信号INTCKEは、アンド回路46の第1入力端子に入力されるとともに、バッファ回路47及びインバータ回路48を介してアンド回路46の第2入力端子に入力されている。従って、制御信号INTCKEがLレベルからHレベルに反転するとき、アンド回路46からパルス状の解除信号INTDPDEXが出力される。この解除信号INTDPDEXはラッチ部45に入力される。
【0068】
ラッチ部45は2つのノア回路45a,45bからなり、ノア回路45aの第1入力端子にノア回路45bの出力信号が入力され、ノア回路45aの第2入力端子にエントリ信号INTDPDENが入力される。また、ノア回路45bの第1入力端子には、解除信号INTDPDEXが入力され、ノア回路45bの第2入力端子には、リセット信号CLRの反転信号CLRBが入力される。さらに、ノア回路45bの第3入力端子には、ノア回路45aの出力信号が入力されており、そのノア回路45bの出力信号が第1パワーダウンモード信号INTDPD1として出力される。
【0069】
第2論理部69bには、フリップフロップ(SFF)51及びインバータ回路52,53が設けられている。SFF51のクロック端子には、第1の内部クロック信号INTCLK1をインバータ回路52を介して反転したクロック信号INTCLK1Bが入力され、SFF51のセット端子には、リセット信号CLRをインバータ回路53を介して反転した反転信号CLRBが入力される。SFF51は、クロック信号INTCLK1Bに同期して制御信号INTCKEQをラッチし、その制御信号INTCKEQの論理レベルを反転した第2パワーダウンモード信号INTDPD2を出力する。
【0070】
この第1モード制御回路65(第1コマンドラッチ部68及び第1DPDモード制御部69を構成する各回路の電源端子)には、外部電源電圧VEXTが供給されている。
【0071】
図5には第2モード制御回路66を示している。第2モード制御回路66は、第2コマンドラッチ部71と第2DPDモード制御部72と他のモード制御部73とを含む。
【0072】
第2コマンドラッチ部71には複数のフリップフロップ(SFF)36〜39が設けられており、各SFF36〜39には、第2入力回路63から第2の内部クロック信号INTCLK2と制御信号INTCS,INTRAS,INTCAS,INTWEとが入力される。
【0073】
SFF36は、第2の内部クロック信号INTCLK2に同期して制御信号INTCSをラッチし、そのラッチした制御信号INTCSを同期制御信号INTCSQとして出力するとともに、制御信号INTCSの論理レベルを反転した同期制御信号INTCSQBを出力する。
【0074】
また、他のSFF37,38,39もSFF36と同様に第2の内部クロック信号INTCLK2に同期して制御信号INTRAS,INTCAS,INTWEをラッチする。そして、各SFF37〜39は、ラッチした制御信号INTRAS,INTCAS,INTWEに応じた各同期制御信号INTRASQ,INTRASQB,INTCASQ,INTCASQB,INTWEQ,INTWEQBを出力する。
【0075】
また、第2コマンドラッチ部71において、各SFF36〜39の電源端子には内部電源電圧VINTが供給され、リセット端子にはリセット信号INTCLRが入力される。なお、リセット信号INTCLRは、内部電源電圧VINTが所定の電圧値以下でLレベル、所定の電圧値を越えたときにHレベルとなるパワーオンリセット信号である。
【0076】
第2DPDモード制御部72には、第1及び第2コマンドラッチ部68,71から各同期制御信号が入力され、それら入力信号に基づいてDPDモードのエントリコマンドDPDENが認識される。また、他のモード制御部73では、各同期制御信号に基づいて通常モードにおける各種コマンド(例えば、モードレジスタセットコマンド、プリチャージコマンド等)が認識される。
【0077】
具体的に、第2DPDモード制御部72は、アンド回路41,42、バッファ回路43、インバータ回路44、及びレベルシフト回路74を備える。アンド回路41には、第1コマンドラッチ部68から同期制御信号INTCKEQBが入力されるとともに、第2コマンドラッチ部71から同期制御信号INTCSQB,INTRASQ,INTCASQ,INTWEQBが入力される。このアンド回路41の出力信号は、アンド回路42の第1入力端子に入力されるとともに、バッファ回路43及びインバータ回路44を介してアンド回路42の第2入力端子に入力される。
【0078】
ここで、各同期制御信号INTCKEQB,INTCSQB,INTRASQ,INTCASQ,INTWEQBが全てHレベルになり、アンド回路41の出力信号がLレベルからHレベルに反転するとき、アンド回路42からパルス信号P1が出力される。
【0079】
第2DPDモード制御部72における各回路41〜44の電源端子には内部電源電圧VINTが供給されている。従って、アンド回路42から出力されるパルス信号P1は、内部電源電圧VINTの電圧レベルで振幅する信号である。このパルス信号P1は、レベルシフト回路74において外部電源電圧VEXTの電圧レベルのパルス信号に変換され、エントリ信号INTDPDENとして出力される。
【0080】
図6には、レベルシフト回路74を示している。レベルシフト回路74は、ノア回路75と複数のNMOSトランジスタTn1,Tn2,Tn3及びPMOSトランジスタTp1,Tp2,Tp3,Tp4とにより構成されている。レベルシフト回路74において、PMOSトランジスタTp1,Tp2とNMOSトランジスタTn1とが直列に接続され、PMOSトランジスタTp3,Tp4とNMOSトランジスタTn2とが直列に接続されている。
【0081】
PMOSトランジスタTp1のソースには外部電源電圧VEXTが供給され、該トランジスタTp1のゲートは、PMOSトランジスタTp4とNMOSトランジスタTn2との接続部に接続されている。PMOSトランジスタTp3のソースには外部電源電圧VEXTが供給され、該トランジスタTp3のゲートは、PMOSトランジスタTp2とNMOSトランジスタTn1との接続部に接続されている。NMOSトランジスタTn1,Tn2のソースはグランドに接地されている。PMOSトランジスタTp2とNMOSトランジスタTn1との接続部にNMOSトランジスタTn3のドレインが接続され、該トランジスタTn3のソースはグランドに接続されている。
【0082】
PMOSトランジスタTp2及びNMOSトランジスタTn1のゲートには前記アンド回路42からのパルス信号P1が入力され、PMOSトランジスタTp4及びNMOSトランジスタTn2のゲートにはノア回路75の出力信号が入力される。ノア回路75は、その第1入力端子にパルス信号P1が入力され、第2入力端子に制御信号INTDPD3が入力される。また、制御信号INTDPD3は、NMOSトランジスタTn3のゲートに入力されている。
【0083】
このレベルシフト回路74は、Lレベルの制御信号INTDPD3により活性化される。その活性化時において、パルス信号P1に応じて各トランジスタTn1,Tn2,Tp1〜Tp4がオン・オフすることで、PMOSトランジスタTp4とNMOSトランジスタTn2との接続部の電位レベルが変化する。その接続部の電位変化によって、外部電源電圧VEXTで振幅するパルス状のエントリ信号INTDPDENが出力される。
【0084】
次に、本実施形態における半導体装置61の動作について説明する。
図7は、半導体装置61の動作例を示す波形図である。この動作例では、時刻t11においてDPDモードのエントリコマンドDPDENが発行され、時刻t12において解除コマンドDPDEXが発行されている。
【0085】
すなわち、時刻t11では、第2DPDモード制御部72のアンド回路41に入力される各制御信号INTCKEQB,INTCSQB,INTRASQ,INTCASQ,INTWEQBがHレベルになり、アンド回路42及びレベルシフト回路74を介してパルス状のエントリ信号INTDPDENが出力される。このエントリ信号INTDPDENは、第1モード制御回路65の第1DPDモード制御部69に入力され、該第1DPDモード制御部69から出力される第1パワーダウンモード信号INTDPD1がLレベルからHレベルに反転(活性化)される。
【0086】
また、時刻t11において、第1コマンドラッチ部68のSFF35では、内部クロック信号INTCLK1に同期してLレベルの制御信号INTCKEがラッチされる。そして、第1DPDモード制御部69における第2論理部69bのSFF51では、内部クロック信号INTCLK1の立ち下がりエッジ(クロック信号INTCLK1Bの立ち上がりエッジ)で、SFF35から出力されるLレベルの同期制御信号INTCKEQがラッチされる。これにより、SFF51から出力される第2パワーダウンモード信号INTDPD2がLレベルからHレベルに反転される。
【0087】
半導体装置61において、Hレベルの第1パワーダウンモード信号INTDPD1が内部電源発生回路4に入力されると、該内部電源発生回路4が非活性化される。つまり、内部電源発生回路4における内部電源電圧VINTの生成動作が停止される。そのため、内部電源電圧VINTは、低電位レベル(接地電位レベル)になるまで徐々に低下する。
【0088】
またこのとき、第1入力回路62において、Hレベルの第1パワーダウンモード信号INTDPD1により第1の内部クロック信号INTCLK1がLレベルに固定される。さらに、第2入力回路63において、Hレベルの第2パワーダウンモード信号INTDPD2により、第2の内部クロック信号INTCLK2、制御信号INTCS,INTRAS,INTCAS,INTWEがLレベルに固定される。
【0089】
このように、半導体装置61をDPDモードに移行させることにより、該半導体装置61での消費電流が低減される。つまり、DPDモード時には、内部電源電圧VINTが低電位レベルに低下するため、内部電源電圧VINTが供給されて動作する各回路(内部回路5、第2入力回路63、第3入力回路64、及び第2モード制御回路66)での消費電流が低減される。また、第1及び第2入力回路62,63において、内部クロック信号INTCLK1,INTCLK2や制御信号INTCS等がLレベルに固定されることにより、各入力回路62,63や各モード制御回路65,66での消費電流が低減される。
【0090】
また、半導体装置11がDPDモードで動作している期間においても、第1入力回路62及び第1モード制御回路65は、外部電源電圧VEXTが供給されることで活性化されている。
【0091】
ここで、クロックイネーブル信号CKEがLレベルからHレベルに反転されると、第1入力回路62から出力される制御信号INTCKEがLレベルからHレベルに反転される。このとき、第1DPDモード制御部69において、第1論理部69aのアンド回路46からパルス状の解除信号INTDPDEXが出力される。そして、その解除信号INTDPDEXにより、ラッチ部45(ノア回路45a)から出力される第1パワーダウンモード信号INTDPD1がHレベルからLレベルに反転される。
【0092】
従って、時刻t12以降では、第1入力回路62からクロック信号CLKの論理レベルに応じた第1の内部クロック信号INTCLK1が出力されるようになる。また、第1コマンドラッチ部68のSFF35では、そのクロック信号INTCLK1に同期して第1入力回路62から出力されるHレベルの制御信号INTCKEがラッチされる。そして、第1DPDモード制御部69(第2論理部69b)のSFF51では、内部クロック信号INTCLK1の立ち下がりエッジ(クロック信号INTCLK1Bの立ち上がりエッジ)で、SFF35から出力されるHレベルの同期制御信号INTCKEQがラッチされる。
【0093】
これにより、第2論理部69b(SFF51)から出力される第2パワーダウンモード信号INTDPD2がHレベルからLレベルに反転(非活性化)され、第2入力回路63では、クロック信号CLKの論理レベルに応じた第2の内部クロック信号INTCLK2が出力されるようになる。さらに、第2パワーダウンモード信号INTDPD2がLレベルになることにより、第2入力回路63から各制御信号に応じた信号が出力され、第2コマンドラッチ部71では、その第2入力回路63の出力信号が内部クロック信号INTCLK2に同期してラッチされる。
【0094】
従って、半導体装置61において、内部電源の再起動期間(内部電源電圧VINTが所定の電圧値に達しその電圧値が安定するまで期間)の終了時刻t13には、通常モードに移行するための所定コマンドの認識が可能となる。
【0095】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
(1)半導体装置61において、解除コマンドDPDEXを認識するのに不要な回路、すなわち、第2入力回路63及び第2モード制御回路66には内部電源電圧VINTが供給されている。そして、DPDモード時には、内部電源発生回路4における内部電源電圧の発生が停止されることにより、第2入力回路63及び第2モード制御回路66でのテーリング電流を削減できる。
【0096】
また、DPDモード時において第1入力回路62及び第1モード制御回路65には外部電源電圧VEXTが供給されているので、それら回路62,65により解除コマンドを認識してDPDモードを解除することができる。これにより、内部電源発生回路4における内部電源電圧VINTの発生が再開される。
【0097】
(2)外部から入力される各種の制御信号のうち、制御信号/CS,/RAS,/CAS,/WEは、内部電源電圧VINTにより動作する第2入力回路63及び第2モード制御回路66を介して内部回路5に伝達される。従って、第3入力回路64を介して入力されるアドレスADDやデータDQと、それら制御信号/CS,/RAS,/CAS,/WEとのタイミングスキューがなくなる。その結果、半導体装置61における誤動作を防止することができる。
【0098】
(3)Hレベルの第1パワーダウンモード信号INTDPD1により、第1入力回路62におけるバッファ部16の回路動作が停止され、第1の内部クロック信号INTCLK1がLレベルに固定される。また、Hレベルの第2パワーダウンモード信号INTDPD2により、第2入力回路63におけるバッファ部17,18の回路動作が停止され、第2の内部クロック信号INTCLK2及び制御信号INTCSがLレベルに固定される。これにより、各入力回路62,63や各モード制御回路65,66での消費電流を低減することができる。
【0099】
(4)第2DPDモード制御部72には、アンド回路42から出力されるパルス信号P1を内部電源電圧VINTから外部電源電圧VEXTの電圧レベルにレベルシフトするレベルシフト回路74が設けられている。そして、そのレベルシフト回路74の出力信号であるエントリ信号INTDPDENが第1モード制御回路65の第1DPDモード制御部69に入力される。このようにすれば、外部電源電圧VEXTの電圧レベルで振幅するエントリ信号INTDPDENにより、第1パワーダウンモード信号INTDPD1を確実に活性化させることができる。
【0100】
上記実施の形態は、次に示すように変更することもできる。
・上記実施形態では、第2入力回路63において、バッファ部17,18を構成する各回路27〜31を全て内部電源電圧VINTで動作させるよう構成した。この場合、内部電源電圧VINTの復帰中においてバッファ部17,18の出力が不定になり、コマンドを誤認識してしまうといった問題が懸念される。
【0101】
以下には、その対策例を説明する。
図8には、第2入力回路63におけるバッファ部18を示している。なお、半導体装置では、アンド回路はナンド回路及びインバータ回路とで形成されるため、図8においては、図3のアンド回路26に代えて、ナンド回路26a及びインバータ回路26bとして示している。
【0102】
図8に示すように、バッファ部18は、入力制御部18aと出力部18bとに区分される。そして、入力制御部18aの各回路26a,26b,27に供給する内部電源電圧VINTを、図9に示すように、外部電源電圧VEXTに変更する。図9に示すバッファ部18において、Hレベルの制御信号/CSが入力されるとき、その制御信号/CSが外部電源電圧VEXTで動作するナンド回路26a及びインバータ回路26bを介して確実に伝達される。
【0103】
つまり、第2入力回路63において、内部電源電圧VINTの復帰中にHレベルの制御信号が入力されるバッファ部には、入力側から偶数段目までの素子(図9では、2段の素子26a,26b)に外部電源電圧VEXTを供給するよう構成する。この構成により、入力制御部18aの出力信号が確実にHレベルになり、コマンドの誤認識を防止することができる。
【0104】
次に、第2入力回路63において、内部電源電圧VINTの復帰中にLレベルの制御信号が入力される場合の対策例を説明する。
図10示すように、第2入力回路を構成するバッファ部76は、ノア回路77とインバータ回路78とからなる入力制御部76aと、バッファ回路79からなる出力部76bとに区分される。そして、入力制御部76aのノア回路77に供給する内部電源電圧VINTを、図11に示すように、外部電源電圧VEXTに変更する。このバッファ部76において、内部電源電圧VINTの復帰中にLレベルの制御信号/CSが入力されるとき、外部電源電圧VEXTで動作するナンド回路26aの出力信号がHレベルになる。このバッファ部76のように、入力側から奇数段目までの素子(図11では、1段の素子77)に外部電源電圧VEXTを供給するよう構成することで、入力制御部76aの出力信号が確実にLレベルになり、コマンドの誤認識を防止することができる。
【0105】
・上記実施形態では、第1及び第2パワーダウンモード信号INTDPD1,INTDPD2は、通常モードではLレベル、DPDモードではHレベルであるが、各パワーダウンモード信号INTDPD1,INTDPD2の論理レベルを逆論理としてもよい。つまり、DPDモードへの移行時に第1及び第2パワーダウンモード信号INTDPD1,INTDPD2をHレベルからLレベルに反転させる構成としてもよい。この場合には、第1入力回路62において、インバータ回路24を省略し、第2入力回路63において、インバータ回路27,30を省略する。
【0106】
・上記実施形態の第1モード制御回路65では、第1及び第2パワーダウンモード信号INTDPD1,INTDPD2を出力する構成であったが、1つ又は3つ以上のパワーダウンモード信号を出力する構成としてもよい。
【0107】
・上記実施形態では、半導体装置61としてクロック同期型の半導体記憶装置(SDRAM)に具体化するものであったが、それ以外の半導体装置に具体化してもよい。
【0108】
以上の様々な実施の形態をまとめると、以下のようになる。
(付記1)第1電圧と、その電圧とは異なる第2電圧を発生して該第2電圧を内部回路に供給する内部電源発生回路を備え、パワーダウンモードでの動作時に前記内部電源発生回路を非活性化させて第2電圧の発生を停止する半導体装置において、
前記パワーダウンモードにエントリするためのエントリコマンドと、パワーダウンモードを解除するための解除コマンドとの両コマンドを認識するのに必要である制御信号が入力される第1入力回路と、
前記第1入力回路の出力信号が入力される第1モード制御回路と、
前記エントリコマンドを認識するのに必要であり、解除コマンドを認識するのに不必要である制御信号が入力される第2入力回路と、
前記第2入力回路の出力信号が入力される第2モード制御回路と、
を備え、前記第1入力回路及び第1モード制御回路には第1電圧が供給され、前記第2入力回路及び第2モード制御回路には第2電圧が供給されることを特徴とする半導体装置。
(付記2)前記第1入力回路及び第1モード制御回路には、前記第1電圧としての外部電源電圧を供給するようにしたことを特徴とする付記1に記載の半導体装置。
(付記3)前記第1モード制御回路は、クロック信号に同期して前記第1入力回路の出力信号をラッチする第1コマンドラッチ部と、そのコマンドラッチ部の出力信号が入力される第1パワーダウンモード制御部とを備えることを特徴とする付記1又は2に記載の半導体装置。
(付記4)前記第1パワーダウンモード制御部は、前記第1入力回路の出力信号と、前記第2モード制御回路の出力信号とが入力され、それら信号に基づいて第1パワーダウンモード信号を出力する第1論理部を備えることを特徴とする付記3に記載の半導体装置。
(付記5)前記第1パワーダウンモード信号に基づいて前記第1入力回路の動作を制御することを特徴とする付記4に記載の半導体装置。
(付記6)前記第1パワーダウンモード制御部は、クロック信号と前記第1コマンドラッチ部の出力信号が入力され、それら信号に基づいて第2パワーダウンモード信号を出力する第2論理部を備えることを特徴とする付記3に記載の半導体装置。
(付記7)前記第2パワーダウンモード信号に基づいて前記第2入力回路の動作を制御することを特徴とする付記6に記載の半導体装置。
(付記8)前記第2モード制御回路は、クロック信号に同期して前記第2入力回路の出力信号をラッチする第2コマンドラッチ部と、そのコマンドラッチ部の出力信号が入力される第2パワーダウンモード制御部とを備えることを特徴とする付記1に記載の半導体装置。
(付記9)前記第2コマンドラッチ部は、前記第2入力回路から出力される複数の出力信号の各々に対応して設けられた複数のフリップフロップ回路を備えることを特徴とする付記8に記載の半導体装置。
(付記10)前記第2パワーダウンモード制御部は、前記複数のフリップフロップ回路の出力信号が入力される論理回路を備えることを特徴とする付記9に記載の半導体装置。
(付記11)前記第2パワーダウンモード制御部は、入力信号を第2電圧から第1電圧の電圧レベルに変換し前記第2モード制御回路の出力信号として出力するレベルシフト回路を備え、該第2モード制御回路の出力信号を前記第1モード制御回路に入力して第1パワーダウンモード信号を活性化させることを特徴とする付記8に記載の半導体装置。
(付記12)前記第2入力回路は、前記第1電圧が供給される入力制御部と、前記第2電圧が供給される出力部とを備えることを特徴とする付記1に記載の半導体装置。
(付記13)前記入力制御部は、入力信号を伝達するための複数段の素子を含み、入力側から偶数段目までの素子に前記第1電圧が供給されることを特徴とする付記12に記載の半導体装置。
(付記14)前記入力制御部は、入力信号を伝達するための複数段の素子を含み、入力側から奇数段目までの素子に前記第1電圧が供給されることを特徴とする付記12に記載の半導体装置。
(付記15)第1電圧と、その電圧とは異なる第2電圧を発生して該第2電圧を内部回路に供給する内部電源発生回路を備え、パワーダウンモードでの動作時に前記内部電源発生回路を非活性化させて第2電圧の発生を停止する半導体装置の制御方法であって、
前記第2電圧が供給される回路の動作により前記パワーダウンモードのエントリコマンドを認識し、パワーダウンモード信号を活性化させて前記第2電圧の発生を停止するステップと、
前記第1電圧が供給される回路の動作により前記パワーダウンモードの解除コマンドを認識し、前記パワーダウンモード信号を非活性化させて前記第2電圧の発生を再開するステップと
を備えることを特徴とする半導体装置の制御方法。
(付記16)前記半導体装置は、
前記パワーダウンモードにエントリするためのエントリコマンドと、パワーダウンモードを解除するための解除コマンドとの両コマンドを認識するのに必要である制御信号が入力される第1入力回路と、
前記第1入力回路の出力信号が入力される第1モード制御回路と、
前記エントリコマンドを認識するのに必要であり、前記解除コマンドを認識するのに不必要である制御信号が入力される第2入力回路と、
前記第2入力回路の出力信号が入力される第2モード制御回路と
を備え、前記第1入力回路及び第1モード制御回路に第1電圧が供給され、前記第2入力回路及び第2モード制御回路に第2電圧が供給されるものであり、
前記第2入力回路及び第2モード制御回路の動作により前記エントリコマンドを認識し、パワーダウンモード信号を活性化させて第2電圧の発生を停止し、
前記第1入力回路及び第1モード制御回路の動作により前記解除コマンドを認識し、前記パワーダウンモード信号を非活性化させて第2電圧の発生を再開することを特徴とする付記15に記載の半導体装置の制御方法。
(付記17)前記第1モード制御回路の動作として、前記第1入力回路の出力信号と、前記第2モード制御回路の出力信号とを第1論理部に入力し、該第1論理部がそれら信号に基づいて第1パワーダウンモード信号を出力するステップを含むことを特徴とする付記16に記載の半導体装置の制御方法。
(付記18)前記第1パワーダウンモード信号に基づいて前記第1入力回路の動作を制御するステップを含むことを特徴とする付記17に記載の半導体装置の制御方法。
(付記19)前記第1モード制御回路の動作として、前記第1入力回路の出力信号を、該第1入力回路で生成したクロック信号に同期して第1コマンドラッチ部でラッチするステップを含むことを特徴とする付記16に記載の半導体装置の制御方法。
(付記20)前記第1コマンドラッチ部の出力信号と前記第1入力回路で生成したクロック信号とを第2論理部に入力し、該第2論理部がそれら信号に基づいて第2パワーダウンモード信号を出力するステップを含むことを特徴とする付記19に記載の半導体装置の制御方法。
(付記21)前記第2パワーダウンモード信号に基づいて前記第2入力回路の動作を制御するステップを含むことを特徴とする付記20に記載の半導体装置の制御方法。
(付記22)前記第2モード制御回路の動作として、前記第2入力回路の出力信号を、該第2入力回路で生成したクロック信号に同期して第2コマンドラッチ部でラッチするステップを含むことを特徴とする付記16に記載の半導体装置の制御方法。
(付記23)前記第2コマンドラッチ部から出力される複数の出力信号を論理回路に入力し、各信号の論理レベルに基づいて、パワーダウンモードのエントリ信号を生成するステップを含むことを特徴とする付記22に記載の半導体装置の制御方法。
(付記24)前記論理回路の出力信号からエントリ信号を生成するために、信号振幅の電圧レベルを前記第2電圧から第1電圧にレベルシフトするステップを含むことを特徴とする付記23に記載の半導体装置の制御方法。
【0109】
【発明の効果】
以上詳述したように、本発明によれば、パワーダウンモード時における消費電流の低減を図ることができる。
【図面の簡単な説明】
【図1】 一実施形態の半導体装置を示すブロック回路図である。
【図2】 第1入力回路を示す回路図である。
【図3】 第2入力回路を示す回路図である。
【図4】 第1モード制御回路を示す回路図である。
【図5】 第2モード制御回路を示す回路図である。
【図6】 レベルシフト回路を示す回路図である。
【図7】 半導体装置の動作波形図である。
【図8】 第2入力回路を示す回路図である。
【図9】 別の第2入力回路を示す回路図である。
【図10】 別の第2入力回路を示す回路図である。
【図11】 別の第2入力回路を示す回路図である。
【図12】 第1従来例を示すブロック回路図である。
【図13】 第1従来例の動作波形図である。
【図14】 第2従来例を示すブロック回路図である。
【図15】 コマンド真理値表を示す説明図である。
【図16】 入力回路を示す回路図である。
【図17】 コマンドラッチ部を示す回路図である。
【図18】 DPDモード制御部を示す回路図である。
【図19】 第2従来例の動作波形図である。
【図20】 第2従来例を示すブロック回路図である。
【符号の説明】
4 内部電源発生回路
5 内部回路
18a,76a 入力制御部
18b,76b 出力部
41 論理回路としてのアンド回路
61 半導体装置
62 第1入力回路
63 第2入力回路
65 第1モード制御回路
66 第2モード制御回路
68 第1コマンドラッチ部
69 第1パワーダウンモード制御部としての第1DPDモード制御部
69a 第1論理部
69b 第2論理部
71 第2コマンドラッチ部
72 第2パワーダウンモード制御部としての第2DPDモード制御部
74 レベルシフト回路
CKE,/RAS,/CAS,/WE,/CS 制御信号
CLK 制御信号としてのクロック信号
DPDEN エントリコマンド
DPDEX 解除コマンド
INTCLK1,INTCLK2 内部クロック信号
INTDPD1 第1パワーダウンモード信号
INTDPD2 第2パワーダウンモード信号
VEXT 第1電圧としての外部電源電圧
VINT 第2電圧としての内部電源電圧[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device that includes an internal power supply generation circuit and stops generation of an internal power supply voltage in the internal power supply generation circuit in a power down mode.
[0002]
An internal power supply generation circuit mounted on a semiconductor device (LSI) generates an internal power supply voltage different from the voltage of the external power supply based on the supply of the external power supply and supplies the internal power supply voltage to the internal circuit. Semiconductor devices used for portable devices that operate on batteries are required to reduce current consumption during standby, and therefore have been put into practical use having a power-down function that deactivates an internal power supply generation circuit. There is a need for a technique for further reducing current consumption when the internal power generation circuit is inactive (in power-down mode).
[0003]
[Prior art]
Conventionally, as a specific method for reducing current in a semiconductor device, a method of deactivating an internal power supply generation circuit during standby and setting an internal power supply voltage that is an output voltage of the internal power supply generation circuit to a voltage lower than an external power supply voltage In addition, a method of cutting off a power supply path to which an external power supply voltage is supplied is known (see, for example,
[0004]
Although the tailing current flows in the internal power generation circuit and the semiconductor transistors constituting the internal circuit due to the subthreshold characteristics, the tailing current is reduced by the above method, and the current consumption during standby of the semiconductor device is minimized. Is done. At this time, the internal circuit to which the internal power supply voltage is supplied enters an operation stop state or an operation cannot be guaranteed. In this specification, an operation mode that minimizes current consumption in a semiconductor device is referred to as a deep power down mode (DPD mode).
[0005]
A circuit configuration for shifting from the normal mode to the DPD mode in the conventional semiconductor device will be described below.
FIG. 12 shows a block circuit diagram of the
[0006]
That is, in the
[0007]
Specifically, as shown in FIG. 13, when mode control signal CE changes from H level to L level at time t1, power down mode signal INTDPD is inverted from L level to H level. Thereafter, when the mode control signal CE changes from L level to H level at time t2, the power down mode signal INTDPD is inverted from H level to L level.
[0008]
Thus, when the power down mode signal INTDPD becomes H level, the operation mode of the
[0009]
Further, after time t2, the power down mode signal INTDPD becomes L level, the internal
[0010]
In this
[0011]
FIG. 14 is a block circuit diagram of a semiconductor device (specifically, a synchronous DRAM: SDRAM) 11 of a second conventional example. In this
[0012]
More specifically, the
[0013]
FIG. 15 shows a truth table of an entry command DPDEN for entering the DPD mode and a release command DPDEX for releasing the DPD mode.
[0014]
That is, the clock enable signal CKE is inverted from the H level to the L level, and at the timing of the rising edge of the clock signal CLK, the logic level of each control signal is / CS bar = L, / RAS = H, / CAS = When H, / WE = L, the entry command DPDEN is recognized. By this entry command DPDEN, the power down mode signal INTDPD becomes H level, and the operation mode of the
[0015]
In addition, after the transition, the DPD mode is continued in a period in which the clock enable signal CKE is maintained at the L level. Further, when the clock enable signal CKE is inverted from the L level to the H level, the release command DPDEX is recognized in synchronization with the rising edge of the clock signal CLK. By this cancel command DPDEX, the power down mode signal INTDPD becomes L level and the DPD mode is canceled.
[0016]
Hereinafter, each circuit configuration of the
FIG. 16 shows the
[0017]
In the
[0018]
In the
[0019]
Further, in the
[0020]
The
[0021]
Further, when the first power down mode signal INTDPD1 is at the H level, the logic level of the internal clock signal INTCLK1 is fixed at the L level, and when the second power down mode signal INTDPD2 is at the H level, the internal clock signal INTCLK2 and the control are controlled. The logic level of the signal INTCS or the like is fixed at the L level. That is, the H-level power down mode signals INTDPD1 and INTDPD2 deactivate the
[0022]
Incidentally,
[0023]
Next, a specific configuration of the
The
[0024]
As shown in FIG. 17, the
[0025]
The
[0026]
The
[0027]
In the
[0028]
As shown in FIG. 18, the synchronization control signals INTCKEQB, INTCSQB, INTRASQ, INTCASQ, and INTWEQB from the
[0029]
Here, when each of the synchronization control signals INTCKEQB, INTCSQB, INTRASQ, INTCASQ, INTWEQB becomes H level and the output signal of the AND
[0030]
In the DPD
[0031]
Specifically, in the
[0032]
Further, the DPD
[0033]
FIG. 19 is a waveform diagram illustrating an operation example of the
[0034]
That is, at time t11, the control signals INTCKEQB, INTCSQB, INTRASQB, INTCASQ, INTWEQB input to the AND
[0035]
At time t <b> 11, the LFF control signal INTCKE from the
[0036]
In the
[0037]
At this time, in the
[0038]
As described above, the operation mode of the
Thereafter, when the clock enable signal CKE is inverted from the L level to the H level, the control signal INTCKE output from the
[0039]
Therefore, after time t12, the
[0040]
As a result, the second power down mode signal INTDPD2 output from the
[0041]
Accordingly, in the
[0042]
[Patent Document 1]
JP 2002-170383 A
[0043]
[Patent Document 2]
JP 2002-305245 A
[0044]
[Patent Document 3]
Japanese Patent Laid-Open No. 11-16349
[0045]
[Patent Document 4]
JP-A-11-66849
[0046]
[Problems to be solved by the invention]
By the way, in the
[0047]
The only functional requirement in the DPD mode in the
[0048]
As shown in FIG. 20, in the
[0049]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device capable of reducing current consumption in the power-down mode and a control method thereof.
[0050]
[Means for Solving the Problems]
[0051]
According to the second aspect of the present invention, since the external power supply voltage is supplied as the first voltage to the first input circuit and the first mode control circuit, the second voltage of the internal power generation circuit is reduced in the power down mode. Even when the generation is stopped, the first input circuit and the first mode control circuit are operated by the supply of the external power supply voltage. The power down mode cancel command is recognized by these circuit operations.
[0052]
According to a third aspect of the present invention, the first mode control circuit includes a first command latch unit and a first power down mode control unit. The first command latch unit latches the output signal of the first input circuit in synchronization with the clock signal, and the output signal of the command latch unit is input to the first power down mode control unit.
[0053]
According to a fourth aspect of the present invention, the first power down mode control unit includes a first logic unit, and the first logic unit includes an output signal of the first input circuit and an output signal of the second mode control circuit. And the first power down mode signal is output from the first logic unit based on these signals.
[0054]
According to the fifth aspect of the present invention, the first power down mode control unit includes the second logic unit, and the clock signal and the output signal of the first command latch unit are input to the second logic unit. A second power down mode signal is output based on the signal.
[0055]
According to a sixth aspect of the present invention, the second mode control circuit includes a second command latch unit and a second power down mode control unit. The second command latch unit latches the output signal of the second input circuit in synchronization with the clock signal, and the output signal of the command latch unit is input to the second power down mode control unit.
[0056]
According to the seventh aspect of the present invention, the second power down mode control unit includes the level shift circuit, and the input signal is converted from the second voltage to the voltage level of the first voltage and output. The signal level-converted by the level shift circuit is input to the first mode control circuit as an output signal of the second mode control circuit, and the first power down mode signal is activated.
[0057]
According to the invention described in claim 8, the second input circuit includes an input control unit and an output unit, the first voltage is supplied to the input control unit, and the second voltage is supplied to the output unit. .
According to the invention described in claim 9, the input control unit includes a plurality of stages of elements for transmitting the input signal, and the first voltage is supplied to the elements from the input side to the even-numbered stages.
According to the invention described in claim 10, the input control unit includes a plurality of elements for transmitting the input signal, and the first voltage is supplied to the elements from the input side to the odd-numbered stages.
Claim11According to the described invention, in the internal power generation circuit, the second voltage different from the voltage is generated based on the first voltage, and the second voltage is supplied to the internal circuit. AndThe first voltage andThe entry command of the power down mode is recognized by the operation of the circuit to which the second voltage is supplied, and the power down mode signal is activated. The generation of the second voltage in the internal power generation circuit is stopped by this power down mode signal. Further, the power down mode release command is recognized by the operation of the circuit to which the first voltage is supplied, and the power down mode signal is deactivated. Thereby, the generation of the second voltage in the internal power generation circuit is resumed. In this way, it is possible to further reduce current consumption in the power down mode.
[0058]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, an embodiment of the invention will be described with reference to the drawings.
FIG. 1 shows a
[0059]
The
[0060]
In the
[0061]
In the present embodiment, the clock enable signal CKE and the clock signal CLK input to the
[0062]
FIG. 2 shows the
[0063]
FIG. 3 shows the
[0064]
FIG. 4 shows the first
[0065]
The first
[0066]
The first DPD
[0067]
Specifically, in the
[0068]
The
[0069]
The
[0070]
The external power supply voltage VEXT is supplied to the first mode control circuit 65 (the power supply terminals of the circuits constituting the first
[0071]
FIG. 5 shows the second
[0072]
The second
[0073]
The
[0074]
The
[0075]
In the second
[0076]
The second DPD
[0077]
Specifically, the second DPD
[0078]
Here, when each of the synchronization control signals INTCKEQB, INTCSQB, INTRASQ, INTCASQ, INTWEQB becomes H level and the output signal of the AND
[0079]
The internal power supply voltage VINT is supplied to the power supply terminals of the
[0080]
FIG. 6 shows the
[0081]
An external power supply voltage VEXT is supplied to the source of the PMOS transistor Tp1, and the gate of the transistor Tp1 is connected to a connection portion between the PMOS transistor Tp4 and the NMOS transistor Tn2. An external power supply voltage VEXT is supplied to the source of the PMOS transistor Tp3, and the gate of the transistor Tp3 is connected to a connection portion between the PMOS transistor Tp2 and the NMOS transistor Tn1. The sources of the NMOS transistors Tn1 and Tn2 are grounded. The drain of the NMOS transistor Tn3 is connected to the connection part between the PMOS transistor Tp2 and the NMOS transistor Tn1, and the source of the transistor Tn3 is connected to the ground.
[0082]
The pulse signal P1 from the AND
[0083]
The
[0084]
Next, the operation of the
FIG. 7 is a waveform diagram showing an operation example of the
[0085]
That is, at
[0086]
At time t11, the
[0087]
In the
[0088]
At this time, in the
[0089]
As described above, by shifting the
[0090]
Even during the period when the
[0091]
Here, when the clock enable signal CKE is inverted from the L level to the H level, the control signal INTCKE output from the
[0092]
Therefore, after time t12, the first internal clock signal INTCLK1 corresponding to the logic level of the clock signal CLK is output from the
[0093]
As a result, the second power down mode signal INTDPD2 output from the
[0094]
Accordingly, in the
[0095]
As described above, according to the above embodiment, the following effects can be obtained.
(1) In the
[0096]
Further, since the external power supply voltage VEXT is supplied to the
[0097]
(2) Among various control signals input from the outside, the control signals / CS, / RAS, / CAS, / WE are generated by the
[0098]
(3) The circuit operation of the
[0099]
(4) The second DPD
[0100]
The above embodiment can be modified as follows.
In the above embodiment, the
[0101]
Below, the countermeasure example is demonstrated.
FIG. 8 shows the
[0102]
As shown in FIG. 8, the
[0103]
That is, in the
[0104]
Next, a countermeasure example in the case where an L level control signal is input in the
As shown in FIG. 10, the
[0105]
In the above embodiment, the first and second power down mode signals INTDPD1 and INTDPD2 are at the L level in the normal mode and the H level in the DPD mode, but the logic levels of the power down mode signals INTDPD1 and INTDPD2 are reversed logic. Also good. That is, the first and second power-down mode signals INTDPD1 and INTDPD2 may be inverted from the H level to the L level when shifting to the DPD mode. In this case, the
[0106]
In the first
[0107]
In the above embodiment, the
[0108]
The various embodiments described above can be summarized as follows.
(Supplementary Note 1) An internal power generation circuit is provided that generates a first voltage and a second voltage different from the first voltage and supplies the second voltage to the internal circuit, and the internal power generation circuit operates in the power down mode. In a semiconductor device that deactivates the second voltage and stops generating the second voltage,
A first input circuit to which a control signal necessary for recognizing both an entry command for entering the power down mode and a release command for releasing the power down mode is input;
A first mode control circuit to which an output signal of the first input circuit is input;
A second input circuit to which a control signal necessary for recognizing the entry command and unnecessary for recognizing the release command is input;
A second mode control circuit to which an output signal of the second input circuit is input;
And a first voltage is supplied to the first input circuit and the first mode control circuit, and a second voltage is supplied to the second input circuit and the second mode control circuit. .
(Supplementary note 2) The semiconductor device according to
(Supplementary Note 3) The first mode control circuit includes a first command latch unit that latches an output signal of the first input circuit in synchronization with a clock signal, and a first power that receives an output signal of the command latch unit. The semiconductor device according to
(Supplementary Note 4) The first power down mode control unit receives the output signal of the first input circuit and the output signal of the second mode control circuit, and outputs the first power down mode signal based on these signals. 4. The semiconductor device according to
(Supplementary note 5) The semiconductor device according to
(Supplementary Note 6) The first power down mode control unit includes a second logic unit that receives a clock signal and an output signal of the first command latch unit and outputs a second power down mode signal based on the signals. The semiconductor device according to
(Supplementary note 7) The semiconductor device according to supplementary note 6, wherein an operation of the second input circuit is controlled based on the second power down mode signal.
(Supplementary Note 8) The second mode control circuit includes a second command latch unit that latches an output signal of the second input circuit in synchronization with a clock signal, and a second power that receives an output signal of the command latch unit. The semiconductor device according to
(Supplementary note 9) The supplementary note 8, wherein the second command latch unit includes a plurality of flip-flop circuits provided corresponding to each of a plurality of output signals output from the second input circuit. Semiconductor device.
(Supplementary note 10) The semiconductor device according to supplementary note 9, wherein the second power down mode control unit includes a logic circuit to which output signals of the plurality of flip-flop circuits are input.
(Supplementary Note 11) The second power down mode control unit includes a level shift circuit that converts an input signal from a second voltage to a voltage level of the first voltage and outputs the voltage as an output signal of the second mode control circuit. 9. The semiconductor device according to appendix 8, wherein an output signal of a two-mode control circuit is input to the first mode control circuit to activate a first power down mode signal.
(Supplementary note 12) The semiconductor device according to
(Supplementary note 13) The
(Supplementary note 14) The
(Supplementary Note 15) An internal power generation circuit is provided that generates a first voltage and a second voltage different from the first voltage and supplies the second voltage to the internal circuit, and the internal power generation circuit operates in the power down mode. A method of controlling a semiconductor device that deactivates the second voltage and stops the generation of the second voltage,
Recognizing the entry command of the power down mode by the operation of the circuit to which the second voltage is supplied, and activating the power down mode signal to stop the generation of the second voltage;
Recognizing a command to cancel the power-down mode by an operation of a circuit to which the first voltage is supplied, deactivating the power-down mode signal, and restarting generation of the second voltage;
A method for controlling a semiconductor device, comprising:
(Supplementary Note 16) The semiconductor device includes:
A first input circuit to which a control signal necessary for recognizing both an entry command for entering the power down mode and a release command for releasing the power down mode is input;
A first mode control circuit to which an output signal of the first input circuit is input;
A second input circuit to which a control signal necessary for recognizing the entry command and unnecessary for recognizing the release command is input;
A second mode control circuit to which an output signal of the second input circuit is input;
A first voltage is supplied to the first input circuit and the first mode control circuit, and a second voltage is supplied to the second input circuit and the second mode control circuit,
Recognizing the entry command by the operation of the second input circuit and the second mode control circuit, activating the power down mode signal to stop the generation of the second voltage;
16. The
(Supplementary Note 17) As an operation of the first mode control circuit, an output signal of the first input circuit and an output signal of the second mode control circuit are input to a first logic unit, and the
(Supplementary note 18) The method for controlling a semiconductor device according to
(Supplementary Note 19) The operation of the first mode control circuit includes a step of latching the output signal of the first input circuit by the first command latch unit in synchronization with the clock signal generated by the first input circuit.
(Supplementary Note 20) An output signal of the first command latch unit and a clock signal generated by the first input circuit are input to a second logic unit, and the second logic unit performs a second power down mode based on the signals. 20. The method for controlling a semiconductor device according to appendix 19, comprising a step of outputting a signal.
(Supplementary note 21) The method for controlling a semiconductor device according to
(Supplementary Note 22) The operation of the second mode control circuit includes a step of latching the output signal of the second input circuit by the second command latch unit in synchronization with the clock signal generated by the second input circuit.
(Supplementary Note 23) The method includes a step of inputting a plurality of output signals output from the second command latch unit to a logic circuit and generating an entry signal in a power down mode based on a logic level of each signal. The method for controlling a semiconductor device according to
(Supplementary note 24) The
[0109]
【The invention's effect】
As described above in detail, according to the present invention, it is possible to reduce current consumption in the power down mode.
[Brief description of the drawings]
FIG. 1 is a block circuit diagram illustrating a semiconductor device according to an embodiment.
FIG. 2 is a circuit diagram showing a first input circuit.
FIG. 3 is a circuit diagram showing a second input circuit.
FIG. 4 is a circuit diagram showing a first mode control circuit.
FIG. 5 is a circuit diagram showing a second mode control circuit.
FIG. 6 is a circuit diagram showing a level shift circuit.
FIG. 7 is an operation waveform diagram of the semiconductor device.
FIG. 8 is a circuit diagram showing a second input circuit.
FIG. 9 is a circuit diagram showing another second input circuit.
FIG. 10 is a circuit diagram showing another second input circuit.
FIG. 11 is a circuit diagram showing another second input circuit.
FIG. 12 is a block circuit diagram showing a first conventional example.
FIG. 13 is an operation waveform diagram of the first conventional example.
FIG. 14 is a block circuit diagram showing a second conventional example.
FIG. 15 is an explanatory diagram of a command truth table.
FIG. 16 is a circuit diagram showing an input circuit.
FIG. 17 is a circuit diagram showing a command latch unit.
FIG. 18 is a circuit diagram showing a DPD mode control unit.
FIG. 19 is an operation waveform diagram of the second conventional example.
FIG. 20 is a block circuit diagram showing a second conventional example.
[Explanation of symbols]
4 Internal power generation circuit
5 Internal circuit
18a, 76a Input control unit
18b, 76b Output section
41 AND circuit as logic circuit
61 Semiconductor device
62 1st input circuit
63 Second input circuit
65 First mode control circuit
66 Second Mode Control Circuit
68 First command latch section
69 First DPD mode controller as a first power down mode controller
69a First logic part
69b Second logic part
71 Second command latch section
72 Second DPD Mode Control Unit as Second Power Down Mode Control Unit
74 Level shift circuit
CKE, / RAS, / CAS, / WE, / CS control signals
Clock signal as CLK control signal
DPDEN entry command
DDPEX release command
INTCLK1, INTCLK2 Internal clock signal
INTDPD1 first power down mode signal
INTDPD2 Second power down mode signal
External power supply voltage as VEXT first voltage
VINT Internal power supply voltage as second voltage
Claims (12)
前記パワーダウンモードにエントリするためのエントリコマンドを認識するのに必要な制御信号と、パワーダウンモードを解除するための解除コマンドを認識するのに必要な制御信号のうち、両コマンドに共通な制御信号が入力される第1入力回路と、
前記第1入力回路の出力信号が入力される第1モード制御回路と、
前記エントリコマンドを認識するのに必要であり、解除コマンドを認識するのに不必要である制御信号が入力される第2入力回路と、
前記第2入力回路の出力信号が入力される第2モード制御回路と、
を備え、前記第1入力回路及び第1モード制御回路には前記第1電圧が供給され、前記第2入力回路及び第2モード制御回路には前記第2電圧が供給され、
前記第1モード制御回路が前記第1入力回路の出力信号に応答して同期制御信号を前記第2モード制御回路に出力し、前記第2モード制御回路が前記第1モード制御回路から入力された前記同期制御信号に同期して前記エントリコマンドを判定することを特徴とする半導体装置。An internal power generation circuit that generates a first voltage and a second voltage different from the first voltage and supplies the second voltage to the internal circuit is provided, and the internal power generation circuit is deactivated when operating in the power down mode In the semiconductor device that stops the generation of the second voltage,
Of the control signal necessary for recognizing the entry command for entering the power down mode and the control signal necessary for recognizing the release command for canceling the power down mode, the control signal common to both commands is used. A first input circuit to which a control signal is input;
A first mode control circuit to which an output signal of the first input circuit is input;
A second input circuit to which a control signal necessary for recognizing the entry command and unnecessary for recognizing the release command is input;
A second mode control circuit to which an output signal of the second input circuit is input;
The first input circuit and the first mode control circuit are supplied with the first voltage, the second input circuit and the second mode control circuit are supplied with the second voltage ,
The first mode control circuit outputs a synchronization control signal to the second mode control circuit in response to the output signal of the first input circuit, and the second mode control circuit is input from the first mode control circuit. the semiconductor device according to claim that you determine the entry command in synchronization with the synchronization control signal.
前記第1電圧が供給される回路及び前記第2電圧が供給される回路の動作により前記パワーダウンモードのエントリコマンドを認識し、パワーダウンモード信号を活性化させて前記第2電圧の発生を停止するステップと、 The operation of the circuit to which the first voltage is supplied and the circuit to which the second voltage is supplied recognizes the power down mode entry command and activates the power down mode signal to stop the generation of the second voltage. And steps to
前記第1電圧が供給される回路の動作により前記パワーダウンモードの解除コマンドを認識し、前記パワーダウンモード信号を非活性化させて前記第2電圧の発生を再開するステップと Recognizing a command to cancel the power-down mode by an operation of a circuit to which the first voltage is supplied, deactivating the power-down mode signal, and restarting generation of the second voltage;
を備えることを特徴とする半導体装置の制御方法。A method for controlling a semiconductor device, comprising:
前記パワーダウンモードにエントリするためのエントリコマンドを認識するのに必要な制御信号と、パワーダウンモードを解除するための解除コマンドを認識するのに必要な制御信号のうち、両コマンドに共通な制御信号が入力される第1入力回路と、 Of the control signal necessary for recognizing the entry command for entering the power down mode and the control signal necessary for recognizing the release command for canceling the power down mode, control common to both commands A first input circuit to which a signal is input;
前記第1入力回路の出力信号が入力される第1モード制御回路と、 A first mode control circuit to which an output signal of the first input circuit is input;
前記エントリコマンドを認識するのに必要であり、前記解除コマンドを認識するのに不必要である制御信号が入力される第2入力回路と、 A second input circuit to which a control signal necessary for recognizing the entry command and unnecessary for recognizing the release command is input;
前記第2入力回路の出力信号が入力される第2モード制御回路と A second mode control circuit to which an output signal of the second input circuit is input;
を備え、前記第1入力回路及び第1モード制御回路に第1電圧が供給され、前記第2入力回路及び第2モード制御回路に第2電圧が供給されるものであり、A first voltage is supplied to the first input circuit and the first mode control circuit, and a second voltage is supplied to the second input circuit and the second mode control circuit,
前記第1入力回路及び第1モード制御回路と、前記第2入力回路及び第2モード制御回路との動作により前記エントリコマンドを認識し、パワーダウンモード信号を活性化させて第2電圧の発生を停止し、 The entry command is recognized by the operations of the first input circuit and the first mode control circuit and the second input circuit and the second mode control circuit, and the power down mode signal is activated to generate the second voltage. Stop,
前記第1入力回路及び第1モード制御回路の動作により前記解除コマンドを認識し、前記パワーダウンモード信号を非活性化させて第2電圧の発生を再開することを特徴とする請求項11に記載の半導体装置の制御方法。 12. The generation of a second voltage is resumed by recognizing the release command by an operation of the first input circuit and the first mode control circuit, inactivating the power down mode signal, and restarting the generation of the second voltage. Method for controlling a semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003043196A JP4447227B2 (en) | 2003-02-20 | 2003-02-20 | Semiconductor device and control method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003043196A JP4447227B2 (en) | 2003-02-20 | 2003-02-20 | Semiconductor device and control method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004253072A JP2004253072A (en) | 2004-09-09 |
JP4447227B2 true JP4447227B2 (en) | 2010-04-07 |
Family
ID=33026267
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003043196A Expired - Fee Related JP4447227B2 (en) | 2003-02-20 | 2003-02-20 | Semiconductor device and control method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4447227B2 (en) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2881869A1 (en) * | 2005-02-04 | 2006-08-11 | St Microelectronics Sa | DYNAMIC MEMORY FOR CELLULAR TERMINAL |
JP4820571B2 (en) * | 2005-04-15 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
JP4820632B2 (en) * | 2005-12-01 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | Semiconductor integrated circuit device and information system |
KR100748461B1 (en) | 2006-09-13 | 2007-08-13 | 주식회사 하이닉스반도체 | Circuit and method for inputting data in semiconductor memory apparatus |
KR100892640B1 (en) | 2007-05-10 | 2009-04-09 | 주식회사 하이닉스반도체 | Semiconductor Integrated Circuit |
KR100837825B1 (en) | 2007-05-14 | 2008-06-13 | 주식회사 하이닉스반도체 | Circuit and method for inputting data in semiconductor memory apparatus |
KR100911865B1 (en) | 2007-06-27 | 2009-08-11 | 주식회사 하이닉스반도체 | Semiconductor memory device having input device |
KR101092999B1 (en) * | 2010-07-30 | 2011-12-12 | 주식회사 하이닉스반도체 | Semiconductor memory device and operating method thereof |
-
2003
- 2003-02-20 JP JP2003043196A patent/JP4447227B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004253072A (en) | 2004-09-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100673904B1 (en) | Semiconductor memory device | |
US6594770B1 (en) | Semiconductor integrated circuit device | |
KR100528164B1 (en) | On die termination mode transfer circuit in semiconductor memory device and its method | |
US5535171A (en) | Data output buffer of a semiconducter memory device | |
US7230466B2 (en) | Data strobe signal generating circuit and data strobe signal generating method | |
JPH11185470A (en) | Semiconductor integrated circuit apparatus | |
KR100299889B1 (en) | Semiconductor memory having signal input circuit of synchronous type | |
KR101996003B1 (en) | Clock control device | |
US6154415A (en) | Internal clock generation circuit of semiconductor device and method for generating internal clock | |
JP4447227B2 (en) | Semiconductor device and control method thereof | |
US6519188B2 (en) | Circuit and method for controlling buffers in semiconductor memory device | |
US5523978A (en) | Supply voltage detecting circuit of a semiconductor memory device | |
USRE46141E1 (en) | Semiconductor device and timing control method for the same | |
US6870416B2 (en) | Semiconductor device with clock enable buffer to produce stable internal clock signal | |
KR100748461B1 (en) | Circuit and method for inputting data in semiconductor memory apparatus | |
US7834675B2 (en) | Clock control circuit and semiconductor memory device using the same | |
US7750714B2 (en) | Semiconductor device having input circuit with output path control unit | |
JP4188722B2 (en) | Semiconductor device and control method thereof | |
KR100705205B1 (en) | Internal clock generator for generating stable internal clock signal regardless of variation of pulse width of external clock signal and internal clock generation method of the same | |
JPH0714385A (en) | Input buffer | |
KR100575860B1 (en) | Data input control circuit in synchronous memory device | |
US7368953B2 (en) | Buffer | |
US7679409B2 (en) | Semiconductor device having input circuit with auxiliary current sink | |
KR100400310B1 (en) | Apparatus and method for controlling a buffer in a semiconductor device | |
US20070019496A1 (en) | Semiconductor memory device for stably controlling power mode at high frequency and method of controlling power mode thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050609 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080522 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080610 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080811 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090317 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090518 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100119 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100120 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140129 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |