JP4819596B2 - 伝送装置 - Google Patents

Description

本発明は伝送装置に関し、特に信号をクロスコネクトする伝送装置に関する。

一般にリングネットワークを構成する伝送装置（例えば、ＳＯＮＥＴ（Synchronous Optical Network）／ＳＤＨ（Synchronous Digital Hierarchy）の伝送装置）は、通信障害に備えて現用系と予備系とを備えている。このような伝送装置は、下位階層にある低速側のネットワークから送られてくる信号を受信し、上位階層にある高速側のネットワークへアッドする。また、上位階層にある高速側のネットワークから送られてくる信号を受信し、下位階層にある低速側のネットワークへドロップする。また、受信した信号を他の伝送装置へスルーしたりする。なお、リングネットワーク内の高速伝送路にＳＤＨフレームが伝送され、このＳＤＨフレームのペイロードに下位階層からの信号が搭載される。

図１９は、伝送装置のユニット実装例を示した図である。伝送装置は、図に示すようにシェルフ１００を有し、例えば、ＩＦＳＷ０，１，３、ＩＮＦ１〜６、ＳＹＮＣ０，１、ＳＴＳＳＷ０，１、ＣＰＵ、ＨＵＢ、およびＤＣＣのユニットが実装される。

図のＩＦＳＷ０，１，３は、以下で説明するが、ユニットに障害が発生した場合に、ユニットを現用系から予備系に切替えるためのユニットである。ＩＮＦ１〜６は、光または電気信号の送受信を行うインターフェースのユニットである。ＳＹＮＣ０，１は、各ユニットの同期用のクロックを生成するユニットである。ＳＴＳＳＷ０，１は、以下で説明するが、スイッチファブリックとクロスコネクトを有したユニットである。ＣＰＵは、各ユニットを制御する制御用のユニットである。ＨＵＢは、ＯＷ（Orderwire）／ＨＫ（House keeping）／Ｏｆｆｉｃｅのアラームユニットである。ＤＣＣは、ＤＣＣ（Data Communication Channel）用のユニットである。伝送装置は、このようなユニットを具備して通信を行う。

伝送装置は、上述したように障害に備えた構成を有している。伝送装置には、障害に備えたアプリケーションとして、ライン障害を救済するライン冗長、ユニット障害を救済するユニット冗長、およびパス障害を救済するパス冗長がある。

図２０は、１＋１のライン冗長を説明する図である。図には、ａ局とｂ局に備えられた２つの伝送装置が示してある。図の２つの伝送装置は、図１９で示した伝送装置を簡略化し、ＩＮＦ１〜３とＳＴＳＳＷ０のスイッチファブリックのみが示してある。図のＩＮＦ１，２のＷ（Work）とＰ（Protect）は、現用系と予備系を示している。

１＋１のライン冗長では、現用系と予備系の両方のユニットで信号を送信し、受信側のスイッチファブリックで受信すべき信号を切替えて受信するようにしている。
例えば、ａ局の伝送装置のスイッチファブリックは、Ｔｒｉｂ側（下位階層側）から送られてきた信号をＩＮＦ３で受信し、ＩＮＦ１，２の両方に出力する。つまり、ａ局の伝送装置は、ライン側（上位階層側）の０系と１系のラインに信号を出力する。そして、受信側であるｂ局の伝送装置は、スイッチファブリックがスイッチ（図中のＳＷ）を切替えて、０系および１系のラインから送られてきた信号をＩＮＦ３に出力する。同様に、ｂ局の伝送装置のスイッチファブリックは、ＩＮＦ３で受信されたＴｒｉｂ側の信号を、ＩＮＦ１，２の両方に出力する。受信側であるａ局の伝送装置は、スイッチファブリックがスイッチを切替えて、０系および１系のラインから送られてきた信号をＩＮＦ３に出力する。

従って、ａ，ｂ局の伝送装置のスイッチファブリックは、現用系の０系のラインに障害が発生するとスイッチを切替え、予備系の１系のラインからの信号を受信するようにし、障害を救済する。

図２１は、１：１のライン冗長を説明する図である。１：１のライン冗長は、図２０の１＋１に対してスイッチファブリックのスイッチ構成が異なる。以下では、スイッチファブリックについてのみ説明する。

１＋１のライン冗長では、現用系と予備系の２つのＩＮＦ１，２から信号を送信し、受信側で受信する信号を選択していた。これに対し、１：１のライン冗長では、送信側でも信号の送信が選択できるようにスイッチファブリックはスイッチを有している。

例えば、ａ局の伝送装置のスイッチファブリックは、Ｔｒｉｂ側（ＩＮＦ３）から受信した信号を、ＩＮＦ１にのみ出力する。１系のラインに障害が発生した場合、スイッチファブリックは、図のスイッチ（図中のＢＲ）を切替えて、ＩＮＦ３から受信した信号をＩＮＦ２に出力するようにする。また、スイッチファブリックは、ｂ局の伝送装置から送られてくる信号を受信できるように、図中のＳＷをＩＮＦ２側に切替える。このように、１：１のライン冗長では、送受信側のスイッチファブリックのスイッチを切替えて、ライン障害を救済する。

図２２は、１：Ｎのライン冗長を説明する図である。１：Ｎでは、１：１に対して、現用系のラインが複数設けられる。例えば、図２２では、現用系としてＩＮＦ２，３が設けられ、０系のラインを２ラインで構成している。この０系のラインの一方に障害が発生すると、スイッチファブリックは、図中のＳＷ，ＢＲを切替えて、１系のラインで通信が行えるようにする。

次に、ユニット冗長について説明する。図２３は、１＋１のユニット冗長を説明する図である。図には、ａ局とｂ局に備えられた２つの伝送装置が示してある。図の２つの伝送装置は、図１９で示した伝送装置を簡略化し、ＩＮＦ１〜３、ＳＴＳＳＷ０のスイッチファブリック、およびＩＦＳＷ０のみが示してある。

ＩＦＳＷ０は、ユニットに障害が発生したときに救済するユニットである。例えば、ａ局のＩＮＦ３は、ライン側から送られてきた信号を受信する。スイッチファブリックは、ＩＮＦ３によって受信された信号を現用系と予備系のＩＮＦ１，２の両方に出力する。ＩＦＳＷ０のスイッチは、現用系のＩＮＦ１の信号のみを選択して、ｂ局の伝送装置に送信する。また、ａ局のＩＦＳＷ０は、Ｔｒｉｂ側から受信した信号を現用系と予備系のＩＮＦ１，２の両方に信号を出力する。スイッチファブリックのスイッチは、現用系のＩＮＦ１の信号を選択して、ＩＮＦ３に出力する。ｂ局の伝送装置も前記のａ局の伝送装置と同様に動作する。

ａ局の現用系のＩＮＦ１に障害が発生したとすると、ａ，ｂ局の伝送装置のＩＦＳＷ０およびスイッチファブリックは、予備系のＩＮＦ２で信号が送受信されるようにスイッチを切替える。なお、ユニット冗長は、Ｔｒｉｂ側における通信の障害を救済していることになる。

図２４は、１：１のユニット冗長を説明する図である。１：１のユニット冗長は、図２３の１＋１に対してスイッチファブリックおよびＩＦＳＷ０のスイッチ構成が異なる。以下では、スイッチファブリックおよびＩＦＳＷ０についてのみ説明する。

１＋１のユニット冗長では、スイッチファブリックは現用系と予備系の２つのＩＮＦ１，２に信号を出力し、ＩＦＳＷ０で受信側に送信する信号を選択していた。これに対し、１：１のユニット冗長では、送信側でも信号の送信が選択できるようにスイッチファブリックがスイッチ（図中ＢＲ）を有している。また、ＩＦＳＷ０は、受信した信号をＩＮＦ１，２の一方に出力できるようにスイッチ（図中ＢＲ）を有している。

例えば、ａ局の伝送装置のスイッチファブリックは、ライン側から送られてきた信号をＩＮＦ３で受信し、ＩＮＦ１にのみ出力する。また、ＩＦＳＷ０は、ｂ局の伝送装置から受信した信号をＩＮＦ１に出力する。

ＩＮＦ１に障害が発生した場合、スイッチファブリックは、図のＢＲを予備系のＩＮＦ２側に切替える。ＩＦＳＷ０は、予備系のＩＮＦ２の信号が受信側のｂ局の伝送装置に送信されるように、ＳＷをＩＮＦ２側に切替える。また、ＩＦＳＷ０は、ｂ局の伝送装置からの信号をＩＮＦ２に出力するように、ＢＲを切替える。スイッチファブリックは、ＳＷを切替え、ＩＮＦ２からの信号をＩＮＦ３に出力するようにする。

このように、１：１のユニット冗長では、送受信側のスイッチファブリックおよびＩＦＳＷ０のスイッチを切替えて、ユニット障害を救済する。
図２５は、１：Ｎのユニット冗長を説明する図である。１：Ｎでは、１：１に対して、ＩＮＦのユニットが複数設けられる。例えば、図２５では、現用系としてＩＮＦ２，３が設けられている。現用系のＩＮＦ２，３の一方に障害が発生すると、スイッチファブリックおよびＩＦＳＷ０は、図中のＳＷ，ＢＲを切替えて、予備系のＩＮＦ１で通信が行えるようにする。

次に、パス冗長について説明する。図２６は、ＵＰＳＲのパス冗長を説明する図である。図には、ａ〜ｄ局に備えられた４つの伝送装置が示してある。図の４つの伝送装置は、図１９で示した伝送装置を簡略化し、ＩＮＦ１〜３とＳＴＳＳＷ０のみが示してある。図のＷＥＳＴとＥＡＳＴは、リングネットワークを構成するＩＮＦを示している。

ＵＰＳＲ（Uni-direction Protection Switched Ring）のパス冗長では、現用系と予備系のパスに同じ信号を送信し、受信側で信号を選択して受信する。例えば、ｃ局の伝送装置は、ＩＮＦ３によってＴｒｉｂ側から信号を受信するとする。ｃ局の伝送装置のＳＴＳＳＷ０は、クロスコネクトにより、ＩＮＦ３で受信した信号をＩＮＦ１，２の両方から送信する。ｂ局とｄ局のＳＴＳＳＷ０は、ｃ局から受信した信号をスルーするようにクロスコネクトが設定されている。ａ局のＳＴＳＳＷ０は、ｂ局側からの信号のみを受信して、ＩＮＦ３に出力するようにクロスコネクトが設定されている。これにより、ｃ局、ｂ局、ａ局のルートが現用系のパスとなり、ｃ局、ｄ局、ａ局のルートが予備系のパスとなる。よって、ｂ局からａ局に送信される信号のパスに障害が発生した場合（図中の点線丸）、ａ局のＳＴＳＳＷ０は、ｄ局からの信号を受信するようにする。これによって、パス障害を救済することができる。

図２７は、ＢＬＳＲのパス冗長を説明する図である。ＢＬＳＲ（BI-direction Line Switched Ring）では、１つのパスを現用系と予備系とに分ける。ＯＣ（Optical Carrier level）４８ｃｈのＢＬＳＲの場合、例えば、１〜２４ｃｈを現用系のパス、２５〜４８ｃｈを予備系のパスとして分ける。図の例の場合、実線矢印は１〜２４ｃｈの現用系のパスを示し、点線矢印は２５〜４８ｃｈの予備系のパスを示している。

ｃ局の伝送装置は、ＩＮＦ３によってＴｒｉｂ側から信号を受信したとする。ｃ局の伝送装置のＳＴＳＳＷ０は、クロスコネクトにより、ＩＮＦ３で受信した信号をＩＮＦ２から送信する。ｂ局のＳＴＳＳＷ０は、ｃ局から受信した信号をスルーするようにクロスコネクトが設定されている。ａ局のＳＴＳＳＷ０は、ｂ局からの信号を受信して、ＩＮＦ３に出力するようにクロスコネクトが設定されている。

これに対し、ｂ局からａ局に送信される信号のパスに障害が発生した場合（図中の点線丸）、ｂ局のＳＴＳＳＷ０は、ｃ局からの信号を、予備系のパスを用いて、ｃ局に折り返すようにする。ｃ局のＳＴＳＳＷ０は、ｂ局からの信号をｄ局に送信するようにする。そして、ｄ局は、ｃ局からの信号をａ局に送信するようにする。これによって、パスの障害を救済することができる。

次に、障害が発生したときの動作を詳細に説明する。図２８は、１：１のライン冗長の詳細を説明する図である。図には、図２１に示したａ局の伝送装置の構成を示している。なお、ＩＮＦ１ａ，１ｂは、ＩＮＦ１のＯ（optical）／Ｅ（electric）変換する側およびＥ／Ｏ変換する側を別々で示したものであり、ＩＮＦ１ａ，１ｂで１つのＩＮＦ１を構成する。同様に、ＩＮＦ２ａ，２ｂ，３ａ，３ｂも、ＩＮＦ２，３のＯ／Ｅ変換側およびＥ／Ｏ変換側を示している。ＳＴＳＳＷ０は、スイッチファブリック１１１ａ，１１１ｂ、リングスイッチ１１２ａ，１１２ｂ、およびクロスコネクト１１３を有している。

図の実線矢印Ａ１０１は、図２１のａ局の伝送装置における、障害が発生していない場合の信号のルートを示している。図の点線矢印Ａ１０２は、障害が発生した場合の信号のルートを示している。ライン冗長では、リングスイッチ１１２ａ，１１２ｂおよびクロスコネクト１１３の設定はそのままで、スイッチファブリック１１１ａ，１１１ｂのスイッチが切替わることによって、信号のルートが現用系の０系から予備系の１系に切替わる。なお、１＋１、１：Ｎにおいても同様に、スイッチファブリック１１１ａ，１１１ｂのスイッチが切替わることによって、信号のルートが現用系の０系から１系に切替わる。

図２９は、１＋１のユニット冗長の詳細を説明する図である。図には、図２３に示したａ局の伝送装置の構成を示している。図において、図２８と同じものには同じ符号を付し、その説明を省略する。

図のＩＦＳＷ０ａ，０ｂは、図２３で示したＩＦＳＷ０に対応している。ＩＦＳＷ０ａは、図２３で説明したように、ｂ局から送られてくる信号をＩＮＦ１，２（ＩＮＦ１ａ，２ａ）の両方に出力する。スイッチファブリック１１１ａは、現用系であるＩＮＦ１ａの出力を、クロスコネクト１１３を介し、ＩＮＦ３ｂに出力する。また、ＩＮＦ３ａによって受信された信号は、スイッチファブリック１１１ｂによって、ＩＮＦ１ｂ，２ｂの両方に出力され、ＩＦＳＷ０ｂに出力される。ＩＦＳＷ０ｂは、ＩＮＦ１ｂから出力される信号を選択し、Ｔｒｉｂ側（ｂ局）へと出力する。

ＩＮＦ１に障害が発生した場合、スイッチファブリック１１１ａは、点線矢印Ａ１１１に示すようにＩＮＦ２ａから出力される信号を選択して、ＩＮＦ３ｂに出力するようにする。また、ＩＦＳＷ０ｂは、点線矢印Ａ１１２に示すようにＩＮＦ２ｂから出力される信号を選択して、Ｔｒｉｂ側に信号を出力するようにする。ユニット冗長では、リングスイッチ１１２ａ，１１２ｂおよびクロスコネクト１１３の設定はそのままで、スイッチファブリック１１１ａ，１１１ｂとＩＦＳＷ０ａ，０ｂのスイッチが切替わることによって、信号のルートが現用系のＩＮＦ１から予備系のＩＮＦ２に切替わる。なお、１：１、１：Ｎにおいても同様に、スイッチファブリック１１１ａ，１１１ｂおよびＩＦＳＷ０ａ，０ｂのスイッチが切替わることによって、現用系のＩＮＦ１から予備系のＩＮＦ２へユニットが切替わる。

図３０は、ＵＰＳＲのパス冗長の詳細を説明する図である。図には、図２６に示したａ局の伝送装置の構成を示している。図において、図２８と同じものには同じ符号を付し、その説明を省略する。

図のクロスコネクト１１３は、ＩＮＦ３ａによって受信されたＴｒｉｂ側の信号を、ＩＮＦ１ｂ，２ｂに出力するようにする。これにより、ＩＮＦ３ａによって受信された信号は、図２６のＥＡＳＴ側およびＷＥＳＴ側の両方から出力される。また、クロスコネクト１１３は、ＩＮＦ１ａ，２ａの両方に送られてくる信号のうち、ＩＮＦ１ａの信号のみをＩＮＦ３ｂに出力するようにし、Ｔｒｉｂ側へと出力する。

図２６の点線丸に示すように、パスに障害が発生した場合、クロスコネクト１１３は、点線矢印Ａ１２１に示すように、ＩＮＦ２ａ側に送られてくる信号をＩＮＦ３ａに出力するようにする。これによって、パスの障害を救済することができる。

なお、従来、クロスコネクトおよびパスプロテクションを同一のデュアルポートＲＡＭ（Random Access Memory）にて、読み出しアドレスを制御することにより、回路を簡略化したＳＤＨ伝送方法および装置がある（例えば、特許文献１参照）。また、パススイッチ・サービスセレクタに用いる回線設定情報を選択し、その情報にてクロスコネクトを行うクロスコネクト方法がある（例えば、特許文献２参照）。
特開２００５−４５５７３号公報 特開２０００−１９７１６７号公報

ところで、ユーザの様々な冗長要求（ライン冗長、ユニット冗長、パス冗長）に対応できるように、ＳＴＳＳＷ０には複数のスイッチが実装されている。そのため、冗長の種類によっては、不要なスイッチが存在するという問題点があった。

例えば、パス冗長が要求された伝送装置では、図３０で示したように、スイッチファブリック１１１ａ，１１１ｂおよびリングスイッチ１１２ａ，１１２ｂは、スイッチを切替えないので不要である。

本発明はこのような点に鑑みてなされたものであり、複数のスイッチを搭載することなく、ユーザの様々な冗長要求に対応することができる伝送装置を提供することを目的とする。

本発明では上記問題を解決するために、図１に示すような信号をクロスコネクトする伝送装置において、現用系および予備系の設定に関する冗長設定情報と、信号をクロスコネクトするクロスコネクト設定情報とによって、現用系および予備系における信号の出力先のアドレス情報を生成するアドレス情報生成手段１と、アドレス情報が記憶されるアドレス情報記憶手段２ａ，２ｂと、障害に応じて、アドレス情報記憶手段２ａ，２ｂに記憶されているアドレス情報に含まれている活性化情報を活性化および非活性化する活性化情報設定手段３と、アドレス情報記憶手段２ａ，２ｂに記憶されているアドレス情報を信号に挿入し、バス６に出力するアドレス情報挿入手段４ａ，４ｂと、予め設定されているアドレス情報と同じアドレス情報を有する信号をバス６から受信し、活性化情報が活性化を示している場合に信号を後段に出力する信号出力手段５ａ，５ｂと、を有することを特徴とする伝送装置が提供される。

このような伝送装置によれば、アドレス情報生成手段１は、冗長設定情報とクロスコネクト設定情報とによって、信号の出力されるべきアドレス情報を生成する。活性化情報設定手段３は、障害に応じて、アドレス情報に含まれている活性化情報を活性化および非活性化する。アドレス情報挿入手段４ａ，４ｂは、アドレス情報記憶手段２ａ，２ｂに記憶されているアドレス情報を信号に挿入し、バス６に出力する。信号出力手段５ａ，５ｂは、自己に設定されているアドレス情報と同じアドレス情報の信号を受信し、活性化情報が活性化を示している場合に、信号を後段に出力する。

本発明の伝送装置では、アドレス情報生成手段は、冗長設定情報とクロスコネクト設定情報とによって、信号の出力されるべきアドレス情報を生成する。活性化情報設定手段は、障害に応じて、アドレス情報に含まれている活性化情報を活性化および非活性化する。アドレス情報挿入手段は、アドレス情報記憶手段に記憶されているアドレス情報を信号に挿入し、バスに出力する。信号出力手段は、自己に設定されているアドレス情報と同じアドレス情報の信号を受信し、活性化情報が活性化を示している場合に、信号を後段に出力する。これによって、複数のスイッチを搭載することなく、信号をクロスコネクトするとともに、ユーザの様々な冗長設定に対応することができる。

以下、本発明の原理を図面を参照して詳細に説明する。
図１は、伝送装置の概要を示した図である。図に示すように伝送装置は、アドレス情報生成手段１、アドレス情報記憶手段２ａ，２ｂ、活性化情報設定手段３、アドレス情報挿入手段４ａ，４ｂ、信号出力手段５ａ，５ｂ、バス６、およびＩＮＦ７ａ，７ｂを有している。

アドレス情報生成手段１には、冗長設定情報とクロスコネクト情報が入力される。冗長設定情報は、ライン、ユニット、パスに関する現用系および予備系の設定に関する情報である。例えば、ユニットのＩＮＦ７ａを現用系、ＩＮＦ７ｂを予備系にするという情報である。クロスコネクト情報は、入力される信号をどの信号出力手段５ａ，５ｂに出力するかを示す情報である。例えば、現用系のＩＮＦ７ａから出力される信号をアドレスＡの信号出力手段５ａに出力するという情報である。これらの情報は、ユーザによって設定される。

アドレス情報生成手段１は、冗長設定情報とクロスコネクト情報とによって、現用系および予備系における信号の出力先を示すアドレス情報を生成する。例えば、上記例の冗長設定情報とクロスコネクト情報の場合、アドレス情報生成手段１は、現用系のＩＮＦ７ａにおける信号の出力先アドレスとしてＡを含むアドレス情報を生成する。また、予備系のＩＮＦ７ｂにおける信号の出力先アドレスとしてＡを含むアドレス情報を生成する。なお、アドレス情報には、活性化情報が含まれており、現用系のアドレス情報の活性化情報は、活性化を示し、予備系のアドレス情報の活性化情報は、非活性化を示している。

アドレス情報記憶手段２ａ，２ｂは、アドレス情報生成手段１によって生成されたアドレス情報が記憶される。例えば、アドレス情報記憶手段２ａには、上記例の場合、アドレスＡと、アドレス情報が活性化状態であることを示す活性化情報（ＡＣＴに丸が付されている）とを含むアドレス情報８ａが記憶される。また、アドレス情報記憶手段２ｂには、上記例の場合、図に示すように、アドレスＡと、アドレス情報が非活性化状態であることを示す活性化情報（ＳＴＢに丸が付されている）とを含むアドレス情報８ｂが記憶される。

アドレス情報挿入手段４ａは、アドレス情報記憶手段２ａに記憶されているアドレス情報を信号に挿入し、バス６に出力する。アドレス情報挿入手段４ｂは、アドレス情報記憶手段２ｂに記憶されているアドレス情報を信号に挿入し、バス６に出力する。

信号出力手段５ａ，５ｂは、アドレス情報が予め設定されている。例えば、信号出力手段５ａには、アドレスＡ、信号出力手段５ｂには、アドレスＢが設定されているとする。信号出力手段５ａ，５ｂは、設定されているアドレス情報と同じアドレス情報を有する信号をバス６から受信し、アドレス情報に含まれる活性化情報が活性化を示している場合には、受信した信号を後段に出力する。

活性化情報設定手段３は、障害に応じて、アドレス情報記憶手段２ａ，２ｂに記憶されているアドレス情報８ａ，８ｂに含まれている活性化情報を活性化および非活性化する。
例えば、現用系のＩＮＦ７ａが正常である場合、ＩＮＦ７ａから出力される信号には、アドレス情報８ａが挿入される。アドレス情報８ａのアドレスはＡであるので、信号出力手段５ａに受信される。そして、アドレス情報８ａの活性化情報は、活性化を示しているので、信号出力手段５ａは、受信した信号を後段へと出力する。

予備系のＩＮＦ７ｂから出力される信号には、アドレス情報８ｂが挿入される。アドレス情報８ｂのアドレスはＡであるので、信号出力手段５ａに受信される。そして、アドレス情報８ｂの活性化情報は、非活性化を示しているので、信号出力手段５ａは、受信した信号を後段へと出力しない。

ここで、ＩＮＦ７ａに障害が発生すると、活性化情報設定手段３は、アドレス情報記憶手段２ａに記憶されているアドレス情報８ａの活性化情報を非活性化する（ＳＴＢにする）。また、アドレス情報記憶手段２ｂに記憶されているアドレス情報８ｂの活性化情報を活性化する（ＡＣＴにする）。これにより、予備系のＩＮＦ７ｂから出力される信号が、信号出力手段５ａによって受信され、後段へ出力されることになり、ＩＮＦ７ｂがＩＮＦ７ａを救済することになる。

このように、伝送装置は、複数のスイッチを搭載することなく、信号をクロスコネクトするとともに、ユーザの様々な冗長設定に対応することができる。
次に、本発明の実施の形態を図面を参照して詳細に説明する。

図２は、伝送装置のハードウェア構成例を示した図である。図に示すように伝送装置は、ＩＮＦ１ａ〜３ａ，１ｂ〜３ｂおよびＳＴＳＳＷ０を有している。なお、ＩＮＦ１ａ，１ｂは、ＩＮＦ１のＯ／Ｅ変換側およびＥ／Ｏ変換側を別々に示したものであり、ＩＮＦ１ａ，１ｂで１つのＩＮＦ１を構成する。同様に、ＩＮＦ２ａ，２ｂ，３ａ，３ｂも、ＩＮＦ２，３のＯ／Ｅ変換側およびＥ／Ｏ変換側を示し、ＩＮＦ２ａ，２ｂで１つのＩＮＦ２を構成し、ＩＮＦ３ａ，３ｂで１つのＩＮＦ３を構成する。

ＳＴＳＳＷ０は、ＡＣＭ（Address Column Memory data）ＣＯＤＥ生成部１１〜１３を有している。また、ＡＣＭＣＯＤＥ生成部１１〜１３のそれぞれに対応するように、ＡＣＭＣＯＤＥセット部２１ａ，２１ｂ、ＡＣＭＣＯＤＥセット部２２ａ，２２ｂ、およびＡＣＭＣＯＤＥセット部２３ａ，２３ｂを有している。さらに、ＡＣＭＣＯＤＥセット部２１ａ，２１ｂのそれぞれに対応するように、Ｌ−ＡＬＭ３１ａとＰ−ＡＬＭ／Ｃ４１ａおよびＬ−ＡＬＭ３１ｂとＰ−ＡＬＭ／Ｃ４１ｂを有している。ＡＣＭＣＯＤＥセット部２２ａ，２２ｂのそれぞれに対応するように、Ｌ−ＡＬＭ３２ａとＰ−ＡＬＭ／Ｃ４２ａおよびＬ−ＡＬＭ３２ｂとＰ−ＡＬＭ／Ｃ４２ｂを有している。ＡＣＭＣＯＤＥセット部２３ａ，２３ｂのそれぞれに対応するように、Ｌ−ＡＬＭ３３ａとＰ−ＡＬＭ／Ｃ４３ａおよびＬ−ＡＬＭ３３ｂとＰ−ＡＬＭ／Ｃ４３ｂを有している。

また、ＳＴＳＳＷ０は、ＴＳＩ部６１〜６６を有している。ＴＳＩ部６１〜６６は、バス５１を介して、ＡＣＭＣＯＤＥセット部２１ａ，２１ｂ、ＡＣＭＣＯＤＥセット部２２ａ，２２ｂ、およびＡＣＭＣＯＤＥセット部２３ａ，２３ｂと接続されている。

ＩＮＦユニット、ＩＮＦユニットに接続されるライン、パス等は、障害に備えて現用系と予備系とが存在する。ＡＣＭＣＯＤＥ生成部１１〜１３のそれぞれは、障害に応じて現用系と予備系とを選択するために、１つで２つのＩＮＦユニットを監視するようになっている。

例えば、図２においてＩＮＦ１が現用系、ＩＮＦ２を予備系とすると、１つのＡＣＭＣＯＤＥ生成部１１で、ＩＮＦ１，２を監視する。なお、ＩＮＦ３は、予備系が不要であるため（例えば、前述した図２０のライン情報ではＩＮＦ３の予備は不要）、１つのＡＣＭＣＯＤＥ生成部１２で１つのＩＮＦ３を監視するようになっている。

なお、図２では、ＩＮＦ１〜３しか存在せず、ＡＣＭＣＯＤＥ生成部１３は、空きとなっている。ＡＣＭＣＯＤＥ生成部、ＡＣＭＣＯＤＥセット部、Ｌ−ＡＬＭ、Ｐ−ＡＬＭ／Ｃ、およびＴＳＩ部は、ＩＮＦユニットの数に応じて、増減することができる。

以下、図２の各部について詳細に説明する。図３は、ＩＮＦのＯ／Ｅ変換側の詳細を示した図である。図には、図２のＩＮＦ１ａの詳細が示してある。ＩＮＦ１ａのＯ／Ｅ７１は、入力される光信号を電気信号に変換する。ＳＹＮＣ７２は、図１９で示したＳＹＮＣ１のユニットの同期信号によって、電気信号の同期をとる。Ｌ−ＡＬＭ７４は、例えば、ＳＹＮＣ７２の電気信号の同期外れ等を検出し、ライン障害を検出する。ＡＬＭ−ＩＮＳ７５は、Ｌ−ＡＬＭ７４によって検出されたライン障害のアラームを主信号のＡ１バイトに挿入する。Ｓ／Ｐ７６は、シリアルの電気信号をパラレルの電気信号に変換する。

Ａ１バイトに挿入されたライン障害を示すアラームは、図２で示したＬ−ＡＬＭ３１ａによって検出され、ラインアラームとしてＡＣＭＣＯＤＥ生成部１１に出力される。ライン障害を示すアラームには、例えば、ＬＯＳ（Loss Of Signal）、ＬＯＦ（Loss Of Frame）、Ｌ−ＡＩＳ（Line-Alarm Indication Signal）、ＴＩＭ（Trace Identifier Mismatch）、Ｂ２ ＥＲＲ ＭＡＪ（B2 Error data generated Major）などがある。

なお、ＩＮＦ２ａ，３ａもＩＮＦ１ａと同様の構成を有し、その説明を省略する。
図４は、ＩＮＦのＥ／Ｏ変換側の詳細を示した図である。図には、図２のＩＮＦ１ｂの詳細が示してある。ＩＮＦ１ｂのＰ／Ｓ８１は、ＳＴＳＳＷ０から出力されるパラレルの電気信号をシリアルの電気信号に変換する。ＯＨＢ８２は、ライン障害のアラームが発生した場合、相手の伝送装置に予備のラインを選択するように指示する信号を主信号のオーバヘッドに挿入する。ＢｙｔｅＳＷ８３は、電気信号の並びを変える。Ｅ／Ｏ８４は、電気信号を光信号に変換して出力する。

図５は、ＡＣＭＣＯＤＥ生成部とＡＣＭＣＯＤＥセット部の詳細を示した図である。図には、図２のＡＣＭＣＯＤＥ生成部１１およびＡＣＭＣＯＤＥセット部２１ａ，２１ｂが示してある。また、図２のＬ−ＡＬＭ３１ａ，３１ｂおよびＰ−ＡＬＭ／Ｃ４１ａ，４１ｂが示してある。

ＡＣＭＣＯＤＥ生成部１１は、ＣＯＤＥ生成部１１ａとＣＯＤＥ設定部１１ｂとを有している。ＣＯＤＥ生成部１１ａには、冗長設定が入力される。冗長設定は、例えば、ＩＮＦ１に接続されているラインを現用系（０系）、ＩＮＦ２に接続されているラインを予備系（１系）にするというライン冗長の設定を示す。または、ＩＮＦ１を現用系のユニット、ＩＮＦ２を予備系のユニットにするというユニット冗長の設定を示す。または、ＩＮＦ１に接続されているパスを現用系、ＩＮＦ２に接続されているパスを予備系にするというパス冗長の設定を示す。

また、ＣＯＤＥ生成部１１ａには、ＡＣＭＣＯＤＥ（Ａ），（Ｂ）が入力される。ＡＣＭＣＯＤＥ（Ａ），（Ｂ）は、入力される信号の出力先を示す回線設計情報（クロスコネクト先のアドレス）の設定である。ＡＣＭＣＯＤＥ（Ａ），（Ｂ）は、具体的には、ＳＴＳｘｘ：ａ−ｂ−ｃ→ｄ−ｅ−ｆで表される。ＳＴＳｘｘは、信号レベルを示し、例えば、ＳＴＳ１、ＳＴＳ３Ｃ、ＳＴＳ１２Ｃ、ＳＴＳ４８Ｃなどが設定される。ａ−ｂ−ｃは、信号の入力側のパスを示し、ｄ−ｅ−ｆは、信号の出力側のパスを示す。

ａ，ｄは、実装スロットを示す。以下では、説明を簡単にするため、実装スロットの番号とＩＮＦの番号は一致するものとする。例えば、実装スロットの番号が１であれば、ＩＮＦ１を示すものとする。ｂ，ｅは、回線数を示す。１つのユニットに複数回線が実装される場合に使用される。以下では、１回線（ｂ，ｅの値を１）として説明する。ｃ，ｆは、ＳＴＳ１の１単位におけるパスを示す。

上記の冗長設定およびＡＣＭＣＯＤＥ（Ａ），（Ｂ）は、例えば、マイクロコンピュータから設定される。
ＣＯＤＥ生成部１１ａは、入力される冗長設定およびＡＣＭＣＯＤＥ（Ａ），（Ｂ）に基づいて、通常時および障害時におけるＩＮＦ１の１個または２個のＡＣＭＣＯＤＥと、ＩＮＦ２の１個または２個のＡＣＭＣＯＤＥとを生成する。

例えば、ＣＯＤＥ生成部１１ａは、入力される設定情報およびＡＣＭＣＯＤＥ（Ａ），（Ｂ）に基づいて、ＡＣＭＣＯＤＥセット部２１ａのレジスタ２１ａａに示すＯＵＴ：３−１−１のような、クロスコネクト先のアドレスであるＡＣＭＣＯＤＥを生成する。ＯＵＴ３−１−１は、ＡＣＭＣＯＤＥ挿入部２１ａｃに入力される信号（ＩＮＦ１の信号）を、ＩＮＦ３の回線１のパス１に出力することを示している。また、ＩＮＦ１，２が現用系（Ｗｏｒｋ）であるか、予備系（Ｐｔｃｔ）であるかの情報等を生成する。

ＣＯＤＥ設定部１１ｂは、ＣＯＤＥ生成部１１ａによって生成されたＩＮＦ１のＡＣＭＣＯＤＥ等の情報をＡＣＭＣＯＤＥセット部２１ａのレジスタ２１ａａ，２１ａｂに書き込む。また、ＩＮＦ２のＡＣＭＣＯＤＥ等の情報をＡＣＭＣＯＤＥセット部２１ｂのレジスタ２１ｂａ，２１ｂｂに書き込む。

ＣＯＤＥ設定部１１ｂには、ＣａｒｄＡＬＭ０，１、およびアラーム信号Ｓ１〜Ｓ４が入力される。ＣａｒｄＡＬＭ０，１は、ユニット障害を示すアラームである。ユニット障害は、図１９に示したＣＰＵのユニットによって検出される。従って、ＣａｒｄＡＬＭ０，１は、ＣＰＵのユニットから出力される。なお、ＣａｒｄＡＬＭ０は、ＩＮＦ１のアラームを示し、ＣａｒｄＡＬＭ１は、ＩＮＦ２のアラームを示す。また、ＣＯＤＥ設定部１１ｂには、Ｌ−ＡＬＭ３１ａ，３１ｂおよびＰ−ＡＬＭ／Ｃ４１ａ，４１ｂから出力される、ライン障害を示すアラーム信号Ｓ１〜Ｓ４が入力される。

ＣＯＤＥ設定部１１ｂは、入力されるＣａｒｄＡＬＭ０，１およびアラーム信号Ｓ１〜Ｓ４に基づいて、レジスタ２１ａａ，２１ａｂ，２１ｂａ，２１ｂｂの情報をアクティブ状態（ＡＣＴ）にしたり、スタンバイ状態（ＳＴＢ）にしたりする。

ＡＣＭＣＯＤＥセット部２１ａは、レジスタ２１ａａ，２１ａｂおよびＡＣＭＣＯＤＥ挿入部２１ａｃを有している。ＡＣＭＣＯＤＥ挿入部２１ａｃは、レジスタ２１ａａ，２１ａｂの内容を、ＩＮＦ１から出力される主信号のＡ１，Ａ２，Ｂ１，Ｅ１バイトに挿入する。ＡＣＭＣＯＤＥセット部２１ｂは、レジスタ２１ｂａ，２１ｂｂおよびＡＣＭＣＯＤＥ挿入部２１ｂｃを有している。ＡＣＭＣＯＤＥ挿入部２１ｂｃは、レジスタ２１ｂａ，２１ｂｂの内容を、ＩＮＦ２から出力される主信号のＡ１，Ａ２，Ｂ１，Ｅ１バイトに挿入する。

ここで、Ａ１，Ａ２，Ｂ１，Ｅ１バイトについて説明する。図６は、ＳＴＳ−３フレームフォーマットを示した図である。図の矢印Ｗ１に、例えば、レジスタ２１ａａ，２１ｂａの情報が格納される。矢印Ｗ２に、例えば、レジスタ２１ａｂ，２１ｂｂの情報が格納される。なお、図５のレジスタ２１ａａ，２１ａｂをＡＣＭＣＯＤＥＡ面と呼ぶこともある。また、レジスタ２１ｂａ，２１ｂｂをＡＣＭＣＯＤＥＢ面と呼ぶこともある。

図５の説明に戻る。レジスタ２１ａａには、ＣＯＤＥ設定部１１ｂによって、例えば、ＯＵＴ：３−１−１というＡＣＭＣＯＤＥが格納される。また、レジスタ２１ａａには、ＣＯＤＥ設定部１１ｂによって、ＡＣＭＣＯＤＥがＡＣＴ、ＳＴＢであるかが設定される。また、レジスタ２１ａａには、ＩＮＦ１がＷｏｒｋ（現用系）であるかＰｔｃｔ（予備系）であるかが設定される。また、レジスタ２１ａａには、ＵＮＥＱ（Unequiped）を出力するか否かが設定される。ＵＮＥＱとは、クロスコネクトがされていないときに出力する信号である。また、レジスタ２１ａａには、ＡＩＳ（Alarm Indication Signal）を出力するか否かが設定される。なお、‘−’は、無設定であることを示し、ＡＣＭＣＯＤＥが設定されていない状態、ＡＣＴでもＳＴＢでもない状態、また、ＷｏｒｋでもＰｔｃｔでもない状態であることを示している。レジスタ２１ａｂ，２１ｂａ，２１ｂｂもレジスタ２１ａａと同様の設定がされる。

例えば、図の例では、レジスタ２１ａａのＡＣＭＣＯＤＥはアクティブで、ＩＮＦ１は現用系であることを示している（この状態を図中の丸で示している）。レジスタ２１ｂａのＡＣＭＣＯＤＥはスタンバイで、ＩＮＦ２は予備系であることを示している。

ここで、ライン障害が発生し、ＣＯＤＥ設定部１１ｂにアラーム信号Ｓ１〜Ｓ４が入力され、ラインが０系（ＩＮＦ１）から１系（ＩＮＦ２）に切替わるとする。ＣＯＤＥ設定部１１ｂは、レジスタ２１ａａのＡＣＭＣＯＤＥをスタンバイにし、ＩＮＦ１を予備系に切替える（図の例では、レジスタ２１ａａのＳＴＢに丸が付されることになる）。また、レジスタ２１ｂａのＡＣＭＣＯＤＥをアクティブにし、ＩＮＦ２を現用系に切替える（図の例では、レジスタ２１ｂａのＡＣＴに丸が付されることになる）。

なお、レジスタ２１ａａ，２１ａｂ，２１ｂａ，２１ｂｂは、複数存在する場合がある。例えば、ＯＣ４８の場合、レジスタ２１ａａ，２１ａｂ，２１ｂａ，２１ｂｂは、それぞれ４８個存在することになる（例えば、ＯＵＴ：３−１−１〜ＯＵＴ：３−１−４８の４８個分のレジスタが存在することになる）。

また、図２のＡＣＭＣＯＤＥ生成部１２，１３およびＡＣＭＣＯＤＥセット部２２ａ，２２ｂ，２３ａ，２３ｂも図５と同様の構成を有しており、その説明を省略する。
次に、図２のＴＳＩ部６１について詳細に説明する。図７は、ＴＳＩ部の詳細を示した図である。図に示すようにＴＳＩ部６１は、ＡＣＭＣＯＤＥＤＥＣＯＤ９１、ＯＵＴＰＵＴＲＥＧ９２、ＯＵＴＰＵＴＣＯＮＴ９３、ＵＮＥＱ９４、ＡＩＳ９５、およびＳＥＬ９６を有している。

ＡＣＭＣＯＤＥＤＥＣＯＤ９１には、例えば、マイクロコンピュータによって、アドレス（クロスコネクト先のアドレス）が設定される。例えば、ＡＣＭＣＯＤＥＤＥＣＯＤ９１には、ａ−ｂ−ｃという値が設定される。ａ，ｂ，ｃは数字で、例えば、１−１−１のように設定される。ａは、実装スロットを示し、ｂは、回線数を示し、ｃは、ＳＴＳの１単位のパス数を示す。なお、ＯＣ４８の場合、ＡＣＭＣＯＤＥＤＥＣＯＤ９１は４８個存在する。

バス５１を伝達する主信号には、図５で説明したように、ＡＣＭＣＯＤＥ挿入部２１ａｃ，２１ｂｃによって、レジスタ２１ａａ，２１ａｂ，２１ｂａ，２１ｂｂの値が含まれている。ＡＣＭＣＯＤＥＤＥＣＯＤ９１は、主信号に含まれるＡＣＭＣＯＤＥ（例えば、ＯＵＴ１−１−１）と、自己に設定されたアドレスとが一致すれば、トリガ信号をＯＵＴＰＵＴＲＥＧ９２とＯＵＴＰＵＴＣＯＮＴ９３とに出力する。

ＯＵＴＰＵＴＲＥＧ９２は、ＡＣＭＣＯＤＥＤＥＣＯＤ９１からトリガ出力されると、バス５１を伝達している主信号を取り込む。ＯＵＴＰＵＴＣＯＮＴ９３は、ステイタス情報（図５で示したレジスタ２１ａａ，２１ａｂ，２１ｂａ，２１ｂｂの内容）を取り込む。ＯＵＴＰＵＴＣＯＮＴ９３は、ステイタス情報に基づいて、ＳＥＬ９６を制御し、ＯＵＴＰＵＴＲＥＧ９２に取り込まれた主信号、ＵＮＥＱ９４から出力されるＵＮＥＱ信号、またはＡＩＳ９５から出力されるＡＩＳ信号をＩＮＦ１ｂに出力するようにする。

例えば、ステイタス情報がＡＣＴであれば、ＯＵＴＰＵＴＣＯＮＴ９３は、ＯＵＴＰＵＴＲＥＧ９２に取り込まれた主信号をＳＥＬ９６から出力するようにする。ステイタス情報がＳＴＢであれば、ＯＵＴＰＵＴＣＯＮＴ９３は、ＵＮＥＱ９４から出力されるＵＮＥＱ信号をＳＥＬ９６から出力するようにする。

なお、ＴＳＩ部６２〜６６もＴＳＩ部６１と同様の構成を有している。ただし、ＡＣＭＣＯＤＥＤＥＣＯＤには、ＴＳＩ部６２〜６６に固有のアドレスが設定される。
以下、ライン冗長における図２の動作について説明する。まず、ラインが正常な場合の動作について説明する。

図８は、ラインが正常の場合の動作を説明する図である。図８には、図２で示した伝送装置の一部が示してあり、ＡＣＭＣＯＤＥセット部２１ａ，２１ｂ，２２ａ、バス５１、およびＴＳＩ部６１〜６３が示してある。なお、ＴＳＩ部６１〜６３の括弧内は、ＴＳＩ部６１〜６３に設定されたアドレスを示している。

ＡＣＭＣＯＤＥセット部２１ａ，２１ｂ，２２ａのレジスタ２１ａａ，２１ａｂ，２１ｂａ，２１ｂｂ，２２ａａ，２２ａｂには、ＡＣＭＣＯＤＥ生成部１１，１２，１３のＣＯＤＥ生成部によって、図に示すようなＡＣＭＣＯＤＥが設定される。

例えば、レジスタ２１ａａには、ＯＵＴ：３−１−１という内容が書き込まれている。従って、ＩＮＦ１ａから出力された信号は、アドレス３−１−１のＴＳＩ部６３に取り込まれ、ＩＮＦ３ｂに出力される（図中点線矢印の経路）。また、レジスタ２２ａａには、ＯＵＴ：１−１−１という内容が書き込まれている。従って、ＩＮＦ３ａから出力された信号は、アドレス１−１−１のＴＳＩ部６１に取り込まれ、ＩＮＦ１ｂに出力される（図中一点鎖線矢印の経路）。

なお、図８のレジスタの内容によれば、図８の伝送装置は、例えば、図２１で説明したａ局の伝送装置に対応し、ＩＮＦ１ａ，１ｂ、ＩＮＦ２ａ，２ｂ、ＩＮＦ３ａ，３ｂは、それぞれ図２１のａ局のＩＮＦ１〜３に対応する。すなわち、図８のＩＮＦ１に接続されるラインが０系、ＩＮＦ２に接続されるラインが１系となる。

図８のレジスタの内容は、図２のＡＣＭＣＯＤＥ生成部１１，１２が有しているＣＯＤＥ生成部によって生成される。ＣＯＤＥ生成部に、ＩＮＦ１に接続されているラインを現用系（０系）、ＩＮＦ２に接続されているラインを予備系（１系）にするという設定情報が入力され、ＳＴＳ３Ｃ：１−１−１→３−１−１、ＳＴＳ３Ｃ：３−１−１→１−１−１のＡＣＭＣＯＤＥ（Ａ）が入力されると、図８に示すような内容がレジスタに書き込まれる。

よって、０系のラインが正常であるときは、上述したように、ＩＮＦ３ａの信号（Ｔｒｉｂ側の信号）は、０系のラインと接続されているＩＮＦ１ｂに出力され、０系のラインと接続されているＩＮＦ１ａに入力される信号は、ＩＮＦ３ｂ（Ｔｒｉｂ側）に出力されるように、レジスタは設定されている。そして、０系のラインに異常が発生すると、１系のラインと接続されているＩＮＦ２が有効となるように、レジスタは設定されている。

なお、図８の伝送装置に対向する伝送装置（例えば、図２１のｂ局の伝送装置に対応する）も同様に、０系のラインに接続されるＩＮＦ１が現用系となるようにレジスタ設定がされる。

図９は、ｂ局のレジスタ内容を示した図である。図９には、図８の伝送装置に対向する伝送装置（図２１のｂ局の伝送装置に対応）のＡＣＭＣＯＤＥセット部２１ａ，２１ｂ，２２ａ、バス５１、およびＴＳＩ部６１〜６３が示してある。図のレジスタの設定によって、０系のラインと接続されているＩＮＦ１ａからの信号は、ＴＳＩ部６３に取り込まれ、ＩＮＦ３ｂ（Ｔｒｉｂ側）に出力される（図中点線矢印の経路）。また、ＩＮＦ３ａから出力される信号（Ｔｒｉｂ側からの信号）は、ＴＳＩ部６１に取り込まれ、０系のラインに出力されることになる（図中一点鎖線矢印の経路）。

次に、ラインに異常が発生した場合の動作について説明する。
図１０は、ラインに異常が発生した場合の動作を説明する図である。図１０には、図８に示した部位と同じ部位が示してある。

例えば、ＩＮＦ１ａに接続されている０系のラインに障害が発生（ＬＯＳ発生）したとする（図２１では、０系のラインの左向き矢印のラインに障害が発生）。
この場合、図１０の伝送装置のＩＮＦ１ａ（図示していない）は、Ｌ−ＡＬＭにおいて、ＬＯＳＡＬＭを検出する。ＩＮＦ１ａによって検出されたＬＯＳＡＬＭは、図２に示したＬ−ＡＬＭ３１ａによって検出され、ＡＣＭＣＯＤＥ生成部１１に通知される。ＬＯＳＡＬＭは、図５に示したＡＣＭＣＯＤＥ生成部１１のＣＯＤＥ設定部１１ｂに通知される。ＣＯＤＥ設定部１１ｂは、ＬＯＳＡＬＭによって、レジスタ２１ａａ，２１ｂａの設定内容を現用系から予備系の設定内容に変更する。

例えば、レジスタの内容を図８から図１０に示すように変更する。すなわち、レジスタ２１ａａのＡＣＴをＳＴＢに変更し、レジスタ２１ｂａの内容をＳＴＢからＡＣＴに変更する。また、レジスタ２２ａａの内容をＡＣＴからＳＴＢに変更し、レジスタ２２ａｂの内容をＳＴＢからＡＣＴに変更する。

レジスタの内容は、主信号のＡ１，Ａ２，Ｂ１，Ｅ１バイトに挿入され、バス５１に出力される。ＴＳＩ部６１〜６３は、ＡＣＭＣＯＤＥＤＥＣＯＤ９１においてＡ１，Ａ２，Ｂ１，Ｅ１バイトを終端し、Ａ１，Ａ２，Ｂ１，Ｅ１バイトに含まれるＡＣＭＣＯＤＥと自己のアドレスとが一致するか比較する。一致すれば、バス５１を伝達している主信号をＳＴＳ１単位で取り込む。そして、ステイタス情報がＡＣＴであれば、主信号を出力し、ＳＴＢであれば、ＵＮＥＱ信号を出力するようにする。

これにより、ＩＮＦ３ａから出力される信号は、レジスタ２２ａｂの内容がＡＣＴになっているので、アドレスが２−１−１のＴＳＩ部６２に取り込まれ、ＩＮＦ２ｂから１系のラインに出力される（図中一点鎖線矢印の経路）。また、１系のラインと接続されたＩＮＦ２ａから出力される信号は、レジスタ２１ｂａの内容がＡＣＴになっているので、アドレスが３−１−１のＴＳＩ部６３に取り込まれ、ＩＮＦ３ｂ（Ｔｒｉｂ側）に出力される（図中点線矢印の経路）。

なお、ＩＮＦ１ｂは、ＩＮＦ１ａのＬＯＳＡＬＭの検出によって、主信号のオーバヘッドにリモートアラームを示すＬ−ＲＤＩＡＬＭと、１系のラインを選択するためのＡＳＰバイトを挿入する。ｂ局の伝送装置のＣＯＤＥ設定部は、ａ局からのＬ−ＲＤＩＡＬＭと１系のラインを選択するＡＳＰバイトによって、レジスタの内容を書き換える。これによって、ｂ局の伝送装置も、ラインを０系から１系に切替える。

図１１は、ｂ局のレジスタ内容を示した図である。図１１には、図１０の伝送装置に対向する伝送装置（図２１のｂ局の伝送装置に対応）のＡＣＭＣＯＤＥセット部２１ａ，２１ｂ，２２ａ、バス５１、およびＴＳＩ部６１〜６３が示してある。図のレジスタの設定によって、１系のラインと接続されているＩＮＦ２ａからの信号は、ＴＳＩ部６３に取り込まれ、ＩＮＦ３ｂ（Ｔｒｉｂ側）に出力される（図中点線矢印の経路）。また、ＩＮＦ３ａから出力される信号（Ｔｒｉｂ側からの信号）は、ＴＳＩ部６２に取り込まれ、１系のラインに出力されることになる（図中一点鎖線矢印の経路）。

このようにして、伝送装置は、０系のラインに障害が発生すると、１系のラインで信号伝送が行われるようにレジスタが書き換えられ、ライン冗長が行われる。
次に、ユニット冗長における図２の動作について説明する。まず、ユニットが正常な場合の動作について説明する。

図１２は、ユニットが正常の場合の動作を説明する図である。図１２には、図２で示した伝送装置の一部が示してあり、ＡＣＭＣＯＤＥセット部２１ａ，２１ｂ，２２ａ、バス５１、およびＴＳＩ部６１〜６３が示してある。

ユニット冗長の場合には、図に示すように、伝送装置にＩＦＳＷ１０１ａ，１０１ｂが実装される。図の伝送装置は、例えば、図２３で示したａ局の伝送装置に対応し、ＩＮＦ１ａ，１ｂ、ＩＮＦ２ａ，２ｂ、ＩＮＦ３ａ，３ｂは、それぞれ図２３のａ局のＩＮＦ１〜３に対応する。ＩＦＳＷ１０１ａ，１０１ｂは、ＩＦＳＷ０に対応する。

ＩＦＳＷ１０１ａは、Ｔｒｉｂ側からの信号を２つに分岐し、ＩＮＦ１ａ，２ａに入力する。例えば、ＩＦＳＷ１０１ａの出力ａは、ＩＮＦ１ａと接続され、出力ｂは、ＩＮＦ２ａと接続され、Ｔｒｉｂ側の信号をＩＮＦ１ａ，２ａの両方に出力する。

ＩＦＳＷ１０１ｂは、ＩＮＦ１ｂ，２ｂから出力される信号の一方をＴｒｉｂ側に出力する。例えば、ＩＦＳＷ１０１ｂの入力ｃは、ＩＮＦ１ｂと接続され、入力ｄは、ＩＮＦ２ｂと接続され、ＩＮＦ１ｂ，２ｂから出力される信号の一方をＴｒｉｂ側に出力する。

ＡＣＭＣＯＤＥセット部２１ａ，２１ｂ，２２ａのレジスタ２１ａａ，２１ａｂ，２１ｂａ，２１ｂｂ，２２ａａ，２２ａｂには、ＡＣＭＣＯＤＥ生成部１１，１２，１３のＣＯＤＥ生成部によって、図に示すようなＡＣＭＣＯＤＥが設定される。

図１２のレジスタの内容は、図２のＡＣＭＣＯＤＥ生成部１１，１２が有しているＣＯＤＥ生成部によって生成される。ＣＯＤＥ生成部に、ＩＮＦ１を現用系、ＩＮＦ２を予備系にするという設定情報が入力され、ＳＴＳ３Ｃ：１−１−１→３−１−１、ＳＴＳ３Ｃ：３−１−１→１−１−１のＡＣＭＣＯＤＥ（Ａ）が入力されると、図に示すような内容がレジスタに書き込まれる。

従って、ＩＮＦ１ａが正常であるときは、ＩＮＦ３ａの信号（ライン側の信号）は、ＩＮＦ１ｂとＩＮＦ２ｂの２つに出力される（レジスタ２２ａａ，２２ａｂのＡＣＭＣＯＤＥは、それぞれＯＵＴ：１−１−１、ＯＵＴ：２−１−１となっており、ＡＣＴ、Ｗｏｒｋとなっている）。すなわち、ＩＮＦ３ａの信号は、ＴＳＩ部６１，６２の２つに取り込まれる（図中一点鎖線矢印の経路）。ＴＳＩ部６１，６２に取り込まれた信号は、ＩＮＦ１ｂ，２ｂに出力され、ＩＦＳＷ１０１ｂによって、ＩＮＦ１ｂから出力される信号のみがＴｒｉｂ側に出力される。

また、Ｔｒｉｂ側からの信号は、ＩＦＳＷ１０１ａによって、ＩＮＦ１ａ，２ａの両方に出力される。ＩＮＦ１ａに対応するレジスタ２１ａａは、ＡＣＴ、ＩＮＦ２ａに対応するレジスタ２１ｂａは、ＳＴＢとなっており、ＩＮＦ１ａから出力される信号のみが、ＴＳＩ部６３に取り込まれることになる（図中点線矢印の経路）。

なお、図１２の伝送装置に対向する伝送装置（例えば、図２３のｂ局の伝送装置）も同様に、ＩＮＦ１が現用系、ＩＮＦ２が予備系となるようにレジスタ設定がされる。
図１３は、ｂ局のレジスタ内容を示した図である。図１３には、図１２の伝送装置に対向する伝送装置（図２３のｂ局の伝送装置に対応）のＡＣＭＣＯＤＥセット部２１ａ，２１ｂ，２２ａ、バス５１、およびＴＳＩ部６１〜６３が示してある。図のレジスタの設定によって、Ｔｒｉｂ側からの信号は、ＩＦＳＷ１０１ａによって、ＩＮＦ１ａ，２ａに出力され、ＩＮＦ１ａからの信号のみが、ＴＳＩ部６３に取り込まれる。また、ＩＮＦ３ａから出力される信号（ライン側からの信号）は、ＴＳＩ部６１，６２に取り込まれ、ＩＦＳＷ１０１ｂによって、ＩＮＦ１ｂの信号のみがＴｒｉｂ側に出力される。

次に、ユニットに異常が発生した場合の動作について説明する。
図１４は、ユニットに異常が発生した場合の動作を説明する図である。図１４には、図１２に示した部位と同じ部位が示してある。

例えば、ＩＮＦ１ａに障害が発生したとする。ユニット（ＩＮＦ１ａ）の障害は、前述したようにＣＰＵのユニットによって検出される。ＣＰＵのユニットは、ユニット障害を発生すると、図５に示したＡＣＭＣＯＤＥ生成部１１のＣＯＤＥ設定部１１ｂにＣａｒｄＡＬＭ０を出力する。ＣＯＤＥ設定部１１ｂは、ＣＰＵのユニットからのＣａｒｄＡＬＭ０によって、レジスタの内容を図１２から図１４に示すように変更する。例えば、レジスタ２１ａａのＡＣＴをＳＴＢに変更し、レジスタ２１ｂａのＳＴＢをＡＣＴに変更する。また、ＩＦＳＷ１０１ｂは、入力ｄからの信号（ＩＮＦ２ｂから出力される信号）をＴｒｉｂ側に出力するようにする。

これにより、ＩＮＦ１ｂ，２ｂから出力される信号は、ＩＮＦ２ｂから出力される信号のみがＩＦＳＷ１０１ｂによってＴｒｉｂ側に出力される。また、Ｔｒｉｂ側からの信号（ＩＦＳＷ１０１ａからの信号）は、ＩＮＦ２ａから出力される信号のみがＴＳＩ部６３に受信され、ＩＮＦ３ｂに出力されるようになる。すなわち、ＩＮＦ１はＩＮＦ２によって、救済されることになる。

このようにして、ａ局の伝送装置のユニット（ＩＮＦ１，２）は、現用系から予備系に切替えられる。
なお、ｂ局も同様に、ユニットに異常が発生すれば、図１２，１４で説明したのと同様に現用系のユニットから予備系のユニットに切替えられる。

次に、パス冗長における図２の動作について説明する。まず、パスが正常な場合の動作について説明する。
図１５は、パスが正常の場合の動作を説明する図である。図１５には、図２で示した伝送装置の一部が示してあり、ＡＣＭＣＯＤＥセット部２１ａ，２１ｂ，２２ａ、バス５１、およびＴＳＩ部６１〜６３のみが示してある。

ＡＣＭＣＯＤＥセット部２１ａ，２１ｂ，２２ａのレジスタ２１ａａ，２１ａｂ，２１ｂａ，２１ｂｂ，２２ａａ，２２ａｂには、ＡＣＭＣＯＤＥ生成部１１，１２，１３のＣＯＤＥ生成部によって、図に示すようなＡＣＭＣＯＤＥが設定される。

例えば、レジスタ２１ａａには、ＯＵＴ：３−１−１という内容が書き込まれている。従って、ＩＮＦ１ａから出力された信号は、アドレス３−１−１のＴＳＩ部６３に取り込まれ、ＩＮＦ３ｂに出力される（図中点線矢印の経路）。また、レジスタ２２ａａには、ＯＵＴ：１−１−１という内容が書き込まれ、レジスタ２２ａｂには、ＯＵＴ：２−１−１という内容が書き込まれている。従って、ＩＮＦ３ａから出力された信号は、アドレス１−１−１、２−１−１のＴＳＩ部６１，６２に取り込まれ、ＩＮＦ１ｂ，２ｂに出力される（図中一点鎖線矢印の経路）。

なお、図のレジスタは、ＩＮＦ１をＥＡＳＴ、ＩＮＦ２をＷＥＳＴにし、パス冗長をＵＰＳＲにするという設定情報と、ＡＣＭＣＯＤＥ（Ａ）をＳＴＳ１：３−１−１→１−１−１、ＳＴＳ１：３−１−１→２−１−１、ＳＴＳ１：１−１−１→３−１−１、ＡＣＭＣＯＤＥ（Ｂ）をＳＴＳ１：３−１−１→１−１−１、ＳＴＳ１：３−１−１→２−１−１、ＳＴＳ１：２−１−１→３−１−１と設定すると、図に示すような内容となる。

図１５の伝送装置は、例えば、図２６のａ局の伝送装置に対応し、ＩＮＦ１ａ，１ｂは、図２６のＥａｓｔのＩＮＦ１に対応する。ＩＮＦ２ａ，２ｂは、図２６のＷｅｓｔのＩＮＦ２に対応する。ＩＮＦ３ａ，３ｂは、図２６のＴｒｉｂ側のＩＮＦ３に対応する。すなわち、パスが正常のときは、Ｔｒｉｂ側のＩＮＦ３ａから入力された信号は、ＥａｓｔとＷｅｓｔ側のＩＮＦ１ｂ，２ｂの両方から出力される（図中一点鎖線矢印の経路）。また、パスに接続されているＩＮＦ１ａから出力される信号は、Ｔｒｉｂ側のＩＮＦ３ｂに出力される（図中点線矢印の経路）。

次に、図２６のｂ，ｄ局に対応する伝送装置のレジスタ内容について説明する。
図１６は、ｂ，ｄ局に対応する伝送装置のレジスタ内容を示した図である。ｂ，ｄ局では、Ｔｒｉｂ側と信号の送受信を行わないので、ユニットは、ＩＮＦ１，２のみとなっている。

レジスタ２１ａａ，２１ａｂ，２１ｂａ，２１ｂｂには、図に示すような内容が書き込まれる。これによって、ＩＮＦ１ａから出力された信号は、ＩＮＦ２ｂへ出力される（図中点線矢印の経路）。また、ＩＮＦ２ａから出力された信号は、ＩＮＦ１ｂへ出力される（図中一点鎖線矢印の経路）。すなわち、ｂ，ｄ局の伝送装置は、Ｅａｓｔ側から入力された信号をＷｅｓｔ側に出力し、Ｗｅｓｔ側から入力された信号をＥａｓｔ側に出力する。

次に、図２６のｃ局に対応する伝送装置のレジスタ内容について説明する。
図１７は、ｃ局に対応する伝送装置のレジスタの内容を示した図である。レジスタ２１ａａ，２１ａｂ，２１ｂａ，２１ｂｂには、図に示すような内容が書き込まれる。これによって、ＩＮＦ２ａから出力された信号は、ＩＮＦ３ｂへ出力される（図中点線矢印の経路）。また、ＩＮＦ３ａから出力された信号は、ＩＮＦ１ｂ，２ｂへ出力される（図中一点鎖線矢印の経路）。すなわち、ｃ局の伝送装置は、Ｔｒｉｂ側から入力した信号（ＩＮＦ３ａから出力される信号）を、ＥａｓｔとＷｅｓｔ側のＩＮＦ１ｂ，２ｂに出力する。また、Ｗｅｓｔ側から入力される信号（ＩＮＦ２ａから出力される信号）を、Ｔｒｉｂ側のＩＮＦ３ｂに出力する。

次に、パスに異常が発生した場合の動作について説明する。
図１８は、パスに異常が発生した場合の動作を説明する図である。図１８には、図１５に示した部位と同じ部位が示してある。すなわち、図２６のａ局の伝送装置に対応する伝送装置の部位が示してある。

例えば、ａ局の伝送装置とｂ局の伝送装置とを結ぶパスに障害が発生したとする（図２６では、点線丸の部分が対応する）。
この場合、ａ局の伝送装置のＩＮＦ１がパスの障害を検出し、パス障害を示すＰ−ＡＬＭを発生する。図２のＰ−ＡＬＭ／Ｃ４１ａは、このＰ−ＡＬＭを検出する。パス障害には、ＡＩＳ−Ｐ（Alarm Indication Signal-Path），ＵＮＥＱ−Ｐ（Unequiped-Path），ＰＬＭ−Ｐ（Payload Mismatch-Path），ＴＩＭ−Ｐ（Trace Identifier Mismatch-Path），Ｂ３ＭＡＪ（B3 error data generated Major）などがある。

なお、Ｐ−ＡＬＭ／Ｃ４１ａは、コンカチネーション情報を検出し、主信号の各パスでパスアラームを検出しなければならないのか、主信号の先頭部分でパスアラームを検出しなければならないのか判断する。コンカチネーション情報は、図６に示すＳＯＨ（Section OverHead）バイトのＨ１，Ｈ２バイトを使用している。ＩＮＦは、ＳＯＨバイトのＨ１，Ｈ２バイト（コンカチネーション情報）を終端し、暗号化して主信号のＥ１バイトに再入力し、ＳＴＳＳＷに送る。

Ｐ−ＡＬＭ／Ｃ４１ａで検出されたＰ−ＡＬＭは、ＡＣＭＣＯＤＥ生成部１１のＣＯＤＥ設定部１１ｂに出力される。ＣＯＤＥ設定部１１ｂは、Ｐ−ＡＬＭによって、レジスタの設定内容を現用系から予備系の設定内容に変更する。

例えば、レジスタの内容を図１５から図１８に示すように変更する。すなわち、レジスタ２１ａａのＡＣＴをＳＴＢに変更し、レジスタ２１ｂａの内容をＳＴＢからＡＣＴに変更する。

これにより、ＩＮＦ１ａで受信していたパスからの信号は、ＩＮＦ２ａで受信され、Ｔｒｉｂ側のＩＮＦ３ｂに出力される。図２６を用いて説明すると、ａ局の伝送装置は、Ｅａｓｔ側から受信していた信号を、Ｗｅｓｔ側から受信して、Ｔｒｉｂ側に出力することになる。

なお、ｂ〜ｃ局の伝送装置のレジスタ内容は変更されず、図１６，１７で示した内容のままである。
このように、伝送装置は、複数のスイッチを搭載することなく、主信号をクロスコネクトするとともに、ユーザの様々な冗長設定に対応することができる。また、複数のスイッチが不要となるので、コストを低減することができる。

伝送装置の概要を示した図である。 伝送装置のハードウェア構成例を示した図である。 ＩＮＦのＯ／Ｅ変換側の詳細を示した図である。 ＩＮＦのＥ／Ｏ変換側の詳細を示した図である。 ＡＣＭＣＯＤＥ生成部とＡＣＭＣＯＤＥセット部の詳細を示した図である。 ＳＴＳ−３フレームフォーマットを示した図である。 ＴＳＩ部の詳細を示した図である。 ラインが正常の場合の動作を説明する図である。 ｂ局のレジスタ内容を示した図である。 ラインに異常が発生した場合の動作を説明する図である。 ｂ局のレジスタ内容を示した図である。 ユニットが正常の場合の動作を説明する図である。 ｂ局のレジスタ内容を示した図である。 ユニットに異常が発生した場合の動作を説明する図である。 パスが正常の場合の動作を説明する図である。 ｂ，ｄ局に対応する伝送装置のレジスタ内容を示した図である。 ｃ局に対応する伝送装置のレジスタの内容を示した図である。 パスに異常が発生した場合の動作を説明する図である。 伝送装置のユニット実装例を示した図である。 １＋１のライン冗長を説明する図である。 １：１のライン冗長を説明する図である。 １：Ｎのライン冗長を説明する図である。 １＋１のユニット冗長を説明する図である。 １：１のユニット冗長を説明する図である。 １：Ｎのユニット冗長を説明する図である。 ＵＰＳＲのパス冗長を説明する図である。 ＢＬＳＲのパス冗長を説明する図である。 １：１のライン冗長の詳細を説明する図である。 １＋１のユニット冗長の詳細を説明する図である。 ＵＰＳＲのパス冗長の詳細を説明する図である。

符号の説明

１ アドレス情報生成手段
２ａ，２ｂ アドレス情報記憶手段
３ 活性化情報設定手段
４ａ，４ｂ アドレス情報挿入手段
５ａ，５ｂ 信号出力手段
６ バス
７ａ，７ｂ ＩＮＦ

Claims (7)

1. 信号をクロスコネクトする伝送装置において、
   前記信号を送受信する複数のＩＮＦユニットと、
   現用系および予備系の設定に関する冗長設定情報と、前記信号をクロスコネクトするクロスコネクト設定情報とによって、前記現用系および前記予備系における前記信号の出力先のアドレス情報を生成するアドレス情報生成手段と、
   前記アドレス情報が記憶される、複数の前記ＩＮＦユニットに対応して設けられる複数のアドレス情報記憶手段と、
   障害に応じて、前記アドレス情報記憶手段に記憶されている前記アドレス情報に含まれている活性化情報を活性化および非活性化する活性化情報設定手段と、
   前記アドレス情報記憶手段に記憶されている前記アドレス情報を前記信号に挿入し、バスに出力する、複数の前記ＩＮＦユニットに対応して設けられる複数のアドレス情報挿入手段と、
   予め設定されている前記アドレス情報と同じ前記アドレス情報を有する前記信号を前記バスから受信し、前記活性化情報が活性化を示している場合に前記信号を後段に出力する、複数の前記ＩＮＦユニットに対応して設けられる複数の信号出力手段と、
   を有することを特徴とする伝送装置。
2. 前記アドレス情報には、前記信号の出力先の実装スロット、回線数、およびＳＴＳ１レベルのパスが含まれることを特徴とする請求項１記載の伝送装置。
3. 前記障害は、ライン障害、ユニット障害、およびパス障害であることを特徴とする請求項１記載の伝送装置。
4. 前記ＩＮＦユニットが前記ライン障害を検出し、前記活性化情報設定手段に通知することを特徴とする請求項３記載の伝送装置。
5. ＣＰＵユニットが前記ユニット障害を検出し、前記活性化情報設定手段に通知することを特徴とする請求項３記載の伝送装置。
6. 前記ＩＮＦユニットが前記パス障害を検出し、前記活性化情報設定手段に通知することを特徴とする請求項３記載の伝送装置。
7. 前記冗長設定情報は、ライン冗長、ユニット冗長、およびパス冗長における前記現用系および前記予備系の設定に関する情報であることを特徴とする請求項１記載の伝送装置。
   

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