JP4819304B2

JP4819304B2 - Semiconductor package

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Publication number: JP4819304B2
Application number: JP2003207767A
Authority: JP
Inventors: 直典下戸; 克菊池; 孝二松井; 和宏馬場
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-10-18
Filing date: 2003-08-18
Publication date: 2011-11-24
Anticipated expiration: 2021-09-03
Also published as: JP2004064082A

Description

【０００１】
【発明の属する技術分野】
本発明は、各種の半導体デバイスを高密度で搭載可能で、高速かつ高密度のモジュールやシステムを実現する際に好適に用いられる、配線基板上に半導体デバイスが搭載された半導体パッケージに関するものである。
【０００２】
【従来の技術】
近年、半導体デバイスの高速化、多機能化および高集積化による端子の増加や狭ピッチ化に伴い、半導体デバイスを搭載する実装用配線基板においても、これまで以上に高密度化、微細配線化が要求されている。
【０００３】
現在よく用いられている実装用配線基板としては、多層配線基板の一種であるビルドアップ多層基板が挙げられる。
【０００４】
このビルドアップ多層基板は、ガラスエポキシプリント基板をベースコア基板として次のようにして作製される。まず、このガラスエポキシプリント基板の両面にエポキシ系樹脂層を形成する。次いで、これらのエポキシ系樹脂層にフォトリソグラフィ法やレーザ法によりヴィアホールを形成する。その後、このエポキシ系樹脂層上に、無電解あるいは電解Ｃｕめっき法とフォトリソグラフィ法を組み合わせることにより配線層とヴィア導体を形成する。以上の工程を順次繰り返すことでビルドアップ積層構造を形成する。
【０００５】
しかしながら、このビルドアップ多層基板においては、ベースコア基板に耐熱性の低いガラスエポキシプリント基板を用いているために、ビルドアップ多層基板製造時の加熱処理によって、ガラスエポキシプリント基板に、収縮、そり、うねり等の不具合が発生するという問題がある。これらの不具合は、露光工程における精度を著しく低下させるため、ガラスエポキシプリント基板上に、高密度かつ微細な配線パターンを形成することは困難である。
【０００６】
また、このようなビルドアップ多層基板上にフリップチップ方式により半導体デバイスを搭載する場合、チップ搭載時や半田リフロー時における加熱処理によって、半導体デバイスとビルドアップ多層基板との間に接続不良やひずみが発生するおそれがあり、したがって、長期的な接続信頼性が低下するおそれがある。
【０００７】
そこで、上記の問題を解決するために、金属板からなるベース基板上にビルドアップ積層構造を形成した実装用配線基板が提案されている（特許文献１）。図１７に、この実装用配線基板の製造工程図を示す。まず、図１７（ａ）に示すように、金属板１０１上に絶縁層１０２を形成し、この絶縁層１０２にヴィアホール１０３を形成する。次いで、図１７（ｂ）に示すように、ヴィアホール１０３を含む絶縁層１０２上に配線パターン１０４を形成する。次いで、図１７（ｃ）に示すように、配線パターン１０４上に絶縁層１０６を形成し、この絶縁層１０６に配線パターン１０４に達するフリップチップパッド部１０５を形成する。最後に、図１７（ｄ）に示すように、金属板１０１を下からエッチングし、基板補強体１０７及び外部電極端子１０８を形成する。
【０００８】
【特許文献１】
特開２０００−３９８０号公報
【０００９】
【発明が解決しようとする課題】
近年、実装用配線基板に対しては、前述の高密度化や微細配線化に加えて、システムの小型化や高密度化を実現するために、外部のボードや装置と電気的に接続するための外部電極を狭ピッチ化することが強く要求されている。
【００１０】
しかしながら、図１７に示す従来の実装用配線基板においては、外部電極端子１０８は金属板１０１をエッチングにより形成するため、エッチング時におけるサイドエッチング量制御の限界から、狭ピッチな外部電極端子１０８を形成することは非常に困難である。
【００１１】
また、この実装用配線基板を外部のボードや装置に実装したときに、構造上、外部電極端子１０８と絶縁層１０２との界面に応力が集中し、オープン不良が発生しやすく、十分な実装信頼性が得られない。
【００１２】
本発明は、上記の事情に鑑みてなされたものであって、半導体デバイスの端子の増加や狭ピッチ化に対応した高密度化、微細配線化を実現でき、かつ、システムの小型化、高密度化に対応した外部電極の狭ピッチ化を実現でき、しかも実装信頼性に優れた半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージを提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、配線基板に半導体装置が搭載された半導体パッケージであって、前記配線基板が、絶縁層と、前記絶縁層の上面に設けられた配線と、前記絶縁層の下面側に設けられた電極であって少なくとも電極上端の側面周囲が前記絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられ、電極下端が前記絶縁層の下面から突出している電極と、前記電極の上面に設けられた誘電体層と、前記誘電体層の上面側に位置し、前記配線との導通をとるように前記絶縁層内に設けられたヴィアホールと、前記誘電体層に達する前記ヴィアホールに埋め込まれた導電体層と、を有し、前記導電体層と、前記誘電体層と、前記誘電体層下の前記電極とでコンデンサを形成し、前記電極は、該電極の上端から下端にわたって基板平面方向のサイズが、該電極の上面の前記誘電体層に達する前記ヴィアホールの基板平面方向のサイズより大きいことを特徴とする半導体パッケージに関する。
【００１６】
また本発明は、上記の半導体パッケージであって、前記配線基板が、前記絶縁層の上面に設けられた配線と、前記絶縁層の下面側に設けられた電極であって少なくとも電極上端の側面周囲が前記絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられ、電極下端が前記絶縁層の下面から突出している電極と、前記電極の上面に設けられた誘電体層と、前記誘電体層の上面に設けられ前記配線と導通するように前記絶縁層内に設けられた導電体層と、をさらに有する半導体パッケージに関する。
【００１７】
また本発明は、これらの半導体パッケージにおいて前記絶縁層の表面に設けられた支持体をさらに有する上記の半導体パッケージに関する。
【００１８】
また本発明は、前記支持体が前記絶縁層の下面側に設けられた上記の半導体パッケージに関する。
【００１９】
また本発明は、前記支持体が金属からなる上記の半導体パッケージに関する。
【００２０】
また本発明は、前記電極の上端部にＣｕ層、その下端側に少なくとも一層の異なる導電体層が配置された積層構造を有する上記の半導体パッケージに関する。
【００２１】
また本発明は、前記配線が形成された前記絶縁層の上面にさらに絶縁層とこの絶縁層の上面に形成される配線とが順次交互に一組以上設けられた多層配線構造を有する上記の半導体パッケージに関する。
【００２２】
また本発明は、前記絶縁層として、膜強度が７０ＭＰａ以上、破断伸び率が５％以上、ガラス転移温度が１５０℃以上、熱膨張率が６０ｐｐｍ以下の絶縁材料からなる絶縁層を有する上記の半導体装置パッケージに関する。
【００２３】
また本発明は、前記絶縁層として、弾性率が１０ＧＰａ以上、熱膨張率が３０ｐｐｍ以下、ガラス転移温度が１５０℃以上の絶縁材料からなる絶縁層を有する上記の半導体装置パッケージに関する。
【００２４】
また本発明は、前記絶縁層が樹脂からなる上記の半導体パッケージに関する。
【００２５】
また本発明は、前記電極の下面に半田ボールを有する上記の半導体パッケージに関する。
【００２６】
また本発明は、前記絶縁層の上面側の面に半導体装置が搭載されている上記の半導体パッケージに関する。
【００２７】
また本発明は、前記半導体装置がトランスファーモールド樹脂により封入された上記の半導体パッケージに関する。
【００２８】
また本発明は、半導体装置上にヒートシンクが設けられた上記の半導体パッケージに関する。
【００４６】
【発明の実施の形態】
本発明の半導体装置搭載用配線基板（以下、適宜「配線基板」という。）及び半導体パッケージ、並びにこれらの製造方法の好適な実施の形態についてそれぞれ説明する。
【００４７】
［配線基板］
本発明の配線基板の一実施形態の概略断面図を図１に示す。
【００４８】
本実施形態の配線基板は、絶縁層６と、この絶縁層６の上面に設けられた配線８と、この絶縁層６の下面側に設けられた電極５と、この電極５の上面上に位置しこの電極５と配線８とを導通するように絶縁層６内に設けられたヴィア７と、絶縁層６の下面上に支持体１６を有する。
【００４９】
本実施形態における電極５は、その側面周囲の全体が絶縁層６に接し、電極５の下面が絶縁層６の下面と同一平面内にある。すなわち、電極５はその下面が絶縁層６から露出するように絶縁層６に埋め込まれている。本発明によれば、このように電極５が絶縁層６に埋め込まれているので、電極５への応力やひずみが緩和され応力の集中を低減することができ、外部のボードや装置への実装信頼性が優れた配線基板を得ることができる。
【００５０】
また、本発明の配線基板における絶縁層下面側の電極は、少なくとも電極上端の側面周囲が絶縁層に接し且つ少なくとも電極下面が前記絶縁層に接しないように設けられていればよく、図１に示す構造の他、図２に示す構造にしてもよい。
【００５１】
図２に示す構造では、電極５は、その下端が絶縁層６の下面から突出している。この構造によれば、電極５への応力やひずみが緩和され応力集中が低減され、外部のボードや装置への実装信頼性が優れた配線基板を得ることができる他、半田ボールと電極５との接続信頼性を向上することができる。
【００５２】
図３は、図１に示す構成において電極５上に半田ボール３１を設けた構造を示す概略断面図である。必要に応じて、電極５の周囲にソルダーレジスト１７を設けてもよい。このソルダーレジスト１７は、図２に示す構造おいても同様に設けることができる。ソルダーレジストは通常のレジスト材料から形成できる。このようなソルダーレジストを設けることにより、半田ボール設置の際にころがりを防止でき作業性を高めることができ、また、設置後においては半田ボールと電極との接合部での応力集中を低減でき、設置安定性を高めることができる。
【００５３】
本発明の配線基板における絶縁層下面側の電極は、Ｃｕ、Ａｇ、Ａｕ、Ｎｉ等の金属や合金などの各種導電性材料で形成することができ、単層構造の他、半田の拡散防止層や電極強度の補強層を含む積層構造とすることもできる。積層構造の電極としては、下端側からＡｕ、Ｎｉ、Ｃｕがこの順で積層された電極（Ａｕ／Ｎｉ／Ｃｕ電極）、下端側からＮｉ、Ａｕ、Ｎｉ、Ｃｕがこの順で積層された電極（Ｎｉ／Ａｕ／Ｎｉ／Ｃｕ電極）、このＮｉ／Ａｕ／Ｎｉ／Ｃｕ電極から最下端層のＮｉ層が除去されたＡｕ／Ｎｉ／Ｃｕ電極、下端側からＣｕ、Ａｇ、Ｃｕがこの順で積層された電極（Ｃｕ／Ａｇ／Ｃｕ電極）を挙げることができる。上記電極において、中間のＮｉ層は半田の拡散防止層として機能する。また、Ｃｕ／Ａｇ／Ｃｕ電極において、Ａｇ層は電極の強度を向上する補強層として機能する。
【００５４】
本発明の配線基板における絶縁層表面に設けられる支持体は、配線基板を補強するために設けられる。配線基板に支持体を設けることにより、配線基板の反り等の変形が抑えられ、配線基板への半導体チップ（デバイス）の搭載信頼性や、外部ボード等への配線基板あるいは半導体パッケージの実装信頼性を確保することができる。
【００５５】
図１に示す実施形態において、支持体１６は、絶縁層６の下面に設けられ、絶縁層６の周囲にフレーム状に設けられている。図４に、本実施形態の配線基板の概略底面図（下面図）を示す。本発明の配線基板における支持体の形状は、図４に示すようなフレーム状の他、電極５以外の領域に（電極５が露出するように）格子状やメッシュ状として設けてもよい。また、本発明の配線基板における支持体は、半導体装置の搭載が可能な範囲内で配線基板の上面に設けてもよい。さらにこの場合、上面に設けた支持体で十分な強度が確保できるときは下面に支持体を有しない配線基板にすることもできる。
【００５６】
また、配線基板あるいはこの配線基板に半導体チップを搭載した半導体パッケージを実装するためには電極５が露出している必要があるが、後に電極５を露出させる処理を行うことができるならば、配線基板の下面全面に支持体（支持板）を設けた形態としてもよい。この場合、配線基板に半導体チップを搭載して半導体パッケージを形成した後に、支持体をフレーム状等に選択除去して電極５を露出させることができる。下面全面に支持体が形成されていることによって、半導体チップの搭載時において配線基板の平坦性がより十分に確保され半導体チップの搭載信頼性を向上することができる。なお、電極５を露出させるための支持体の除去に際して、作製した半導体パッケージが、支持体がなくても外部ボードへの十分な実装信頼性を確保できる程度に十分な強度をもつ場合は、配線基板下面の支持体全体を除去した形態としてもよい。
【００５７】
支持体の材料は、配線基板に上記の十分な強度を付与でき、半導体チップの配線基板への搭載や、配線基板あるいは半導体パッケージの実装時における熱処理に耐え得る耐熱性を有する材料であれば特に制限されないが、電極やヴィア、配線の製造の点から導電性材料が好ましい。このような導電性材料としては、十分な強度を有しながら、安価で加工が容易であることから、ステンレス鋼、銅、銅合金、アルミニウム、ニッケル等からなる金属が好ましい。
【００５８】
本発明の配線基板における絶縁層は、単一の材料からなる単層で形成することができるが、図５に示すように、２以上の異なる材料が積層された積層構造を有していてもよい。
【００５９】
この絶縁層は、半導体チップの配線基板への搭載信頼性や、配線基板あるいは半導体パッケージの外部ボード等への実装信頼性の点から、１０μｍ以上にすることが好ましい。
【００６０】
また、この絶縁層の材料としては、エポキシ系樹脂、フルオレン骨格を有する両末端アクリレート系化合物から得られる樹脂、ポリイミド系樹脂、ポリベンゾオキサゾール、ポリベンゾシクロブテン、あるいはこれらの２種以上の混合物等の種々の絶縁性樹脂を適用することができる。特に、膜強度が７０ＭＰａ以上、破断伸び率が５％以上、ガラス転移温度が１５０℃以上、熱膨張率が６０ｐｐｍ以下の絶縁材料（以下、適宜「絶縁材料Ａ」と略する。）からなる単層膜、あるいは弾性率が１０ＧＰａ以上、熱膨張率が３０ｐｐｍ以下、ガラス転移温度が１５０℃以上の絶縁材料（以下、適宜「絶縁材料Ｂ」と略する。）からなる単層膜を少なくとも有することが好ましい。これらの単層膜は１０μｍ以上にすることが好ましい。ここで、膜強度および破断伸び率は、ＪＩＳＫ７１６１（引張特性試験）に準拠した絶縁材料の引っ張り試験による測定値であり、弾性率は、この引っ張り試験結果に基づいた歪み量０．１％における強度からの算出値である。熱膨張率はＪＩＳＣ６４８１に準拠したＴＡＭ法による測定値であり、ガラス転移温度はＪＩＳＣ６４８１に準拠したＤＭＡ法による測定値である。
【００６１】
絶縁材料Ａとしては、例えば、エポキシ系樹脂（日立化成製；ＭＣＦ−７０００ＬＸ）、ポリイミド系樹脂（日東電工製；ＡＰ−６８３２Ｃ）、ベンゾシクロブテン樹脂（ダウ・ケミカル製；Ｃｙｃｌｏｔｅｎｅ４０００シリ−ズ）、ポリフェニレンエーテル樹脂（旭化成製；ザイロン）、液晶ポリマーフィルム（クラレ製；ＬＣＰ−Ａ）、延伸多孔質フッ素樹脂含浸熱硬化性樹脂（ジャパンゴアテックス製；ＭＩＣＲＯＬＡＭ６００）等が好適である。
【００６２】
絶縁材料Ｂとしては、例えば、ガラスクロス含浸エポキシ樹脂（日立化成製；ＭＣＬ−Ｅ−６７９）、アラミド不織布含浸エポキシ樹脂（新神戸電機製；ＥＡ−５４１）、延伸多孔質フッ素樹脂含浸熱硬化性樹脂（ジャパンゴアテックス製；ＭＩＣＲＯＬＡＭ４００）等が好適である。
【００６３】
本発明の配線基板における絶縁層を積層構造とした場合、絶縁材料Ａ又はＢからなる層を有することが好ましいが、他の層を構成する材料としてはフルオレン骨格を有する両末端アクリレート系化合物から得られる樹脂（以下適宜「フルオレン系樹脂」という）を用いることが好ましい。また、所望の特性をさらに付加あるいは向上させるために他の樹脂を混合したフルオレン系樹脂を主成分とする樹脂混合物を用いてもよい。このような樹脂混合物としては、フルオレン系樹脂を８０質量％以上含有していることが好ましく、例えばエポキシキシ樹脂を５〜２０質量％、好ましくは５〜１０質量％程度含有する樹脂混合物を好適に用いることができる。フルオレン系樹脂は、耐熱性、低誘電率、低熱膨張率、低吸水率などの優れた特性を有し、高密度で微細な配線基板に用いられる絶縁材料として好適であり、例えば特開平９−２１４１４１号公報に開示されている。
【００６４】
このような樹脂としては、下記一般式（Ｉ）で示される、９，９−ジフェニルフルオレン骨格を有する両末端アクリレート系化合物から得られる樹脂を挙げることができる。
【００６５】
【化１】

【００６６】
式中、Ｒは、それぞれ独立に、水素原子またはメチル、エチル、ｎ−プロピル若しくはイソプロピル等の低級アルキル基、ｎは０〜２０の整数を示す。
【００６７】
以上のような樹脂材料を絶縁層に用いることで膜強度や破断伸び率に優れ、特に耐クラック性に優れた配線基板を得ることができ、エリアアレイで１００μｍピッチ以下の狭ピッチかつ多ピンの半導体チップを搭載可能である。
【００６８】
本発明者らは、これらの樹脂からなる絶縁層を有する配線基板について、プレッシャークッカー試験（温度１２１℃、湿度１００％）を行ったところ、１９２時間経過後もまったく樹脂層間剥離は観測されなかった。
【００６９】
また、下記の４種の樹脂をそれぞれ絶縁層６とする図９（ｃ）に示す半導体パッケージについて温度サイクル試験（−６５℃で３０分、１５０℃で３０分で１サイクルとする。）を行ったところ、１０００サイクル後においても断線やクラックは生じなかった。
【００７０】
樹脂ａ；膜強度７８ＭＰａ、破断伸び率８．５％、ガラス転移温度１７５℃、熱膨張率５５ｐｐｍ、弾性率２．５ＧＰａ、樹脂ｂ；膜強度１８０ＭＰａ、破断伸び率３０％、ガラス転移温度３８５℃、熱膨張率２８ｐｐｍ、弾性率６．０ＧＰａ、樹脂ｃ；ガラス転移温度１８０℃、熱膨張率１１ｐｐｍ、弾性率１１ＧＰａ、樹脂ｄ；ガラス転移温度２００℃、熱膨張率１８ｐｐｍ、弾性率１２ＧＰａ。
【００７１】
本発明の配線基板は、配線が設けられた絶縁層の上面にさらに絶縁層とこの絶縁層の上面に形成された配線とが順次交互に一組以上形成された多層配線構造を有することができる。図６に、この一実施形態として、図１に示す構造にさらに絶縁層と配線を一組積層した多層配線構造を有する形態を示す。絶縁層６上には配線８を覆うように絶縁層１２が設けられ、この絶縁層１２上には配線１３が設けられ、この配線１３と配線８とを導通するように絶縁層１２内にヴィアが設けられている。このような多層配線構造において、絶縁層の少なくとも一層が絶縁材料Ａ又はＢからなることが好ましく、さらに他の絶縁層が前記のフルオレン系樹脂からなることが好ましい。
【００７２】
本発明の配線基板は、図７に示す実施形態のように、下面側に設けられた複数の電極の一部の電極５の上面に誘電体層９３を設け、この誘電体層９３上にヴィア導電体７を設けて、電極５と誘電体層９３とヴィア導電体７からなるコンデンサを有することもできる。このようなコンデンサを形成することにより、伝送ノイズを低減することができ、高速化に最適な配線基板を得ることができる。誘電体層の材料としては、酸化チタン（ＴｉＯ₂）、酸化タンタル（Ｔａ₂Ｏ₅）、酸化アルミニウム（Ａｌ₂Ｏ₃）、酸化ケイ素（ＳｉＯ₂）、酸化ニオブ（Ｎｂ₂Ｏ₅）、ＢＳＴ（Ｂａ_xＳｒ_1-xＴｉＯ₃）、ＰＺＴ（ＰｂＺｒ_xＴｉ_1-xＯ₃）、ＰＬＺＴ（Ｐｂ_1-yＬａ_yＺｒ_xＴｉ_1-xＯ₃）、ＳｒＢｉ₂Ｔａ₂Ｏ₉などのペロブスカイト系材料を挙げることができる。
【００７３】
本発明の配線基板は、図８（ａ）、（ｂ）に示すように、二枚の支持基板１が貼り合わされた積層板の両面にそれぞれ上述の配線基板構造が形成された形態とすることもできる。この形態は、半導体チップの搭載前あるいは搭載後に二枚の支持基板を分離して二つの配線基板あるいは半導体パッケージとし、それぞれ前述のように電極５が露出するように支持基板１を除去して、他のボード等に実装可能な形態にすることができる。
【００７４】
［半導体パッケージ］
本発明の半導体パッケージは、本発明の配線基板の上面に半導体チップを搭載して形成することができる。半導体チップのパッド等の電気的接続部と配線基板の配線とは、種々の方式で電気的に導通することが可能であり、例えば、フリップチップ方式、ワイヤーボンディング方式、テープボンディング方式が挙げられる。
【００７５】
図９に、フリップチップ方式による一実施形態を示す。本発明の半導体パッケージは、図９（ａ）に示すように、配線基板の下面全面に基板１を備えた形態とすることができる。この場合、他のボード等に実装する際、電極５が露出するように基板１を除去する。電極５が露出した形態としては、図９（ｂ）に示すように絶縁層６下面に、フレーム状あるいは格子状やメッシュ状に基板１を加工して残し、半導体パッケージの補強のための支持体１６とすることができる。このような支持体を形成しなくても十分な強度が確保できる場合は、基板１全部を除去して、図９（ｃ）に示すような形態としてもよい。図９（ａ）〜（ｃ）に示すように、モールド樹脂により半導体チップを封入した場合は、モールド樹脂が支持体としても機能するため、支持体１６を設けなくても十分な強度を確保することが可能である。
【００７６】
また、本発明の半導体パッケージは、図９に示す実施形態のように、半導体チップ１８に設けられたパッド１９と、本発明の配線基板に相当する配線構造体９の配線８とは、例えば金属バンプ２０を介して電気的に接続することができる。その際、半導体チップ１８と配線構造体９との間には必要によりアンダーフィル樹脂２１を充填することができる。また、配線構造体９上の半導体チップはモールド樹脂２２を用いてトランスファーモールド法により封入することができる。あるいは、熱放射を高めるため、図９（ｄ）に示すように、半導体チップ１８上にヒートシンク３３を設けた後、他の封止法により封入することもできる。
【００７７】
また、本発明の半導体パッケージは、図１０に示すように、両面に半導体チップが搭載された形態とすることができる。このような形態は、図８を用いて説明した形態の配線基板の両面にそれぞれ半導体チップを搭載することにより形成することができる。この半導体パッケージは、他のボード等への実装の際、二枚の基板が貼り合わされた積層基板を二つに分離して二つの半導体パッケージとし、それぞれ前述のように配線構造体９の電極５が露出するように基板１を除去して、他のボード等に実装可能な形態にすることができる。
【００７８】
［配線基板および半導体パッケージの製造方法］
図１１に、本発明の製造方法の一実施形態の断面工程図を示す。
【００７９】
まず、図１１（ａ）に示すように、ステンレス鋼、Ｃｕ、Ｃｕ合金、Ａｌ、Ｎｉ等の金属板からなる基板１上に、電極パターン形成用のレジスト層を形成し、このレジスト層をパターニングして所定の電極パターンに相応した開口部３を有するレジストマスク２を形成する。
【００８０】
次に、図１１（ｂ）に示すように、基板１から通電を行い、電解めっき法により開口部３内の基板１上にメッキ層４を形成する。次いで、図１１（ｃ）に示すように、レジストマスク２を除去し、基板１上にレジストマスク２の開口部パターンに相応した所定の電極パターンを持つメッキ層４を残して、これを電極５とする。このように、電極５の形成には、信頼性の点から、緻密な金属を析出させることができる電解めっき法を用いることが望ましいが、無電解めっき法により開口部３にメッキ層４を析出させて電極５を形成することもできる。
【００８１】
次に、図１１（ｄ）に示すように、電極５が形成された基板１上に絶縁層６を形成し、この絶縁膜６にフォトリソグラフィ法あるいはレーザ加工法等により電極５に達するヴィアホール７ａを形成する。
【００８２】
絶縁層６の材料としては、エポキシ系樹脂、前記のフルオレン系樹脂、ポリイミド系樹脂、ポリベンゾオキサゾール、ポリベンゾシクロブテン等の種々の絶縁性樹脂を適用することができる。この絶縁層６は、実装信頼性を向上させるため、例えば図５に示すように、複数の樹脂層から構成することもできる。
【００８３】
次に、図１１（ｅ）に示すように、スパッタリング法、無電解めっき法、電解めっき法等によりヴィアホール７ａを埋め込むように絶縁層６上に導電体層を形成し、この導電体層をフォトリソグラフィ法によりパターニングして配線層８を形成する。または、ヴィアホール７ａを埋め込むように導電体層を形成した後、絶縁層６上面の不要な導電体層を除去してヴィアホール７ａのみに導電体を残してヴィア７を形成し、続いてこのヴィアに接続する同種あるいは異種の導電体層を形成し、これをパターニングして配線層８を形成することもできる。
【００８４】
以上のようにして本実施形態の配線基板を形成できるが、この配線基板を他のボード等に実装可能な形態とするには、例えば前述した図１及び図４に示すように、所定の領域の基板１を選択エッチングして、外部と電気的に接続するための電極５を露出させるとともに、絶縁層６の外周にフレーム状に残した基板を支持体１６とする。前述したように支持体１６は、フレーム状の他、格子状やメッシュ状に形成することも可能である。
【００８５】
その後、必要であれば、図３に示すように、電極５に半田ボールを搭載するために電極５の周囲にソルダーレジスト１７を形成してもよく、さらに半田ボール３１を搭載してもよい。
【００８６】
また、配線層８を形成した後、図１２に示すように、配線層８を覆うように絶縁層６上にカバーコート１０を形成し、このカバーコート１０の所定の位置に半導体チップと導通するためのパッド部１１として開口を設けることもできる。このパット部１１はその開口に導体を埋め込んで電極パッドとすることができる。
【００８７】
また、配線層８を形成した後、図６に示すように、配線層８を覆うように絶縁層６上に絶縁層１２を形成し、前述と同様にして、絶縁層１２中にヴィア及び絶縁層１２上に配線層１３を形成して多層配線構造を設けることができる。この工程を繰り返すことにより任意の層数に多層化することができる。
【００８８】
このような本実施形態の製造方法によれば、電極５の狭ピッチ化かつ高精度化が極めて容易である。また、電極５は絶縁膜６に埋め込まれた構造となっているので、電極５への応力やひずみを緩和でき、応力集中が少なくなるため、外部のボードや装置との実装信頼性にも優れた配線基板を製造することができる。本実施形態の配線基板に半導体チップを搭載して半導体パッケージとすれば、この半導体パッケージの、外部のボードや装置との実装信頼性を高めることができる。
【００８９】
さらに、電極５の形成に用いた基板１を、電極５の露出のための除去工程に際して配線基板の支持体１６として残すことができるため、別途に支持体を設ける工程が不要であり、簡便な方法で、取り扱い性に優れ、チップの搭載信頼性および他のボード等への実装信頼性に優れた配線基板を製造することができる。
【００９０】
図８に示すような積層板の両側に配線構造が形成された配線基板は、例えば次のようにして製造することができる。
【００９１】
まず、図１３（ａ）に示すように、第１の基板と第２の基板が貼り合わされた積層板２５を用意する。例えば、一方の基板１の周囲（接着領域２４）にエポキシ系またはポリイミド系の耐熱性の接着性樹脂を配置し、その面に他方の基板を貼り合わせ接着固定する。
【００９２】
次に、前述の方法と同様にして積層板の両面にそれぞれレジスト層を形成し、これらをパターニングして所定の第１及び第２の電極パターンに相応する開口パターンを形成する。次に、基板１から通電を行い、電解メッキ法によりレジスト層の開口内にメッキ層を形成し、続いてレジスト層を除去して積層板２５の両面にそれぞれ第１及び第２の電極５を形成する。次に、前述の方法と同様にして、積層板２５の両面にそれぞれ絶縁層６を形成し、次いでこれらの絶縁層にそれぞれヴィアホールを形成した後、これらのヴィアホールを埋め込むように導電膜を形成し、これらをパターニングして配線８を形成する（図１３（ｂ））。その後、図１３（ｂ）に示す点線の位置（接着領域２４の内側）で配線基板２６を切断することにより、図１３（ｃ）に示すように、貼り合わせた第１及び第２の基板１を分離して、二つの配線基板を得ることができる。あるいは、配線基板の少なくとも一方の面に半導体チップを搭載して、例えば図１０に示すように両面に半導体チップを搭載して半導体パッケージを形成した後、貼り合わせた第１及び第２の基板１を分離して、二つの半導体パッケージを得ることもできる。
【００９３】
このような製造方法によれば、工程を簡略化できるので、生産性が向上し、低コスト化をはかることができる。
【００９４】
［積層型電極を有する配線基板の製造方法］
図１４に、積層型電極を有する配線基板の製造方法の一実施形態を示す。
【００９５】
本実施形態の製造方法では、基板１としてステンレス鋼板を用い、配線基板の下面側からＡｕメッキ層、Ｎｉメッキ層、Ｃｕメッキ層をこの順で積層した３層構造の電極を形成する。
【００９６】
まず、図１４（ａ）に示すように、ステンレス鋼（例えば日新製鋼製；ＳＵＳ３０４）からなる基板１上に、メッキ膜形成用のレジスト層を形成し、このレジスト層をパターニングして所定の電極パターンに相応した開口部３を有するレジストマスク２を形成する。
【００９７】
ここで、基板１の好ましい板厚は０．１ｍｍ〜１．０ｍｍであり、より好ましくは０．２ｍｍ〜０．８ｍｍである。その理由は、板厚が薄すぎると、配線基板の製造工程において反りが発生しやすく、精度が低下して微細な配線形成が困難となってしまうためであり、また、板厚が厚すぎると、重量が大きくなるために取り扱い性が低下してしまうからである。
【００９８】
次に、図１４（ｂ）に示すように、電解めっき法あるいは無電解めっき法により、開口部３内の基板１上に、Ａｕメッキ層４ａ、Ｎｉメッキ層４ｂ、Ｃｕメッキ層４ｃをこの順で形成する。それぞれのメッキ層の厚さは、Ａｕメッキ層が０．３μｍ〜３μｍ、Ｎｉメッキ層が１μｍ〜７μｍ、Ｃｕメッキ層が５μｍ以上とすることが好ましい。
【００９９】
次に、図１４（ｃ）に示すように、基板１上からレジストマスク２を除去し、基板１上にレジストマスク２の開口部パターンに相応した所定の電極パターンを持つメッキ層を残して、Ａｕ／Ｎｉ／Ｃｕの３層構造の電極５とする。
【０１００】
次に、図１４（ｄ）に示すように、電極５が形成された基板１上に絶縁層６を形成し、この絶縁層６に、電極５に達するヴィアホール７ａを形成する。
【０１０１】
次いで、図１４（ｅ）に示すように、ヴィアホール７ａを埋め込むように絶縁層６上に導電体層を形成し、この導電体層をパターニングして配線層８を形成する。
【０１０２】
最後に、図１４（ｆ）に示すように、基板１の所定の領域を下面側からエッチングにより除去して電極５を露出させると同時に支持体１６を形成する。
【０１０３】
Ａｕ／Ｎｉ／Ｃｕの３層構造の電極５を有する本実施形態においては、ステンレス鋼からなる基板１とＡｕメッキ層との界面で十分な密着性を有するため剥がれが起きにくい。また、Ａｕメッキ層は、絶縁層６の形成などの製造時の熱履歴によっては、基板１やＮｉメッキ層に対して拡散しにくい。このため、Ａｕメッキ層は、基板１のエッチング時におけるバリアメタルとして十分な機能を果たすことができ、エッチング条件を幅広く選択することができる。よって、製造上の歩留まり、生産性、取り扱い性を向上させることができる。さらに、電極５に半田ボールを搭載して外部のボードや装置と電気的に接続する際に、Ｎｉメッキ層が半田の拡散防止層として機能するので、実装信頼性を高めることができる。
【０１０４】
他の積層型電極を有する配線基板の製造方法としては、基板１としてＣｕ板あるいはＣｕ合金板（例えば神戸製鋼製；ＫＦＣ）を用い、配線基板の下面側から、Ｎｉメッキ層、Ａｕメッキ層、Ｎｉメッキ層、Ｃｕめっき層をこの順で積層した４層構造の電極を形成することができる。この構造は、基板１と電極構造が異なる以外は上記の方法と同様にして形成することができる。
【０１０５】
基板１の厚さは上記の方法と同様に０．１ｍｍ〜１．０ｍｍが好ましく、基板１側からＮｉメッキ層の厚さは１μｍ以上、Ａｕメッキ層の厚さは０．３μｍ〜３μｍ、Ｎｉメッキ層の厚さは１〜７μｍ、Ｃｕメッキ層の厚さは５μｍ以上にすることが好ましい。
【０１０６】
ＣｕあるいはＣｕ合金からなる基板１（以下適宜「Ｃｕ基板」という）は、塩化銅あるいは塩化鉄系エッチング液で容易にエッチングすることができため、生産性がさらに向上する利点がある。
【０１０７】
また、本発明者等が鋭意検討したところによれば、Ｃｕ基板は、ステンレス鋼からなる基板とは特性が異なるために、このＣｕ基板上に直接Ａｕめっき層を形成すると、配線基板の製造工程における熱履歴により、Ｃｕ基板とＡｕめっき層との間で金属拡散が発生し、エッチング時のバリアメタルとして機能しないことがわかった。そこで、鋭意検討を重ねた結果、この金属拡散の問題は、Ｃｕ基板上にＮｉメッキ層５２を介して他のメッキ層を形成することで解決することを見いだした。さらに、中間層のＮｉ層は半田の拡散防止層としても機能するため、Ｎｉ／Ａｕ／Ｎｉ／Ｃｕめっき多層構造の電極５は、配線基板の電極として最適であることがわかった。
【０１０８】
その他の実施形態として、Ｃｕ／Ａｇ／Ｃｕ電極についても上記の方法と同様にして形成することができ、その際の基板としては特に制限されないが例えばＣｕ基板やステンレス鋼板を用いることができる。
【０１０９】
［凸型電極構造を有する配線基板の製造方法］
本発明の配線基板における電極は、図２（ｂ）に示すように、絶縁層６の下面から突出した構造とすることもできる。この構造は、例えば以下のようにして形成することができる。
【０１１０】
まず、図１５（ａ）に示すように、金属板からなる基板１上に、電極パターン形成用のレジスト層を形成し、このレジスト層をパターニングして所定の電極パターンに相応した開口部３を有するレジストマスク２を形成する。
【０１１１】
次に、図１５（ｂ）に示すように、レジストマスク２をエッチングマスクとして基板１の上面をエッチングして、レジストマスク２の開口部３に相応した凹部５１を基板１上面に形成する。
【０１１２】
次に、図１５（ｃ）に示すように、露出した基板１上にめっき法により金属を析出させて凹部５１及び開口部３内にメッキ層４を形成する。次いで、図１５（ｄ）に示すように、レジストマスク２を除去し、基板１上にレジストマスク２の開口部パターンに相応した所定の電極パターンを持つメッキ層４を残して、これを電極５とする。
【０１１３】
次に、図１５（ｅ）に示すように、電極５が形成された基板１上に絶縁層６を形成し、この絶縁層６にフォトリソグラフィ法あるいはレーザ加工法等により電極５に達するヴィアホール７ａを形成する。
【０１１４】
次に、図１５（ｆ）に示すように、スパッタリング法、無電解めっき法、電解めっき法等によりヴィアホール７ａを埋め込むように絶縁層６上に導電体層を形成し、この導電体層をフォトリソグラフィ法によりパターニングして配線層８を形成する。
【０１１５】
その後、図２（ｂ）に示すように、所定の領域の基板１を下面側から選択エッチングして、外部と電気的に接続するための電極５を露出させるとともに、例えば絶縁層６の外周にフレーム状に基板を残して支持体１６とする。
【０１１６】
以上のようにして容易に凸型電極を形成することができる。なお、図１５（ｂ）に示す工程においてエッチング量を調整することによって、絶縁層下面からの電極の突出サイズを調整することができる。
【０１１７】
［コンデンサを有する配線基板の製造方法］
本発明の配線基板には、前述したように、例えば図７に示すようなコンデンサを有する構成とすることもできる。コンデンサを有する構成は、例えば以下のようにして形成することができる。
【０１１８】
まず、図１６（ａ）に示すように、前述のメッキ法を用いた方法にしたがって基板９１上に電極９２を形成する。
【０１１９】
次に、図１６（ｂ）に示すように、複数の電極のうち一部の電極上に、例えばメタルマスクを用いたスパッタリング法により誘電体層９３を形成する。
【０１２０】
次に、図１６（ｃ）に示すように、電極９２及び誘電体層９３が形成された基板９１上に絶縁層９４を形成し、この絶縁層９４にフォトリソグラフィ法あるいはレーザ加工法によりヴィアホール９５ａを形成する。
【０１２１】
次に、図１６（ｄ）に示すように、絶縁膜９４上にヴィアホール９５ａを埋め込むように導電体層を形成し、この導電体層をパターニングして配線層９６を形成する。
【０１２２】
その後、図１６（ｅ）に示すように、所定の領域の基板９１を下面側から選択エッチングして、外部と電気的に接続するための電極９２を露出させるとともに、支持体９７を形成する。
【０１２３】
誘電体層９３と、誘電体層９３下の電極９２と、誘電体層９３上のヴィア導電体層９５とがコンデンサとしての機能を有するため、伝送ノイズを低減することができる。これにより、高速化に最適な配線基板を得ることができる。
【０１２４】
【発明の効果】
以上説明したように本発明によれば、半導体デバイスの端子の増加や狭ピッチ化に対応した配線基板の高密度化、微細配線化を実現でき、かつ、システムの小型化、高密度化に対応した配線基板の外部電極の狭ピッチ化を実現することができる。さらに、実装信頼性に優れた配線基板を提供することができ、高性能かつ信頼性に優れた半導体パッケージを実現することができる。
【図面の簡単な説明】
【図１】半導体装置搭載用配線基板の一実施形態の概略断面図である。
【図２】本発明における半導体装置搭載用配線基板の一実施形態の概略断面図である。
【図３】半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図４】本発明における半導体装置搭載用配線基板の一実施形態の概略底面（下面）図である。
【図５】半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図６】半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図７】半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図８】半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図９】半導体パッケージの実施形態の概略断面図である。
【図１０】半導体パッケージの他の実施形態の概略断面図である。
【図１１】半導体装置搭載用配線基板の製造方法の一実施形態を示す断面工程図である。
【図１２】半導体装置搭載用配線基板の他の実施形態の概略断面図である。
【図１３】半導体装置搭載用配線基板の製造方法の他の実施形態を示す断面工程図である。
【図１４】半導体装置搭載用配線基板の製造方法の他の実施形態を示す断面工程図である。
【図１５】本発明における半導体装置搭載用配線基板の製造方法の一実施形態を示す断面工程図である。
【図１６】半導体装置搭載用配線基板の製造方法の他の実施形態を示す断面工程図である。
【図１７】従来の半導体装置搭載用配線基板の製造方法を示す断面工程図である。
【符号の説明】
１基板
２レジストマスク
３開口部
４めっき層
５電極
６絶縁層
７ヴィア
７ａヴィアホール
８配線層
９配線構造体
１０カバーコート
１１パッド部
１２絶縁層
１３配線層
１６支持体
１７ソルダーレジスト
１８半導体チップ
１９パッド
２０金属バンプ
２１アンダーフィル樹脂
２２モールド樹脂
２４接着領域
２５積層板
２６配線基板
３１半田ボール
３３ヒートシンク
５１凹部
９１基板
９２電極
９３誘電体層
９４絶縁層
９５ヴィア導電体
９６配線
９７支持体
１０１金属板
１０２絶縁層
１０３ヴィアホール
１０４配線パターン
１０５フリップチップパッド部
１０６絶縁層
１０７基板補強体
１０８外部電極端子[0001]
BACKGROUND OF THE INVENTION
The present invention is a semiconductor package in which various semiconductor devices can be mounted at a high density and is preferably used when realizing a high-speed and high-density module or system. The It is related.
[0002]
[Prior art]
In recent years, with the increase in the number of terminals and the reduction in pitch due to higher speeds, multifunctions and higher integration of semiconductor devices, even higher density and finer wiring has been achieved in mounting wiring boards on which semiconductor devices are mounted. It is requested.
[0003]
As a mounting wiring board that is often used at present, there is a build-up multilayer board which is a kind of multilayer wiring board.
[0004]
This build-up multilayer board is manufactured as follows using a glass epoxy printed board as a base core board. First, an epoxy resin layer is formed on both surfaces of the glass epoxy printed board. Next, via holes are formed in these epoxy resin layers by photolithography or laser. Thereafter, a wiring layer and a via conductor are formed on the epoxy resin layer by combining electroless or electrolytic Cu plating and photolithography. A build-up laminated structure is formed by sequentially repeating the above steps.
[0005]
However, in this build-up multilayer board, because a glass epoxy printed board with low heat resistance is used for the base core board, the glass epoxy printed board is shrunk, warped, by heat treatment during build-up multilayer board production. There is a problem that defects such as undulation occur. Since these defects significantly reduce the accuracy in the exposure process, it is difficult to form a high-density and fine wiring pattern on the glass epoxy printed board.
[0006]
In addition, when mounting a semiconductor device on such a build-up multilayer substrate by flip chip method, a connection failure or strain is caused between the semiconductor device and the build-up multilayer substrate due to heat treatment during chip mounting or solder reflow. Therefore, long-term connection reliability may be reduced.
[0007]
In order to solve the above problem, a mounting wiring board in which a build-up laminated structure is formed on a base board made of a metal plate has been proposed (Patent Document 1). FIG. 17 shows a manufacturing process diagram of this mounting wiring board. First, as shown in FIG. 17A, the insulating layer 102 is formed on the metal plate 101, and the via hole 103 is formed in the insulating layer 102. Next, as shown in FIG. 17B, a wiring pattern 104 is formed on the insulating layer 102 including the via hole 103. Next, as shown in FIG. 17C, an insulating layer 106 is formed on the wiring pattern 104, and a flip chip pad portion 105 reaching the wiring pattern 104 is formed on the insulating layer 106. Finally, as shown in FIG. 17D, the metal plate 101 is etched from below to form the substrate reinforcement 107 and the external electrode terminals 108.
[0008]
[Patent Document 1]
Japanese Unexamined Patent Publication No. 2000-3980
[0009]
[Problems to be solved by the invention]
In recent years, for mounting wiring boards, in addition to the above-mentioned high-density and fine wiring, in order to achieve miniaturization and high-density of the system, to electrically connect with external boards and devices There is a strong demand to narrow the pitch of the external electrodes.
[0010]
However, in the conventional mounting wiring substrate shown in FIG. 17, since the external electrode terminal 108 is formed by etching the metal plate 101, the external electrode terminal 108 having a narrow pitch is formed due to the limit of side etching amount control during etching. It is very difficult to do.
[0011]
Also, when this mounting wiring board is mounted on an external board or device, due to the structure, stress concentrates on the interface between the external electrode terminal 108 and the insulating layer 102, and open defects are likely to occur, so that sufficient mounting reliability is achieved. Sex cannot be obtained.
[0012]
The present invention has been made in view of the above circumstances, and can realize high density and fine wiring corresponding to an increase in the number of terminals of semiconductor devices and narrow pitch, and downsizing and high density of the system. An object of the present invention is to provide a wiring board for mounting a semiconductor device, a method for manufacturing the same, and a semiconductor package, which can realize a narrow pitch of external electrodes corresponding to the increase in the size, and which is excellent in mounting reliability.
[0013]
[Means for Solving the Problems]
The present invention is a semiconductor package in which a semiconductor device is mounted on a wiring board, wherein the wiring board is provided on an insulating layer, wiring provided on an upper surface of the insulating layer, and a lower surface side of the insulating layer. An electrode that is provided so that at least the periphery of the side surface of the upper end of the electrode is in contact with the insulating layer and at least the lower surface of the electrode is not in contact with the insulating layer, and the lower end of the electrode protrudes from the lower surface of the insulating layer; A dielectric layer provided on the upper surface of the electrode; a via hole located on the upper surface side of the dielectric layer and provided in the insulating layer so as to be electrically connected to the wiring; and A conductive layer embedded in the via hole reaching, and forming a capacitor with the conductive layer, the dielectric layer, and the electrode under the dielectric layer, The size of the electrode in the substrate plane direction from the upper end to the lower end of the electrode is the upper surface of the electrode. Reaching the dielectric layer of Via hole It is related with the semiconductor package characterized by being larger than the size of the board | substrate plane direction.
[0016]
The present invention also provides above A semiconductor package comprising the wiring board But before The wiring provided on the upper surface of the insulating layer and the electrode provided on the lower surface side of the insulating layer so that at least the periphery of the side of the upper end of the electrode is in contact with the insulating layer and at least the lower surface of the electrode is not in contact with the insulating layer An electrode having a lower end protruding from a lower surface of the insulating layer, a dielectric layer provided on an upper surface of the electrode, and an insulating layer provided on the upper surface of the dielectric layer so as to be electrically connected to the wiring. A conductor layer provided in the layer; further Have Half The present invention relates to a conductor package.
[0017]
Moreover, this invention relates to said semiconductor package which further has the support body provided in the surface of the said insulating layer in these semiconductor packages.
[0018]
The present invention also relates to the above semiconductor package in which the support is provided on the lower surface side of the insulating layer.
[0019]
The present invention also relates to the above semiconductor package, wherein the support is made of metal.
[0020]
The present invention also relates to the above semiconductor package having a laminated structure in which a Cu layer is disposed on the upper end of the electrode and at least one different conductor layer is disposed on the lower end thereof.
[0021]
Further, the present invention provides the above semiconductor having a multilayer wiring structure in which one or more pairs of insulating layers and wirings formed on the upper surface of the insulating layer are alternately and sequentially provided on the upper surface of the insulating layer on which the wiring is formed. Regarding packages.
[0022]
Further, the present invention provides the above semiconductor having an insulating layer made of an insulating material having a film strength of 70 MPa or more, a breaking elongation of 5% or more, a glass transition temperature of 150 ° C. or more, and a thermal expansion coefficient of 60 ppm or less. The device package.
[0023]
The present invention also relates to the above semiconductor device package, wherein the insulating layer has an insulating layer made of an insulating material having an elastic modulus of 10 GPa or more, a thermal expansion coefficient of 30 ppm or less, and a glass transition temperature of 150 ° C. or more.
[0024]
The present invention also relates to the above semiconductor package, wherein the insulating layer is made of a resin.
[0025]
The present invention also relates to the above semiconductor package having a solder ball on the lower surface of the electrode.
[0026]
The present invention also relates to the above-described semiconductor package in which a semiconductor device is mounted on the upper surface side of the insulating layer.
[0027]
The present invention also relates to the above-described semiconductor package in which the semiconductor device is sealed with a transfer mold resin.
[0028]
The present invention also relates to the above semiconductor package in which a heat sink is provided on a semiconductor device.
[0046]
DETAILED DESCRIPTION OF THE INVENTION
A preferred embodiment of a wiring board for mounting a semiconductor device (hereinafter referred to as “wiring board” as appropriate) and a semiconductor package of the present invention, and a manufacturing method thereof will be described.
[0047]
[Wiring board]
A schematic cross-sectional view of one embodiment of the wiring board of the present invention is shown in FIG.
[0048]
The wiring board according to the present embodiment includes an insulating layer 6, a wiring 8 provided on the upper surface of the insulating layer 6, an electrode 5 provided on the lower surface side of the insulating layer 6, and an upper surface of the electrode 5. The electrode 5 and the wiring 8 are electrically connected to the via 7 provided in the insulating layer 6, and the support 16 is provided on the lower surface of the insulating layer 6.
[0049]
In the present embodiment, the entire periphery of the side surface of the electrode 5 is in contact with the insulating layer 6, and the lower surface of the electrode 5 is in the same plane as the lower surface of the insulating layer 6. That is, the electrode 5 is embedded in the insulating layer 6 so that the lower surface thereof is exposed from the insulating layer 6. According to the present invention, since the electrode 5 is embedded in the insulating layer 6 in this way, stress and strain on the electrode 5 can be relieved and stress concentration can be reduced, and mounting on an external board or device is possible. A highly reliable wiring board can be obtained.
[0050]
The electrode on the lower surface side of the insulating layer in the wiring board of the present invention may be provided so that at least the periphery of the side of the upper end of the electrode is in contact with the insulating layer and at least the lower surface of the electrode is not in contact with the insulating layer. In addition to the structure shown, the structure shown in FIG.
[0051]
In the structure shown in FIG. 2, the lower end of the electrode 5 protrudes from the lower surface of the insulating layer 6. According to this structure, stress and strain on the electrode 5 are alleviated, stress concentration is reduced, and a wiring board having excellent mounting reliability to an external board or device can be obtained. The connection reliability can be improved.
[0052]
FIG. 3 is a schematic sectional view showing a structure in which solder balls 31 are provided on the electrodes 5 in the configuration shown in FIG. If necessary, a solder resist 17 may be provided around the electrode 5. The solder resist 17 can be similarly provided in the structure shown in FIG. The solder resist can be formed from a normal resist material. By providing such a solder resist, it is possible to prevent rolling at the time of solder ball installation and improve workability, and after installation, stress concentration at the joint between the solder ball and the electrode can be reduced, Installation stability can be improved.
[0053]
The electrode on the lower surface side of the insulating layer in the wiring board of the present invention can be formed of various conductive materials such as metals, alloys such as Cu, Ag, Au, Ni, etc. Or a laminated structure including a reinforcing layer of electrode strength. As an electrode having a laminated structure, an electrode in which Au, Ni, and Cu are laminated in this order from the lower end side (Au / Ni / Cu electrode), and an electrode in which Ni, Au, Ni, and Cu are laminated in this order from the lower end side (Ni / Au / Ni / Cu electrode), an Au / Ni / Cu electrode from which the Ni layer at the bottom end is removed from the Ni / Au / Ni / Cu electrode, and Cu, Ag and Cu in this order from the bottom end side A laminated electrode (Cu / Ag / Cu electrode) can be mentioned. In the electrode, the intermediate Ni layer functions as a solder diffusion preventing layer. In the Cu / Ag / Cu electrode, the Ag layer functions as a reinforcing layer that improves the strength of the electrode.
[0054]
The support provided on the surface of the insulating layer in the wiring board of the present invention is provided to reinforce the wiring board. By providing a support on the wiring board, deformation such as warping of the wiring board can be suppressed, mounting reliability of the semiconductor chip (device) on the wiring board, mounting reliability of the wiring board or semiconductor package on the external board, etc. Can be secured.
[0055]
In the embodiment shown in FIG. 1, the support 16 is provided on the lower surface of the insulating layer 6 and is provided in a frame shape around the insulating layer 6. FIG. 4 shows a schematic bottom view (bottom view) of the wiring board of the present embodiment. In addition to the frame shape as shown in FIG. 4, the shape of the support in the wiring board of the present invention may be provided in a region other than the electrode 5 (as the electrode 5 is exposed) as a lattice shape or a mesh shape. Further, the support in the wiring board of the present invention may be provided on the upper surface of the wiring board as long as the semiconductor device can be mounted. Further, in this case, when a sufficient strength can be ensured by the support provided on the upper surface, a wiring board having no support on the lower surface can be provided.
[0056]
Further, in order to mount a wiring board or a semiconductor package having a semiconductor chip mounted on the wiring board, the electrode 5 needs to be exposed. If a process for exposing the electrode 5 can be performed later, the wiring 5 It is good also as a form which provided the support body (support plate) in the lower surface whole surface of the board | substrate. In this case, after the semiconductor chip is mounted on the wiring board and the semiconductor package is formed, the electrode 5 can be exposed by selectively removing the support in a frame shape or the like. Since the support is formed on the entire lower surface, the flatness of the wiring board is more sufficiently secured when the semiconductor chip is mounted, and the mounting reliability of the semiconductor chip can be improved. When the support for exposing the electrode 5 is removed, if the produced semiconductor package has sufficient strength to ensure sufficient mounting reliability to an external board without the support, wiring The entire support on the lower surface of the substrate may be removed.
[0057]
The support material is a material that can give the above-described sufficient strength to the wiring board and has heat resistance that can withstand heat treatment when mounting the semiconductor chip on the wiring board or mounting the wiring board or semiconductor package. Although not limited, a conductive material is preferable from the viewpoint of manufacturing electrodes, vias, and wiring. As such a conductive material, a metal made of stainless steel, copper, copper alloy, aluminum, nickel, or the like is preferable because it has sufficient strength and is inexpensive and easy to process.
[0058]
The insulating layer in the wiring board of the present invention can be formed as a single layer made of a single material, but may have a laminated structure in which two or more different materials are laminated as shown in FIG. Good.
[0059]
This insulating layer is preferably 10 μm or more from the viewpoint of mounting reliability of the semiconductor chip on the wiring board and mounting reliability of the wiring board or semiconductor package on the external board.
[0060]
The insulating layer may be made of an epoxy resin, a resin obtained from a acrylate compound having a fluorene skeleton, a polyimide resin, polybenzoxazole, polybenzocyclobutene, or a mixture of two or more thereof. Various insulating resins can be applied. In particular, it is made of an insulating material (hereinafter abbreviated as “insulating material A” as appropriate) having a film strength of 70 MPa or more, a breaking elongation of 5% or more, a glass transition temperature of 150 ° C. or more, and a thermal expansion coefficient of 60 ppm or less. A layer film or at least a single layer film made of an insulating material having an elastic modulus of 10 GPa or more, a thermal expansion coefficient of 30 ppm or less, and a glass transition temperature of 150 ° C. or more (hereinafter abbreviated as “insulating material B” as appropriate) Is preferred. These single layer films are preferably 10 μm or more. Here, the film strength and elongation at break are values measured by a tensile test of an insulating material in accordance with JIS K 7161 (tensile property test), and the elastic modulus is a strain amount of 0.1% based on the tensile test result. It is a calculated value from the intensity at. The coefficient of thermal expansion is a value measured by a TAM method in accordance with JIS C 6481, and the glass transition temperature is a value measured by a DMA method in accordance with JIS C 6481.
[0061]
As the insulating material A, for example, an epoxy resin (manufactured by Hitachi Chemical; MCF-7000LX), a polyimide resin (manufactured by Nitto Denko; AP-6832C), a benzocyclobutene resin (manufactured by Dow Chemical; Cyclotene 4000 series), A polyphenylene ether resin (Asahi Kasei; Zylon), a liquid crystal polymer film (Kuraray; LCP-A), a stretched porous fluororesin impregnated thermosetting resin (Japan Gore-Tex; MICROLAM600) and the like are suitable.
[0062]
Examples of the insulating material B include a glass cloth impregnated epoxy resin (manufactured by Hitachi Chemical; MCL-E-679), an aramid non-woven fabric impregnated epoxy resin (manufactured by Shin-Kobe Electric Machinery; EA-541), and a stretched porous fluororesin impregnated thermosetting resin. (Japan Gore-Tex; MICROLAM400) is suitable.
[0063]
When the insulating layer in the wiring board of the present invention has a laminated structure, it is preferable to have a layer made of the insulating material A or B, but the material constituting the other layer is obtained from a both-end acrylate compound having a fluorene skeleton. It is preferable to use a resin (hereinafter referred to as “fluorene resin” as appropriate). Moreover, in order to further add or improve a desired characteristic, you may use the resin mixture which has as a main component the fluorene-type resin which mixed other resin. As such a resin mixture, it is preferable to contain 80% by mass or more of a fluorene resin. For example, a resin mixture containing 5 to 20% by mass, preferably about 5 to 10% by mass of an epoxyoxy resin is suitably used. be able to. A fluorene resin has excellent characteristics such as heat resistance, low dielectric constant, low thermal expansion coefficient, low water absorption, and is suitable as an insulating material used for high-density and fine wiring boards. This is disclosed in Japanese Patent No. 214141.
[0064]
Examples of such a resin include a resin obtained from a both-terminal acrylate compound having a 9,9-diphenylfluorene skeleton represented by the following general formula (I).
[0065]
[Chemical 1]

[0066]
In the formula, each R independently represents a hydrogen atom or a lower alkyl group such as methyl, ethyl, n-propyl or isopropyl, and n represents an integer of 0 to 20.
[0067]
By using the resin material as described above for the insulating layer, it is possible to obtain a wiring substrate having excellent film strength and elongation at break, and particularly excellent crack resistance. A semiconductor chip can be mounted.
[0068]
The inventors conducted a pressure cooker test (temperature 121 ° C., humidity 100%) on the wiring board having an insulating layer made of these resins, and no delamination of the resin was observed even after 192 hours had elapsed. .
[0069]
Further, a temperature cycle test (one cycle at −65 ° C. for 30 minutes and 150 ° C. for 30 minutes) is performed on the semiconductor package shown in FIG. As a result, no disconnection or cracking occurred even after 1000 cycles.
[0070]
Resin a: film strength 78 MPa, breaking elongation 8.5%, glass transition temperature 175 ° C., thermal expansion coefficient 55 ppm, elastic modulus 2.5 GPa, resin b: film strength 180 MPa, breaking elongation 30%, glass transition temperature 385 ° C. , Thermal expansion coefficient 28 ppm, elastic modulus 6.0 GPa, resin c: glass transition temperature 180 ° C., thermal expansion coefficient 11 ppm, elastic modulus 11 GPa, resin d: glass transition temperature 200 ° C., thermal expansion coefficient 18 ppm, elastic modulus 12 GPa.
[0071]
The wiring board of the present invention can have a multilayer wiring structure in which one or more sets of insulating layers and wirings formed on the upper surface of the insulating layer are alternately and sequentially formed on the upper surface of the insulating layer provided with the wiring. . FIG. 6 shows an embodiment having a multilayer wiring structure in which an insulating layer and a wiring are further stacked on the structure shown in FIG. 1 as one embodiment. An insulating layer 12 is provided on the insulating layer 6 so as to cover the wiring 8, a wiring 13 is provided on the insulating layer 12, and a via is formed in the insulating layer 12 so that the wiring 13 and the wiring 8 are electrically connected. Is provided. In such a multilayer wiring structure, it is preferable that at least one of the insulating layers is made of the insulating material A or B, and it is preferable that the other insulating layer is made of the fluorene-based resin.
[0072]
As in the embodiment shown in FIG. 7, the wiring board of the present invention is provided with a dielectric layer 93 on the upper surface of a part of the plurality of electrodes 5 provided on the lower surface side, and a via layer is formed on the dielectric layer 93. It is also possible to provide a conductor 7 and have a capacitor composed of the electrode 5, the dielectric layer 93, and the via conductor 7. By forming such a capacitor, transmission noise can be reduced, and an optimal wiring board for high speed can be obtained. The material of the dielectric layer is titanium oxide (TiO ₂ ), Tantalum oxide (Ta ₂ O _Five ), Aluminum oxide (Al ₂ O _Three ), Silicon oxide (SiO ₂ ), Niobium oxide (Nb) ₂ O _Five ), BST (Ba _x Sr _1-x TiO _Three ), PZT (PbZr _x Ti _1-x O _Three ), PLZT (Pb _1-y La _y Zr _x Ti _1-x O _Three ), SrBi ₂ Ta ₂ O ₉ And perovskite-based materials.
[0073]
As shown in FIGS. 8A and 8B, the wiring board of the present invention has a configuration in which the above-described wiring board structure is formed on both surfaces of a laminated board on which two supporting boards 1 are bonded. You can also. In this embodiment, two support substrates are separated into two wiring substrates or semiconductor packages before or after mounting the semiconductor chip, and the support substrate 1 is removed so that the electrodes 5 are exposed as described above, It can be configured to be mountable on another board or the like.
[0074]
[Semiconductor package]
The semiconductor package of the present invention can be formed by mounting a semiconductor chip on the upper surface of the wiring board of the present invention. The electrical connection portion such as a pad of a semiconductor chip and the wiring of the wiring board can be electrically connected by various methods, and examples thereof include a flip chip method, a wire bonding method, and a tape bonding method.
[0075]
FIG. 9 shows an embodiment using a flip chip method. As shown in FIG. 9A, the semiconductor package of the present invention can be configured such that the substrate 1 is provided on the entire lower surface of the wiring substrate. In this case, the substrate 1 is removed so that the electrode 5 is exposed when mounted on another board or the like. As a form in which the electrode 5 is exposed, as shown in FIG. 9B, the substrate 1 is processed and left on the lower surface of the insulating layer 6 in a frame shape, a lattice shape, or a mesh shape, and a support for reinforcing the semiconductor package. 16 can be used. When sufficient strength can be ensured without forming such a support, the entire substrate 1 may be removed to form as shown in FIG. As shown in FIGS. 9A to 9C, when the semiconductor chip is encapsulated with a mold resin, the mold resin functions as a support, and therefore sufficient strength is ensured without providing the support 16. It is possible.
[0076]
Further, in the semiconductor package of the present invention, as in the embodiment shown in FIG. 9, the pad 19 provided on the semiconductor chip 18 and the wiring 8 of the wiring structure 9 corresponding to the wiring substrate of the present invention are, for example, metal Electrical connection can be made via the bumps 20. At that time, an underfill resin 21 can be filled between the semiconductor chip 18 and the wiring structure 9 as necessary. Further, the semiconductor chip on the wiring structure 9 can be encapsulated by the transfer molding method using the mold resin 22. Alternatively, in order to increase thermal radiation, as shown in FIG. 9D, after the heat sink 33 is provided on the semiconductor chip 18, it can be sealed by another sealing method.
[0077]
Moreover, as shown in FIG. 10, the semiconductor package of this invention can be made into the form by which the semiconductor chip was mounted in both surfaces. Such a form can be formed by mounting semiconductor chips on both sides of the wiring board having the form described with reference to FIG. In this semiconductor package, when mounting on another board or the like, the laminated substrate on which the two substrates are bonded is separated into two semiconductor packages, and the electrodes 5 of the wiring structure 9 are respectively formed as described above. The substrate 1 can be removed so that the substrate is exposed, and can be mounted on another board or the like.
[0078]
[Manufacturing method of wiring board and semiconductor package]
FIG. 11 is a sectional process diagram of an embodiment of the manufacturing method of the present invention.
[0079]
First, as shown in FIG. 11A, a resist layer for forming an electrode pattern is formed on a substrate 1 made of a metal plate such as stainless steel, Cu, Cu alloy, Al, or Ni, and this resist layer is patterned. Thus, a resist mask 2 having an opening 3 corresponding to a predetermined electrode pattern is formed.
[0080]
Next, as shown in FIG. 11B, the substrate 1 is energized, and the plating layer 4 is formed on the substrate 1 in the opening 3 by electrolytic plating. Next, as shown in FIG. 11C, the resist mask 2 is removed, leaving a plating layer 4 having a predetermined electrode pattern corresponding to the opening pattern of the resist mask 2 on the substrate 1, and this being applied to the electrode 5. And Thus, for the formation of the electrode 5, it is desirable to use an electrolytic plating method capable of depositing a dense metal from the viewpoint of reliability. However, the plating layer 4 is deposited on the opening 3 by the electroless plating method. Thus, the electrode 5 can also be formed.
[0081]
Next, as shown in FIG. 11D, an insulating layer 6 is formed on the substrate 1 on which the electrode 5 is formed, and a via hole reaching the electrode 5 is formed in the insulating film 6 by a photolithography method or a laser processing method. 7a is formed.
[0082]
As the material of the insulating layer 6, various insulating resins such as epoxy resins, the above-mentioned fluorene resins, polyimide resins, polybenzoxazole, polybenzocyclobutene can be applied. In order to improve the mounting reliability, the insulating layer 6 can be composed of a plurality of resin layers, for example, as shown in FIG.
[0083]
Next, as shown in FIG. 11E, a conductor layer is formed on the insulating layer 6 so as to bury the via hole 7a by sputtering, electroless plating, electrolytic plating, or the like. The wiring layer 8 is formed by patterning by photolithography. Alternatively, after a conductor layer is formed so as to fill the via hole 7a, an unnecessary conductor layer on the upper surface of the insulating layer 6 is removed to leave the conductor only in the via hole 7a, and then the via 7 is formed. It is also possible to form the wiring layer 8 by forming the same kind or different kinds of conductor layers connected to the vias and patterning them.
[0084]
Although the wiring board of this embodiment can be formed as described above, in order to make this wiring board mountable on another board or the like, for example, as shown in FIG. 1 and FIG. The substrate 1 is selectively etched to expose the electrodes 5 for electrical connection to the outside, and the substrate left in the form of a frame on the outer periphery of the insulating layer 6 is used as the support 16. As described above, the support 16 can be formed in a lattice shape or a mesh shape in addition to the frame shape.
[0085]
Thereafter, if necessary, a solder resist 17 may be formed around the electrode 5 in order to mount a solder ball on the electrode 5 as shown in FIG.
[0086]
Further, after forming the wiring layer 8, as shown in FIG. 12, a cover coat 10 is formed on the insulating layer 6 so as to cover the wiring layer 8, and the semiconductor chip is electrically connected to a predetermined position of the cover coat 10. An opening can also be provided as the pad portion 11 for this purpose. The pad portion 11 can be used as an electrode pad by burying a conductor in the opening.
[0087]
Further, after forming the wiring layer 8, as shown in FIG. 6, an insulating layer 12 is formed on the insulating layer 6 so as to cover the wiring layer 8, and vias and insulation are formed in the insulating layer 12 in the same manner as described above. A wiring layer 13 can be formed on the layer 12 to provide a multilayer wiring structure. By repeating this process, the number of layers can be increased.
[0088]
According to such a manufacturing method of the present embodiment, it is very easy to reduce the pitch and increase the accuracy of the electrodes 5. In addition, since the electrode 5 has a structure embedded in the insulating film 6, stress and strain on the electrode 5 can be relieved and stress concentration is reduced, so that mounting reliability with an external board or device is also excellent. A wiring board can be manufactured. If a semiconductor chip is mounted on the wiring board of this embodiment to form a semiconductor package, the mounting reliability of the semiconductor package with an external board or device can be improved.
[0089]
Further, since the substrate 1 used for forming the electrode 5 can be left as the support 16 of the wiring board in the removal process for exposing the electrode 5, a process of providing a separate support is not required, which is simple. By this method, it is possible to manufacture a wiring board that is excellent in handleability and excellent in chip mounting reliability and mounting reliability on other boards.
[0090]
A wiring board having a wiring structure formed on both sides of a laminate as shown in FIG. 8 can be manufactured, for example, as follows.
[0091]
First, as shown in FIG. 13A, a laminated plate 25 in which a first substrate and a second substrate are bonded together is prepared. For example, an epoxy-based or polyimide-based heat-resistant adhesive resin is arranged around one substrate 1 (adhesion region 24), and the other substrate is bonded and fixed to the surface thereof.
[0092]
Next, in the same manner as described above, resist layers are respectively formed on both surfaces of the laminate, and these are patterned to form opening patterns corresponding to predetermined first and second electrode patterns. Next, the substrate 1 is energized, and a plating layer is formed in the opening of the resist layer by electrolytic plating. Subsequently, the resist layer is removed, and the first and second electrodes 5 are respectively applied to both surfaces of the laminated plate 25. Form. Next, in the same manner as described above, the insulating layers 6 are respectively formed on both surfaces of the laminated plate 25, and then via holes are respectively formed in these insulating layers, and then the conductive film is embedded so as to fill these via holes. Then, these are patterned to form the wiring 8 (FIG. 13B). Thereafter, the wiring board 26 is cut at the position of the dotted line shown in FIG. 13B (inside the adhesion region 24), so that the first and second substrates 1 bonded together as shown in FIG. 13C. By separating the two, two wiring boards can be obtained. Alternatively, a semiconductor chip is mounted on at least one surface of the wiring substrate, and a semiconductor package is formed by mounting the semiconductor chip on both surfaces as shown in FIG. Two semiconductor packages can be obtained by separating the two.
[0093]
According to such a manufacturing method, since a process can be simplified, productivity can be improved and cost reduction can be achieved.
[0094]
[Manufacturing method of wiring board having laminated electrodes]
FIG. 14 shows an embodiment of a method for manufacturing a wiring board having laminated electrodes.
[0095]
In the manufacturing method of the present embodiment, a stainless steel plate is used as the substrate 1, and an electrode having a three-layer structure in which an Au plating layer, a Ni plating layer, and a Cu plating layer are laminated in this order from the lower surface side of the wiring substrate is formed.
[0096]
First, as shown in FIG. 14 (a), a resist layer for forming a plating film is formed on a substrate 1 made of stainless steel (for example, made by Nisshin Steel; SUS304), and this resist layer is patterned to form a predetermined pattern. A resist mask 2 having an opening 3 corresponding to the electrode pattern is formed.
[0097]
Here, the preferable board thickness of the board | substrate 1 is 0.1 mm-1.0 mm, More preferably, it is 0.2 mm-0.8 mm. The reason is that if the plate thickness is too thin, warping is likely to occur in the manufacturing process of the wiring board, and the precision is lowered and it becomes difficult to form fine wiring, and if the plate thickness is too thick. This is because the handling property is lowered due to the increased weight.
[0098]
Next, as shown in FIG. 14B, an Au plating layer 4a, a Ni plating layer 4b, and a Cu plating layer 4c are formed in this order on the substrate 1 in the opening 3 by an electrolytic plating method or an electroless plating method. Form with. The thickness of each plating layer is preferably 0.3 μm to 3 μm for the Au plating layer, 1 μm to 7 μm for the Ni plating layer, and 5 μm or more for the Cu plating layer.
[0099]
Next, as shown in FIG. 14C, the resist mask 2 is removed from the substrate 1, leaving a plating layer having a predetermined electrode pattern corresponding to the opening pattern of the resist mask 2 on the substrate 1, The electrode 5 has a three-layer structure of Au / Ni / Cu.
[0100]
Next, as shown in FIG. 14D, an insulating layer 6 is formed on the substrate 1 on which the electrode 5 is formed, and a via hole 7 a reaching the electrode 5 is formed in the insulating layer 6.
[0101]
Next, as shown in FIG. 14E, a conductor layer is formed on the insulating layer 6 so as to fill the via hole 7a, and this conductor layer is patterned to form a wiring layer 8.
[0102]
Finally, as shown in FIG. 14F, a predetermined region of the substrate 1 is removed from the lower surface side by etching to expose the electrode 5 and simultaneously form a support 16.
[0103]
In the present embodiment having the electrode 5 having a three-layer structure of Au / Ni / Cu, peeling is unlikely to occur because of sufficient adhesion at the interface between the stainless steel substrate 1 and the Au plating layer. In addition, the Au plating layer is less likely to diffuse into the substrate 1 and the Ni plating layer depending on the thermal history during manufacturing such as the formation of the insulating layer 6. For this reason, the Au plating layer can function sufficiently as a barrier metal when the substrate 1 is etched, and a wide range of etching conditions can be selected. Therefore, the manufacturing yield, productivity, and handleability can be improved. Further, when the solder ball is mounted on the electrode 5 and electrically connected to an external board or device, the Ni plating layer functions as a solder diffusion preventing layer, so that the mounting reliability can be improved.
[0104]
As a method for manufacturing a wiring board having other laminated electrodes, a Cu plate or a Cu alloy plate (for example, made by Kobe Steel; KFC) is used as the substrate 1, and a Ni plating layer, an Au plating layer, An electrode having a four-layer structure in which a Ni plating layer and a Cu plating layer are laminated in this order can be formed. This structure can be formed in the same manner as the above method except that the substrate 1 and the electrode structure are different.
[0105]
The thickness of the substrate 1 is preferably 0.1 mm to 1.0 mm as in the above method, the thickness of the Ni plating layer from the substrate 1 side is 1 μm or more, the thickness of the Au plating layer is 0.3 μm to 3 μm, Ni The thickness of the plating layer is preferably 1 to 7 μm, and the thickness of the Cu plating layer is preferably 5 μm or more.
[0106]
The substrate 1 made of Cu or Cu alloy (hereinafter referred to as “Cu substrate” as appropriate) can be easily etched with a copper chloride or iron chloride etching solution, and thus has an advantage of further improving productivity.
[0107]
Moreover, according to the present inventors' earnest study, since the Cu substrate has different characteristics from the substrate made of stainless steel, when the Au plating layer is formed directly on the Cu substrate, the manufacturing process of the wiring substrate is performed. It has been found that due to the thermal history at, metal diffusion occurs between the Cu substrate and the Au plating layer and does not function as a barrier metal during etching. As a result of extensive studies, it has been found that this metal diffusion problem can be solved by forming another plating layer on the Cu substrate via the Ni plating layer 52. Furthermore, since the Ni layer of the intermediate layer also functions as a solder diffusion prevention layer, it has been found that the electrode 5 having a Ni / Au / Ni / Cu plated multilayer structure is optimal as an electrode of a wiring board.
[0108]
As another embodiment, a Cu / Ag / Cu electrode can also be formed in the same manner as described above, and the substrate at that time is not particularly limited, but for example, a Cu substrate or a stainless steel plate can be used.
[0109]
[Method of manufacturing a wiring board having a convex electrode structure]
The electrode in the wiring board of the present invention may have a structure protruding from the lower surface of the insulating layer 6 as shown in FIG. This structure can be formed as follows, for example.
[0110]
First, as shown in FIG. 15A, a resist layer for forming an electrode pattern is formed on a substrate 1 made of a metal plate, and the resist layer is patterned to form openings 3 corresponding to a predetermined electrode pattern. A resist mask 2 is formed.
[0111]
Next, as shown in FIG. 15B, the upper surface of the substrate 1 is etched using the resist mask 2 as an etching mask to form a recess 51 corresponding to the opening 3 of the resist mask 2 on the upper surface of the substrate 1.
[0112]
Next, as shown in FIG. 15C, a metal is deposited on the exposed substrate 1 by a plating method to form a plating layer 4 in the recess 51 and the opening 3. Next, as shown in FIG. 15 (d), the resist mask 2 is removed, leaving a plating layer 4 having a predetermined electrode pattern corresponding to the opening pattern of the resist mask 2 on the substrate 1. And
[0113]
Next, as shown in FIG. 15E, an insulating layer 6 is formed on the substrate 1 on which the electrode 5 is formed, and a via hole reaching the electrode 5 is formed in the insulating layer 6 by a photolithography method or a laser processing method. 7a is formed.
[0114]
Next, as shown in FIG. 15F, a conductor layer is formed on the insulating layer 6 so as to fill the via hole 7a by sputtering, electroless plating, electrolytic plating, or the like. The wiring layer 8 is formed by patterning by photolithography.
[0115]
Thereafter, as shown in FIG. 2B, the substrate 1 in a predetermined region is selectively etched from the lower surface side to expose the electrode 5 for electrical connection to the outside, and for example, on the outer periphery of the insulating layer 6 The substrate 16 is left as a frame to form a support 16.
[0116]
A convex electrode can be easily formed as described above. Note that by adjusting the etching amount in the step shown in FIG. 15B, the protruding size of the electrode from the lower surface of the insulating layer can be adjusted.
[0117]
[Method of manufacturing a wiring board having a capacitor]
As described above, the wiring board of the present invention may be configured to have a capacitor as shown in FIG. 7, for example. A configuration having a capacitor can be formed as follows, for example.
[0118]
First, as shown in FIG. 16A, an electrode 92 is formed on a substrate 91 in accordance with a method using the above-described plating method.
[0119]
Next, as shown in FIG. 16B, a dielectric layer 93 is formed on a part of the plurality of electrodes by, for example, a sputtering method using a metal mask.
[0120]
Next, as shown in FIG. 16C, an insulating layer 94 is formed on the substrate 91 on which the electrode 92 and the dielectric layer 93 are formed, and via holes are formed on the insulating layer 94 by photolithography or laser processing. 95a is formed.
[0121]
Next, as shown in FIG. 16D, a conductor layer is formed on the insulating film 94 so as to fill the via hole 95a, and the conductor layer is patterned to form a wiring layer 96. Next, as shown in FIG.
[0122]
Thereafter, as shown in FIG. 16E, the substrate 91 in a predetermined region is selectively etched from the lower surface side to expose the electrode 92 for electrical connection with the outside, and to form a support 97.
[0123]
Since the dielectric layer 93, the electrode 92 below the dielectric layer 93, and the via conductor layer 95 on the dielectric layer 93 have a function as a capacitor, transmission noise can be reduced. As a result, it is possible to obtain a wiring board that is optimal for high speed.
[0124]
【The invention's effect】
As described above, according to the present invention, it is possible to realize a high density and fine wiring of a wiring board corresponding to an increase in the number of terminals of a semiconductor device and a narrow pitch, and to cope with downsizing and high density of a system. The pitch of the external electrodes of the wiring board can be reduced. Furthermore, a wiring board with excellent mounting reliability can be provided, and a semiconductor package with high performance and excellent reliability can be realized.
[Brief description of the drawings]
[Figure 1] Half It is a schematic sectional drawing of one Embodiment of the wiring board for conductor apparatus mounting.
FIG. 2 In For wiring boards for semiconductor devices One embodiment FIG.
[Fig. 3] Half It is a schematic sectional drawing of other embodiment of the wiring board for conductor apparatus mounting.
FIG. 4 The present invention In It is a schematic bottom (lower surface) figure of one Embodiment of the wiring board for semiconductor device mounting.
[Figure 5] Half It is a schematic sectional drawing of other embodiment of the wiring board for conductor apparatus mounting.
[Fig. 6] Half It is a schematic sectional drawing of other embodiment of the wiring board for conductor apparatus mounting.
[Fig. 7] Half It is a schematic sectional drawing of other embodiment of the wiring board for conductor apparatus mounting.
[Fig. 8] Half It is a schematic sectional drawing of other embodiment of the wiring board for conductor apparatus mounting.
FIG. 9 Half It is a schematic sectional drawing of embodiment of a conductor package.
FIG. 10 Half It is a schematic sectional drawing of other embodiment of a conductor package.
FIG. 11 Half It is sectional process drawing which shows one Embodiment of the manufacturing method of the wiring board for conductor apparatus mounting.
FIG. Half It is a schematic sectional drawing of other embodiment of the wiring board for conductor apparatus mounting.
FIG. 13 Half It is sectional process drawing which shows other embodiment of the manufacturing method of the wiring board for conductor apparatus mounting.
FIG. 14 Half It is sectional process drawing which shows other embodiment of the manufacturing method of the wiring board for conductor apparatus mounting.
FIG. 15 shows the present invention. In Manufacturing method of wiring board for mounting semiconductor device One embodiment FIG.
FIG. 16 Half It is sectional process drawing which shows other embodiment of the manufacturing method of the wiring board for conductor apparatus mounting.
FIG. 17 is a cross-sectional process diagram illustrating a method of manufacturing a conventional wiring board for mounting a semiconductor device.
[Explanation of symbols]
1 Substrate
2 resist mask
3 openings
4 Plating layer
5 electrodes
6 Insulation layer
7 Via
7a Via hole
8 Wiring layer
9 Wiring structure
10 Cover coat
11 Pad part
12 Insulation layer
13 Wiring layer
16 Support
17 Solder resist
18 Semiconductor chip
19 Pad
20 Metal bump
21 Underfill resin
22 Mold resin
24 Bonding area
25 laminates
26 Wiring board
31 Solder balls
33 heat sink
51 recess
91 substrates
92 electrodes
93 Dielectric layer
94 Insulating layer
95 Via conductor
96 Wiring
97 Support
101 metal plate
102 Insulating layer
103 via hole
104 Wiring pattern
105 Flip chip pad
106 Insulating layer
107 Substrate reinforcement
108 External electrode terminal

Claims

A semiconductor package in which a semiconductor device is mounted on a wiring board ,
The wiring board is
An insulating layer;
Wiring provided on the upper surface of the insulating layer;
An electrode provided on the lower surface side of the insulating layer, provided such that at least the periphery of the side of the upper end of the electrode is in contact with the insulating layer and at least the lower surface of the electrode is not in contact with the insulating layer, and the lower end of the electrode is the lower surface of the insulating layer An electrode protruding from the
A dielectric layer provided on the upper surface of the electrode;
A via hole located in the upper surface side of the dielectric layer and provided in the insulating layer so as to be electrically connected to the wiring;
A conductor layer embedded in the via hole reaching the dielectric layer ,
A capacitor is formed by the conductor layer, the dielectric layer, and the electrode under the dielectric layer,
The size of the electrode in the substrate plane direction from the upper end to the lower end of the electrode is larger than the size in the substrate plane direction of the via hole reaching the dielectric layer on the upper surface of the electrode .

The semiconductor package according to claim 1 , further comprising a support provided on a surface of the insulating layer.

The semiconductor package according to claim 2 , wherein the support is provided on a lower surface side of the insulating layer.

The semiconductor package according to claim 2, wherein the support is made of metal.

The electrode, Cu layer at its upper end, the semiconductor package according to any one of claims 1 to 4 having a laminated structure at least one layer of different conductive layer is disposed on the lower end side.

Any one of claims 1 to 5 having a multilayer wiring structure in which the wiring and is provided at least one set sequentially alternating the wiring is formed on the upper surface of the further insulating layer on the upper surface of the formed the insulating layer the insulating layer The semiconductor package described in 1.

Wherein as the insulating layer, the film strength is more than 70 MPa, elongation at break of 5% or more, the glass transition temperature of 0.99 ° C. or higher, any one of claims 1 to 6 having an insulating layer having a thermal expansion rate becomes the following insulating material 60ppm The semiconductor package described in 1.

Wherein the insulating layer has a modulus of elasticity of more than 10 GPa, the thermal expansion coefficient 30ppm or less, the semiconductor package according to any one of claims 1 to 6 having an insulating layer having a glass transition temperature of from 0.99 ° C. or more insulating materials.

The semiconductor package according to any one of claims 1 to 8, wherein the insulating layer is made of a resin.

The semiconductor package according to any one of claims 1-9 having solder balls on the lower surface of the electrode.

The semiconductor package according to any one of claims 1 to 10, the semiconductor device is mounted on the surface of the upper surface of the insulating layer.

The semiconductor package according to any one of the semiconductor device according to claim 1 to 11, encapsulated by a transfer molding resin.

The semiconductor package according to any one of claims 1 to 11, the heat sink is provided on the semiconductor device.