JP4817324B2 - Manufacturing method of semiconductor device - Google Patents
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本発明は、ＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板等の絶縁基板上に形成されたシリコン薄膜層に形成されるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor element such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) formed on a silicon thin film layer formed on an insulating substrate such as an SOS (Silicon On Sapphire) substrate.
従来の半導体素子の製造方法においては、厚さ１００μｍのサファイア基板上に形成された膜厚１００ｎｍの単結晶シリコン（Ｓｉ）からなるシリコン薄膜層を有するＳＯＳ基板のシリコン薄膜層に、素子分離層を形成し、この素子分離層に囲まれた素子形成領域のシリコン薄膜層上にゲート酸化膜を挟んでゲート電極を形成した後に、ゲート電極の両側にＮ型不純物を高濃度に拡散させてソース層およびドレイン層を形成し、このソース層とドレイン層との間のシリコン薄膜層をＰ型不純物を拡散させたチャネル領域として、通常の製造方法によりｎＭＯＳ素子を形成している（例えば、特許文献１参照。）。 In a conventional method for manufacturing a semiconductor device, an element isolation layer is formed on a silicon thin film layer of an SOS substrate having a silicon thin film layer made of single-crystal silicon (Si) having a thickness of 100 nm formed on a sapphire substrate having a thickness of 100 μm. After forming the gate electrode on the silicon thin film layer in the element forming region surrounded by the element isolation layer with the gate oxide film interposed therebetween, the source layer is diffused with high concentration of N-type impurities on both sides of the gate electrode. An nMOS element is formed by a normal manufacturing method using a silicon thin film layer between the source layer and the drain layer as a channel region in which a P-type impurity is diffused (for example, Patent Document 1). reference.).
また、Ｐ型シリコン基板に埋込み酸化膜を挟んで形成された厚さ５０ｎｍのシリコン薄膜層を有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板のシリコン薄膜層に、素子分離層を形成し、この素子分離層に囲まれた素子形成領域のシリコン薄膜層上にゲート酸化膜を形成し、ゲート酸化膜下のシリコン薄膜層にしきい電圧調整用のＰ型不純物を注入してゲート酸化膜上にゲート電極を形成し、このゲート電極の側面にサイドウォールを形成した後に、サイドウォールおよび素子分離層をマスクとしてゲート電極の両側にＮ型不純物を高濃度に拡散させてソース層とレイン層、およびソース層とドレイン層の間のチャネル領域を形成して、完全空乏型（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ）または部分空乏型（Ｐａｒｔｉａｌｌｙ Ｄｅｐｌｅｔｅｄ）のｎＭＯＳ素子を形成しているものもある（例えば、特許文献２参照。）。
しかしながら、上述した従来の特許文献１のように、ＳＯＳ基板のシリコン薄膜層に通常の不純物の注入方法で形成されたチャネル領域を有するｎＭＯＳ素子においては、図９に示すように、特許文献２のようなシリコン基板を用いたＳＯＩ基板のシリコン薄膜層に形成されたｎＭＯＳ素子に較べてサブスレッショルド特性の傾きが劣化（主に、しきい電圧以下の領域の特性参照）し、リーク電流が増大するという問題がある。 However, in the nMOS element having a channel region formed by a normal impurity implantation method in the silicon thin film layer of the SOS substrate as in the above-described conventional patent document 1, as shown in FIG. The slope of the subthreshold characteristic is deteriorated compared to the nMOS element formed on the silicon thin film layer of the SOI substrate using such a silicon substrate (refer mainly to the characteristics in the region below the threshold voltage), and the leakage current increases. There is a problem.
発明者は、ＳＯＳ基板におけるサブスレッショルド特性の劣化の原因を解析した。
以下に、図１０、図１１を用いてその解析結果を説明する。
図１０に示すように、絶縁基板としてのサファイア基板１上に形成された単結晶シリコンからなるシリコン薄膜層２を有するＳＯＳ基板３に形成された完全空乏型のｎＭＯＳ素子４は、素子分離層５に囲まれた素子形成領域６のシリコン薄膜層２にＰ型の不純物を拡散させて形成されたチャネル領域１０と、酸化シリコン（ＳｉＯ２）等からなるゲート絶縁膜１１を介してチャネル領域１０に対向するポリシリコン等からなるゲート電極１２、ゲート電極１２の側面に形成された酸化シリコン等からなるサイドウォール１３、シリコン薄膜層２のチャネル領域１０に隣接するＰ型とは逆型のＮ型の不純物を高濃度に拡散させて形成された高濃度拡散層としてのソース層１４およびドレイン層１５等を備えて構成され、ソース層１４およびドレイン層１５は、それぞれのチャネル領域１０側にゲート電極１２の下方に延在してＮ型不純物を比較的低濃度に拡散させて形成された低濃度拡散層１６を有するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造に形成されている。
The inventor analyzed the cause of the deterioration of the subthreshold characteristic in the SOS substrate.
The analysis results will be described below with reference to FIGS.
As shown in FIG. 10, a fully depleted nMOS device 4 formed on an SOS substrate 3 having a silicon thin film layer 2 made of single crystal silicon formed on a sapphire substrate 1 as an insulating substrate is composed of an element isolation layer 5. The channel region 10 is formed through a channel region 10 formed by diffusing P-type impurities in the silicon thin film layer 2 in the element formation region 6 surrounded by a gate insulating film 11 made of silicon oxide (SiO 2 ) or the like. The opposite gate electrode 12 made of polysilicon or the like, the sidewall 13 made of silicon oxide or the like formed on the side surface of the gate electrode 12, and the N type opposite to the P type adjacent to the channel region 10 of the silicon thin film layer 2 A source layer 14 and a drain layer 15 are formed as a high concentration diffusion layer formed by diffusing impurities at a high concentration. The in-layer 15 has an LDD (Lightly Doped Drain) having a low-concentration diffusion layer 16 that extends below the gate electrode 12 and diffuses an N-type impurity to a relatively low concentration on each channel region 10 side. Formed in the structure.
また、図１１に示すｎＭＯＳ素子４は、シリコン基板５１に埋込み酸化膜５２を挟んで形成されたシリコン薄膜層５３を有するＳＯＩ基板５４に形成されており、前記と同様の構成を有している。
このシリコン基板５１のように、導電性を有する基板を用いたＳＯＩ基板に形成されたｎＭＯＳ素子４場合は、基板にバイアスを印加できるため、ドレイン層１５からの電界は、図１１に破線の矢印で示すようにシリコン基板５１側に向かって形成されるが、図１０に示すＳＯＳ基板３に形成されたｎＭＯＳ素子４においては、サファイア基板１が絶縁性を有しているので、基板にバイアスを印加することができず、ドレイン層１５からの電界は図１０に破線の矢印で示すようにサファイア基板１とシリコン薄膜層２との界面２０側に回りこみ、ドレイン電位が高くなるとチャネル領域１０の界面２０側に図１０に２点鎖線で示す反転層２１が形成され、リーク電流が発生し、この界面２０側のリーク電流がサブスレッショルド特性の傾きを劣化させる要因になる。
Further, the nMOS element 4 shown in FIG. 11 is formed on an SOI substrate 54 having a silicon thin film layer 53 formed on a silicon substrate 51 with an embedded oxide film 52 interposed therebetween, and has the same configuration as described above. .
In the case of the nMOS element 4 formed on an SOI substrate using a conductive substrate such as the silicon substrate 51, since a bias can be applied to the substrate, the electric field from the drain layer 15 is indicated by a broken arrow in FIG. In the nMOS element 4 formed on the SOS substrate 3 shown in FIG. 10, since the sapphire substrate 1 has an insulating property, a bias is applied to the substrate. The electric field from the drain layer 15 cannot be applied, and as shown by the broken line arrow in FIG. 10, the electric field flows to the interface 20 side between the sapphire substrate 1 and the silicon thin film layer 2, and when the drain potential increases, An inversion layer 21 indicated by a two-dot chain line in FIG. 10 is formed on the interface 20 side, and a leak current is generated. The leak current on the interface 20 side has an inclination of the subthreshold characteristic. It becomes a cause of reduction.
また、ＳＯＳ基板３の場合は、界面２０にサファイア結晶とシリコン結晶との結晶格子の相違に起因する結晶格子の歪みが形成され、しきい電圧以下の領域において界面２０に正の電荷が多く存在するため、界面２０側に反転層２１が更に形成されやすくなり、リーク電流が増大することになる。
このＳＯＳ基板に形成したｎＭＯＳ素子等のＭＯＳＦＥＴのリーク電流の抑制のためには、チャネル領域の界面側の不純物濃度を高濃度化して反転層を形成し難くすることが有効であるが、完全空乏型のＭＯＳＦＥＴの場合には、チャネル領域の界面側の不純物濃度を高濃度化するために、チャネル領域へ不純物を深く注入すると、リーク電流を抑制することはできるが、シリコン薄膜層の膜厚Ｔｓｉが薄いために、膜厚Ｔｓｉのバラツキによるしきい電圧のバラツキが増大するという問題がある。
Further, in the case of the SOS substrate 3, distortion of the crystal lattice due to the difference in crystal lattice between the sapphire crystal and the silicon crystal is formed at the interface 20, and there are many positive charges at the interface 20 in the region below the threshold voltage. Therefore, the inversion layer 21 is further easily formed on the interface 20 side, and the leakage current increases.
In order to suppress the leakage current of MOSFETs such as nMOS elements formed on this SOS substrate, it is effective to increase the impurity concentration on the interface side of the channel region to make it difficult to form the inversion layer. In the case of a type MOSFET, if the impurity is deeply implanted into the channel region in order to increase the impurity concentration on the interface side of the channel region, the leakage current can be suppressed, but the film thickness Tsi of the silicon thin film layer Therefore, there is a problem that variation in threshold voltage due to variation in film thickness Tsi increases.
図１２はＳＯＩ基板に形成されたｎＭＯＳ素子のチャネル領域の不純物注入直後の不純物濃度分布を示すグラフ、図１３はシリコン薄膜層の膜厚の変化量ΔＴｓｉに対するシリコン薄膜層内の不純物量の変化量ΔＮｄを示すグラフ、図１４はチャネル領域への不純物の注入深さによるしきい電圧Ｖｔｈのバラツキ幅を示すグラフである。
なお、図１３に示す縦軸は、図１２に示すシリコン薄膜層の膜厚ＴｓｉがバラツキによりΔＴｓｉ変化した場合に、その膜厚のシリコン薄膜層に注入された不純物の積分量の変化量ΔＮｄを示したものである。
FIG. 12 is a graph showing the impurity concentration distribution immediately after the impurity implantation in the channel region of the nMOS element formed on the SOI substrate. FIG. 13 shows the amount of change in the amount of impurities in the silicon thin film layer with respect to the amount of change ΔTsi in the thickness of the silicon thin film layer. FIG. 14 is a graph showing the variation width of the threshold voltage Vth depending on the impurity implantation depth into the channel region.
The vertical axis shown in FIG. 13 represents the change amount ΔNd of the integral amount of the impurity implanted into the silicon thin film layer having the thickness when the film thickness Tsi of the silicon thin film layer shown in FIG. It is shown.
図１２に示すように、Ｐ型不純物としてボロン（Ｂ）を加速エネルギ２０ｋｅＶで注入して、不純物濃度のピークがシリコン薄膜層とサファイア基板との界面となるように深く注入した場合（図１２に示す□印）は、図１３に示すように、シリコン薄膜層の膜厚Ｔｓｉのバラツキに対するシリコン薄膜層内の不純物量の変化量ΔＮｄが大きく変化し、図１４に示すように、しきい電圧Ｖｔｈのバラツキ幅が増加する。 As shown in FIG. 12, boron (B) is implanted as a P-type impurity at an acceleration energy of 20 keV and implanted deeply so that the impurity concentration peak is at the interface between the silicon thin film layer and the sapphire substrate (FIG. 12). As shown in FIG. 13, the change ΔNd in the amount of impurities in the silicon thin film layer greatly changes with respect to the variation in the film thickness Tsi of the silicon thin film layer, as shown in FIG. 13, and the threshold voltage Vth as shown in FIG. The variation width increases.
これに対して、図１２に示すように、Ｐ型不純物として２フッ化ボロン（ＢＦ２）を加速エネルギ３５ｋｅＶで注入して、不純物濃度のピークがシリコン薄膜層の表層となるように浅く注入した場合（図１２に示す×印）は、図１３に示すように、シリコン薄膜層の膜厚Ｔｓｉのバラツキに対するシリコン薄膜層内の不純物量の変化量ΔＮｄが小さくなり、図１４に示すように、しきい電圧Ｖｔｈのバラツキ幅も減少する。 On the other hand, as shown in FIG. 12, boron difluoride (BF 2 ) is implanted as a P-type impurity at an acceleration energy of 35 keV, and is implanted shallowly so that the impurity concentration peak is a surface layer of the silicon thin film layer. In the case (x mark shown in FIG. 12), as shown in FIG. 13, the change amount ΔNd of the impurity amount in the silicon thin film layer with respect to the variation in the film thickness Tsi of the silicon thin film layer becomes small, and as shown in FIG. The variation width of the threshold voltage Vth is also reduced.
すなわち、特許文献２のように、ＳＯＩ基板に形成されるＭＯＳＦＥＴのチャネル領域に１回の注入で不純物を拡散させる場合には、不純物濃度のピークが浅くなるように不純物を注入すれば、しきい電圧のバラツキを抑制することが可能になり、上記したように、シリコン基板にバイアスを印加すれば、サブスレッショルド特性の傾きの劣化を抑制することができる。 That is, as in Patent Document 2, when an impurity is diffused into the channel region of a MOSFET formed on an SOI substrate by a single implantation, the threshold can be obtained by implanting the impurity so that the peak of the impurity concentration becomes shallow. The variation in voltage can be suppressed, and as described above, when a bias is applied to the silicon substrate, deterioration of the slope of the subthreshold characteristic can be suppressed.
しかしながら、特許文献１にように、ＳＯＳ基板に形成したＭＯＳＦＥＴの場合には、不純物濃度のピークが浅くなるように不純物を注入すれば、しきい電圧のバラツキを抑制することはできるが、サブスレッショルド特性の傾きの劣化を抑制することはできず、リーク電流が増大するという問題がある。
また、サブスレッショルド特性の傾きの劣化を抑制するために不純物濃度のピークが深くなるように不純物を注入すれば、シリコン薄膜層の膜厚Ｔｓｉのバラツキによるしきい電圧Ｖｔｈのバラツキ幅が増加するという問題がある。
However, as in Patent Document 1, in the case of a MOSFET formed on an SOS substrate, if the impurity is implanted so that the peak of the impurity concentration becomes shallow, variation in the threshold voltage can be suppressed. There is a problem that the deterioration of the slope of the characteristics cannot be suppressed and the leakage current increases.
Further, if the impurity is implanted so that the peak of the impurity concentration becomes deep in order to suppress the deterioration of the slope of the subthreshold characteristic, the variation width of the threshold voltage Vth due to the variation in the thickness Tsi of the silicon thin film layer is increased. There's a problem.
このことは、膜厚Ｔｓｉの薄いシリコン薄膜層を有するＳＯＳ基板を用いて形成される完全空乏型のＭＯＳＦＥＴの場合に、膜厚Ｔｓｉの対する膜厚の変化量ΔＴｓｉの影響、つまり膜厚Ｔｓｉのバラツキ幅の影響が相対的に大きくなるので、特に顕著になる。
本発明は、上記の問題点を解決するためになされたもので、絶縁基板上に形成されたシリコン薄膜層を有する半導体基板に形成された完全空乏型の半導体素子のリーク電流を低減すると共に、シリコン薄膜層の膜厚のバラツキによるしきい電圧のバラツキ幅を低減する手段を提供することを目的とする。
This is because, in the case of a fully depleted MOSFET formed using an SOS substrate having a thin silicon thin film layer having a film thickness Tsi, the influence of the film thickness change amount ΔTsi on the film thickness Tsi, that is, the film thickness Tsi Since the influence of the variation width becomes relatively large, it becomes particularly remarkable.
The present invention has been made to solve the above-described problems, and reduces the leakage current of a fully depleted semiconductor element formed on a semiconductor substrate having a silicon thin film layer formed on an insulating substrate. It is an object of the present invention to provide means for reducing the variation width of the threshold voltage due to the variation in the thickness of the silicon thin film layer.
本発明は、上記課題を解決するために、絶縁基板と、該絶縁基板上に形成されたシリコン薄膜層とを有する半導体基板のシリコン薄膜層上に形成されたゲート絶縁膜と、該ゲート絶縁膜を挟んで前記シリコン薄膜層に対向配置されたゲート電極と、該ゲート電極の両側の前記シリコン薄膜層に形成されたＮ型不純物の高濃度拡散層と、該高濃度拡散層の間の前記シリコン薄膜層に形成されたチャネル領域とを備えた完全空乏型の半導体素子の製造方法において、前記チャネル領域に、前記Ｎ型不純物とは逆型のＰ型不純物である第１不純物として２フッ化ボロンを、注入後の不純物濃度のピークが、前記シリコン薄膜層の膜厚の半分より浅い位置になるように注入する第１不純物注入工程と、前記チャネル領域に、前記Ｎ型不純物とは逆型のＰ型不純物である第２不純物としてボロンを、注入後の不純物濃度のピークが、前記シリコン薄膜層の膜厚の半分より深い位置になるように注入する第２不純物注入工程と、を備えることを特徴とする。 In order to solve the above problems, the present invention provides a gate insulating film formed on a silicon thin film layer of a semiconductor substrate having an insulating substrate and a silicon thin film layer formed on the insulating substrate, and the gate insulating film A gate electrode disposed opposite to the silicon thin film layer across the substrate, a high concentration diffusion layer of N-type impurity formed in the silicon thin film layer on both sides of the gate electrode, and the silicon between the high concentration diffusion layers the method of manufacturing a fully depleted semiconductor device that includes a formed channel region in the thin film layer, the channel region, boron difluoride as a first impurity is opposite type P-type impurity of said N-type impurity the peak of the impurity concentration after implantation, the first impurity implantation step of implanting such that the film thickness became shallower than half of the silicon thin film layer, the channel region, of opposite type from that of the N-type impurity Wherein boron as the second impurity is an impurity, the impurity concentration peak after injection, a second impurity implantation step of implanting such that the film thickness became deeper than half of the silicon thin film layer, in that it comprises And
これにより、本発明は、シリコン薄膜層の界面側の不純物濃度を高濃度にすることができ、絶縁基板上に形成されたシリコン薄膜層を有する半導体基板に形成された完全空乏型の半導体素子のリーク電流を低減することができると共に、シリコン薄膜層の膜厚のバラツキによるしきい電圧のバラツキ幅を低減することができるという効果が得られる。 Accordingly, the present invention can increase the impurity concentration on the interface side of the silicon thin film layer, and can provide a fully depleted semiconductor device formed on a semiconductor substrate having a silicon thin film layer formed on an insulating substrate. In addition to reducing the leakage current, it is possible to obtain an effect of reducing the variation width of the threshold voltage due to the variation in the thickness of the silicon thin film layer.
以下に、図面を参照して本発明による半導体素子の製造方法の実施例について説明する。 Embodiments of a method for manufacturing a semiconductor device according to the present invention will be described below with reference to the drawings.
図１は実施例の半導体素子の断面を示す説明図、図２は実施例の半導体素子の製造方法を示す説明図である。
なお、上記図１０と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のＳＯＳ基板３は、絶縁基板であるサファイア基板１上に、膜厚７０ｎｍのシリコン薄膜層２が形成されている。
FIG. 1 is an explanatory view showing a cross section of the semiconductor element of the embodiment, and FIG. 2 is an explanatory view showing a method for manufacturing the semiconductor element of the embodiment.
Note that parts similar to those in FIG. 10 are given the same reference numerals, and descriptions thereof are omitted.
In the SOS substrate 3 of this embodiment, a silicon thin film layer 2 having a thickness of 70 nm is formed on a sapphire substrate 1 which is an insulating substrate.
また、ＳＯＳ基板３に形成された完全空乏型の半導体素子であるｎＭＯＳ素子４は、素子分離層５に囲まれたシリコン薄膜層２に形成されたＮ型不純物の高濃度拡散層であるソース層１４とドレイン層１５との間のチャネル領域１０に、Ｎ型とは逆型のＰ型不純物を以下に示す製造方法により、２段階に注入して形成されている。
以下に、図２を用い、Ｐで示す工程に従って本実施例の半導体装置の製造方法について説明する。
Further, the nMOS element 4 which is a fully depleted semiconductor element formed on the SOS substrate 3 is a source layer which is a high concentration diffusion layer of N-type impurity formed in the silicon thin film layer 2 surrounded by the element isolation layer 5. In the channel region 10 between the drain layer 15 and the drain layer 15, a P-type impurity opposite to the N-type is implanted in two stages by the manufacturing method shown below.
A method for manufacturing the semiconductor device according to the present embodiment will be described below with reference to FIG.
Ｐ１、サファイア基板１上に、エピタキシャル成長により薄い単結晶シリコン膜を形成し、その膜厚を調整して膜厚７０ｎｍのシリコン薄膜層２を形成したＳＯＳ基板３を準備し、そのシリコン薄膜層２上に熱酸化法により薄い膜厚の酸化シリコンからなるパッド酸化膜３１を形成し、そのパッド酸化膜３１上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により窒化シリコン（Ｓｉ３Ｎ４）からなるシリコン窒化膜３２を形成する。 A thin single crystal silicon film is formed on the P1 and sapphire substrate 1 by epitaxial growth, and the SOS substrate 3 is prepared by adjusting the film thickness to form the silicon thin film layer 2 having a thickness of 70 nm. A pad oxide film 31 made of silicon oxide having a thin film thickness is formed on the pad oxide film 31 by thermal oxidation, and a silicon nitride film 32 made of silicon nitride (Si 3 N 4 ) is formed on the pad oxide film 31 by CVD (Chemical Vapor Deposition). Form.
Ｐ２、フォトリソグラフィによりシリコン窒化膜３２上に素子形成領域６を覆う、つまり素子分離層５の形成領域を露出させたレジストマスク３４を形成し、これをマスクとして、異方性エッチングによりシリコン窒化膜３２をエッチングして除去し、パッド酸化膜３１を露出させる。
Ｐ３、工程Ｐ２で形成したレジストマスク３４を除去し、露出したシリコン窒化膜３２をマスクとしてＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法により、素子分離層５の形成領域のシリコン薄膜層２を酸化してサファイア基板１に達する素子分離層５を形成し、熱燐酸（Ｈｏｔ−Ｈ２ＰＯ４）等によるウェットエッチングにより窒化シリコンを選択的にエッチングしてシリコン窒化膜３２を除去する。
P2, a resist mask 34 covering the element formation region 6 on the silicon nitride film 32 by photolithography, that is, exposing the formation region of the element isolation layer 5, is formed, and the silicon nitride film is anisotropically etched using the resist mask 34 as a mask. 32 is removed by etching, and the pad oxide film 31 is exposed.
The resist mask 34 formed in P3 and the process P2 is removed, and the silicon thin film layer 2 in the formation region of the element isolation layer 5 is oxidized by LOCOS (Local Oxidation Of Silicon) using the exposed silicon nitride film 32 as a mask to sapphire. The element isolation layer 5 reaching the substrate 1 is formed, and the silicon nitride film 32 is removed by selectively etching the silicon nitride by wet etching with hot phosphoric acid (Hot-H 2 PO 4 ) or the like.
Ｐ４、フォトリソグラフィにより素子形成領域６のパッド酸化膜３１を露出させたレジストマスク３４を形成し、これをマスクとして、露出しているパッド酸化膜３１下のシリコン薄膜層２に、第１段階として図３に示すように、注入直後の不純物濃度のピーク（図３に示す○印）がシリコン薄膜層２の膜厚Ｔｓｉの半分より浅い位置となるように、不純物の種類および加速エネルギを設定して第１不純物としてのＰ型不純物を浅く注入する（第１不純物注入工程）。 P4, a resist mask 34 exposing the pad oxide film 31 in the element formation region 6 is formed by photolithography, and using this as a mask, the silicon thin film layer 2 under the exposed pad oxide film 31 is formed as a first step. As shown in FIG. 3, the impurity type and acceleration energy are set so that the peak of the impurity concentration immediately after implantation (marked with a circle in FIG. 3) is shallower than half the film thickness Tsi of the silicon thin film layer 2. Then, a P-type impurity as the first impurity is implanted shallowly (first impurity implantation step).
次いで、第２段階として図４に示すように、注入直後の不純物濃度のピーク（図４に示す○印）がシリコン薄膜層２とサファイア基板１との界面２０、つまりシリコン薄膜層２の膜厚Ｔｓｉに相当する位置となるように、不純物の種類および加速エネルギを設定して第２不純物としてのＰ型不純物を深く注入する（第２不純物注入工程）。
これにより、シリコン薄膜層２にＰ型不純物を比較的低濃度に拡散させたチャネル領域１０を形成するためのＰ−拡散層が形成される。
Next, as shown in FIG. 4 as the second stage, the peak of the impurity concentration immediately after implantation (circle mark shown in FIG. 4) is the interface 20 between the silicon thin film layer 2 and the sapphire substrate 1, that is, the film thickness of the silicon thin film layer 2. The type of the impurity and the acceleration energy are set so that the position corresponds to Tsi, and a P-type impurity as the second impurity is deeply implanted (second impurity implantation step).
As a result, a P− diffusion layer for forming a channel region 10 in which a P-type impurity is diffused at a relatively low concentration in the silicon thin film layer 2 is formed.
本実施例のチャネル領域１０への不純物の注入工程Ｐ４においては、第１段階目の不純物の浅い注入のときは、第１不純物であるＰ型不純物として比較的分子量の大きい２フッ化ボロンを加速エネルギ３５ｋｅＶで注入し、第２段階目の不純物の深い注入のときは、第２不純物であるＰ型不純物としてボロンを加速エネルギ２０ｋｅＶで注入して、図５に示すように、注入直後の不純物濃度が、シリコン薄膜層２の膜厚方向に１×１０１８／ｃｍ３でほぼ一様な濃度分布を有するＰ−拡散層を得た。 In the impurity implantation step P4 of the channel region 10 of the present embodiment, boron difluoride having a relatively large molecular weight is accelerated as a P-type impurity as the first impurity when the first-stage impurity is shallowly implanted. At the time of implantation at an energy of 35 keV and deep implantation of impurities at the second stage, boron is implanted at an acceleration energy of 20 keV as a P-type impurity as the second impurity, and as shown in FIG. However, a P-diffusion layer having a substantially uniform concentration distribution at 1 × 10 18 / cm 3 in the film thickness direction of the silicon thin film layer 2 was obtained.
この場合の不純物の注入量は、浅い注入のときの注入量をＤａ、深い注入のときの注入量をＤｆとしたときに、その比率Ｄａ／Ｄｆを、
０．７５ ≦ Ｄａ／Ｄｆ ≦ ２．０ ・・・・・・・・・・・・（１）
にするとよい。
Ｐ５、工程Ｐ３で形成したレジストマスク３４を除去し、フッ酸（ＨＦ）によるウェットエッチングにより酸化シリコンを選択的にエッチングしてパッド酸化膜３１を除去した後に、熱酸化法により素子形成領域６のシリコン薄膜層２の上面を酸化して、ゲート絶縁膜１１を形成するための酸化シリコンからなるシリコン酸化膜３５を形成する。
In this case, the implantation amount of the impurity is set such that the implantation amount in the shallow implantation is Da and the implantation amount in the deep implantation is Df, and the ratio Da / Df is
0.75 ≤ Da / Df ≤ 2.0 (1)
It is good to.
P5, the resist mask 34 formed in the process P3 is removed, the silicon oxide is selectively etched by wet etching with hydrofluoric acid (HF), and the pad oxide film 31 is removed. Then, the element formation region 6 is formed by thermal oxidation. A silicon oxide film 35 made of silicon oxide for forming the gate insulating film 11 is formed by oxidizing the upper surface of the silicon thin film layer 2.
その後に、通常のｎＭＯＳ素子４の製造方法と同様にして、ゲート絶縁膜１１上にゲート電極１２を形成し、ゲート電極１２の両側のシリコン薄膜層２にＮ型不純物をソース層１４およびドレイン層１５より低濃度に拡散させた低濃度拡散層１６を形成し、ゲート電極１２の側面にサイドウォール１３を形成した後に、ゲート電極１２の両側のシリコン薄膜層２にＮ型不純物を比較的高濃度に拡散させ、サファイア基板１に達するＬＤＤ構造のソース層１４およびドレイン層１５とこれらの間のチャネル領域１０を形成して、本実施例のｎＭＯＳ素子４を形成する。 Thereafter, the gate electrode 12 is formed on the gate insulating film 11 in the same manner as in the normal method of manufacturing the nMOS element 4, and N-type impurities are introduced into the silicon thin film layer 2 on both sides of the gate electrode 12. After forming a low concentration diffusion layer 16 diffused at a concentration lower than 15 and forming a sidewall 13 on the side surface of the gate electrode 12, a relatively high concentration of N-type impurity is added to the silicon thin film layer 2 on both sides of the gate electrode 12. The source layer 14 and the drain layer 15 having an LDD structure reaching the sapphire substrate 1 and the channel region 10 between them are formed to form the nMOS device 4 of this embodiment.
上記のように、２段階に不純物を注入して形成されたチャネル領域１０を有する本実施例の完全空乏型のｎＭＯＳ素子４のサブスレッショルド特性は、図６に実線で示すように、１回の浅い注入のみで形成されたチャネル領域１０を有するｎＭＯＳ素子４のサブスレッショルド特性（図６の破線）に較べてその傾きの劣化が抑制され、図７に示すように、ドレイン電圧２．５Ｖにおけるゲート電圧０Ｖ時のリーク電流Ｉｏｆｆが低減している。 As described above, the subthreshold characteristic of the fully depleted nMOS element 4 of this embodiment having the channel region 10 formed by implanting impurities in two stages is as shown in FIG. Compared to the subthreshold characteristic (dashed line in FIG. 6) of the nMOS element 4 having the channel region 10 formed only by shallow implantation, the deterioration of the inclination is suppressed, and as shown in FIG. The leakage current Ioff at a voltage of 0 V is reduced.
また、図８に示すように、しきい電圧Ｖｔｈのバラツキ幅も、２段階に不純物を注入した場合（図８に示す×印）は、１回の深い注入のみの場合（図８に示す◆印）に較べて低減しており、１回の浅い注入のみの場合（図８に示す○印）と同等のバラツキ幅になっている。
このように、２段階に不純物を注入してゲート電極１２側と、サファイア基板１とシリコン薄膜層２との界面２０側との不純物の濃度差を小さくし、界面２０側の不純物濃度を高濃度化することにより、チャネル領域１０の界面２０側における反転層２１が形成され難くなり、サブスレッショルド特性の傾きの劣化を抑制して、界面２０側で生じるリーク電流を低減させることが可能になる共に、しきい電圧Ｖｔｈのバラツキ幅を低減することが可能になる。
Also, as shown in FIG. 8, when the variation width of the threshold voltage Vth is also implanted in two stages (marked with x in FIG. 8), only one deep implantation (♦ shown in FIG. 8) Compared with the case of only one shallow implantation ( circle mark shown in FIG. 8), the variation width is the same.
In this manner, impurities are implanted in two stages to reduce the difference in impurity concentration between the gate electrode 12 side and the interface 20 side between the sapphire substrate 1 and the silicon thin film layer 2, thereby increasing the impurity concentration on the interface 20 side. As a result, it becomes difficult to form the inversion layer 21 on the interface 20 side of the channel region 10, and it is possible to suppress the deterioration of the slope of the subthreshold characteristic and reduce the leakage current generated on the interface 20 side. Thus, the variation width of the threshold voltage Vth can be reduced.
なお、本実施例では、第２段階の第２不純物の深い注入のときに、注入直後の不純物濃度のピークがシリコン薄膜層２とサファイア基板１との界面２０となるように注入するとして説明したが、第２不純物の注入深さは前記に限らず、注入直後の不純物濃度のピークがシリコン薄膜層２の膜厚Ｔｓｉの半分より深い位置となるように、シリコン薄膜層２の膜厚Ｔｓｉの半分を超え、シリコン薄膜層２とサファイア基板１との界面２０以下の深さとなるように、不純物の種類および加速エネルギを設定して第２不純物としてのＰ型不純物を深く注入するようにしてもよい。要は、シリコン薄膜層２の界面２０側に形成される反転層２１の形成を抑制することが可能な高い不純物濃度が得られる深さであれば、本発明の効果を奏することとなるからである。 In this embodiment, the second impurity is implanted so that the peak of the impurity concentration immediately after the implantation becomes the interface 20 between the silicon thin film layer 2 and the sapphire substrate 1 in the second implantation of the second impurity. However, the implantation depth of the second impurity is not limited to the above, and the film thickness Tsi of the silicon thin film layer 2 is such that the peak of the impurity concentration immediately after implantation is deeper than half the film thickness Tsi of the silicon thin film layer 2. The impurity type and acceleration energy are set so that the depth is less than the interface 20 between the silicon thin film layer 2 and the sapphire substrate 1, and the P-type impurity as the second impurity is deeply implanted. Good. The point is that the effect of the present invention can be obtained if the depth is such that a high impurity concentration capable of suppressing the formation of the inversion layer 21 formed on the interface 20 side of the silicon thin film layer 2 is obtained. is there.
以上説明したように、本実施例では、完全空乏型のｎＭＯＳ素子のゲート電極下のチャネル領域を、ソース層およびドレイン層とは逆型のＰ型不純物（第１不純物）を、注入後の不純物濃度のピークがシリコン薄膜層の膜厚Ｔｓｉの半分より浅い位置にとなるように注入し、かつＰ型不純物（第２不純物）を、注入後の不純物濃度のピークが、シリコン薄膜層の膜厚Ｔｓｉの半分より深い位置にとなるように注入して形成するようにしたことによって、シリコン薄膜層の界面側の不純物濃度を高濃度にすることができ、ＳＯＳ基板に形成された完全空乏型のｎＭＯＳ素子のリーク電流を低減することができると共に、シリコン薄膜層の膜厚のバラツキによるしきい電圧のバラツキ幅を低減することができる。 As described above, in this embodiment, the channel region under the gate electrode of the fully depleted nMOS element is doped with the P-type impurity (first impurity) opposite to the source layer and the drain layer. The concentration peak is implanted at a position shallower than half the film thickness Tsi of the silicon thin film layer, and the P-type impurity (second impurity) is implanted, and the peak of the impurity concentration after the implantation is the film thickness of the silicon thin film layer. By implanting so as to be deeper than half of Tsi, the impurity concentration on the interface side of the silicon thin film layer can be made high, and the fully depleted type formed on the SOS substrate. The leakage current of the nMOS element can be reduced, and the variation width of the threshold voltage due to the variation in the thickness of the silicon thin film layer can be reduced.
また、Ｐ型不純物（第２不純物）の深い注入のときに、注入後の不純物濃度のピークが、シリコン薄膜層と絶縁基板との界面になるように注入するようにしたことによって、シリコン薄膜層の膜厚方向の不純物濃度分布を略一様にすることができ、ＳＯＳ基板に形成された完全空乏型のｎＭＯＳ素子のリーク電流を更に低減することができると共に、シリコン薄膜層の膜厚のバラツキによるしきい電圧のバラツキ幅を更に低減することができる。 In addition, when the P-type impurity (second impurity) is deeply implanted, the implantation is performed so that the peak of the impurity concentration after the implantation is an interface between the silicon thin film layer and the insulating substrate. The impurity concentration distribution in the film thickness direction can be made substantially uniform, the leakage current of the fully depleted nMOS element formed on the SOS substrate can be further reduced, and the film thickness variation of the silicon thin film layer can be reduced. The variation width of the threshold voltage due to can be further reduced.
なお、上記実施例においては、チャネル領域への不純物の注入を、第１段階として浅く、第２段階として深く注入するとして説明したが、注入の順序は逆であってもよい。
また、第１不純物と第２不純物とは異なる種類のＰ型不純物であるとして説明したが、同じＰ型不純物であってもよい。この場合には加速エネルギを調整して浅い注入と深い注入との２段階の注入を行うようにするとよい。
In the above embodiment, the impurity implantation into the channel region has been described as shallow as the first stage and deep as the second stage. However, the order of implantation may be reversed.
Further, although the first impurity and the second impurity have been described as different types of P-type impurities, they may be the same P-type impurity. In this case, it is preferable to adjust the acceleration energy so as to perform two-stage implantation, that is, shallow implantation and deep implantation.
また、上記実施例においては、チャネル領域への不純物の注入は、ゲート酸化膜の形成前の行うとして説明したが、ゲート酸化膜の形成後に行うようにしてもよい。
更に、上記実施例においては、ＭＯＳＦＥＴはｎＭＯＳ素子として説明したが、ｐＭＯＳ素子であっても同様である。この場合にチャネル領域はＮ−拡散層として、ソース層およびドレイン層はＰ型の高濃度拡散層として形成される。
In the above embodiment, the impurity is implanted into the channel region before the gate oxide film is formed. However, the impurity may be implanted after the gate oxide film is formed.
Furthermore, although the MOSFET has been described as an nMOS element in the above embodiments, the same applies to a pMOS element. In this case, the channel region is formed as an N- diffusion layer, and the source layer and the drain layer are formed as a P-type high concentration diffusion layer.
更に、上記実施例においては、半導体素子はＭＯＳＦＥＴであるとして説明したが、半導体素子は前記に限らず、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）等であってもよい。
更に、上記実施例においては、半導体基板はＳＯＳ基板であるとして説明したが、半導体基板は前記に限らず、絶縁基板としてのクオーツ基板に、薄い単結晶シリコンからなるシリコン薄膜層を形成したＳＯＱ（Ｓｉｌｉｃｏｎ Ｏｎ Ｑｕａｒｔｚ）基板等であってもよい。
Furthermore, in the above-described embodiments, the semiconductor element is described as a MOSFET, but the semiconductor element is not limited to the above, and may be a MISFET (Metal Insulator Semiconductor FET) or the like.
Further, in the above embodiment, the semiconductor substrate is described as being an SOS substrate. However, the semiconductor substrate is not limited to the above, and an SOQ (silicon thin film layer made of thin single crystal silicon is formed on a quartz substrate as an insulating substrate). It may be a Silicon On Quartz) substrate or the like.
１ サファイア基板
２、５３ シリコン薄膜層
３ ＳＯＳ基板
４ ｎＭＯＳ素子
５ 素子分離層
６ 素子形成領域
１０ チャネル領域
１１ ゲート絶縁膜
１２ ゲート電極
１３ サイドウォール
１４ ソース層
１５ ドレイン層
２０ 界面
２１ 反転層
３１ パッド酸化膜
３２ シリコン窒化膜
３４ レジストマスク
３５ シリコン酸化膜
５１ シリコン基板
５２ 埋込み酸化膜
５４ ＳＯＩ基板
DESCRIPTION OF SYMBOLS 1 Sapphire substrate 2, 53 Silicon thin film layer 3 SOS substrate 4 nMOS element 5 Element isolation layer 6 Element formation area 10 Channel area 11 Gate insulating film 12 Gate electrode 13 Side wall 14 Source layer 15 Drain layer 20 Interface 21 Inversion layer 31 Pad oxidation Film 32 Silicon nitride film 34 Resist mask 35 Silicon oxide film 51 Silicon substrate 52 Embedded oxide film 54 SOI substrate
Claims (4)
前記チャネル領域に、前記Ｎ型不純物とは逆型のＰ型不純物である第１不純物として２フッ化ボロンを、注入後の不純物濃度のピークが、前記シリコン薄膜層の膜厚の半分より浅い位置になるように注入する第１不純物注入工程と、
前記チャネル領域に、前記Ｎ型不純物とは逆型のＰ型不純物である第２不純物としてボロンを、注入後の不純物濃度のピークが、前記シリコン薄膜層の膜厚の半分より深い位置になるように注入する第２不純物注入工程と、を備えることを特徴とする半導体素子の製造方法。 A gate insulating film formed on a silicon thin film layer of a semiconductor substrate having an insulating substrate and a silicon thin film layer formed on the insulating substrate, and disposed opposite to the silicon thin film layer with the gate insulating film interposed therebetween A gate electrode; a high concentration diffusion layer of N-type impurities formed in the silicon thin film layer on both sides of the gate electrode; and a channel region formed in the silicon thin film layer between the high concentration diffusion layers. In a method for manufacturing a fully depleted semiconductor element,
Wherein the channel region, the boron difluoride a first impurity wherein the N-type impurity is opposite type P-type impurities, a peak of the impurity concentration after injection, a position shallower than half the thickness of the silicon thin film layer A first impurity implantation step of implanting so that
Wherein the channel region, the boron as the second impurity wherein the N-type impurity is opposite type P-type impurities, a peak of the impurity concentration after implantation, so that the film thickness deeper than half of the silicon thin film layer And a second impurity implantation step for injecting into the semiconductor device.
前記第２不純物注入工程は、前記第２不純物を、注入後の不純物濃度のピークが、前記シリコン薄膜層と前記絶縁基板との界面になるように注入することを特徴とする半導体素子の製造方法。 In claim 1,
In the second impurity implantation step, the second impurity is implanted so that the peak of the impurity concentration after the implantation is an interface between the silicon thin film layer and the insulating substrate. .
前記半導体基板が、ＳＯＳ基板であることを特徴とする半導体素子の製造方法。 In claim 1 or claim 2,
A method of manufacturing a semiconductor device, wherein the semiconductor substrate is an SOS substrate.
前記半導体基板が、ＳＯＱ基板であることを特徴とする半導体素子の製造方法。 In claim 1 or claim 2,
A method of manufacturing a semiconductor device, wherein the semiconductor substrate is an SOQ substrate.
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