JP4812525B2 - Semiconductor device, semiconductor device mounting body, and semiconductor device manufacturing method - Google Patents

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Description

本発明は、半導体ウエハの状態にてパッケージ化するＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ、以下、ウエハレベルＣＳＰと記載）の構造および製造方法に関するものであり、また、ウエハレベルＣＳＰを実装した実装体に関するものである。   The present invention relates to a structure and manufacturing method of a CSP (Chip Size Package, hereinafter referred to as a wafer level CSP) that is packaged in the state of a semiconductor wafer, and also relates to a mounting body on which a wafer level CSP is mounted. is there.

従来から、ウエハレベルＣＳＰの製造方法として、半導体ウエハの状態にてパッケージ化する方法（例えば、特許文献１の従来技術を参照）が広く利用されている。
上記ウエハレベルＣＳＰの従来の製造方法と構造について、図１２を用いて以下に説明する。 2. Description of the Related Art Conventionally, as a method for manufacturing a wafer level CSP, a method of packaging in the state of a semiconductor wafer (see, for example, the prior art in Patent Document 1) has been widely used.
A conventional manufacturing method and structure of the wafer level CSP will be described below with reference to FIG.

図１２は従来の製造方法および構造を示す断面図であり、図１２（ａ）に示すように、半導体ウエハ１は複数の複数の半導体チップ２を有し、半導体チップ２は、表面に、半導体回路形成層２ａと半導体電極３とを有している。   FIG. 12 is a cross-sectional view showing a conventional manufacturing method and structure. As shown in FIG. 12A, the semiconductor wafer 1 has a plurality of semiconductor chips 2, and the semiconductor chip 2 has a semiconductor on the surface. The circuit forming layer 2a and the semiconductor electrode 3 are provided.

ウエハレベルＣＳＰの製造方法として、半導体ウエハ１の半導体回路形成層２ａの表面に絶縁保護膜４を形成し、この絶縁保護膜４を開口して半導体電極３を絶縁保護膜４から露出させる。半導体電極３から配線を引きまわすための再配線５を形成し、再配線５上にポスト６を形成し、封止樹脂７にて保護する。   As a method for manufacturing the wafer level CSP, the insulating protective film 4 is formed on the surface of the semiconductor circuit forming layer 2 a of the semiconductor wafer 1, and the insulating protective film 4 is opened to expose the semiconductor electrode 3 from the insulating protective film 4. A rewiring 5 for routing the wiring from the semiconductor electrode 3 is formed, and a post 6 is formed on the rewiring 5 and protected by a sealing resin 7.

次に、図１２（ｂ）に示すように、封止樹脂７を研削し、ポスト６を露出させ、ポスト６上に外部電極８を形成し、半導体ウエハ１の裏面側を研削して所定の厚みにする。
その後、図１２（ｃ）に示すように、半導体チップ２の境界をダイシングにより切り落とし、個片化された複数の半導体装置９に分割する。
特開２０００−２４３７２９ Next, as shown in FIG. 12B, the sealing resin 7 is ground, the post 6 is exposed, the external electrode 8 is formed on the post 6, and the back surface side of the semiconductor wafer 1 is ground to give a predetermined Make it thick.
After that, as shown in FIG. 12C, the boundary of the semiconductor chip 2 is cut off by dicing and divided into a plurality of separated semiconductor devices 9.
JP2000-243729

しかしながら上記のような従来の構造では、図１２（ｃ）に示すように個片化された半導体装置９の側面には、半導体チップ２の側面と半導体回路形成層２ａの側面とが露出しており、露出面からの水分浸透や剥離又は破壊などが発生して半導体装置９の信頼性が低下するといった問題がある。   However, in the conventional structure as described above, the side surface of the semiconductor chip 2 and the side surface of the semiconductor circuit forming layer 2a are exposed on the side surface of the semiconductor device 9 separated as shown in FIG. In addition, there is a problem that the reliability of the semiconductor device 9 is reduced due to moisture permeation, peeling or destruction from the exposed surface.

また、図１３に示すように半導体装置９の外部電極８を実装部１１によって実装基板１０に実装し、半導体装置９と実装基板１０との間にアンダーフィル樹脂１２を充填し、半導体装置９の周辺にフィレット１２ａが形成されるが、フィレット１２ａの這い上がり量は半導体装置９のコーナー部分よりも中央部分が多くなり易く、その分、半導体装置９のコーナー部分におけるフィレット１２ａの這い上がり量が減少してしまう。これにより、フィレット１２ａの形状にばらつきが発生し、半導体装置９のコーナー部分において、半導体チップ２と半導体回路形成層２ａとの側面がアンダーフィル樹脂１２ａによって十分に保護されず、封止樹脂７と半導体チップ２との界面に応力が集中し、クラック１３が発生して半導体回路形成層２ａが破壊され、電気的に機能しなくなるという問題も生じた。   Further, as shown in FIG. 13, the external electrode 8 of the semiconductor device 9 is mounted on the mounting substrate 10 by the mounting portion 11, and the underfill resin 12 is filled between the semiconductor device 9 and the mounting substrate 10. Although the fillet 12a is formed in the periphery, the amount of creeping of the fillet 12a tends to be larger at the center portion than the corner portion of the semiconductor device 9, and the amount of creeping of the fillet 12a at the corner portion of the semiconductor device 9 is reduced accordingly. Resulting in. As a result, the shape of the fillet 12a varies, and the side surfaces of the semiconductor chip 2 and the semiconductor circuit formation layer 2a are not sufficiently protected by the underfill resin 12a at the corner portion of the semiconductor device 9, and the sealing resin 7 and The stress concentrates on the interface with the semiconductor chip 2, and the crack 13 is generated, so that the semiconductor circuit forming layer 2 a is broken, resulting in a problem that it does not function electrically.

また、上記のような問題に対して、従来の構造（例えば、特許文献１を参照）では、半導体ウエハの表面に溝を形成した後、溝を含んだ回路面全面を封止樹脂にて保護し、溝より狭い幅のダイシングにより個片化し、半導体チップの側面を封止樹脂にて保護している。しかしながら、溝を形成する時に発生する切削屑を的確に除去しないと、半導体回路形成面や再配線或いはポスト等への不具合が発生するという問題点を有し、また、半導体チップの表面の溝形成は、半導体チップの欠けも発生し易くなり、安定性にも問題点を有することとなる。   Further, with respect to the above problems, in the conventional structure (for example, see Patent Document 1), after forming grooves on the surface of the semiconductor wafer, the entire circuit surface including the grooves is protected with a sealing resin. Then, it is separated into pieces by dicing with a width narrower than the groove, and the side surface of the semiconductor chip is protected with a sealing resin. However, if the cutting waste generated when forming the groove is not accurately removed, there is a problem that a defect occurs on the semiconductor circuit formation surface, rewiring or post, and the groove formation on the surface of the semiconductor chip. In this case, chipping of the semiconductor chip is likely to occur, and there is a problem in stability.

また、共通の封止樹脂で半導体チップの表面（回路面）と半導体チップの側面とをまとめて保護しているため、半導体チップの表面を保護する封止樹脂と半導体チップの側面を保護する封止樹脂とは同一の材質となり、半導体チップの表面の保護に最適な材質と半導体チップの側面の保護に最適な材質とを個別に採用することは困難であった。   In addition, since the surface (circuit surface) of the semiconductor chip and the side surface of the semiconductor chip are collectively protected with a common sealing resin, the sealing resin that protects the surface of the semiconductor chip and the sealing that protects the side surface of the semiconductor chip. The stop resin is the same material, and it has been difficult to individually adopt the optimum material for protecting the surface of the semiconductor chip and the optimum material for protecting the side surface of the semiconductor chip.

本発明は、側面からの水分浸透や剥離又は破壊などを防止することができ、溝形成時に発生する切削屑が半導体回路形成面や再配線或いはポストへ付着して不具合を発生させるのを防止することができ、実装時におけるフィレットの形状のばらつきを防止することができる半導体装置および半導体装置の実装体および半導体装置の製造方法を提供することを目的とする。   The present invention can prevent moisture permeation, peeling, or destruction from the side surface, and prevents cutting waste generated at the time of groove formation from adhering to the semiconductor circuit formation surface, rewiring, or post and causing problems. An object of the present invention is to provide a semiconductor device, a mounting body of the semiconductor device, and a method of manufacturing the semiconductor device that can prevent variation in the shape of the fillet during mounting.

上記の問題を解決するために、本第１発明における半導体装置は、表面に半導体回路形成層を有する半導体チップと、
前記半導体チップの表面に設けられた半導体電極と、
前記半導体チップの表面を絶縁して保護する絶縁樹脂と、
前記半導体電極と電気的に接続される再配線と、
前記再配線と電気的に接続されるポストと、
前記半導体チップの表面と前記再配線と前記ポストとを保護する第一の封止樹脂とを有し、
第二の封止樹脂が前記第一の封止樹脂の側面と前記半導体回路形成層の側面と前記半導体チップの側面の一部分とを覆うとともに、第三の封止樹脂が前記半導体チップの側面の残りの部分を覆い、
前記半導体チップの側面及び前記第一の封止樹脂の側面における前記第二の封止樹脂によって覆われている部分の長さは、前記半導体チップの側面における前記第三の封止樹脂によって覆われている部分の長さよりも長く、
前記第二の封止樹脂及び前記第三の封止樹脂は、前記第一の封止樹脂に比べて低粘度でかつ低弾性であるものである。 In order to solve the above problem, a semiconductor device according to the first aspect of the present invention includes a semiconductor chip having a semiconductor circuit formation layer on the surface,
A semiconductor electrode provided on a surface of the semiconductor chip,
An insulating resin to protect and insulate the surface of the semiconductor chip,
Rewiring electrically connected to the semiconductor electrode;
A post which is connected to the redistribution electrically,
And a first sealing resin for protecting the said post and the surface and the rewiring of the semiconductor chip,
With a second sealing resin covers a portion of the side surface and the side surface of the semiconductor chip of the semiconductor circuit layer and the side surface of the first sealing resin, a third sealing resin side of said semiconductor chip Cover the rest ,
The length of the portion covered with the second sealing resin on the side surface of the semiconductor chip and the side surface of the first sealing resin is covered with the third sealing resin on the side surface of the semiconductor chip. Longer than the length of the part
Said 2nd sealing resin and said 3rd sealing resin are low viscosity and low elasticity compared with said 1st sealing resin .

これによると、第一の封止樹脂の側面と半導体回路形成層の側面と半導体チップの側面の一部分とが第二の封止樹脂によって覆われ、半導体チップの側面の残りの部分が第三の封止樹脂によって覆われているため、上記各側面が第二および第三の封止樹脂によって保護される。したがって、各側面からの水分浸透を防止するとともに応力を緩和することができ、半導体装置の剥離や破壊などを防止することができ、半導体装置の信頼性が向上する。   According to this, the side surface of the first sealing resin, the side surface of the semiconductor circuit forming layer, and a part of the side surface of the semiconductor chip are covered with the second sealing resin, and the remaining portion of the side surface of the semiconductor chip is the third side. Since it is covered with the sealing resin, each of the side surfaces is protected by the second and third sealing resins. Therefore, moisture permeation from each side surface can be prevented and stress can be relaxed, and the semiconductor device can be prevented from being peeled off or broken, thereby improving the reliability of the semiconductor device.

また、第一の封止樹脂と第二の封止樹脂と第三の封止樹脂とを別々に設けることにより、第一の封止樹脂には、半導体チップの表面と再配線とポストとを保護するのに最適な信頼性の高い材質を採用することができ、第二および第三の封止樹脂には、上記各側面に作用する応力を緩和するのに適した別の材質を採用することができる。   In addition, by providing the first sealing resin, the second sealing resin, and the third sealing resin separately, the first sealing resin includes the surface of the semiconductor chip, the rewiring, and the post. A highly reliable material that is optimal for protection can be adopted, and another material suitable for relieving the stress acting on each of the side surfaces is adopted for the second and third sealing resins. be able to.

本第２発明における半導体装置は、前記第三の封止樹脂が前記半導体チップの裏面を覆うものである。
これによると、半導体チップの裏面が第三の封止樹脂によって保護される。 The semiconductor device according to the second invention is the third sealing resin covers the back surface of the semiconductor chip.
According to this, the back surface of the semiconductor chip is protected by the third sealing resin.

本第３発明における半導体装置は、前記半導体チップの側面に、外側方へ張り出して前記ポスト側から前記半導体チップの裏面側へ向かうアンダーフィル樹脂の流れを止める流れ止め用段差部が形成され、
前記流れ止め用段差部は前記第一の封止樹脂側から前記半導体回路形成層を超えた深さに位置しており、
前記流れ止め用段差部は、前記第二の封止樹脂と前記第三の封止樹脂との界面に形成されるものである。 The semiconductor device according to the third invention, the a side surface of the semiconductor chip, antirunning step portion to stop the flow of the underfill resin toward the rear surface side of the semiconductor chip from the post side projects to the outer side is formed,
The flow stopping step is located at a depth beyond the semiconductor circuit forming layer from the first sealing resin side ,
The step portion for preventing flow is formed at the interface between the second sealing resin and the third sealing resin .

本第４発明は、上記第３発明に記載の半導体装置を実装基板に実装した実装体であって、
前記半導体装置の前記ポストに外部電極が設けられ、
前記外部電極と前記実装基板とが電気的に接続され、
前記半導体装置と前記実装基板との間にアンダーフィル樹脂が充填されて実装部が保護され、
前記アンダーフィル樹脂のフィレットが前記流れ止め用段差部まで達しているものである。 The fourth invention is a mounting body in which the semiconductor device according to the third invention is mounted on a mounting board,
External electrodes are provided on the post of the semiconductor device,
Wherein the external electrode and the said mounting substrate are electrically connected,
The underfill resin between the semiconductor device and the mounting substrate is protected mounting part is filled,
In which the fillet of the underfill resin has reached up to the stepped portion for the flow stop.

これによると、アンダーフィル樹脂のフィレットの這い上がりは流れ止め用段差部によって止められるため、半導体装置のコーナー部分におけるフィレットの這い上がり量と半導体装置の中央部分におけるフィレットの這い上がり量とがほぼ均等になり、実装時におけるフィレットの形状のばらつきを防止することができる。これにより、半導体装置のコーナー部分がフィレットによって十分に保護される。   According to this, since the rise of the fillet of the underfill resin is stopped by the step portion for preventing flow, the rise amount of the fillet at the corner portion of the semiconductor device and the rise amount of the fillet at the center portion of the semiconductor device are almost equal. Thus, variation in fillet shape during mounting can be prevented. Thereby, the corner portion of the semiconductor device is sufficiently protected by the fillet.

本第５発明における半導体装置の製造方法は、表面に半導体回路形成層を備えた複数の半導体チップを有する半導体ウエハをダイシングして半導体装置を製造する方法であって、
複数の半導体チップを有する半導体ウエハの表面を第一の封止樹脂で覆う工程と、
半導体チップの間を第一の封止樹脂側からダイシングすることにより、半導体チップの間に、前記第一の封止樹脂側から前記半導体回路形成層を超える深さまで第一の溝を形成する工程と、
前記第一の封止樹脂側から前記第一の溝に第二の封止樹脂を充填する工程と、
前記半導体チップの間を前記第一の封止樹脂とは反対側からダイシングすることにより、前記半導体チップの間に、前記第一の溝内の前記第二の封止樹脂に達する第二の溝を形成する工程と、
前記第一の封止樹脂とは反対側から前記第二の溝に第三の封止樹脂を充填する工程と、
前記第一および前記第二の溝より狭いダイシング幅によってダイシングし、前記第二の封止樹脂を前記第一の封止樹脂の側面と前記半導体回路形成層の側面と前記半導体チップの側面とに残すとともに前記第三の封止樹脂を前記半導体チップの側面と裏面とに残した状態で、個片化する工程とを有し、
前記半導体チップの側面及び前記第一の封止樹脂の側面における前記第二の封止樹脂によって覆われている部分の長さは、前記半導体チップの側面における第三の封止樹脂によって覆われている部分の長さよりも長く、
前記第二の封止樹脂及び前記第三の封止樹脂は、前記第一の封止樹脂に比べて低粘度でかつ低弾性であるものである。 A method for manufacturing a semiconductor device according to a fifth aspect of the invention is a method for manufacturing a semiconductor device by dicing a semiconductor wafer having a plurality of semiconductor chips each having a semiconductor circuit forming layer on a surface thereof.
A step of covering the surface of a semiconductor wafer having a plurality of semiconductor chips with a first sealing resin;
By dicing between the semiconductor chip from the first sealing resin side, between the semiconductor chip, forming a first groove from the first sealing resin side to a depth exceeding the semiconductor circuit layer When,
A step of filling the second sealing resin to the first groove from the first sealing resin side,
Wherein by dicing from the opposite side of the between the semiconductor chip the first sealing resin, wherein between the semiconductor chip, the second grooves reaching said second sealing resin of the first groove Forming a step;
A step of filling the third sealing resin to said second groove from the opposite side to the first sealing resin,
Diced by the first and the second narrower than the groove dicing width, the said second sealing resin and a side surface of the first sealing resin and a side surface of the semiconductor circuit layer and the side surface of the semiconductor chip in a state in which the third sealing resin left on the side surface and the back surface of the semiconductor chip with leaves, possess a step of dicing,
The length of the portion covered with the second sealing resin on the side surface of the semiconductor chip and the side surface of the first sealing resin is covered with the third sealing resin on the side surface of the semiconductor chip. Longer than the length of the part
Said 2nd sealing resin and said 3rd sealing resin are low viscosity and low elasticity compared with said 1st sealing resin .

これによると、半導体ウエハの表面を第一の封止樹脂で覆った後、半導体チップの間に第一および第二の溝を形成しているため、第一および第二の溝の形成時、半導体ウエハの表面は第一の封止樹脂によって保護されている。したがって、第一および第二の溝の形成時に発生した切削屑が半導体ウエハの表面に残存するのを防止したり、半導体チップの表面が切削屑によって汚染されるのを防止することができ、また、半導体チップが欠けるのを防止することもでき、これにより、不具合の発生を防止することができる。   According to this, since the first and second grooves are formed between the semiconductor chips after covering the surface of the semiconductor wafer with the first sealing resin, when forming the first and second grooves, The surface of the semiconductor wafer is protected by the first sealing resin. Therefore, it is possible to prevent the cutting waste generated at the time of forming the first and second grooves from remaining on the surface of the semiconductor wafer, to prevent the surface of the semiconductor chip from being contaminated by the cutting waste, Further, it is possible to prevent the semiconductor chip from being chipped, thereby preventing the occurrence of defects.

また、第一の封止樹脂には、半導体ウエハの表面を保護するのに最適な信頼性の高い材質を採用することができ、第二の封止樹脂には、第一の溝に流れ込み易い別の材質を採用することができ、同様に、第三の封止樹脂には、第二の溝に流れ込み易い材質を採用することができるため、半導体装置の製造が容易になり、製造された半導体装置の信頼性が向上する。   The first sealing resin can be made of a highly reliable material that is optimal for protecting the surface of the semiconductor wafer, and the second sealing resin can easily flow into the first groove. Another material can be adopted, and similarly, the third sealing resin can be made of a material that can easily flow into the second groove. The reliability of the semiconductor device is improved.

また、ダイシングして半導体装置を個片化することにより、第一の封止樹脂の側面と半導体回路形成層の側面と半導体チップの側面とが第二および第三の封止樹脂によって保護されるため、上記各側面からの水分浸透を防止するとともに応力を緩和することができる。これにより、半導体装置の剥離や破壊などを防止することができ、半導体装置の信頼性が向上する。さらに、半導体チップの裏面が第三の封止樹脂によって保護される。   Further, by dicing and dividing the semiconductor device into pieces, the side surface of the first sealing resin, the side surface of the semiconductor circuit forming layer, and the side surface of the semiconductor chip are protected by the second and third sealing resins. Therefore, moisture can be prevented from penetrating from the side surfaces and stress can be relaxed. Thereby, peeling and destruction of the semiconductor device can be prevented, and the reliability of the semiconductor device is improved. Furthermore, the back surface of the semiconductor chip is protected by a third sealing resin.

本第６発明における半導体装置の製造方法は、前記第二の溝に前記第三の封止樹脂を充填する工程後、前記半導体チップの裏面側に残った前記第三の封止樹脂を研削して除去する工程を行い、
その後、ダイシングにより、前記第三の封止樹脂を前記半導体チップの側面に残した状態で、個片化する工程を行うものである。 The method of manufacturing a semiconductor device in the sixth invention, after the step of filling the third sealing resin in the second groove, grinding the third sealing resin remaining on the back surface side of the semiconductor chip The process of removing
Then, by dicing in a state where the third sealing resin left on the side surface of the semiconductor chip, in which a step of singulating.

本第７発明における半導体装置の製造方法は、前記第二の溝に前記第三の封止樹脂を充填する工程後、前記第一および前記第二の溝より狭いダイシング幅により、前記第二の封止樹脂側から前記半導体回路形成層を超える深さまで第三の溝を形成する工程を行い、
その後、前記第三の溝よりも狭いダイシング幅によってダイシングし、個片化する工程を行うものである。 The method of manufacturing a semiconductor device in the seventh invention, after the step of filling the third sealing resin in the second groove, by the first and the narrower dicing width than the second groove, the second It performs the step of forming the third groove from the sealing resin side to a depth exceeding the semiconductor circuit layer,
Then, diced by a narrow dicing width than said third groove, in which a step of singulating.

これによると、個片化された半導体装置の側面には、外側方へ張り出して第一の封止樹脂側から半導体チップの裏面側へ向かうアンダーフィル樹脂の流れを止める流れ止め用段差部が形成される。これにより、半導体装置を実装基板に実装した際、アンダーフィル樹脂のフィレットの這い上がりは流れ止め用段差部によって止められるため、半導体装置のコーナー部分におけるフィレットの這い上がり量と半導体装置の中央部分におけるフィレットの這い上がり量とがほぼ均等になり、実装時におけるフィレットの形状のばらつきを防止することができる。これにより、半導体装置のコーナー部分がフィレットによって十分に保護される。   According to this, on the side surface of the separated semiconductor device, a step portion for preventing flow is formed that protrudes outward and stops the flow of the underfill resin from the first sealing resin side toward the back surface side of the semiconductor chip. Is done. As a result, when the semiconductor device is mounted on the mounting substrate, the rise of the fillet of the underfill resin is stopped by the step portion for preventing flow, so that the amount of rise of the fillet at the corner portion of the semiconductor device and the center portion of the semiconductor device The amount of rise of the fillet becomes substantially uniform, and variations in the shape of the fillet during mounting can be prevented. Thereby, the corner portion of the semiconductor device is sufficiently protected by the fillet.

以上のように本発明によれば、半導体装置の側面が第二および第三の封止樹脂によって保護されるため、側面からの水分浸透を防止するとともに応力を緩和することができ、これにより、半導体装置の剥離や破壊などを防止することができ、半導体装置の信頼性が向上する。 As described above, according to the present invention, since the side surface of the semiconductor device is protected by the second and third sealing resins, moisture penetration from the side surface can be prevented and stress can be relaxed. Separation and destruction of the semiconductor device can be prevented, and the reliability of the semiconductor device is improved.

また、半導体装置を実装基板に実装した際、アンダーフィル樹脂のフィレットの這い上がりは流れ止め用段差部によって止められるため、フィレットの形状のばらつきを防止することができ、これにより、半導体装置のコーナー部分がフィレットによって十分に保護される。   Also, when the semiconductor device is mounted on the mounting board, the rise of the fillet of the underfill resin is stopped by the flow stop step portion, so that variation in the shape of the fillet can be prevented. The part is well protected by the fillet.

また、第一および第二の溝の形成時、半導体ウエハの表面は第一の封止樹脂によって保護されているため、第一および第二の溝の形成時に発生した切削屑が半導体ウエハの表面に残存したり或いは半導体チップの表面が切削屑によって汚染されるのを防止することができ、これにより、不具合の発生を防止することができる。   Further, since the surface of the semiconductor wafer is protected by the first sealing resin when the first and second grooves are formed, the cutting waste generated during the formation of the first and second grooves is removed from the surface of the semiconductor wafer. Or the surface of the semiconductor chip can be prevented from being contaminated by cutting chips, thereby preventing the occurrence of defects.

また、第一の封止樹脂には、半導体チップの表面を保護するのに最適な信頼性の高い材質を採用することができ、第二および第三の封止樹脂には、第一および第二の溝に流れ込み易くかつ側面に作用する応力を緩和するのに適した別の材質を採用することができるため、半導体装置の製造が容易になり、製造された半導体装置の信頼性が向上する。   The first sealing resin can employ a highly reliable material that is optimal for protecting the surface of the semiconductor chip. The second and third sealing resins include the first and second sealing resins. Another material suitable for relieving stress acting on the side surface that can easily flow into the second groove can be adopted, so that the semiconductor device can be easily manufactured and the reliability of the manufactured semiconductor device is improved. .

本発明の半導体装置は、ウエハレベルＣＳＰの配線形成、第一の封止樹脂形成後に、半導体チップ表面にダイシングによる溝を形成することとし、第二の封止樹脂にて溝を充填し、溝より狭い幅のダイシングにより個片化を行うことにより、簡便な工法でありながら、半導体チップ表面へのダメージもなく、半導体回路形成層の側面を第二の封止樹脂にて保護する構造となり、半導体装置およびその実装体の信頼性を高めることができる。   In the semiconductor device of the present invention, after the wafer level CSP wiring and the first sealing resin are formed, a groove by dicing is formed on the surface of the semiconductor chip, and the groove is filled with the second sealing resin. By dividing into pieces by dicing with a narrower width, it is a simple method, but there is no damage to the surface of the semiconductor chip, and the side surface of the semiconductor circuit forming layer is protected with the second sealing resin, The reliability of the semiconductor device and its mounting body can be improved.

以下、本発明の実施の形態について、図面を参照しながら説明する。尚、先述した従来例と同じ部材については同一の符号を付記して説明を省略する。
（実施の形態１）
まず、実施の形態１における半導体装置について、図面を参照しながら具体的に説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, about the same member as the prior art example mentioned above, the same code | symbol is attached and description is abbreviate | omitted.
(Embodiment 1)
First, the semiconductor device in Embodiment 1 will be specifically described with reference to the drawings.

図１は本発明の実施の形態１における半導体装置１６の製造方法を説明する断面図である。
従来と同様に、図１２（ａ）に示すように、半導体ウエハ１は、複数の半導体チップ２を有している。各半導体チップ２は、表面に、半導体回路形成層２ａと半導体電極３とを有している。 FIG. 1 is a cross-sectional view illustrating a method for manufacturing a semiconductor device 16 according to the first embodiment of the present invention.
As in the conventional case, the semiconductor wafer 1 has a plurality of semiconductor chips 2 as shown in FIG. Each semiconductor chip 2 has a semiconductor circuit forming layer 2a and a semiconductor electrode 3 on the surface.

ウエハレベルＣＳＰの製造方法として、先ず、半導体ウエハ１の半導体回路形成層２ａの表面に絶縁保護膜４を形成し、この絶縁保護膜４を開口して半導体電極３を絶縁保護膜４から露出させる。半導体電極３から配線を引きまわすための再配線５を形成し、再配線５上にポスト６を形成し、半導体ウエハ１の表面を第一の封止樹脂７で覆って保護する。ここまでの工程は従来と同様である。   As a manufacturing method of the wafer level CSP, first, the insulating protective film 4 is formed on the surface of the semiconductor circuit forming layer 2a of the semiconductor wafer 1, and the insulating protective film 4 is opened to expose the semiconductor electrode 3 from the insulating protective film 4. . A rewiring 5 for routing the wiring from the semiconductor electrode 3 is formed, a post 6 is formed on the rewiring 5, and the surface of the semiconductor wafer 1 is covered with a first sealing resin 7 for protection. The steps so far are the same as in the prior art.

次に、図１（ａ）に示すように、各半導体チップ２の間を第一の封止樹脂７の表面側からダイシングして、各半導体チップ２の間に、第一の封止樹脂７の表面側から半導体回路形成層２ａを超える深さまで第一の溝１４を形成する。   Next, as shown in FIG. 1A, dicing is performed between the semiconductor chips 2 from the surface side of the first sealing resin 7, and the first sealing resin 7 is interposed between the semiconductor chips 2. The first groove 14 is formed from the surface side to a depth exceeding the semiconductor circuit forming layer 2a.

その後、図１（ｂ）に示すように、第一の封止樹脂７側から第一の溝１４に第二の封止樹脂１５を充填し、第一の封止樹脂７の表面を第二の封止樹脂１５で覆う。
次に、図１（ｃ）に示すように、第一および第二の封止樹脂７，１５を研削して、ポスト６の端部を露出させ、露出した部分に外部電極８を形成する。また、半導体チップ２（半導体ウエハ１）の裏面側を研削して所定の厚みにする。 After that, as shown in FIG. 1B, the first sealing resin 7 is filled with the second sealing resin 15 from the first sealing resin 7 side, and the surface of the first sealing resin 7 is made second. The sealing resin 15 is covered.
Next, as shown in FIG. 1C, the first and second sealing resins 7 and 15 are ground to expose the ends of the posts 6, and the external electrodes 8 are formed in the exposed portions. Further, the back side of the semiconductor chip 2 (semiconductor wafer 1) is ground to a predetermined thickness.

その後、図１（ｄ）に示すように、第一の溝１４よりも狭いダイシング幅Ｗ１によって各半導体チップ２の間をダイシングして切り落とし、第二の封止樹脂１５を第一の封止樹脂７の側面と半導体回路形成層２ａの側面と半導体チップ２の側面とに残した状態で、個片化する。これにより、複数の半導体装置１６（ウエハレベルＣＳＰ）が製造される。   Thereafter, as shown in FIG. 1 (d), each semiconductor chip 2 is diced and cut off by a dicing width W1 narrower than that of the first groove 14, and the second sealing resin 15 is removed from the first sealing resin 15. 7 is separated into pieces while remaining on the side surfaces of the semiconductor circuit forming layer 2 a and the side surfaces of the semiconductor chip 2. Thereby, a plurality of semiconductor devices 16 (wafer level CSP) are manufactured.

上記のような製造方法によると、図１（ａ）に示すように、半導体ウエハ１の表面を第一の封止樹脂７で覆った後、各半導体チップ２の間に第一の溝１４を形成しているため、第一の溝１４の形成時、半導体ウエハ１の表面は第一の封止樹脂７によって保護されている。したがって、第一の溝１４の形成時に発生した切削屑が半導体ウエハ１の表面に残存するのを防止したり、半導体チップ２の表面が切削屑によって汚染されるのを防止することができ、また、半導体チップ２が欠けるのを防止することもでき、これにより、不具合の発生を防止することができる。   According to the manufacturing method as described above, as shown in FIG. 1A, after the surface of the semiconductor wafer 1 is covered with the first sealing resin 7, the first grooves 14 are formed between the semiconductor chips 2. Therefore, the surface of the semiconductor wafer 1 is protected by the first sealing resin 7 when the first groove 14 is formed. Therefore, it is possible to prevent the cutting waste generated at the time of forming the first groove 14 from remaining on the surface of the semiconductor wafer 1 or to prevent the surface of the semiconductor chip 2 from being contaminated by the cutting waste. Further, it is possible to prevent the semiconductor chip 2 from being chipped, thereby preventing the occurrence of defects.

上記のような製造方法により製造された半導体装置１６の構成を以下に説明する。
図１（ｄ）に示すように、半導体装置１６は、表面に半導体回路形成層２ａを有する半導体チップ２と、半導体回路形成層２ａの表面に設けられた半導体電極３と、半導体回路形成層２ａの表面を絶縁して保護する絶縁保護膜４（絶縁樹脂の一例）と、半導体電極３と電気的に接続される再配線５と、再配線５と電気的に接続されるポスト６と、半導体回路形成層２ａの表面と再配線５とポスト６とを保護する第一の封止樹脂７とを有している。 The configuration of the semiconductor device 16 manufactured by the above manufacturing method will be described below.
As shown in FIG. 1D, the semiconductor device 16 includes a semiconductor chip 2 having a semiconductor circuit formation layer 2a on the surface, a semiconductor electrode 3 provided on the surface of the semiconductor circuit formation layer 2a, and a semiconductor circuit formation layer 2a. An insulating protective film 4 (an example of insulating resin) that insulates and protects the surface of the metal, a rewiring 5 electrically connected to the semiconductor electrode 3, a post 6 electrically connected to the rewiring 5, a semiconductor A first sealing resin 7 that protects the surface of the circuit forming layer 2 a, the rewiring 5, and the post 6 is provided.

上記第一の溝１４によって、半導体チップ２の側面には、外側方へ張り出す張り出し部２ｂが全周にわたり形成される。張り出し部２ｂは第一の封止樹脂７側（半導体装置１６の表面側）から半導体回路形成層２ａを超えた深さに位置している。第二の封止樹脂１５は、張り出し部２ｂによる段差を埋めるとともに、第一の封止樹脂７の側面と半導体回路形成層２ａの側面と半導体チップ２の張り出し部２ｂまでの側面とを覆っている。   Due to the first groove 14, a protruding portion 2 b that protrudes outward is formed on the entire side surface of the semiconductor chip 2. The overhang portion 2b is located at a depth beyond the semiconductor circuit formation layer 2a from the first sealing resin 7 side (the surface side of the semiconductor device 16). The second sealing resin 15 fills the level difference caused by the protruding portion 2b and covers the side surface of the first sealing resin 7, the side surface of the semiconductor circuit forming layer 2a, and the side surface of the semiconductor chip 2 up to the protruding portion 2b. Yes.

これによると、第一の封止樹脂７の側面と半導体回路形成層２ａの側面と半導体チップ２の側面とが第二の封止樹脂１５によって保護されるため、上記各側面からの水分浸透を防止するとともに側面部分に作用する応力を緩和することができる。したがって、半導体装置１６の剥離や破壊などを防止することができ、半導体装置１６の信頼性が向上する。   According to this, since the side surface of the first sealing resin 7, the side surface of the semiconductor circuit forming layer 2a, and the side surface of the semiconductor chip 2 are protected by the second sealing resin 15, moisture permeation from the respective side surfaces is prevented. The stress acting on the side surface portion can be mitigated while being prevented. Therefore, peeling or destruction of the semiconductor device 16 can be prevented, and the reliability of the semiconductor device 16 is improved.

また、第一の封止樹脂７には、半導体チップ２の表面を保護するのに最適な信頼性の高い材質（例えば高純度なエポキシ系樹脂等）を採用することができ、第二の封止樹脂１５には、第一の溝１４に流れ込み易くかつ側面に作用する応力を緩和するのに適した別の材質（例えば樹脂中のフィラー充填剤量を減らし，溝への充填性と低応力化を高めたエポキシ系樹脂や低弾性のポリイミド系樹脂，シリコーン系樹脂等）を採用することができるため、半導体装置１６の製造が容易になり、製造された半導体装置１６の信頼性が向上する。このようなことから、第二の封止樹脂１５には、第一の封止樹脂７に比べて、低粘度でかつ低弾性の材質が用いられている。   The first sealing resin 7 can be made of a highly reliable material (for example, a high-purity epoxy resin) that is optimal for protecting the surface of the semiconductor chip 2. The stop resin 15 is made of another material that is easy to flow into the first groove 14 and is suitable for relaxing the stress acting on the side surface (for example, the amount of filler filler in the resin is reduced, the filling property into the groove and the low stress Therefore, the semiconductor device 16 can be easily manufactured, and the reliability of the manufactured semiconductor device 16 is improved. . For this reason, the second sealing resin 15 is made of a material having lower viscosity and lower elasticity than the first sealing resin 7.

（実施の形態２）
次に、実施の形態２における半導体装置について、図面を参照しながら具体的に説明する。実施の形態２は半導体チップの側面全面と裏面全面を封止樹脂にて保護することを特徴とする。 (Embodiment 2)
Next, the semiconductor device in the second embodiment will be specifically described with reference to the drawings. The second embodiment is characterized in that the entire side surface and the entire back surface of the semiconductor chip are protected with a sealing resin.

図２は本発明の実施の形態２における半導体装置２０の断面図である。
先述した実施の形態１と同様に、図１（ｂ）に示すように、第一の溝１４に第二の封止樹脂１５を充填し、第一の封止樹脂７の表面を第二の封止樹脂１５で覆った後、半導体チップ２の裏面側を研削して所定の厚さにし、次に、図２（ａ）に示すように、各半導体チップ２の間を第一の封止樹脂７とは反対側（すなわち半導体チップ２の裏面側）からダイシングすることにより、各半導体チップ２の間に、第一の溝１４内の第二の封止樹脂１５に達する第二の溝１７を形成する。 FIG. 2 is a cross-sectional view of the semiconductor device 20 according to the second embodiment of the present invention.
As in the first embodiment, the first groove 14 is filled with the second sealing resin 15 as shown in FIG. After covering with the sealing resin 15, the back surface side of the semiconductor chip 2 is ground to a predetermined thickness, and then, as shown in FIG. By dicing from the side opposite to the resin 7 (that is, the back surface side of the semiconductor chip 2), the second groove 17 reaching the second sealing resin 15 in the first groove 14 between the semiconductor chips 2 is obtained. Form.

但し、厚みの規制がなければ、半導体チップ２の裏面側を研削する必要はない。また、図２（ａ）に示すように、第二の溝１７の幅を、第一の溝１４の幅と同一にしているが、第一の溝１４の幅より広くても或いは狭くてもよい。   However, there is no need to grind the back side of the semiconductor chip 2 if there is no restriction on the thickness. In addition, as shown in FIG. 2A, the width of the second groove 17 is the same as the width of the first groove 14, but it may be wider or narrower than the width of the first groove 14. Good.

次に、図２（ｂ）に示すように、第一の封止樹脂７とは反対側（すなわち半導体チップ２の裏面側）から第二の溝１７に第三の封止樹脂１８を充填し、半導体チップ２の裏面を第三の封止樹脂１８で覆う。   Next, as shown in FIG. 2B, the third sealing resin 18 is filled into the second groove 17 from the side opposite to the first sealing resin 7 (that is, the back surface side of the semiconductor chip 2). The back surface of the semiconductor chip 2 is covered with a third sealing resin 18.

その後、図２（ｃ）に示すように、第一および第二の封止樹脂７，１５を研削して、ポスト６の端部を露出させ、露出した部分に外部電極８を形成する。
次に、図２（ｄ）に示すように、第一および第二の溝１４，１７より狭いダイシング幅Ｗ１によってダイシングして切り落とし、第二の封止樹脂１５を第一の封止樹脂７の側面と半導体回路形成層２ａの側面と半導体チップ２の側面とに残すとともに第三の封止樹脂１８を半導体チップ２の側面と裏面とに残した状態で、個片化する。これにより、複数の半導体装置２０（ウエハレベルＣＳＰ）が製造される。 Thereafter, as shown in FIG. 2C, the first and second sealing resins 7 and 15 are ground to expose the ends of the posts 6, and the external electrodes 8 are formed in the exposed portions.
Next, as shown in FIG. 2 (d), dicing is performed by dicing with a dicing width W 1 narrower than the first and second grooves 14 and 17, and the second sealing resin 15 is removed from the first sealing resin 7. The wafer is separated into pieces in the state where the side surface, the side surface of the semiconductor circuit forming layer 2a and the side surface of the semiconductor chip 2 are left and the third sealing resin 18 is left on the side surface and the back surface of the semiconductor chip 2. Thereby, a plurality of semiconductor devices 20 (wafer level CSP) are manufactured.

上記のような製造方法によると、図１（ａ），図２（ａ）に示すように、半導体ウエハ１の表面を第一の封止樹脂７で覆った後、各半導体チップ２の間に第一および第二の溝１４，１７を形成しているため、第一および第二の溝１４，１７の形成時、半導体ウエハ１の表面は第一の封止樹脂７によって保護されている。したがって、第一および第二の溝１４，１７の形成時に発生した切削屑が半導体ウエハ１の表面に残存するのを防止したり、半導体チップ２の表面が切削屑によって汚染されるのを防止することができ、また、半導体チップ２が欠けるのを防止することもでき、これにより、不具合の発生を防止することができる。   According to the manufacturing method as described above, after the surface of the semiconductor wafer 1 is covered with the first sealing resin 7 as shown in FIG. 1A and FIG. Since the first and second grooves 14 and 17 are formed, the surface of the semiconductor wafer 1 is protected by the first sealing resin 7 when the first and second grooves 14 and 17 are formed. Therefore, the cutting waste generated when the first and second grooves 14 and 17 are formed is prevented from remaining on the surface of the semiconductor wafer 1, and the surface of the semiconductor chip 2 is prevented from being contaminated by the cutting waste. In addition, it is possible to prevent the semiconductor chip 2 from being chipped, thereby preventing the occurrence of defects.

上記のような製造方法により製造された半導体装置２０の構成を以下に説明する。
図２（ｄ）に示すように、半導体装置２０は、表面に半導体回路形成層２ａを有する半導体チップ２と、半導体回路形成層２ａの表面に設けられた半導体電極３と、半導体回路形成層２ａの表面を絶縁して保護する絶縁保護膜４（絶縁樹脂の一例）と、半導体電極３と電気的に接続される再配線５と、再配線５と電気的に接続されるポスト６と、半導体回路形成層２ａの表面と再配線５とポスト６とを保護する第一の封止樹脂７とを有している。 The configuration of the semiconductor device 20 manufactured by the above manufacturing method will be described below.
As shown in FIG. 2D, the semiconductor device 20 includes a semiconductor chip 2 having a semiconductor circuit formation layer 2a on the surface, a semiconductor electrode 3 provided on the surface of the semiconductor circuit formation layer 2a, and a semiconductor circuit formation layer 2a. An insulating protective film 4 (an example of insulating resin) that insulates and protects the surface of the metal, a rewiring 5 electrically connected to the semiconductor electrode 3, a post 6 electrically connected to the rewiring 5, a semiconductor A first sealing resin 7 that protects the surface of the circuit forming layer 2 a, the rewiring 5, and the post 6 is provided.

第二の封止樹脂１５が第一の封止樹脂７の側面と半導体回路形成層２ａの側面と半導体チップ２の側面の一部分とを覆うとともに、第三の封止樹脂１８が半導体チップ２の側面の残りの部分と裏面とを覆う。   The second sealing resin 15 covers the side surface of the first sealing resin 7, the side surface of the semiconductor circuit forming layer 2 a, and a part of the side surface of the semiconductor chip 2, and the third sealing resin 18 is formed on the semiconductor chip 2. Cover the rest of the side and the back.

これによると、上記各側面が第二および第三の封止樹脂１５，１８によって保護されるため、上記各側面からの水分浸透を防止するとともに側面部分に作用する応力を緩和することができる。したがって、半導体装置２０の剥離や破壊などを防止することができ、半導体装置２０の信頼性が向上する。また、半導体チップ２の裏面が第三の封止樹脂１８によって保護される。   According to this, since each said side surface is protected by the 2nd and 3rd sealing resin 15 and 18, the water | moisture-content penetration from each said side surface can be prevented, and the stress which acts on a side surface part can be relieve | moderated. Therefore, peeling or destruction of the semiconductor device 20 can be prevented, and the reliability of the semiconductor device 20 is improved. Further, the back surface of the semiconductor chip 2 is protected by the third sealing resin 18.

また、第一の封止樹脂７には、半導体チップ２の表面を保護するのに最適な信頼性の高い材質（例えば高純度なエポキシ系樹脂等）を採用することができ、第二の封止樹脂１５には、第一の溝１４に流れ込み易くかつ側面に生じる応力を緩和するのに適した別の材質（例えば樹脂中のフィラー充填剤量を減らし，溝への充填性と低応力化を高めたエポキシ系樹脂や低弾性のポリイミド系樹脂，シリコーン系樹脂等）を採用することができ、同様に、第三の封止樹脂１８には、第二の溝１７に流れ込み易くかつ側面に作用する応力を緩和するのに適した材質（例えば樹脂中のフィラー充填剤量を減らし，溝への充填性と低応力化を高めたエポキシ系樹脂や低弾性のポリイミド系樹脂，シリコーン系樹脂等）を採用することができるため、半導体装置２０の製造が容易になり、製造された半導体装置２０の信頼性が向上する。このようなことから、第二および第三の封止樹脂１５，１８には、第一の封止樹脂７に比べて、低粘度でかつ低弾性の材質が用いられている。   The first sealing resin 7 can be made of a highly reliable material (for example, a high-purity epoxy resin) that is optimal for protecting the surface of the semiconductor chip 2. The stop resin 15 is made of another material that is easy to flow into the first groove 14 and is suitable for relieving the stress generated on the side surface (for example, the amount of filler filler in the resin is reduced, and the groove filling property and the stress are reduced. In the same manner, the third sealing resin 18 can easily flow into the second groove 17 and on the side surface. Materials suitable for relieving applied stress (for example, epoxy resin, low elasticity polyimide resin, silicone resin, etc. with reduced filler filler in the resin and increased groove filling and low stress) ) Can be adopted for semiconductor Preparation of location 20 is facilitated, and the reliability of the semiconductor device 20 manufactured can be improved. For this reason, the second and third sealing resins 15 and 18 are made of a material having lower viscosity and lower elasticity than the first sealing resin 7.

（実施の形態３）
次に、実施の形態３における半導体装置について、図面を参照しながら具体的に説明する。 (Embodiment 3)
Next, the semiconductor device in Embodiment 3 will be specifically described with reference to the drawings.

実施の形態３は半導体チップ側面全面を封止樹脂にて保護することを特徴とする。
先述した実施の形態１と同様に、第一の溝１４に第二の封止樹脂１５を充填し、図１（ｃ）に示すように、ポスト６の端部を露出させ、露出させた部分に外部電極８を形成した後、図３（ａ）に示すように、半導体チップ２の裏面側を第一の溝１４内の第二の封止樹脂１５に達するまで研削する。 The third embodiment is characterized in that the entire side surface of the semiconductor chip is protected with a sealing resin.
Similarly to the first embodiment described above, the second sealing resin 15 is filled in the first groove 14, and the end portion of the post 6 is exposed and exposed as shown in FIG. After the external electrode 8 is formed, the back surface side of the semiconductor chip 2 is ground until it reaches the second sealing resin 15 in the first groove 14 as shown in FIG.

その後、図３（ｂ）に示すように、第一の溝１４よりも狭いダイシング幅Ｗ１によってダイシングして切り落とし、第二の封止樹脂１５を第一の封止樹脂７の側面と半導体回路形成層２ａの側面と半導体チップ２の側面とに残した状態で、個片化する。これにより、複数の半導体装置２２（ウエハレベルＣＳＰ）が製造される。   Thereafter, as shown in FIG. 3B, dicing is performed with a dicing width W1 narrower than that of the first groove 14, and the second sealing resin 15 is formed on the side surface of the first sealing resin 7 and the semiconductor circuit. It separates into pieces while remaining on the side surface of the layer 2a and the side surface of the semiconductor chip 2. Thereby, a plurality of semiconductor devices 22 (wafer level CSP) are manufactured.

これによると、図３（ｂ）に示すように、製造された半導体装置２２では、第二の封止樹脂１５が第一の封止樹脂７の側面と半導体回路形成層２ａの側面と半導体チップ２の側面全体とを覆って保護している。このため、上記各側面からの水分浸透を防止するとともに側面部分に作用する応力を緩和することができ、半導体装置２２の剥離や破壊などを防止して半導体装置２２の信頼性を向上させることができる。   According to this, as shown in FIG. 3B, in the manufactured semiconductor device 22, the second sealing resin 15 includes the side surface of the first sealing resin 7, the side surface of the semiconductor circuit forming layer 2 a, and the semiconductor chip. The entire side surface of 2 is covered and protected. For this reason, moisture permeation from the respective side surfaces can be prevented and stress acting on the side surface portions can be relaxed, and the reliability and reliability of the semiconductor device 22 can be improved by preventing the semiconductor device 22 from peeling and breaking. it can.

（実施の形態４）
次に、実施の形態４における半導体装置について、図面を参照しながら具体的に説明する。 (Embodiment 4)
Next, the semiconductor device in the fourth embodiment will be specifically described with reference to the drawings.

先述した実施の形態２と同様に、第二の溝１７に第三の封止樹脂１８を充填し、図２（ｃ）に示すように、ポスト６の端部を露出させ、露出した部分に外部電極８を形成した後、図４（ａ）に示すように、半導体チップ２の裏面側に残った第三の封止樹脂１８を研削して除去する。   As in the second embodiment, the second sealing member 18 is filled in the second groove 17 and the end of the post 6 is exposed as shown in FIG. After the external electrode 8 is formed, as shown in FIG. 4A, the third sealing resin 18 remaining on the back surface side of the semiconductor chip 2 is ground and removed.

次に、図４（ｂ）に示すように、第一および第二の溝１４，１７より狭いダイシング幅Ｗ１によってダイシングして切り落とし、第二の封止樹脂１５を第一の封止樹脂７の側面と半導体回路形成層２ａの側面と半導体チップ２の側面とに残すとともに第三の封止樹脂１８を半導体チップ２の側面に残した状態で、個片化する。これにより、複数の半導体装置２４（ウエハレベルＣＳＰ）が製造される。   Next, as shown in FIG. 4B, dicing is performed by dicing with a dicing width W1 narrower than the first and second grooves 14 and 17, and the second sealing resin 15 is removed from the first sealing resin 7. It is separated into pieces in a state where it remains on the side surface, the side surface of the semiconductor circuit forming layer 2 a and the side surface of the semiconductor chip 2 and the third sealing resin 18 remains on the side surface of the semiconductor chip 2. Thereby, a plurality of semiconductor devices 24 (wafer level CSP) are manufactured.

これによると、図４（ｂ）に示すように、製造された半導体装置２４では、第二の封止樹脂１５が第一の封止樹脂７の側面と半導体回路形成層２ａの側面と半導体チップ２の側面の一部分とを覆って保護しているとともに、第三の封止樹脂１８が半導体チップ２の側面の残りの部分を覆って保護している。このため、上記各側面からの水分浸透を防止するとともに側面部分に作用する応力を緩和することができ、半導体装置２４の剥離や破壊などを防止して半導体装置２４の信頼性を向上させることができる。   According to this, as shown in FIG. 4B, in the manufactured semiconductor device 24, the second sealing resin 15 includes the side surface of the first sealing resin 7, the side surface of the semiconductor circuit forming layer 2 a, and the semiconductor chip. The third sealing resin 18 covers and protects the remaining part of the side surface of the semiconductor chip 2. For this reason, moisture permeation from the respective side surfaces can be prevented and stress acting on the side surface portions can be relaxed, and the reliability and reliability of the semiconductor device 24 can be improved by preventing the semiconductor device 24 from peeling or breaking. it can.

（実施の形態５）
次に、実施の形態５における半導体装置とその実装体について、図面を参照しながら具体的に説明する。 (Embodiment 5)
Next, the semiconductor device and its mounting body in the fifth embodiment will be specifically described with reference to the drawings.

実施の形態５は封止樹脂にて保護された半導体装置側面を実装体としてのアンダーフィル樹脂のフィレット形成を安定化させ側面を保護し、半導体チップ側面の保護を強固にすることを特徴とする。   The fifth embodiment is characterized in that the side face of the semiconductor device protected by the sealing resin is stabilized to form the fillet of the underfill resin as a mounting body, the side face is protected, and the protection of the side face of the semiconductor chip is strengthened. .

先述した実施の形態１と同様に、第一の溝１４に第二の封止樹脂１５を充填し、図１（ｃ）に示すように、ポスト６の端部を露出させ、露出した部分に外部電極８を形成し、半導体チップ２の裏面側を研削して所定の厚みにした後、図５（ａ）に示すように、第一の溝１４より狭いダイシング幅Ｗ２により、第二の封止樹脂１５の表面側（すなわち第一の封止樹脂７側）から半導体回路形成層２ａを超える深さまで第三の溝２６を形成する。   As in the first embodiment described above, the first sealing resin 15 is filled in the first groove 14 and the end of the post 6 is exposed as shown in FIG. After the external electrode 8 is formed and the back surface side of the semiconductor chip 2 is ground to a predetermined thickness, as shown in FIG. 5A, the second sealing is performed with a dicing width W2 narrower than the first groove 14. A third groove 26 is formed from the surface side of the stop resin 15 (that is, the first sealing resin 7 side) to a depth exceeding the semiconductor circuit forming layer 2a.

次に、図５（ｂ）に示すように、上記第三の溝２６よりも狭い切り落とし用のダイシング幅Ｗ３によってダイシングして切り落とし、第二の封止樹脂１５を第一の封止樹脂７の側面と半導体回路形成層２ａの側面と半導体チップ２の側面とに残した状態で、個片化する。これにより、複数の半導体装置２７（ウエハレベルＣＳＰ）が製造される。   Next, as shown in FIG. 5B, the second sealing resin 15 is diced and cut off with a dicing width W3 for cutting that is narrower than the third groove 26. It separates into pieces while remaining on the side surface, the side surface of the semiconductor circuit forming layer 2a, and the side surface of the semiconductor chip 2. Thereby, a plurality of semiconductor devices 27 (wafer level CSP) are manufactured.

これによると、図５（ｂ）に示すように、製造された半導体装置２７の側面には、外側方へ張り出した流れ止め用段差部２８が全周にわたり形成される。流れ止め用段差部２８は、ポスト６側から半導体チップ２の裏面側へ向かうアンダーフィル樹脂１２の流れを止めるものであり、第一の封止樹脂７側から半導体回路形成層２ａを超えた深さに位置している。   According to this, as shown in FIG. 5B, the flow preventing stepped portion 28 protruding outward is formed on the entire side surface of the manufactured semiconductor device 27. The flow stopping step 28 stops the flow of the underfill resin 12 from the post 6 side toward the back surface side of the semiconductor chip 2, and the depth exceeding the semiconductor circuit forming layer 2 a from the first sealing resin 7 side. Is located.

図６は、半導体装置２７を実装基板１０に実装した実装体３０を示す。
上記実装体３０の製造方法としては、先ず、半導体装置２７の外部電極８を実装部１１によって実装基板１０に実装し、外部電極８と実装基板１０とを電気的に接続する。次に、半導体装置２７と実装基板１０との間にアンダーフィル樹脂１２を充填し、半導体装置２７の周辺にフィレット１２ａを形成する。 FIG. 6 shows a mounting body 30 in which the semiconductor device 27 is mounted on the mounting substrate 10.
As a manufacturing method of the mounting body 30, first, the external electrode 8 of the semiconductor device 27 is mounted on the mounting substrate 10 by the mounting portion 11, and the external electrode 8 and the mounting substrate 10 are electrically connected. Next, the underfill resin 12 is filled between the semiconductor device 27 and the mounting substrate 10 to form a fillet 12 a around the semiconductor device 27.

これにより、実装部１１がアンダーフィル樹脂１２で保護される。また、アンダーフィル樹脂１２のフィレット１２ａの這い上がりは流れ止め用段差部２８によって止められるため、半導体装置２７の四隅コーナー部分におけるフィレット１２ａの這い上がり量と半導体装置２７の中央部分におけるフィレット１２ａの這い上がり量とがほぼ均等になり、実装時におけるフィレット１２ａの形状のばらつきを防止することができる。これにより、半導体装置２７の四隅コーナー部分がフィレット１２ａによって十分に保護されるため、半導体回路形成層２ａをより一層強固に保護して半導体装置２７およびその実装体３０の信頼性を高めることができる。   Thereby, the mounting part 11 is protected by the underfill resin 12. Further, since the rising of the fillet 12 a of the underfill resin 12 is stopped by the flow stop step portion 28, the amount of rising of the fillet 12 a at the four corners of the semiconductor device 27 and the rising of the fillet 12 a at the central portion of the semiconductor device 27 are reduced. The amount of rise is almost equal, and variation in the shape of the fillet 12a during mounting can be prevented. As a result, the four corner portions of the semiconductor device 27 are sufficiently protected by the fillet 12a, so that the semiconductor circuit forming layer 2a can be more strongly protected and the reliability of the semiconductor device 27 and its mounting body 30 can be improved. .

（実施の形態６）
次に、実施の形態６における半導体装置とその実装体について、図面を参照しながら具体的に説明する。 (Embodiment 6)
Next, the semiconductor device and its mounting body in the sixth embodiment will be specifically described with reference to the drawings.

先述した実施の形態３と同様に、第一の溝１４に第二の封止樹脂１５を充填し、図３（ａ）に示すように、半導体チップ２の裏面側を第一の溝１４内の第二の封止樹脂１５に達するまで研削した後、図７（ａ）に示すように、第一の溝１４より狭いダイシング幅Ｗ２により、第二の封止樹脂１５の表面側（すなわち第一の封止樹脂７側）から半導体回路形成層２ａを超える深さまで第三の溝２６を形成する。   As in the third embodiment, the first groove 14 is filled with the second sealing resin 15, and the back surface side of the semiconductor chip 2 is placed in the first groove 14 as shown in FIG. After grinding until reaching the second sealing resin 15, as shown in FIG. 7A, the dicing width W <b> 2 narrower than the first groove 14 causes the surface side of the second sealing resin 15 (that is, the first sealing resin 15). The third groove 26 is formed from the one sealing resin 7 side) to a depth exceeding the semiconductor circuit forming layer 2a.

次に、図７（ｂ）に示すように、上記第三の溝２６よりも狭い切り落とし用のダイシング幅Ｗ３によってダイシングして切り落とし、第二の封止樹脂１５を第一の封止樹脂７の側面と半導体回路形成層２ａの側面と半導体チップ２の側面とに残した状態で、個片化する。これにより、複数の半導体装置３２（ウエハレベルＣＳＰ）が製造される。   Next, as shown in FIG. 7B, the second sealing resin 15 is diced and cut off with a dicing width W3 for cutting that is narrower than the third groove 26. It separates into pieces while remaining on the side surface, the side surface of the semiconductor circuit forming layer 2a, and the side surface of the semiconductor chip 2. Thereby, a plurality of semiconductor devices 32 (wafer level CSP) are manufactured.

これによると、図７（ｂ）に示すように、製造された半導体装置３２の側面には、外側方へ張り出した流れ止め用段差部２８が全周にわたり形成される。流れ止め用段差部２８は、ポスト６側から半導体チップ２の裏面側へ向かうアンダーフィル樹脂１２の流れを止めるものであり、第一の封止樹脂７側から半導体回路形成層２ａを超えた深さに位置している。   According to this, as shown in FIG. 7B, the flow stop step portion 28 protruding outward is formed on the entire side surface of the manufactured semiconductor device 32. The flow stopping step 28 stops the flow of the underfill resin 12 from the post 6 side toward the back surface side of the semiconductor chip 2, and the depth exceeding the semiconductor circuit forming layer 2 a from the first sealing resin 7 side. Is located.

尚、半導体装置３２を実装基板１０に実装した実装体（図示省略）の製造方法は上記実施の形態５と同様であり、また、実装体においては、上記実施の形態５と同様に、流れ止め用段差部２８の存在によって、半導体装置３２の四隅コーナー部分におけるフィレット１２ａの這い上がり量と半導体装置３２の中央部分におけるフィレット１２ａの這い上がり量とがほぼ均等になり、実装時におけるフィレット１２ａの形状のばらつきを防止することができる。   A manufacturing method of a mounting body (not shown) in which the semiconductor device 32 is mounted on the mounting substrate 10 is the same as that of the fifth embodiment, and the mounting body is the same as that of the fifth embodiment. Due to the presence of the stepped portion 28, the amount of rise of the fillet 12a at the four corners of the semiconductor device 32 and the amount of rise of the fillet 12a at the central portion of the semiconductor device 32 become substantially equal, and the shape of the fillet 12a when mounted. Can be prevented.

（実施の形態７）
次に、実施の形態７における半導体装置とその実装体について、図面を参照しながら具体的に説明する。 (Embodiment 7)
Next, the semiconductor device and its mounting body in Embodiment 7 will be specifically described with reference to the drawings.

先述した実施の形態２と同様に、第二の溝１７に第三の封止樹脂１８を充填し、図２（ｃ）に示すように、ポスト６の端部を露出させ、露出した部分に外部電極８を形成した後、図８（ａ）に示すように、第一および第二の溝１４，１７より狭いダイシング幅Ｗ２により、第二の封止樹脂１５の表面側（すなわち第一の封止樹脂７側）から半導体回路形成層２ａを超える深さまで第三の溝２６を形成する。   As in the second embodiment, the second sealing member 18 is filled in the second groove 17 and the end of the post 6 is exposed as shown in FIG. After forming the external electrode 8, as shown in FIG. 8A, the surface side of the second sealing resin 15 (that is, the first sealing resin 15) is narrowed by the dicing width W 2 narrower than the first and second grooves 14 and 17. The third groove 26 is formed from the sealing resin 7 side) to a depth exceeding the semiconductor circuit forming layer 2a.

次に、図８（ｂ）に示すように、上記第三の溝２６よりも狭い切り落とし用のダイシング幅Ｗ３によってダイシングして切り落とし、第二の封止樹脂１５を第一の封止樹脂７の側面と半導体回路形成層２ａの側面と半導体チップ２の側面とに残すとともに第三の封止樹脂１８を半導体チップ２の側面と裏面とに残した状態で、個片化する。これにより、複数の半導体装置３４（ウエハレベルＣＳＰ）が製造される。   Next, as shown in FIG. 8B, the second sealing resin 15 is diced and cut off with a dicing width W3 for cutting that is narrower than the third groove 26. The wafer is separated into pieces in the state where the side surface, the side surface of the semiconductor circuit forming layer 2a and the side surface of the semiconductor chip 2 are left and the third sealing resin 18 is left on the side surface and the back surface of the semiconductor chip 2. Thereby, a plurality of semiconductor devices 34 (wafer level CSP) are manufactured.

これによると、図８（ｂ）に示すように、製造された半導体装置３４の側面には、外側方へ張り出した流れ止め用段差部２８が全周にわたり形成される。流れ止め用段差部２８は、ポスト６側から半導体チップ２の裏面側へ向かうアンダーフィル樹脂１２の流れを止めるものであり、第一の封止樹脂７側から半導体回路形成層２ａを超えた深さに位置している。   According to this, as shown in FIG. 8B, the flow preventing stepped portion 28 projecting outward is formed on the entire side surface of the manufactured semiconductor device 34. The flow stopping step 28 stops the flow of the underfill resin 12 from the post 6 side toward the back surface side of the semiconductor chip 2, and the depth exceeding the semiconductor circuit forming layer 2 a from the first sealing resin 7 side. Is located.

尚、半導体装置３４を実装基板１０に実装した実装体（図示省略）の製造方法は上記実施の形態５と同様であり、また、実装体においては、上記実施の形態５と同様に、流れ止め用段差部２８の存在によって、半導体装置３４の四隅コーナー部分におけるフィレット１２ａの這い上がり量と半導体装置３４の中央部分におけるフィレット１２ａの這い上がり量とがほぼ均等になり、実装時におけるフィレット１２ａの形状のばらつきを防止することができる。   A manufacturing method of a mounting body (not shown) in which the semiconductor device 34 is mounted on the mounting substrate 10 is the same as that of the fifth embodiment, and the mounting body is the same as that of the fifth embodiment. Due to the presence of the stepped portion 28, the amount of rise of the fillet 12a at the four corners of the semiconductor device 34 and the amount of rise of the fillet 12a at the central portion of the semiconductor device 34 are substantially equal, and the shape of the fillet 12a when mounted. Can be prevented.

（実施の形態８）
次に、実施の形態８における半導体装置とその実装体について、図面を参照しながら具体的に説明する。 (Embodiment 8)
Next, a semiconductor device and its mounting body in Embodiment 8 will be specifically described with reference to the drawings.

先述した実施の形態４と同様に、第二の溝１７に第三の封止樹脂１８を充填し、図４（ａ）に示すように、半導体チップ２の裏面側に残った第三の封止樹脂１８を研削して除去した後、図９（ａ）に示すように、第一および第二の溝１４，１７より狭いダイシング幅Ｗ２により、第二の封止樹脂１５の表面側（すなわち第一の封止樹脂７側）から半導体回路形成層２ａを超える深さまで第三の溝２６を形成する。   As in the above-described fourth embodiment, the third sealing resin 18 is filled in the second groove 17 and the third seal remaining on the back surface side of the semiconductor chip 2 as shown in FIG. After the stop resin 18 is removed by grinding, as shown in FIG. 9A, the dicing width W2 narrower than the first and second grooves 14 and 17 causes the surface side of the second sealing resin 15 (that is, The third groove 26 is formed from the first sealing resin 7 side) to a depth exceeding the semiconductor circuit forming layer 2a.

次に、図９（ｂ）に示すように、上記第三の溝２６よりも狭い切り落とし用のダイシング幅Ｗ３によってダイシングして切り落とし、第二の封止樹脂１５を第一の封止樹脂７の側面と半導体回路形成層２ａの側面と半導体チップ２の側面とに残すとともに第三の封止樹脂１８を半導体チップ２の側面に残した状態で、個片化する。これにより、複数の半導体装置３６（ウエハレベルＣＳＰ）が製造される。   Next, as shown in FIG. 9B, the second sealing resin 15 is diced and cut off with a dicing width W3 for cutting that is narrower than the third groove 26, and the second sealing resin 15 is removed from the first sealing resin 7. It is separated into pieces in a state where it remains on the side surface, the side surface of the semiconductor circuit forming layer 2 a and the side surface of the semiconductor chip 2 and the third sealing resin 18 remains on the side surface of the semiconductor chip 2. Thereby, a plurality of semiconductor devices 36 (wafer level CSP) are manufactured.

これによると、図９（ｂ）に示すように、製造された半導体装置３６の側面には、外側方へ張り出した流れ止め用段差部２８が全周にわたり形成される。流れ止め用段差部２８は、ポスト６側から半導体チップ２の裏面側へ向かうアンダーフィル樹脂１２の流れを止めるものであり、第一の封止樹脂７側から半導体回路形成層２ａを超えた深さに位置している。   According to this, as shown in FIG. 9B, the flow preventing stepped portion 28 protruding outward is formed on the entire side surface of the manufactured semiconductor device 36. The flow stopping step 28 stops the flow of the underfill resin 12 from the post 6 side toward the back surface side of the semiconductor chip 2, and the depth exceeding the semiconductor circuit forming layer 2 a from the first sealing resin 7 side. Is located.

尚、半導体装置３６を実装基板１０に実装した実装体（図示省略）の製造方法は上記実施の形態５と同様であり、また、実装体においては、上記実施の形態５と同様に、流れ止め用段差部２８の存在によって、半導体装置３６の四隅コーナー部分におけるフィレット１２ａの這い上がり量と半導体装置３６の中央部分におけるフィレット１２ａの這い上がり量とがほぼ均等になり、実装時におけるフィレット１２ａの形状のばらつきを防止することができる。   The manufacturing method of the mounting body (not shown) in which the semiconductor device 36 is mounted on the mounting substrate 10 is the same as that of the fifth embodiment, and the mounting body is the same as that of the fifth embodiment. Due to the presence of the stepped portion 28, the amount of rise of the fillet 12a at the four corners of the semiconductor device 36 and the amount of rise of the fillet 12a at the central portion of the semiconductor device 36 become substantially equal, and the shape of the fillet 12a at the time of mounting. Can be prevented.

（実施の形態９）
次に、実施の形態９における半導体装置とその実装体について、図面を参照しながら具体的に説明する。 (Embodiment 9)
Next, the semiconductor device and its mounting body in Embodiment 9 will be specifically described with reference to the drawings.

実施の形態５は従来の半導体装置側面を実装体としてのアンダーフィル樹脂のフィレット形成を安定化させ半導体装置側面を保護し、半導体チップ側面をアンダーフィル樹脂にて保護をすることを特徴とする。   The fifth embodiment is characterized in that the fillet formation of the underfill resin using the side surface of the conventional semiconductor device as a mounting body is stabilized to protect the side surface of the semiconductor device, and the side surface of the semiconductor chip is protected by the underfill resin.

先述した従来と同様に、図１２（ｂ）に示すように、ポスト６を露出させて外部電極８を形成し、半導体ウエハ１の裏面側を研削して所定の厚みにする。
その後、図１０（ａ）に示すように、所定のダイシング幅Ｗ４により、第一の封止樹脂７の表面側から半導体回路形成層２ａを超える深さまで溝３８を形成する。 As in the conventional case described above, as shown in FIG. 12B, the post 6 is exposed to form the external electrode 8, and the back side of the semiconductor wafer 1 is ground to a predetermined thickness.
Thereafter, as shown in FIG. 10A, a groove 38 is formed from the surface side of the first sealing resin 7 to a depth exceeding the semiconductor circuit forming layer 2a with a predetermined dicing width W4.

次に、図１０（ｂ）に示すように、上記溝３８よりも狭い切り落とし用のダイシング幅Ｗ５によってダイシングして切り落とし、個片化する。これにより、複数の半導体装置３９（ウエハレベルＣＳＰ）が製造される。   Next, as shown in FIG. 10B, the wafer is diced and cut into pieces by a dicing width W5 for cutting that is narrower than the groove 38. Thereby, a plurality of semiconductor devices 39 (wafer level CSP) are manufactured.

これによると、図１０（ｂ）に示すように、製造された半導体装置３９の側面には、外側方へ張り出した流れ止め用段差部２８が全周にわたり形成される。流れ止め用段差部２８は、ポスト６側から半導体チップ２の裏面側へ向かうアンダーフィル樹脂１２の流れを止めるものであり、第一の封止樹脂７側から半導体回路形成層２ａを超えた深さに位置している。   According to this, as shown in FIG. 10B, the flow preventing step portion 28 protruding outward is formed on the entire side surface of the manufactured semiconductor device 39. The flow stopping step 28 stops the flow of the underfill resin 12 from the post 6 side toward the back surface side of the semiconductor chip 2, and the depth exceeding the semiconductor circuit forming layer 2 a from the first sealing resin 7 side. Is located.

図１１は、半導体装置３９を実装基板１０に実装した実装体４０を示す。
上記実装体４０の製造方法としては、先ず、半導体装置３９の外部電極８を実装部１１によって実装基板１０に実装し、外部電極８と実装基板１０とを電気的に接続する。次に、半導体装置３９と実装基板１０との間にアンダーフィル樹脂１２を充填し、半導体装置３９の周辺にフィレット１２ａを形成する。 FIG. 11 shows a mounting body 40 in which the semiconductor device 39 is mounted on the mounting substrate 10.
As a manufacturing method of the mounting body 40, first, the external electrode 8 of the semiconductor device 39 is mounted on the mounting substrate 10 by the mounting portion 11, and the external electrode 8 and the mounting substrate 10 are electrically connected. Next, the underfill resin 12 is filled between the semiconductor device 39 and the mounting substrate 10 to form a fillet 12 a around the semiconductor device 39.

これにより、実装部１１がアンダーフィル樹脂１２で保護される。また、アンダーフィル樹脂１２のフィレット１２ａの這い上がりは流れ止め用段差部２８によって止められるため、半導体装置３９の四隅コーナー部分におけるフィレット１２ａの這い上がり量と半導体装置３９の中央部分におけるフィレット１２ａの這い上がり量とがほぼ均等になり、実装時におけるフィレット１２ａの形状のばらつきを防止することができる。これにより、半導体装置３９の四隅コーナー部分がフィレット１２ａによって十分に保護されるため、半導体回路形成層２ａをより一層強固に保護して半導体装置３９およびその実装体４０の信頼性を高めることができる。   Thereby, the mounting part 11 is protected by the underfill resin 12. Further, since the rising of the fillet 12 a of the underfill resin 12 is stopped by the flow stop step portion 28, the amount of rising of the fillet 12 a at the four corners of the semiconductor device 39 and the rising of the fillet 12 a at the central portion of the semiconductor device 39. The amount of rise is almost equal, and variation in the shape of the fillet 12a during mounting can be prevented. As a result, the four corners of the semiconductor device 39 are sufficiently protected by the fillet 12a, so that the semiconductor circuit formation layer 2a can be more strongly protected and the reliability of the semiconductor device 39 and its mounting body 40 can be improved. .

本発明は、簡便な工法でありながら、半導体チップの側面を保護する構造を持ち、半導体装置が実装基板に実装され、更なる応力を付加された状態においても信頼性を高めることができ、ウエハレベルＣＳＰおよびその実装体に有用である。   Although the present invention is a simple construction method, it has a structure for protecting the side surface of a semiconductor chip, can improve reliability even when a semiconductor device is mounted on a mounting substrate and a further stress is applied to the wafer, Useful for level CSPs and their implementations.

本発明の実施の形態１における半導体装置の製造方法を示す図The figure which shows the manufacturing method of the semiconductor device in Embodiment 1 of this invention. 本発明の実施の形態２における半導体装置の製造方法を示す図The figure which shows the manufacturing method of the semiconductor device in Embodiment 2 of this invention. 本発明の実施の形態３における半導体装置の製造方法を示す図The figure which shows the manufacturing method of the semiconductor device in Embodiment 3 of this invention. 本発明の実施の形態４における半導体装置の製造方法を示す図The figure which shows the manufacturing method of the semiconductor device in Embodiment 4 of this invention. 本発明の実施の形態５における半導体装置の製造方法を示す図The figure which shows the manufacturing method of the semiconductor device in Embodiment 5 of this invention. 同、半導体装置を実装した実装体の図Figure of mounting body with semiconductor device mounted 本発明の実施の形態６における半導体装置の製造方法を示す図The figure which shows the manufacturing method of the semiconductor device in Embodiment 6 of this invention. 本発明の実施の形態７における半導体装置の製造方法を示す図The figure which shows the manufacturing method of the semiconductor device in Embodiment 7 of this invention. 本発明の実施の形態８における半導体装置の製造方法を示す図The figure which shows the manufacturing method of the semiconductor device in Embodiment 8 of this invention. 本発明の実施の形態９における半導体装置の製造方法を示す図The figure which shows the manufacturing method of the semiconductor device in Embodiment 9 of this invention. 同、半導体装置を実装した実装体の図Figure of mounting body with semiconductor device mounted 従来の半導体装置の製造方法を示す図The figure which shows the manufacturing method of the conventional semiconductor device 同、半導体装置を実装した実装体の図Figure of mounting body with semiconductor device mounted

符号の説明Explanation of symbols

１ 半導体ウエハ
２ 半導体チップ
２ａ 半導体回路形成層
２ｂ 張り出し部
３ 半導体電極
４ 絶縁保護膜（絶縁樹脂）
５ 再配線
６ ポスト
７ 第一の封止樹脂
８ 外部電極
１０ 実装基板
１１ 実装部
１２ アンダーフィル樹脂
１２ａ フィレット
１４ 第一の溝
１５ 第二の封止樹脂
１６ 半導体装置
１７ 第二の溝
１８ 第三の封止樹脂
２０，２２，２４，２７，３２，３４，３６，３９ 半導体装置
２６ 第三の溝
２８ 流れ止め用段差部
３０，４０ 実装体
Ｗ１〜Ｗ３ ダイシング幅 DESCRIPTION OF SYMBOLS 1 Semiconductor wafer 2 Semiconductor chip 2a Semiconductor circuit formation layer 2b Overhang | projection part 3 Semiconductor electrode 4 Insulation protective film (insulation resin)
5 Rewiring 6 Post 7 First Sealing Resin 8 External Electrode 10 Mounting Substrate 11 Mounting Part 12 Underfill Resin 12a Fillet 14 First Groove 15 Second Sealing Resin 16 Semiconductor Device 17 Second Groove 18 Third 20, 22, 24, 27, 32, 34, 36, 39 Semiconductor device 26 Third groove 28 Step portion 30 for preventing flow 30, 40 Mounting body W1 to W3 Dicing width

Claims (7)

表面に半導体回路形成層を有する半導体チップと、
前記半導体チップの表面に設けられた半導体電極と、
前記半導体チップの表面を絶縁して保護する絶縁樹脂と、
前記半導体電極と電気的に接続される再配線と、
前記再配線と電気的に接続されるポストと、
前記半導体チップの表面と前記再配線と前記ポストとを保護する第一の封止樹脂とを有し、
第二の封止樹脂が前記第一の封止樹脂の側面と前記半導体回路形成層の側面と前記半導体チップの側面の一部分とを覆うとともに、第三の封止樹脂が前記半導体チップの側面の残りの部分を覆い、
前記半導体チップの側面及び前記第一の封止樹脂の側面における前記第二の封止樹脂によって覆われている部分の長さは、前記半導体チップの側面における前記第三の封止樹脂によって覆われている部分の長さよりも長く、
前記第二の封止樹脂及び前記第三の封止樹脂は、前記第一の封止樹脂に比べて低粘度でかつ低弾性であることを特徴とする半導体装置。 A semiconductor chip having a semiconductor circuit forming layer on the surface;
A semiconductor electrode provided on a surface of the semiconductor chip,
An insulating resin to protect and insulate the surface of the semiconductor chip,
Rewiring electrically connected to the semiconductor electrode;
A post which is connected to the redistribution electrically,
And a first sealing resin for protecting the said post and the surface and the rewiring of the semiconductor chip,
The second sealing resin covers the side surface of the first sealing resin, the side surface of the semiconductor circuit forming layer, and a part of the side surface of the semiconductor chip, and the third sealing resin covers the side surface of the semiconductor chip. Cover the rest,
The length of the portion covered with the second sealing resin on the side surface of the semiconductor chip and the side surface of the first sealing resin is covered with the third sealing resin on the side surface of the semiconductor chip. Longer than the length of the part
The semiconductor device characterized in that the second sealing resin and the third sealing resin have lower viscosity and lower elasticity than the first sealing resin . 前記第三の封止樹脂が前記半導体チップの裏面を覆うことを特徴とする請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein the third sealing resin covers a back surface of the semiconductor chip . 前記半導体チップの側面に、外側方へ張り出して前記ポスト側から前記半導体チップの裏面側へ向かうアンダーフィル樹脂の流れを止める流れ止め用段差部が形成され、
前記流れ止め用段差部は前記第一の封止樹脂側から前記半導体回路形成層を超えた深さに位置しており、
前記流れ止め用段差部は、前記第二の封止樹脂と前記第三の封止樹脂との界面に形成されることを特徴とする請求項１又は２のいずれか１項に記載の半導体装置。 On the side surface of the semiconductor chip, there is formed a flow stop stepped portion that protrudes outward and stops the flow of underfill resin from the post side toward the back surface side of the semiconductor chip,
The flow stopping step is located at a depth beyond the semiconductor circuit forming layer from the first sealing resin side,
3. The semiconductor device according to claim 1, wherein the step portion for preventing flow is formed at an interface between the second sealing resin and the third sealing resin. 4. . 上記請求項３に記載の半導体装置を実装基板に実装した実装体であって、A mounting body in which the semiconductor device according to claim 3 is mounted on a mounting board,
前記半導体装置の前記ポストに外部電極が設けられ、External electrodes are provided on the posts of the semiconductor device,
前記外部電極と前記実装基板とが電気的に接続され、The external electrode and the mounting substrate are electrically connected,
前記半導体装置と前記実装基板との間にアンダーフィル樹脂が充填されて実装部が保護され、Underfill resin is filled between the semiconductor device and the mounting substrate to protect the mounting portion,
前記アンダーフィル樹脂のフィレットが前記流れ止め用段差部まで達していることを特徴とする半導体装置の実装体。A mount for a semiconductor device, wherein a fillet of the underfill resin reaches the step portion for preventing flow. 表面に半導体回路形成層を備えた複数の半導体チップを有する半導体ウエハをダイシングして半導体装置を製造する方法であって、A method of manufacturing a semiconductor device by dicing a semiconductor wafer having a plurality of semiconductor chips each having a semiconductor circuit forming layer on a surface,
複数の半導体チップを有する半導体ウエハの表面を第一の封止樹脂で覆う工程と、A step of covering the surface of a semiconductor wafer having a plurality of semiconductor chips with a first sealing resin;
半導体チップの間を第一の封止樹脂側からダイシングすることにより、半導体チップの間に、前記第一の封止樹脂側から前記半導体回路形成層を超える深さまで第一の溝を形成する工程と、Forming a first groove between the semiconductor chips from the first sealing resin side to a depth exceeding the semiconductor circuit forming layer by dicing between the semiconductor chips from the first sealing resin side; When,
前記第一の封止樹脂側から前記第一の溝に第二の封止樹脂を充填する工程と、Filling the first groove with the second sealing resin from the first sealing resin side;
前記半導体チップの間を前記第一の封止樹脂とは反対側からダイシングすることにより、前記半導体チップの間に、前記第一の溝内の前記第二の封止樹脂に達する第二の溝を形成する工程と、A second groove reaching the second sealing resin in the first groove between the semiconductor chips by dicing between the semiconductor chips from the side opposite to the first sealing resin. Forming a step;
前記第一の封止樹脂とは反対側から前記第二の溝に第三の封止樹脂を充填する工程と、Filling the second groove with the third sealing resin from the side opposite to the first sealing resin;
前記第一および前記第二の溝より狭いダイシング幅によってダイシングし、前記第二の封止樹脂を前記第一の封止樹脂の側面と前記半導体回路形成層の側面と前記半導体チップの側面とに残すとともに前記第三の封止樹脂を前記半導体チップの側面と裏面とに残した状態で、個片化する工程とを有し、Dicing with a dicing width narrower than the first and second grooves, the second sealing resin is divided into a side surface of the first sealing resin, a side surface of the semiconductor circuit forming layer, and a side surface of the semiconductor chip. In a state where the third sealing resin is left and left on the side surface and the back surface of the semiconductor chip,
前記半導体チップの側面及び前記第一の封止樹脂の側面における前記第二の封止樹脂によって覆われている部分の長さは、前記半導体チップの側面における第三の封止樹脂によって覆われている部分の長さよりも長く、The length of the portion covered with the second sealing resin on the side surface of the semiconductor chip and the side surface of the first sealing resin is covered with the third sealing resin on the side surface of the semiconductor chip. Longer than the length of the part
前記第二の封止樹脂及び前記第三の封止樹脂は、前記第一の封止樹脂に比べて低粘度でかつ低弾性であることを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device, wherein the second sealing resin and the third sealing resin are lower in viscosity and lower in elasticity than the first sealing resin. 前記第二の溝に前記第三の封止樹脂を充填する工程後、前記半導体チップの裏面側に残った前記第三の封止樹脂を研削して除去する工程を行い、After the step of filling the second groove with the third sealing resin, performing the step of grinding and removing the third sealing resin remaining on the back surface side of the semiconductor chip,
その後、ダイシングにより、前記第三の封止樹脂を前記半導体チップの側面に残した状態で、個片化する工程を行うことを特徴とする請求項５記載の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 5, wherein the step of dicing is performed by dicing in a state where the third sealing resin is left on the side surface of the semiconductor chip. 前記第二の溝に前記第三の封止樹脂を充填する工程後、前記第一および前記第二の溝より狭いダイシング幅により、前記第二の封止樹脂側から前記半導体回路形成層を超える深さまで第三の溝を形成する工程を行い、After the step of filling the second groove with the third sealing resin, the dicing width narrower than the first and second grooves exceeds the semiconductor circuit formation layer from the second sealing resin side. Perform the process of forming the third groove to the depth,
その後、前記第三の溝よりも狭いダイシング幅によってダイシングし、個片化する工程を行うことを特徴とする請求項５又は請求項６に記載の半導体装置の製造方法。7. The method of manufacturing a semiconductor device according to claim 5, wherein a step of dicing with a dicing width narrower than that of the third groove is performed.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140043859A (en) * 2012-10-02 2014-04-11 스태츠 칩팩, 엘티디. A semiconductor device and a method of making a semiconductor device
US10181423B2 (en) 2012-10-02 2019-01-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier in semiconductor packaging
US10658330B2 (en) 2013-01-03 2020-05-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier to form embedded wafer level chip scale packages
US10777528B2 (en) 2013-01-03 2020-09-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming embedded wafer level chip scale packages
US12002726B2 (en) 2020-09-07 2024-06-04 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacture

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009245962A (en) * 2008-03-28 2009-10-22 Oki Semiconductor Co Ltd Semiconductor device
CN101552248B (en) * 2008-03-31 2013-01-23 兆装微股份有限公司 A semiconductor device and a manufacturing method thereof
JP5081037B2 (en) * 2008-03-31 2012-11-21 ラピスセミコンダクタ株式会社 Semiconductor device
JP5004907B2 (en) * 2008-09-03 2012-08-22 株式会社テラミクロス Manufacturing method of semiconductor device
US8482105B2 (en) * 2010-01-29 2013-07-09 Headway Technologies, Inc. Semiconductor substrate, laminated chip package, semiconductor plate and method of manufacturing the same
JP2012023259A (en) * 2010-07-16 2012-02-02 Casio Comput Co Ltd Semiconductor device and method for manufacturing the same
US8426947B2 (en) * 2010-08-02 2013-04-23 Headway Technologies, Inc. Laminated semiconductor wafer, laminated chip package and method of manufacturing the same
WO2012093690A1 (en) * 2011-01-07 2012-07-12 株式会社村田製作所 Manufacturing method for electronic component module, and electronic component module
US8652941B2 (en) 2011-12-08 2014-02-18 International Business Machines Corporation Wafer dicing employing edge region underfill removal
WO2013179767A1 (en) * 2012-05-30 2013-12-05 オリンパス株式会社 Method of manufacturing image pickup device and method of manufacturing semiconductor device
JP2014011289A (en) * 2012-06-29 2014-01-20 Ibiden Co Ltd Electronic component and manufacturing method of electronic component
JP6487275B2 (en) * 2015-06-01 2019-03-20 株式会社ディスコ Wafer processing method
JP6491055B2 (en) * 2015-06-30 2019-03-27 株式会社ディスコ Wafer processing method
JP6077622B2 (en) * 2015-09-29 2017-02-08 ラピスセミコンダクタ株式会社 Semiconductor device and method for manufacturing the same
JP6503518B2 (en) * 2015-10-10 2019-04-17 チャイナ ウェイファー レベル シーエスピー カンパニー リミテッド Image sensing chip packaging method and package structure
JP6524535B2 (en) * 2016-03-11 2019-06-05 パナソニックＩｐマネジメント株式会社 Element chip and method of manufacturing the same
CN209056461U (en) * 2016-06-15 2019-07-02 株式会社村田制作所 Semiconductor component
DE102018106434B4 (en) * 2017-06-30 2023-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor component and method for its manufacture
US11121050B2 (en) 2017-06-30 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacture of a semiconductor device
JP2020181876A (en) * 2019-04-24 2020-11-05 株式会社ディスコ Method for manufacturing device package
WO2023145588A1 (en) * 2022-01-28 2023-08-03 リンテック株式会社 Curable resin film, composite sheet, semiconductor chip, and semiconductor chip manufacturing method

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3356014B2 (en) * 1997-08-08 2002-12-09 松下電器産業株式会社 Semiconductor element
JP3706492B2 (en) * 1998-12-25 2005-10-12 三洋電機株式会社 Semiconductor device and manufacturing method thereof
JP4003780B2 (en) * 2004-09-17 2007-11-07 カシオ計算機株式会社 Semiconductor device and manufacturing method thereof

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140043859A (en) * 2012-10-02 2014-04-11 스태츠 칩팩, 엘티디. A semiconductor device and a method of making a semiconductor device
KR101886888B1 (en) * 2012-10-02 2018-08-08 스태츠 칩팩 피티이. 엘티디. A semiconductor device and a method of making a semiconductor device
US10181423B2 (en) 2012-10-02 2019-01-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier in semiconductor packaging
US10515828B2 (en) 2012-10-02 2019-12-24 STATS ChipPAC Pte. Ltd. Method of depositing encapsulant along sides and surface edge of semiconductor die in embedded WLCSP
US11011423B2 (en) 2012-10-02 2021-05-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier in semiconductor packaging
US11222793B2 (en) 2012-10-02 2022-01-11 STATS ChipPAC Pte. Ltd. Semiconductor device with encapsulant deposited along sides and surface edge of semiconductor die in embedded WLCSP
US11961764B2 (en) 2012-10-02 2024-04-16 STATS ChipPAC Pte. Ltd. Semiconductor device and method of making a wafer-level chip-scale package
US10658330B2 (en) 2013-01-03 2020-05-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier to form embedded wafer level chip scale packages
US10777528B2 (en) 2013-01-03 2020-09-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming embedded wafer level chip scale packages
US11488933B2 (en) 2013-01-03 2022-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming embedded wafer level chip scale packages
US11488932B2 (en) 2013-01-03 2022-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier to form embedded wafer level chip scale packages
US12002726B2 (en) 2020-09-07 2024-06-04 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacture

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