JP5394418B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents

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Description

この発明は、半導体装置およびその製造方法に関し、とくに、ＷＬ−ＣＳＰ（ウエハレベルチップスケールパッケージ：Wafer Level-Chip Size Package）の半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a WL-CSP (Wafer Level-Chip Size Package) semiconductor device and a manufacturing method thereof.

最近、半導体装置の小型化、高機能化および高性能化を可能にするＷＬ−ＣＳＰの実用化が進んでいる。ＷＬ−ＣＳＰは、ウエハ状態でパッケージング工程が完了され、ダイシングによって切り出された個々のチップサイズがパッケージサイズとなる。
ＷＬ−ＣＳＰの半導体装置は、図７に示すように、半導体チップ１０１の表面全域が薄い膜状のパッシベーション膜１０２で覆われている。このパッシベーション膜１０２には、半導体チップ１０１の表面に形成された内部配線の一部を電極パッド１０３として露出させるためのパッド開口１０４が形成されている。また、パッシベーション膜１０２上には、ポリイミド層１０５が積層されている。さらに、ポリイミド層１０５上には、再配線１０６が形成されており、この再配線１０６は、ポリイミド層１０５に貫通して形成された貫通孔１０７を介して電極パッド１０３に接続されている。そして、ポリイミド層１０５および再配線１０６上には、エポキシ樹脂からなる封止樹脂層１０８が積層され、再配線１０６は、その封止樹脂層１０８を貫通するポスト１０９を介して、封止樹脂層１０８の表面に配設された半田ボール１１０に接続されている。 Recently, practical application of WL-CSP that enables miniaturization, high functionality, and high performance of semiconductor devices has been advanced. In the WL-CSP, a packaging process is completed in a wafer state, and an individual chip size cut out by dicing becomes a package size.
In the WL-CSP semiconductor device, as shown in FIG. 7, the entire surface of the semiconductor chip 101 is covered with a thin film-like passivation film 102. In the passivation film 102, a pad opening 104 is formed for exposing a part of the internal wiring formed on the surface of the semiconductor chip 101 as the electrode pad 103. Further, a polyimide layer 105 is laminated on the passivation film 102. Further, a rewiring 106 is formed on the polyimide layer 105, and the rewiring 106 is connected to the electrode pad 103 through a through hole 107 formed so as to penetrate the polyimide layer 105. A sealing resin layer 108 made of an epoxy resin is laminated on the polyimide layer 105 and the rewiring 106, and the rewiring 106 is connected to the sealing resin layer via a post 109 penetrating the sealing resin layer 108. The solder ball 110 is connected to the surface 108.

この半導体装置は、次のようにして製造される。まず、複数の半導体チップが作り込まれたウエハが用意される。ウエハの表面は、その全域がパッシベーション膜１０２によって被覆されている。次いで、パッシベーション膜１０２上にポリイミド層１０５および再配線１０６が形成された後、それらの上に封止樹脂層１０８が積層され、さらにポスト１０９および半田ボール１１０が形成される。その後、ウエハ内の各半導体チップ間に設定されたダイシングラインに沿って、パッシベーション膜１０２および封止樹脂層１０８とともにウエハが切断（ダイシング）されることにより、図７に示すＷＬ−ＣＳＰの半導体装置が得られる。   This semiconductor device is manufactured as follows. First, a wafer in which a plurality of semiconductor chips are fabricated is prepared. The entire surface of the wafer is covered with a passivation film 102. Next, after the polyimide layer 105 and the rewiring 106 are formed on the passivation film 102, the sealing resin layer 108 is laminated thereon, and the post 109 and the solder ball 110 are further formed. Thereafter, the wafer is cut (diced) together with the passivation film 102 and the sealing resin layer 108 along a dicing line set between the semiconductor chips in the wafer, whereby the WL-CSP semiconductor device shown in FIG. Is obtained.

特開２００１−２９８１２０号公報JP 2001-298120 A

ところが、このようにして製造される半導体装置では、半導体チップ１０１、パッシベーション膜１０２および封止樹脂層１０８の各側面が面一となって露出している。そのため、半導体装置の側面に大きな応力が加わると、その側面で薄い膜状のパッシベーション膜１０２の剥がれやひび割れが発生する。このパッシベーション膜１０２の剥がれやひび割れが半導体チップ１０１の素子形成領域上まで進行すると、その素子形成領域に形成されている機能素子の動作不良を生じるおそれがある。   However, in the semiconductor device manufactured in this way, the side surfaces of the semiconductor chip 101, the passivation film 102, and the sealing resin layer 108 are flush with each other and exposed. Therefore, when a large stress is applied to the side surface of the semiconductor device, the thin film-like passivation film 102 is peeled or cracked on the side surface. When the peeling or cracking of the passivation film 102 proceeds to the element formation region of the semiconductor chip 101, there is a risk of causing a malfunction of the functional element formed in the element formation region.

そこで、この発明の目的は、半導体チップの素子形成領域上におけるパッシベーション膜の剥がれやひび割れを防止することができる半導体装置およびその製造方法を提供することである。   SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor device capable of preventing the passivation film from peeling and cracking on the element formation region of the semiconductor chip and a method for manufacturing the same.

上記の目的を達成するための請求項１記載の発明は、半導体チップ（１）と、上記半導体チップの最表層部に形成され、上記半導体チップ（その基体をなす半導体基板）における素子形成領域（Ａ）上を覆い尽くす中央側部分（１１１）と、この中央側部分の周縁と所定間隔を空けて、上記中央側部分の周囲を取り囲む周縁側部分（１１２）とを含むパッシベーション膜（１１）と、上記パッシベーション膜上に形成され、外部から加わる応力を吸収して緩和するための応力緩和層（２）と、上記応力緩和層上に形成され、上記半導体チップの表面側を封止するための封止樹脂層（４）と、上記封止樹脂層に埋め込まれた外部接続用のポスト（７）であって、上記封止樹脂層の表面と面一な表面を有するポストとを含み、上記中央側部分と上記周縁側部分との間に上記応力緩和層が入り込んでおり、上記パッシベーション膜の上記中央側部分の側面が上記応力緩和層で覆われていることを特徴とする半導体装置である。 In order to achieve the above object, an invention according to claim 1 includes a semiconductor chip (1) and an element formation region formed in the outermost layer portion of the semiconductor chip and in the semiconductor chip (semiconductor substrate forming the substrate). A) a passivation film (11) including a central side portion (111) covering the top, and a peripheral side portion (112) surrounding the periphery of the central side portion with a predetermined distance from the peripheral edge of the central side portion; A stress relaxation layer (2) formed on the passivation film for absorbing and relaxing stress applied from the outside; and formed on the stress relaxation layer for sealing the surface side of the semiconductor chip. A sealing resin layer (4) and an external connection post (7) embedded in the sealing resin layer, the post having a surface flush with the surface of the sealing resin layer , Center side and top The stress absorbing layer is enters between the peripheral portion, the side surface of the central portion of the passivation film is a semiconductor device characterized by being covered with the stress absorbing layer.

なお、括弧内の英数字は、後述の実施形態における対応構成要素等を表す。以下、この項において同じ。
この構成によれば、パッシベーション膜が、素子形成領域上を覆い尽くす中央側部分と、この中央側部分の周縁と所定間隔を空けて、中央側部分の周囲を取り囲む周縁側部分とを有している。言い換えれば、半導体チップの最表層部には、パッシベーション膜の存在していないパッシベーション非存在部（１２）が、半導体チップの表面を見下ろす平面視で素子形成領域の周囲を取り囲む環状に形成されており、パッシベーション膜は、そのパッシベーション非存在部を挟んで内側の中央側部分と外側の周縁側部分とに分断されている。そのため、半導体装置の側面でパッシベーション膜の剥がれやひび割れが発生しても、その剥がれやひび割れをパッシベーション膜の周縁側部分のみに止めることができる。その結果、パッシベーション膜の中央側部分の剥がれやひび割れを防止することができ、その剥がれやひび割れに起因する機能素子の動作不良の発生を防止することができる。 In addition, the alphanumeric characters in parentheses represent corresponding components in the embodiments described later. The same applies hereinafter.
According to this configuration, the passivation film has a central portion covering the element formation region, and a peripheral portion surrounding the periphery of the central portion with a predetermined distance from the peripheral portion of the central portion. Yes. In other words, a passivation non-existing portion (12) in which no passivation film is present is formed in an annular shape surrounding the periphery of the element formation region in a plan view overlooking the surface of the semiconductor chip, on the outermost layer portion of the semiconductor chip. The passivation film is divided into an inner central side portion and an outer peripheral side portion across the passivation non-existing portion. Therefore, even if the passivation film is peeled off or cracked on the side surface of the semiconductor device, the peeling or cracking can be stopped only at the peripheral side portion of the passivation film. As a result, peeling and cracking of the central portion of the passivation film can be prevented, and occurrence of malfunction of the functional element due to the peeling and cracking can be prevented.

また、パッシベーション膜の中央側部分の側面は、その中央側部分と周縁側部分との間に入り込んでいる応力緩和層によって覆われる。そのため、パッシベーション膜の中央側部分の側面を応力緩和層によって保護することができる。また、パッシベーション膜の中央側部分と周縁側部分との間においても、その間に入り込んでいる応力緩和層によって、この半導体装置に加わる応力を吸収することができる。その結果、パッシベーション膜の中央側部分の剥がれやひび割れをより確実に防止することができる。   Further, the side surface of the central portion of the passivation film is covered with a stress relaxation layer that enters between the central portion and the peripheral portion. Therefore, the side surface of the central side portion of the passivation film can be protected by the stress relaxation layer. Further, the stress applied to the semiconductor device can be absorbed between the central portion and the peripheral portion of the passivation film by the stress relaxation layer entering between the central portion and the peripheral portion. As a result, it is possible to more reliably prevent peeling and cracking of the central portion of the passivation film.

請求項２記載の発明は、上記封止樹脂層は、上記応力緩和層の側面に回り込んでいることを特徴とする請求項１記載の半導体装置である。
この構成によれば、封止樹脂層が応力緩和層の側面に回り込むことによって、応力緩和層の側面が封止樹脂層によって覆われる。そのため、応力緩和層を外気から遮断することができ、外気に含まれる水分などによる応力緩和層の劣化を防止することができる。 According to a second aspect of the invention, the upper Kifutome resin layer is a semiconductor device according to claim 1, characterized in that it wraps around the side surface of the stress relaxation layer.
According to this configuration, the side surface of the stress relaxation layer is covered with the sealing resin layer as the sealing resin layer wraps around the side surface of the stress relaxation layer. Therefore, the stress relaxation layer can be shielded from the outside air, and deterioration of the stress relaxation layer due to moisture contained in the outside air can be prevented.

請求項３記載の発明は、複数の半導体チップ（１）が作り込まれ、その最表層部にパッシベーション膜（１１）を有する半導体ウエハ（Ｗ）を用意する工程と、上記半導体ウエハに設定されたダイシングライン（Ｌ）と所定間隔を空けて、そのダイシングラインに沿って延びる帯状の領域から、少なくとも上記パッシベーション膜（１１）の一部を除去して、上記パッシベーション膜を、上記半導体チップにおける素子形成領域上を覆い尽くす中央側部分（１１１）と、この中央側部分の周縁と所定間隔を空けて、上記中央側部分の周囲を取り囲む周縁側部分（１１２）とに分断するパッシベーション膜除去工程と、このパッシベーション膜除去工程後、上記半導体ウエハ上に応力緩和層（２）を形成する応力緩和層形成工程と、上記応力緩和層工程後、上記半導体ウエハ上に封止樹脂層（４）を形成する封止樹脂層形成工程と、上記封止樹脂層の表面と面一な表面を有する外部接続用のポスト（７）を、上記封止樹脂層に埋め込む工程と、このポスト形成工程後に、上記半導体ウエハをダイシングラインに沿って切断するダイシング工程とを含むことを特徴とする半導体装置の製造方法である。 The invention according to claim 3 is set in the semiconductor wafer, wherein a plurality of semiconductor chips (1) are formed, and a semiconductor wafer (W) having a passivation film (11) in the outermost layer portion thereof is prepared. At least a part of the passivation film (11) is removed from a band-shaped region extending along the dicing line at a predetermined interval from the dicing line (L), and the passivation film is formed into an element in the semiconductor chip. A passivation film removing step that divides the central side portion (111) covering the region and a peripheral edge portion (112) surrounding the periphery of the central side portion with a predetermined distance from the peripheral edge of the central side portion; after the passivation film removing step, and the stress relaxation layer forming step of forming a stress relaxation layer (2) on the semiconductor wafer, the stress slow After the layering step, a sealing resin layer forming step for forming a sealing resin layer (4) on the semiconductor wafer, and an external connection post (7) having a surface flush with the surface of the sealing resin layer A method for manufacturing a semiconductor device comprising: embedding in the sealing resin layer; and a dicing step of cutting the semiconductor wafer along a dicing line after the post forming step.

この方法によれば、半導体チップにおける素子形成領域上を覆い尽くす中央側部分と、この中央側部分の周縁と所定間隔を空けて、中央側部分の周囲を取り囲む周縁側部分とを含むパッシベーション膜を半導体チップの最表層部に有し、その中央側部分と周縁側部分との間（パッシベーション非存在部）に応力緩和層が入り込んでいる構成の半導体装置を製造することができる。   According to this method, there is provided a passivation film including a central side portion covering the element formation region in the semiconductor chip, and a peripheral side portion surrounding the periphery of the central side portion with a predetermined interval from the peripheral edge of the central side portion. It is possible to manufacture a semiconductor device having a configuration in which the stress relaxation layer is provided between the central side portion and the peripheral side portion (passivation non-existing portion) of the semiconductor chip.

この発明の一実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on one Embodiment of this invention. 図１に示す半導体装置の製造工程を工程順に示す断面図である。FIG. 2 is a cross-sectional view showing a manufacturing process of the semiconductor device shown in FIG. この発明の他の実施形態に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on other embodiment of this invention. 図３に示す半導体装置の製造工程を工程順に示す断面図である。FIG. 4 is a cross-sectional view showing a manufacturing process of the semiconductor device shown in FIG. パッシベーション膜の膜厚と同じ深さを有する溝が形成された構成を示す断面図である。It is sectional drawing which shows the structure by which the groove | channel which has the same depth as the film thickness of a passivation film was formed. この発明のさらに他の実施形態に係る半導体装置（多層配線構造の半導体装置）の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device (semiconductor device of a multilayer wiring structure) concerning other embodiment of this invention. 従来のＷＬ−ＣＳＰの半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the conventional WL-CSP semiconductor device.

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、ＷＬ−ＣＳＰの半導体装置であり、最表層部にパッシベーション膜（表面保護膜）１１を有する半導体チップ１と、パッシベーション膜１１上に積層された応力緩和層２と、この応力緩和層２上に形成された再配線３と、この再配線３上に積層された封止樹脂層４と、この封止樹脂層４上に配置された金属ボール５とを備えている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to an embodiment of the present invention. This semiconductor device is a WL-CSP semiconductor device, a semiconductor chip 1 having a passivation film (surface protective film) 11 in the outermost layer portion, a stress relaxation layer 2 laminated on the passivation film 11, and this stress relaxation. A rewiring 3 formed on the layer 2, a sealing resin layer 4 laminated on the rewiring 3, and a metal ball 5 disposed on the sealing resin layer 4 are provided.

半導体チップ１は、平面視略矩形状に形成されている。この半導体チップ１の表面の周縁部には、環状の溝１２（パッシベーション非存在部）が、その表面を見下ろす平面視で素子形成領域（半導体チップ１の基体をなす半導体基板において機能素子が形成されている領域）Ａの周囲を取り囲むように形成されている。この溝１２は、パッシベーション膜１１の表面から凹状に窪み、パッシベーション膜１１よりも半導体チップ１の基体をなす半導体基板側に掘り下げられている。これにより、パッシベーション膜１１は、溝１２を挟んで、素子形成領域（機能素子が形成されている領域）Ａ上を覆い尽くす中央側部分１１１と、この中央側部分１１１の周縁と所定間隔を空けて、中央側部分１１１の周囲を取り囲む周縁側部分１１２とに分断されている。   The semiconductor chip 1 is formed in a substantially rectangular shape in plan view. An annular groove 12 (passivation non-existing portion) is formed in the peripheral portion of the surface of the semiconductor chip 1 so as to form a functional element in an element formation region (a semiconductor substrate forming the base of the semiconductor chip 1) in a plan view overlooking the surface. Region) formed so as to surround the periphery of A. The groove 12 is recessed from the surface of the passivation film 11 and is dug down to the side of the semiconductor substrate that forms the base of the semiconductor chip 1 with respect to the passivation film 11. As a result, the passivation film 11 has a central portion 111 covering the element formation region (region in which the functional element is formed) A across the groove 12 and a predetermined distance from the periphery of the central portion 111. Thus, it is divided into a peripheral side portion 112 surrounding the periphery of the central side portion 111.

また、パッシベーション膜１１は、酸化シリコンまたは窒化シリコンからなる。このパッシベーション膜１１には、半導体チップ１の表面に形成されたアルミニウムなどの金属からなる内部配線の一部を、電極パッド６として露出させるためのパッド開口１１３が形成されている。
応力緩和層２は、この半導体装置に応力が加わったときに、その応力を吸収して緩和するために設けられている。この応力緩和層２は、たとえば、ポリイミドからなり、その表面を見下ろしたときに、パッシベーション膜１１の中央側部分１１１よりも少し小さい矩形状に形成されている。この応力緩和層２には、電極パッド６と対向する位置に貫通孔２１が貫通して形成されている。 The passivation film 11 is made of silicon oxide or silicon nitride. In the passivation film 11, a pad opening 113 is formed for exposing a part of the internal wiring made of metal such as aluminum formed on the surface of the semiconductor chip 1 as the electrode pad 6.
The stress relaxation layer 2 is provided to absorb and relax the stress when stress is applied to the semiconductor device. The stress relaxation layer 2 is made of polyimide, for example, and is formed in a rectangular shape that is slightly smaller than the central portion 111 of the passivation film 11 when the surface is looked down. A through hole 21 is formed through the stress relaxation layer 2 at a position facing the electrode pad 6.

再配線３は、たとえば、銅などの金属材料を用いて形成されている。この再配線３は、貫通孔２１を介して電極パッド６に接続されている。また、再配線３は、応力緩和層２の表面に沿って、封止樹脂層４を挟んで金属ボール５と対向する位置まで延びている。
封止樹脂層４は、たとえば、エポキシ樹脂からなり、半導体チップ１の表面側を封止している。この封止樹脂層４は、パッシベーション膜１１の中央側部分１１１、応力緩和層２および再配線３の表面を覆い、さらに、これらの表面から側面に回り込み、半導体チップ１の溝１２を埋め尽くしている。また、封止樹脂層４は、表面が平坦面に形成されるとともに、その側面が半導体チップ１の側面と面一に形成されている。これによって、この半導体装置は、平面視におけるサイズが半導体チップ１のサイズと等しい略直方体形状を有している。 The rewiring 3 is formed using, for example, a metal material such as copper. The rewiring 3 is connected to the electrode pad 6 through the through hole 21. The rewiring 3 extends along the surface of the stress relaxation layer 2 to a position facing the metal ball 5 with the sealing resin layer 4 interposed therebetween.
The sealing resin layer 4 is made of, for example, an epoxy resin and seals the surface side of the semiconductor chip 1. The sealing resin layer 4 covers the surface of the central portion 111 of the passivation film 11, the stress relaxation layer 2 and the rewiring 3, and further wraps around the surface from these surfaces to fill the grooves 12 of the semiconductor chip 1. Yes. The sealing resin layer 4 has a flat surface and a side surface that is flush with the side surface of the semiconductor chip 1. Thus, the semiconductor device has a substantially rectangular parallelepiped shape whose size in plan view is equal to the size of the semiconductor chip 1.

また、封止樹脂層４には、再配線３と金属ボール５との間に、たとえば、銅などの金属からなる扁平な円柱状のポスト７が貫通して設けられており、このポスト７によって、再配線３と金属ボール５とが接続されている。
金属ボール５は、図示しない配線基板などとの接続（外部接続）のための外部接続端子であり、たとえば、半田などの金属材料を用いてボール状に形成されている。 Further, the sealing resin layer 4 is provided with a flat columnar post 7 made of a metal such as copper penetrating between the rewiring 3 and the metal ball 5. The rewiring 3 and the metal ball 5 are connected.
The metal ball 5 is an external connection terminal for connection (external connection) to a wiring board (not shown), and is formed in a ball shape using a metal material such as solder.

以上のような構成によれば、パッシベーション膜１１が、素子形成領域Ａ上を覆い尽くす中央側部分１１１と、この中央側部分１１１の周縁と所定間隔を空けて、中央側部分１１１の周囲を取り囲む周縁側部分１１２とを有している。言い換えれば、半導体チップ１の最表層部には、環状の溝１２が、半導体チップ１の表面を見下ろす平面視で素子形成領域Ａの周囲を取り囲むように形成されており、パッシベーション膜１１は、その溝１２を挟んで内側の中央側部分１１１と外側の周縁側部分１１２とに分断されている。そのため、半導体装置の側面でパッシベーション膜１１の剥がれやひび割れが発生しても、その剥がれやひび割れをパッシベーション膜１１の周縁側部分１１２のみに止めることができる。その結果、パッシベーション膜１１の中央側部分１１１の剥がれやひび割れを防止することができ、その剥がれやひび割れに起因する機能素子の動作不良の発生を防止することができる。   According to the configuration as described above, the passivation film 11 surrounds the central side portion 111 with a predetermined distance from the central side portion 111 covering the element formation region A and the periphery of the central side portion 111. And a peripheral side portion 112. In other words, an annular groove 12 is formed on the outermost layer portion of the semiconductor chip 1 so as to surround the periphery of the element formation region A in a plan view overlooking the surface of the semiconductor chip 1, and the passivation film 11 is The groove 12 is divided into an inner central portion 111 and an outer peripheral edge portion 112. Therefore, even if the passivation film 11 is peeled off or cracked on the side surface of the semiconductor device, the peeling or cracking can be stopped only at the peripheral portion 112 of the passivation film 11. As a result, peeling and cracking of the central portion 111 of the passivation film 11 can be prevented, and the occurrence of malfunction of the functional element due to the peeling and cracking can be prevented.

また、パッシベーション膜１１の中央側部分１１１の側面は、その中央側部分１１１と周縁側部分１１２との間の溝１２に入り込んでいる封止樹脂層４によって覆われる。そのため、パッシベーション膜１１の中央側部分１１１の側面を封止樹脂層４によって保護することができ、中央側部分１１１の剥がれやひび割れをより確実に防止することができる。   Further, the side surface of the central portion 111 of the passivation film 11 is covered with the sealing resin layer 4 entering the groove 12 between the central portion 111 and the peripheral portion 112. Therefore, the side surface of the central side portion 111 of the passivation film 11 can be protected by the sealing resin layer 4, and peeling and cracking of the central side portion 111 can be more reliably prevented.

図２は、図１に示す半導体装置の製造工程を工程順に示す断面図である。まず、複数の半導体チップ１が作り込まれ、その最表層部にパッシベーション膜１１を有するウエハＷが用意される。そして、図２（ａ）に示すように、パッシベーション膜１１に電極パッド６を露出させるためのパッド開口１１３が形成された後、そのパッシベーション膜１１上に、応力緩和層２および再配線３が順に形成される。   FIG. 2 is a cross-sectional view showing the manufacturing process of the semiconductor device shown in FIG. First, a plurality of semiconductor chips 1 are fabricated, and a wafer W having a passivation film 11 on its outermost layer is prepared. Then, as shown in FIG. 2A, after the pad opening 113 for exposing the electrode pad 6 is formed in the passivation film 11, the stress relaxation layer 2 and the rewiring 3 are sequentially formed on the passivation film 11. It is formed.

なお、応力緩和層２は、各半導体チップ１の間に設定されたダイシングラインＬ上には形成されない。そのため、ダイシングラインＬを挟んで隣接する各半導体チップ１上の応力緩和層２の間には所定幅の間隔が生じ、ダイシングラインＬ上には、この応力緩和層２の間においてパッシベーション膜１１が露出している。
次いで、図２（ｂ）に示すように、ダイシングラインＬの両側において、溝１２が形成されることによって、ダイシングラインＬと所定間隔を空けて、ダイシングラインＬに沿って延びる帯状の領域からパッシベーション膜１１が除去される。溝１２は、たとえば、ブレード（図示せず）を用いて、パッシベーション膜１１の表面側からハーフカットの手法によって形成してもよいし、レーザ加工によって形成してもよい。ブレードを用いる場合、そのブレードの厚みおよびカット量（切り込み量）によって、溝１２の幅および深さを制御することができる。 The stress relaxation layer 2 is not formed on the dicing line L set between the semiconductor chips 1. Therefore, a space having a predetermined width is generated between the stress relaxation layers 2 on the adjacent semiconductor chips 1 across the dicing line L, and the passivation film 11 is formed between the stress relaxation layers 2 on the dicing line L. Exposed.
Next, as shown in FIG. 2B, the grooves 12 are formed on both sides of the dicing line L, so that the passivation is performed from the band-like region extending along the dicing line L at a predetermined interval. The film 11 is removed. The groove 12 may be formed by, for example, a half-cut technique from the surface side of the passivation film 11 using a blade (not shown) or by laser processing. When using a blade, the width and depth of the groove 12 can be controlled by the thickness of the blade and the cut amount (cut amount).

その後、図２（ｃ）に示すように、ウエハＷの表面全域上に封止樹脂層４が形成される。この封止樹脂層４は、ウエハＷの表面全域に液状（未硬化）のエポキシ樹脂を塗布し、これを硬化させることによって形成することができる。このとき、液状のエポキシ樹脂が溝１２内に流れ込み、そのエポキシ樹脂が硬化すると、半導体チップ１の溝１２に封止樹脂層４が入り込んだ構成が得られる。そして、封止樹脂層４の所定位置にポスト７が形成された後、そのポスト７上に金属ボール５が形成される。ポスト７は、封止樹脂層４に孔を貫通形成した後、電解めっきによって、その孔内を埋めるように金属材料を供給することにより形成することができる。   Thereafter, as shown in FIG. 2C, the sealing resin layer 4 is formed on the entire surface of the wafer W. The sealing resin layer 4 can be formed by applying a liquid (uncured) epoxy resin to the entire surface of the wafer W and curing it. At this time, when the liquid epoxy resin flows into the groove 12 and the epoxy resin is cured, a configuration in which the sealing resin layer 4 enters the groove 12 of the semiconductor chip 1 is obtained. Then, after the post 7 is formed at a predetermined position of the sealing resin layer 4, the metal ball 5 is formed on the post 7. The post 7 can be formed by forming a hole through the sealing resin layer 4 and then supplying a metal material so as to fill the hole by electrolytic plating.

そして、図２（ｄ）に示すように、ダイシングブレード（図示せず）を用いて、ダイシングラインＬに沿って、封止樹脂層４とともにウエハＷを切断（ダイシング）すると、図１に示すＷＬ−ＣＳＰの半導体装置が得られる。
図３は、この発明の他の実施形態に係る半導体装置の構成を説明するための断面図である。この図３において、上述の図１に示された各部に対応する部分には、図１の場合と同一の参照符号を付して示す。 Then, as shown in FIG. 2D, when the wafer W is cut (diced) together with the sealing resin layer 4 along the dicing line L using a dicing blade (not shown), WL shown in FIG. A CSP semiconductor device is obtained.
FIG. 3 is a cross-sectional view for explaining the configuration of a semiconductor device according to another embodiment of the present invention. 3, portions corresponding to the respective portions shown in FIG. 1 are denoted by the same reference numerals as those in FIG.

図３に示す半導体装置では、パッシベーション膜１１上に積層された応力緩和層２が、パッシベーション膜１１の中央側部分１１１と周縁側部分１１２との間の溝１２に入り込んでいる。そして、封止樹脂層４は、応力緩和層２の側面に回り込んで、この応力緩和層２の側面を覆っている。
このような構成によれば、図１に示す半導体装置と同様、パッシベーション膜１１が溝１２を挟んで内側の中央側部分１１１と外側の周縁側部分１１２とに分断されているので、半導体装置の側面でパッシベーション膜１１の剥がれやひび割れが発生しても、その剥がれやひび割れをパッシベーション膜１１の周縁側部分１１２のみに止めることができる。その結果、パッシベーション膜１１の中央側部分１１１の剥がれやひび割れを防止することができ、その剥がれやひび割れに起因する機能素子の動作不良の発生を防止することができる。 In the semiconductor device shown in FIG. 3, the stress relaxation layer 2 stacked on the passivation film 11 enters the groove 12 between the central portion 111 and the peripheral portion 112 of the passivation film 11. The sealing resin layer 4 goes around the side surface of the stress relaxation layer 2 and covers the side surface of the stress relaxation layer 2.
According to such a configuration, as in the semiconductor device shown in FIG. 1, the passivation film 11 is divided into the inner central portion 111 and the outer peripheral portion 112 with the groove 12 interposed therebetween. Even if the passivation film 11 is peeled or cracked on the side surface, the peeling or cracking can be stopped only at the peripheral portion 112 of the passivation film 11. As a result, peeling and cracking of the central portion 111 of the passivation film 11 can be prevented, and the occurrence of malfunction of the functional element due to the peeling and cracking can be prevented.

また、パッシベーション膜１１の中央側部分１１１と周縁側部分１１２との間の溝１２には、応力緩和層２が入り込んでおり、この応力緩和層２によって、中央側部分１１１の側面が覆われている。そのため、パッシベーション膜１１の中央側部分１１１の側面を応力緩和層２によって保護することができる。そのうえ、パッシベーション膜１１の中央側部分１１１と周縁側部分１１２との間においても、その間に入り込んでいる応力緩和層２によって、この半導体装置に加わる応力を吸収することができる。その結果、パッシベーション膜１１の中央側部分１１１の剥がれやひび割れをより確実に防止することができる。   Further, the stress relaxation layer 2 is inserted into the groove 12 between the central portion 111 and the peripheral portion 112 of the passivation film 11, and the side surface of the central portion 111 is covered by the stress relaxation layer 2. Yes. Therefore, the side surface of the central portion 111 of the passivation film 11 can be protected by the stress relaxation layer 2. In addition, stress applied to the semiconductor device can be absorbed between the central portion 111 and the peripheral portion 112 of the passivation film 11 by the stress relaxation layer 2 entering between the central portion 111 and the peripheral portion 112. As a result, peeling and cracking of the central portion 111 of the passivation film 11 can be more reliably prevented.

さらに、封止樹脂層４が応力緩和層２の側面に回り込むことによって、応力緩和層２の側面が封止樹脂層４によって覆われているので、応力緩和層２を外気から遮断することができ、外気に含まれる水分などによる応力緩和層２の劣化を防止することができる。
図４は、図３に示す半導体装置の製造工程を工程順に示す断面図である。図４に示す半導体装置の製造工程では、まず、複数の半導体チップ１が作り込まれ、その最表層部にパッシベーション膜１１を有するウエハＷが用意される。そして、図４（ａ）に示すように、パッシベーション膜１１に電極パッド６を露出させるためのパッド開口１１３が形成された後、ダイシングラインＬの両側において、溝１２が形成されることによって、ダイシングラインＬと所定間隔を空けて、ダイシングラインＬに沿って延びる帯状の領域からパッシベーション膜１１が除去される。 Furthermore, since the side surface of the stress relaxation layer 2 is covered with the sealing resin layer 4 as the sealing resin layer 4 wraps around the side surface of the stress relaxation layer 2, the stress relaxation layer 2 can be blocked from the outside air. Further, it is possible to prevent the stress relaxation layer 2 from being deteriorated due to moisture contained in the outside air.
FIG. 4 is a cross-sectional view showing the manufacturing process of the semiconductor device shown in FIG. In the manufacturing process of the semiconductor device shown in FIG. 4, first, a plurality of semiconductor chips 1 are fabricated, and a wafer W having a passivation film 11 on its outermost layer is prepared. Then, as shown in FIG. 4A, after the pad opening 113 for exposing the electrode pad 6 to the passivation film 11 is formed, grooves 12 are formed on both sides of the dicing line L, so that dicing is performed. The passivation film 11 is removed from the band-shaped region extending along the dicing line L with a predetermined distance from the line L.

溝１２の形成後、図４（ｂ）に示すように、パッシベーション膜１１上に、貫通孔２１を有する応力緩和層２が形成される。この応力緩和層２は、ダイシングラインＬ上の所定幅の領域を除いて、ウエハＷの表面全域に液状（未硬化）のポリイミドを塗布し、これを硬化させることによって形成することができる。このとき、液状のポリイミドが溝１２内に流れ込み、そのエポキシ樹脂が硬化すると、半導体チップ１の溝１２に応力緩和層２が入り込んだ構成が得られる。   After the formation of the groove 12, as shown in FIG. 4B, the stress relaxation layer 2 having the through hole 21 is formed on the passivation film 11. The stress relaxation layer 2 can be formed by applying a liquid (uncured) polyimide to the entire surface of the wafer W except for a region having a predetermined width on the dicing line L and curing it. At this time, when the liquid polyimide flows into the groove 12 and the epoxy resin is cured, a configuration in which the stress relaxation layer 2 enters the groove 12 of the semiconductor chip 1 is obtained.

つづいて、図４（ｃ）に示すように、再配線３および封止樹脂層４が形成された後、その封止樹脂層４の所定位置にポスト７が形成される。さらに、そのポスト７上に金属ボール５が形成される。
そして、図４（ｄ）に示すように、ダイシングブレード（図示せず）を用いて、ダイシングラインＬに沿って、封止樹脂層４とともにウエハＷを切断（ダイシング）すると、図３に示すＷＬ−ＣＳＰの半導体装置が得られる。 Subsequently, as shown in FIG. 4C, after the rewiring 3 and the sealing resin layer 4 are formed, a post 7 is formed at a predetermined position of the sealing resin layer 4. Further, a metal ball 5 is formed on the post 7.
Then, as shown in FIG. 4D, when the wafer W is cut (diced) together with the sealing resin layer 4 along the dicing line L using a dicing blade (not shown), WL shown in FIG. A CSP semiconductor device is obtained.

以上、この発明の２つの実施形態について説明したが、この発明は他の形態で実施することもできる。たとえば、溝１２は、パッシベーション膜１１よりも半導体基板側に掘り下げられて形成され、これによって、ダイシングラインＬに沿って延びる帯状の領域からパッシベーション膜１１が除去される場合を取り上げた。しかしながら、溝１２は、その帯状の領域からパッシベーション膜１１を少なくとも除去することができる深さに形成されればよく、図５に示すように、パッシベーション膜１１の膜厚と同じ深さに形成されてもよい。このような深さの溝１２は、ブレードを用いたハーフカットのカット量またはレーザビームの照射強度および照射時間を調節することによって形成することができ、パッシベーション膜１１のみをエッチング（ウエットエッチングまたはドライエッチング）することにより確実に形成することができる。   As mentioned above, although two embodiment of this invention was described, this invention can also be implemented with another form. For example, the case where the groove 12 is formed by being dug down to the semiconductor substrate side from the passivation film 11 and the passivation film 11 is removed from the band-like region extending along the dicing line L has been taken up. However, the groove 12 only needs to be formed to such a depth that at least the passivation film 11 can be removed from the band-like region, and is formed to the same depth as the thickness of the passivation film 11 as shown in FIG. May be. The groove 12 having such a depth can be formed by adjusting the cut amount of a half cut using a blade or the irradiation intensity and irradiation time of a laser beam, and only the passivation film 11 is etched (wet etching or dry etching). It can be reliably formed by etching.

ただし、パッシベーション膜１１の下（半導体基板側）に層間絶縁膜を有している場合には、溝１２は、ダイシングラインＬに沿って延びる帯状の領域から、その層間絶縁膜を除去することができる深さに形成されていることが好ましい。たとえば、図６に示すように、半導体チップ１の基体をなす半導体基板上に、第１配線層８１、第１層間絶縁膜９１、第２配線層８２、第２層間絶縁膜９２およびパッシベーション膜１１が半導体基板側からこの順に積層されて、第１層間絶縁膜９１に形成されたビアホール８３を介して、第１配線層８１と第２配線層８２とが電気的に接続され、第２層間絶縁膜９２に形成されたビアホール８４を介して、第２配線層８２と電極パッド６とが電気的に接続された多層配線構造の半導体装置の場合、溝１２は、パッシベーション膜１１の表面から第１層間絶縁膜の下面までの厚み以上の深さに形成されていることが好ましい。この場合、溝１２により、パッシベーション膜１１だけでなく、第１層間絶縁膜９１が中央側部分９１１とその外側の周縁側部分９１２とに分断され、また、第２層間絶縁膜９２が中央側部分９２１とその外側の周縁側部分９２２とに分断される。そのため、半導体装置の側面でパッシベーション膜１１、第１層間絶縁膜９１および／または第２層間絶縁膜９２の剥がれやひび割れが発生しても、その剥がれやひび割れを、パッシベーション膜１１の周縁側部分１１２、第１層間絶縁膜９１の周縁側部分９１２および／または第２層間絶縁膜９２の周縁側部分９２１のみに止めることができる。その結果、パッシベーション膜１１の中央側部分１１１、第１層間絶縁膜９１の中央側部分９１１および第２層間絶縁膜９２の中央側部分９２１の剥がれやひび割れを防止することができ、その剥がれやひび割れに起因する機能素子の動作不良の発生を防止することができる。   However, when the interlayer insulating film is provided under the passivation film 11 (on the semiconductor substrate side), the groove 12 can remove the interlayer insulating film from the band-shaped region extending along the dicing line L. It is preferable that the depth be formed. For example, as shown in FIG. 6, a first wiring layer 81, a first interlayer insulating film 91, a second wiring layer 82, a second interlayer insulating film 92, and a passivation film 11 are formed on a semiconductor substrate that forms the base of the semiconductor chip 1. Are stacked in this order from the semiconductor substrate side, and the first wiring layer 81 and the second wiring layer 82 are electrically connected via the via hole 83 formed in the first interlayer insulating film 91, and the second interlayer insulating layer is connected. In the case of a semiconductor device having a multilayer wiring structure in which the second wiring layer 82 and the electrode pad 6 are electrically connected via the via hole 84 formed in the film 92, the groove 12 is formed from the surface of the passivation film 11 to the first. It is preferable that the depth is greater than the thickness up to the lower surface of the interlayer insulating film. In this case, not only the passivation film 11 but also the first interlayer insulating film 91 is divided into the central side portion 911 and the outer peripheral side portion 912 by the groove 12, and the second interlayer insulating film 92 is divided into the central side portion. Divided into 921 and an outer peripheral side portion 922. Therefore, even if the passivation film 11, the first interlayer insulating film 91 and / or the second interlayer insulating film 92 are peeled off or cracked on the side surface of the semiconductor device, the peeling or cracking is caused by the peripheral side portion 112 of the passivation film 11. The peripheral edge portion 912 of the first interlayer insulating film 91 and / or the peripheral edge portion 921 of the second interlayer insulating film 92 can be stopped. As a result, peeling and cracking of the central portion 111 of the passivation film 11, the central portion 911 of the first interlayer insulating film 91, and the central portion 921 of the second interlayer insulating film 92 can be prevented. It is possible to prevent the malfunction of the functional element due to the above.

また、上記の実施形態では、ＷＬ−ＣＳＰの半導体装置を例に取り上げたが、この発明は、ＷＬ−ＣＳＰの半導体装置以外にも、実装基板に対して、半導体チップの表面を対向させて、半導体チップの裏面が露出した状態で実装（ベアチップ実装）される、半導体装置に適用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In the above embodiment, the WL-CSP semiconductor device is taken as an example. However, in addition to the WL-CSP semiconductor device, the present invention is such that the surface of the semiconductor chip is opposed to the mounting substrate. The present invention can also be applied to a semiconductor device that is mounted (bare chip mounting) with the back surface of the semiconductor chip exposed.
In addition, various design changes can be made within the scope of matters described in the claims.

１ 半導体チップ
２ 応力緩和層
４ 封止樹脂層
１１ パッシベーション膜
１２ 溝
９１ 第１層間絶縁膜
９２ 第２層間絶縁膜
１１１ 中央側部分
１１２ 周縁側部分
９１１ 中央側部分
９１２ 周縁側部分
９２１ 中央側部分
９２２ 周縁側部分
Ａ 素子形成領域
Ｌ ダイシングライン
Ｗ ウエハ DESCRIPTION OF SYMBOLS 1 Semiconductor chip 2 Stress relaxation layer 4 Sealing resin layer 11 Passivation film 12 Groove 91 1st interlayer insulation film 92 2nd interlayer insulation film 111 Central side part 112 Peripheral side part 911 Central side part 912 Peripheral side part 921 Central side part 922 Peripheral side part A Element formation area L Dicing line W Wafer

Claims (3)

半導体チップと、
上記半導体チップの最表層部に形成され、上記半導体チップにおける素子形成領域上を覆い尽くす中央側部分と、この中央側部分の周縁と所定間隔を空けて、上記中央側部分の周囲を取り囲む周縁側部分とを含むパッシベーション膜と、
上記パッシベーション膜上に形成され、外部から加わる応力を吸収して緩和するための応力緩和層と、
上記応力緩和層上に形成され、上記半導体チップの表面側を封止するための封止樹脂層と、
上記封止樹脂層に埋め込まれた外部接続用のポストであって、上記封止樹脂層の表面と面一な表面を有するポストとを含み、
上記中央側部分と上記周縁側部分との間に上記応力緩和層が入り込んでおり、
上記パッシベーション膜の上記中央側部分の側面が上記応力緩和層で覆われていることを特徴とする半導体装置。 A semiconductor chip;
A central side portion formed on the outermost layer portion of the semiconductor chip and covering the element formation region of the semiconductor chip, and a peripheral side surrounding the periphery of the central side portion with a predetermined distance from the peripheral edge of the central side portion A passivation film including a portion;
A stress relaxation layer formed on the passivation film for absorbing and relaxing stress applied from the outside ;
A sealing resin layer formed on the stress relaxation layer for sealing the surface side of the semiconductor chip;
A post for external connection embedded in the sealing resin layer, the post having a surface flush with the surface of the sealing resin layer ,
The stress relaxation layer has entered between the central side portion and the peripheral side portion,
A semiconductor device, wherein a side surface of the central side portion of the passivation film is covered with the stress relaxation layer. 上記封止樹脂層は、上記応力緩和層の側面に回り込んでいることを特徴とする請求項１記載の半導体装置。 Upper Kifutome resin layer, the semiconductor device according to claim 1, characterized in that it wraps around the side surface of the stress relaxation layer. 複数の半導体チップが作り込まれ、その最表層部にパッシベーション膜を有する半導体ウエハを用意する工程と、
上記半導体ウエハに設定されたダイシングラインと所定間隔を空けて、そのダイシングラインに沿って延びる帯状の領域から、少なくとも上記パッシベーション膜の一部を除去して、上記パッシベーション膜を、上記半導体チップにおける素子形成領域上を覆い尽くす中央側部分と、この中央側部分の周縁と所定間隔を空けて、上記中央側部分の周囲を取り囲む周縁側部分とに分断するパッシベーション膜除去工程と、
このパッシベーション膜除去工程後、上記半導体ウエハ上に応力緩和層を形成する応力緩和層形成工程と、
上記応力緩和層工程後、上記半導体ウエハ上に封止樹脂層を形成する封止樹脂層形成工程と、
上記封止樹脂層の表面と面一な表面を有する外部接続用のポストを、上記封止樹脂層に埋め込む工程と、
このポスト形成工程後に、上記半導体ウエハをダイシングラインに沿って切断するダイシング工程とを含むことを特徴とする半導体装置の製造方法。 A step of preparing a semiconductor wafer in which a plurality of semiconductor chips are fabricated and having a passivation film on the outermost layer portion thereof;
At least a part of the passivation film is removed from a band-shaped region extending along the dicing line at a predetermined interval from the dicing line set on the semiconductor wafer, and the passivation film is formed into an element in the semiconductor chip. A passivation film removing step that divides into a central side portion covering the formation region, and a peripheral edge portion surrounding the periphery of the central side portion with a predetermined interval from the peripheral edge of the central side portion;
A stress relaxation layer forming step of forming a stress relaxation layer on the semiconductor wafer after the passivation film removing step;
A sealing resin layer forming step of forming a sealing resin layer on the semiconductor wafer after the stress relaxation layer step;
Embedding a post for external connection having a surface flush with the surface of the sealing resin layer in the sealing resin layer;
A dicing process of cutting the semiconductor wafer along a dicing line after the post forming process.
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