JP4809170B2 - Semiconductor memory device and electronic device - Google Patents
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Description
本発明は、半導体記憶装置に関し、より詳しくは、1つのチャネル領域の両端近傍に独立して記憶できる機能を備えたフラッシュメモリセルやマスクROM(リード・オンリー・メモリ)セル等の不揮発性メモリセルを備えた半導体記憶装置に関する。また、本発明は、半導体記憶装置を有する電子機器に関する。 The present invention relates to a semiconductor memory device, and more particularly, a nonvolatile memory cell such as a flash memory cell or a mask ROM (read-only memory) cell having a function capable of independently storing near both ends of one channel region. The present invention relates to a semiconductor memory device including The present invention also relates to an electronic apparatus having a semiconductor memory device.
近年、携帯電話やデジタルカメラなどのデータ記憶用、あるいはコード(プログラム)記憶用の半導体記憶素子として、フラッシュメモリ、強誘電体メモリあるいはマスクROM等のような不揮発性の半導体記憶装置が多く利用されている。 In recent years, non-volatile semiconductor memory devices such as flash memories, ferroelectric memories, mask ROMs, and the like have been widely used as semiconductor memory elements for data storage or code (program) storage such as mobile phones and digital cameras. ing.
このような不揮発性メモリセルは、記憶状態に応じたセル電流(メモリセルに流れる電流)の変化を利用して情報を判定するものであるが、構造上、同じ情報を記憶した複数のメモリセルの間でセル電流を完全に一致させることが難しい。したがって、複数のメモリセルについて、同じ情報を記憶しても、セル電流の値がある程度の幅で分布するのが普通である。しかしながら、異なる情報を記憶したメモリセルの間でセル電流の値の分布が重なると、正しい情報の判定が困難になる。したがって、異なる情報を記憶したメモリセルの間では、互いのセル電流の分布が重ならないように、つまり、互いの分布の間に隙間が生じるように、プログラムベリファイ動作で調整している。しかしながら、最近、微細化、低電圧化等が進むに伴って、互いのセル電流の分布を隔てる隙間が狭くなりつつあるという問題がある。さらに、ディスターブ(他のメモリセルへのアクセスによる外乱)や、エンデュランス(書き換え回数の増加によるメモリセルの書き換え特性の劣化)や、リテンション(温度変化や経時変化等による蓄積情報の保持特性)等の影響が、複数のメモリセルに互いに異なる度合いで及ぶ。以上のことから、個々のメモリセルのセル電流値の分布の広がりが大きくなり、データ0とデータ1のセル電流値の分布を隔てる隙間が極端に狭くなったり、あるいは、互いに重なってしまい、データ0とデータ1を区別できなくなるという問題が生じる。
Such a non-volatile memory cell determines information by using a change in cell current (current flowing through the memory cell) according to the storage state, but a plurality of memory cells storing the same information due to its structure. It is difficult to make the cell currents completely match. Therefore, even if the same information is stored for a plurality of memory cells, the cell current values are usually distributed with a certain width. However, when the distribution of cell current values overlaps between memory cells storing different information, it is difficult to determine correct information. Therefore, the memory cells storing different information are adjusted by the program verify operation so that the cell current distributions do not overlap each other, that is, a gap is generated between the distributions. However, with the recent progress in miniaturization, voltage reduction, and the like, there is a problem that the gap separating the cell current distributions is becoming narrower. In addition, disturbance (disturbance caused by access to other memory cells), endurance (deterioration of the rewrite characteristics of the memory cell due to an increase in the number of rewrites), retention (retention characteristics of stored information due to changes in temperature, changes over time, etc.), etc. The influence affects the plurality of memory cells to different degrees. From the above, the spread of the cell current value distribution of each memory cell becomes large, and the gap separating the distribution of the cell current values of
従来の読み出し動作における代表的な手法としては、リファレンスセルを設け、その電流値又は平均電流値をリファレンス電流値として、読み出したいメモリセルのセル電流値と比較して情報を判定する半導体記憶装置がある(特許文献1:特開2004−273093号公報参照)。具体的には、2つのリファレンスセルにデータ0とデータ1とを記憶させておき、それらの平均電流値をリファレンス電流値として用いる半導体記憶装置がある。
As a typical method in the conventional read operation, there is a semiconductor memory device in which a reference cell is provided, and the current value or average current value is used as a reference current value to compare information with the cell current value of the memory cell to be read. Yes (see Patent Document 1: Japanese Patent Application Laid-Open No. 2004-273093). Specifically, there is a semiconductor memory device in which
しかしながら、上記従来の半導体記憶装置は、データ0とデータ1の分布の隙間が極端に狭かったり、さらには重なってしまう(隙間がなくなる)ような場合には、メモリセルの情報を正しく読み取ることができないという問題がある。
そこで、本発明の課題は、メモリセルアレイ中の複数のメモリセルのデータ0とデータ1のセル電流値の分布の隙間が極端に狭かったり、あるいは、それらの分布が重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供することにある。
Therefore, the problem of the present invention is that the gap between the distributions of the cell current values of the
上記課題を解決するため、この発明の半導体記憶装置は、
情報を記憶できる記憶領域、第1入出力端子および第2入出力端子を有する第1メモリセルと、
情報を記憶できる記憶領域と、上記第1メモリセルの上記第2入出力端子に接続された第1入出力端子と、第2入出力端子とを有する第2メモリセルと、
上記第1メモリセルの上記第1入出力端子に接続された第1ローカルビット線と、
上記第2メモリセルの上記第2入出力端子に接続された第2ローカルビット線と、
上記第1メモリセルの上記第2入出力端子と、上記第2メモリセルの上記第1入出力端子とに接続された第3ローカルビット線と、
上記第1ローカルビット線が接続された第1端子を有する第1スイッチング素子と、
上記第2ローカルビット線が接続された第1端子を有する第2スイッチング素子と、
上記第3ローカルビット線が接続された第1端子を有する第3スイッチング素子と、
上記第1ローカルビット線が接続された第1端子と、電圧源に接続された第2端子とを有する第4スイッチング素子と、
上記第2ローカルビット線が接続された第1端子と、電圧源に接続された第2端子とを有する第5スイッチング素子と、
上記第3ローカルビット線が接続された第1端子と、電圧源に接続された第2端子とを有する第6スイッチング素子と、
上記第1ローカルビット線と上記第3ローカルビット線とを接離する第7スイッチング素子と、
上記第2ローカルビット線と上記第3ローカルビット線とを接離する第8スイッチング素子と、
上記第1スイッチング素子、上記第2スイッチング素子および上記第3スイッチング素子のオンまたはオフを制御する第1セレクタ回路と、
上記第4スイッチング素子、上記第5スイッチング素子および上記第6スイッチング素子のオンまたはオフを制御する第2セレクタ回路と、
上記第7スイッチング素子および上記第8スイッチング素子のオンまたはオフを制御するイコライザと、
上記第1スイッチング素子の第2端子が接続されると共に、上記第2スイッチング素子の第2端子が接続された第1グローバルビット線と、
上記第3スイッチング素子の第2端子が接続された第2グローバルビット線と、
上記第1グローバルビット線に接続された出力端子を有する第1ビット線ドライバと、
上記第2ブローバルビット線に接続された出力端子を有する第2ビット線ドライバと、
上記第1グローバルビット線に接続された第1入力端子と、上記第2グローバルビット線に接続された第2入力端子とを有するセンスアンプと
を備え、
上記第1メモリセルと上記第2メモリセルとで1ビットの情報を記憶することを特徴としている。
In order to solve the above problems, a semiconductor memory device according to the present invention provides:
A storage area capable of storing information, a first memory cell having a first input / output terminal and a second input / output terminal;
A second memory cell having a storage area capable of storing information, a first input / output terminal connected to the second input / output terminal of the first memory cell, and a second input / output terminal;
A first local bit line connected to the first input / output terminal of the first memory cell;
A second local bit line connected to the second input / output terminal of the second memory cell;
A third local bit line connected to the second input / output terminal of the first memory cell and the first input / output terminal of the second memory cell;
A first switching element having a first terminal to which the first local bit line is connected;
A second switching element having a first terminal to which the second local bit line is connected;
A third switching element having a first terminal to which the third local bit line is connected;
A fourth switching element having a first terminal connected to the first local bit line and a second terminal connected to a voltage source;
A fifth switching element having a first terminal connected to the second local bit line and a second terminal connected to a voltage source;
A sixth switching element having a first terminal connected to the third local bit line and a second terminal connected to a voltage source;
A seventh switching element for contacting and separating the first local bit line and the third local bit line;
An eighth switching element for contacting and separating the second local bit line and the third local bit line;
A first selector circuit for controlling on or off of the first switching element, the second switching element, and the third switching element;
A second selector circuit for controlling on or off of the fourth switching element, the fifth switching element, and the sixth switching element;
An equalizer for controlling on or off of the seventh switching element and the eighth switching element;
A first global bit line connected to the second terminal of the first switching element and connected to the second terminal of the second switching element;
A second global bit line to which a second terminal of the third switching element is connected;
A first bit line driver having an output terminal connected to the first global bit line;
A second bit line driver having an output terminal connected to the second global bit line;
A sense amplifier having a first input terminal connected to the first global bit line and a second input terminal connected to the second global bit line;
One bit of information is stored in the first memory cell and the second memory cell.
本発明によれば、上記2個のメモリセル(第1メモリセルおよび第2メモリセル)の状態の差を利用することで、読み出し動作を行うため、基準電圧やリファレンスセルを用いることなく、メモリセルに蓄積された情報を正確に読み出すことができる。また、メモリアレイをブロック分割して、各ブロックを選択するための回路を備えているので、1個のセンスアンプで読み出すことのできるメモリセルの個数を、仕様によって適切な数に調整することができる。 According to the present invention, since the read operation is performed by using the difference between the states of the two memory cells (the first memory cell and the second memory cell), the memory can be used without using the reference voltage or the reference cell. Information stored in the cell can be read accurately. In addition, since the memory array is divided into blocks and a circuit for selecting each block is provided, the number of memory cells that can be read by one sense amplifier can be adjusted to an appropriate number according to specifications. it can.
また、一実施形態の半導体記憶装置は、
上記第1スイッチング素子は、第1Nチャネルトランジスタと、この第1Nトランジスタの第1端子に接続された第1端子および上記第1Nトランジスタの第2端子に接続された第2端子を有する第1Pトランジスタとからなり、
上記第2スイッチング素子は、第2Nチャネルトランジスタと、この第2Nトランジスタの第1端子に接続された第1端子および上記第2Nトランジスタの第2端子に接続された第2端子を有する第2Pトランジスタとからなり、
上記第3スイッチング素子は、第3Nチャネルトランジスタと、この第3Nトランジスタの第1端子に接続された第1端子および上記第3Nトランジスタの第2端子に接続された第2端子を有する第3Pトランジスタとからなり、
上記第1スイッチング素子の上記第1端子は、上記第1Nトランジスタの上記第1端子と、上記第1Pトランジスタの上記第1端子とを電気接続している部分に形成されたノードであり、
上記第2スイッチング素子の上記第1端子は、上記第2Nトランジスタの上記第1端子と、上記第2Pトランジスタの上記第1端子とを電気接続している部分に形成されたノードであり、
上記第3スイッチング素子の上記第1端子は、上記第3Nトランジスタの上記第1端子と、上記第3Pトランジスタの上記第1端子とを電気接続している部分に形成されたノードであり、
上記第4スイッチング素子は、上記第1ローカルビット線が接続された第1端子と、電圧源に接続された第2端子とを有する第4Nトランジスタであり、
上記第5スイッチング素子は、上記第2ローカルビット線が接続された第1端子と、電圧源に接続された第2端子とを有する第5Nトランジスタであり、
上記第6スイッチング素子は、上記第3ローカルビット線が接続された第1端子と、電圧源に接続された第2端子とを有する第6Nトランジスタであり、
上記第7スイッチング素子は、第7Nトランジスタであると共に、上記第8スイッチング素子は、第8Nトランジスタである。
The semiconductor memory device according to one embodiment
The first switching element includes: a first N-channel transistor; a first terminal connected to a first terminal of the first N transistor; a first P transistor having a second terminal connected to a second terminal of the first N transistor; Consists of
The second switching element includes a second N-channel transistor, a second terminal having a first terminal connected to the first terminal of the second N transistor, and a second terminal connected to the second terminal of the second N transistor; Consists of
The third switching element includes a third N-channel transistor, a third P transistor having a first terminal connected to the first terminal of the third N transistor and a second terminal connected to the second terminal of the third N transistor; Consists of
The first terminal of the first switching element is a node formed at a portion that electrically connects the first terminal of the first N transistor and the first terminal of the first P transistor,
The first terminal of the second switching element is a node formed in a portion electrically connecting the first terminal of the second N transistor and the first terminal of the second P transistor;
The first terminal of the third switching element is a node formed in a portion electrically connecting the first terminal of the third N transistor and the first terminal of the third P transistor;
The fourth switching element is a fourth N transistor having a first terminal connected to the first local bit line and a second terminal connected to a voltage source;
The fifth switching element is a fifth N transistor having a first terminal connected to the second local bit line and a second terminal connected to a voltage source;
The sixth switching element is a sixth N transistor having a first terminal connected to the third local bit line and a second terminal connected to a voltage source;
The seventh switching element is a seventh N transistor, and the eighth switching element is an eighth N transistor.
上記実施形態によれば、高電圧が印加されるスイッチング部分に、PチャネルトランジスタとNチャネルトランジスタとからなるスイッチング素子を用いているので、ゲートに印加する電圧を低く抑えつつ、プロセスを微細化することができる。 According to the above embodiment, since a switching element composed of a P-channel transistor and an N-channel transistor is used for a switching portion to which a high voltage is applied, the process is miniaturized while keeping the voltage applied to the gate low. be able to.
また、上記実施形態によれば、各トランジスタを制御することで、書き込み時、書き込みを行うメモリセルのドレイン側(高電圧側)のローカルビット線に電圧(例えば5V)を、グローバルビット線から印加することができ、書き込み電流によって、ローカルビット線の電位が低下することを抑制できる。また、ローカルビット線に電圧を、イコライザでオンするトランジスタを介して印加しないようにすることができる。 Further, according to the embodiment, by controlling each transistor, a voltage (for example, 5 V) is applied from the global bit line to the local bit line on the drain side (high voltage side) of the memory cell to be written at the time of writing. It is possible to suppress a decrease in the potential of the local bit line due to the write current. Further, it is possible to prevent a voltage from being applied to the local bit line via a transistor that is turned on by an equalizer.
また、上記実施形態によれば、書き込み時において、書き込み電流による電位上昇がメモリセルごとにばらつかないように、書き込みを行うメモリセルのソース側(低電圧側)のローカルビット線に、電圧(例えば0V)を、第4乃至第6Nトランジスタを介して印加することができる。 In addition, according to the above-described embodiment, the voltage (in the source bit (low voltage side) local bit line of the memory cell to be written is applied so that the potential rise due to the write current does not vary for each memory cell at the time of writing. For example, 0V) can be applied through the fourth to sixth N transistors.
また、上記実施形態によれば、書き込み時に、書き込みを行わないメモリセルの両側のローカルビット線間が等電位となって電流が流れないように、両側のローカルビット線を接続するトランジスタをイコライザでオンすることができる。 In addition, according to the above-described embodiment, at the time of writing, the transistors that connect the local bit lines on both sides are equalized with the equalizer so that the current does not flow between the local bit lines on both sides of the memory cell that is not written with the same potential. Can be turned on.
また、上記実施形態によれば、VTモード時に、測定電流による電位上昇がメモリセルごとにばらつかないように、セル電流の測定を行うメモリセルのソース側(低電圧側)のローカルビット線に、電圧(例えば0V)を、第4乃至第6Nトランジスタを介して印加することができる。また、このことを、必要最小限の数のトランジスタで実現することができる。 Further, according to the above embodiment, in the VT mode, the local bit line on the source side (low voltage side) of the memory cell that measures the cell current is used so that the potential increase due to the measurement current does not vary for each memory cell. , A voltage (for example, 0 V) can be applied through the fourth to sixth N transistors. In addition, this can be realized with a minimum number of transistors.
また、一実施形態の半導体記憶装置は、
情報を記憶できる記憶領域、上記第2メモリセルの上記第2入出力端子に接続された第1入出力端子および第2入出力端子を有する第3メモリセルと、
情報を記憶できる記憶領域、上記第3メモリセルの上記第2入出力端子に接続された第1入出力端子を有する第4メモリセルと、
上記第3メモリセルの第2入出力端子に接続されると共に、上記第4メモリセルの第1入出力端子に接続された第4ローカルビット線と、
上記第4メモリセルの第2入出力端子に接続された第5ローカルビット線と、
上記第4ローカルビット線と、上記第2グローバルビット線とを接離する第1スイッチング装置と、
上記第5ローカルビット線と、上記第1グローバルビット線とを接離する第2スイッング装置と
を備え、
上記第3メモリセルと上記第4メモリセルとで1ビットの情報を記憶する。
The semiconductor memory device according to one embodiment
A storage area capable of storing information; a third memory cell having a first input / output terminal and a second input / output terminal connected to the second input / output terminal of the second memory cell;
A storage area capable of storing information; a fourth memory cell having a first input / output terminal connected to the second input / output terminal of the third memory cell;
A fourth local bit line connected to the second input / output terminal of the third memory cell and connected to the first input / output terminal of the fourth memory cell;
A fifth local bit line connected to the second input / output terminal of the fourth memory cell;
A first switching device for contacting and separating the fourth local bit line and the second global bit line;
A second switching device for contacting and separating the fifth local bit line and the first global bit line;
One bit of information is stored in the third memory cell and the fourth memory cell.
上記実施形態によれば、例えば、ビット線選択回路によって、組みをなすメモリセルの複数の並びを選択することによって、情報を読み出す精度を損なうことなく、少ない個数のセンスアンプで多くのメモリセルを読み出すことができる。 According to the embodiment, for example, by selecting a plurality of arrays of memory cells forming a set by a bit line selection circuit, a large number of memory cells can be formed with a small number of sense amplifiers without impairing the accuracy of reading information. Can be read.
また、一実施形態の半導体記憶装置は、
上記第1メモリセルの蓄積ノードを消去状態すると共に、第2メモリセルの蓄積ノードを書き込み状態として、データ0あるいはデータ1を記憶し、
上記第1メモリセルの蓄積ノードを書き込み状態とすると共に、第2メモリセルの蓄積ノードを消去状態として、データ1あるいはデータ0を記憶する。
The semiconductor memory device according to one embodiment
The storage node of the first memory cell is erased and the storage node of the second memory cell is set to the write state to store
上記実施形態によれば、上記2個のメモリセルの状態の差に基づいて、読み出し動作を行うことができて、基準電圧やリファレンスセルを用いることなく、メモリセルに蓄積された情報を正確に読み出すことができる。 According to the embodiment, the read operation can be performed based on the difference between the states of the two memory cells, and the information stored in the memory cells can be accurately obtained without using a reference voltage or a reference cell. Can be read.
また、一実施形態の半導体記憶装置は、上記第1メモリセルの上記記憶領域が、互いに独立に情報を記憶できる第1記憶領域および第2記憶領域からなり、上記第2メモリセルの上記記憶領域が、互いに独立に情報を記憶できる第1記憶領域および第2記憶領域からなる。 In one embodiment, the storage area of the first memory cell includes a first storage area and a second storage area in which information can be stored independently of each other, and the storage area of the second memory cell. Comprises a first storage area and a second storage area that can store information independently of each other.
上記実施形態によれば、上記2個のメモリセルの状態の差に基づいて、読み出し動作を行うことができて、基準電圧やリファレンスセルを用いることなく、メモリセルに蓄積された情報を正確に読み出すことができる。また、メモリアレイをブロック分割して、それを選択するための回路を備えているので、1個のセンスアンプで読み出すことのできるメモリセルの個数を、その精度を損なうことなく、増加させることができる。さらに、実際に使用する記憶領域を、第1記憶領域と第2記憶領域のうちの一方に限ることによって、記憶領域を、メモリセルの狭い範囲に限定することができる。したがって、データの読み出しに必要な電荷量を、少なくでき、書き込み、消去時の消費電力を低減することができる。 According to the embodiment, the read operation can be performed based on the difference between the states of the two memory cells, and the information stored in the memory cells can be accurately obtained without using a reference voltage or a reference cell. Can be read. Further, since the memory array is divided into blocks and a circuit for selecting the memory array is provided, the number of memory cells that can be read by one sense amplifier can be increased without losing accuracy. it can. Furthermore, by limiting the storage area actually used to one of the first storage area and the second storage area, the storage area can be limited to a narrow range of memory cells. Therefore, the amount of charge necessary for reading data can be reduced, and power consumption during writing and erasing can be reduced.
また、一実施形態の半導体記憶装置は、
上記第1メモリセルの上記第1蓄積ノードおよび上記第2蓄積ノードのうちの一方または両方を消去状態にすると共に、上記第2メモリセルの上記第1蓄積ノードおよび上記第2蓄積ノードの一方または両方を書き込み状態として、データ0あるいはデータ1を記憶し、
上記第1メモリセルの上記第1蓄積ノードおよび上記第2蓄積ノードのうちの一方または両方を書き込み状態にすると共に、上記第2メモリセルの上記第1蓄積ノードおよび上記第2蓄積ノードの一方または両方を消去状態として、データ1あるいはデータ0を記憶する。
The semiconductor memory device according to one embodiment
One or both of the first storage node and the second storage node of the first memory cell are brought into an erased state, and one of the first storage node and the second storage node of the second memory cell or Store both
One or both of the first storage node and the second storage node of the first memory cell are set in a write state, and one of the first storage node and the second storage node of the second memory cell or
上記実施形態によれば、上記2個のメモリセルの状態の差に基づいて、読み出し動作を行うことができて、基準電圧やリファレンスセルを用いることなく、メモリセルに蓄積された情報を正確に読み出すことができる。また、蓄積ノードの一方のみを用いれば、エンデュランス特性を改善することができる。 According to the embodiment, the read operation can be performed based on the difference between the states of the two memory cells, and the information stored in the memory cells can be accurately obtained without using a reference voltage or a reference cell. Can be read. Further, if only one of the storage nodes is used, the endurance characteristic can be improved.
また、一実施形態の半導体記憶装置は、上記メモリセルは、サイドウォールメモリであることを特徴としている。 In one embodiment, the memory cell is a sidewall memory.
上記サイドウォールメモリでは、上記ソース領域とドレイン領域とゲートとの電位を制御することにより、2つの上記電荷保持領域の電荷の保持状態を別個に制御して、夫々に情報が記憶される。 In the sidewall memory, by controlling the potentials of the source region, the drain region, and the gate, the charge holding states of the two charge holding regions are separately controlled, and information is stored in each.
上記サイドウォールメモリを含むメモリセルは、1つのメモリセルに2つの電荷保持領域、つまり、2つの記憶部を有するので、半導体記憶装置の集積度を効果的に高めることができる。2つの記憶部を有するサイドウォールメモリでは、一方の記憶部の情報を読み出す際の電流が、他方の記憶部の電荷保持状態の影響を受ける。したがって、1つの記憶部を有するメモリセルと比較してセル電流の値のバラツキが大きいという特性を有する。しかしながら、この半導体記憶装置は、第1メモリセルと、第2メモリセルの状態を比較するようになっているので、1本のワード線で選択される複数のメモリセルにおける第1入出力端子から第2入出力端子に電流を流したときの電流分布および1本のワード線で選択される複数のメモリセルにおける第2入出力端子から第1入出力端子に電流を流したときの電流分布がばらついたり、時間の経過と共にずれが生じたり、あるいは、上記二つの電流分布が重なってしまうようなことがあっても、メモリセルの情報を正確に判別することができる。 Since the memory cell including the sidewall memory has two charge holding regions, that is, two storage portions in one memory cell, the degree of integration of the semiconductor memory device can be effectively increased. In a sidewall memory having two storage units, the current when reading information from one storage unit is affected by the charge retention state of the other storage unit. Therefore, it has a characteristic that the variation in the value of the cell current is larger than that of a memory cell having one memory portion. However, since this semiconductor memory device is configured to compare the states of the first memory cell and the second memory cell, from the first input / output terminals in a plurality of memory cells selected by one word line. Current distribution when current flows through the second input / output terminal and current distribution when current flows from the second input / output terminal to the first input / output terminal in a plurality of memory cells selected by one word line Even if there is a variation, a deviation occurs with the passage of time, or the two current distributions overlap, the information of the memory cell can be accurately determined.
また、本発明の電子機器は、本発明の半導体記憶装置を備える。 The electronic device of the present invention includes the semiconductor memory device of the present invention.
ここで、電子機器とは、携帯電話等の携帯情報端末、液晶表示装置、DVD装置、映像機器、オーディオ機器、複写装置等をいう。 Here, the electronic device refers to a portable information terminal such as a mobile phone, a liquid crystal display device, a DVD device, a video device, an audio device, a copying device, and the like.
本発明によれば、比較的簡単な構成によって高精度に情報の判定を行うことができる本発明の半導体記憶装置を備えるので、電子機器の信頼性を向上させることができる。 According to the present invention, since the semiconductor memory device according to the present invention that can determine information with high accuracy with a relatively simple configuration is provided, the reliability of the electronic device can be improved.
本発明の半導体記憶装置によれば、第1メモリセルと第2メモリセルの状態の差に基づいて読み出し動作を行うことができて、基準電圧やリファレンスセルを用いることなく、メモリセルに蓄積された情報を正確に読み出すことができる。 According to the semiconductor memory device of the present invention, the read operation can be performed based on the difference between the states of the first memory cell and the second memory cell, and stored in the memory cell without using the reference voltage or the reference cell. Information can be read accurately.
以下、本発明を図示の形態により詳細に説明する。 Hereinafter, the present invention will be described in detail with reference to the drawings.
(第1実施形態)
図1は、本発明の第1実施形態の半導体記憶装置を示す図である。
(First embodiment)
FIG. 1 is a diagram showing a semiconductor memory device according to a first embodiment of the present invention.
この半導体記憶装置は、k個のブロックに分かれ、各ブロックの共通配線として、グローバルビット線GBL1〜GBL2n(ここで、nは、自然数)を備える。ブロックに分けるのは、読み出し等の速度向上のため、グローバルビット線に1度に繋がるメモリセルの個数を制限し、負荷を軽くするためである。これらのグローバルビット線GBL1〜GBL2nは、2本ずつが対となって、センスアンプSA1〜SAnに入力される。各ブロックは、不揮発性のメモリセルMC11〜MCm 2nをマトリクス状に配置してなるメモリセルアレイ100を備える。メモリセルMC11〜MCm 2nは、後述するサイドウォールメモリからなっている。
This semiconductor memory device is divided into k blocks and includes global bit lines GBL1 to GBL2n (where n is a natural number) as a common wiring of each block. The reason for dividing the block is to reduce the load by limiting the number of memory cells connected to the global bit line at a time in order to improve the speed of reading and the like. Each of these global bit lines GBL1 to GBL2n is paired and input to the sense amplifiers SA1 to SAn. Each block includes a
このメモリセルアレイ100の行方向には、同一行に並ぶメモリセルの制御ゲートに接続された複数のワード線WL1〜WLmが延在している。
In the row direction of the
さらに、上記メモリセルアレイ100の列方向には、同一行に並ぶ2個ずつのメモリセルの入出力端子と互いに接続される複数のローカルビット線LBL1〜LBL2n、および、LBC1〜LBCnが延在している。上記ワード線WL1〜WLmは、任意のワード線を選択する行デコーダ102に接続されている。
Further, in the column direction of the
上記ローカルビット線LBL1〜LBL2n、および、LBC1〜LBCnは、LBLセレクタ105から出力される信号LS1〜LS3が、ゲート端子に入力されるNチャネルトランジスタを介して、また、LBLセレクタ105から出力される信号LS1B〜LS3Bが、ゲートに入力されるPチャネルトランジスタを介して、グローバルビット線GBL0〜GBLnに接続される。ここで、Pチャネルトランジスタの第1端子は、Nチャネルトタンジスタの第1端子に接続され、Pチャネルトランジスタの第2端子は、Nチャネルトタンジスタの他方の第2端子に接続されている。第1端子同士が接続されると共に、第2端子同士が接続されたNチャネルトランジスタ1とPチャネルトランジスタ2は、第1スイッチング素子を構成し、第1端子同士が接続されると共に、第2端子同士が接続されたNチャネルトランジスタ3とPチャネルトランジスタ4は、第3スイッチング素子を構成し、第1端子同士が接続されると共に、第2端子同士が接続されたNチャネルトランジスタ5とPチャネルトランジスタ6は、第2スイッチング素子を構成している。
In the local bit lines LBL1 to LBL2n and LBC1 to LBCn, signals LS1 to LS3 output from the
また、上記ローカルビット線LBL1〜LBL2n、および、LBC1〜LBCnは、Vdセレクタ104から出力される信号DS1〜DS3がゲートに入力されるNチャネルトランジスタ7,8,9を介して、電源線Vdに接続される。さらに、3本ずつで組を為すローカルビット線LBL1とLBC1とLBL2、・・・、LBL2n−1とLBCnとLBL2nは、イコライザ103から出力される信号EQ1、EQ2がゲートに入力されるNチャネルトランジスタ10,11によって、互いに接続される。各グローバルビット線GBL1〜GBLnは、ビット線ドライバ101に接続されている。
The local bit lines LBL1 to LBL2n and LBC1 to LBCn are connected to the power supply line Vd via N-
Nチャネルトランジスタ7は、第4スイッチング素子を構成し、Nチャネルトランジスタ8は、第5スイッチング素子を構成し、Nチャネルトランジスタ9は、第6スイッチング素子を構成している。また、Nチャネルトランジスタ10は、第7スイッチング素子を構成し、Nチャネルトランジスタ7は、第8スイッチング素子を構成している。また、nの夫々の値において、ローカルビット線LBL2n−1は、第1ローカルビット線を構成し、LBL2nは、第2ローカルビット線を構成し、LBCnは、第3ローカルビット線を構成している。また、図1において、nおよびmの夫々の値において、MCm 2n−1は、第メモリセルを構成し、MCm 2nは、第2メモリセルを構成している。
N-channel transistor 7 constitutes a fourth switching element, N-
図2は、ビット線ドライバ101の回路構成の一例を示す。この回路では、デコード信号DEC0〜DECp、および、各々の反転信号DEC0#〜DECp#によって選択されるようになっており、NANDゲートの出力がLowになったビット線ドライバ101だけ、電圧VPP(例えば5V)がGBLi(i=1〜2n)に出力され、それ以外のビット線ドライバ101の出力GBLj(j≠i)は、0Vになる。但し、読み出し動作時に、グローバルビット線を、ハイインピーダンス(HiZ)状態にする必要がある。これは、NANDゲートの出力と、入力信号HIZとを、共にHighとすることによって実現される。
FIG. 2 shows an example of the circuit configuration of the
図3は、センスアンプSAnの回路構成の一例を示す。図3において、P0〜P3は、P型トランジスタを示し、N0〜N3は、N型トランジスタを示す。この回路では、読み出し時に、グローバルビット線GBL2n−1、GBL2nの電圧を入力電圧として取り込み、信号CUT0、CUT1をLowにして、電圧を入力端子SAL、SARに閉じ込め、その後に、信号SAPをHighからLowに立ち下げ、さらに、信号SANをLowからHighに立ち上げて増幅動作を行う。動作は、従来のDRAMのセンスアンプに準じる。 FIG. 3 shows an example of a circuit configuration of the sense amplifier SAn. In FIG. 3, P0 to P3 indicate P-type transistors, and N0 to N3 indicate N-type transistors. In this circuit, during reading, the voltages of the global bit lines GBL2n-1 and GBL2n are taken as input voltages, the signals CUT0 and CUT1 are set to Low, the voltages are confined to the input terminals SAL and SAR, and then the signal SAP is switched from High. The signal is lowered to Low, and the signal SAN is raised from Low to High to perform an amplification operation. The operation conforms to that of a conventional DRAM sense amplifier.
図4は、第1実施形態でメモリセルMC11、MC12…として使用されているサイドウォールメモリ2000の断面図である。
FIG. 4 is a cross-sectional view of the
このサイドウォールメモリ2000は、電荷保持領域として働く第1記憶領域としての第1シリコン窒化膜2003および第2記憶領域としての第2シリコン窒化膜2004を備えている。このサイドウォールメモリ2000は、第1シリコン窒化膜2003と第2シリコン窒化膜2004のいずれか一方に情報を書き込むことで、データ0とデータ1の1ビットの情報を記憶するようになっている。基板2001上に、ゲート電極として機能するワード線2005がゲート絶縁膜2002を介して形成されており、このワード線2005の両側に、シリコン酸化膜2006を介して、第1及び第2シリコン窒化膜2003,2004が形成されている。この第1及び第2シリコン窒化膜2003,2004は、ワード線2005の側壁と略平行に延びる縦部と、この縦部の下端に連なると共に、上記基板2001表面と略平行かつワード線2005から遠ざかる側に延びる横部とを有し、概略L字状の断面形状を有している。上記第1及び第2シリコン窒化膜2003,2004のワード線2005から遠い側には、シリコン酸化膜2007,2007が設けられている。このように、第1及び第2シリコン窒化膜2003,2004を、シリコン酸化膜2006とシリコン酸化膜2007で挟むことにより、書き換え動作時の電荷注入効率を高くして、高速な動作を実現している。上記第1及び第2シリコン窒化膜2003,2004に近接する基板2001上には、2つの拡散領域が形成されている。詳しくは、第1シリコン窒化膜2003の横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように、拡散層2009が形成されている。さらに、第2シリコン窒化膜2004の横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように、拡散層2010が形成されている。この拡散層2010は、第2ローカルビット線2012として機能している。上記拡散層2009及び第2ローカルビット線2012は、それぞれソース領域またはドレイン領域として機能する。このソース領域またはドレイン領域として機能する拡散層2009と第2ローカルビット線2012との間に、チャネル領域が定められる。上記第2ローカルビット線2012は、メモリセルの上部に形成された図示しない配線層に接続され、拡散層2009は、メモリセル2000の上部に形成された第1ローカルビット線2011に接続されている。尚、サイドウォールメモリにおいては、記憶領域がチャネル領域の一端の近傍の狭い範囲に限られるため、データの読み出しに必要な電荷量を少なくできて、書き込み、消去時の消費電力を低減することができる。
The
次に、第1実施形態におけるメモリセルへの書き込み、消去、読み出し、およびVTモードの各動作について説明する。 Next, writing, erasing, reading, and VT mode operations in the memory cell in the first embodiment will be described.
本発明では、図5に示すメモリセル2個(MCm 2n−1,MCm 2n)を1組として、1ビットの情報を記憶する。その際、例えば、データ0は左側のメモリセルMCm 2n−1の蓄積ノード1を消去状態(消去状態を、蓄積ノードがイレース状態である状態、すなわち、蓄積ノードから電子が引き抜かれた状態として定義する)、右側のメモリセルMCm 2nの蓄積ノード4を書き込み状態(書き込み状態を、蓄積ノードがプログラム状態である状態、すなわち、蓄積ノードに電子が注入されている状態として定義する)とし、蓄積ノード2、3は消去状態(または、製造直後のバージン状態)のままとする。また、例えばデータ1は左側のメモリセルMCm 2n−1の蓄積ノード1を書き込み状態、右側のメモリセルMCm 2nの蓄積ノード4を消去状態とし、蓄積ノード2、3は消去状態(または、製造直後のバージン状態)のままとする。
In the present invention, 1-bit information is stored with two memory cells (
尚、データ0とデータ1の定義は、上記定義と逆にしても構わない。また、蓄積ノード1と2、あるいは、蓄積ノード3と4を一緒に書き込む方式でも構わないが、蓄積ノードの一方(上の例では、蓄積ノード1と4)のみに書き込む方がエンデュランス特性の点では優れている。
The definitions of
図6は、このような書き込み動作を行うことが可能である、ワード線WLj、グローバルビット線GBLi、GBLi+1、ローカルビット線LBLi、LBCi、LBLi+1に印加された電圧の一例を示す図である。図6において、jは、上記mと、j=mの関係があり、jは、上記nと、j=2n−1の関係がある。 FIG. 6 is a diagram illustrating an example of voltages applied to the word line WLj, the global bit lines GBLi, GBLi + 1, and the local bit lines LBLi, LBCi, LBLi + 1 that can perform such a write operation. In FIG. 6, j has a relationship of m and j = m, and j has a relationship of n and j = 2n−1.
メモリセルにデータ1を記憶する場合、各信号線に、図6の第1段目のような電圧を加えて、蓄積ノード1へ書き込みを行う。例えば、MC11の蓄積ノード1に書き込みを行う場合には、WL1に5V、GBL1に5V、Vdに0V、LBL1に5Vを印加し、かつ、第1乃至第3スイッチング素子をオンにする。このようにして、メモリセルMC11の入力端子1が入力端子2に対して高電位になるように、かつ、メモリセルMC11の制御端子が高電位になるように、電圧を印加して、電子を、メモリセルMC11の蓄積ノード1に引き込むようにする。一方、データ0とするためには、蓄積ノード4へ書き込みを行うため、各信号線に、図6の第2段目のような電圧を加える。
When
尚、図6においては、各々のトランジスタのゲートに入力すべき信号LS1〜LS3、DS1〜DS3、EQ1、EQ2は、Highレベルを1、Lowレベルを0で示した。ここで、信号LS1B〜LS3Bには、常に、信号LS1〜LS3と逆のレベルを入力する。このことから、信号LS1B〜LS3Bのレベルは、信号LS1〜LS3のレベルを参照すれば理解されるので、図6への信号LS1B〜LS3Bのレベルの記載を省略した。 In FIG. 6, the signals LS1 to LS3, DS1 to DS3, EQ1 and EQ2 to be inputted to the gates of the respective transistors are shown as 1 for the High level and 0 for the Low level. Here, a level opposite to that of the signals LS1 to LS3 is always input to the signals LS1B to LS3B. From this, the levels of the signals LS1B to LS3B can be understood by referring to the levels of the signals LS1 to LS3, so the description of the levels of the signals LS1B to LS3B in FIG. 6 is omitted.
また、通常の消去(蓄積ノード1、4の消去)を実行するには、図6の第6段目のような電圧を加えれば良い。例えば、MC11の蓄積ノード1に書き込まれた情報を消去するには、図6の第6段目のような電圧を加えることにより、メモリセルMC11の入力端子1が入力端子2に対して高電位になるように、かつ、メモリセルMC11の制御端子が低電位になるように、電圧を印加して、電子を、メモリセルMC11の蓄積ノード1から引き抜くようにする。また、製造直後の初期消去で、蓄積ノードすべてを消去するには、図6の第5段目のような電圧を加えるようにする。
Further, in order to execute normal erasure (erase of
さらに、充電読み出し動作においては、図6の第8段目に示したように、まず、ローカルビット線LBLi、LBCi、BLi+1のすべてを0Vに放電した後で、第9段目に示したように、ローカルビット線LBLi、LBLi+1をハイ・インピーダンス(HiZ)状態とし、ローカルビット線LBCiに、例えばVd=1.2Vを印加して、ローカルビット線LBLi、LBLi+1を充電する。適当なタイミングで、ビット線の電圧をセンスアンプSAnに取り込み、増幅動作を行う。これは、図3の説明で述べた通りである。 Further, in the charge / read operation, as shown in the eighth stage of FIG. 6, first, all of the local bit lines LBLi, LBCi, BLi + 1 are discharged to 0V, and then, as shown in the ninth stage. The local bit lines LBLi and LBLi + 1 are set to a high impedance (HiZ) state, and Vd = 1.2 V, for example, is applied to the local bit line LBCi to charge the local bit lines LBLi and LBLi + 1. At an appropriate timing, the voltage of the bit line is taken into the sense amplifier SAn and an amplification operation is performed. This is as described in the explanation of FIG.
なお、上では、ローカルビット線LBLi、LBLi+1を充電する方式について述べたが、逆に、例えば、1.2Vから放電する方式でも構わない。但し、その場合は、サイドウォールメモリにおいては、蓄積ノード1、4でなく、蓄積ノード2、3を用いた方が読み出し特性が良いため、印加する電圧は図6の第10段目、第11段目のように変更すべきである。
In the above, the method of charging the local bit lines LBLi and LBLi + 1 has been described, but conversely, for example, a method of discharging from 1.2 V may be used. However, in this case, in the side wall memory, since the read characteristics are better when the
次に、外部からチップのパッドを介して直接、セル電流を測定するVTモードにおいては、図6の第12段目〜第15段目に示したように、測定したい蓄積ノード側のローカルビット線を0Vにし、隣接するローカルビット線は、グローバルビット線からチップのパッドを介して外部に接続する。外部から1.2Vを与えつつ、流れる電流を測定する。これは、製造、開発工程におけるテスト時に、重要となるモードである。 Next, in the VT mode in which the cell current is directly measured from the outside via the pad of the chip, as shown in the 12th to 15th stages in FIG. 6, the local bit line on the storage node side to be measured Is set to 0 V, and the adjacent local bit lines are connected to the outside from the global bit lines via the pads of the chip. The flowing current is measured while applying 1.2V from the outside. This is an important mode when testing in the manufacturing and development process.
尚、上記第1実施形態の半導体記憶装置では、図4に断面構造を示すサイドウォールメモリを使用したが、この発明の半導体記憶装置は、チャネル領域の両端に2つの蓄積ノード(蓄積層や蓄積部)を持つメモリセルであれば、如何なる構造のメモリセルでも使用することができる。図7〜図12は、本発明で使用できるメモリの構造を示す断面図である。以下に、図7〜図12を用いて本発明の半導体記憶装置で使用できるメモリの数例を説明することにする。 In the semiconductor memory device of the first embodiment, the sidewall memory whose cross-sectional structure is shown in FIG. 4 is used. However, the semiconductor memory device of the present invention has two storage nodes (storage layers and storage layers) at both ends of the channel region. The memory cell having any structure can be used as long as it has a memory cell. 7 to 12 are cross-sectional views showing the structure of a memory that can be used in the present invention. Several examples of memories that can be used in the semiconductor memory device of the present invention will be described below with reference to FIGS.
この発明が有するメモリは、図7に示すように、基板1406上に、酸化膜1405、ゲート1400を順次積層し、酸化膜1405上かつゲート1400の両側に略左右対称に第1記憶領域である第1の蓄積層1401および第2記憶領域である第2の蓄積層1402を積層し、更に、基板1406と酸化膜1405との間に、積層方向に第1の蓄積層1401と重なるように第1拡散層1403を形成すると共に、積層方向に第2の蓄積層1402と重なるように、かつ、第1拡散層1403と交わらないように、第2拡散層1404が形成されている構造であっても良い。
As shown in FIG. 7, the memory of the present invention is a first storage region in which an
また、この発明が有するメモリは、図8示すように、基板1506上に、酸化膜1505、ゲート1500を順次積層し、ゲート1500の酸化膜1505側の二つのすみに左右対称に断面4分円形状の第1記憶領域としての第1の蓄積層1501および断面4分円形状の第2記憶領域としての第2の蓄積層1502を形成し、更に、基板1506と酸化膜1505との間に、積層方向に第1の蓄積層1501と重なるように第1拡散層1503を形成すると共に、積層方向に第2の蓄積層1502と重なるように、かつ、第1拡散層1503と交わらないように、第2拡散層1504が形成されている構造であっても良い。
In the memory of the present invention, as shown in FIG. 8, an
また、この発明が有するメモリは、図9に示すように、基板1606上に、断面略凹字状の酸化膜1605を形成すると共に、酸化膜1605の凹部にゲート1600を形成し、かつ、基板1606上かつ酸化膜1605の一方の側に酸化膜1607、第1記憶領域である第1の蓄積層1608、酸化膜1609、ゲート1610を積層すると共に、基板1606上かつ酸化膜1605の他方の側に酸化膜1611、第2記憶領域である第2の蓄積層1612、酸化膜1613、ゲート1614を積層し、更に、基板1606と酸化膜1607との間に、積層方向に第1の蓄積層1608と重なるように第1拡散層1617を形成すると共に、基板1606と酸化膜1611との間に、積層方向に第2の蓄積層1612と重なるように、かつ、第1拡散層1617と交わらないように、第2拡散層1618が形成されている構造であっても良い。
Further, as shown in FIG. 9, the memory according to the present invention includes an
また、この発明が有するメモリは、図10に示すように、基板1706上に酸化膜1705を形成すると共に、断面凸形状の凸側が酸化膜1705の上面全面に接触するように、酸化膜1705上にゲート1700を形成し、かつ、酸化膜1705の一方の側かつ基板1706とゲート1700の間に、酸化膜1708、第1記憶領域である第1の蓄積層1709、酸化膜1710を順次形成すると共に、酸化膜1705の他方の側かつ基板1706とゲート1700の間に、酸化膜1711、第2記憶領域である第2の蓄積層1712、酸化膜1713を順次形成し、更に、基板1706と酸化膜1708との間に、積層方向に第1の蓄積層1709と重なるように第1拡散層1715を形成すると共に、基板1706と酸化膜1711との間に、積層方向に第2の蓄積層1712と重なるように、かつ、第1拡散層1715と交わらないように、第2拡散層1716が形成されている構造であっても良い。
Further, as shown in FIG. 10, the memory included in the present invention has an
また、この発明が有するメモリは、図11に示すように、基板1805上に、酸化膜1806、シリコン窒化膜1807、酸化膜1808、ゲート1800を順次形成し、基板1805と酸化膜1806との間に、積層方向にシリコン窒化膜1807と重なるように、第1拡散層1803が形成されると共に、基板1805と酸化膜1806との間に、積層方向にシリコン窒化膜1807と重なり、かつ、第1拡散層1803と交わらないように第2拡散層1804が形成されている構造であっても良い。尚、図11に示す構造では、断面における酸化膜1806、シリコン窒化膜1807、酸化膜1808からなるサンドイッチ構造の一方の側を、第1記憶領域としての第1の蓄積部1801として使用し、断面における上記サンドイッチ構造の他方の側を、第2記憶領域としての第2の蓄積部1802として使用するようになっている。
In the memory of the present invention, as shown in FIG. 11, an
また、この発明が有するメモリは、図12に示すように、図4の構成に加えて、二つの拡散層2009,2010のうちの一方の拡散層2009の両側に、その一方の拡散層2009の導電型と同じ導電型の第2拡散層2013を形成した構成であっても良い。すなわち、サイドウォールメモリの一方のチャネル端に第2拡散層2013を注入し(一般にLDD構造と呼ばれる)、第2のシリコン窒化膜2004のみを電荷の蓄積ノードとして用いても良い。この場合は、第2拡散層2013があるため、チャネルを流れる電流量は、第1のシリコン窒化膜2003の状態には依存しない。
Further, as shown in FIG. 12, in addition to the configuration of FIG. 4, the memory according to the present invention has one
また、この発明が有するメモリセルは、蓄積ノードがポリシリコンを代表とする材質からなるフローティングゲートで形成され、蓄積ノードが一つしかない構成であっても良い。 The memory cell of the present invention may have a configuration in which the storage node is formed of a floating gate made of a material typified by polysilicon and there is only one storage node.
例えば、図13に示すように、メモリセル2200は、基板2201に垂直な方向の断面図において、基板2001に埋め込み形成されると共に、間隔をおいて配置された拡散層2209および拡散層2210と、基板2201の一部上、拡散層2209の一部上および拡散層2210の一部上に形成されたゲート絶縁膜2202と、ゲート絶縁膜2202上に形成されると共に、ポリシリコンを代表とする材質からなるフローティングゲート2208と、フローティングゲート2208上に形成されたシリコン酸化膜2206と、シリコン酸化膜2206上に形成されたワード線2205とを備える構成であっても良い。
For example, as shown in FIG. 13, the
また、例えば、図14に示すように、メモリセル2300は、基板2301に垂直な方向の断面図において、基板2301に埋め込み形成されると共に、間隔をおいて配置された拡散層2309および拡散層2310と、基板2301の一部上、拡散層2209の一部上に形成されたゲート絶縁膜2302と、ゲート絶縁膜上に形成されると共に、ポリシリコンを代表とする材質からなるフローティングゲート2308と、フローティングゲート2308上、基板2301の一部上、および、拡散層2310の一部上に形成されたシリコン酸化膜2306と、シリコン酸化膜2306上に形成されたワード線2305とを備える構成であっても良い。尚、図13や図14で示したような、蓄積ノードが1個しかないメモリセルの場合は、例えばデータ0は、左側のメモリセルMCmn−1(mは、自然数、nは、2以上の整数)の蓄積ノードを消去状態、右側のメモリセルMCmn(mは、自然数、nは、2以上の整数)の蓄積ノードを書き込み状態とし、データ1の場合は、その逆とすれば良いことは勿論である。
Further, for example, as shown in FIG. 14, the
図15は、図16に示す半導体記憶装置の各種配線、各種スイッチング素子に印加する電圧の一例を示す図である。ここで、図16に示す半導体記憶装置は、メモリセルとして、図2に示すサイドウォールメモリを使用するのではなくて、図13に示す、蓄積ノードが一つのメモリセルを使用する点が、第1実施形態の半導体記憶素子と異なる。 FIG. 15 is a diagram showing an example of voltages applied to various wirings and various switching elements of the semiconductor memory device shown in FIG. Here, the semiconductor memory device shown in FIG. 16 does not use the sidewall memory shown in FIG. 2 as the memory cell, but the storage node shown in FIG. 13 uses one memory cell. It differs from the semiconductor memory element of one embodiment.
図17は、読み出しが充電方式の場合において、図18に示す半導体記憶装置の各種配線、各種スイッチング素子に印加する電圧の一例を示す図である。ここで、図18に示す半導体記憶装置は、メモリセルとして、図2に示すサイドウォールメモリを使用するのではなくて、図14に示す、蓄積ノードが一つのメモリセルを使用する点が、第1実施形態の半導体記憶素子と異なる。 FIG. 17 is a diagram illustrating an example of voltages applied to various wirings and various switching elements of the semiconductor memory device illustrated in FIG. 18 when reading is performed by a charging method. Here, the semiconductor memory device shown in FIG. 18 does not use the sidewall memory shown in FIG. 2 as the memory cell, but the storage node shown in FIG. 14 uses one memory cell. It differs from the semiconductor memory element of one embodiment.
図19は、読み出し方式が放電方式の場合において、図18に示す半導体記憶装置において、メモリセルの向きを全て左右反転させた半導体記憶装置における各種配線、および、各種スイッチング素子に印加する電圧の一例を示す図である。 FIG. 19 shows an example of voltages applied to various wirings and various switching elements in the semiconductor memory device in which all the directions of the memory cells are reversed horizontally in the semiconductor memory device shown in FIG. 18 when the reading method is the discharge method. FIG.
(第2実施形態)
図20は、本発明の第2実施形態の半導体記憶装置を示す図である。
(Second Embodiment)
FIG. 20 is a diagram showing a semiconductor memory device according to the second embodiment of the present invention.
第2実施形態の半導体記憶装置では、第1実施形態の半導体記憶装置の構成部と同一構成部には同一参照番号を付して説明を省略することにする。また、第2実施形態の半導体記憶装置では、第1実施形態の半導体記憶装置と共通の作用効果および変形例については説明を省略することにし、第1実施形態の半導体記憶装置と異なる構成、作用効果についてのみ説明を行うことにする。 In the semiconductor memory device of the second embodiment, the same components as those of the semiconductor memory device of the first embodiment are denoted by the same reference numerals, and the description thereof is omitted. In the semiconductor memory device of the second embodiment, the description of the operation and effect common to the semiconductor memory device of the first embodiment will be omitted, and the configuration and operation different from those of the semiconductor memory device of the first embodiment. Only the effect will be described.
第2実施形態の半導体記憶装置は、次のメモリセル対、すなわち、MC11とMC12、MC13とMC14、・・・、MCm1とMCm2、MCm3とMCm4で、ビット線ドライバ101やセンスアンプSA1、・・・を共用している点が、メモリセル対、すなわち、MC11とMC12、・・・、MCm1とMCm2で、ビット線ドライバ101やセンスアンプSA1、・・・を共有している第1実施形態の半導体記憶装置と異なる。すなわち、第2実施形態は、ビット線ドライバ101やセンスアンプSA1を共有しているメモリセル対の数が第1実施形態と比較して2倍になっている点が、第1実施形態と異なる。
The semiconductor memory device of the second embodiment includes the following memory cell pairs: MC11 and MC12, MC13 and MC14,..., MCm1 and MCm2, MCm3 and MCm4,
このことから、第2実施形態では、メモリセルの選択のための、LBLセレクタ105、Vdセレクタ104、および、イコライザ103の信号数が増えている。具体的には、第2実施形態では、メモリセルMC11〜MCm2を選択する場合は、信号LS1〜LS3、LS1B〜LS3B、DS1〜DS3、EQ1、EQ2を用いる一方、メモリセルMC13〜MCm4を選択する場合は、信号LS3〜LS5、LS3B〜LS5B、DS3〜DS5、EQ3、EQ4を用いるようになっている。尚、図20において、mの夫々の値において、MCm1は、第1メモリセルを示し、MCm2は、第2メモリセルを示し、MCm3は、第3メモリセルを示し、MCm4は、第4メモリセルを示している。また、LBL1は、第1ローカルビット線を示し、LBL2は、第2ローカルビット線を示し、LBC1は、第3ローカルビット線を示し、LBC2は、第4ローカルビット線を示し、LBL3は、第5ローカルビット線を示している。
For this reason, in the second embodiment, the number of signals of the
図21および図22は、メモリセルMC11〜MCm2を選択する場合についての信号を示す図である。 21 and 22 are diagrams showing signals when memory cells MC11 to MCm2 are selected.
上記第1乃至第2実施形態の半導体記憶装置によれば、LBLセレクタ108、Vdセレクタで選択されるトランジスタ群として、PチャネルトランジスタとNチャネルトランジスタを対にしたものを用いているから、ゲートに印加する電圧を、大きく低減することができる。 According to the semiconductor memory device of the first or second embodiment, the transistor group selected by the LBL selector 108 and the Vd selector uses a pair of a P-channel transistor and an N-channel transistor. The applied voltage can be greatly reduced.
但し、メモリセルとして、サイドウォールメモリを用いている上記第1および第2実施形態の場合、図6、および、図21、図22に示すように、Vdセレクタにおいては、Vdに、0Vか1.2Vの電圧しか印加されないという特徴がある。したがって、電源電圧がVd+Vth(Nチャネルトランジスタの閾値)以上(例えば1.8V以上)であれば、Pチャネルトランジスタを省略して、Nチャネルトランジスタのみにすることができ、回路のトランジスタ数を減らして、面積を小さく抑えることができる。また、イコライザ103で選択されるトランジスタ群も同様であり、電源電圧がイコライズすべき電圧+Vth以上であれば、Pチャネルトランジスタを省略して、Nチャネルトランジスタのみにすることができる。
However, in the case of the first and second embodiments using the sidewall memory as the memory cell, as shown in FIG. 6, FIG. 21, and FIG. It has a feature that only a voltage of 2 V is applied. Therefore, if the power supply voltage is Vd + Vth (the threshold value of the N channel transistor) or more (for example, 1.8 V or more), the P channel transistor can be omitted and only the N channel transistor can be provided, and the number of transistors in the circuit can be reduced. , The area can be kept small. The same applies to the transistor group selected by the
上記第1および第2実施形態は、以下のA乃至Dの条件を満たすように、各種トランジスタのオン・オフ制御が行われている。 In the first and second embodiments, on / off control of various transistors is performed so as to satisfy the following conditions A to D.
A.書き込み時、書き込みを行うメモリセルのドレイン側(高電圧側)のローカルビット線電圧(例えば5V)は、書き込み電流によって電位が低下しないよう、グローバルビット線から直接印加し、イコライザでオンするトランジスタを介して印加しない。 A. At the time of writing, the local bit line voltage (for example, 5 V) on the drain side (high voltage side) of the memory cell to be written is directly applied from the global bit line so that the potential is not lowered by the write current, and a transistor that is turned on by the equalizer is turned on. Do not apply through.
B.書き込み時、書き込みを行うメモリセルのソース側(低電圧側)のローカルビット線電圧(例えば0V)は、書き込み電流による電位上昇がメモリセルごとにばらつかないよう、同じ系統のトランジスタ(例えば、同じ系統の信号DS1〜DS3がゲートに入力されるトランジスタ)を介して印加する。 B. At the time of writing, the local bit line voltage (for example, 0 V) on the source side (low voltage side) of the memory cell to be written is the same type of transistor (for example, the same transistor) so that the potential rise due to the write current does not vary from one memory cell to another. The system signals DS1 to DS3 are applied via a transistor (input to the gate).
C.書き込み時、書き込みを行わないメモリセルの両側のローカルビット線間が等電位となって電流が流れないよう、両側のローカルビット線を接続するトランジスタをイコライザでオンする。 C. At the time of writing, the transistors that connect the local bit lines on both sides are turned on by an equalizer so that current does not flow between the local bit lines on both sides of the memory cell to which data is not written.
D.VTモード時、セル電流の測定を行うメモリセルのソース側(低電圧側)のローカルビット線電圧(例えば0V)は、測定電流による電位上昇がメモリセルごとにばらつかないよう、同じ系統のトランジスタ(例えば、同じ系統の信号DS1〜DS3がゲートに入力されるトランジスタ)を介して印加する。 D. In the VT mode, the local bit line voltage (for example, 0 V) on the source side (low voltage side) of the memory cell that measures the cell current is a transistor of the same system so that the potential rise due to the measurement current does not vary from one memory cell to another. (For example, transistors DS1 to DS3 of the same system are applied to the gates).
上記第1および第2実施形態は、上記A乃至Dの条件を満たしているから、トランジスタ数を削減することができ、かつ、各動作の電気的特性を良くすることができる。 Since the first and second embodiments satisfy the conditions A to D, the number of transistors can be reduced and the electrical characteristics of each operation can be improved.
図23は、本発明の電子機器の一実施形態であるデジタルカメラ300を示すブロック図である。
FIG. 23 is a block diagram showing a
このデジタルカメラ300は、本発明の半導体記憶装置からなる不揮発性メモリ308および不揮発性メモリ319を備えている。このデジタルカメラ300では、上記不揮発性メモリ308は、撮影画像の記憶に用いられている一方、不揮発性メモリ319は、液晶パネル322のばらつき補正値の記憶に用いられている。
The
このデジタルカメラ300は、操作者によりパワースイッチ301がオンされると、電池302から供給される電力がDC/DCコンバータ303で所定電圧に変圧されて、各部品に供給される。レンズ316から入った光は、CCD318で電流に変換され、A/Dコンバータ320でデジタル信号となり、映像処理部310のデータバッファ311に入力される。尚、図23において、317は、光学系駆動部を示している。データバッファ311に入力された信号は、MPEG処理部313で動画処理され、ビデオエンコーダ314を経てビデオ信号となり、液晶ドライバ321を経て、液晶パネル322に表示される。このとき、液晶ドライバ321は、内蔵の不揮発性メモリ319のデータを用いて、液晶パネル322のばらつき(例えば液晶パネル毎に異なる色合いのばらつきなど)を補正している。操作者によりシャッター304が押下されると、データバッファ311の情報が、JPEG処理部312を経て静止画として処理され、不揮発性メモリであるフラッシュメモリ308に記録される。このフラッシュメモリ308には、撮影画像情報の他、システムプログラム等も記録されている。DRAM307は、CPU306や映像処理部310の様々な処理過程で発生するデータの一時記憶用に利用される。
In the
上記デジタルカメラ300の不揮発性メモリ308、319は、長期の保存に亘るデータの信頼性を高くする必要がある。ここで、上記不揮発性メモリ308、319は、左右2方向の電流値を比較する形式であるから、データ0とデータ1のセル電流値の分布の隙間が極端に狭くなったり、あるいは、重なってしまうようなことがあっても、正確にメモリセルの情報を読み出すことができる。したがって、上記不揮発性メモリ308、319を備えるデジタルカメラ300は、コストダウン、小型化及び高信頼性を達成することができる。
The
尚、上記実施形態では、本発明の半導体記憶装置をデジタルカメラ300に搭載したが、本発明の半導体記憶装置を、携帯電話に搭載すると好ましい。携帯電話で用いられるフラッシュメモリは、画像データの他、通信プロトコルも記録するので、高度の信頼性が必要となる。したがって、本発明の半導体記憶装置を、携帯電話に搭載すると、携帯電話の品質を格段に向上させることができる。尚、本発明の半導体記憶装置を、デジタル音声レコーダ、DVD装置、液晶表示装置の色調調整回路、音楽録音再生機器、映像装置、オーディオ機器、複写装置等、デジタルカメラおよび携帯電話以外の電子機器に搭載しても良いことは、言うまでもない。
In the above embodiment, the semiconductor memory device of the present invention is mounted on the
100,200,300 メモリセルアレイ
101 ビット線ドライバ
102 行デコーダ
103 イコライザ
104 Vdセレクタ
105 LBLセレクタ
300 デジタルカメラ
301 パワースイッチ
302 電池
303 DC/DCコンバータ
304 シャッター
306 CPU
307 DRAM
308 フラッシュメモリ
310 映像処理部
311 データバッファ
312 JPEG処理部
313 MPEG処理部
314 ビデオエンコーダ
316 レンズ
317 光学系駆動部
318 CCD
319 不揮発性メモリ
320 A/Dコンバータ
321 液晶ドライバ
322 液晶パネル
2000 サイドウォールメモリ
2001 基板
2002 ゲート絶縁膜
2003 第1シリコン窒化膜
2004 第2シリコン窒化膜
2005 ワード線
2006,2007 シリコン酸化膜
2009,2010 拡散層
2011 第1ビット線
2012 第2ビット線
2013 第2拡散層
100, 200, 300
307 DRAM
308
319 Nonvolatile memory 320 A /
Claims (8)
情報を記憶できる記憶領域と、上記第1メモリセルの上記第2入出力端子に接続された第1入出力端子と、第2入出力端子とを有する第2メモリセルと、
上記第1メモリセルの上記第1入出力端子に接続された第1ローカルビット線と、
上記第2メモリセルの上記第2入出力端子に接続された第2ローカルビット線と、
上記第1メモリセルの上記第2入出力端子と、上記第2メモリセルの上記第1入出力端子とに接続された第3ローカルビット線と、
上記第1ローカルビット線が接続された第1端子を有する第1スイッチング素子と、
上記第2ローカルビット線が接続された第1端子を有する第2スイッチング素子と、
上記第3ローカルビット線が接続された第1端子を有する第3スイッチング素子と、
上記第1ローカルビット線が接続された第1端子と、電圧源に接続された第2端子とを有する第4スイッチング素子と、
上記第2ローカルビット線が接続された第1端子と、電圧源に接続された第2端子とを有する第5スイッチング素子と、
上記第3ローカルビット線が接続された第1端子と、電圧源に接続された第2端子とを有する第6スイッチング素子と、
上記第1ローカルビット線と上記第3ローカルビット線とを接離する第7スイッチング素子と、
上記第2ローカルビット線と上記第3ローカルビット線とを接離する第8スイッチング素子と、
上記第1スイッチング素子、上記第2スイッチング素子および上記第3スイッチング素子のオンまたはオフを制御する第1セレクタ回路と、
上記第4スイッチング素子、上記第5スイッチング素子および上記第6スイッチング素子のオンまたはオフを制御する第2セレクタ回路と、
上記第7スイッチング素子および上記第8スイッチング素子のオンまたはオフを制御するイコライザと、
上記第1スイッチング素子の第2端子が接続されると共に、上記第2スイッチング素子の第2端子が接続された第1グローバルビット線と、
上記第3スイッチング素子の第2端子が接続された第2グローバルビット線と、
上記第1グローバルビット線に接続された出力端子を有する第1ビット線ドライバと、
上記第2ブローバルビット線に接続された出力端子を有する第2ビット線ドライバと、
上記第1グローバルビット線に接続された第1入力端子と、上記第2グローバルビット線に接続された第2入力端子とを有するセンスアンプと
を備え、
上記第1メモリセルと上記第2メモリセルとで1ビットの情報を記憶することを特徴とする半導体記憶装置。 A storage area capable of storing information, a first memory cell having a first input / output terminal and a second input / output terminal;
A second memory cell having a storage area capable of storing information, a first input / output terminal connected to the second input / output terminal of the first memory cell, and a second input / output terminal;
A first local bit line connected to the first input / output terminal of the first memory cell;
A second local bit line connected to the second input / output terminal of the second memory cell;
A third local bit line connected to the second input / output terminal of the first memory cell and the first input / output terminal of the second memory cell;
A first switching element having a first terminal to which the first local bit line is connected;
A second switching element having a first terminal to which the second local bit line is connected;
A third switching element having a first terminal to which the third local bit line is connected;
A fourth switching element having a first terminal connected to the first local bit line and a second terminal connected to a voltage source;
A fifth switching element having a first terminal connected to the second local bit line and a second terminal connected to a voltage source;
A sixth switching element having a first terminal connected to the third local bit line and a second terminal connected to a voltage source;
A seventh switching element for contacting and separating the first local bit line and the third local bit line;
An eighth switching element for contacting and separating the second local bit line and the third local bit line;
A first selector circuit for controlling on or off of the first switching element, the second switching element, and the third switching element;
A second selector circuit for controlling on or off of the fourth switching element, the fifth switching element, and the sixth switching element;
An equalizer for controlling on or off of the seventh switching element and the eighth switching element;
A first global bit line connected to the second terminal of the first switching element and connected to the second terminal of the second switching element;
A second global bit line to which a second terminal of the third switching element is connected;
A first bit line driver having an output terminal connected to the first global bit line;
A second bit line driver having an output terminal connected to the second global bit line;
A sense amplifier having a first input terminal connected to the first global bit line and a second input terminal connected to the second global bit line;
A semiconductor memory device, wherein 1-bit information is stored in the first memory cell and the second memory cell.
上記第1スイッチング素子は、第1Nチャネルトランジスタと、この第1Nトランジスタの第1端子に接続された第1端子および上記第1Nトランジスタの第2端子に接続された第2端子を有する第1Pトランジスタとからなり、
上記第2スイッチング素子は、第2Nチャネルトランジスタと、この第2Nトランジスタの第1端子に接続された第1端子および上記第2Nトランジスタの第2端子に接続された第2端子を有する第2Pトランジスタとからなり、
上記第3スイッチング素子は、第3Nチャネルトランジスタと、この第3Nトランジスタの第1端子に接続された第1端子および上記第3Nトランジスタの第2端子に接続された第2端子を有する第3Pトランジスタとからなり、
上記第1スイッチング素子の上記第1端子は、上記第1Nトランジスタの上記第1端子と、上記第1Pトランジスタの上記第1端子とを電気接続している部分に形成されたノードであり、
上記第2スイッチング素子の上記第1端子は、上記第2Nトランジスタの上記第1端子と、上記第2Pトランジスタの上記第1端子とを電気接続している部分に形成されたノードであり、
上記第3スイッチング素子の上記第1端子は、上記第3Nトランジスタの上記第1端子と、上記第3Pトランジスタの上記第1端子とを電気接続している部分に形成されたノードであり、
上記第4スイッチング素子は、上記第1ローカルビット線が接続された第1端子と、電圧源に接続された第2端子とを有する第4Nトランジスタであり、
上記第5スイッチング素子は、上記第2ローカルビット線が接続された第1端子と、電圧源に接続された第2端子とを有する第5Nトランジスタであり、
上記第6スイッチング素子は、上記第3ローカルビット線が接続された第1端子と、電圧源に接続された第2端子とを有する第6Nトランジスタであり、
上記第7スイッチング素子は、第7Nトランジスタであると共に、上記第8スイッチング素子は、第8Nトランジスタであることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1,
The first switching element includes: a first N-channel transistor; a first terminal connected to a first terminal of the first N transistor; a first P transistor having a second terminal connected to a second terminal of the first N transistor; Consists of
The second switching element includes a second N-channel transistor, a second terminal having a first terminal connected to the first terminal of the second N transistor, and a second terminal connected to the second terminal of the second N transistor; Consists of
The third switching element includes a third N-channel transistor, a third P transistor having a first terminal connected to the first terminal of the third N transistor and a second terminal connected to the second terminal of the third N transistor; Consists of
The first terminal of the first switching element is a node formed at a portion that electrically connects the first terminal of the first N transistor and the first terminal of the first P transistor,
The first terminal of the second switching element is a node formed in a portion electrically connecting the first terminal of the second N transistor and the first terminal of the second P transistor;
The first terminal of the third switching element is a node formed in a portion electrically connecting the first terminal of the third N transistor and the first terminal of the third P transistor;
The fourth switching element is a fourth N transistor having a first terminal connected to the first local bit line and a second terminal connected to a voltage source;
The fifth switching element is a fifth N transistor having a first terminal connected to the second local bit line and a second terminal connected to a voltage source;
The sixth switching element is a sixth N transistor having a first terminal connected to the third local bit line and a second terminal connected to a voltage source;
The semiconductor memory device, wherein the seventh switching element is a seventh N transistor and the eighth switching element is an eighth N transistor.
情報を記憶できる記憶領域、上記第2メモリセルの上記第2入出力端子に接続された第1入出力端子および第2入出力端子を有する第3メモリセルと、
情報を記憶できる記憶領域、上記第3メモリセルの上記第2入出力端子に接続された第1入出力端子を有する第4メモリセルと、
上記第3メモリセルの第2入出力端子に接続されると共に、上記第4メモリセルの第1入出力端子に接続された第4ローカルビット線と、
上記第4メモリセルの第2入出力端子に接続された第5ローカルビット線と、
上記第4ローカルビット線と、上記第2グローバルビット線とを接離する第1スイッチング装置と、
上記第5ローカルビット線と、上記第1グローバルビット線とを接離する第2スイッング装置と
を備え、
上記第3メモリセルと上記第4メモリセルとで1ビットの情報を記憶することを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1,
A storage area capable of storing information; a third memory cell having a first input / output terminal and a second input / output terminal connected to the second input / output terminal of the second memory cell;
A storage area capable of storing information; a fourth memory cell having a first input / output terminal connected to the second input / output terminal of the third memory cell;
A fourth local bit line connected to the second input / output terminal of the third memory cell and connected to the first input / output terminal of the fourth memory cell;
A fifth local bit line connected to the second input / output terminal of the fourth memory cell;
A first switching device for contacting and separating the fourth local bit line and the second global bit line;
A second switching device for contacting and separating the fifth local bit line and the first global bit line;
A semiconductor memory device, wherein 1-bit information is stored in the third memory cell and the fourth memory cell.
上記第1メモリセルの蓄積ノードを消去状態すると共に、第2メモリセルの蓄積ノードを書き込み状態として、データ0あるいはデータ1を記憶し、
上記第1メモリセルの蓄積ノードを書き込み状態とすると共に、第2メモリセルの蓄積ノードを消去状態として、データ1あるいはデータ0を記憶することを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1,
The storage node of the first memory cell is erased and the storage node of the second memory cell is set to the write state to store data 0 or data 1;
A semiconductor memory device storing data 1 or data 0 with the storage node of the first memory cell in a write state and the storage node of the second memory cell in an erase state.
上記第1メモリセルの上記記憶領域は、互いに独立に情報を記憶できる第1記憶領域および第2記憶領域からなり、上記第2メモリセルの上記記憶領域は、互いに独立に情報を記憶できる第1記憶領域および第2記憶領域からなることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1,
The storage area of the first memory cell includes a first storage area and a second storage area capable of storing information independently of each other, and the storage area of the second memory cell includes a first storage capable of storing information independently of each other. A semiconductor memory device comprising a storage area and a second storage area.
上記第1メモリセルの上記第1蓄積ノードおよび上記第2蓄積ノードのうちの一方または両方を消去状態にすると共に、上記第2メモリセルの上記第1蓄積ノードおよび上記第2蓄積ノードの一方または両方を書き込み状態として、データ0あるいはデータ1を記憶し、
上記第1メモリセルの上記第1蓄積ノードおよび上記第2蓄積ノードのうちの一方または両方を書き込み状態にすると共に、上記第2メモリセルの上記第1蓄積ノードおよび上記第2蓄積ノードの一方または両方を消去状態として、データ1あるいはデータ0を記憶することを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 5.
One or both of the first storage node and the second storage node of the first memory cell are brought into an erased state, and one of the first storage node and the second storage node of the second memory cell or Store both data 0 or data 1 in both write states,
One or both of the first storage node and the second storage node of the first memory cell are set in a write state, and one of the first storage node and the second storage node of the second memory cell or A semiconductor memory device characterized by storing both data 1 and data 0 in an erased state.
上記メモリセルは、サイドウォールメモリであることを特徴とする半導体記憶装置。 The semiconductor memory device according to claim 1,
A semiconductor memory device, wherein the memory cell is a sidewall memory.
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