JP4798379B2 - Nonvolatile semiconductor memory device - Google Patents
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Description
本発明は、不揮発性半導体記憶装置に関し、特に、磁気抵抗素子を用いた不揮発性半導体記憶装置に関する。 The present invention relates to a nonvolatile semiconductor memory device, and more particularly to a nonvolatile semiconductor memory device using a magnetoresistive element.
近年、携帯電話等の急速な普及に伴い、不揮発、大容量、低電圧動作、低消費電力特性を有するメモリの需要が高まっている。磁気ランダムアクセスメモリ(MRAM:Magnetic Random Access Memory)は、これらの特性を備えたメモリとして期待されている。 In recent years, with the rapid spread of mobile phones and the like, there is an increasing demand for memories having nonvolatile characteristics, large capacity, low voltage operation, and low power consumption characteristics. Magnetic random access memory (MRAM) is expected as a memory having these characteristics.
MRAMは、トンネル磁気抵抗(TMR;Tunnel Magneto Resistance)素子をメモリセル内に含む。図1A及び図1Bは、一般的なTMR素子の構成を示す概念図である。TMR素子1は、自由強磁性層(フリー層)2、トンネル絶縁層3、及び固定強磁性層(ピン層)4を有しており、トンネル絶縁層2は、フリー層2とピン層4に挟まれるように形成されている。ピン層4における自発磁化の向きは、製造時に固定されている。これに対して、フリー層2における自発磁化の向きは、TMR素子1の上下を流れる電流によって反転可能である。
The MRAM includes a tunnel magnetoresistance (TMR) element in a memory cell. 1A and 1B are conceptual diagrams showing a configuration of a general TMR element. The
このTMR素子1は、フリー層2における自発磁化の向き(図中の矢印参照)に依存して2種類の状態を取り得る。具体的には、図1Aに示されるように、一方の状態においては、フリー層2における自発磁化の向きとピン層4における自発磁化の向きは“平行”である(平行状態)。また、図1Bに示されるように、他方の状態においては、フリー層2における自発磁化の向きとピン層4における自発磁化の向きは“反平行”である(反平行状態)。この時、トンネル磁気抵抗効果により、“反平行状態”におけるTMR素子1の抵抗値(R+ΔR)は、“平行状態”におけるTMR素子1の抵抗値(R)よりも大きくなることが知られている。MRAMは、このTMR素子1の抵抗値の変化を利用することによって、データを記憶する。例えば、“平行状態”はデータ値「0」に対応し、“反平行状態”はデータ値「1」に対応する。また、メモリセルに記憶されたデータの読み出しは、この抵抗値の変化を検出することにより行われる。
The
図2は、このようなTMR素子1を備えたメモリセルに対する書き込み原理を説明するための概略図である。図2に示されるように、上記TMR素子1は、X方向に沿ったワード線WL(書き込みワード線)と、Y方向に沿ったビット線BLとの間に介設されている。このX方向は、例えば、TMR素子1における自発磁化の「容易磁化軸方向」を示し、Y方向は、自発磁化の「困難磁化軸方向」を示す。この時、上述の“平行状態”及び“反平行状態”において、フリー層2やピン層4における自発磁化は、容易磁化軸方向(X方向)に沿って安定する。書き込み動作時、ワード線WLを流れる電流IWLによって、TMR素子1近傍には、図2に示されるように、Y方向に沿った磁界HYが発生する。また、ビット線BLを流れる電流IBLによって、TMR素子1近傍には、X方向に沿った磁界HXが発生する。これら発生した磁界HX、HYにより、フリー層2における自発磁化が回転する。そして、それら磁界HX、HYの組み合わせが所定の条件を満たす場合、その自発磁化の方向は反転する。FIG. 2 is a schematic diagram for explaining a write principle for a memory cell including such a
図3Aは、その所定の条件を示すグラフ図である。図3Aにおいて、縦軸は電流IWLを示し、横軸は電流IBLを示す。また、図3Aに示される曲線は「アステロイドカーブ」と呼ばれており、そのアステロイドカーブと縦軸・横軸との切片は、+IX0、−IX0、+IY0、−IY0で与えられる。このアステロイドカーブは、フリー層2における自発磁化の反転に必要な最低限の電流IWL、IBLを示す。つまり、このアステロイドカーブの外側(“Reversal領域”)に対応する電流IWL、IBLが印加された場合、TMR素子1は“平行状態”から“反平行状態”へ、あるいは“反平行状態”から“平行状態”へ変化する。すなわち、データ値「1」あるいは「0」がメモリセルに書き込まれる。一方、印加される電流IWL、IBLが、アステロイドカーブの内側(“Retention領域”)に対応する場合、データの書き込みは行われない。FIG. 3A is a graph showing the predetermined condition. In FIG. 3A, the vertical axis represents the current IWL , and the horizontal axis represents the current IBL . The curve shown in FIG. 3A is called an “asteroid curve”, and the intercepts of the asteroid curve and the vertical and horizontal axes are given by + I X0 , −I X0 , + I Y0 , and −I Y0 . It is done. This asteroid curve shows the minimum currents I WL and I BL necessary for the reversal of the spontaneous magnetization in the
図3Bは、複数のメモリセルに対する上述のアステロイドカーブの分布を示すグラフ図である。図3Bにおいて、縦軸は電流IWLを示し、横軸は電流IBLを示す。一般的に、MRAMにおいては、複数のメモリセルがアレイ状に配置されており、それら複数のメモリセルが有するTMR素子1の特性にはバラツキが存在する。そのため、複数のメモリセルに対するアステロイドカーブ群(曲線群)は、図3Bに示されるように、曲線Cmaxと曲線Cminの間に分布することになる。ここで、曲線Cmaxの切片はIX(max)、IY(max)で与えられ、曲線Cminの切片はIX(min)、IY(min)で与えられる。FIG. 3B is a graph showing the distribution of the asteroid curve described above for a plurality of memory cells. In FIG. 3B, the vertical axis represents the current IWL , and the horizontal axis represents the current IBL . In general, in an MRAM, a plurality of memory cells are arranged in an array, and the characteristics of the
まず、複数のメモリセルのいずれに対しても書き込みが可能なように、書き込み時の電流IWL、IBLは、少なくとも、曲線Cmaxの外側(Reversal領域)に存在する必要がある。また、書き込み時に選択されたワード線WLあるいはビット線BLには、他のメモリセルも接続されている。発生する磁界HX、HYによってそのような他のメモリセルに書き込みが行われないように、ワード線WLを流れる電流IWLはIX(min)より小さく、ビット線BLを流れる電流IBLはIY(min)より小さい必要がある。すなわち、書き込み時の電流IWL、IBLは、図3B中のハッチング領域(書き込みマージン)に対応していなければならない。TMR素子1の特性のバラツキが大きくなるにつれ、この書き込みマージンは小さくなる。このように、MRAMにおいては、書き込み電流の精密な制御が要求される。First, the currents I WL and I BL at the time of writing must exist at least outside the curve Cmax (Reverse region) so that writing can be performed to any of the plurality of memory cells. Also, other memory cells are connected to the word line WL or bit line BL selected at the time of writing. The current I WL flowing through the word line WL is smaller than I X (min) and the current I BL flowing through the bit line BL is prevented so that writing to such other memory cells is not performed by the generated magnetic fields H X and H Y. Needs to be smaller than I Y (min). That is, the currents I WL and I BL at the time of writing must correspond to the hatched area (write margin) in FIG. 3B. As the variation in the characteristics of the
記憶容量の更なる向上の要求に応じてメモリセルの数が増大すると、TMR素子1の特性のバラツキは更に大きくなり得る。つまり、うまくデータの書き込みがなされないメモリセルが存在する確率は更に高まる。このようなメモリセルをはじめ、不具合を有するメモリセルは、以下、「不良メモリセル」と参照される。不良メモリセルによる影響を低減することにより、高い信頼性を有するMRAMを提供することが望まれている。また、不良メモリセルによる影響を低減することにより、メモリセルに記憶されているデータの判別性を向上させる技術が望まれている。また、不良メモリセルによる影響を低減し、歩留まりを向上させることができる技術が望まれている。
When the number of memory cells increases in response to a request for further improvement in storage capacity, the variation in characteristics of the
一般的な半導体記憶装置において、このような不良メモリセルをリダンダンシセルアレイ中の特定のセルで置換することにより、歩留まりの向上を図る手法が知られている。通常、リダンダンシセルは、通常のメモリセルと同様の構造を有する。よって、リダンダンシセルで不良メモリセルを置換したとしても、TMR素子1の特性のバラツキは依然存在したままである。すなわち、リダンダンシセルアレイを用いた救済法をMRAMに適用したとしても、上述の書き込み不良に関する問題点は本質的には解消されない。
In a general semiconductor memory device, a method for improving the yield by replacing such a defective memory cell with a specific cell in a redundancy cell array is known. Usually, a redundancy cell has the same structure as a normal memory cell. Therefore, even if the defective memory cell is replaced with the redundancy cell, the characteristic variation of the
また、高信頼性を実現する手段として、例えばECC(Error Correction Code)を用いることが考えられる。しかしながら、ECCによれば、出力データのエラー検出及び訂正が行われるため、時間的なオーバーヘッドが大きいという問題がある。 As a means for realizing high reliability, for example, it is conceivable to use ECC (Error Correction Code). However, according to ECC, since error detection and correction of output data are performed, there is a problem that time overhead is large.
関連するMRAMの技術が、特開2004−39150号公報に開示されている。この従来技術は、スニークパス電流の影響を排除して、MRAMのメモリセルに記憶されているデータ判別の信頼性を向上する技術を提供することを目的とする。このMRAMは、クロスポイントセルアレイと、第1方向に延設されている複数のワード線と、第2方向に延設されている複数のビット線と、第2方向に延設されているダミービット線と、読み出し回路とを備える。この読み出し回路は、オフセット除去回路とデータ判別回路とを含む。オフセット除去回路は、選択ワード線と選択ビット線との間に電圧が印加されることによって選択ビット線に流れる検知電流と、選択ワード線とダミービット線との間に電圧が印加されることによってダミービット線に流れるオフセット成分電流との差に対応する電流差信号を生成する。データ判別回路は、その電流差信号に基づいて、選択ワード線と選択ビット線との間に介設された選択セルに記憶されている記憶データを判別する。 A related MRAM technique is disclosed in Japanese Patent Application Laid-Open No. 2004-39150. The purpose of this conventional technique is to provide a technique for eliminating the influence of the sneak path current and improving the reliability of data discrimination stored in the memory cell of the MRAM. The MRAM includes a cross-point cell array, a plurality of word lines extending in the first direction, a plurality of bit lines extending in the second direction, and a dummy bit extending in the second direction. A line and a readout circuit. The read circuit includes an offset removal circuit and a data determination circuit. The offset removal circuit is configured such that a voltage is applied between a selected word line and a selected bit line, and a voltage applied between the selected word line and the dummy bit line. A current difference signal corresponding to the difference from the offset component current flowing in the dummy bit line is generated. The data discriminating circuit discriminates the stored data stored in the selected cell interposed between the selected word line and the selected bit line based on the current difference signal.
特開2002−124095号公報は、画像処理回路に組み込まれる回路であって、複数のメモリセルからなる記憶領域を備えた記憶装置の欠陥を救済する回路を開示している。この欠陥救済回路は、セレクタと、記憶領域を複数分割したセグメントの指定情報をインデックスを付した状態で記憶するレジスタとを備える。セレクタは、アドレス信号に含まれる上記セグメントの指定情報に相当する上記インデックスをレジスタから選択し、当該インデックスに対応付けられたセグメントの指定情報を読み出して上記記憶装置に出力する。また、特開平10−312340号公報に開示された半導体記憶装置は、ECC回路と、セレクトレジスタから選択された組み合わせに対応する変換マトリクスを上記ECC回路に送出するデータ変換回路とを備える。 Japanese Patent Application Laid-Open No. 2002-124095 discloses a circuit that is incorporated in an image processing circuit and that repairs a defect in a storage device having a storage region including a plurality of memory cells. This defect relief circuit includes a selector and a register for storing designation information of a segment obtained by dividing a storage area into a plurality of indexes. The selector selects from the register the index corresponding to the segment designation information included in the address signal, reads the segment designation information associated with the index, and outputs the segment designation information to the storage device. A semiconductor memory device disclosed in Japanese Patent Application Laid-Open No. 10-31340 includes an ECC circuit and a data conversion circuit that sends a conversion matrix corresponding to the combination selected from the select register to the ECC circuit.
また、多数決回路を有する装置が、特開平7−105037号公報や特開2000−163320号公報に開示されている。特開平7−105037号公報に開示されたプロセッシングボードは、X個(Xは3以上)のプロセッシングユニットと、多数決ユニットと、プロセッシングユニットと多数決ユニットを接続するプロセッサバスを備える。各々のプロセッシングユニットは、プロセッサとキャッシュメモリとを持つ。多数決ユニットは、プロセッシングユニットのうち1つを選択し、且つ、外部との入出力インターフェースとして機能する。特開2000−163320号公報は、メモリセルのソフトエラーを判定し、ソフトエラーを被っていないと判断されるデータを選択的に出力するソフトエラー対策機能付のメモリ装置を開示している。このメモリ装置は、多数決回路を有する。その多数決回路は、3つ以上のメモリセルの各々の記憶内容に対して多数決処理を実行し、ソフトエラーを被っていないデータを選択する。 Devices having a majority circuit are disclosed in Japanese Patent Laid-Open Nos. 7-105037 and 2000-163320. The processing board disclosed in JP-A-7-105037 includes X processing units (X is 3 or more), a majority unit, and a processor bus that connects the processing unit and the majority unit. Each processing unit has a processor and a cache memory. The majority unit selects one of the processing units and functions as an input / output interface with the outside. Japanese Patent Laid-Open No. 2000-163320 discloses a memory device with a soft error countermeasure function that determines a soft error of a memory cell and selectively outputs data determined not to suffer from the soft error. This memory device has a majority circuit. The majority circuit performs a majority process on the stored contents of each of the three or more memory cells, and selects data that has not suffered from a soft error.
また、特表2002−502549号公報には、メモリデバイスが開示されている。このメモリデバイスは、複数のメモリエレメントと、複数の固体素子を有し上記メモリエレメントに接続された選択回路とを備える。各々の固体素子は、薄膜エレメントのネットワークを含む。少なくとも1つの薄膜エレメントが巨大磁気抵抗を供給する。ネットワークは、複数のノードを有し、その各々は薄膜エレメントのうち2つの間を電気的に接続する。複数のノードのうち第1及び第2のものは電力端子を備え、複数のノードのうち第3及び第4のものは出力を備える。第1の導体は、少なくとも1つの薄膜エレメントに誘導的に結合されており、これに磁界を印加する。 Japanese Patent Application Publication No. 2002-502549 discloses a memory device. The memory device includes a plurality of memory elements and a selection circuit having a plurality of solid elements and connected to the memory elements. Each solid state device includes a network of thin film elements. At least one thin film element provides a giant magnetoresistance. The network has a plurality of nodes, each of which electrically connects two of the thin film elements. Among the plurality of nodes, the first and second nodes have power terminals, and among the plurality of nodes, the third and fourth nodes have outputs. The first conductor is inductively coupled to the at least one thin film element and applies a magnetic field thereto.
本発明の目的は、磁気抵抗素子を用いた不揮発性半導体記憶装置を提供することである。特に、本発明の目的は、不良メモリセルの影響を低減することができる不揮発性半導体記憶装置を提供することにある。 An object of the present invention is to provide a nonvolatile semiconductor memory device using a magnetoresistive element. In particular, an object of the present invention is to provide a nonvolatile semiconductor memory device that can reduce the influence of defective memory cells.
本発明の他の目的は、メモリセルに記憶されているデータの判別性を向上させ、装置の信頼性を向上させることができる不揮発性半導体記憶装置を提供することにある。 Another object of the present invention is to provide a nonvolatile semiconductor memory device capable of improving the discriminability of data stored in a memory cell and improving the reliability of the device.
本発明の更に他の目的は、歩留まりを向上させ、製造コストを低減することができる不揮発性半導体記憶装置を提供することにある。 Still another object of the present invention is to provide a nonvolatile semiconductor memory device capable of improving yield and reducing manufacturing cost.
本発明の第1の観点において、不揮発性半導体記憶装置は、反転可能な自発磁化の方向に応じて抵抗が変わる磁気抵抗素子を用いる。この不揮発性半導体記憶装置は、各々が磁気抵抗素子を有する複数のメモリセルと、その複数のメモリセルに書き込まれるべき書き込みデータを、複数のメモリセルのそれぞれに対して供給する書き込みデータ処理回路と、複数のメモリセルから読み出される読み出しデータを処理し、外部に出力される出力データを作成する読み出しデータ処理回路とを備える。書き込み動作時、書き込みデータ処理回路は、複数のメモリセルのうちn個(nは2以上の整数)のメモリセルに対して同一の書き込みデータを供給する。読み出し動作時、読み出しデータ処理回路は、そのn個のメモリセルのそれぞれから読み出されたn個の読み出しデータに基づいて、1つの出力データを決定する。特に、nが奇数である場合、読み出しデータ処理回路は、多数決演算を行うことによって、n個の読み出しデータから1つの出力データを決定することが好適である。 In the first aspect of the present invention, a nonvolatile semiconductor memory device uses a magnetoresistive element whose resistance changes according to the direction of spontaneous magnetization that can be reversed. The nonvolatile semiconductor memory device includes a plurality of memory cells each having a magnetoresistive element, and a write data processing circuit that supplies write data to be written to the plurality of memory cells to each of the plurality of memory cells. A read data processing circuit that processes read data read from a plurality of memory cells and generates output data output to the outside. During the write operation, the write data processing circuit supplies the same write data to n (n is an integer of 2 or more) memory cells among the plurality of memory cells. During the read operation, the read data processing circuit determines one output data based on the n read data read from each of the n memory cells. In particular, when n is an odd number, the read data processing circuit preferably determines one output data from the n read data by performing a majority operation.
本発明に係る不揮発性半導体記憶装置において、上記n個のメモリセルは、同一のメモリセルアレイに配置される。この時、そのn個のメモリセルは、複数の書き込みワード線のうちの同一の書き込みワード線と、複数のビット線のうちの同一のビット線の間に介設される。また、複数のビット線は、磁気抵抗素子の困難磁化軸方向に沿って配置され、n個のメモリセルは、その同一のビット線と同じ方向に沿って配置されると好ましい。 In the nonvolatile semiconductor memory device according to the present invention, the n memory cells are arranged in the same memory cell array. At this time, the n memory cells are interposed between the same write word line of the plurality of write word lines and the same bit line of the plurality of bit lines. The plurality of bit lines are preferably arranged along the hard magnetization axis direction of the magnetoresistive element, and the n memory cells are arranged along the same direction as the same bit line.
本発明に係る不揮発性半導体記憶装置において、上記n個のメモリセルは、N個(Nはn以上の整数)のメモリセルアレイのうちの互いに異なるn個のメモリセルアレイにそれぞれ配置される。この時、そのn個のメモリセルは、そのn個のメモリセルアレイのそれぞれにおいて同一のアドレスに配置される。 In the nonvolatile semiconductor memory device according to the present invention, the n memory cells are arranged in n memory cell arrays different from each other among N (N is an integer equal to or larger than n) memory cell arrays. At this time, the n memory cells are arranged at the same address in each of the n memory cell arrays.
この不揮発性半導体記憶装置において、読み出しデータ処理回路は、n個の入力端子を有する出力データ決定回路を有する。n個の入力端子のそれぞれは、上記n個のメモリセルアレイに接続される。この出力データ決定回路は、n個のメモリセルアレイのそれぞれからn個の読み出しデータを受け取り、多数決演算を行うことによって、そのn個の読み出しデータから1つの出力データを決定する。 In this nonvolatile semiconductor memory device, the read data processing circuit has an output data determination circuit having n input terminals. Each of the n input terminals is connected to the n memory cell arrays. The output data determination circuit receives n read data from each of the n memory cell arrays, and performs a majority operation to determine one output data from the n read data.
また、この不揮発性半導体記憶装置において、読み出しデータ処理回路は、上記N個のメモリセルアレイに接続された割り当て回路と、その割り当て回路に接続されたn個の入力端子を有する出力データ決定回路とを有する。この割り当て回路は、割り当て信号を受け取る。この割り当て信号は、N個のメモリセルアレイのうち、上記n個の入力端子に対応付けられるn個のメモリセルアレイを示す。割り当て回路は、この割り当て信号を参照し、対応付けられたn個のメモリセルアレイから受け取ったn個の読み出しデータを、n個の入力端子のそれぞれに出力する。出力データ決定回路は、多数決演算を行うことによって、そのn個の読み出しデータから1つの出力データを決定する。この出力データ決定回路は、外部から入力される制御信号に応答してn個の読み出しデータのうちの2つを‘1’と‘0’に設定した後、多数決演算を行うことによって、n個の読み出しデータから1つの出力データを決定してもよい。また、割り当て信号は、割り当て回路に接続されたレジスタに格納されると好ましい。 In this nonvolatile semiconductor memory device, the read data processing circuit includes an allocation circuit connected to the N memory cell arrays, and an output data determination circuit having n input terminals connected to the allocation circuit. Have. The assignment circuit receives an assignment signal. This allocation signal indicates n memory cell arrays associated with the n input terminals among the N memory cell arrays. The allocation circuit refers to the allocation signal and outputs n read data received from the n memory cell arrays associated therewith to each of the n input terminals. The output data determination circuit determines one output data from the n read data by performing a majority operation. This output data decision circuit sets two of the n read data to “1” and “0” in response to an externally input control signal, and then performs a majority operation to obtain n pieces of data. One output data may be determined from the read data. The assignment signal is preferably stored in a register connected to the assignment circuit.
また、この不揮発性半導体記憶装置において、読み出しデータ処理回路は、上記N個のメモリセルアレイに接続された割り当て回路と、その割り当て回路に接続されたN個の入力端子を有する出力データ決定回路とを有する。この出力データ決定回路は、nの値を示す選択信号に基づいて、N個の入力端子からn個の入力端子を選択する。割り当て回路は、割り当て信号を受け取る。この割り当て信号は、N個のメモリセルアレイのうち、上記n個の入力端子に対応付けられるn個のメモリセルアレイを示す。割り当て回路は、この割り当て信号を参照し、対応付けられたn個のメモリセルアレイから受け取ったn個の読み出しデータを、n個の入力端子のそれぞれに出力する。出力データ決定回路は、多数決演算を行うことによって、そのn個の読み出しデータから1つの出力データを決定する。選択信号は、出力データ決定回路に接続されたレジスタに格納されると好ましい。また、割り当て信号は、割り当て回路に接続されたレジスタに格納されると好ましい。 In this nonvolatile semiconductor memory device, the read data processing circuit includes an allocation circuit connected to the N memory cell arrays and an output data determination circuit having N input terminals connected to the allocation circuit. Have. The output data determination circuit selects n input terminals from N input terminals based on a selection signal indicating the value of n. The assignment circuit receives an assignment signal. This allocation signal indicates n memory cell arrays associated with the n input terminals among the N memory cell arrays. The allocation circuit refers to the allocation signal and outputs n read data received from the n memory cell arrays associated therewith to each of the n input terminals. The output data determination circuit determines one output data from the n read data by performing a majority operation. The selection signal is preferably stored in a register connected to the output data determination circuit. The assignment signal is preferably stored in a register connected to the assignment circuit.
本発明の第2の観点において、不揮発性半導体記憶装置は、反転可能な自発磁化の方向に応じて抵抗が変わる磁気抵抗素子を用い、自発磁化の方向に応じてデータを記憶するメモリセルを備える。この不揮発性半導体記憶装置は、複数のビット線と、その複数のビット線に交差するように配置された複数の書き込みワード線と、複数の書き込みワード線と複数のビット線の交点のそれぞれに配置された複数のメモリセルと、複数のビット線に接続された読み出しデータ処理回路とを備える。複数のメモリセルのうちn個(nは2以上の整数)のメモリセルは、複数の書き込みワード線のうちの同一の書き込みワード線と、複数のビット線のうちの同一のビット線の間に介設される。この時、読み出しデータ処理回路は、そのn個のメモリセルのそれぞれから同一のビット線を介して読み出されるn個の読み出しデータに基づいて、外部に出力される1つの出力データを決定する。特に、nが奇数である場合、読み出しデータ処理回路は、多数決演算を行うことによって、n個の読み出しデータから1つの出力データを決定することが好適である。また、複数のビット線は、磁気抵抗素子の困難磁化軸方向に沿って配置され、上記n個のメモリセルは、同一のビット線と同じ方向に沿って配置されると好ましい。 In a second aspect of the present invention, a nonvolatile semiconductor memory device includes a memory cell that uses a magnetoresistive element whose resistance changes according to the direction of spontaneous magnetization that can be reversed and stores data according to the direction of spontaneous magnetization. . The nonvolatile semiconductor memory device is arranged at each of a plurality of bit lines, a plurality of write word lines arranged so as to intersect the plurality of bit lines, and an intersection of the plurality of write word lines and the plurality of bit lines. And a read data processing circuit connected to the plurality of bit lines. Among the plurality of memory cells, n (n is an integer of 2 or more) memory cells are arranged between the same write word line of the plurality of write word lines and the same bit line of the plurality of bit lines. It is installed. At this time, the read data processing circuit determines one output data to be output to the outside based on n read data read from each of the n memory cells via the same bit line. In particular, when n is an odd number, the read data processing circuit preferably determines one output data from the n read data by performing a majority operation. Preferably, the plurality of bit lines are arranged along the hard magnetization axis direction of the magnetoresistive element, and the n memory cells are arranged along the same direction as the same bit line.
本発明の第3の観点において、不揮発性半導体記憶装置は、複数のグループセルがマトリックス状に配置されたメモリセルアレイと、複数のビット線と、その複数のビット線に交差するように配置された複数の書き込みワード線とを備える。複数のグループセルの各々は、n個(nは2以上の整数)のメモリセルを含む。そのn個のメモリセルの各々は、磁気抵抗素子を有する。各々のグループセルにおいて、上記n個のメモリセルは、複数の書き込みワード線のうちの同一の書き込みワード線と、複数のビット線のうちの同一のビット線の間に介設されている。また、複数のビット線は、磁気抵抗素子の困難磁化軸方向に沿って配置され、上記n個のメモリセルは、同一のビット線と同じ方向に沿って配置されると好適である。また、この不揮発性半導体記憶装置は、複数のビット線に接続された読み出しデータ処理回路を更に備える。この読み出しデータ処理回路は、n個のメモリセルから同一のビット線を介して読み出されるn個の読み出しデータに基づいて、多数決演算を行うことによって1つの出力データを決定する。 In a third aspect of the present invention, a nonvolatile semiconductor memory device is disposed so as to intersect a memory cell array in which a plurality of group cells are arranged in a matrix, a plurality of bit lines, and the plurality of bit lines. A plurality of write word lines. Each of the plurality of group cells includes n (n is an integer of 2 or more) memory cells. Each of the n memory cells has a magnetoresistive element. In each group cell, the n memory cells are interposed between the same write word line of the plurality of write word lines and the same bit line of the plurality of bit lines. The plurality of bit lines are preferably arranged along the hard magnetization axis direction of the magnetoresistive element, and the n memory cells are preferably arranged along the same direction as the same bit line. The nonvolatile semiconductor memory device further includes a read data processing circuit connected to the plurality of bit lines. The read data processing circuit determines one output data by performing a majority operation based on n read data read from n memory cells via the same bit line.
本発明に係る不揮発性半導体記憶装置によれば、不良メモリセルの影響が低減される。 According to the nonvolatile semiconductor memory device of the present invention, the influence of defective memory cells is reduced.
本発明に係る不揮発性半導体記憶装置によれば、メモリセルに記憶されているデータの判別性が向上し、装置の信頼性が向上する。 According to the nonvolatile semiconductor memory device of the present invention, the discriminability of data stored in the memory cell is improved, and the reliability of the device is improved.
本発明に係る不揮発性半導体記憶装置によれば、歩留まりが向上し、製造コストが低減される。 According to the nonvolatile semiconductor memory device of the present invention, the yield is improved and the manufacturing cost is reduced.
添付図面を参照して、本発明による不揮発性半導体記憶装置を説明する。この不揮発性半導体記憶装置は、磁気抵抗素子を用いた磁気ランダムアクセスメモリ(MRAM:Magnetic Random Access Memory)である。 A nonvolatile semiconductor memory device according to the present invention will be described with reference to the accompanying drawings. This nonvolatile semiconductor memory device is a magnetic random access memory (MRAM) using a magnetoresistive element.
図4は、本発明の実施の形態に係るMRAMの構成の一部を示すブロック図である。このMRAM200は、複数のメモリセル10がアレイ状に配置されたメモリセルアレイ100、複数の書き込みワード線21、複数の読み出しワード線22、及び複数のビット線31を備えている。複数の書き込みワード線21及び複数の読み出しワード線22は、図中のX方向に沿って配置されている。また、複数のビット線31は、ワード線(21、22)と交差するように、図中のY方向に沿って配置されている。
FIG. 4 is a block diagram showing a part of the configuration of the MRAM according to the embodiment of the present invention. The
複数のメモリセル10の各々は、書き込みワード線21及び読み出しワード線22と、ビット線31との交点に対応して設けられている。複数のメモリセル10は、データの読み出しに用いられるリファレンスセル10rを含む。各メモリセル10は、図1A及び図1Bで示された磁気抵抗素子(TMR素子)1と、MOSトランジスタ5を有している。MOSトランジスタ5のゲートは、読み出しワード線22に接続されている。TMR素子1の一端はビット線31に接続され、その他端はMOSトランジスタ5のソース/ドレインの一方に接続されている。
Each of the plurality of
各メモリセル10において、TMR素子1は、書き込みワード線21とビット線31との間に介設されている。また、各メモリセル10において、TMR素子1は、フリー層2における自発磁化の「容易磁化軸方向」がX方向に沿うように配置されている。この時、Y方向は、フリー層2における自発磁化の「困難磁化軸方向」を示す。上述の“平行状態”及び“反平行状態”において、フリー層2やピン層4における自発磁化は、X方向に沿って安定する。また、上述の通り、書き込みワード線21はX方向に沿って配置されており、Y方向(困難磁化軸方向)に沿った磁界HYを発生させる。一方、ビット線31はY方向に沿って配置されており、X方向(容易磁化軸方向)に沿った磁界HXを発生させる。書き込みワード線21及びビット線31に電流を流すと、発生する磁界HX、HYによって、フリー層2における自発磁化は、時計回りあるいは反時計回りに回転する。図3A、図3Bに示された所定の条件が満たされると、フリー層2における自発磁化の方向は反転し、+X方向あるいは−X方向に設定される。In each
MRAM200は、更に、X側セレクタ23、X側電流終端回路24、X側電流源回路25、Y側セレクタ33、Y側電流終端回路34、Y側電流源回路35、読み出し電流負荷回路36、及びセンスアンプ40を備えている。
The
X側セレクタ23は、書き込み動作時には、複数の書き込みワード線21から選択書き込みワード線を選択し、読み出し動作時には、複数の読み出しワード線22から選択読み出しワード線を選択する。X側電流終端回路24は、書き込みワード線21を終端する。X側電流源回路25は、書き込み動作時に、選択書き込みワード線に所定の電流を供給する電流源である。Y側セレクタ33は、複数のビット線31から選択ビット線を選択する。Y側電流終端回路34は、ビット線31を終端する。Y側電流源回路35は、書き込み動作時に、選択ビット線に所定の電流を供給する電流源である。読み出し電流負荷回路36は、読み出し動作時に、選択ビット線とリファレンスセル10rにつながったビット線31rに定電流を供給する定電流源である。
The
あるメモリセルアレイ100におけるメモリセル10へのデータの書き込みは、以下のようにして行われる。まず、このメモリセルアレイ100における読み書きを制御するコントローラ(図示されない)に、データが書き込まれる対象セルを示す「アドレスデータ」と、書き込まれるべきデータを示す「書き込みデータDW」が供給される。このコントローラからの制御信号により、X側セレクタ23は選択書き込みワード線を選択し、X側電流源回路25は、その選択書き込みワード線に所定の電流を供給する。また、コントローラからの制御信号により、Y側セレクタ33は選択ビット線を選択し、Y側電流源回路35は、その選択ビット線に所定の電流を供給する。これにより、選択書き込みワード線と選択ビット線によって挟まれたTMR素子1のフリー層2において、自発磁化が反転する。つまり、アドレスデータによって指定されたメモリセル10へ、書き込みデータDWが書き込まれる。
Data is written to the
ここで、供給される上記電流が「書き込みマージン」(図3B参照)を満たさない場合、対象セルに所望の書き込みデータDWが書き込まれなかったり、対象セル以外のメモリセルに所望ではないデータが書き込まれたりする。つまり書き込みエラーが発生する。このように、所望の書き込みデータDWが書き込まれにくいメモリセル10や、他のメモリセルへの書き込み動作の影響を強く受けやすいメモリセル10等が、上述の「不良メモリセル」となる。
Here, when the supplied current does not satisfy the “write margin” (see FIG. 3B), the desired write data DW is not written in the target cell, or undesired data is written in the memory cells other than the target cell. Or That is, a write error occurs. As described above, the
また、あるメモリセルアレイ100におけるメモリセル10からのデータの読み出しは、以下のようにして行われる。まず、上述のコントローラ(図示されない)に、データが読み出される対象セルを示す「アドレスデータ」が供給される。このコントローラからの制御信号により、X側セレクタ23は選択読み出しワード線を選択する。これにより、その選択読み出しワード線に接続されたメモリセル10及びリファレンスセル10rのMOSトランジスタ5がONする。また、コントローラからの制御信号により、Y側セレクタ33は選択ビット線を選択する。そして、読み出し電流負荷回路36は、その選択ビット線と、リファレンスセル10rにつながったビット線31rに定電流を供給する。これにより、選択ビット線の電圧は、選択読み出しワード線と選択ビット線によって指定される対象セルのTMR素子1の抵抗値に対応した「読み出し電圧」となる。また、ビット線31rの電圧は、リファレンスセル10rのTMR素子1の抵抗値に対応した所定の「リファレンス電圧」となる。
Further, reading of data from the
センスアンプ40は、上記読み出し電圧とリファレンス電圧を比較することによって、対象セルのTMR素子1の抵抗値、すなわち、対象セルに記憶されているデータ値を検出する。例えば、読み出し電圧がリファレンス電圧より大きい場合、対象セルにはデータ値「1」が記憶されていると判定され、読み出し電圧がリファレンス電圧より小さい場合、対象セルにはデータ値「0」が記憶されていると判定される。このようにして読み出された「読み出しデータDR」は、このメモリセルアレイ100のI/Oに出力される。
The
図5は、本発明の実施の形態に係るMRAM200の構成を示すブロック図である。このMRAM200は、複数のメモリセルアレイ100と、その複数のメモリセルアレイ100に接続されたデータ処理回路300とを備えている。データ処理回路300は、上記複数のメモリセルアレイ100に接続された書き込みデータ処理回路400及び読み出しデータ処理回路500を備えている。
FIG. 5 is a block diagram showing a configuration of
例えば、MRAM200は、N個(Nは2以上の整数)のメモリセルアレイ100−0〜100−(N−1)を有している。それらメモリセルアレイ100−0〜100−(N−1)のそれぞれは、I/O−0〜I/O−(N−1)を介してデータ処理回路300に接続されている。メモリセルアレイ100−0〜100−(N−1)に対しては、I/O−0〜I/O−(N−1)のそれぞれを介して、書き込みデータDW0〜DW(N−1)がそれぞれ供給される。また、メモリセルアレイ100−0〜100−(N−1)からは、I/O−0〜I/O−(N−1)のそれぞれを介して、読み出しデータDR0〜DR(N−1)が出力される。
For example, the
書き込みデータ処理回路400は、入力データDinと、書き込み対象セルを指定するアドレスデータXADD、YADDを外部から受け取る。書き込みデータ処理回路400は、その入力データDinの中から、メモリセルアレイ100−0〜100−(N−1)のそれぞれに供給されるべき書き込みデータDW0〜DW(N−1)を特定する。そして、書き込みデータ処理回路400は、それら書き込みデータDW0〜DW(N−1)を、アドレスデータXADD、YADDと共に、メモリセルアレイ100−0〜100−(N−1)のそれぞれに対して供給する。
The write
読み出しデータ処理回路500は、読み出し対象セルを指定するアドレスデータXADD、YADDを外部から受け取り、そのアドレスデータXADD、YADDをメモリセルアレイ100−0〜100−(N−1)のそれぞれに対して供給する。そして、読み出しデータ処理回路500は、メモリセルアレイ100−0〜100−(N−1)のそれぞれから出力される読み出しデータDR0〜DR(N−1)を受け取り、それら読み出しデータDR0〜DR(N−1)に基づいて、1以上の出力データDoutを外部に出力する。
The read
図6は、本発明の実施の形態に係るMRAM200の動作を説明するための概念図である。本発明の実施の形態において、上記複数のメモリセルアレイ100は、1以上のグループにグループ化される。その1つのグループは、以下、「グループアレイGA」と参照される。例えば、グループアレイGA−0は、“a個”のメモリセルアレイ100(A01〜A0a)から構成される。同様に、グループアレイGA−1は、“b個”のメモリセルアレイ100(A11〜A1b)から構成され、グループアレイGA−2は、“c個”のメモリセルアレイ100(A21〜A2c)から構成される。この時、上述の複数のメモリセルアレイ100の数Nは、N=a+b+c+・・・で表される。また、各グループアレイGAを構成する複数のメモリセルアレイ100のそれぞれにおいて、所定のメモリセル10(対象セル)に読み書きが行われる。このように各グループアレイGAに属する複数の対象セルは、以下、「グループセルGC」と参照される。また、各グループアレイGAに対応した複数のI/Oは、以下、「GI/O(グループI/O)」と参照される。FIG. 6 is a conceptual diagram for explaining the operation of the
本発明によれば、これらグループアレイGAやグループセルGCは、1つの単位として扱われる。例えば、あるグループセルGCはn個(nは2以上N以下の整数)のメモリセル10から構成されるが、上記データ処理回路300は、このグループセルGCをあたかも1つのメモリセルであるかのように扱う。具体的には、書き込み動作時、上記書き込みデータ処理回路400は、あるグループセルGCに対して同一の書き込みデータDWを供給する。また、読み出し動作時、上記読み出しデータ処理回路500は、あるグループセルGCを構成するn個のメモリセル(対象セル)10のそれぞれから読み出されたn個の読み出しデータDRに基づいて、1つの出力データDoutを決定する。よって、上記N個のメモリセルアレイ100(100−0〜100−(N−1))が、M個の(Mは2以上の整数)のグループアレイGAに分類される場合、読み出しデータ処理回路500からは、M個の出力データDoutだけが出力される。
According to the present invention, these group array GA and group cell GC are handled as one unit. For example, a certain group cell GC is composed of n memory cells 10 (n is an integer not less than 2 and not more than N), and the
また、特に、nが奇数である場合(すなわち、nは3以上N以下の奇数)、読み出しデータ処理回路500は、多数決演算を行うことによって、そのn個の読み出しデータDRから1つの出力データDoutを決定することが好適である。
In particular, when n is an odd number (that is, n is an odd number of 3 or more and N or less), the read
書き込み動作時、グループセルGCに対しては同一の書き込みデータDWが供給される。しかしながら、「不良メモリセル」が存在する場合、上述の通り書き込みエラーが発生する可能性がある。例えば、グループセルGCを構成するn個のメモリセル10のいずれかには、その同一の書き込みデータDWが正常に書き込まれない可能性がある。書き込みデータDWと、実際にメモリセル10に記憶されている記憶データとの間に“ずれ”が生じる可能性がある。だからこそ、多数決演算などの方法によって、n個の読み出しデータDRから最終的な1つの出力データDoutを決定することに意義が生じる。つまり、不良メモリセルの影響が低減され、メモリセル10に記憶されているデータの判別性が向上する。
During the write operation, the same write data DW is supplied to the group cell GC. However, when there is a “defective memory cell”, a write error may occur as described above. For example, the same write data DW may not be normally written in any of the
以下、本発明に係るMRAM200の構成・動作を更に詳細に説明する。
Hereinafter, the configuration and operation of the
(第1の実施の形態)
図7は、本発明の第1の実施の形態に係る読み出しデータ処理回路500Aの構成を概略的に示すブロック図である。ここでは、例として、MRAM200が16個のメモリセルアレイ100−0〜100−15を備える場合(N=16)が示される。それらメモリセルアレイ100−0〜100−15のそれぞれは、I/O−0〜I/O−15を介して、この読み出しデータ処理回路500Aに接続されている。この時、メモリセルアレイ100−0〜100−15からは、I/O−0〜I/O−15のそれぞれを介して、読み出しデータDR0〜DR15が出力される。尚、図中、丸で囲まれた数字は、I/Oの番号を示している。(First embodiment)
FIG. 7 is a block diagram schematically showing the configuration of the read
また、例として、これら16個のメモリセルアレイ100が4つのグループアレイGA−0〜GA−3に分類されるとする(M=4)。例えば、グループアレイGA−0は、3個のメモリセルアレイ100−0〜100−2(A01〜A03)から構成され(n=3)、GI/O−0は、I/O−0〜I/O−2から構成されている。グループアレイGA−1は、3個のメモリセルアレイ100−3〜100−5(A11〜A13)から構成され(n=3)、GI/O−1は、I/O−3〜I/O−5から構成されている。グループアレイGA−2は、5個のメモリセルアレイ100−6〜100−10(A21〜A25)から構成され(n=5)、GI/O−2は、I/O−6〜I/O−10から構成されている。グループアレイGA−3は、5個のメモリセルアレイ100−11〜100−15(A31〜A35)から構成され(n=5)、GI/O−3は、I/O−11〜I/O−15から構成されている。As an example, assume that these 16
本実施の形態において、あるグループセルGCを構成するn個のメモリセル10は、互いに異なるn個のメモリセルアレイ100中にそれぞれ配置されている。例えば、グループアレイGA−0に対応するグループセルGCは、3個のメモリセル10から構成されており、それら3個のメモリセル10は、3個のメモリセルアレイA01〜A03のそれぞれに1つずつ配置されている。ここで、それら3個のメモリセル10は、3個のメモリセルアレイA01〜A03のそれぞれにおいて同一のアドレスに配置されていると好適である。In the present embodiment,
上述の通り、読み出しデータ処理回路500Aは、あるグループセルGCから読み出されたn個の読み出しデータDRに基づいて、1つの出力データDoutを決定する。そのため、このデータ処理回路500Aは、4個のグループアレイGA−0〜GA−3のそれぞれに対して、4個の出力データ決定回路510−0〜510−3を有している。
As described above, the read
例えば、出力データ決定回路510−0は、3個の入力端子T01〜T03と1つの出力端子を備えており、その3個の入力端子T01〜T03は、メモリセルアレイA01〜A03のそれぞれに接続されている。グループアレイGA−0から出力される読み出しデータDR0〜DR2は、I/O−0〜I/O−2を介して、3個の入力端子T01〜T03にそれぞれ入力される。出力データ決定回路510−0は、3個の読み出しデータDR0〜DR2に基づいて1つの出力データDout−0を決定する。ここでnは奇数(n=3)であり、この出力データ決定回路510−0としては、多数決演算を実行する「多数決論理回路」が例示される。For example, the output data decision circuits 510-0 has three input terminals T 01 through T 03 and comprises one output terminal, the three input terminals T 01 through T 03 includes a memory cell array A 01 to A 03 is connected to each of them. Read data DR0~DR2 output from the group array GA-0 via the I / O-0~I / O- 2, are input to the three input terminals T 01 through T 03. The output data determination circuit 510-0 determines one output data Dout-0 based on the three read data DR0 to DR2. Here, n is an odd number (n = 3), and the output data determination circuit 510-0 is exemplified by a “majority logic circuit” that executes a majority operation.
図8Aは、出力データ決定回路510−0としての3多数決論理回路の例を示す回路図である。図8Aに示されるように、この3多数決論理回路は、入力端子T01〜T03、出力端子OUT、及びNAND511a〜511dとを備えており、この構成でもって多数決演算を実行する。つまり、入力される3個の読み出しデータDR0〜DR2のうち2個以上が示す値(「0」または「1」)が、出力端子OUTから出力データDout−0として出力される。FIG. 8A is a circuit diagram showing an example of a three-majority logic circuit as the output data determination circuit 510-0. As shown in FIG. 8A, the three-majority logic circuit includes input terminals T 01 to T 03 , an output terminal OUT, and NANDs 511a to 511d, and executes a majority operation with this configuration. That is, the value (“0” or “1”) indicated by two or more of the three read data DR0 to DR2 that are input is output from the output terminal OUT as the output data Dout-0.
また図7を参照して、出力データ決定回路510−2は、5個の入力端子T21〜T25と1つの出力端子を備えており、その5個の入力端子T21〜T25は、メモリセルアレイA21〜A25のそれぞれに接続されている。グループアレイGA−2から出力される読み出しデータDR6〜DR10は、I/O−6〜I/O−10を介して、5個の入力端子T21〜T25にそれぞれ入力される。出力データ決定回路510−2は、5個の読み出しデータDR6〜DR10に基づいて1つの出力データDout−2を決定する。ここでnは奇数(n=5)であり、この出力データ決定回路510−2としては、多数決演算を実行する「多数決論理回路」が例示される。Referring to FIG. 7, output data determination circuit 510-2 includes five input terminals T 21 to T 25 and one output terminal, and the five input terminals T 21 to T 25 are Each of the memory cell arrays A 21 to A 25 is connected. Read data DR6~DR10 output from the group array GA-2, via the I / O-6~I / O- 10, are input to the five
図8Bは、出力データ決定回路510−2としての5多数決論理回路の例を示す回路図である。図8Bに示されるように、この5多数決論理回路は、入力端子T21〜T25、出力端子OUT、NAND511e〜511q、及びOR512とを備えており、この構成でもって多数決演算を実行する。つまり、入力される5個の読み出しデータDR6〜DR10のうち3個以上が示す値(「0」または「1」)が、出力端子OUTから出力データDout−2として出力される。FIG. 8B is a circuit diagram illustrating an example of a five-majority logic circuit as the output data determination circuit 510-2. As shown in FIG. 8B, the five-majority logic circuit includes input terminals T 21 to T 25 , an output terminal OUT,
出力データ決定回路510−1は、出力データ決定回路510−0と同様に、3個の入力端子T11〜T13と1つの出力端子を備えており、その3個の入力端子T11〜T13は、メモリセルアレイA11〜A13のそれぞれに接続されている。この出力データ決定回路510−1は、多数決演算を実行することにより(図8A参照)、3個の読み出しデータDR3〜DR5から1つの出力データDout−1を決定する。出力データ決定回路510−3は、出力データ決定回路510−2と同様に、5個の入力端子T31〜T35と1つの出力端子を備えており、その5個の入力端子T31〜T35は、メモリセルアレイA31〜A35のそれぞれに接続されている。この出力データ決定回路510−3は、多数決演算を実行することにより(図8B参照)、5個の読み出しデータDR11〜DR15から1つの出力データDout−3を決定する。Output data decision circuit 510-1, outputs like the data decision circuits 510-0, three input terminals T 11 through T 13 and comprises one output terminal, the three input terminals T 11 through T 13 is connected to each of the memory cell arrays A 11 to A 13 . The output data determination circuit 510-1 determines one output data Dout-1 from the three read data DR3 to DR5 by executing a majority operation (see FIG. 8A). Similar to the output data determination circuit 510-2, the output data determination circuit 510-3 includes five input terminals T 31 to T 35 and one output terminal, and the five input terminals T 31 to T are included. 35 is connected to each of the
上記のように各出力データ決定回路510によって最終的に決定された出力データDout−0〜Dout−3は、セレクタ520を介して外部に出力される。この出力データDout(Dout−0〜Dout−3)の出力は、同時に又はシリアルに行われる。このように、本実施の形態においては、4個のグループI/O(GI/O−0〜GI/O3)に対応して、4個の出力データDout−0〜Dout−3が出力されることになる。
The output data Dout-0 to Dout-3 finally determined by each output
次に、図9と共に図4及び図7を参照しながら、本実施の形態に係る読み出し動作の一例を説明する。ここでは、例として、グループアレイGA−0からGI/O−0を介して出力データDoutが出力される場合が示される。時刻t0において、各メモリセルアレイ(100−0〜100−2)の読み出し電流負荷回路36に入力される信号/REが、Lowレベルに変わる。これにより、各メモリセルアレイ100が読み出しモードに変わる。続いて、読み出し対象であるグループセルGCを指定するアドレス信号XADD、YADDが入力される。ここで、そのグループセルGCを構成する3個の対象セルは、各メモリセルアレイ中の同一アドレスに配置されている。
Next, an example of a read operation according to the present embodiment will be described with reference to FIGS. 4 and 7 together with FIG. Here, as an example, a case where the output data Dout is output from the group array GA-0 via GI / O-0 is shown. At time t0, the signal / RE input to the read
次に、時刻t1において、ビット線活性化信号RBLがY側セレクタ33に入力され、アドレス信号YADDに対応したビット線31が選択ビット線として活性化される。また、時刻t2において、ワード線活性化信号RWLがX側セレクタ23に入力され、アドレス信号XADDに対応した読み出しワード線22が選択ワード線として活性化される。これにより、選択ワード線と選択ビット線で指定される対象セル10に読み出し電流が流れる。同時に、リファレンスセル10rにおいても読み出し電流が流れる。次に、時刻t3において、センスアンプ活性化信号SAENがHighレベルになり、センスアンプ40によって読み出し電圧とリファレンス電圧の比較が行われる。これにより、グループセルGCを構成する各メモリセル10に記憶されているデータが検出される。
Next, at time t1, the bit line activation signal RBL is input to the Y-side selector 33, and the
時刻t4において、上述のように検出されたデータは、読み出しデータDR0〜DR2として、I/O−0〜I/O−2のそれぞれから出力される。出力データ決定回路510−0は、多数決演算を実行することにより、読み出しデータDR0〜DR2から1つの出力データDoutを決定する。図9において、実線は、DR0〜DR3が全て「1」である場合を示す。この場合、出力データ決定回路510−0は、出力データDoutとして「1」を出力する。また、図9において、破線は、DR0が「1」であり、DR1及びDR2が「0」である場合を示す。この場合、出力データ決定回路510−0は、出力データDoutとして「0」を出力する。時刻t5において読み出し動作は終了する。他のグループアレイGAに関しても、読み出し動作は同様である。 At time t4, the data detected as described above is output from each of I / O-0 to I / O-2 as read data DR0 to DR2. The output data determination circuit 510-0 determines one output data Dout from the read data DR0 to DR2 by executing a majority operation. In FIG. 9, the solid line indicates a case where DR0 to DR3 are all “1”. In this case, the output data determination circuit 510-0 outputs “1” as the output data Dout. In FIG. 9, a broken line indicates a case where DR0 is “1” and DR1 and DR2 are “0”. In this case, the output data determination circuit 510-0 outputs “0” as the output data Dout. The read operation ends at time t5. The read operation is the same for other group arrays GA.
次に、書き込みに関する説明が行われる。図10は、本実施の形態に係る書き込みデータ処理回路400Aの構成を概略的に示すブロック図である。メモリセルアレイ100−0〜100−15のそれぞれは、I/O−0〜I/O−15を介して、この書き込みデータ処理回路400Aに接続されている。この時、メモリセルアレイ100−0〜100−15に対しては、I/O−0〜I/O−15のそれぞれを介して、書き込みデータDW0〜DW15が供給される。
Next, writing will be described. FIG. 10 is a block diagram schematically showing the configuration of the write
この書き込みデータ処理回路400Aは、分配回路410を備えており、その分配回路410は、GI/O−0〜GI/O−3に接続されている。例えば、4ビットの入力データDin(Din−0〜Din−3)が書き込まれる時、この分配回路は、データDin−0〜Din−3のそれぞれを、GI/O−0〜GI/O−3のそれぞれに出力する。これにより、例えばグループアレイGA−0を構成する3個のメモリセルアレイ100−0〜100−2に対して供給される書き込みデータ(DW0〜DW3)は、同一のデータDin−0となる。すなわち、書き込みデータ処理回路400Aは、あるグループアレイGAを構成するn個のメモリセルアレイ100の各々に、同一の書き込みデータDWを供給する。尚、上述の通り、メモリセルアレイ100中に「不良メモリセル」が存在する場合、書き込みエラーが発生し、メモリセル10中に記憶される記憶データが、書き込みデータDWと一致しない可能性はある。
The write
以上に説明された本実施の形態に係るMRAM200による効果は以下の通りである。
The effects of the
本実施の形態によれば、書き込み動作時、あるグループアレイGAには同一の書き込みデータDWが供給され、グループセルGCを構成するn個のメモリセル10には同じデータが記憶されるように制御される。但し、不良メモリセルの存在により、書き込みエラーが発生する可能性はある。読み出し動作時、そのグループアレイGAに属するグループセルGCから出力されるn個の読み出しデータDRは、ある出力データ決定回路510に入力される。その出力データ決定回路510は、そのn個の読み出しデータDRに基づいて、1つの出力データDoutを決定する。具体的には、nは2k+1(kは自然数)で表され、出力データ決定回路510は、k+1個以上の読み出しデータDRによって示される値(「0」または「1」)を、1つの出力データDoutとして採用する。すなわち、出力データ決定回路510は、多数決演算を行う。
According to the present embodiment, at the time of a write operation, control is performed so that the same write data DW is supplied to a certain group array GA and the same data is stored in
従って、3個の読み出しデータDRに対して多数決演算を行う場合、3個のメモリセル10のうち1つが不良メモリセルであったとしても、残りのメモリセル10が正常であれば、グループセルGCに記憶されているデータを正確に読み出すことが可能となる。また、5個の読み出しデータDRに対して多数決演算を行う場合、5個のメモリセル10のうち2つが不良メモリセルであったとしても、残りのメモリセル10が正常であれば、グループセルGCに記憶されているデータを正確に読み出すことが可能となる。一般的に、n個(n=2k+1)の読み出しデータDRに対して多数決演算を行う場合、n個のメモリセル10のうちk個が不良メモリセルであったとしても、残りのメモリセル10が正常であれば、グループセルGCに記憶されているデータを正確に読み出すことが可能となる。従って、本発明に係るMRAM200によれば、不良メモリセルの影響が低減される。また、メモリセル10に記憶されているデータの判別性が向上し、装置の信頼性が向上する。
Therefore, when the majority operation is performed on the three read data DR, even if one of the three
あるメモリセル10が不良メモリセルである確率を「フェイル率p」と呼ぶことにする。例えば、フェイル率pが0.1%(p=10−3)であることは、1Mバイト中に1Kバイトの不良が存在することに相当する。この時、3個の読み出しデータDRから算出される出力データDoutが正しい確率P3は、P3=(1−p)3+3p(1−p)2で与えられる。5個の読み出しデータDRから算出される出力データDoutが正しい確率P5は、P5=(1−p)5+5p(1−p)4+10p2(1−p)3で与えられる。例えば、フェイル率pが1%の時(p=10−2)、P3は99.970%であり、P5は99.999%である。The probability that a
図11は、フェイル率とチップ良品率の関係を示すグラフ図である。図11において、縦軸はチップ良品率を示し、横軸はフェイル率を示し、また、様々な多数決論理回路が適用された場合が示されている。図中において、符号「1IO」〜「15IO」のそれぞれは、1多数決論理回路(多数決なし)〜15多数決論理回路が適用された場合を示している。図11から明らかなように、良品を得るために許されるフェイル率は、多数決に用いられるデータ数が多くなる程、大きくなっても構わないことが分かる。例えば、3多数決論理回路が適用される場合(符号「3IO」で示される)、フェイル率pは10−3程度まで許される。5多数決論理回路が適用される場合(符号「5IO」で示される)、フェイル率pは10−2程度まで許される。このように、本発明に係るMRAM200によれば、チップ良品率は飛躍的に向上し、歩留まりが向上する。従って、製造コストが低減される。FIG. 11 is a graph showing the relationship between the fail rate and the non-defective chip rate. In FIG. 11, the vertical axis represents the chip non-defective rate, the horizontal axis represents the fail rate, and the case where various majority logic circuits are applied is shown. In the figure, reference numerals “1IO” to “15IO” indicate cases where 1 majority logic circuit (no majority vote) to 15 majority logic circuit is applied. As can be seen from FIG. 11, the fail rate allowed to obtain a good product may increase as the number of data used in the majority decision increases. For example, when a 3 majority logic circuit is applied (indicated by reference numeral “3IO”), the fail rate p is allowed to be about 10 −3 . When a 5 majority logic circuit is applied (indicated by reference numeral “5IO”), the fail rate p is allowed to be about 10 −2 . Thus, according to the
更に、本発明に係るMRAM200は、メモリセルアレイ100の構成(図4参照)に対して何ら制限を与えない。従って、集積度などに影響を与えることなく、簡単な周辺回路のみで、上述の効果が得られるという利点がある。また、ECCよりも高速に動作可能であるという利点もある。
Furthermore, the
(第2の実施の形態)
図12は、本発明の第2の実施の形態に係る読み出しデータ処理回路500Bの構成を示すブロック図である。ここでも、例として、N=16の場合が示される。つまり、この読み出しデータ処理回路500Bは、I/O−0〜I/O−15のそれぞれを介して、メモリセルアレイ100−0〜100−15に接続されている。尚、図中、丸で囲まれた数字は、I/Oの番号を示している。また、メモリセルアレイ100は、図12中から省略されている。また、図12において、第1の実施の形態における構成と同様の構成には同一の符号が付され、その説明は適宜省略される。(Second Embodiment)
FIG. 12 is a block diagram showing a configuration of a read
この読み出しデータ処理回路500Bは、第1の実施の形態と同様に、出力データ決定回路510−0〜510−3、及びセレクタ520を備えている。これら出力データ決定回路(多数決論理回路)510−0〜510−3のそれぞれは、n個の読み出しデータDRに基づいて、出力データDout−0〜Dout−3を決定する。
The read
本実施の形態において、複数のI/Oと出力データ決定回路510との対応関係はフレキシブルに設定され得る。例えば、出力データ決定回路510−0は入力端子T01〜T03を有しているが(n=3)、それら入力端子T01〜T03は、16個のI/O(I/O−0〜I/O−15)のうち任意の3個のI/Oに対応付けられる。そのため、この読み出しデータ処理回路500Bは、更に、複数のI/Oと出力データ決定回路510との間に介在するI/O割り当て回路530を備えている。つまり、I/O割り当て回路530は、出力データ決定回路510−0〜510−3の各々に接続されている。一方、このI/O割り当て回路530は、I/O−0〜I/O−15のそれぞれを介して、メモリセルアレイ100−0〜100−15のそれぞれに接続されており、読み出しデータDR0〜DR15のそれぞれを受け取る。In the present embodiment, the correspondence between the plurality of I / Os and the output
このI/O割り当て回路530は、I/Oと入力端子Tijとの対応関係を指定する「割り当て信号ASGNij」を外部から受け取る。ここで、iの値は0〜3であり、jの値は1〜nである。例えば、ASGN01=5、ASGN02=3、ASGN03=8の場合、出力データ決定回路510−0の入力端子T01、T02、T03は、それぞれI/O−5、I/O−3、I/O−8に対応付けられる。つまり、これら対応付けられたI/O−5、I/O−3、I/O−8は、GI/O−0を構成する。このように、割り当て信号ASGNijは、n個の入力端子Ti1〜Tinに対応付けられるn個のメモリセルアレイを示す。図12に示されるように、割り当て信号ASGNijは、例えば、I/O割り当て回路530に接続された外部レジスタ600に格納されている。よって、割り当て信号ASGNijが示す内容を任意に設定することが可能である。つまり、割り当て信号ASGNijが示す内容は、可変である。The I /
I/O割り当て回路530は、この割り当て信号ASGNijを参照し、複数のI/Oから受け取った読み出しデータDR0〜DR15のそれぞれを、対応付けられた入力端子Tijに出力する。例えば、I/O割り当て回路530は、メモリセルアレイ100−5、100−3、100−8から受け取った読み出しデータDR5、DR3、DR8のそれぞれを、入力端子T01、T02、T03に出力する。The I /
図13Aは、I/O割り当て回路530の例を示す回路図である。このI/O割り当て回路530は、読み出しデータDR0〜DR15が入力される端子、4ビットの割り当て信号ASGN[0]〜ASGN[3]が入力される端子、及び出力データ決定回路510の入力端子Tijに接続される端子を備えている。また、I/O割り当て回路530は、4−1セレクタ531a〜531eを備えている。図13Bは、1つの4−1セレクタ531の例を示す回路図である。この4−1セレクタ531は、4つの読み出しデータDRが入力される端子IN0〜IN3、割り当て信号ASGNのうち2ビットが入力される端子SEL0、SEL1、及び出力端子OUTを備えている。また、4−1セレクタ531は、AND532a〜532d、OR533a〜533c、インバータ534a、534bを有している。このような構成で、I/O割り当て回路530は、割り当て信号ASGNijが示す値に基づいて、読み出しデータDR0〜DR15のうち1つを、入力端子Tijに出力することができる。例えば、割り当て信号ASGN02=3の場合、すなわち、ASGN[0]=‘0’、ASGN[1]=‘0’、ASGN[2]=‘1’、ASGN[3]=‘1’の場合、読み出しデータDR3が、入力端子T02に出力される。FIG. 13A is a circuit diagram illustrating an example of the I /
各メモリセルアレイ100における読み出し動作は、第1の実施の形態と同様である(図9参照)。これにより、読み出しデータ処理回路500Bは、メモリセルアレイ100−0〜100−15のそれぞれから、読み出しデータDR0〜DR15を受け取る。I/O割り当て回路530は、割り当て信号ASGNに基づいて、読み出しデータDR0〜DR15のうち所定のn個の読み出しデータDRを、対応する1つの出力データ決定回路510に出力する。その出力データ決定回路510は、第1の実施の形態と同様に、1つの出力データDoutを決定する。
The read operation in each
この読み出しデータ処理回路500Bによる効果は以下の通りである。ウエハ内には、歩留まりの高いメモリセルアレイ100と歩留まりの低いメモリセルアレイ100が混在することが考えられる。つまり、ウエハ内に歩留まりの分布が存在することが考えられる。この場合、比較的低い歩留まりを有するメモリセルアレイ100から出力される読み出しデータDRが、同じ出力データ決定回路510に集中すると、正確な出力データDoutが得られる確率が低下してしまう。つまり、チップ良品率が低下する。本実施の形態によれば、I/Oと出力データ決定回路510との対応関係は、割り当て信号ASGNijによってフレキシブルに設定され得る。つまり、チップの信頼性が向上するように、GI/Oを構成するI/Oの組み合わせを設定することが可能である。各メモリセルアレイ100の歩留まりを測定し、その測定結果に基づいて割り当て信号ASGNijの内容を設定することによって、救済されるチップの数がより増加する。よって、チップ良品率が更に向上し、製造コストが更に低減される。The effects of the read
次に、書き込みに関する構成の説明が行われる。図14は、本実施の形態に係る書き込みデータ処理回路400Bの構成を概略的に示すブロック図である。この書き込みデータ処理回路400Bは、I/O−0〜I/O−15のそれぞれに接続された入力データ決定回路430−0〜430−15を備えている。各々の入力データ決定回路430は、外部から入力データDin(Din−0〜Din−3)、及びレジスタ600から上記割り当て信号ASGNijを受け取る。Next, the configuration related to writing will be described. FIG. 14 is a block diagram schematically showing the configuration of the write
図15Aは、1つの入力データ決定回路430の構成例を示す回路図である。この入力データ決定回路430は、16個の一致検出回路431a〜431pを有している。一致検出回路431a〜431pには、4ビットの信号である「I/O番号信号NUM」が入力される。このI/O番号信号NUMは、この入力データ決定回路430が接続されているI/Oの番号を示す。例えば、I/O−3に接続されている入力データ決定回路430−3には、「3」を示すI/O番号信号NUMが入力される。このI/O番号信号NUMの各ビットは、電源電位Vdd及びグランド電位Gndによって、予め回路に組み込まれている。
FIG. 15A is a circuit diagram illustrating a configuration example of one input
また、16個の一致検出回路431a〜431pのそれぞれには、16種類の割り当て信号ASGNijのそれぞれが入力される。一致検出回路431a〜431cは、OR432aを介して、AND433aに接続されており、入力される割り当て信号ASGNijは、GI/O−0に対応している(i=0)。一致検出回路431d〜431fは、OR432bを介して、AND433bに接続されており、入力される割り当て信号ASGNijは、GI/O−1に対応している(i=1)。一致検出回路431g〜431kは、NOR432c、432d、及びNAND432eを介して、AND433cに接続されており、入力される割り当て信号ASGNijは、GI/O−2に対応している(i=2)。一致検出回路431l〜431pは、NOR432f、432g、及びNAND432hを介して、AND433dに接続されており、入力される割り当て信号ASGNijは、GI/O−3に対応している(i=3)。AND433a〜433dのそれぞれには、入力データDinのうちのデータDin−0〜Din−3のそれぞれが入力される。AND433a〜433dの出力は、NOR433e、433f、NAND433gを介して各I/Oに接続されている。Each of the 16 match detection circuits 431a to 431p is input with 16 types of allocation signals ASGN ij . The coincidence detection circuits 431a to 431c are connected to the AND 433a via the OR 432a, and the input assignment signal ASGN ij corresponds to GI / O-0 (i = 0). The
図15Bは、一致検出回路431の例を示す回路図である。一致検出回路431は、EXNOR435a〜435d、NAND436a、436b、及びNOR437を備えている。このような構成でもって、一致検出回路431は、入力される4ビットのI/O番号信号NUM[0]〜NUM[3]と、4ビットの割り当て信号ASGN[0]〜ASGN[3]との比較を行う。I/O番号信号NUMと割り当て信号ASGNが一致した場合、この一致検出回路431は「1」を出力する。
FIG. 15B is a circuit diagram illustrating an example of the
例えば、既出の例においてGI/O−0に対応するI/O−3には、入力データ決定回路430−3が接続されている。よって、入力データ決定回路430−3に入力されるI/O番号信号NUMは、値「3」を示す。一方、既出の例において、値「3」を示す割り当て信号ASGNijは、ASGN02である。よって、一致検出回路431bが、I/O番号信号NUMと割り当て信号ASGNの一致を検出し、AND433aに「1」が入力される。よって、入力データDinのうちのデータDin−0が、書き込みデータDWとしてI/O−3に出力される。同様に、I/O−5及びI/O−8にも、同一のデータDin−0が書き込みデータDWとして出力される。つまり、割り当て信号ASGNijによって、同じGI/Oに対応付けられたI/Oには、同一の書き込みデータDWが供給される。このようにして、書き込みデータ処理回路400Bは、割り当て信号ASGNijによって同じグループアレイGAに対応付けられたn個のメモリセルアレイ100の各々に、同一の書き込みデータDWを供給することが可能となる。For example, the input data determination circuit 430-3 is connected to I / O-3 corresponding to GI / O-0 in the above example. Therefore, the I / O number signal NUM input to the input data determination circuit 430-3 indicates the value “3”. On the other hand, in the above example, the assignment signal ASGN ij indicating the value “3” is ASGN 02 . Therefore, the coincidence detection circuit 431b detects a coincidence between the I / O number signal NUM and the assignment signal ASGN, and “1” is input to the AND 433a. Therefore, the data Din-0 of the input data Din is output to the I / O-3 as the write data DW. Similarly, the same data Din-0 is also output as write data DW to I / O-5 and I / O-8. That is, the same write data DW is supplied to the I / O associated with the same GI / O by the assignment signal ASGN ij . In this way, the write
図16は、本実施の形態に係る読み出しデータ処理回路500Bの変形例を示すブロック図である。図16において、図12に示された構成と同様の構成には同一の符号が付され、その説明は適宜省略される。この変形例において、出力データ決定回路510−2、510−3のそれぞれには、オプションの制御信号MAJ5_0、MAJ5_1が外部から入力される。
FIG. 16 is a block diagram showing a modification of the read
制御信号MAJ5_0がLowレベルに設定された場合、出力データ決定回路510−2は、5つの入力端子T21〜T25のうち2つを電源電位Vddとグランド電位GNDに接続する。つまり、出力データ決定回路510−2は、制御信号MAJ5_0に応答して、入力される5個の読み出しデータDRのうち2つを‘1’と‘0’に設定する。その後、この出力データ決定回路510−2は、多数決演算を行うことによって、1つの出力データDoutを決定する。これは、出力データ決定回路510−2が、3個の読み出しデータDRだけから1つの出力データDoutを決定することと等価である(3多数決演算)。出力データ決定回路510−3も、制御信号MAJ5_1に応答して、同様の動作を行う。When the control signal MAJ5_0 is set to Low level, the output data decision circuit 510-2 is connected to a power supply potential Vdd and the ground potential GND two of the five
例えば、5つの入力端子T21〜T25のうち入力端子T24、T25が、電源電位Vddとグランド電位GNDに接続されるとする。この時、極めて歩留まりの低いメモリセルアレイ100を、割り当て信号ASGN24あるいは割り当て信号ASGN25によって、入力端子T24あるいは入力端子T25に対応付けることが可能である。これにより、正確な出力データDoutが得られる確率の低下が防止される。For example, it is assumed that the input terminals T 24 and T 25 among the five input terminals T 21 to T 25 are connected to the power supply potential Vdd and the ground potential GND. At this time, the
以上に示されたように、第2の実施の形態に係るMRAM200によれば、第1の実施の形態による効果に加えて、次のような効果が得られる。つまり、I/Oと出力データ決定回路510との対応関係を、割り当て信号ASGNijによってフレキシブルに設定することができる。これにより、比較的低い歩留まりを有するメモリセルアレイ100から出力される読み出しデータDRが、1つの出力データ決定回路510に集中することが防止される。従って、正確な出力データDoutが得られる確率がより高くなる。つまり、メモリセル10に記憶されているデータの判別性が更に向上し、装置の信頼性が更に向上する。また、チップ良品率が更に向上し、製造コストが更に低減される。As described above, according to the
(第3の実施の形態)
図17は、本発明の第3の実施の形態に係る読み出しデータ処理回路500Cの構成を示すブロック図である。ここでも、例として、N=16の場合が示される。つまり、この読み出しデータ処理回路500Cは、I/O−0〜I/O−15のそれぞれを介して、メモリセルアレイ100−0〜100−15に接続されている。尚、図中、丸で囲まれた数字は、I/Oの番号を示している。また、メモリセルアレイ100は、図17中から省略されている。また、図17において、第2の実施の形態における構成と同様の構成には同一の符号が付され、その説明は適宜省略される。(Third embodiment)
FIG. 17 is a block diagram showing a configuration of a read data processing circuit 500C according to the third embodiment of the present invention. Again, as an example, the case of N = 16 is shown. That is, the read data processing circuit 500C is connected to the memory cell arrays 100-0 to 100-15 via I / O-0 to I / O-15, respectively. In the figure, the numbers surrounded by circles indicate I / O numbers. Further, the
この読み出しデータ処理回路500Cは、I/O割り当て回路530、少なくとも1つの出力データ決定回路540、及びセレクタ520を備えている。このI/O割り当て回路530は、第2の実施の形態におけるものと同様であり、複数のI/Oと出力データ決定回路540との対応関係をフレキシブルに設定する。つまり、I/O割り当て回路530は、レジスタ600に格納された割り当て信号ASGNijに基づき、ある出力データ決定回路540が有するある入力端子Tijを、16個のI/O(I/O−0〜I/O−15)のうちのいずれかに対応付ける。そのI/O割り当て回路530の構成は、図13A及び図13Bに示された構成と同様である。The read data processing circuit 500C includes an I /
本実施の形態において、ある出力データ決定回路540は、指定される数の読み出しデータDRから1つの出力データDoutを決定する。ここで、用いられる読み出しデータDRの数は、固定されず可変である。つまり、出力データ決定回路540が多数決演算を行う場合、その多数決演算に用いられる読み出しデータDRの数、つまり上述の値nは、固定されず可変である。または、出力データ決定回路540が多数決演算を行わないように設定することも可能である。用いられる読み出しデータDRの数nは、外部から入力される論理選択信号LSELによって指定される。図17に示されるように、この論理選択信号LSELは、例えば、出力データ決定回路540に接続された外部レジスタ700に格納されている。この外部レジスタ700に格納される論理選択信号LSELの内容を変更することによって、各出力データ決定回路540において、上述の値nを変更することが可能である。
In the present embodiment, a certain output data determination circuit 540 determines one output data Dout from a designated number of read data DR. Here, the number of read data DR used is not fixed and is variable. That is, when the output data determination circuit 540 performs a majority operation, the number of read data DR used for the majority operation, that is, the above-described value n is not fixed and is variable. Alternatively, the output data determination circuit 540 can be set not to perform majority operation. The number n of read data DR to be used is specified by a logic selection signal LSEL input from the outside. As shown in FIG. 17, the logic selection signal LSEL is stored in, for example, an
多数決演算に用いられる読み出しデータDRの数nは、最大Nまで設定可能である。そのため、本実施の形態に係る出力データ決定回路540の各々は、N個の入力端子Tを有し、最大N個の読み出しデータDRを受け取ることが可能である。例えば、出力データ決定回路540−0は、入力端子T01〜T015を有し、出力データ決定回路540−1は、入力端子T11〜T115を有している。各出力データ決定回路540のN個の入力端子Tは、I/O割り当て回路530に接続されており、その出力端子はセレクタ520に接続されている。The number n of read data DR used for the majority operation can be set up to a maximum of N. Therefore, each of the output data determination circuits 540 according to the present embodiment has N input terminals T and can receive a maximum of N read data DR. For example, the output data decision circuits 540-0 has an input terminal T 01 through T 015, the output data decision circuits 540-1 has an input terminal T 11 through T 115. N input terminals T of each output data determination circuit 540 are connected to the I /
このような読み出しデータ処理回路500Cの設定において、まず、この論理選択信号LSELの設定が行われる。これにより、出力データ決定回路540の各々において、所望のn個の入力端子TがN個の入力端子から特定される。続いて、I/O割り当て回路530に入力される割り当て信号ASGNijの設定が行われる。これにより、出力データ決定回路540の各々において用いられるn個の入力端子Tが、それぞれn個のI/Oに対応づけられる。In such setting of the read data processing circuit 500C, the logic selection signal LSEL is first set. Thus, in each of the output data determination circuits 540, desired n input terminals T are specified from the N input terminals. Subsequently, an assignment signal ASGN ij input to the I /
図18は、1つの出力データ決定回路540の構成を示すブロック図である。ここでは、例として、出力データ決定回路540−0の構成が示されている。この出力データ決定回路540−0は、複数の多数決論理回路541a〜541g、セレクタ542、及びセレクタ543を備えている。複数の多数決論理回路541a、541b、541c…541gは、それぞれ1多数決論理回路、3多数決論理回路、5多数決論理回路…15多数決論理回路である。1多数決論理回路541aは、多数決演算を行わず受け取ったデータをそのまま出力する回路に相当する。セレクタ542、セレクタ543には、論理選択信号LSEL0が入力される。この出力データ決定回路540−0には、最大15個の読み出しデータDRが入力される。I/O割り当て回路530から入力端子T01〜T015のそれぞれに入力される読み出しデータは、読み出しデータD01〜D015と参照される。FIG. 18 is a block diagram showing a configuration of one output data determination circuit 540. Here, as an example, the configuration of the output data determination circuit 540-0 is shown. The output data determination circuit 540-0 includes a plurality of
例えば、論理選択信号LSEL0が「5」に設定されるとする(n=5)。この時、出力データ決定回路540−0は、その論理選択信号LSEL0に基づいて、16個の入力端子T01〜T015から5個の入力端子T01〜T05を選択することになる。よって、割り当て信号ASGN01〜ASGN05は、それら5個の入力端子T01〜T05が5個のメモリセルアレイ100(I/O−2、3、5、6、10)に対応付けられるように設定される。その後、その5個のメモリセルアレイ100からは、上述の実施の形態と同様に、5個の読み出しデータDRが読み出される。それら5個の読み出しデータDRは、I/O割り当て回路530を通り、読み出しデータD01〜D05として、入力端子T01〜T05のそれぞれに入力される。論理選択信号LSEL0に応じて、セレクタ542は、それら読み出しデータD01〜D05を、多数決論理回路541c(5多数決論理回路)に出力する。その多数決論理回路541cは、多数決演算を行うことによって、読み出しデータD01〜D05から1つの出力データDoutを決定する。セレクタ543は、論理選択信号LSEL0に応じて多数決論理回路541cを選択し、その多数決論理回路541cからの出力データDoutを受け取る。For example, assume that the logic selection signal LSEL0 is set to “5” (n = 5). At this time, the output data decision circuits 540-0, based on the logical selection signal LSEL0, will select the five input terminals T 01 through T 05 from 16 input terminal T 01 through T 015. Therefore, the allocation signals ASGN 01 to ASGN 05 are set so that the five input terminals T 01 to T 05 are associated with the five memory cell arrays 100 (I / O-2, 3, 5, 6, 10). Is set. Thereafter, the five read data DR are read from the five
他の多数決論理回路541a〜541gが選択される場合も、同様の動作が行われる。尚、多数決論理回路541aが選択される場合、入力端子T01から入力される読み出しデータD01は、その多数決論理回路541aを通り、そのまま出力データDoutとして出力される。また、本実施の形態における書き込みデータ処理回路400の構成は、図14、図15A及び図15Bに示された構成と同様である。Similar operations are performed when other
以上に説明された本実施の形態に係るMRAM200によれば、第1、第2の実施の形態による効果に加えて、次のような効果が得られる。多くの読み出しデータDRを用いて多数決演算を行う場合、データの判別性は向上するが、チップの記憶容量は小さくなる。本実施の形態によれば、GI/Oを構成するI/Oの組み合わせだけでなく、多数決論理回路をもフレキシブルに設定することが可能である。従って、優れた信頼性を保ちつつ記憶容量が最大になるように、論理選択信号LSELや割り当て信号ASGNijの内容を設定することが可能となる。これにより最適な性能を有するチップが得られる。また、チップ良品率が更に向上し、製造コストが更に低減される。According to the
(第4の実施の形態)
第1〜第3の実施の形態において、グループセルGCを構成するn個のメモリセル10は、異なるn個のメモリセルアレイ100に配置されていた。本実施の形態によれば、グループセルGCを構成するn個のメモリセル10は、同一のメモリセルアレイ100’に配置される。(Fourth embodiment)
In the first to third embodiments,
図19は、本発明の実施の形態に係るMRAM200’の構成を示すブロック図である。このMRAM200’は、複数のメモリセル10がアレイ状に配置されたメモリセルアレイ100’、複数の書き込みワード線51、複数の読み出しワード線52、及び複数のビット線61を備えている。複数のビット線61は、ワード線(51、52)と交差するように、配置されている。複数のメモリセル10の各々は、書き込みワード線51及び読み出しワード線52と、ビット線61との交点に対応して設けられている。複数のメモリセル10は、データの読み出しに用いられるリファレンスセル10rを含む。各メモリセル10は、第1の実施の形態と同様に、TMR素子1を有している(図1A、図1B参照)。
FIG. 19 is a block diagram showing the configuration of the MRAM 200 'according to the embodiment of the present invention. The
本実施の形態において、この複数のメモリセル10のうちn個のメモリセル10がグループセルGCを構成する。例えば、図19に示されるように、点線で囲まれた隣接する3個のメモリセル10がグループセルGCを構成している(n=3)。この観点から言えば、本実施の形態に係るメモリセルアレイ100’は、マトリックス状に配置された複数のグループセルGCから構成されていると言える。尚、3個のリファレンスセル10rから、リファレンスセルグループGRCが構成される。
In the present embodiment,
各メモリセル10において、TMR素子1は、複数の書き込みワード線51のうちいずれかと、複数のビット線61のうちいずれかとの間に介設される。ここで、各々のグループセルGCを構成するn個のメモリセル10は、同一のデータが書き込まれるように制御される。そのため、そのn個のメモリセル10(グループセルGC)は、複数の書き込みワード線51のうち同一の書き込みワード線51と、複数のビット線61のうち同一のビット線61との間に介設されることが好適である。これにより、n個のメモリセル10には、同一の電流が作用することになる。よって、そのn個のメモリセル10に、同時に同一のデータを書き込むことが容易になる。
In each
例えば、図19に示されるように、各グループセルGCにおいて、3個のメモリセル10は、Y方向に沿って配置されている。複数のビット線61も、Y方向に沿って配置されている。一方、各々の書き込みワード線51は、X方向に沿った複数のグループセルGCと交差するように配置されている。ここで、1つのグループセルGCに対応する領域(点線で囲まれた領域)において、書き込みワード線51は、n個のメモリセル10の全てに交差するように、折れ曲がっている。但し、各メモリセル10に対応する領域においては、その書き込みワード線51は、X方向に沿って配置されている。これにより、グループセルGCを構成するn個のメモリセル10は、同一の書き込みワード線51と同一のビット線61の交点に対応して配置されることになる。且つ、各メモリセル10は、図2に示されるように、X方向に沿った書き込みワード線51とY方向に沿ったビット線61に挟まれることになる。
For example, as shown in FIG. 19, in each group cell GC, the three
この時、各メモリセル10において、TMR素子1は、フリー層2における自発磁化の「容易磁化軸方向」がX方向に沿うように配置される。よって、Y方向は、フリー層2における自発磁化の「困難磁化軸方向」を示す。あるグループセルGCに対応する領域において、ある書き込みワード線51は折れ曲がっているため、その書き込みワード線51に流れる電流によって作り出される磁界は、+Y方向に沿った磁界と−Y方向に沿った磁界の両方を含む。しかしながら、上述の通りY方向は「困難磁化軸方向」を示すので、Y方向に沿った磁界は、自発磁化の回転方向に寄与するのみである。上述の“平行状態”及び“反平行状態”において、フリー層2やピン層4における自発磁化は、X方向に沿って安定する。従って、図19に示された書き込みワード線51の配置によっても、グループセルGCを構成するn個のメモリセル10には同一のデータが書き込まれ得る。
At this time, in each
また、図19に示されるように、MRAM200’は、更に、X側セレクタ53、X側電流終端回路54、X側電流源回路55、Y側セレクタ63、Y側電流終端回路64、Y側電流源回路65、読み出し電流負荷回路66、センスアンプ70、及び読み出しデータ処理回路500’を備えている。
19, the
X側セレクタ53は、書き込み動作時には、複数の書き込みワード線51から選択書き込みワード線を選択し、読み出し動作時には、複数の読み出しワード線52から選択読み出しワード線を選択する。X側電流終端回路54は、書き込みワード線51を終端する。X側電流源回路55は、書き込み動作時に、選択書き込みワード線に所定の電流を供給する電流源である。Y側セレクタ63は、複数のビット線61から選択ビット線を選択する。Y側電流終端回路64は、ビット線61を終端する。Y側電流源回路65は、書き込み動作時に、選択ビット線に所定の電流を供給する電流源である。読み出し電流負荷回路66は、読み出し動作時に、選択ビット線とリファレンスセル10rにつながったビット線61rに定電流を供給する定電流源である。
The
グループセルGCへのデータの書き込みは、以下のようにして行われる。まず、このメモリセルアレイ100’における読み書きを制御するコントローラ(図示されない)に、書き込みデータDWと、対象となるグループセルGCを示すアドレスデータが供給される。このコントローラからの制御信号により、X側セレクタ53は選択書き込みワード線を選択し、X側電流源回路55は、その選択書き込みワード線に所定の電流を供給する。また、コントローラからの制御信号により、Y側セレクタ63は選択ビット線を選択し、Y側電流源回路65は、その選択ビット線に所定の電流を供給する。これにより、アドレスデータによって指定されたグループセルGCに、書き込みデータDWが書き込まれる。但し、「不良メモリセル」が存在する場合は、書き込みエラーが発生する。
Data is written to the group cell GC as follows. First, write data DW and address data indicating a target group cell GC are supplied to a controller (not shown) that controls reading and writing in the memory cell array 100 '. In response to the control signal from the controller, the
また、グループセルGCからのデータの読み出しは、n個のメモリセル10のそれぞれに記憶されたデータを順番に読み出すことによって行われる。1つのメモリセル10からのデータの読み出しは、以下のようにして行われる。まず、上述のコントローラ(図示されない)に、対象セルを示すアドレスデータが供給される。このコントローラからの制御信号により、X側セレクタ53は選択読み出しワード線を選択し、Y側セレクタ63は選択ビット線を選択する。そして、読み出し電流負荷回路66は、その選択ビット線と、リファレンスセル10rにつながったビット線61rに定電流を供給する。これにより、選択ビット線の電圧は、選択されたメモリセル10のTMR素子1の抵抗値に対応した「読み出し電圧」となる。また、ビット線61rの電圧は、リファレンスセル10rのTMR素子1の抵抗値に対応した所定の「リファレンス電圧」となる。センスアンプ70は、上記読み出し電圧とリファレンス電圧を比較することによって、対象セルのTMR素子1の抵抗値、すなわち、対象セルに記憶されているデータ値を検出する。このようにして読み出された「読み出しデータDR」は、読み出しデータ処理回路500’に出力される。そして、グループセルGCを構成するn個のメモリセル10の全てに対し、同一の選択ビット線を用いることにより、同様の読み出し動作が繰り返される。
Further, data is read from the group cell GC by sequentially reading data stored in each of the
読み出しデータ処理回路500’は、センスアンプ70を介して、複数のビット線61に接続されている。この読み出しデータ処理回路500’は、n個のラッチ回路81、82、83、及びデータ出力回路90を備えている。上述のように、n個のメモリセル10の全てに対して読み出し動作が完了すると、そのn個のラッチ回路にはn個の読み出しデータDRがそれぞれ格納されることになる。データ出力回路90は、そのn個の読み出しデータDRに基づいて、外部に出力される1つの出力データDoutを決定する。特に、nが奇数の場合、データ出力回路90は、多数決演算を行うことによって、n個の読み出しデータDRから1つの出力データDoutを決定する。例えば、nが3の場合、3個のラッチ回路81、82、83のそれぞれには、3個の読み出しデータDR0、DR1、DR2が格納される。この時、データ出力回路90は、3多数決論理回路(図8A参照)であり、読み出しデータDR0〜DR3を用いて、1つの出力データDoutを決定する。
The read
次に、図20と図19を参照して、本実施の形態に係る読み出し動作の一例が説明される。ここでは、例として、nが3の場合が示される。時刻t0において、読み出し電流負荷回路36に入力される信号/REが、Lowレベルに変わる。これにより、メモリセルアレイ100’が読み出しモードに変わる。次に、時刻t1において、ビット線活性化信号RBLがHighレベルに変わり、あるビット線61が選択ビット線として選択される。
Next, an example of a read operation according to the present embodiment will be described with reference to FIGS. Here, a case where n is 3 is shown as an example. At time t0, the signal / RE input to the read
次に、時刻t2において、あるグループセルGC内の第1のメモリセル10に対する読み出しワード線活性化信号RWL1がHighレベルに変わる。これにより、その第1のメモリセル10に読み出し電流が流れる。同時に、リファレンスセル10rにおいても読み出し電流が流れる。次に、時刻t3において、センスアンプ活性化信号SAENがHighレベルになり、センスアンプ70によって読み出し電圧とリファレンス電圧の比較が行われる。これにより、第1のメモリセル10に記憶されているデータが検出される。その検出されたデータは、時刻t4において、読み出しデータDR0としてラッチ回路83に格納される。
Next, at time t2, the read word line activation signal RWL1 for the
次に、時刻t5において、そのグループセルGC内の第2のメモリセル10に対する読み出しワード線活性化信号RWL2がHighレベルに変わる。これにより、その第2のメモリセル10に読み出し電流が流れる。同時に、リファレンスセル10rにおいても読み出し電流が流れる。次に、時刻t6において、センスアンプ活性化信号SAENがHighレベルになり、センスアンプ70によって読み出し電圧とリファレンス電圧の比較が行われる。これにより、第2のメモリセル10に記憶されているデータが検出される。その検出されたデータは、時刻t7において、読み出しデータDR1としてラッチ回路83に格納される。読み出しデータDR0は、ラッチ回路82に移動する。
Next, at time t5, the read word line activation signal RWL2 for the
次に、時刻t8において、そのグループセルGC内の第3のメモリセル10に対する読み出しワード線活性化信号RWL3がHighレベルに変わる。これにより、その第3のメモリセル10に読み出し電流が流れる。同時に、リファレンスセル10rにおいても読み出し電流が流れる。次に、時刻t9において、センスアンプ活性化信号SAENがHighレベルになり、センスアンプ70によって読み出し電圧とリファレンス電圧の比較が行われる。これにより、第3のメモリセル10に記憶されているデータが検出される。その検出されたデータは、時刻t10において、読み出しデータDR2としてラッチ回路83に格納される。読み出しデータDR0、DR1は、それぞれラッチ回路81、82に移動する。
Next, at time t8, the read word line activation signal RWL3 for the
データ出力回路90は、多数決演算を実行することにより、読み出しデータDR0〜DR2から1つの出力データDoutを決定する。図20において、実線は、DR0〜DR3が全て「1」である場合を示す。この場合、出力データDoutは、時刻t4において「1」に変わり、その値は読み出し期間中は保持される。また、破線は、第2のメモリセル10が不良メモリセルであった場合、すなわち、DR0及びDR2が「1」であり、DR1が「0」である場合を示す。この場合、出力データDoutは、時刻t4において「1」になり、時刻t7において不定になり、時刻t10において再び「1」になる。時刻t11において、読み出しモードは終了し、ラッチ回路81〜83等はリセットされる。
The
以上に説明されたように、本実施の形態においても、グループセルGCから読み出されるn個の読み出しデータに基づいて、1つの出力データDoutが決定される。従って、不良メモリセルの影響が低減される。よって、メモリセル10に記憶されているデータの判別性が向上し、装置の信頼性が向上する。更に、チップ良品率は飛躍的に向上し、歩留まりが向上する。従って、製造コストが低減される。
As described above, also in the present embodiment, one output data Dout is determined based on n pieces of read data read from the group cell GC. Therefore, the influence of defective memory cells is reduced. Therefore, the discriminability of data stored in the
また、1つのグループセルGCは、同一の書き込みワード線51と同一のビット線61との間に介設されている。これにより、n個のメモリセル10には、同一の電流が作用することになる。よって、そのn個のメモリセル10に、同時に同一のデータを書き込むことが容易になる。
One group cell GC is interposed between the same
更に、ある1つのグループセルGCに対する書き込みは、異なる複数のメモリセルアレイにおいてではなく、1つのメモリセルアレイ100’においてのみ行われる。しかも、その書き込みにおいて用いられるのは、1本の書き込みワード線51と1本のビット線61だけである。従って、第1〜第3の実施の形態と比較して、書き込みに要する電流が低減される。つまり、消費電力の増大が防止される。
Furthermore, writing to one certain group cell GC is performed only in one memory cell array 100 ', not in a plurality of different memory cell arrays. Moreover, only one
Claims (5)
前記複数のメモリセルに書き込まれる書き込みデータを、前記複数のメモリセルのそれぞれに対して供給する書き込みデータ処理回路と、
前記複数のメモリセルから読み出される読み出しデータを処理し、外部に出力される出力データを作成する読み出しデータ処理回路と、
第1の方向に沿って配置された複数のビット線と、
前記複数のビット線と交差するように配置された複数の書き込みワード線と
を具備し、
書き込み動作時、前記書き込みデータ処理回路は、前記複数のメモリセルのうちn個(nは3以上の奇数)のメモリセルに対して同一の書き込みデータを供給し、
読み出し動作時、前記読み出しデータ処理回路は、多数決演算を行うことによって、前記n個のメモリセルのそれぞれから読み出されるn個の読み出しデータから1つの出力データを決定し、
前記n個のメモリセルは、同一のメモリセルアレイにおいて、前記複数の書き込みワード線のうちの同一の書き込みワード線と、前記複数のビット線のうちの同一のビット線の間に介設され、
前記n個のメモリセルは、前記第1の方向に沿った前記同一のビット線に沿って配置され、
前記同一の書き込みワード線は、前記n個のメモリセルの全てに交差するように、折れ曲がって形成された
不揮発性半導体記憶装置。A plurality of memory cells each having a magnetoresistive element;
A write data processing circuit for supplying write data to be written to the plurality of memory cells to each of the plurality of memory cells;
A read data processing circuit for processing read data read from the plurality of memory cells and creating output data output to the outside ;
A plurality of bit lines arranged along a first direction;
A plurality of write word lines arranged to cross the plurality of bit lines ,
During the write operation, the write data processing circuit supplies the same write data to n (n is an odd number of 3 or more) of the plurality of memory cells,
During a read operation, the read data processing circuit determines one output data from n read data read from each of the n memory cells by performing a majority operation ,
The n memory cells are interposed between the same write word line of the plurality of write word lines and the same bit line of the plurality of bit lines in the same memory cell array,
The n memory cells are disposed along the same bit line along the first direction;
The non-volatile semiconductor memory device, wherein the same write word line is bent so as to cross all of the n memory cells .
前記第1の方向は、前記磁気抵抗素子の困難磁化軸方向であり、
前記同一の書き込みワード線は、前記n個のメモリセルの各々に対応する領域において、前記磁気抵抗素子の容易磁化軸方向に形成された
不揮発性半導体記憶装置。The nonvolatile semiconductor memory device according to claim 1 ,
The first direction is a hard magnetization axis direction of the magnetoresistive element,
The non-volatile semiconductor memory device, wherein the same write word line is formed in an easy magnetization axis direction of the magnetoresistive element in a region corresponding to each of the n memory cells.
前記複数のビット線に交差するように配置された複数の書き込みワード線と、
各々が磁気抵抗素子を有する複数のメモリセルと、
前記複数のビット線に接続された読み出しデータ処理回路と
を具備し、
前記複数のメモリセルは、前記複数の書き込みワード線と前記複数のビット線の交点のそれぞれに配置され、
前記複数のメモリセルのうちn個(nは3以上の奇数)のメモリセルは、前記複数の書き込みワード線のうちの同一の書き込みワード線と、前記複数のビット線のうちの同一のビット線の間に介設され、
前記n個のメモリセルは、前記第1の方向に沿った前記同一のビット線に沿って配置され、
前記同一の書き込みワード線は、前記n個のメモリセルの全てに交差するように、折れ曲がって形成され、
前記読み出しデータ処理回路は、多数決演算を行うことによって、前記n個のメモリセルのそれぞれから前記同一のビット線を介して読み出されるn個の読み出しデータから、外部に出力される1つの出力データを決定する
不揮発性半導体記憶装置。A plurality of bit lines arranged along a first direction;
A plurality of write word lines arranged to intersect the plurality of bit lines;
A plurality of memory cells each having a magnetoresistive element;
A read data processing circuit connected to the plurality of bit lines,
The plurality of memory cells are arranged at intersections of the plurality of write word lines and the plurality of bit lines,
Among the plurality of memory cells, n (n is an odd number of 3 or more) memory cells include the same write word line of the plurality of write word lines and the same bit line of the plurality of bit lines. Between
The n memory cells are disposed along the same bit line along the first direction;
The same write word line is formed to be bent so as to cross all of the n memory cells.
The read data processing circuit performs a majority operation to obtain one output data output from the n read data read from each of the n memory cells via the same bit line. Determine non-volatile semiconductor memory device.
前記第1の方向は、前記磁気抵抗素子の困難磁化軸方向であり、
前記同一の書き込みワード線は、前記n個のメモリセルの各々に対応する領域において、前記磁気抵抗素子の容易磁化軸方向に形成された
不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 3 ,
The first direction is a hard magnetization axis direction of the magnetoresistive element,
The same write word line is formed in the easy magnetization axis direction of the magnetoresistive element in a region corresponding to each of the n memory cells.
Nonvolatile semiconductor memory device.
複数のビット線と、
前記複数のビット線に交差するように配置された複数の書き込みワード線と、
前記複数のビット線に接続された読み出しデータ処理回路と
を具備し、
前記複数のグループセルの各々は、n個(nは3以上の奇数)のメモリセルを含み、
前記n個のメモリセルの各々は、磁気抵抗素子を用いてデータを記憶し、
前記各々のグループセルにおいて、
前記n個のメモリセルは、前記複数の書き込みワード線のうちの同一の書き込みワード線と、前記複数のビット線のうちの同一のビット線の間に介設され、
前記同一のビット線は、前記磁気抵抗素子の困難磁化軸方向に沿って形成され、
前記同一の書き込みワード線は、前記n個のメモリセルの全てに交差するように折れ曲がって形成され、また、前記n個のメモリセルの各々に対応する領域において、前記磁気抵抗素子の容易磁化軸方向に形成され、
前記読み出しデータ処理回路は、前記n個のメモリセルのそれぞれから前記同一のビット線を介して読み出されるn個の読み出しデータに基づいて、多数決演算を行うことによって、外部に出力される1つの出力データを決定する
不揮発性半導体記憶装置。A memory cell array in which a plurality of group cells are arranged in a matrix;
Multiple bit lines,
A plurality of write word lines arranged to intersect the plurality of bit lines ;
A read data processing circuit connected to the plurality of bit lines ,
Each of the plurality of group cells includes n (n is an odd number of 3 or more) memory cells,
Each of the n memory cells stores data using a magnetoresistive element,
In each of the group cells,
The n memory cells are interposed between the same write word line of the plurality of write word lines and the same bit line of the plurality of bit lines,
The same bit line is formed along the hard magnetization axis direction of the magnetoresistive element,
The same write word line is formed to be bent so as to cross all of the n memory cells, and the easy magnetization axis of the magnetoresistive element in a region corresponding to each of the n memory cells. Formed in the direction ,
The read data processing circuit performs a majority operation based on n read data read from each of the n memory cells via the same bit line, and outputs one output to the outside A nonvolatile semiconductor memory device that determines data .
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