JP4796850B2 - メモリ試験方法 - Google Patents
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Description
図1は、本発明にかかるメモリ試験方法の適用対象であるIC(集積回路)チップの構成の一例を示すブロック図である。図1に示すように、ICチップ1は、特に限定しないが、例えば2個のRAM2,3、一方のRAM#A2に対応するBIST回路#A5、他方のRAM#B3に対応するBIST回路#B6、セレクタ8およびテスト制御回路9を備えている。
本発明の実施の形態2にかかるメモリ試験方法の手順について説明する。図11は、実施の形態2にかかるメモリ試験方法の手順を示すフローチャートである。ここでは、図1に示すように2個のRAMが結果出力端子を共有する場合について説明する。図11に示すように、実施の形態2は、まず、結果出力端子を共有するすべてのRAMに“1”が書き込まれた状態とした後、着目メモリのみに“0”を書き込み、順次、RAMに対して読み出しを行うものである。
2,3,4 RAM
8,308 セレクタ
18 データ出力端子DO
Claims (5)
- 複数のメモリ、該メモリから読み出された値に基づく値を出力する結果出力端子、および前記複数のメモリから読み出された値に基づく値から一つを選択して前記結果出力端子へ出力するセレクタを備えた半導体集積回路装置の前記メモリの試験を行うにあたって、
前記複数のメモリのうち、任意のメモリを着目メモリとし、該着目メモリに所定の値を書き込む第1のステップと、
前記複数のメモリのうち、前記着目メモリを除くメモリに、前記第1のステップで前記着目メモリに書き込んだ所定の値とは異なる値を書き込む第2のステップと、
前記着目メモリから値を読み出し、該読み出し値に基づく値を前記セレクタを介して前記結果出力端子から出力する第3のステップと、
前記着目メモリを除くメモリから値を読み出し、該読み出し値に基づく値を前記セレクタを介して順次前記結果出力端子から出力する第4のステップと、
を含む試験サイクルを、すべての前記メモリが着目メモリとなるまで繰り返し行うことを特徴とするメモリ試験方法。 - 複数のメモリ、該メモリから読み出された値に基づく値を出力する結果出力端子、および前記複数のメモリから読み出された値に基づく値から一つを選択して前記結果出力端子へ出力するセレクタを備えた半導体集積回路装置の前記メモリの試験を行うにあたって、
すべての前記メモリに所定の値を書き込む第1のステップと、
前記複数のメモリのうち、任意のメモリを着目メモリとし、該着目メモリに、前記第1のステップですべての前記メモリに書き込んだ所定の値とは異なる値を書き込む第2のステップと、
すべての前記メモリから値を読み出し、該読み出し値に基づく値を前記セレクタを介して順次前記結果出力端子から出力する第3のステップと、
を含む試験サイクルを、すべての前記メモリが着目メモリとなるまで繰り返し行うことを特徴とするメモリ試験方法。 - 前記複数のメモリのうち、書き込み対象または読み出し対象のメモリのみを動作させ、それ以外のメモリの動作を停止させることを特徴とする請求項1または2に記載のメモリ試験方法。
- 前記メモリに値を書き込む際の書き込み対象アドレスを1箇所にすることを特徴とする請求項1〜3のいずれか一つに記載のメモリ試験方法。
- 前記結果出力端子から1ビット分の値を出力させることを特徴とする請求項1〜4のいずれか一つに記載のメモリ試験方法。
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