JP4796850B2 - メモリ試験方法 - Google Patents

Description

この発明は、メモリ試験方法に関し、特にＳＲＡＭ（スタティックランダムアクセスメモリ）や組込み型ＤＲＡＭ（ダイナミックランダムアクセスメモリ）などの複数の半導体メモリが半導体集積回路装置（ＬＳＩ）に設けられており、それら複数の半導体メモリが結果出力端子を共有している場合のメモリ試験方法に関する。

従来、ＬＳＩに設けられたＲＡＭ（ランダムアクセスメモリ）を試験するために、試験対象のＲＡＭにＳＣＡＮ回路やＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ：ビルトインセルフテスト）回路が付加されている。一般に、これらＳＣＡＮ回路やＢＩＳＴ回路から得られる試験結果は、試験対象のＲＡＭの数よりも少ない結果出力端子にセレクタ（選択回路）を介して選択的に外部へシフト出力される。

この構成では、試験対象のＲＡＭの試験結果がセレクタで正しく選択されて出力されているか否かが不明である。その理由は、従来の構成では、セレクタの不良を検出することができないからである。このため、同じビット数で同じアドレス数のＲＡＭ、すなわち同種のＲＡＭが同じ結果出力端子を共有する構成の場合、単純に結果出力端子から出力される試験結果だけでＲＡＭの良品と不良品を選別することができない。この対策として、試験対象のＲＡＭを電源線に接続したり、接地することによって試験対象のＲＡＭに物理的にＩＤを付けて、ＲＡＭの内容を出力させることによって、セレクタで試験対象のＲＡＭが正しく選択されているか否かを判定する方法がある。

ところで、複数のメモリブロックと、テストモード信号に応じて前記複数のメモリブロックのアドレス、制御信号、データをノーマル／テストに選択するための複数の選択手段と、前記複数のメモリブロックに書き込むデータと比較するための比較データを発生する複数のバックグラウンド発生手段と、前記テストモード信号に応じて前記複数のメモリブロックから読み出されたデータと前記比較データとを入力して比較し、その比較結果を出力する複数の比較手段と、前記複数の比較手段の各出力を組み合わせてテスト結果を発生する組合せ手段と、前記テストモード信号に応じて、前記複数の選択手段にテスト用アドレス及び制御信号を提供し、前記複数のバックグラウンド発生手段にバックグラウンド番号と出力反転制御信号を提供し、前記複数の比較手段に比較制御信号を提供するテスト制御手段とを備える半導体メモリ装置が公知である（例えば、特許文献１参照。）。この半導体メモリ装置によれば、多様なサイズを有する多くの内蔵されたＲＡＭをテストするために一つのコントローラを共有して相互連結費用を最小にすることができる。

特開平１０−１８７５５４号公報

しかしながら、上述した試験対象のＲＡＭに物理的にＩＤを付ける方法では、ＲＡＭを電源線に接続したり、接地するため、個別の作りこみ機能が必要であり、余分な配線の引き回し等が必要になるという問題点がある。また、ＲＡＭが電源系に接続されていると、ＩＤ構成部自身の不良を検出することができないため、不良品のＲＡＭを搭載したＬＳＩ、すなわち不良品のＬＳＩが市場に流出するおそれがあるという問題点がある。

この発明は、上述した従来技術による問題点を解消するため、特別な回路等を追加することなく、複数のＲＡＭの試験結果から一つを選択して結果出力端子へ出力するセレクタが試験対象のＲＡＭの試験結果を選択しているか否かを検出することによって、不良品のＬＳＩが市場に流通するのを防ぐことができるメモリ試験方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明にかかるメモリ試験方法は、以下の手順で試験を行う。まず、結果出力端子を共有する複数のメモリのうちの一つを着目メモリに定め、その着目メモリにのみ、例えば“０”を書き込む。次いで、着目メモリ以外のメモリに“１”を書き込む。すべてのメモリの書き込みが終了したら、着目メモリから値を読み出し、その値をＢＩＳＴ回路のフリップフロップ回路に取り込み、パラレル−シリアル変換方式により、結果出力端子から外部へシフト出力させる。

次いで、着目メモリ以外のメモリから読み出した値についても同様にして、順次、結果出力端子から出力させる。あるいは、次のようにしてもよい。まず、結果出力端子を共有するすべてのメモリに例えば“１”を書き込む。次いで、いずれか一つのメモリを着目メモリに定め、その着目メモリに“０”を書き込む。次いで、すべてのメモリから値を読み出し、順次、結果出力端子から外部へシフト出力させる。以上のいずれかの方法により、任意の着目メモリとそれ以外のメモリについて出力が終了したら、着目メモリを変更して同様の処理を繰り返す。そして、すべてのメモリが着目メモリになったら、試験を終了する。

メモリに値を書き込む際には、書き込み対象のメモリのみを動作させ、それ以外のメモリの動作を停止させてもよい。メモリから値を読み出す際も同様であり、読み出し対象のメモリのみを動作させ、それ以外のメモリの動作を停止させてもよい。また、メモリに値を書き込む際、メモリの書き込み対象アドレスは、１箇所（通常、０アドレス）でよいし、２箇所以上でもよい。書き込み対象アドレスが１箇所である場合は、通常、０アドレスである。さらに、結果出力端子から１ビット分の値のみを出力させてもよい。

この発明によれば、着目メモリを定めて書き込みと読み出しを行うことにより、複数のメモリの試験結果を同一の結果出力端子へ選択的に出力させるためのセレクタが試験対象のＲＡＭの試験結果を選択しているか否か、すなわちセレクタの不良を検出することができる。

本発明にかかるメモリ試験方法によれば、特別な回路等を追加することなく、複数のメモリの試験結果から一つを選択して結果出力端子へ出力するセレクタが試験対象メモリの試験結果を選択しているか否かを検出することができるので、不良品のＬＳＩが市場に流通するのを防ぐことができるという効果を奏する。

以下に添付図面を参照して、この発明にかかるメモリ試験方法の好適な実施の形態を詳細に説明する。なお、以下の説明および添付図面において、同じ構成のものが複数あり、それらを区別する場合には、それらの名称の後ろに“＃Ａ”というように、＃とアルファベットを付加する。

（実施の形態１）
図１は、本発明にかかるメモリ試験方法の適用対象であるＩＣ（集積回路）チップの構成の一例を示すブロック図である。図１に示すように、ＩＣチップ１は、特に限定しないが、例えば２個のＲＡＭ２，３、一方のＲＡＭ＃Ａ２に対応するＢＩＳＴ回路＃Ａ５、他方のＲＡＭ＃Ｂ３に対応するＢＩＳＴ回路＃Ｂ６、セレクタ８およびテスト制御回路９を備えている。

ＢＩＳＴ回路＃Ａ５には、オア回路＃Ａ１０とシグネチャアナライザ（ＳＡ）＃Ａ１１が設けられている。ＢＩＳＴ回路＃Ｂ６には、オア回路＃Ｂ１２とシグネチャアナライザ（ＳＡ）＃Ｂ１３が設けられている。ＢＩＳＴ回路＃Ａ５、ＢＩＳＴ回路＃Ｂ６、シグネチャアナライザ＃Ａ１１およびシグネチャアナライザ＃Ｂ１３は、いずれも一般的な構成のものである。

テスト制御回路９は、セレクタ８を制御するメモリテストグループ選択信号ＭＴＧＳを出力する。このメモリテストグループ選択信号ＭＴＧＳを、外部からテスト制御回路９に供給するようにしてもよいし、テスト制御回路９の内部で生成するようにしてもよい。また、テスト制御回路９は、メモリテストグループ選択信号ＭＴＧＳをデコードして、ＲＡＭ＃Ａ２の動作および停止を制御するＲＡＭ＃Ａメモリパワーイネーブル信号ＭＰＥＮ＃Ａと、ＲＡＭ＃Ｂ３の動作および停止を制御するＲＡＭ＃Ｂメモリパワーイネーブル信号ＭＰＥＮ＃Ｂを生成する。

オア回路＃Ａ１０は、ＲＡＭ＃Ａメモリパワーイネーブル信号ＭＰＥＮ＃Ａと、外部からクロック端子ＣＫ１６を介して供給されるクロック信号の論理和を、ＲＡＭ＃Ａ２のクロック端子ＣＫに供給する。ＲＡＭ＃Ａ２がクロック信号に同期して動作している間、ＲＡＭ＃Ａ２には、データ入力端子ＤＩ１７を介して外部から入力されたデータに基づいてＢＩＳＴ回路＃Ａ５で生成されたデータが書き込まれる。また、ＲＡＭ＃Ａ２がクロック信号に同期して動作している間、ＲＡＭ＃Ａ２からデータが読み出され、シグネチャアナライザ＃Ａ１１に供給される。シグネチャアナライザ＃Ａ１１は、ＲＡＭ＃Ａ２から出力されたデータのシグネチャを解析し、その結果をシリアルデータとしてセレクタ８に供給する。

オア回路＃Ｂ１２は、ＲＡＭ＃Ｂメモリパワーイネーブル信号ＭＰＥＮ＃Ｂと、外部からクロック端子ＣＫ１６を介して供給されるクロック信号の論理和を、ＲＡＭ＃Ｂ３のクロック端子ＣＫに供給する。ＲＡＭ＃Ｂ３がクロック信号に同期して動作している間、ＲＡＭ＃Ｂ３には、データ入力端子ＤＩ１７を介して外部から入力されたデータに基づいてＢＩＳＴ回路＃Ｂ６で生成されたデータが書き込まれる。また、ＲＡＭ＃Ｂ３がクロック信号に同期して動作している間、ＲＡＭ＃Ｂ３からデータが読み出され、シグネチャアナライザ＃Ｂ１３に供給される。シグネチャアナライザ＃Ｂ１３は、ＲＡＭ＃Ｂ３から出力されたデータのシグネチャを解析し、その結果をシリアルデータとしてセレクタ８に供給する。

セレクタ８は、テスト制御回路９から供給されるメモリテストグループ選択信号ＭＴＧＳに基づいて、シグネチャアナライザ＃Ａ１１から供給されるデータとシグネチャアナライザ＃Ｂ１３から供給されるデータのいずれか一方を選択し、結果出力端子であるデータ出力端子ＤＯ１８を介して外部へ出力する。特に限定しないが、例えば、メモリテストグループ選択信号ＭＴＧＳが“０”のときに、ＲＡＭ＃Ａメモリパワーイネーブル信号ＭＰＥＮ＃ＡおよびＲＡＭ＃Ｂメモリパワーイネーブル信号ＭＰＥＮ＃Ｂがそれぞれ“０”および“１”となる。

逆に、例えば、メモリテストグループ選択信号ＭＴＧＳが“１”のときには、ＲＡＭ＃Ａメモリパワーイネーブル信号ＭＰＥＮ＃ＡおよびＲＡＭ＃Ｂメモリパワーイネーブル信号ＭＰＥＮ＃Ｂは、それぞれ“１”および“０”となる。また、セレクタ８は、例えば、メモリテストグループ選択信号ＭＴＧＳが“０”のときにシグネチャアナライザ＃Ａ１１の出力データを選択し、“１”のときにシグネチャアナライザ＃Ｂ１３の出力データを選択する。

次に、本発明の実施の形態１にかかるメモリ試験方法の手順について説明する。図２は、実施の形態１にかかるメモリ試験方法の手順を示すフローチャートである。図２に示すように、メモリ試験を開始すると、まず、メモリテストグループ選択信号ＭＴＧＳが“０”となる。それによって、ＲＡＭ＃Ａメモリパワーイネーブル信号ＭＰＥＮ＃Ａが“０”となり、ＲＡＭ＃Ａ２にはクロック信号が供給される。従って、ＲＡＭ＃Ａ２は書き込み可能な状態となる。一方、ＲＡＭ＃Ｂメモリパワーイネーブル信号ＭＰＥＮ＃Ｂは、“１”となるので、ＲＡＭ＃Ｂ３のクロック端子ＣＫの入力は“１”に固定される。従って、ＲＡＭ＃Ｂ３は動作しない。この状態のときに、ＲＡＭ＃Ａ２に、例えば“０”が書き込まれる（ステップＳ１）。

次いで、メモリテストグループ選択信号ＭＴＧＳが“１”となる。それによって、ＲＡＭ＃Ａメモリパワーイネーブル信号ＭＰＥＮ＃Ａが“１”になり、ＲＡＭ＃Ａ２のクロック端子ＣＫの入力が“１”に固定されるので、ＲＡＭ＃Ａ２に“０”が保持される。一方、ＲＡＭ＃Ｂメモリパワーイネーブル信号ＭＰＥＮ＃Ｂが“０”となり、ＲＡＭ＃Ｂ３にクロック信号が供給されるので、ＲＡＭ＃Ｂ３は書き込み可能な状態となる。この状態のときに、ＲＡＭ＃Ｂ３には、例えば“１”が書き込まれる（ステップＳ２）。

次いで、メモリテストグループ選択信号ＭＴＧＳが“０”となる。それによって、再びＲＡＭ＃Ａ２にクロック信号が供給され、ＲＡＭ＃Ａ２が読み出し可能な状態となる。ＲＡＭ＃Ａ２から読み出されたデータは、シグネチャアナライザ＃Ａ１１を介してセレクタ８に送られる。一方、ＲＡＭ＃Ｂ３のクロック端子ＣＫの入力が“１”に固定されるので、ＲＡＭ＃Ｂ３に“１”が保持される。また、セレクタ８は、シグネチャアナライザ＃Ａ１１側を選択するので、シグネチャアナライザ＃Ａ１１の出力データがデータ出力端子ＤＯ１８へ送られる（ステップＳ３）。

次いで、メモリテストグループ選択信号ＭＴＧＳが“１”となる。それによって、再びＲＡＭ＃Ｂ３にクロック信号が供給され、ＲＡＭ＃Ｂ３が読み出し可能な状態となる。ＲＡＭ＃Ｂ３から読み出されたデータは、シグネチャアナライザ＃Ｂ１３を介してセレクタ８に送られる。そして、セレクタ８がシグネチャアナライザ＃Ｂ１３側を選択し、シグネチャアナライザ＃Ｂ１３の出力データがデータ出力端子ＤＯ１８へ送られる（ステップＳ４）。ここまでで、ＲＡＭ＃Ａ２を着目メモリとし、それ以外のメモリ、ここではＲＡＭ＃Ｂ３を着目メモリ以外のメモリとした試験サイクルが終了する。

続いて、ＲＡＭ＃Ｂ３を着目メモリとし、ＲＡＭ＃Ａ２を着目メモリ以外のメモリとして、ＲＡＭ＃Ｂ３に“０”を書き込み（ステップＳ５）、その後、ＲＡＭ＃Ａ２に“１”を書き込む（ステップＳ６）。そして、ＲＡＭ＃Ｂ３の保持データを読み出し（ステップＳ７）、その後、ＲＡＭ＃Ａ２の保持データを読み出す（ステップＳ８）。ここまでで、ＲＡＭ＃Ｂ３を着目メモリとし、ＲＡＭ＃Ａ２を着目メモリ以外のメモリとした試験サイクルが終了する。データ出力端子ＤＯ１８を共通の結果出力端子とするすべてのＲＡＭ（ここでは、ＲＡＭ＃Ａ２とＲＡＭ＃Ｂ３）を着目メモリとした試験サイクルが終了したので、メモリ試験を終了する。

図３は、図１に示すＩＣチップ１に対して図２に示す手順でメモリ試験を行ったときの試験結果を説明する図である。図３において、Ｐ１、Ｐ２およびＰ３の“ＯＫ”または“０ｓｔａｃｋ”は、それぞれＲＡＭ＃Ａメモリパワーイネーブル信号ＭＰＥＮ＃Ａ、ＲＡＭ＃Ｂメモリパワーイネーブル信号およびＭＰＥＮ＃Ｂメモリテストグループ選択信号ＭＴＧＳの出力ノード（図１参照）の状態を表す（図１２においても同じ）。“ＯＫ”は正常な状態であり、“０ｓｔａｃｋ”は何らかの原因によって“０”にスタックしていることを意味する。また、メモリ試験において、特に限定しないが、書き込み対象アドレスは０に固定である。

図３に示すように、Ｐ１、Ｐ２およびＰ３が正常である場合には、ステップＳ１のＲＡＭ＃Ａ２に“０”を書き込む動作によって、ＲＡＭ＃Ａ２に“０”が書き込まれる。ＲＡＭ＃Ｂ３の値は不定である。そして、ステップＳ２のＲＡＭ＃Ｂ３に“１”を書き込む動作によって、ＲＡＭ＃Ｂ３に“１”が書き込まれる。ＲＡＭ＃Ａ２の値は、“０”のままである。従って、ステップＳ３のＲＡＭ＃Ａ２からの読み出し動作によって、期待値通り“００００・・・”が読み出される。また、ステップＳ４のＲＡＭ＃Ｂ３からの読み出し動作によって、期待値通り“１１１１・・・”が読み出される。なお、試験に要する時間を短縮するために、外部へ出力される試験結果は、“００００・・・”や“１１１１・・・”ではなく、１ビット分、すなわち“０”や“１”だけでもよい。

続いて、ステップＳ５のＲＡＭ＃Ｂ３に“０”を書き込む動作によって、ＲＡＭ＃Ｂ３に“０”が書き込まれる。ＲＡＭ＃Ａ２の値は、“０”のままである。そして、ステップＳ６のＲＡＭ＃Ａ２に“１”を書き込む動作によって、ＲＡＭ＃Ａ２に“１”が書き込まれる。ＲＡＭ＃Ｂ３の値は、“０”のままである。従って、ステップＳ７のＲＡＭ＃Ｂ３からの読み出し動作によって、期待値通り“００００・・・”が読み出される。また、ステップＳ８のＲＡＭ＃Ａ２からの読み出し動作によって、期待値通り“１１１１・・・”が読み出される。

それに対して、Ｐ１のみが“０”にスタックしている場合には、ステップＳ２でＲＡＭ＃Ｂ３に“１”を書き込む際にＲＡＭ＃Ａ２にも“１”が書き込まれてしまうので、ステップＳ３のＲＡＭ＃Ａ２からの読み出し動作によって、期待値に反する“１１１１・・・”が読み出されることになり、不良を検出することができる。また、Ｐ２のみが“０”にスタックしている場合には、ステップＳ６でＲＡＭ＃Ａ２に“１”を書き込む際にＲＡＭ＃Ｂ３にも“１”が書き込まれてしまうので、ステップＳ７のＲＡＭ＃Ｂ３からの読み出し動作によって、期待値に反する“１１１１・・・”が読み出されることになり、不良を検出することができる。

また、Ｐ１とＰ２がともに“０”にスタックしている場合には、上述したＰ１のみが“０”にスタックしている場合と、Ｐ２のみが“０”にスタックしている場合の両方の現象が起こり、着目メモリからの読み出しにおいて期待値に反する結果が得られる。従って、不良を検出することができる。また、Ｐ３のみが“０”にスタックしている場合には、ステップＳ４のＲＡＭ＃Ｂ３からの読み出し動作およびステップＳ７のＲＡＭ＃Ｂ３からの読み出し動作においてセレクタ８がシグネチャアナライザ＃Ａ１１側を選択してしまうので、それぞれ期待値に反する“００００・・・”および“１１１１・・・”が読み出される。従って、不良を検出することができる。

また、Ｐ１とＰ３がともに“０”にスタックしている場合には、上述したＰ１のみが“０”にスタックしている場合の現象が起こり、ステップＳ３のＲＡＭ＃Ａ２からの読み出し動作によって、期待値に反する“１１１１・・・”が読み出される。さらに、ステップＳ７のＲＡＭ＃Ｂ３からの読み出し動作においてセレクタ８がシグネチャアナライザ＃Ａ１１側を選択してしまうので、期待値に反する“１１１１・・・”が読み出される。従って、不良を検出することができる。

また、Ｐ２とＰ３がともに“０”にスタックしている場合には、ステップＳ４のＲＡＭ＃Ｂ３からの読み出し動作およびステップＳ７のＲＡＭ＃Ｂ３からの読み出し動作においてセレクタ８がシグネチャアナライザ＃Ａ１１側を選択してしまうので、それぞれ期待値に反する“００００・・・”および“１１１１・・・”が読み出される。従って、不良を検出することができる。なお、この場合には、上述したＰ２のみが“０”にスタックしている場合の現象も起こるので、ステップＳ６でＲＡＭ＃Ａ２に“１”を書き込む際にＲＡＭ＃Ｂ３にも“１”が書き込まれてしまう。

しかし、常時、セレクタ８がシグネチャアナライザ＃Ａ１１側を選択しているため、ＲＡＭ＃Ｂ３に書き込まれた“１”がセレクタ８を通過して外部へ出力されることはない。また、Ｐ１、Ｐ２およびＰ３が“０”にスタックしている場合には、上述したＰ１とＰ２がともに“０”にスタックしている場合とＰ３のみが“０”にスタックしている場合の両方の現象が起こり、着目メモリからの読み出しにおいて期待値に反する結果が得られる。従って、不良を検出することができる。また、Ｐ１またはＰ２が“１”にスタックしている場合には、それぞれＲＡＭ＃Ａ２またはＲＡＭ＃Ｂ３に対する書き込み動作が行われないため、ＲＡＭ＃Ａ２またはＲＡＭ＃Ｂ３の値が変化しない。従って、ＲＡＭ＃Ａ２またはＲＡＭ＃Ｂ３から期待値に反する結果が得られることになり、不良を検出することができる。

なお、実施の形態１にかかるメモリ試験方法は、図４に示す構成のＩＣチップ１０１にも適用できる。このＩＣチップ１０１では、ＢＩＳＴ回路＃Ａ１０５が、ＲＡＭ＃Ａ２のクロック端子ＣＫに外部からクロック信号を供給し、オア回路＃Ａ１１０でＲＡＭ＃Ａメモリパワーイネーブル信号ＭＰＥＮ＃Ａとインヒビット信号ＢＩＳＴ＿ＩＨの論理和をとり、それをＲＡＭ＃Ａ２のインヒビット端子ＩＨに入力させる構成となっている。ＲＡＭ＃Ｂ３についても同様であり、ＢＩＳＴ回路＃Ｂ１０６において、オア回路＃Ｂ１１２でＲＡＭ＃Ｂメモリパワーイネーブル信号ＭＰＥＮ＃Ｂとインヒビット信号ＢＩＳＴ＿ＩＨの論理和をとり、それをＲＡＭ＃Ｂ３のインヒビット端子ＩＨに入力させる構成となっている。

この構成では、ＲＡＭ＃Ａ２にデータを書き込むためにＢＩＳＴ回路＃Ａ１０５内の図示省略したフリップフロップ回路でデータをシフトしている間、このＢＩＳＴ回路＃Ａ１０５内でインヒビット信号ＢＩＳＴ＿ＩＨが“１”となり、ＲＡＭ＃Ａ２の内部でクロック信号が止まる。それ以外のときには、ＢＩＳＴ回路＃Ａ１０５内のインヒビット信号ＢＩＳＴ＿ＩＨは“０”に固定される。従って、ＲＡＭ＃Ａ２は、ＲＡＭ＃Ａメモリパワーイネーブル信号ＭＰＥＮ＃Ａが“０”のときには、クロック信号に同期して動作し、ＲＡＭ＃Ａメモリパワーイネーブル信号ＭＰＥＮ＃Ａが“１”のときには、内部でクロック信号が止まり、動作しなくなる。ＲＡＭ＃Ｂ３についても同様である。つまり、図４に示すＩＣチップ１０１は、図１のＩＣチップ１と同じ動作をすることになる。よって、Ｐ１、Ｐ２およびＰ３のいずれか一つでも“０”にスタックしていれば、不良を検出することができる。

また、実施の形態１にかかるメモリ試験方法は、図５に示す構成のＩＣチップ２０１にも適用できる。このＩＣチップ２０１は、外部から供給されるクロック信号とＲＡＭ＃Ａメモリパワーイネーブル信号ＭＰＥＮ＃Ａの論理和によりＲＡＭ＃Ａ２のクロックを止める図１の構成と、インヒビット信号ＢＩＳＴ＿ＩＨとＲＡＭ＃Ｂメモリパワーイネーブル信号ＭＰＥＮ＃Ｂの論理和によりＲＡＭ＃Ｂ３のクロックを止める図４の構成が混在するものである。この構成でも、図１のＩＣチップ１と同じ動作をするので、Ｐ１、Ｐ２およびＰ３のいずれか一つでも“０”にスタックしていれば、不良を検出することができる。

また、実施の形態１にかかるメモリ試験方法は、３個以上のＲＡＭが結果出力端子を共有する場合にも適用できる。図６は、３個以上のＲＡＭを搭載したＩＣチップの構成例を示すブロック図である。図６に示すＩＣチップ３０１は、図１に示すＩＣチップ１に、ＲＡＭ＃Ｃ４とＢＩＳＴ回路＃Ｃ７が追加されたものである。このＢＩＳＴ回路＃Ｃ７には、オア回路＃Ｃ１４とシグネチャアナライザ＃Ｃ１５が設けられている。この構成の場合、テスト制御回路３０９は、メモリテストグループ選択信号ＭＴＧＳをデコードして、ＲＡＭ＃Ａメモリパワーイネーブル信号ＭＰＥＮ＃ＡおよびＲＡＭ＃Ｂメモリパワーイネーブル信号ＭＰＥＮ＃Ｂの他に、ＲＡＭ＃Ｃ４の動作および停止を制御するＲＡＭ＃Ｃメモリパワーイネーブル信号ＭＰＥＮ＃Ｃを生成する。

オア回路＃Ｃ１４は、ＲＡＭ＃Ｃメモリパワーイネーブル信号ＭＰＥＮ＃Ｃと、外部からクロック端子ＣＫ１６を介して供給されるクロック信号の論理和を、ＲＡＭ＃Ｃ４のクロック端子ＣＫに供給する。ＲＡＭ＃Ｃ４がクロック信号に同期して動作している間、ＲＡＭ＃Ｃ４には、データ入力端子ＤＩ１７を介して外部から入力されたデータに基づいてＢＩＳＴ回路＃Ｃ７で生成されたデータが書き込まれる。また、ＲＡＭ＃Ｃ４がクロック信号に同期して動作している間、ＲＡＭ＃Ｃ４からデータが読み出され、シグネチャアナライザ＃Ｃ１５に供給される。シグネチャアナライザ＃Ｃ１５は、ＲＡＭ＃Ｃ４から出力されたデータのシグネチャを解析し、その結果をシリアルデータとして３入力１出力型のセレクタ３０８に供給する。

セレクタ３０８は、テスト制御回路３０９から供給されるメモリテストグループ選択信号ＭＴＧＳに基づいて、シグネチャアナライザ＃Ａ１１から供給されるデータ、シグネチャアナライザ＃Ｂ１３から供給されるデータおよびシグネチャアナライザ＃Ｃ１５から供給されるデータのいずれか一つを選択し、データ出力端子ＤＯ１８を介して外部へ出力する。特に限定しないが、例えば、メモリテストグループ選択信号ＭＴＧＳが“００”のときに、ＲＡＭ＃Ａメモリパワーイネーブル信号ＭＰＥＮ＃Ａが“０”となり、それ以外のＲＡＭのメモリパワーイネーブル信号は“１”となる。

また、例えば、メモリテストグループ選択信号ＭＴＧＳが“０１”のときには、ＲＡＭ＃Ｂメモリパワーイネーブル信号ＭＰＥＮ＃Ｂのみが“０”となり、例えば、メモリテストグループ選択信号ＭＴＧＳが“１０”のときには、ＲＡＭ＃Ｃメモリパワーイネーブル信号ＭＰＥＮ＃Ｃのみが“０”となる。それ以外のＲＡＭのメモリパワーイネーブル信号は“１”となる。また、セレクタ３０８は、例えば、メモリテストグループ選択信号ＭＴＧＳが“００”のときにシグネチャアナライザ＃Ａ１１の出力データを選択し、“０１”のときにシグネチャアナライザ＃Ｂ１３の出力データを選択し、“１０”のときにシグネチャアナライザ＃Ｃ１５の出力データを選択する。

図６に示すＩＣチップ３０１に対するメモリ試験方法の手順について説明する。図７は、このメモリ試験方法の手順を示すフローチャートである。図７に示すように、メモリ試験を開始すると、まず、ＲＡＭ＃Ａ２を着目メモリとして１回目の試験サイクルを行う。

この１回目の試験サイクルでは、最初にＲＡＭ＃Ａ２に“０”が書き込まれ（ステップＳ１１）、続いてＲＡＭ＃Ｂ３およびＲＡＭ＃Ｃ４にそれぞれ“１”が書き込まれる（ステップＳ１２、Ｓ１３）。このとき、書き込み対象のＲＡＭのみが動作し、それ以外のＲＡＭは動作しない。ＲＡＭ＃Ａ２、ＲＡＭ＃Ｂ３およびＲＡＭ＃Ｃ４の書き込みが終了すると、最初にＲＡＭ＃Ａ２からデータが読み出され（ステップＳ１４）、続いてＲＡＭ＃Ｂ３およびＲＡＭ＃Ｃ４からデータが読み出される（ステップＳ１５、Ｓ１６）。このとき、読み出し対象のＲＡＭのみが動作し、それ以外のＲＡＭは動作しない。

次いで、ＲＡＭ＃Ｂ３を着目メモリとして２回目の試験サイクルを行う。この２回目の試験サイクルでは、最初にＲＡＭ＃Ｂ３に“０”が書き込まれ（ステップＳ１７）、続いてＲＡＭ＃Ｃ４およびＲＡＭ＃Ａ２にそれぞれ“１”が書き込まれる（ステップＳ１８、Ｓ１９）。ＲＡＭ＃Ｂ３、ＲＡＭ＃Ｃ４およびＲＡＭ＃Ａ２の書き込みが終了すると、最初にＲＡＭ＃Ｂ３からデータが読み出され（ステップＳ２０）、続いてＲＡＭ＃Ｃ４およびＲＡＭ＃Ａ２からデータが読み出される（ステップＳ２１、Ｓ２２）。

次いで、ＲＡＭ＃Ｃ４を着目メモリとして３回目の試験サイクルを行う。この３回目の試験サイクルでは、最初にＲＡＭ＃Ｃ４に“０”が書き込まれ（ステップＳ２３）、続いてＲＡＭ＃Ａ２およびＲＡＭ＃Ｂ３にそれぞれ“１”が書き込まれる（ステップＳ２４、Ｓ２５）。ＲＡＭ＃Ｃ４、ＲＡＭ＃Ａ２およびＲＡＭ＃Ｂ３の書き込みが終了すると、最初にＲＡＭ＃Ｃ４からデータが読み出され（ステップＳ２６）、続いてＲＡＭ＃Ａ２およびＲＡＭ＃Ｂ３からデータが読み出される（ステップＳ２７、Ｓ２８）。

図８は、図６に示すＩＣチップ３０１に対して図７に示す手順でメモリ試験を行ったときの試験結果の一例を説明する図である。ここでは、ＲＡＭ＃Ｃメモリパワーイネーブル信号ＭＰＥＮ＃Ｃが“０”にスタックしているとする。また、メモリ試験において、特に限定しないが、書き込み対象アドレスは０に固定である。この場合、図８に示すように、ＲＡＭ＃Ｃ４を着目メモリとした３回目の試験サイクルにおいて、ＲＡＭ＃Ａ２に“１”を書き込む際にＲＡＭ＃Ｃ４にも“１”が書き込まれてしまうので、ＲＡＭ＃Ｃ４から、期待値に反する“１１１１・・・”が読み出されることになり、不良を検出することができる。

それに対して、着目メモリを設定しないでメモリ試験を行うと、次のように不良を検出することができない。図９は、着目メモリを設定しないでメモリ試験を行う場合の手順を示すフローチャートである。図９に示すように、着目メモリを設定しない場合には、ＲＡＭ＃Ａ２、ＲＡＭ＃Ｂ３およびＲＡＭ＃Ｃ４にそれぞれ“０”、“１”および“１”を書き込み、それぞれのＲＡＭからデータを読み出す１回目の試験サイクル（ステップＳ３１〜Ｓ３６）、ＲＡＭ＃Ａ２、ＲＡＭ＃Ｂ３およびＲＡＭ＃Ｃ４にそれぞれ“１”、“０”および“１”を書き込み、それぞれのＲＡＭからデータを読み出す２回目の試験サイクル（ステップＳ３７〜Ｓ４２）、並びにＲＡＭ＃Ａ２、ＲＡＭ＃Ｂ３およびＲＡＭ＃Ｃ４にそれぞれ“１”、“１”および“０”を書き込み、それぞれのＲＡＭからデータを読み出す３回目の試験サイクル（ステップＳ４３〜Ｓ４８）のいずれのサイクルでも、ＲＡＭ＃Ａ２、ＲＡＭ＃Ｂ３、ＲＡＭ＃Ｃ４の順で書き込みおよび読み出しを行う。

図１０は、図６に示すＩＣチップ３０１に対して図９に示す手順でメモリ試験を行ったときの試験結果の一例を説明する図である。ここでは、ＲＡＭ＃Ｃメモリパワーイネーブル信号ＭＰＥＮ＃Ｃが“０”にスタックしているとする。また、メモリ試験において、特に限定しないが、書き込み対象アドレスは０に固定である。図１０に示すように、ＲＡＭ＃Ａ２やＲＡＭ＃Ｂ３に“０”や“１”が書き込まれる際にＲＡＭ＃Ｃ４の保持データが期待値と異なってしまうことがある。しかし、３回目の試験サイクルにおいて、ＲＡＭ＃Ａ２とＲＡＭ＃Ｂ３に“１”が書き込まれた後にＲＡＭ＃Ｃ４に“０”が書き込まれるので、結局、ＲＡＭ＃Ｃ４から期待値通りの“００００・・・”が読み出されることになり、不良を検出することができない。

（実施の形態２）
本発明の実施の形態２にかかるメモリ試験方法の手順について説明する。図１１は、実施の形態２にかかるメモリ試験方法の手順を示すフローチャートである。ここでは、図１に示すように２個のＲＡＭが結果出力端子を共有する場合について説明する。図１１に示すように、実施の形態２は、まず、結果出力端子を共有するすべてのＲＡＭに“１”が書き込まれた状態とした後、着目メモリのみに“０”を書き込み、順次、ＲＡＭに対して読み出しを行うものである。

メモリ試験を開始すると、まず、結果出力端子を共有するすべてのＲＡＭ、すなわちＲＡＭ＃Ａ２およびＲＡＭ＃Ｂ３に“１”を書き込む（ステップＳ５１、Ｓ５２）。次いで、ＲＡＭ＃Ａ２を着目メモリとして１回目の試験サイクルを行う。この１回目の試験サイクルでは、ＲＡＭ＃Ａ２にのみ“０”を書き込む（ステップＳ５３）。このとき、書き込み対象のＲＡＭのみが動作し、それ以外のＲＡＭは動作しない。ＲＡＭ＃Ａ２の書き込みが終了すると、ＲＡＭ＃Ａ２からデータを読み出し（ステップＳ５４）、続いてＲＡＭ＃Ｂ３からデータを読み出す（ステップＳ５５）。このとき、読み出し対象のＲＡＭのみが動作し、それ以外のＲＡＭは動作しない。

ＲＡＭ＃Ａ２およびＲＡＭ＃Ｂ３からの読み出しが終了すると、ＲＡＭ＃Ａ２に“１”を書き込む（ステップＳ５６）。次いで、ＲＡＭ＃Ｂ３を着目メモリとして２回目の試験サイクルを行う。この２回目の試験サイクルでは、ＲＡＭ＃Ｂ３にのみ“０”を書き込む（ステップＳ５７）。ＲＡＭ＃Ｂ３の書き込みが終了すると、ＲＡＭ＃Ａ２からデータを読み出し（ステップＳ５８）、続いてＲＡＭ＃Ｂ３からデータを読み出し（ステップＳ５９）、メモリ試験を終了する。

図１２は、図１に示すＩＣチップ１に対して図１１に示す手順でメモリ試験を行ったときの試験結果を説明する図である。メモリ試験において、特に限定しないが、書き込み対象アドレスは０に固定である。図１２に示すように、Ｐ１、Ｐ２およびＰ３が正常である場合には、ステップＳ５１のＲＡＭ＃Ａ２に“１”を書き込む動作によって、ＲＡＭ＃Ａ２に“１”が書き込まれる。ＲＡＭ＃Ｂ３の値は不定である。そして、ステップＳ５２のＲＡＭ＃Ｂ３に“１”を書き込む動作によって、ＲＡＭ＃Ｂ３に“１”が書き込まれる。ＲＡＭ＃Ａ２の値は、“１”のままである。次いで、ステップＳ５３のＲＡＭ＃Ａ２に“０”を書き込む動作によって、ＲＡＭ＃Ａ２に“０”が書き込まれる。ＲＡＭ＃Ｂ３の値は、“１”のままである。

従って、ステップＳ５４のＲＡＭ＃Ａ２からの読み出し動作によって、期待値通り“００００・・・”が読み出される。また、ステップＳ５５のＲＡＭ＃Ｂ３からの読み出し動作によって、期待値通り“１１１１・・・”が読み出される。次いで、ステップＳ５６のＲＡＭ＃Ａ２に“１”を書き込む動作によって、ＲＡＭ＃Ａ２に“１”が書き込まれる。ＲＡＭ＃Ｂ３の値は、“１”のままである。次いで、ステップＳ５７のＲＡＭ＃Ｂ３に“０”を書き込む動作によって、ＲＡＭ＃Ｂ３に“０”が書き込まれる。ＲＡＭ＃Ａ２の値は、“１”のままである。従って、ステップＳ５８のＲＡＭ＃Ａ２からの読み出し動作によって、期待値通り“１１１１・・・”が読み出される。また、ステップＳ５９のＲＡＭ＃Ｂ３からの読み出し動作によって、期待値通り“００００・・・”が読み出される。

それに対して、Ｐ１のみが“０”にスタックしている場合には、ステップＳ５７でＲＡＭ＃Ｂ３に“０”を書き込む際にＲＡＭ＃Ａ２にも“０”が書き込まれてしまうので、ステップＳ５８のＲＡＭ＃Ａ２からの読み出し動作によって、期待値に反する“００００・・・”が読み出されることになり、不良を検出することができる。また、Ｐ２のみが“０”にスタックしている場合には、ステップＳ５３でＲＡＭ＃Ａ２に“０”を書き込む際にＲＡＭ＃Ｂ３にも“０”が書き込まれてしまうので、ステップＳ５５のＲＡＭ＃Ｂ３からの読み出し動作によって、期待値に反する“００００・・・”が読み出されることになり、不良を検出することができる。

また、Ｐ１とＰ２がともに“０”にスタックしている場合には、上述したＰ１のみが“０”にスタックしている場合と、Ｐ２のみが“０”にスタックしている場合の両方の現象が起こり、着目メモリからの読み出しにおいて期待値に反する結果が得られる。従って、不良を検出することができる。また、Ｐ３のみが“０”にスタックしている場合には、ステップＳ５５のＲＡＭ＃Ｂ３からの読み出し動作およびステップＳ５９のＲＡＭ＃Ｂ３からの読み出し動作においてセレクタ８がシグネチャアナライザ＃Ａ１１側を選択してしまうので、それぞれ期待値に反する“００００・・・”および“１１１１・・・”が読み出される。従って、不良を検出することができる。

また、Ｐ１とＰ３がともに“０”にスタックしている場合には、上述したＰ１のみが“０”にスタックしている場合の現象が起こり、ステップＳ５８のＲＡＭ＃Ａ２からの読み出し動作によって、期待値に反する“００００・・・”が読み出される。さらに、ステップＳ５５のＲＡＭ＃Ｂ３からの読み出し動作においてセレクタ８がシグネチャアナライザ＃Ａ１１側を選択してしまうので、期待値に反する“００００・・・”が読み出される。従って、不良を検出することができる。

また、Ｐ２とＰ３がともに“０”にスタックしている場合には、ステップＳ５５のＲＡＭ＃Ｂ３からの読み出し動作およびステップＳ５９のＲＡＭ＃Ｂ３からの読み出し動作においてセレクタ８がシグネチャアナライザ＃Ａ１１側を選択してしまうので、それぞれ期待値に反する“００００・・・”および“１１１１・・・”が読み出される。従って、不良を検出することができる。なお、この場合には、上述したＰ２のみが“０”にスタックしている場合の現象も起こるので、ステップＳ５３でＲＡＭ＃Ａ２に“０”を書き込む際にＲＡＭ＃Ｂ３にも“０”が書き込まれてしまう。しかし、常時、セレクタ８がシグネチャアナライザ＃Ａ１１側を選択しているため、ＲＡＭ＃Ｂ３に書き込まれた“０”がセレクタ８を通過して外部へ出力されることはない。

また、Ｐ１、Ｐ２およびＰ３が“０”にスタックしている場合には、上述したＰ１とＰ２がともに“０”にスタックしている場合とＰ３のみが“０”にスタックしている場合の両方の現象が起こり、ステップＳ５５のＲＡＭ＃Ｂ３からの読み出し動作およびステップＳ５８のＲＡＭ＃Ａ２からの読み出し動作によって、期待値に反する“００００・・・”が読み出される。従って、不良を検出することができる。また、Ｐ１またはＰ２が“１”にスタックしている場合には、それぞれＲＡＭ＃Ａ２またはＲＡＭ＃Ｂ３に対する書き込み動作が行われないため、ＲＡＭ＃Ａ２またはＲＡＭ＃Ｂ３の値が変化しない。従って、ＲＡＭ＃Ａ２またはＲＡＭ＃Ｂ３から期待値に反する結果が得られることになり、不良を検出することができる。

以上説明したように、実施の形態１または２によれば、着目メモリを定めてメモリ試験を行うことによって、セレクタ８，３０８がＲＡＭ＃Ａ２、ＲＡＭ＃Ｂ３およびＲＡＭ＃Ｃ４を正しく選択して試験結果を出力しているか否かを検出することができる。つまり、セレクタ８，３０８の不良を検出することができるので、不良品のＬＳＩが市場に流通するのを防ぐことができる。また、設計済みの回路に対して特別な回路等を追加する必要がないので、工程の戻り（イタレーション）を防ぐことができる。なお、本発明は、上述した各実施の形態に限らず、種々変更可能である。

以上のように、本発明にかかるメモリ試験方法は、ＬＳＩに設けられた複数の半導体メモリが結果出力端子を共有している場合のメモリ試験方法に有用であり、特に、携帯電話機、パーソナルコンピュータ、デジタルカメラまたはビデオカメラなどに搭載される画像処理エンジンや映像処理エンジンを構成するＬＳＩのメモリ試験方法に適している。

本発明にかかるメモリ試験方法の適用対象であるＩＣチップの第１の構成を示すブロック図である。 実施の形態１にかかるメモリ試験方法の手順を示すフローチャートである。 実施の形態１にかかるメモリ試験方法を行ったときに得られる試験結果を説明する図である。 本発明にかかるメモリ試験方法の適用対象であるＩＣチップの第２の構成例を示すブロック図である。 本発明にかかるメモリ試験方法の適用対象であるＩＣチップの第３の構成例を示すブロック図である。 本発明にかかるメモリ試験方法の適用対象であるＩＣチップの第４の構成例を示すブロック図である。 ＲＡＭが３個ある場合の実施の形態１にかかるメモリ試験方法の手順を示すフローチャートである。 ＲＡＭが３個ある場合にメモリ試験方法を行ったときに得られる試験結果を説明する図である。 着目メモリを設定しないでメモリ試験を行う場合の手順を示すフローチャートである。 着目メモリを設定しないでメモリ試験を行ったときに得られる試験結果を説明する図である。 実施の形態２にかかるメモリ試験方法の手順を示すフローチャートである。 実施の形態２にかかるメモリ試験方法を行ったときに得られる試験結果を説明する図である。

符号の説明

１，１０１，２０１，３０１ ＩＣチップ
２，３，４ ＲＡＭ
８，３０８ セレクタ
１８ データ出力端子ＤＯ

Claims (5)

1. 複数のメモリ、該メモリから読み出された値に基づく値を出力する結果出力端子、および前記複数のメモリから読み出された値に基づく値から一つを選択して前記結果出力端子へ出力するセレクタを備えた半導体集積回路装置の前記メモリの試験を行うにあたって、
   前記複数のメモリのうち、任意のメモリを着目メモリとし、該着目メモリに所定の値を書き込む第１のステップと、
   前記複数のメモリのうち、前記着目メモリを除くメモリに、前記第１のステップで前記着目メモリに書き込んだ所定の値とは異なる値を書き込む第２のステップと、
   前記着目メモリから値を読み出し、該読み出し値に基づく値を前記セレクタを介して前記結果出力端子から出力する第３のステップと、
   前記着目メモリを除くメモリから値を読み出し、該読み出し値に基づく値を前記セレクタを介して順次前記結果出力端子から出力する第４のステップと、
   を含む試験サイクルを、すべての前記メモリが着目メモリとなるまで繰り返し行うことを特徴とするメモリ試験方法。
2. 複数のメモリ、該メモリから読み出された値に基づく値を出力する結果出力端子、および前記複数のメモリから読み出された値に基づく値から一つを選択して前記結果出力端子へ出力するセレクタを備えた半導体集積回路装置の前記メモリの試験を行うにあたって、
   すべての前記メモリに所定の値を書き込む第１のステップと、
   前記複数のメモリのうち、任意のメモリを着目メモリとし、該着目メモリに、前記第１のステップですべての前記メモリに書き込んだ所定の値とは異なる値を書き込む第２のステップと、
   すべての前記メモリから値を読み出し、該読み出し値に基づく値を前記セレクタを介して順次前記結果出力端子から出力する第３のステップと、
   を含む試験サイクルを、すべての前記メモリが着目メモリとなるまで繰り返し行うことを特徴とするメモリ試験方法。
3. 前記複数のメモリのうち、書き込み対象または読み出し対象のメモリのみを動作させ、それ以外のメモリの動作を停止させることを特徴とする請求項１または２に記載のメモリ試験方法。
4. 前記メモリに値を書き込む際の書き込み対象アドレスを１箇所にすることを特徴とする請求項１〜３のいずれか一つに記載のメモリ試験方法。
5. 前記結果出力端子から１ビット分の値を出力させることを特徴とする請求項１〜４のいずれか一つに記載のメモリ試験方法。
   
   

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