JP4794527B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は半導体基板の封止構造に係り、より詳しくは、保護部による応力が緩和した封止部を備えた半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor substrate sealing structure, and more particularly to a semiconductor device including a sealing portion in which stress caused by a protective portion is relaxed and a method for manufacturing the same.
従来、基板上に形成された配線や、基板上に搭載されたデバイス素子などを封止する手段としては、例えば上方に向かって開口するキャビティが形成された基板において、機能素子が配置されたキャビティを覆うように封止用樹脂シートを重ね合わせ、封止用樹脂シートを加熱して溶解することで、キャビティ内に効率よく充填し、機能素子を封止用樹脂によって封止する方法が提案されている(特許文献1)。 Conventionally, as a means for sealing wiring formed on a substrate, device elements mounted on the substrate, etc., for example, a cavity in which a functional element is arranged in a substrate having a cavity opened upward is formed. A method has been proposed in which the sealing resin sheet is overlaid so as to cover, and the sealing resin sheet is heated and dissolved to efficiently fill the cavity and seal the functional element with the sealing resin. (Patent Document 1).
また、近年デバイス自体の小型化や高機能化を図るため、基板の一面から他面に連通してなる貫通電極が形成された貫通配線基板を用いてデバイスを積層するようにした半導体装置が提案されている。この貫通配線基板を用いた半導体基板の構造及び該基板上に形成された配線を封止する手段としては、たとえば図9及び図10に示すように2通りが存在する。 In recent years, in order to reduce the size and increase the functionality of the device itself, a semiconductor device has been proposed in which devices are stacked using a through wiring substrate on which a through electrode is formed which communicates from one surface of the substrate to the other surface. Has been. As a structure of the semiconductor substrate using this through wiring substrate and means for sealing the wiring formed on the substrate, there are two types as shown in FIGS. 9 and 10, for example.
図9に示す半導体装置101は、導電性を有する基板102と、基板102の一面から他面に連通して形成された貫通孔102aと、該貫通孔102a内に露呈するようにして前記基板102の一面に配された電極104と、該貫通孔102a内に一面に開口する凹状の空間109を残すように、その内壁面に絶縁層103を介して金属等の導電性を有する部材を被覆した貫通電極108と、前記基板102上に絶縁層103を介して配された導電部105と、該導電部105を覆うように配された絶縁性の保護部106とにより構成され、必要に応じ保護部106に導電部105が露呈する開口部106aを形成してバンプαを設けるようにしたものである。
A
一方、図10に示す半導体装置111は、導電性を有する基板112と、基板112の一面から他面に連通して形成された貫通孔112aと、該貫通孔112a内に露呈するようにして前記基板112の一面に配された電極114と、該貫通孔112a内に一面に開口する凹状の空間を残すように、その内壁面に絶縁層113を介して金属等の導電性を有する部材を被覆した貫通電極118と、前記基板112上に絶縁層113を介して配された導電部115と、該導電部115を覆い、かつ前記貫通孔内を完全に充填するように配された絶縁性の保護部116とにより構成され、必要に応じ保護部116に導電部115が露呈する開口部116aを形成してバンプαを設けるようにしたものである。
On the other hand, the
しかしながら、上記特許文献1に記載の技術は、表面に段差を有しているボイド(隙間)が発生し易いという問題がある。また、上記特許文献1に記載の技術では、封止用樹脂を溶解するために高温で加熱する必要があり、デバイス素子が高温にさらされて電気的な支障を生じる虞があるため望ましくない。しかも、貫通孔内に空間を残すように形成された貫通電極を有する半導体装置において、導電部を覆うために上記特許文献1に記載の技術をそのまま適用することはできない。
また、一般的に絶縁性の保護部には、環境試験に対して高い信頼性を有するポリイミド系等のソルダーレジストを使用することが多い。しかしながら、ポリイミド系のソルダーレジストは硬化温度が摂氏200℃以上ときわめて高く、貫通孔内に大きなボイドなどが発生すると保護部の貫通孔部分が破裂するなど、高い信頼性を実現することが困難である。そのため、高温熱処理を必要とする構造は、図9に示すような構造が最適である。しかしながら、耐熱性の低い、例えばプロセス温度180℃以下での温度耐性しかない機能素子を加工する際には高い温度での保護部の硬化は困難である。そこで低温硬度が可能なエポキシ系、アクリル系などのレジストを塗布すると、レジストの湿度に対する信頼性がポリイミド系のソルダーレジストよりも劣る傾向にある。また、孔径100μm以下の貫通孔に適用させる場合、保護部が極めて薄くなることから、高温高湿試験などでは容易に水分が金属配線まで達し、導電部に酸化が生じてしまうなど高い信頼性を実現することは困難であった。
However, the technique described in Patent Document 1 has a problem that a void (gap) having a step on the surface is likely to occur. The technique described in Patent Document 1 is not desirable because it requires heating at a high temperature in order to dissolve the sealing resin, and the device element may be exposed to a high temperature to cause electrical problems. Moreover, in a semiconductor device having a through electrode formed so as to leave a space in the through hole, the technique described in Patent Document 1 cannot be applied as it is to cover the conductive portion.
In general, a solder resist such as a polyimide resin having high reliability with respect to environmental tests is often used for the insulating protective portion. However, the polyimide solder resist has a very high curing temperature of 200 ° C. or higher, and if a large void or the like is generated in the through-hole, the through-hole portion of the protective part is ruptured, and it is difficult to achieve high reliability. is there. Therefore, the structure as shown in FIG. 9 is optimal for the structure that requires high-temperature heat treatment. However, it is difficult to cure the protective part at a high temperature when processing a functional element having a low heat resistance, for example, having a temperature resistance at a process temperature of 180 ° C. or lower. Therefore, when an epoxy or acrylic resist capable of low temperature hardness is applied, the reliability of the resist with respect to humidity tends to be inferior to that of a polyimide solder resist. In addition, when applied to through-holes with a hole diameter of 100 μm or less, the protective part becomes extremely thin, so in high-temperature and high-humidity tests and the like, moisture easily reaches the metal wiring, and high reliability such as oxidation occurs in the conductive part. It was difficult to realize.
一方で、図10に示すような樹脂を貫通孔内に完全に充填する形状であると、急激もしくは大きな温度変化が生じると保護部の膨張によって貫通孔に内部応力が生じやすい。この内部応力によって例えば貫通孔内に充填された保護部にボイド若しくはクラックが発生する虞があった。また、電極と導電部との間で剥離が生じるなどの現象が確認されており、配線の断線、抵抗値の上昇などの諸問題が生じる虞があった。それゆえ、導電部における高い信頼性を実現することが困難であった。
更に、図10の構造で保護部として貫通孔内の応力を抑えるためにシリコーン樹脂などのヤング率の小さなレジストを用いると、レジストの硬度が小さい故に、温度変化による貫通孔内の応力は緩和されるが、貫通孔外では十分に導電部及び絶縁層との密着性が得られず、外部衝撃や温度変化によって保護部の剥離や、表面に傷が生じる等の虞があり、高い信頼性を実現することが困難であった。
Furthermore, if a resist with a small Young's modulus such as silicone resin is used as a protective part in the structure of FIG. 10 to reduce the stress in the through hole, the stress in the through hole due to temperature change is relieved because the resist has low hardness. However, there is a risk that the adhesion between the conductive part and the insulating layer cannot be sufficiently obtained outside the through hole, and the protective part may be peeled off or the surface may be damaged due to external impact or temperature change. It was difficult to realize.
本発明は、上記事情に鑑みてなされたものであって、半導体基板の他面に向けて開口部を有する貫通孔を備え、この貫通孔内に配した保護部の膨張等に起因する応力によって引き起こされる電極と導電部との剥離等を抑制し、両者間の接続信頼性の向上した半導体装置を提供することを第一の目的とする。 The present invention has been made in view of the above circumstances, and includes a through-hole having an opening toward the other surface of the semiconductor substrate, and is caused by stress caused by expansion of a protective portion disposed in the through-hole. It is a first object of the present invention to provide a semiconductor device that suppresses the peeling between the electrode and the conductive portion that is caused and has improved connection reliability between the two.
本発明は、半導体基板の他面に向けて開口部を有する貫通孔を備えた半導体装置の製造において、この貫通孔内に配した保護部の膨張等に起因する応力を低減することで、電極と導電部との剥離等を抑制し、両者間の接続信頼性の向上が図れる半導体装置の製造方法を提供することを第二の目的とする。 In the manufacture of a semiconductor device having a through-hole having an opening toward the other surface of the semiconductor substrate, the present invention reduces the stress caused by the expansion of the protective portion disposed in the through-hole. A second object is to provide a method of manufacturing a semiconductor device that can suppress the separation between the conductive part and the conductive part and improve the connection reliability between the two.
本発明の請求項1に係る半導体装置は、機能素子を一面に配した半導体基板、前記半導体基板の一面にあって、前記機能素子と電気的に接続して配された電極、前記半導体基板の他面から、前記電極に向かって設けられた貫通孔、前記機能素子の配された領域を除く前記半導体基板の一面、及び他面と、前記貫通孔内の側面を覆うように配された絶縁層、並びに前記半導体基板の他面側に前記絶縁層を介して配され、かつ前記貫通孔内を覆うように配された導電部、から少なくともなる半導体装置であって、前記貫通孔内に前記導電部に沿って配された第一保護部と、前記半導体基板の他面側にあって、前記絶縁層、前記導電部、及び前記第一保護部を覆うように配された第二保護部とを少なくとも備え、前記第一保護部と前記第二保護部とで囲まれてなる間隙を、前記貫通孔内のうち、前記電極の近傍に少なくとも有することを特徴とする。 According to a first aspect of the present invention, there is provided a semiconductor device having a functional element disposed on one surface, an electrode disposed on one surface of the semiconductor substrate and electrically connected to the functional element, the semiconductor substrate comprising: Insulation disposed so as to cover a through hole provided toward the electrode from the other surface, one surface of the semiconductor substrate excluding the region where the functional element is disposed, and the other surface, and a side surface in the through hole. A semiconductor device comprising at least a conductive portion disposed on the other surface side of the semiconductor substrate via the insulating layer and covering the inside of the through hole, wherein the semiconductor device is disposed in the through hole. A first protective part disposed along the conductive part; and a second protective part disposed on the other surface side of the semiconductor substrate so as to cover the insulating layer, the conductive part, and the first protective part. Comprising at least the first protection part and the second protection part The enclosed comprising gap, among the through-holes, characterized in that it has at least in the vicinity of the electrode.
本発明の請求項2に係る半導体装置は、請求項1において、前記間隙が、前記貫通孔内全域に配されていることを特徴とする。 A semiconductor device according to a second aspect of the present invention is the semiconductor device according to the first aspect, characterized in that the gap is arranged in the entire area of the through hole.
本発明の請求項3に係る半導体装置は、請求項2において、前記第一保護部は電着塗料、前記第二保護部はソルダーレジストから構成されていることを特徴とする。 A semiconductor device according to a third aspect of the present invention is characterized in that, in the second aspect, the first protective part is made of an electrodeposition paint, and the second protective part is made of a solder resist.
本発明の請求項4に係る半導体装置は、請求項3において、前記第一保護部の厚さが1μm以上20μm以下であることを特徴とする。 A semiconductor device according to a fourth aspect of the present invention is the semiconductor device according to the third aspect, wherein the thickness of the first protection portion is not less than 1 μm and not more than 20 μm.
本発明の請求項5に係る半導体装置の製造方法は、機能素子を一面に配した半導体基板、前記半導体基板の一面にあって、前記機能素子と電気的に接続して配された電極、前記半導体基板の他面から、前記電極に向かって設けられた貫通孔、前記機能素子の配された領域を除く前記半導体基板の一面、及び他面と、前記貫通孔内の側面を覆うように配された絶縁層、並びに前記半導体基板の他面側に前記絶縁層を介して配され、かつ前記貫通孔内を覆うように配された導電部、から少なくともなり、前記貫通孔内に前記導電部に沿って配された第一保護部と、前記半導体基板の他面側にあって、前記絶縁層、前記導電部、及び前記第一保護部を覆うように配された第二保護部とを少なくとも備え、前記第一保護部と前記第二保護部とで囲まれてなる間隙を、前記貫通孔内に有する半導体装置の製造方法であって、前記第一保護部と、前記第二保護部とを個別に作製し、前記第一保護部と前記第二保護部とで囲まれた間隙を形成することを特徴とする。 According to a fifth aspect of the present invention, there is provided a semiconductor device manufacturing method comprising: a semiconductor substrate having functional elements disposed on one surface; an electrode disposed on one surface of the semiconductor substrate and electrically connected to the functional elements; A through hole provided toward the electrode from the other surface of the semiconductor substrate, one surface and the other surface of the semiconductor substrate excluding the region where the functional element is disposed, and a side surface in the through hole are arranged to cover the surface. And a conductive portion disposed on the other surface side of the semiconductor substrate via the insulating layer and disposed so as to cover the inside of the through hole, and the conductive portion is disposed in the through hole. And a second protective part disposed on the other surface side of the semiconductor substrate and covering the insulating layer, the conductive part, and the first protective part. Comprising at least the first protection part and the second protection part A method of manufacturing a semiconductor device having a gap in the through-hole, wherein the first protection portion and the second protection portion are individually manufactured, and the first protection portion and the second protection portion It is characterized by forming a gap surrounded by.
本発明の半導体装置は、半導体基板の一面に機能素子及びこの機能素子と電気的に接続された電極を備える。また、半導体基板の他面からこの電極に向けて貫通孔が形成されている。この貫通孔内の側面、及び半導体基板は絶縁層で覆われており、この絶縁層を介して半導体基板の少なくとも他面、貫通孔内側面、及び貫通孔内に露呈している電極の一面に、導電部が連続して配されている。更に貫通孔内は、第一保護部がその内壁面に導電部を介して配されている。また、半導体基板の他面側には、導電部、絶縁層、第一保護部を覆うように第二保護部が配されている。貫通孔内のうち、少なくとも電極近傍には、この第一保護部と第二保護部とで囲まれて成る間隙が配されている。
この構成により、外部からの熱や、電気が流れることで生じた熱、又は湿度等が加わった際に生じる第一保護部の膨張は、電極近傍に設けた間隙の方向に誘導される。そのため、第一保護部の膨張に起因した応力は間隙方向に積極的に作用し、その反対方向である導電部と電極とが接する方向へ作用する応力は低減される。よって、導電部、及び導電部を介して電極に加わる応力は抑制され、ひいては導電部と電極との界面に作用する応力も低減される。したがって、電極と導電部との剥離の発生を防止できるので、両者間の接続信頼性の向上を図った半導体装置を提供することが可能となる。
A semiconductor device of the present invention includes a functional element and an electrode electrically connected to the functional element on one surface of a semiconductor substrate. A through hole is formed from the other surface of the semiconductor substrate toward the electrode. The side surface in the through hole and the semiconductor substrate are covered with an insulating layer, and at least the other surface of the semiconductor substrate, the inner side surface of the through hole, and one surface of the electrode exposed in the through hole through the insulating layer. The conductive parts are continuously arranged. Further, in the through hole, the first protective part is arranged on the inner wall surface via the conductive part. In addition, a second protective part is disposed on the other surface side of the semiconductor substrate so as to cover the conductive part, the insulating layer, and the first protective part. In the through hole, a gap surrounded by the first protective part and the second protective part is disposed at least in the vicinity of the electrode.
With this configuration, the expansion of the first protection portion that occurs when heat from the outside, heat generated by the flow of electricity, humidity, or the like is applied is induced in the direction of the gap provided in the vicinity of the electrode. For this reason, the stress caused by the expansion of the first protective portion positively acts in the gap direction, and the stress acting in the opposite direction in which the conductive portion and the electrode are in contact with each other is reduced. Therefore, the stress applied to the electrode via the conductive part and the conductive part is suppressed, and the stress acting on the interface between the conductive part and the electrode is also reduced. Therefore, the occurrence of peeling between the electrode and the conductive portion can be prevented, so that it is possible to provide a semiconductor device with improved connection reliability between them.
本発明の半導体装置の製造方法は、貫通孔内に導電部を介して、第一保護部を形成した後、第二保護部を形成する。
この構成により、第一保護部と第二保護部とを個別に作製するので、第一保護部と第二保護部とで囲まれて成る間隙を、貫通孔内のうち、少なくとも電極近傍に作製することができる。すなわち、第一保護部と第二保護部とを個別に作製することで、貫通孔内に形成する間隙の大きさや形状を、適用する半導体デバイスに応じて、高い設計自由度で形成することができる。第一保護部の膨張に起因した応力をより積極的に低減する場合には、貫通孔内全域に間隙を形成することができ、また、同時に貫通孔内に密着性が必要な場合には、電極近傍に間隙を配し、残りの貫通孔内をソルダーレジスト等で充填することができる。更に、第一保護部と第二保護部とを個別に作製することで、両者を異なった材料より構成することができる。この場合、第一保護部に、熱や湿度等に対して安定な材料を用いることで、第一保護部の膨張に起因した応力の発生をより低減した半導体装置を得ることができる。したがって、第一保護部の膨張により生じる応力が、導電部、及び導電部を介して電極に加わるのを抑制できる。そのため、導電部と電極との界面に生じる応力も低減され、導電部と電極との剥離の発生を防止できる構成とした半導体装置の製造方法がもたらされる。
In the method for manufacturing a semiconductor device of the present invention, the first protective part is formed in the through hole via the conductive part, and then the second protective part is formed.
With this configuration, since the first protective part and the second protective part are individually manufactured, a gap surrounded by the first protective part and the second protective part is prepared at least in the vicinity of the electrode in the through hole. can do. In other words, by separately producing the first protective part and the second protective part, the size and shape of the gap formed in the through hole can be formed with a high degree of design freedom according to the semiconductor device to be applied. it can. When the stress due to the expansion of the first protective part is more actively reduced, a gap can be formed in the entire area of the through hole, and at the same time, when adhesion is required in the through hole, A gap is provided in the vicinity of the electrode, and the remaining through hole can be filled with a solder resist or the like. Furthermore, both the first protective part and the second protective part can be made of different materials by separately producing them. In this case, by using a material that is stable with respect to heat, humidity, or the like for the first protection part, a semiconductor device in which the generation of stress due to the expansion of the first protection part is further reduced can be obtained. Therefore, it can suppress that the stress which arises by expansion | swelling of a 1st protection part is added to an electrode via a conductive part and a conductive part. Therefore, the stress generated at the interface between the conductive portion and the electrode is also reduced, and a method for manufacturing a semiconductor device that can prevent the occurrence of separation between the conductive portion and the electrode is provided.
以下、本発明の第一実施形態に関して、図面を参照して詳細に説明する。
図1(a)は、本発明の半導体装置の第一実施形態を模式的に示す断面図である。
本発明の第一実施形態に係る半導体装置10Aは、半導体基板12の一面に機能素子11を配し、この機能素子11の少なくとも一部が露呈するように、絶縁層13が半導体基板12を覆うように配されている。また、この機能素子11と電気的に接続されるように電極14が半導体基板12の一面に配され、この電極14に向かって半導体基板12の他面から貫通孔12aが形成されている。更に、この貫通孔12a内壁と電極14、及び半導体基板12の他面の少なくとも一部を覆うように、連続的に導電部15が配されている。貫通孔12a内部には間隙16aを備えるように導電部15を介して第一保護部16が配され、半導体基板2の他面側には、絶縁層13又は導電部15を介して第二保護部17が配されている。また、間隙16aは、貫通孔12a内で第一保護部16と第二保護部17とで覆われ、閉じた空間となっている。
以下、それぞれについて説明する。
Hereinafter, a first embodiment of the present invention will be described in detail with reference to the drawings.
FIG. 1A is a cross-sectional view schematically showing a first embodiment of a semiconductor device of the present invention.
In the
Each will be described below.
機能素子11は、たとえばICチップや光学素子、またはマイクロリレー、マイクロスイッチ、圧力センサ、DNAチップ、MEMSデバイス、マイクロ燃料電池といったものが挙げられる。また、後述の第一保護部16に低温硬化が可能なものを用いる場合は、耐熱性の低い、例えばプロセス温度180℃以下である機能素子11を用いることが可能である。
Examples of the
半導体基板12は、たとえば厚みが数百μm程度をしたシリコーンやガリウム砒素、ガラス、セラミック、ゲルマニウム等が用いられる。
この半導体基板12には、一面から他面へ連通するように形成された中空部からなる貫通孔12aが形成されている。また、半導体基板12には、一面及び他面に加えて前記貫通孔内12aの内壁面に絶縁層13が形成されている。貫通孔12aはたとえば20〜100μmφの口径で、50〜250μmの深さを有する微細孔であり、その内部に空間を残すように絶縁層13を介して内壁面に導電材料を被覆することにより、配線として用いられる貫通電極18が形成されている。なお、図示例では、半導体基板12上に2つだけ貫通孔12aが形成されているが、半導体基板12上に形成される貫通孔12aの数は特に限定されるものではない。
For example, silicone, gallium arsenide, glass, ceramic, germanium, or the like having a thickness of about several hundred μm is used for the
The
絶縁層13は、たとえばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等の液状樹脂等からなる。またその厚さは、所要の絶縁性を具備可能な厚さに設定でき例えば0.1〜3μmである。
The insulating
電極14は、機能素子11及び導電部15と電気的に接続され、Al、Al−Cu、Al−Si−Cu等が用いられる。これらは、I/Oパッドとして用いられる。また、貫通孔2aに露呈し、導電部と電気的に接続することで貫通電極を形成している。
The
配線部19は、機能素子11と電極14とを電気的に接続するもので、導電性に優れる材料が好ましい。このような材料としては、例えば、AlやCu、Al−Cu、Al−Si−Cu等が挙げられる。
The
導電部15は、半導体基板12の他面の少なくとも一部と、貫通孔12aの内壁に、絶縁層13を介して連続的に配された配線層であり、電極14と電気的に接続されている。この導電部15の材料としては、たとえばCuやAl、Ni、Auといった導電性に優れた金属材料を用いることができ、その厚さは、たとえば0.5〜20μmである。
また、導電部15は、二種類以上の金属材料からなる多層構造、あるいは材料の異なる膜を積層した構造であってもよい。この場合、外側の層には、電極14をなす材質との密着性に優れるチタン等の材料や、導電部15と、電極14又は半導体基板12との間で元素移動(拡散)が生じるのを防止できる金属材料(バリアメタル)を配し、内側の層には、導電性の高い銅などの金属を配した構成とすることが好ましい。
The
The
さらに、導電部15と貫通孔12a(もしくは絶縁層13)との間、又は導電部15と第一保護部16との間に、たとえば応力緩和作用のある材料や元素移動を防止するバリアメタル、又は密着性に優れた材料等を配した多層構造の中間層を設けた構造としてもよい。たとえば、導電部15がCuからなる場合、バリアメタルとしてTaN、Ta、W、WN、TiN、TiSiN等が挙げられ、それぞれ密着性に優れている。また、それら以外にも、Cr、TiW等が、密着性が高いバリアメタルとして挙げられる。
Furthermore, between the
第一保護部16は、貫通孔12a内に配される絶縁性の封止部であり、電着塗料により形成される。かかる電着塗料は、樹脂、顔料、及び硬化剤等から合成するものであって、用いる樹脂としては、例えばエポキシ樹脂、ポリイミド樹脂、アクリル系樹脂等が挙げられる。また、顔料としては例えば、硫酸バリウム、タルク、炭酸カルシウム、炭酸バリウム、シリカ、チタン、アルミナ、マイカ、等が挙げられる。これらを単独、あるいは2種類以上を組み合わせて使用することができる。硬化剤としては特に限定されるものではないが、例えば、コハク酸、アジピン酸、サリチル酸、セバチン酸等の有機酸が挙げられる。電着塗料により作製することで、導電部15に沿って正確な厚さでこの第一保護部16を形成することができる。
第一保護部16の厚さは、製造プロセス温度による膨張によって間隙16aが塞がらないように20μm以下とするのが好ましい。
第一保護部16を薄くすることで、高温や温度変化、湿度変化などによって生じる貫通孔12a内の内部応力の発生を最小限に抑えることができる。
The
The thickness of the first
By making the first
間隙16aは、貫通孔12a内において、第一保護部16と第二保護部17とに囲まれてなる閉じた空間であり、高温や湿度変化等によって生じる第一保護部16の膨張に起因した応力を緩和する働きを持つ。この間隙16aを少なくとも電極近傍に有することで、第一保護部16の膨張等に起因した応力がこの間隙16a方向に積極的に作用し、電極14と導電部15とが接する方向に加わる応力を緩和することができる。よって、導電部15、電極14、及び導電部15と電極14の界面、に加わる応力が抑制でき、導電部15と電極14の剥離を抑制することができる。
また、この間隙16aを有する半導体装置は、製造プロセスにおいて180℃以上の高温に長時間さらされることがないため、従来で生じた、このような間隙16aによる第一保護部16あるいは第二保護部17の破裂は生じない。
The
Further, since the semiconductor device having the
第二保護部17は、半導体基板12の他面側に配される絶縁性の封止部であり、はんだバンプ作製等にプロセス耐性のあるソルダーレジストによって形成される。また導電部15の保護や間隙16a及び貫通電極18へ水分等が侵入しないように、導電部15や絶縁層13と密着性の高いものを用いるのが好ましい。水分が樹脂を通過し、導電部15の酸化や腐食を防ぐためである。このような材料としては、例えばエポキシ樹脂やポリイミド樹脂等が挙げられる。この第二保護部17の厚さは、十分な密着性や密閉性を有するように20〜50μmとするのが好ましい。
The second
本実施形態の半導体装置10Aは、第一保護部16を電着塗料から構成され、第二保護部17はソルダーレジストから構成されている。そのため、第一保護部16と第二保護部17を異なる樹脂で作製することができる。この場合、第一保護部16を形成する樹脂が、第二保護部17を形成する樹脂よりも熱や湿度等による影響が小さい樹脂で形成することが好ましい。第一保護部16に起因した内部応力を、より抑制することができる。
In the
本実施形態の半導体装置には、必要に応じて、第二保護部17に導電部15が露呈するように開口部17aを形成し、導電部15と電気的に接続されるはんだバンプαを設けるようにしてもよい。これにより、外部基板との接続が可能となる。はんだバンプαに関しては、用いるはんだ合金は、例えば鉛フリーのはんだ合金を用いる場合は、SnAg3.0Cu0.5あるいはSnAg3.5Cu0.7を用いるのが好ましく、より好ましくはSnAg3.0Cu0.5である。また、はんだバンプαの大きさや形成する間隔に関しては、適宜調節して作製することができ、例えばその大きさは30〜500μm、間隔に関しては、100〜400μmが好ましい。
In the semiconductor device of the present embodiment, if necessary, an
次に、本発明の第一実施形態に係る半導体装置の製造方法について、図面を参照して説明する。
図3〜図6は、その製造工程の一例を順次示す模式的な工程図である。
まず、図3(a)に示すように、機能素子11を一面に備えた半導体基板12の所定の位置に、一面から他面へ連通し、20〜100μmの口径を有する貫通孔12aが形成され、かつ半導体基板12の一面及び他面に加え、前記貫通孔12aの内壁面に絶縁層13が形成されている半導体基板12を用意する。貫通孔12aに関しては、公知の方法を用いて形成されるが、例えばシリコーンの深堀エッチング装置(DeepRIE)等を用いて形成することができる。
絶縁層13の形成方法としては、半導体基板12の表層部を絶縁化処理することにより形成され、その厚さは、例えば0.1〜3μm程度である。また、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等の液状樹脂を塗布することにより形成するようにしてもよい。この場合、絶縁層13は、例えばスピンコート法、キャスティング法、ディスペンス法等により塗布することで形成できる。絶縁層13に使われる材料が感光性をもつ場合は、フォトリソグラフィ技術を利用してパターニングすることにより形成することもできる。
Next, a method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described with reference to the drawings.
3 to 6 are schematic process diagrams sequentially showing an example of the manufacturing process.
First, as shown in FIG. 3A, a through-
The insulating
次に、図3(a)に示すように、貫通孔12a内に露呈し、かつ機能素子11と電気的に接続した電極14を半導体基板12の一面に配すると共に、電極14と機能素子11とを接続する配線部19を設け、図3(b)に示すように、半導体基板12の他面側に絶縁層13を介して配線としての導電部15、及び前記貫通孔12aの内壁面に絶縁層13を介しその内部に空間を残すように、配線としての貫通電極18を連続して形成する。この導電部15の形成方法としては、例えば、スパッタや蒸着などにより形成することができる。また、前記方法によって形成された導電部15にめっきを施せば、より厚さを持った導電部15を形成することができ、仮に、金属表層に酸化が生じたとしても抵抗値の上昇を抑えられるなどの効果が期待される。
このように空間を残すようにした貫通電極18を導電部15と共に形成することができ、貫通孔12a内を導電部で完全に充填する場合に比べて配線形成時間を短縮することができる。
Next, as shown in FIG. 3A, the
The through
次いで、第一保護部16を電着塗料により塗布することで形成する。
まず、図4(a)に示すように、半導体基板12の他面側に第一レジスト51を回転塗布法、印刷法、またはラミネート法等により形成する。第一レジストに関しては、感光性のものを用いるのが好ましく、その材料としては例えば、ポリイミド系、エポキシ系、シリコーン系樹脂等が挙げられる。
Next, the first
First, as shown in FIG. 4A, a first resist 51 is formed on the other surface side of the
次に、図4(b)に示すように、貫通孔12aが開口するよう、フォトリソグラフィにより第一レジストに第一開口部51aを形成する。
Next, as shown in FIG. 4B, a
次に、図5(a)に示すように、真空チャンバ80内のステージ(図示せず)に、純水等の入ったバス81に浸漬させた半導体基板12を設置すると共に真空引きを行って、100Pa〜5000Pa程度まで減圧し、図5(b)に示すように、貫通孔12a内の気泡等を取り除き、水等を完全に充填しておく。この工程により、貫通孔12a内に残留した気泡等により、電着塗料の付着の阻害を抑制することができる。
Next, as shown in FIG. 5A, a
次に、図6(a)に示すように、電着塗料の入ったバス82に浸漬させて、間隙16aが貫通孔12a内に残るように、導電部15を介して第一保護部16を電着塗装により形成する。
電着塗料を用いることで、例えば孔径100μm以下の微細孔内部においても、導電部15に沿って精確な樹脂厚で第一保護部16を形成することが可能となる。第一保護部16の厚さは、20μm以下が好ましい。
Next, as shown in FIG. 6A, the first
By using the electrodeposition paint, for example, the first
その後、図6(c)に示すように、第一レジスト51をフォトリソグラフィ等により除去する。 Thereafter, as shown in FIG. 6C, the first resist 51 is removed by photolithography or the like.
次に、導電部15のパターニングを行う。
まず、図7(a)に示すように、導電部15を介して感光性の第二レジスト52を形成する。第二レジスト52が間隙16a内に充填されることを抑制するため、第二レジスト52には液状又はフィルム状のものを用い、それぞれスピンコート又は、大気圧下でラミネートすることが好ましい。このような第二レジスト52の材料としては、例えば、エポキシ系、アクリル系樹脂等が挙げられる。
Next, the
First, as shown in FIG. 7A, a photosensitive second resist 52 is formed via the
次に、図7(b)に示すように、第二レジスト52に第二開口部52aをフォトリソグラフィにより形成する。
Next, as shown in FIG. 7B, a
次に、図7(c)に示すように、第二開口部52aに露呈した導電部15をエッチングする。このエッチング方法に関しては、導電部15を構成する物質の性質に応じて適宜選択して行えばよい。
Next, as shown in FIG. 7C, the
次に、図7(d)に示すように、例えばフォトリソグラフィにより第二レジスト52を除去する。
但し、例えば導電部15の配線となる部分のみをフォトリソグラフィーを用いパターニングし、めっきによって予め成長させておく場合、必ずしもエッチングをするときに第二レジスト52を形成する必要はない。
Next, as shown in FIG. 7D, the second resist 52 is removed by, for example, photolithography.
However, for example, in the case where only the portion to be the wiring of the
次いで、第二保護部17を形成する。
まず、図8(a)に示すように、感光性を有するソルダーレジストとしての第二保護部17を、例えば回転塗布法、印刷法またはラミネート法等により半導体基板12の他面側に、導電部15又は絶縁層13を介して形成する。
Next, the
First, as shown in FIG. 8A, the second
次に、図8(b)に示すように、導電部15の少なくとも一部が露呈するように、第二絶縁層17に第二開口部17aをフォトリソグラフィによって作製する。
以上で、第一実施形態の半導体装置10Aを作製することができる。
Next, as shown in FIG. 8B, a
With the above, the
これにより、第一保護部16と第二保護部17とを個別に作製するので、貫通孔12a内の電極14側に間隙16aを残して作製することが可能となる。そのため、電極14近傍における、第一保護部16に起因した応力の発生を抑制することができ、電極14と導電部15との剥離を抑え、接続信頼性の向上した半導体装置10Aを得ることができる。また、この間隙16aを覆う第二保護部17はソルダーレジストにより形成されているため、間隙16aへの水分等の浸入を抑制することができる。そのため、水分等が貫通孔12a内に浸入しがたく、導電部15の酸化や腐食を抑制することができる。また、この第二保護部17は、液状のレジストを使用してスピンコートにより塗布、又は大気圧下でフィルム状のレジストをラミネートすることで、貫通孔12a内に第二保護部17を形成する樹脂が完全に充填されることを抑制することができる。また、第一保護部16と第二保護部17とを異なる樹脂で作製することができるので、第一保護部16を形成する樹脂を、熱や湿度に対して膨張の起こりにくい材料を用いることで、第一保護部16に起因する内部応力の発生を、より抑制することが可能となる。
Thereby, since the
また、第二保護部17に形成された開口部17aに、導電部15と電気的に接続されるはんだバンプαを形成しても良い。はんだバンプαの作製方法に関しては、公知の方法を用いて行うことができる。
In addition, solder bumps α that are electrically connected to the
本発明の第一実施形態の応用例として、図1(b)に示すように、第一保護部16を貫通孔12a内部だけではなく、半導体基板12の他面側にまで連続して配してもよい。
半導体基板12の他面側に配する導電部15は第一保護部16と接することになるので、第一保護部16の熱や湿度による膨張が、導電部15に及ぼす影響を小さくすることができるため、半導体装置の接続信頼性の向上を図ることができる。
As an application example of the first embodiment of the present invention, as shown in FIG. 1B, the first
Since the
このように、第一保護部16が貫通孔12a内部から半導体基板12の他面側にまで連続して配している半導体装置10Bにおいて、その製造方法は以下の通りである。まず、第一実施形態と同様に、機能素子を一面に配した半導体基板に貫通孔を形成し、絶縁層、及び電極を設ける。次いで、配線部、及び導電部を第一実施形態と同様に作製した後、第一レジストを同様に形成する。次に、第一保護部が、貫通孔内の導電部、及び半導体基板の他面上に配する導電部に積層されるように、第一レジストに開口部を設ける。次いで、第一実施形態と同様に、第一保護部を電着塗装により導電部を介して形成する。その後、第一実施形態と同様に、導電部のパターニングを行い、第二保護部の形成、パターニングを行う。ここで、第二保護部の開口部に露呈した第一保護部をドライプロセスによりエッチングすることで、本応用例の半導体装置が得られる。
As described above, in the
また、図2(a)は、本発明の第二実施形態に係る半導体装置20Aの模式図である。
本発明の第三実施形態に係る半導体装置20Aは、半導体基板22の一面に機能素子21を配し、この機能素子21の少なくとも一部が露呈するように、絶縁層23が半導体基板22を覆うように配されている。また、この機能素子21と電気的に接続されるように電極24が半導体基板22の一面に配され、この電極24に向かって半導体基板22の他面から貫通孔22aが形成されている。更に、この貫通孔22a内壁と電極24、及び半導体基板22の他面の少なくとも一部を覆うように、連続的に導電部25が配されている。貫通孔22a内部には間隙26aを備えるように導電部25を介して第一保護部26が配され、半導体基板22の他面側には、絶縁層23及び導電部25を介して第二保護部27が配されている。また、間隙26aは、第一保護部26と第二保護部27とで覆われ、閉じた空間となっている。本発明の第二実施形態に係る半導体装置20Aにおいては、間隙26aが電極24近くに配されるように、第二保護部27が貫通孔22a内にまで充填して配されている。
FIG. 2A is a schematic diagram of a
In the
この構成により、間隙26aは電極24近傍に配されているので、貫通孔内22aの第一保護部26に起因する応力を低減することができるため、電極24と導電部25との剥離を抑制することができる。また、第二保護部27に加わる応力も抑制できるため、この第二保護部27の剥離等を減少させることができる。そのため、第二保護部27と導電部25や絶縁層23との密着性を保つことができる。よって、接続信頼性の向上した半導体装置20Aを得ることができる。また、第二保護部27は間隙26aを残して貫通孔22a内部にまで充填されていることから、密着性、密閉性に優れており、水分等の浸入による導電部25の酸化や腐食をより抑制することが可能となる。そのため、高湿試験等において、より接続信頼性の向上した半導体装置20Aを得ることができる。
With this configuration, since the
また、間隙26aは、貫通孔22a内の電極24近傍に少なくとも配していれば、貫通孔22a内における間隙26aの形状は特に限定されるものではなく、例えば、貫通孔22a内壁の第一保護部26に沿って配してあっても良い。
Further, the shape of the
また、本実施形態の半導体装置にも、必要に応じて、第二保護部27に導電部25が露呈するように開口部27aを形成し、導電部25と電気的に接続されるはんだバンプαを設けるようにしてもよい。これにより、外部基板との接続が可能となる。はんだバンプαに関しては、第一実施形態と同様である。
Also, in the semiconductor device of this embodiment, if necessary, an opening 27a is formed so that the
このように第二保護部27が貫通孔22a内に充填される構造を有する半導体装置20Aの製造方法は、第二保護部27の形成方法を真空ラミネーターにより作製し、残りの工程は第一実施形態と同様に作製することができる。
これにより、貫通孔22a内の電極24近傍に間隙26aを配して、第二保護層27を充填することができる。
As described above, in the method of manufacturing the
Accordingly, the second
本第二実施形態の半導体装置20Aの製造方法においても、第一保護部26と第二保護部27とを個別に作製するので、貫通孔22a内の電極24近傍に間隙26aを配することが可能となる。そのため、電極24近傍における、第一保護部26に起因した応力の発生を抑制することができ、ひいては電極24と導電部25との剥離を抑え、接続信頼性の向上した半導体装置20Aを得ることができる。また、この間隙26aを覆う第二保護部27はソルダーレジストにより形成されているため、間隙26aへの水分等の浸入を抑制することができる。また、第二保護部27が貫通孔22aの途中まで充填されているため、水分等が貫通孔22a内に浸入しがたく、導電部25の酸化や腐食をより抑制することができる。更に、第一保護部26と第二保護部27とを異なる樹脂で作製することができるので、第一保護部26を形成する樹脂を、熱や湿度に対して膨張の起こりにくい材料を用いることで、第一保護部26に起因する内部応力の発生を、より抑制することが可能となる。
Also in the manufacturing method of the
図2(b)は本発明の第二実施形態に係る半導体装置の応用例である。本応用例における半導体装置20Bにおいては、貫通孔22a内に充填された第一保護部26が、半導体基板22の他面側にまで、導電部25を介して配している。
この構成により、半導体基板22の他面側に配する導電部25は第一保護部26と接することになるので、第一保護部26の熱や湿度による膨張が、半導体基板22の他面側に配した導電部25に及ぼす影響を小さくすることができるため、半導体装置の接続信頼性の向上を図ることができる。また、第二保護部27が貫通孔22a内にも間隙26aを残して充填されているため、密着性、密閉性に優れており、水分等の浸入による導電部25の酸化や腐食をより抑制することが可能となる。そのため、高湿試験等において、より接続信頼性の向上した半導体装置20Bを得ることができる。
FIG. 2B shows an application example of the semiconductor device according to the second embodiment of the present invention. In the semiconductor device 20 </ b> B in this application example, the
With this configuration, since the
また、本実施形態の半導体装置20Bにおいても、必要に応じて、第二保護部27に導電部25が露呈するように開口部27aを形成し、導電部25と電気的に接続されるはんだバンプαを設けるようにしてもよい。これにより、外部基板との接続が可能となる。はんだバンプαに関しては、第一実施形態と同様である。
Also in the
このように、第二実施形態の応用例における半導体装置20Bの製造方法は、第二保護部の形成工程に関しては、第二実施形態の作製工程と、残りの工程に関しては、第一実施形態の半導体装置の応用例と同様である。
As described above, the manufacturing method of the
これにより、第一保護部26と第二保護部27とを個別に作製するので、貫通孔22a内の電極24側に間隙26aを残して作製することが可能となる。そのため、電極24近傍における、第一保護部26に起因した応力の発生を、該間隙26aが抑制することができ、ひいては電極24と導電部25との剥離を抑え、接続信頼性の向上した半導体装置20Bを得ることができる。また、この間隙26aを覆う第二保護部27はソルダーレジストにより形成されているため、間隙26aへの水分等の浸入を抑制することができる。また、第二保護部27は貫通孔22a内に充填されているため、水分等が貫通孔22a内に浸入しがたく、導電部25の酸化や腐食をより抑制することができる。
Thereby, since the
本発明は、半導体基板の封止構造の改良に関するもので、デバイス自体の小型化や高機能化を図ることが要求される半導体デバイスやMEMS素子等のデバイス素子を備えたパッケージ等に適用できる。 The present invention relates to an improvement in the sealing structure of a semiconductor substrate, and can be applied to a package provided with a device element such as a semiconductor device or a MEMS element that requires miniaturization and high functionality of the device itself.
11、21 機能素子、12、22 半導体基板、12a、22a 貫通孔、13、23 絶縁層、14、24 電極、15、25 導電部、16、26 第一保護部、16a、26a 間隙、17、27 第二保護部、17a、27a 開口部、18、28 貫通電極、19、29 配線部、10A 第一実施形態に係る半導体装置、10B 第一実施形態の半導体装置に係る応用例、20A 第二実施形態に係る半導体装置、20B第二実施形態の半導体装置に係る応用例、51 第一レジスト、51a 第一開口部、52 第二レジスト、52a 第二開口部、80 真空チャンバ、81 純水等の入ったバス、82 電着塗料の入ったバス、α はんだバンプ。
DESCRIPTION OF
Claims (5)
前記貫通孔内に前記導電部に沿って配された第一保護部と、前記半導体基板の他面側にあって、前記絶縁層、前記導電部、及び前記第一保護部を覆うように配された第二保護部とを少なくとも備え、前記第一保護部と前記第二保護部とで囲まれてなる間隙を、前記貫通孔内のうち、前記電極の近傍に少なくとも有することを特徴とする半導体装置。 A semiconductor substrate having functional elements disposed on one surface, an electrode disposed on one surface of the semiconductor substrate and electrically connected to the functional elements, and provided from the other surface of the semiconductor substrate toward the electrodes. The through hole, one surface of the semiconductor substrate excluding the region where the functional element is disposed, and the other surface, the insulating layer disposed so as to cover the side surface in the through hole, and the other surface side of the semiconductor substrate A semiconductor device comprising at least a conductive portion that is disposed through an insulating layer and disposed so as to cover the inside of the through-hole,
A first protective part disposed along the conductive part in the through hole, and disposed on the other surface side of the semiconductor substrate so as to cover the insulating layer, the conductive part, and the first protective part. And a gap surrounded by the first protection part and the second protection part at least in the vicinity of the electrode in the through hole. Semiconductor device.
前記第一保護部と、前記第二保護部とを個別に作製し、前記第一保護部と前記第二保護部とで囲まれた間隙を形成することを特徴とする半導体装置の製造方法。 A semiconductor substrate having functional elements disposed on one surface, an electrode disposed on one surface of the semiconductor substrate and electrically connected to the functional elements, and provided from the other surface of the semiconductor substrate toward the electrodes. The through hole, one surface of the semiconductor substrate excluding the region where the functional element is disposed, and the other surface, the insulating layer disposed so as to cover the side surface in the through hole, and the other surface side of the semiconductor substrate A first protective part disposed at least through a conductive layer disposed through an insulating layer and covering the through hole, and disposed along the conductive part in the through hole; and the semiconductor substrate And at least a second protective part arranged to cover the insulating layer, the conductive part, and the first protective part, the first protective part and the second protective part Of the semiconductor device having a gap surrounded by A manufacturing method,
A manufacturing method of a semiconductor device, wherein the first protection part and the second protection part are individually manufactured, and a gap surrounded by the first protection part and the second protection part is formed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007262350A JP4794527B2 (en) | 2007-10-05 | 2007-10-05 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007262350A JP4794527B2 (en) | 2007-10-05 | 2007-10-05 | Semiconductor device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009094230A JP2009094230A (en) | 2009-04-30 |
JP4794527B2 true JP4794527B2 (en) | 2011-10-19 |
Family
ID=40665939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007262350A Expired - Fee Related JP4794527B2 (en) | 2007-10-05 | 2007-10-05 | Semiconductor device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4794527B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4818332B2 (en) | 2008-08-12 | 2011-11-16 | 株式会社東芝 | Semiconductor device, method for manufacturing semiconductor device, and camera module |
JP6002372B2 (en) * | 2011-08-05 | 2016-10-05 | 株式会社フジクラ | Bonding substrate with through wiring |
EP2584598B1 (en) * | 2011-10-20 | 2018-12-05 | ams AG | Method of producing a semiconductor device comprising a through-substrate via and a capping layer and corresponding semiconductor device |
KR101845529B1 (en) | 2012-02-02 | 2018-04-05 | 삼성전자주식회사 | Semicoductor devices having through vias and methods for fabricating the same |
-
2007
- 2007-10-05 JP JP2007262350A patent/JP4794527B2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2009094230A (en) | 2009-04-30 |
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A621 | Written request for application examination |
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|
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FPAY | Renewal fee payment (event date is renewal date of database) |
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