JP2007194472A

JP2007194472A - Method for manufacturing thin film capacitor

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Publication number: JP2007194472A
Application number: JP2006012449A
Authority: JP
Inventors: Noriyoshi Shimizu; 規良清水; Tomoo Yamazaki; 智生山崎; Akio Mutsukawa; 昭雄六川
Original assignee: Shinko Electric Industries Co Ltd
Current assignee: Shinko Electric Industries Co Ltd
Priority date: 2006-01-20
Filing date: 2006-01-20
Publication date: 2007-08-02

Abstract

<P>PROBLEM TO BE SOLVED: To prevent a water immersion to an electrode layer in order to prevent a cause of insulation failure and a performance deterioration of a dielectric film, which provides a thin film capacitor having a stable performance for a long period of time. <P>SOLUTION: A method for manufacturing the thin film capacitor comprises the steps of forming metal layers (13, 14) to be a lower electrode on a support substrate (11), and a dielectric film (15) on the metal layers; forming a first opening (24) which covers the dielectric film with a protective film (40) and exposes a part of a metal film by piercing the protective film and the dielectric film, and a second opening (23) which pierces the protective film and exposes a part of the dielectric film; and respectively filling a conductive material to the first opening and the second opening, and respectively forming a lower electrode (27) connected to the metal layer and an upper electrode (26) conjugated to the upper surface of the dielectric film. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は薄膜キャパシタの製造方法、特に絶縁保護膜を改良した薄膜キャパシタの製造方法に関する。 The present invention relates to a method for manufacturing a thin film capacitor, and more particularly to a method for manufacturing a thin film capacitor having an improved insulating protective film.

従来、シリコン（Ｓｉ）層上に形成する薄膜キャパシタは、その最上層が電極とパッシベーション（保護）膜の構造となっている。 Conventionally, a thin film capacitor formed on a silicon (Si) layer has a structure in which an uppermost layer is an electrode and a passivation (protective) film.

例えば、特許文献１（特開２００４−２７３８２５号公報）には、薄膜キャパシタ素子及びその製造方法、並びに薄膜キャパシタ素子を搭載した電子装置が開示されている。この先行技術によると、基板と、その上に形成された誘電体膜を下部電極及び上部電極で挟んで構成されたキャパシタ構造体であって、キャパシタ構造体の上が硬化樹脂からなる少なくとも１層の絶縁保護膜で被覆されているとともに、硬化樹脂が、熱硬化樹脂、光硬化樹脂及び熱可塑性樹脂のうちの１種類の樹脂前駆体から形成される。 For example, Patent Document 1 (Japanese Patent Application Laid-Open No. 2004-273825) discloses a thin film capacitor element, a manufacturing method thereof, and an electronic device on which the thin film capacitor element is mounted. According to this prior art, there is provided a capacitor structure in which a substrate and a dielectric film formed thereon are sandwiched between a lower electrode and an upper electrode, and the capacitor structure has at least one layer made of a cured resin. And a cured resin is formed from one kind of resin precursor among a thermosetting resin, a photo-curing resin, and a thermoplastic resin.

しかし、この先行技術に係る薄膜キャパシタでは、電極層への水素（Ｈ_２）の浸入により樹脂の硬化時に酸化誘電体である酸素（Ｏ_２）と反応し水分（Ｈ_２＋１／２Ｏ_２→Ｈ_２Ｏ）を生成することによって、誘電体膜に酸素が欠乏するという問題がある。 However, in the thin film capacitor according to this prior art, the hydrogen (H ₂ ) enters the electrode layer and reacts with oxygen (O ₂ ), which is an oxide dielectric, at the time of curing of the resin, thereby moisture (H ₂ + 1 / 2O ₂ → H There is a problem that oxygen is deficient in the dielectric film by generating ₂ O).

高誘電体材料にアルカリ土類金属（Ｂａ、Ｓｒなど）を用いる場合、ハロゲン（Ｘ）を含む保護膜であるとアルカリ土類金属（Ｍ）と容易に反応しハロゲン化合物
Ｘ＋Ｍ_２→ＭＸ_２
を生成する。 When an alkaline earth metal (Ba, Sr, etc.) is used for the high dielectric material, the protective film containing halogen (X) easily reacts with the alkaline earth metal (M) and the halogen compound X + M ₂ → MX ₂
Is generated.

アルカリ土類金属（Ｍ）は水（Ｈ_２Ｏ）と反応し、
Ｍ＋Ｈ_２Ｏ→Ｍ（ＯＨ）_２＋Ｈ_２水酸化物
の生成と水素を発生させる。このような薄膜キャパシタにおいて、保護膜が水分により劣化した場合、又は保護膜に水分が透過した場合、誘電体の特性が劣化することが問題となっている。 Alkaline earth metal (M) reacts with water (H ₂ O),
M + H ₂ O → M (OH) ₂ + H ₂ hydroxide is generated and hydrogen is generated. In such a thin film capacitor, when the protective film is deteriorated by moisture or when moisture is transmitted through the protective film, there is a problem that the characteristics of the dielectric deteriorate.

次に図１〜３を参照して従来の薄膜キャパシタの製造方法について説明する。 Next, a conventional method for manufacturing a thin film capacitor will be described with reference to FIGS.

図１は、従来の薄膜キャパシタの断面図、図２及び図３は従来の薄膜キャパシタの製造方法の各工程を示す。 FIG. 1 is a cross-sectional view of a conventional thin film capacitor, and FIGS. 2 and 3 show respective steps of a conventional thin film capacitor manufacturing method.

まず、図２（ａ）において、厚さ７２５μｍ程度のシリコン（Ｓｉ）基板１１上に厚さ３００ｎｍ程度の酸化膜（ＳｉＯ_２）１２を形成し、その上に、下部電極となる金属層として、厚さ３０ｎｍ程度のチタン（Ｔｉ）層１３を形成し、更にその上に厚さ２００ｎｍ程度のプラチナ（Ｐｔ）層１４を形成する。そして、これらの金属層１３、１４の上に、例えば厚さ４５０ｎｍ程度のＢＳＴからなる誘電体膜１５を形成する。 First, in FIG. 2A, an oxide film (SiO ₂ ) 12 having a thickness of about 300 nm is formed on a silicon (Si) substrate 11 having a thickness of about 725 μm, and a metal layer serving as a lower electrode is formed thereon. A titanium (Ti) layer 13 having a thickness of about 30 nm is formed, and a platinum (Pt) layer 14 having a thickness of about 200 nm is further formed thereon. Then, a dielectric film 15 made of BST having a thickness of, for example, about 450 nm is formed on these metal layers 13 and 14.

次に、図２（ｂ）において、最上層である誘電体膜１５にフォトレジスト１６を塗布する。この場合に、誘電体膜１５とフォトレジスト１６との間の密着性を良好にするために、フォトレジスト１６を塗布するのに先立って、誘電体膜１４上にメタル層１７を形成した後、その上にフォトレジスト１６を塗布する。次に、下部電極を形成するために、このフォトレジスト１６を露光・現像によりパターニングし、フォトレジスト１６のパターン開口部１９を介してメタル層１７と共に誘電体膜１５のエッチングを行う。ここで、パターニング及びエッチングを行う領域１９は、誘電体膜１５を個々の薄膜キャパシタを形成する各誘電体膜の大きさに相当する。 Next, in FIG. 2B, a photoresist 16 is applied to the uppermost dielectric film 15. In this case, in order to improve the adhesion between the dielectric film 15 and the photoresist 16, after the metal layer 17 is formed on the dielectric film 14 prior to applying the photoresist 16, A photoresist 16 is applied thereon. Next, in order to form a lower electrode, the photoresist 16 is patterned by exposure and development, and the dielectric film 15 is etched together with the metal layer 17 through the pattern opening 19 of the photoresist 16. Here, the region 19 for patterning and etching corresponds to the size of each dielectric film that forms the individual thin film capacitors.

誘電体膜１５をエッチングにより個々の薄膜キャパシタの誘電体膜の単位に区切った後、図２（ｃ）に示すように、フォトレジスト１６を剥離する。その際、メタル層１７は誘電体膜１５上に付着したままとなっている。 After the dielectric film 15 is divided into units of dielectric films of individual thin film capacitors by etching, the photoresist 16 is peeled off as shown in FIG. At that time, the metal layer 17 remains attached on the dielectric film 15.

次に、図２（ｄ）において、再度フォトレジスト１８を塗布する。そして、このフォトレジスト１８を露光・現像によりパターニングする。このパターニングの領域２０は、下部電極であるチタン（Ｔｉ）層１３及びプラチナ（Ｐｔ）層１４が誘電体膜１５から露出している範囲内である。そして、このフォトレジスト１８のパターニング開口部２０を介してチタン（Ｔｉ）層及びプラチナ（Ｐｔ）層を貫通してエッチングを行う。このエッチングは、ドライエッチングにより行うことができる。これにより、下部電極であるチタン（Ｔｉ）層１３及びプラチナ（Ｐｔ）層１４が個々の薄膜キャパシタ単位に区切られたこととなる。 Next, in FIG. 2D, a photoresist 18 is applied again. Then, the photoresist 18 is patterned by exposure and development. This patterning region 20 is within a range where the titanium (Ti) layer 13 and the platinum (Pt) layer 14 which are lower electrodes are exposed from the dielectric film 15. Etching is performed through the titanium (Ti) layer and the platinum (Pt) layer through the patterning opening 20 of the photoresist 18. This etching can be performed by dry etching. Thereby, the titanium (Ti) layer 13 and the platinum (Pt) layer 14 which are lower electrodes are divided into individual thin film capacitor units.

次に、図３（ａ）において、再度フォトレジスト１８を剥離する。その際において、メタル層１７も同時に除去する。このようにフォトレジスト１８とメタル層１７とを同時に除去するエッチングでは、例えば、ウエットエッチングにより行うことができる。次いで、後の工程で行う銅（Ｃｕ）の電解めっきのためのシード層２５が形成される。 Next, in FIG. 3A, the photoresist 18 is peeled off again. At that time, the metal layer 17 is also removed at the same time. In this way, the etching for removing the photoresist 18 and the metal layer 17 at the same time can be performed by, for example, wet etching. Next, a seed layer 25 for electrolytic plating of copper (Cu) to be performed in a later step is formed.

次に、図３（ｂ）において、再再度フォトレジスト２１を塗布する。そして、このフォトレジスト２１を露光・現像によりパターニングする。この場合のパターニングの領域は、誘電体膜１５の表面が部分的に露出する領域２３、即ち上部電極の成形領域と、下部電極であるプラチナ（Ｐｔ）層１４の表面が部分的に露出する領域２４、即ち下部電極の形成領域とである。 Next, in FIG. 3B, a photoresist 21 is applied again. The photoresist 21 is patterned by exposure / development. The patterning region in this case is a region 23 where the surface of the dielectric film 15 is partially exposed, that is, a region where the upper electrode forming region and the surface of the platinum (Pt) layer 14 which is the lower electrode are partially exposed. 24, that is, the formation region of the lower electrode.

次に、誘電体膜１５の表面及びプラチナ（Ｐｔ）層の表面に露出しているシード層２５を電極として、電解銅めっき２６、２７を施すことにより、誘電体膜１５の表面上にシード層２５を介して上部電極２６を形成し、同時に、プラチナ（Ｐｔ）層１４の表面上にシード層２５を介して下部電極２７を形成する。そして、フォトレジスト２１をエッチングにより除去する。この場合のエッチングは、ドライエッチングにより行うことができる。また、表面に露出しているシード層２５をエッチングにより除去する。フォトレジスト２１及びシード層２５を除去した状態を図３（ｃ）に示す。 Next, using the seed layer 25 exposed on the surface of the dielectric film 15 and the surface of the platinum (Pt) layer as an electrode, electrolytic copper platings 26 and 27 are applied to form a seed layer on the surface of the dielectric film 15. An upper electrode 26 is formed via 25, and simultaneously, a lower electrode 27 is formed on the surface of the platinum (Pt) layer 14 via the seed layer 25. Then, the photoresist 21 is removed by etching. In this case, the etching can be performed by dry etching. Further, the seed layer 25 exposed on the surface is removed by etching. The state where the photoresist 21 and the seed layer 25 are removed is shown in FIG.

次いで、図３（ｄ）において、永久レジスト２８を塗布する。この場合のレジスト２８は、樹脂で水分を吸収することを防止するために、特に感光性のポリイミドを用いるのが好適である。或いは感光性ポリイミドからなるシートタイプのものを用いても良い。この場合において、上部電極２６及び下部電極２７の上方部分は、レジスト２８を除去して、これらの上部電極２６及び下部電極２７を露出させておく。この露出部分に、はんだめっき、はんだボール、銅めっきバンプ、ニッケル・金めっき、等からなる外部接続用端子３０を形成することにより、図１に示すような薄膜キャパシタが完成される。なお、符号３１は、外部接続用端子（例えばニッケル）３０上に形成した金めっきを示す。 Next, in FIG. 3D, a permanent resist 28 is applied. In this case, the resist 28 is particularly preferably made of photosensitive polyimide in order to prevent the resin from absorbing moisture. Alternatively, a sheet type made of photosensitive polyimide may be used. In this case, the resist 28 is removed from the upper portions of the upper electrode 26 and the lower electrode 27 so that the upper electrode 26 and the lower electrode 27 are exposed. By forming external connection terminals 30 made of solder plating, solder balls, copper plating bumps, nickel / gold plating, etc. on the exposed portions, a thin film capacitor as shown in FIG. 1 is completed. Reference numeral 31 denotes a gold plating formed on the external connection terminal (for example, nickel) 30.

上記のような従来技術の接続方法により作製した薄膜キャパシタは、高温高湿の雰囲気の中で信頼性試験を行った結果、絶縁保護膜として感光性ポリイミド等を使用したとしても、永久レジスト２８である樹脂保護膜の劣化による剥がれと、その剥がれた部分から浸入する水分により誘電体１５が絶縁不良となる。 As a result of the reliability test in the high-temperature and high-humidity atmosphere, the thin film capacitor manufactured by the conventional connection method as described above is a permanent resist 28 even if a photosensitive polyimide or the like is used as an insulating protective film. The dielectric 15 becomes defective in insulation due to peeling due to deterioration of a certain resin protective film and moisture entering from the peeled portion.

その他の従来技術として、特許文献２（特開２００３−１７９２１２号公報）、特許文献３（特開２００５−１４２３２２号公報）に、薄膜キャパシタの製造方法が開示されているが、特許文献１と同様、高誘電体薄膜への水分拡散が問題となっている。 As other conventional techniques, Patent Document 2 (Japanese Patent Laid-Open No. 2003-179212) and Patent Document 3 (Japanese Patent Laid-Open No. 2005-142322) disclose a method for manufacturing a thin film capacitor. Water diffusion into the high dielectric thin film is a problem.

特開２００４−２７３８２５号公報JP 2004-273825 A 特開２００３−１７９２１２号公報JP 2003-179212 A 特開２００５−１４２３２２号公報JP 2005-142322 A

上述した従来の薄膜キャパシタの製造方法によると、前述のように、作製された薄膜キャパシタは、高温高湿の雰囲気の中では、樹脂保護膜の劣化による剥がれと、その剥がれた部分から浸入する水分により誘電体膜へ水分が拡散し、誘電体膜が絶縁不良を起こす、等の問題があった。 According to the above-described conventional thin film capacitor manufacturing method, as described above, the manufactured thin film capacitor is peeled off due to deterioration of the resin protective film and moisture entering from the peeled portion in a high-temperature and high-humidity atmosphere. As a result, moisture diffuses into the dielectric film, causing problems such as dielectric failure of the dielectric film.

そこで、本発明では、薄膜キャパシタにおいて、電極層への水分の浸入を防止し、誘電体膜の絶縁不良、性能劣化の原因となることを防止し、長期間にわたり性能の安定した薄膜キャパシタを製作することのできる薄膜キャパシタの製造方法を提案することを課題とする。 Therefore, in the present invention, in the thin film capacitor, the infiltration of moisture into the electrode layer is prevented, the insulation failure of the dielectric film and the cause of the performance deterioration are prevented, and the thin film capacitor having a stable performance for a long time is manufactured. An object of the present invention is to propose a method for manufacturing a thin film capacitor that can be used.

上記の課題を達成するために、本発明によれば、支持基板上の下部電極となる金属層を形成すると共に、該金属層上に誘電体膜を形成する工程と、該誘電体膜上を保護膜で覆う工程と、該保護膜及び前記誘電体膜を貫通して前記金属膜の一部を露出させる第１の開口、及び前記保護膜を貫通して前記誘電体膜の一部を露出させる第２の開口を形成する工程と、前記第１の開口及び前記第２の開口にそれぞれ導電体を充填し、前記金属層に接続される下部電極及び前記誘電体膜の上面に接合される上部電極をそれぞれ形成する工程と、からなることを特徴とする薄膜キャパシタの製造方法が提供される。 In order to achieve the above object, according to the present invention, a step of forming a metal layer to be a lower electrode on a support substrate and forming a dielectric film on the metal layer; A step of covering with a protective film, a first opening penetrating the protective film and the dielectric film and exposing a part of the metal film, and a part of the dielectric film penetrating the protective film Forming a second opening, filling the first opening and the second opening with a conductor, respectively, and bonding the lower electrode connected to the metal layer and the upper surface of the dielectric film A method of manufacturing a thin film capacitor comprising the steps of forming an upper electrode, respectively.

本発明により製造された薄膜キャパシタは、保護膜として耐湿性、耐久性に優れた材質のものを使用することにより、誘電体膜への水分の浸入が防止され、絶縁性、耐久性に優れた薄膜キャパシタを製造することができる。 The thin film capacitor manufactured according to the present invention uses a material having excellent moisture resistance and durability as a protective film, thereby preventing moisture from entering the dielectric film, and having excellent insulation and durability. Thin film capacitors can be manufactured.

前記保護膜及び前記誘電体膜を貫通する第１の開口を形成した後、前記保護膜のみを貫通する第２の開口を形成することを特徴とする。或いは、前記保護膜のみを貫通する第２の開口を形成した後、前記保護膜及び前記誘電体膜を貫通する第１の開口を形成することを特徴とする。 A first opening penetrating the protective film and the dielectric film is formed, and then a second opening penetrating only the protective film is formed. Alternatively, the second opening that penetrates only the protective film is formed, and then the first opening that penetrates the protective film and the dielectric film is formed.

前記支持基板上のキャパシタ形成領域の外側に存在する前記誘電体膜及び前記金属層を除去した後、該誘電体膜上を含む支持基板上を前記保護膜で覆うことを特徴とする。 The dielectric film and the metal layer existing outside the capacitor formation region on the support substrate are removed, and then the support substrate including the dielectric film is covered with the protective film.

或いは、前記支持基板として、表面にＳｉＯ_２酸化膜が形成されたシリコン基板を使用し、前記保護膜としてＳｉＯ_２膜を化学蒸着法（ＣＶＤ）により形成することを特徴とする。この場合において、前記保護膜を形成した後、前記支持基板上のキャパシタ形成領域の外側に存在する前記誘電体膜及び前記金属層を除去することを特徴とする。また、この場合において、前記第１の開口及び前記第２の開口にそれぞれ導電体を充填する際、キャパシタ形成領域周縁部の前記保護膜上面からキャパシタ形成領域の外側の前記支持基板の周囲面上にかけて、前記導電体を同時に充填することを特徴とする。 Alternatively, as the supporting substrate, using a silicon substrate having an SiO ₂ oxide film having been formed on the surface, and forming a SiO ₂ film by chemical vapor deposition (CVD) as the protective film. In this case, after forming the protective film, the dielectric film and the metal layer existing outside the capacitor formation region on the support substrate are removed. Further, in this case, when the first opening and the second opening are filled with the conductor, respectively, on the peripheral surface of the support substrate outside the capacitor formation region from the upper surface of the protective film at the periphery of the capacitor formation region And the conductor is filled at the same time.

前記第１の開口及び前記第２の開口に導電体を充填して形成された下部電極及び上部電極は、これらの開口内における寸法より、開口外部における寸法が大きいことを特徴とする。このように、両電極の形状を、開口内の寸法をよりも開口外部における寸法を大きくすることにより、水分の浸入をより効果的に防止することができる。 The lower electrode and the upper electrode formed by filling the first opening and the second opening with a conductor are larger in dimension outside the opening than in the opening. In this way, the intrusion of moisture can be more effectively prevented by increasing the size of both electrodes in the outside of the opening rather than in the opening.

以下、添付図面を参照して本発明の実施形態を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

図４及び図５は、本発明の第１実施形態に係る薄膜キャパシタの製造方法を各工程順に示した図である。 4 and 5 are views showing the method of manufacturing the thin film capacitor according to the first embodiment of the present invention in the order of steps.

まず、図４（ａ）において、従来技術の図２（ａ）と同様、厚さ７２５μｍ程度のシリコン（Ｓｉ）基板１１上に厚さ３００ｎｍ程度の熱酸化膜（ＳｉＯ_２）１２を形成し、その上に下部電極として、厚さ３０ｎｍ程度のチタン（Ｔｉ）層１３を形成し、更にその上に厚さ２００ｎｍ程度のプラチナ（Ｐｔ）層１４を形成する。そして、その下部電極１３、１４の上に厚さが例えば４５０ｎｍ程度の誘電体ＢＳＴ膜１５を形成する。この場合の誘電体膜１５は、化学蒸着法（ＣＶＤ法）、スパッタリング法、蒸着法、塗布タイプのゾルゲル・メタルオーガニックデコンポジション（ＭＯＤ）などを用いることができる。また、誘電体の材料としては、ＢＴＯ、ＳＴＯ、ＢＳＴ、ＰＺＴ，ＳＢＴなどの高誘電体材料やＴａ_２Ｏ_５などを用いる。 First, in FIG. 4A, a thermal oxide film (SiO ₂ ) 12 having a thickness of about 300 nm is formed on a silicon (Si) substrate 11 having a thickness of about 725 μm, as in FIG. A titanium (Ti) layer 13 having a thickness of about 30 nm is formed thereon as a lower electrode, and a platinum (Pt) layer 14 having a thickness of about 200 nm is further formed thereon. Then, a dielectric BST film 15 having a thickness of, for example, about 450 nm is formed on the lower electrodes 13 and 14. In this case, the dielectric film 15 can be formed by chemical vapor deposition (CVD), sputtering, vapor deposition, coating type sol-gel / metal organic deposition (MOD), or the like. Further, as a dielectric material, a high dielectric material such as BTO, STO, BST, PZT, SBT, Ta ₂ O ₅ or the like is used.

次に、図４（ｂ）において、最上層である誘電体（ＢＳＴ）膜１５にフォトレジスト１６を塗布する。次いで、フォトレジスト１６を露光・現像によりパターニングし、ダイシングラインに沿ってシリコン（Ｓｉ）基板の周辺部のパターン開口部を介して誘電体（ＢＳＴ）膜１５、プラチナ（Ｐｔ）層１４及びチタン（Ｔｉ）層１３をドライエッチングにより除去する。これにより、誘電体（ＢＳＴ）膜１５、及び下部電極であるプラチナ（Ｐｔ）層１４及びチタン（Ｔｉ）層１３が、個々の薄膜キャパシタの単位に区分されたこととなる。次いで、フォトレジスト１６をエッチング等により除去する。 Next, in FIG. 4B, a photoresist 16 is applied to the uppermost dielectric (BST) film 15. Next, the photoresist 16 is patterned by exposure and development, and the dielectric (BST) film 15, the platinum (Pt) layer 14, and titanium (through the pattern opening in the periphery of the silicon (Si) substrate along the dicing line. The Ti) layer 13 is removed by dry etching. As a result, the dielectric (BST) film 15 and the platinum (Pt) layer 14 and titanium (Ti) layer 13 which are the lower electrodes are divided into units of individual thin film capacitors. Next, the photoresist 16 is removed by etching or the like.

次に、図４（ｃ）において、化学蒸着法（ＣＶＤ法）等により、誘電体（ＢＳＴ）膜１５を含むシリコン基板全体を保護膜としての酸化膜（ＳｉＯ_２）４０で覆う。この場合の保護膜の厚さは１μｍ以下である。 Next, in FIG. 4C, the entire silicon substrate including the dielectric (BST) film 15 is covered with an oxide film (SiO ₂ ) 40 as a protective film by chemical vapor deposition (CVD) or the like. In this case, the thickness of the protective film is 1 μm or less.

次に、図４（ｄ）において、酸化膜（ＳｉＯ_２）４０上にフォトレジスト１８を塗布する。次いで、フォトレジスト１８を露光・現像によりパターニングする。このパターニングの領域２４は、下部電極を形成する部位に対応してドライエッチングにより酸化膜４０及び誘電体（ＢＳＴ）膜１５の一部を除去する。ドライエッチングの後、フォトレジスト１８を一旦除去する。 Next, in FIG. 4D, a photoresist 18 is applied on the oxide film (SiO ₂ ) 40. Next, the photoresist 18 is patterned by exposure and development. In the patterning region 24, the oxide film 40 and a part of the dielectric (BST) film 15 are removed by dry etching corresponding to the portion where the lower electrode is to be formed. After the dry etching, the photoresist 18 is temporarily removed.

次に、図５（ａ）において、再再度フォトレジスト２１を塗布する。次いで、このフォトレジスト２１を露光・現像によりパターニングする。このパターニングの領域２３は、上部電極を形成する部位に対応してドライエッチングにより酸化膜４０のみ一部を除去する。ドライエッチングの後、フォトレジスト２１を一旦除去する。 Next, in FIG. 5A, the photoresist 21 is applied again. Next, the photoresist 21 is patterned by exposure and development. In the patterning region 23, only a portion of the oxide film 40 is removed by dry etching corresponding to the portion where the upper electrode is to be formed. After the dry etching, the photoresist 21 is temporarily removed.

次に、図５（ｂ）において、電極形成部位にシード層２５を形成する。このシード層の形成は、例えば、銅の無電解めっきにより行うことができる。ついで、再びフォトレジスト３３を塗布し、このフォトレジストをパターニングにより露光・現像する。この場合のパターニングの領域は、上部電極及び下部電極の形成部位２３、２４であり、これらの部分のフォトレジスト３３を除去する。 Next, in FIG.5 (b), the seed layer 25 is formed in an electrode formation site. The seed layer can be formed, for example, by electroless plating of copper. Next, a photoresist 33 is applied again, and this photoresist is exposed and developed by patterning. The patterning region in this case is the upper electrode and lower electrode forming portions 23 and 24, and the photoresist 33 in these portions is removed.

次いで、図５（ｃ）において、上部電極及び下部電極の形成領域２３、２４上にあるシード層２５を利用して電解銅めっきを施すことにより、上部電極２６及び下部電極２７を形成する。電解銅めっきの後、フォトレジスト３３を剥離し、更にフォトレジスト３３を剥離した部分のシード層２５をドライエッチングなどにより剥離する。 Next, in FIG. 5C, the upper electrode 26 and the lower electrode 27 are formed by performing electrolytic copper plating using the seed layer 25 on the upper electrode and lower electrode formation regions 23 and 24. After electrolytic copper plating, the photoresist 33 is peeled off, and the seed layer 25 where the photoresist 33 is peeled off is peeled off by dry etching or the like.

なお、上記の実施形態においては、下部電極の形成領域２４のエッチングを先に行い（図４（ｄ））、上部電極の形成領域２３のエッチングを後に行った（図５（ａ））が、逆に、上部電極形成領域２３のエッチングを先に行い、下部電極形成領域２４のエッチングを後に行っても結果は同じであることに留意すべきである。 In the above embodiment, the lower electrode formation region 24 is etched first (FIG. 4D), and the upper electrode formation region 23 is etched later (FIG. 5A). On the contrary, it should be noted that the result is the same even if the upper electrode formation region 23 is etched first and the lower electrode formation region 24 is etched later.

また、保護膜４０としては絶縁性と耐水性に優れたものを用いる。このように、絶縁性と耐水性に優れた保護膜４０として、上記の実施形態で用いたＳｉＯ_２の他、Ｓｉ_３Ｎ_４等を用いても良い。 The protective film 40 is excellent in insulation and water resistance. As described above, Si ₃ N ₄ or the like may be used in addition to SiO ₂ used in the above embodiment as the protective film 40 having excellent insulation and water resistance.

また、電極２６、２７は保護膜４０の開口寸法よりも大きなものとし（Ｘ_１＜Ｘ_２、
Ｙ_１＜Ｙ_２）、誘電体膜１５を露出させない構造とする。即ち、電極２６、２７の周囲部から誘電体膜１５へ水分が浸入しにくい構造とする。 The electrodes 26 and 27 are larger than the opening size of the protective film 40 (X ₁ <X ₂ ,
Y ₁ <Y ₂₎ and the dielectric film 15 is not exposed. That is, a structure in which moisture does not easily enter the dielectric film 15 from the periphery of the electrodes 26 and 27 is adopted.

図６は本発明の第１実施形態に係る薄膜キャパシタの製造方法により製作した薄膜キャパシタの断面図である。更に、上述した方法と同様の製造方法の応用として、薄膜キャパシタ以外の受動電子部品を製造することも可能である。即ち、図４及び図５で説明した薄膜キャパシタの製造方法において、誘電体膜の代わりに、抵抗材料又はインダクタ材料を用いことにより、抵抗又はインダクタを製造することもできる。 FIG. 6 is a cross-sectional view of a thin film capacitor manufactured by the method of manufacturing a thin film capacitor according to the first embodiment of the present invention. Furthermore, passive electronic components other than thin film capacitors can be manufactured as an application of the same manufacturing method as described above. That is, in the method of manufacturing the thin film capacitor described with reference to FIGS. 4 and 5, a resistor or an inductor can be manufactured by using a resistor material or an inductor material instead of the dielectric film.

いずれの受動電子部品を製造する場合においても、絶縁性に優れた部品を製造することができる。なお、抵抗の材料としては、チップ固定抵抗器の材料等で用いられているものであり、インダクタは銅（Ｃｕ）等のパターン配線を用いることができる。 In the case of manufacturing any passive electronic component, a component excellent in insulation can be manufactured. In addition, as a material of resistance, it is used by the material of a chip fixed resistor etc., A pattern wiring, such as copper (Cu), can be used for an inductor.

図７及び図８は本発明の第２実施形態に係る薄膜キャパシタの製造方法により製造した薄膜キャパシタの断面図及び平面図である。また、図９及び図１０は本発明の第２実施形態に係る薄膜キャパシタの製造方法を工程順に示した図である。 7 and 8 are a sectional view and a plan view of a thin film capacitor manufactured by the method of manufacturing a thin film capacitor according to the second embodiment of the present invention. 9 and 10 are views showing a method of manufacturing a thin film capacitor according to the second embodiment of the present invention in the order of steps.

まず、図９（ａ）において、第１実施形態の場合と同様、厚さ７２５μｍ程度のシリコン（Ｓｉ）基板１１上に厚さ３００ｎｍ程度の熱酸化膜（ＳｉＯ_２）１２を形成し、その上に下部電極として、厚さ５０ｎｍ程度のチタン（Ｔｉ）層１３をスパッタリング等で形成し、更にその上に厚さ２００ｎｍ程度のプラチナ（Ｐｔ）層１４を形成する。そして、その下部電極１３、１４の上に誘電体膜としての例えば５００ｎｍ程度の誘電体（ＢＳＴ）膜１５を形成する。この場合の誘電体膜１５は、化学蒸着法（ＣＶＤ法）、スパッタ法、蒸着法、塗布タイプのゾルゲル・メタルオーガニックデコンポジション（ＭＯＤ）などを用いることができる。また、誘電体の材料としては、ＢＴＯ、ＳＴＯ、ＢＳＴ、ＰＺＴ，ＳＢＴなどの高誘電体材料やＴａ_２Ｏ_５などを用いる。 First, in FIG. 9A, as in the first embodiment, a thermal oxide film (SiO ₂ ) 12 having a thickness of about 300 nm is formed on a silicon (Si) substrate 11 having a thickness of about 725 μm. As a lower electrode, a titanium (Ti) layer 13 having a thickness of about 50 nm is formed by sputtering or the like, and a platinum (Pt) layer 14 having a thickness of about 200 nm is further formed thereon. Then, a dielectric (BST) film 15 of about 500 nm, for example, as a dielectric film is formed on the lower electrodes 13 and 14. In this case, the dielectric film 15 can be formed by chemical vapor deposition (CVD), sputtering, vapor deposition, coating type sol-gel metal organic deposition (MOD), or the like. Further, as a dielectric material, a high dielectric material such as BTO, STO, BST, PZT, SBT, Ta ₂ O ₅ or the like is used.

次に、図９（ｂ）において、最上層である誘電体（ＢＳＴ）膜１５を、化学蒸着法（ＣＶＤ法）等により、保護膜としての酸化膜（ＳｉＯ_２）４０で覆う。この場合の保護膜４０の厚さは５００ｎｍ程度である。 Next, in FIG. 9B, the uppermost dielectric (BST) film 15 is covered with an oxide film (SiO ₂ ) 40 as a protective film by a chemical vapor deposition method (CVD method) or the like. In this case, the thickness of the protective film 40 is about 500 nm.

次に、図９（ｃ）において、保護膜４０上にフォトレジスト（図示せず）を塗布し、このフォトレジストを露光・現像によりパターニングし、ダイシングラインに沿ってシリコン（Ｓｉ）基板の周辺部のパターン開口部を介して、保護膜４０、誘電体（ＢＳＴ）膜１５、プラチナ（Ｐｔ）層１４及びチタン（Ｔｉ）層１３をドライエッチングにより除去する。これにより、保護膜４０、誘電体（ＢＳＴ）膜１５、及び下部電極であるプラチナ（Ｐｔ）層１４及びチタン（Ｔｉ）層１３が、個々の薄膜キャパシタの単位に区分されたこととなる。次いで、フォトレジストをエッチング等により除去する。 Next, in FIG. 9C, a photoresist (not shown) is applied on the protective film 40, this photoresist is patterned by exposure and development, and the peripheral portion of the silicon (Si) substrate along the dicing line. The protective film 40, the dielectric (BST) film 15, the platinum (Pt) layer 14 and the titanium (Ti) layer 13 are removed by dry etching through the pattern opening. As a result, the protective film 40, the dielectric (BST) film 15, and the platinum (Pt) layer 14 and the titanium (Ti) layer 13 as the lower electrodes are divided into units of individual thin film capacitors. Next, the photoresist is removed by etching or the like.

次に、図９（ｄ）において、酸化膜（ＳｉＯ_２）４０上に再度フォトレジスト（図示せず）を塗布し、このフォトレジストを露光・現像によりパターニングし、上部電極の形成領域２３に対応する部位の保護膜４０をドライエッチングにより除去する。 Next, in FIG. 9D, a photoresist (not shown) is applied again on the oxide film (SiO ₂ ) 40, and this photoresist is patterned by exposure and development to correspond to the formation region 23 of the upper electrode. The protective film 40 at the site to be removed is removed by dry etching.

次いで、図１０（ａ）において、残存する酸化膜（ＳｉＯ_２）４０及び露出された誘電体膜１５上に再度フォトレジスト（図示せず）を塗布し、このフォトレジストを露光・現像によりパターニングし、下部電極の形成領域２４に対応する部位の保護膜４０及び誘電体（ＢＳＴ）膜１５をドライエッチングにより除去する。次いで、フォトレジストをエッチング等により除去する。 Next, in FIG. 10A, a photoresist (not shown) is applied again on the remaining oxide film (SiO ₂ ) 40 and the exposed dielectric film 15, and this photoresist is patterned by exposure and development. The protective film 40 and the dielectric (BST) film 15 corresponding to the lower electrode formation region 24 are removed by dry etching. Next, the photoresist is removed by etching or the like.

次に、図１０（ａ）において、酸化膜（ＳｉＯ_２）４０上にフォトレジスト１８を塗布する。次いで、フォトレジスト１８を露光・現像によりパターニングする。このパターニングの領域２４は、下部電極を形成する部位に対応してドライエッチングにより酸化膜４０及び誘電体（ＢＳＴ）膜１５の一部を除去する。これにより、下部電極を形成する部位２４において、プラチナ（Ｐｔ）層１４が露出されたこととなる。ドライエッチングの後は、フォトレジストを一旦除去する。 Next, in FIG. 10A, a photoresist 18 is applied on the oxide film (SiO ₂ ) 40. Next, the photoresist 18 is patterned by exposure and development. In the patterning region 24, the oxide film 40 and a part of the dielectric (BST) film 15 are removed by dry etching corresponding to the portion where the lower electrode is to be formed. As a result, the platinum (Pt) layer 14 is exposed at the portion 24 where the lower electrode is formed. After the dry etching, the photoresist is temporarily removed.

次に、図１０（ｂ）において、後の電解銅めっき工程のためのシード層２５を形成する。このシード層２５の形成は、例えば、無電解めっき等により厚さ５００ｎｍ程度の銅層とすることができる。 Next, in FIG. 10B, a seed layer 25 for a subsequent electrolytic copper plating process is formed. The seed layer 25 can be formed as a copper layer having a thickness of about 500 nm by, for example, electroless plating.

次いで、図１０（ｃ）において、再びフォトレジスト３３を塗布し、このフォトレジスト３３をパターニングにより露光・現像する。この場合のパターニングの領域は、上部電極及び下部電極の形成部位２３、２４、並びに薄膜キャパシタ、即ち誘電体膜１５の形成領域の周縁部３５とする。次いで、上部電極及び下部電極の形成領域２３、２４、並びに薄膜キャパシタの周囲領域３５上にあるシード層２５を利用して電解銅めっきを施すことにより、上部電極２６及び下部電極２７、並びに周辺銅層３７を形成する。電解銅めっきによる上部電極２６及び下部電極２７の厚みは、１０μｍ程度である。 Next, in FIG. 10C, a photoresist 33 is applied again, and this photoresist 33 is exposed and developed by patterning. The patterning regions in this case are the upper electrode and lower electrode forming portions 23 and 24 and the peripheral portion 35 of the thin film capacitor, that is, the dielectric film 15 forming region. Next, by performing electrolytic copper plating using the seed layer 25 on the upper electrode and lower electrode forming regions 23 and 24 and the peripheral region 35 of the thin film capacitor, the upper electrode 26 and the lower electrode 27 and the peripheral copper are applied. Layer 37 is formed. The thickness of the upper electrode 26 and the lower electrode 27 by electrolytic copper plating is about 10 μm.

電解銅めっきの後、図１０（ｄ）示すように、フォトレジスト３３を剥離し、更にフォトレジスト３３を剥離して露出した部分のシード層２５をドライエッチングなどにより剥離する。 After electrolytic copper plating, as shown in FIG. 10D, the photoresist 33 is peeled off, and the seed layer 25 exposed by peeling the photoresist 33 is peeled off by dry etching or the like.

なお、上記の第２実施形態においては、上部電極の形成領域２３のエッチングを先に行い（図１０（ｄ））、下部電極の形成領域２４のエッチングを後に行った（図１０（ａ））が、逆に、下部電極形成領域２４のエッチングを先に行い、上部電極形成領域２３のエッチングを後に行っても結果は同じである。 In the second embodiment, the upper electrode formation region 23 is etched first (FIG. 10D), and the lower electrode formation region 24 is etched later (FIG. 10A). On the contrary, the result is the same even if the lower electrode formation region 24 is etched first and the upper electrode formation region 23 is etched later.

図１１は、図１０（ｄ）のＡで示した部分の拡大断面図である。この第２実施形態では、個々の薄膜キャパシタ、即ち個々の誘電体膜１５の周囲に電解銅めっきによる周縁銅層３７を形成し、保護層４０の上面に跨がった部分から誘電体膜１５、プラチナ（Ｐｔ）層１４、チタン（Ｔｉ）層１３にかけて、シリコン酸化膜１２にまで延在しているので、これらの各層の材料間の発着性を良好にしている。 FIG. 11 is an enlarged cross-sectional view of a portion indicated by A in FIG. In the second embodiment, a peripheral copper layer 37 is formed by electrolytic copper plating around each thin film capacitor, that is, each dielectric film 15, and the dielectric film 15 starts from a portion straddling the upper surface of the protective layer 40. In addition, since it extends to the silicon oxide film 12 over the platinum (Pt) layer 14 and the titanium (Ti) layer 13, it is possible to improve the deposition between the materials of these layers.

また、この第２実施形態においても、電極２６、２７は保護膜４０の開口寸法よりも大きなものとし（Ｘ_１＜Ｘ_２、Ｙ_１＜Ｙ_２）、誘電体膜１５を露出させない構造とする。即ち、電極２６、２７の周囲部から誘電体膜１５へ水分が浸入しにくい構造としている。 Also in the second embodiment, the electrodes 26 and 27 are larger than the opening size of the protective film 40 (X ₁ <X ₂ , Y ₁ <Y ₂₎ , and the dielectric film 15 is not exposed. . That is, the structure is such that moisture does not easily enter the dielectric film 15 from the periphery of the electrodes 26 and 27.

なお、上記の実施形態において、下部電極としてのプラチナ（Ｐｔ）層、チタン（Ｔｉ）層はスパッタリング法等で形成することができる。また、誘電体膜１５は、化学蒸着法（ＣＶＤ）、スパッタリング法、蒸着法、塗布等で行い、或いは前述のように、スプレータイプのものを使用することもできる。また、シード層が銅（Ｃｕ）／チタン（Ｔｉ）からなる場合は、銅（Ｃｕ）をウェットエッチングで、チタン（Ｔｉ）をドライエッチングにて除去する。 In the above embodiment, the platinum (Pt) layer and the titanium (Ti) layer as the lower electrode can be formed by a sputtering method or the like. The dielectric film 15 may be formed by chemical vapor deposition (CVD), sputtering, vapor deposition, coating, or the like, or a spray type film may be used as described above. When the seed layer is made of copper (Cu) / titanium (Ti), copper (Cu) is removed by wet etching and titanium (Ti) is removed by dry etching.

図１２は、本発明による製造方法により完成された薄膜キャパシタを内臓した半導体パッケージを製作する例を示す。なお、上記の実施形態においては、主として１個の薄膜キャパシタについて図示しているが、図１２では、複数個の薄膜キャパシタが一体的に形成されたものを組み込んでいる。 FIG. 12 shows an example of manufacturing a semiconductor package containing a thin film capacitor completed by the manufacturing method according to the present invention. In the above embodiment, one thin film capacitor is mainly illustrated, but FIG. 12 incorporates a plurality of thin film capacitors integrally formed.

まず、図１２（ａ）において、上記の第１又は第２実施形態で説明した製造方法にて完成された薄膜キャパシタ１０のシリコン基板１１を裏面から研磨することで、厚さ５０〜１００μｍ程度まで、薄肉化した後、貫通スルーホール５２が形成されたコア基板５０に搭載する。 First, in FIG. 12A, the silicon substrate 11 of the thin film capacitor 10 completed by the manufacturing method described in the first or second embodiment is polished from the back surface, so that the thickness is about 50 to 100 μm. After being thinned, it is mounted on the core substrate 50 in which the through through hole 52 is formed.

図１２（ｂ）において、通常のビルドアップ基板の製造方法と同様のプロセスにて、層間絶縁樹脂５４を積層し、レーザによるビアを開口し、無電解銅めっきで導体５６を形成し、電解銅めっきにより配線を形成する。 In FIG. 12B, in the same process as the manufacturing method of a normal build-up substrate, an interlayer insulating resin 54 is laminated, a via via is opened by a laser, and a conductor 56 is formed by electroless copper plating. Wiring is formed by plating.

図１２（ｃ）において、必要な層数をビルドアップ工法により形成し、最外層にソルダレジスト５８を形成し、電極パッド部６０に無電解Ｎｉ−Ａｕめっき膜を形成する。 In FIG. 12C, a necessary number of layers are formed by a build-up method, a solder resist 58 is formed on the outermost layer, and an electroless Ni—Au plating film is formed on the electrode pad portion 60.

図１２（ｄ）において、大型集積回路（ＬＳＩ）６２をはんだにて実装することで、半導体パッケージ７０が完成する。 In FIG. 12D, the semiconductor package 70 is completed by mounting a large integrated circuit (LSI) 62 with solder.

以上添付図面を参照して本発明の実施形態について説明したが、本発明は上記の実施形態に限定されるものではなく、本発明の精神ないし範囲内において種々の形態、変形、修正等が可能である。 Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the present invention is not limited to the above-described embodiments, and various forms, modifications, corrections, and the like are possible within the spirit and scope of the present invention. It is.

以上説明したように、本発明によれば、誘電体膜上を保護膜で覆っているので、保護膜として耐湿性、耐久性に優れた材質のものを使用することにより、誘電体膜への水分の浸入が防止される。したがって、誘電体膜に接する電極層に対しても、水分の浸入を防止し、誘電体膜の絶縁不良、性能劣化の原因となることを防止し、長期間にわたり性能の安定した薄膜キャパシタを得ることができる。 As described above, according to the present invention, since the dielectric film is covered with the protective film, by using a material having excellent moisture resistance and durability as the protective film, the dielectric film can be applied to the dielectric film. Infiltration of moisture is prevented. Therefore, even for the electrode layer in contact with the dielectric film, moisture can be prevented from entering, and the dielectric film can be prevented from being poorly insulated and causing performance deterioration, and a thin film capacitor having stable performance over a long period of time can be obtained. be able to.

従来の製造方法による薄膜キャパシタの断面図である。It is sectional drawing of the thin film capacitor by the conventional manufacturing method. 従来の薄膜キャパシタの製造方法の各工程を示す図である。It is a figure which shows each process of the manufacturing method of the conventional thin film capacitor. 図２の工程に続く従来の薄膜キャパシタの製造方法を示す図である。It is a figure which shows the manufacturing method of the conventional thin film capacitor following the process of FIG. 本発明の第１実施形態に係る薄膜キャパシタの製造方法の各工程を示す図である。It is a figure which shows each process of the manufacturing method of the thin film capacitor which concerns on 1st Embodiment of this invention. 図４の工程に続く本発明の第１実施形態に係る薄膜キャパシタの製造方法の各工程を示す図である。It is a figure which shows each process of the manufacturing method of the thin film capacitor which concerns on 1st Embodiment of this invention following the process of FIG. 本発明の第１実施形態により製造した薄膜キャパシタの断面図である。It is sectional drawing of the thin film capacitor manufactured by 1st Embodiment of this invention. 本発明の第２実施形態により製造した薄膜キャパシタの断面図である。It is sectional drawing of the thin film capacitor manufactured by 2nd Embodiment of this invention. 図７に示す薄膜キャパシタの平面図である。It is a top view of the thin film capacitor shown in FIG. 本発明の第２実施形態に係る薄膜キャパシタの製造方法の各工程を示す図である。It is a figure which shows each process of the manufacturing method of the thin film capacitor which concerns on 2nd Embodiment of this invention. 図８の工程に続く本発明の第２実施形態に係る薄膜キャパシタの製造方法の各工程を示す図である。It is a figure which shows each process of the manufacturing method of the thin film capacitor which concerns on 2nd Embodiment of this invention following the process of FIG. 図１０（ｄ）の一部を拡大した示す断面図である。It is sectional drawing which expands and shows a part of FIG.10 (d). 本発明により製造した薄膜キャパシタを組み込んだ半導体パッケージの製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor package incorporating the thin film capacitor manufactured by this invention.

Explanation of symbols

１０薄膜キャパシタ
１１シリコン基板
１２酸化膜
１３チタン（Ｔｉ）層
１４プラチナ（Ｐｔ）層
１５誘電体膜
１６，１８，２１，２８レジスト
２３上部電極形成用の開口
２４下部電極形成用の開口
２５シード層
２６上部電極
２７下部電極
３７周囲導電体
４０保護膜 DESCRIPTION OF SYMBOLS 10 Thin film capacitor 11 Silicon substrate 12 Oxide film 13 Titanium (Ti) layer 14 Platinum (Pt) layer 15 Dielectric film 16, 18, 21, 28 Resist 23 Opening for upper electrode formation 24 Opening for lower electrode formation 25 Seed layer 26 Upper electrode 27 Lower electrode 37 Ambient conductor 40 Protective film

Claims

Forming a metal layer to be a lower electrode on the support substrate, and forming a dielectric film on the metal layer;
Covering the dielectric film with a protective film;
A first opening is formed through the protective film and the dielectric film to expose a part of the metal film, and a second opening is formed through the protective film to expose a part of the dielectric film. And a process of
And filling each of the first opening and the second opening with a conductor to form a lower electrode connected to the metal layer and an upper electrode bonded to the upper surface of the dielectric film. A method for manufacturing a thin film capacitor.

2. The method of manufacturing a thin film capacitor according to claim 1, wherein after forming the first opening penetrating the protective film and the dielectric film, the second opening penetrating only the protective film is formed. .

2. The method of manufacturing a thin film capacitor according to claim 1, wherein after forming the second opening penetrating only the protective film, the first opening penetrating the protective film and the dielectric film is formed. .

2. The support film including the dielectric film is covered with the protective film after removing the dielectric film and the metal layer existing outside the capacitor formation region on the support substrate. The manufacturing method of the thin film capacitor of any one of -3.

As the supporting substrate, using a silicon substrate having the SiO ₂ film is formed on the surface, any one of the preceding claims, characterized in that the formation by a chemical vapor deposition (CVD) of SiO ₂ film as the protective film 2. A method for manufacturing a thin film capacitor according to item 1.

6. The method of manufacturing a thin film capacitor according to claim 5, wherein after forming the protective film, the dielectric film and the metal layer existing outside the capacitor formation region on the support substrate are removed.

When filling each of the first opening and the second opening with a conductor, the conductor is formed from the upper surface of the protective film at the periphery of the capacitor formation region to the peripheral surface of the support substrate outside the capacitor formation region. The method of manufacturing a thin film capacitor according to claim 6, wherein filling is performed simultaneously.

2. The lower electrode and the upper electrode formed by filling the first opening and the second opening with a conductor are larger in dimensions outside the opening than in the opening. The manufacturing method of the thin film capacitor of any one of -7.