JP5273921B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP5273921B2
JP5273921B2 JP2006346421A JP2006346421A JP5273921B2 JP 5273921 B2 JP5273921 B2 JP 5273921B2 JP 2006346421 A JP2006346421 A JP 2006346421A JP 2006346421 A JP2006346421 A JP 2006346421A JP 5273921 B2 JP5273921 B2 JP 5273921B2
Authority
JP
Japan
Prior art keywords
wiring
film
copper
semiconductor device
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006346421A
Other languages
Japanese (ja)
Other versions
JP2008159797A (en
Inventor
充秀 郡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2006346421A priority Critical patent/JP5273921B2/en
Publication of JP2008159797A publication Critical patent/JP2008159797A/en
Application granted granted Critical
Publication of JP5273921B2 publication Critical patent/JP5273921B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which short-circuit between copper wirings can be prevented. <P>SOLUTION: Cu wirings 24 protruding onto a third interlayer film 17 and the third interlayer film 17 are coated with a coating layer 31 made of PBO having characteristic of capturing Cu (Cu ion). Thus, Cu to be diffused from the Cu wiring 24 can be captured by the coating layer 31, and Cu in the coating layer 31 can be prevented from diffusing. Therefore, short-circuit between the Cu wirings 24 formed on the third interlayer film 17 can be prevented. <P>COPYRIGHT: (C)2008,JPO&amp;INPIT

Description

本発明は、半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

ＩＣチップなどの半導体装置では、たとえば、その最表面がＳｉＯ２（酸化シリコン）またはＳｉＮ（窒化シリコン）からなるパッシベーション膜により覆われており、このパッシベーション膜からボンディングパッドが露出して設けられている。すなわち、パッシベーション膜下には、機能素子などと電気的に接続された配線が配設されており、パッシベーション膜に形成された開口から、最上層の配線の一部がボンディングパッドとして露出している。ボンディングパッドは、半導体装置と配線基板などの外部装置との電気接続のための外部接続端子であり、このボンディングパッドには、金細線などのボンディングワイヤが接続される。 In a semiconductor device such as an IC chip, for example, the outermost surface is covered with a passivation film made of SiO 2 (silicon oxide) or SiN (silicon nitride), and a bonding pad is exposed from the passivation film. . That is, wirings electrically connected to functional elements and the like are disposed under the passivation film, and a part of the uppermost layer wiring is exposed as a bonding pad from the opening formed in the passivation film. . The bonding pad is an external connection terminal for electrical connection between the semiconductor device and an external device such as a wiring board, and a bonding wire such as a thin gold wire is connected to the bonding pad.

ところで、最近では、半導体装置の高集積化および微細化に伴い、ボンディングパッドの電気抵抗を低減するため、ボンディングパッドの材料として、従来から用いられてきたＡｌ（アルミニウム）に代えて、より導電性の高いＣｕ（銅）を適用することが検討されている（たとえば、特許文献１および２参照）。
特開２００１−３１９９４６号公報 特開平１０−５６０３１号公報 Recently, in order to reduce the electrical resistance of the bonding pad as the semiconductor device is highly integrated and miniaturized, instead of the conventionally used Al (aluminum) as the bonding pad material, it is more conductive. Application of high Cu (copper) is being studied (see, for example, Patent Documents 1 and 2).
JP 2001-319946 A Japanese Patent Laid-Open No. 10-56031

しかし、Ｃｕは、Ａｌに比べて拡散性が高い。このため、ボンディングパッド（最上層の配線）の材料としてＣｕを用いると、パッシベーション膜中にＣｕが拡散し、最上層の配線間の短絡を生じるおそれがある。
そこで、本発明の目的は、銅配線間の短絡を防止することができる、半導体装置およびその半導体装置を製造する方法を提供することである。 However, Cu is more diffusive than Al. For this reason, when Cu is used as the material of the bonding pad (uppermost layer wiring), Cu diffuses into the passivation film, which may cause a short circuit between the uppermost layer wirings.
Accordingly, an object of the present invention is to provide a semiconductor device and a method of manufacturing the semiconductor device that can prevent a short circuit between copper wirings.

前記の目的を達成するための請求項１記載の発明は、半導体基板と、前記半導体基板上に形成されたＡｌ配線層と、前記Ａｌ配線層上に形成された絶縁膜と、前記絶縁膜上に突出して形成され、ビアホールを介して前記Ａｌ配線層と接続され、前記Ａｌ配線層よりも厚い外部接続用の銅配線と、前記絶縁膜および前記銅配線を被覆し、前記銅配線を部分的に露出させる開口が形成された、銅を捕獲する性質を有する材料からなる被覆層と、前記銅配線と前記絶縁膜との間に介在され、銅の拡散を防止するためのバリア膜とを含む、半導体装置である。
この構成によれば、絶縁膜およびこの絶縁膜上に突出する銅配線は、銅（銅イオン）を捕獲する性質を有する材料からなる被覆層によって被覆されている。これにより、銅配線から拡散しようとする銅を被覆層で捕獲することができ、被覆層中における銅の拡散を防止することができる。そのため、絶縁膜上に複数の銅配線が形成される場合に、それらの銅配線間の短絡を防止することができる。 The invention according to claim 1 for achieving the above object includes a semiconductor substrate, an Al wiring layer formed on the semiconductor substrate, an insulating film formed on the Al wiring layer, and the insulating film. protrude formed on, it is connected to the Al wiring layer through the via hole was coated with the Al copper wiring for wiring layer thicker external connections than, the insulating film and the copper wiring, partially the copper wiring A coating layer made of a material having a property of capturing copper, and a barrier film interposed between the copper wiring and the insulating film to prevent copper diffusion. A semiconductor device.
According to this configuration, the insulating film and the copper wiring protruding on the insulating film are covered with the coating layer made of a material having a property of capturing copper (copper ions). Thereby, the copper which is going to diffuse from the copper wiring can be captured by the coating layer, and the diffusion of copper in the coating layer can be prevented. Therefore, when a plurality of copper wirings are formed on the insulating film, a short circuit between these copper wirings can be prevented.

請求項２に記載のように、前記半導体装置は、前記銅配線の前記被覆層の前記開口に臨む部分上に形成され、銅の拡散を防止するバリア性を有する金属材料からなるパッドバリア膜と、前記パッドバリア膜上に形成され、前記銅配線との電気接続のために用いられるボンディングワイヤと同一材料からなるワイヤ接着膜とをさらに含むことが好ましい。 As described in claim 2, before Symbol semiconductor device, the are formed on the portion facing the opening of the covering layer of the copper wiring, pad barrier film made of a metal material having a barrier property that prevents the diffusion of copper And a wire adhesive film made of the same material as the bonding wire formed on the pad barrier film and used for electrical connection with the copper wiring.

この場合、被覆層に形成された開口を介して、その開口内に配置されるワイヤ接着膜にボンディングワイヤを接続することにより、ボンディングワイヤと銅配線との電気的な接続を達成することができる。そして、ワイヤ接着膜がボンディングワイヤと同一材料からなるので、ワイヤ接着膜とボンディングワイヤとの良好な密着性を発揮することができる。また、銅配線の開口に臨む部分上にパッドバリア膜が形成されているので、その銅配線の開口に臨む部分からの銅の拡散を防止することができる。さらには、銅配線の開口に臨む部分の腐食を防止することもできる。   In this case, an electrical connection between the bonding wire and the copper wiring can be achieved by connecting the bonding wire to the wire adhesive film disposed in the opening through the opening formed in the coating layer. . And since a wire adhesive film consists of the same material as a bonding wire, the adhesiveness of a wire adhesive film and a bonding wire can be exhibited. Further, since the pad barrier film is formed on the portion facing the opening of the copper wiring, the diffusion of copper from the portion facing the opening of the copper wiring can be prevented. Furthermore, corrosion of the portion facing the opening of the copper wiring can be prevented.

このような構造の半導体装置は、請求項４に記載の製造方法により製造することができる。請求項４に記載の製造方法は、半導体基板上にＡｌ配線層を形成するＡｌ配線層形成工程と、前記Ａｌ配線層上に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜上に突出するように、前記Ａｌ配線層よりも厚い外部接続用の銅配線を形成する銅配線形成工程と、前記絶縁膜および前記銅配線を被覆し、銅を捕獲する性質を有する材料からなる被覆層を形成する被覆層形成工程と、前記銅配線上において前記被覆層をその層厚方向に貫通する開口を形成する開口形成工程と、前記銅配線の前記開口から露出する部分をシードとして、めっき法により、当該部分上に銅の拡散を防止するバリア性を有する金属材料からなるパッドバリア膜を形成するパッドバリア膜形成工程と、前記パッドバリア膜をシードとして、めっき法により、前記パッドバリア膜上に前記銅配線との電気接続のために用いられるボンディングワイヤと同一材料からなるワイヤ接着膜を形成するワイヤ接着膜形成工程とを含む。 The semiconductor device having such a structure can be manufactured by the manufacturing method according to claim 4. The method according to claim 4, an Al wiring layer forming step of forming an Al wiring layer on a semiconductor substrate, an insulating film forming step of forming an insulating film on the Al wiring layer, projecting on the insulating film A copper wiring forming step of forming a copper wiring for external connection thicker than the Al wiring layer, and a coating layer made of a material having a property of covering the insulating film and the copper wiring and capturing copper A coating layer forming step to be formed, an opening forming step for forming an opening penetrating the coating layer in the layer thickness direction on the copper wiring, and a portion exposed from the opening of the copper wiring as a seed A pad barrier film forming step of forming a pad barrier film made of a metal material having a barrier property to prevent copper diffusion on the portion; and the pad barrier film as a seed by plating using the pad barrier film as a seed And a wire bonding film forming step of forming a wire bonding film made of the same material as the bonding wires used for electrical connection with the copper wiring on the rear film.

このような製造方法により、パッドバリア膜およびワイヤ接着膜を形成することにより、開口内のみにパッドバリア膜およびワイヤ接着膜を形成することができる。したがって、被覆層の表面および開口内の全域にパッドバリア膜およびワイヤ接着膜の材料からなる薄膜を順に堆積させ、これをパターニングすることによりパッドバリア膜およびワイヤ接着膜を形成する手法に比べて、パッドバリア膜およびワイヤ接着膜の材料の無駄がなく、半導体装置のコストを低減させることができる。   By forming the pad barrier film and the wire adhesive film by such a manufacturing method, the pad barrier film and the wire adhesive film can be formed only in the opening. Therefore, compared with a method of forming a pad barrier film and a wire adhesive film by sequentially depositing a thin film made of the material of the pad barrier film and the wire adhesive film on the surface of the coating layer and the entire area in the opening, and patterning the thin film. There is no waste of the material of the pad barrier film and the wire adhesive film, and the cost of the semiconductor device can be reduced.

なお、絶縁膜と被覆層との間に線膨張率差がある場合には、熱膨張／収縮により絶縁膜と被覆層との間に剥離が生じ、それらの間に銅の拡散経路（リークパス）が形成されるおそれがある。
そのため、絶縁膜と被覆層との間に線膨張率差がある場合には、請求項３に記載のように、前記半導体装置は、前記絶縁膜の表面に被着され、前記被覆層と同一材料からなる被着膜をさらに含むことが好ましい。絶縁膜の表面に被覆層と同一材料からなる被着膜を被着させることにより、絶縁膜と被覆層との密着性を向上させることができる。そのため、絶縁膜と被覆層との間に銅の拡散経路が形成されるのを防止することができ、銅配線からの銅の拡散を一層防止することができる。
請求項５記載の発明は、前記バリア膜は、前記ビアホールの内面を被覆している、請求項１〜３のいずれか一項に記載の半導体装置である。
請求項６記載の発明は、前記バリア膜は、前記被覆層の前記開口の直下の位置から離れた位置に形成されている、請求項２に記載の半導体装置である。
請求項７記載の発明は、前記ビアホールは複数形成されている、請求項１〜３、５および６のいずれか一項に記載の半導体装置である。
請求項８記載の発明は、前記被着膜は、前記銅配線の下方に形成されている、請求項３に記載の半導体装置である。
請求項９記載の発明は、前記被着膜は、前記銅配線の前記被覆層の前記開口に臨む部分の直下の位置から離れた位置に形成されている、請求項８に記載の半導体装置である。 When there is a difference in linear expansion coefficient between the insulating film and the coating layer, separation occurs between the insulating film and the coating layer due to thermal expansion / contraction, and a copper diffusion path (leakage path) between them. May be formed.
Therefore, when there is a difference in linear expansion coefficient between the insulating film and the covering layer, the semiconductor device is deposited on the surface of the insulating film and is the same as the covering layer. It is preferable to further include a film made of a material. Adhesion between the insulating film and the coating layer can be improved by depositing a coating film made of the same material as the coating layer on the surface of the insulating film. Therefore, it is possible to prevent a copper diffusion path from being formed between the insulating film and the coating layer, and to further prevent copper diffusion from the copper wiring.
A fifth aspect of the present invention is the semiconductor device according to any one of the first to third aspects, wherein the barrier film covers an inner surface of the via hole.
A sixth aspect of the present invention is the semiconductor device according to the second aspect, wherein the barrier film is formed at a position away from a position immediately below the opening of the coating layer.
The invention according to claim 7 is the semiconductor device according to any one of claims 1 to 3, 5 and 6, wherein a plurality of the via holes are formed.
The invention according to claim 8 is the semiconductor device according to claim 3, wherein the deposition film is formed below the copper wiring.
Invention of claim 9, before Symbol the film deposition, the formed at a position away from the position directly below the portion facing the opening of the covering layer of the copper wiring, the semiconductor device according to claim 8 It is.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構成を模式的に示す平面図である。また、図２は、図１に示す半導体装置を切断面線Ａ−Ａで切断したときの断面図である。なお、図２以降の各図では、図面の煩雑化を回避するために、導電性を有する材料からなる部分以外の各部についてはハッチングを省略している。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a plan view schematically showing a configuration of a semiconductor device according to an embodiment of the present invention. 2 is a cross-sectional view when the semiconductor device shown in FIG. 1 is cut along a cutting plane line AA. In each drawing after FIG. 2, hatching is omitted for each part other than the part made of a conductive material in order to avoid complication of the drawing.

図２に示すように、半導体装置１は、多層配線構造を有している。すなわち、半導体装置１の基体をなす半導体基板１１上には、第１配線層１２、第１層間膜１３、第２配線層１４、第２層間膜１５、第３配線層１６、第３層間膜１７および第４配線層１８が、半導体基板１１側からこの順に積層されている。
半導体基板１１は、たとえば、Ｓｉ（シリコン）基板であり、その表層部にトランジスタなどの機能素子が形成されている。 As shown in FIG. 2, the semiconductor device 1 has a multilayer wiring structure. That is, on the semiconductor substrate 11 forming the base of the semiconductor device 1, the first wiring layer 12, the first interlayer film 13, the second wiring layer 14, the second interlayer film 15, the third wiring layer 16, and the third interlayer film 17 and the fourth wiring layer 18 are laminated in this order from the semiconductor substrate 11 side.
The semiconductor substrate 11 is, for example, a Si (silicon) substrate, and functional elements such as transistors are formed on the surface layer portion thereof.

第１配線層１２、第２配線層１４および第３配線層１６には、それぞれＡｌからなるＡｌ配線２１，２２，２３がパターン形成されている。
第４配線層１８には、ＣｕからなるＣｕ配線２４がパターン形成されている
第１層間膜１３および第２層間膜１５は、たとえば、ＳｉＯ２からなる。第３層間膜１７は、たとえば、ＳｉＮからなる。 On the first wiring layer 12, the second wiring layer 14, and the third wiring layer 16, Al wirings 21, 22, and 23 made of Al are patterned.
A Cu wiring 24 made of Cu is patterned on the fourth wiring layer 18. The first interlayer film 13 and the second interlayer film 15 are made of, for example, SiO 2 . The third interlayer film 17 is made of SiN, for example.

第１層間膜１３には、第１配線層１２のＡｌ配線２１と第２配線層１４のＡｌ配線２２との間において、複数のビアホール２５が貫通して形成されている。各ビアホール２５は、金属材料（たとえば、Ａｌ）で埋め尽くされている。これにより、第１配線層１２のＡｌ配線２１と第２配線層１４のＡｌ配線２２とは、ビアホール２５を介して電気的に接続されている。   A plurality of via holes 25 are formed through the first interlayer film 13 between the Al wiring 21 of the first wiring layer 12 and the Al wiring 22 of the second wiring layer 14. Each via hole 25 is filled with a metal material (for example, Al). Thereby, the Al wiring 21 of the first wiring layer 12 and the Al wiring 22 of the second wiring layer 14 are electrically connected via the via hole 25.

第２層間膜１５には、第２配線層１４のＡｌ配線２２と第３配線層１６のＡｌ配線２３との間において、複数のビアホール２６が貫通して形成されている。各ビアホール２６は、金属材料（たとえば、Ａｌ）で埋め尽くされている。これにより、第２配線層１４のＡｌ配線２２と第３配線層１６のＡｌ配線２３とは、ビアホール２６を介して電気的に接続されている。   A plurality of via holes 26 are formed through the second interlayer film 15 between the Al wiring 22 of the second wiring layer 14 and the Al wiring 23 of the third wiring layer 16. Each via hole 26 is filled with a metal material (for example, Al). Thereby, the Al wiring 22 of the second wiring layer 14 and the Al wiring 23 of the third wiring layer 16 are electrically connected through the via hole 26.

第３層間膜１７には、第３配線層１６のＡｌ配線２３と第４配線層１８のＣｕ配線２４との間において、複数のビアホール２７が貫通して形成されている。また、第３層間膜１７とＣｕ配線２４との間には、たとえば、Ｃｕ配線２４から第３層間膜１７へのＣｕの拡散を防止するための底面バリア膜２８が介在されている。この底面バリア膜２８は、たとえば、ＴｉＮ（窒化チタン）からなり、Ａｌ配線２３の各ビアホール２７に臨む領域、各ビアホール２７の側面、および第３層間膜１７の表面（上面）におけるＣｕ配線２４と対向する領域を被覆している。そして、各ビアホール２７は、底面バリア膜２８を介して、Ｃｕで埋め尽くされている。これにより、第３配線層１６のＡｌ配線２３と第４配線層１８のＣｕ配線２４とは、ビアホール２７および底面バリア膜２８を介して電気的に接続されている。   A plurality of via holes 27 are formed through the third interlayer film 17 between the Al wiring 23 of the third wiring layer 16 and the Cu wiring 24 of the fourth wiring layer 18. Further, between the third interlayer film 17 and the Cu wiring 24, for example, a bottom barrier film 28 for preventing diffusion of Cu from the Cu wiring 24 to the third interlayer film 17 is interposed. The bottom barrier film 28 is made of, for example, TiN (titanium nitride), and is formed of a region facing each via hole 27 of the Al wiring 23, a side surface of each via hole 27, and a Cu wiring 24 on the surface (upper surface) of the third interlayer film 17. The opposite area is covered. Each via hole 27 is filled with Cu via the bottom barrier film 28. Thereby, the Al wiring 23 of the third wiring layer 16 and the Cu wiring 24 of the fourth wiring layer 18 are electrically connected via the via hole 27 and the bottom barrier film 28.

この半導体装置１の最表面は、Ｃｕ（Ｃｕイオン）を捕獲する性質を有するＰＢＯ（ポリ−ｐ−フェニレンベンゾビスオキサゾール）からなる被覆層３１によって覆われている。この被覆層３１には、Ｃｕ配線２４を部分的に露出させる複数の開口３２が層厚方向に貫通して形成されている。
また、Ｃｕ配線２４の開口３２に臨む部分上には、Ｃｕの拡散を防止するためのパッドバリア膜３５が形成されている。このパッドバリア膜３５は、Ｃｕの拡散を防止するバリア性を有する金属材料（たとえば、Ｎｉ（ニッケル）など）からなる。 The outermost surface of the semiconductor device 1 is covered with a coating layer 31 made of PBO (poly-p-phenylenebenzobisoxazole) having a property of capturing Cu (Cu ions). A plurality of openings 32 that partially expose the Cu wiring 24 are formed in the coating layer 31 so as to penetrate in the layer thickness direction.
Further, a pad barrier film 35 for preventing the diffusion of Cu is formed on the portion facing the opening 32 of the Cu wiring 24. The pad barrier film 35 is made of a metal material having a barrier property that prevents diffusion of Cu (for example, Ni (nickel)).

さらに、パッドバリア膜３５上には、この半導体装置１（Ｃｕ配線２４）と外部の配線基板などとの電気接続のためのボンディングワイヤ３４と同一材料（たとえば、Ａｕ（金））からなるワイヤ接着膜３３が形成されている。そして、図２に示すように、Ｃｕ配線２４の開口３２に臨む部分、パッドバリア膜３５およびワイヤ接着膜３３は、そのボンディングワイヤ３４が接続されるボンディングパッドをなしている。   Further, on the pad barrier film 35, wire bonding made of the same material (for example, Au (gold)) as the bonding wire 34 for electrical connection between the semiconductor device 1 (Cu wiring 24) and an external wiring board or the like is used. A film 33 is formed. As shown in FIG. 2, the portion facing the opening 32 of the Cu wiring 24, the pad barrier film 35 and the wire bonding film 33 form a bonding pad to which the bonding wire 34 is connected.

以上のように、この半導体装置１では、第３層間膜１７およびこの第３層間膜１７上に突出するＣｕ配線２４は、Ｃｕ（Ｃｕイオン）を捕獲する性質を有するＰＢＯからなる被覆層３１によって被覆されている。これにより、Ｃｕ配線２４から拡散しようとするＣｕを被覆層３１で捕獲することができ、被覆層３１中におけるＣｕの拡散を防止することができる。そのため、第３層間膜１７上に形成された複数のＣｕ配線２４間における短絡を防止することができる。   As described above, in the semiconductor device 1, the third interlayer film 17 and the Cu wiring 24 protruding on the third interlayer film 17 are covered by the coating layer 31 made of PBO having a property of capturing Cu (Cu ions). It is covered. Thereby, Cu to be diffused from the Cu wiring 24 can be captured by the coating layer 31, and diffusion of Cu in the coating layer 31 can be prevented. Therefore, a short circuit between the plurality of Cu wirings 24 formed on the third interlayer film 17 can be prevented.

また、被覆層３１には、Ｃｕ配線２４上において、開口３２が層厚方向に貫通して形成されている。そして、Ｃｕ配線２４は、開口３２から部分的に露出しており、その露出した部分上には、Ｃｕの拡散を防止するバリア性を有する金属材料からなるパッドバリア膜３５が形成されている。これにより、Ｃｕ配線２４の開口３２に臨む部分からのＣｕの拡散を防止することができる。   In the covering layer 31, an opening 32 is formed through the Cu wiring 24 in the layer thickness direction. The Cu wiring 24 is partially exposed from the opening 32, and a pad barrier film 35 made of a metal material having a barrier property for preventing diffusion of Cu is formed on the exposed portion. Thereby, the diffusion of Cu from the portion facing the opening 32 of the Cu wiring 24 can be prevented.

また、パッドバリア膜３５上には、ボンディングワイヤ３４と同一材料からなるワイヤ接着膜３３が形成されている。そのため、ワイヤ接着膜３３とボンディングワイヤ３４との良好な密着性を発揮することができる。さらには、そのワイヤ接着膜３３およびその下方のパッドバリア膜３５により、Ｃｕ配線２４の開口３２に臨む部分の腐食を防止することもできる。   A wire adhesive film 33 made of the same material as the bonding wire 34 is formed on the pad barrier film 35. Therefore, good adhesion between the wire adhesive film 33 and the bonding wire 34 can be exhibited. Furthermore, corrosion of the portion facing the opening 32 of the Cu wiring 24 can be prevented by the wire adhesive film 33 and the pad barrier film 35 below the wire adhesive film 33.

図３は、半導体装置１の製造工程を工程順に示す断面図である。
半導体装置１の製造工程では、まず、公知の多層配線技術により、図３（ａ）に示すように、半導体基板１１上に、第１配線層１２、第１層間膜１３、第２配線層１４、第２層間膜１５、第３配線層１６および第３層間膜１７が形成される。
次に、第３層間膜１７上の全域に、底面バリア膜２８の材料からなる薄膜が形成される。さらに、その薄膜上に、Ｃｕからなるシード膜が形成される。その後、公知のフォトリソグラフィ技術およびエッチング技術により、その薄膜およびシード膜の積層体が底面バリア膜２８に対応する形状にパターニングされる。そして、無電解めっき法により、そのパターニングされたシード膜上にＣｕが堆積される。これにより、図３（ｂ）に示すように、Ｃｕ配線２４が形成される。 FIG. 3 is a cross-sectional view showing the manufacturing process of the semiconductor device 1 in the order of steps.
In the manufacturing process of the semiconductor device 1, first, as shown in FIG. 3A, the first wiring layer 12, the first interlayer film 13, and the second wiring layer 14 are formed on the semiconductor substrate 11 by a known multilayer wiring technique. Then, the second interlayer film 15, the third wiring layer 16, and the third interlayer film 17 are formed.
Next, a thin film made of the material of the bottom barrier film 28 is formed on the entire area of the third interlayer film 17. Further, a seed film made of Cu is formed on the thin film. Thereafter, the laminate of the thin film and the seed film is patterned into a shape corresponding to the bottom barrier film 28 by a known photolithography technique and etching technique. Then, Cu is deposited on the patterned seed film by electroless plating. Thereby, as shown in FIG.3 (b), Cu wiring 24 is formed.

その後、図３（ｃ）に示すように、第３層間膜１７上に、ＰＢＯが第３層間膜１７およびＣｕ配線２４を覆い尽くすように塗布されることにより、被覆層３１が形成される。
つづいて、公知のフォトリソグラフィ技術およびエッチング技術により、図３（ｄ）に示すように、被覆層３１に、開口３２が形成される。その後、無電解めっき法により、Ｃｕ配線２４の開口３２から露出する部分をシードとして、その露出する部分を被覆するパッドバリア膜３５が形成される。そして、無電解めっき法により、パッドバリア膜３５をシードとして、パッドバリア膜３５上にワイヤ接着膜３３が形成されることにより、図２に示す構造の半導体装置１が得られる。 Thereafter, as shown in FIG. 3C, the coating layer 31 is formed on the third interlayer film 17 by applying PBO so as to cover the third interlayer film 17 and the Cu wiring 24.
Subsequently, an opening 32 is formed in the covering layer 31 by a known photolithography technique and etching technique, as shown in FIG. Thereafter, a pad barrier film 35 is formed by electroless plating using the portion exposed from the opening 32 of the Cu wiring 24 as a seed to cover the exposed portion. Then, by forming the wire adhesive film 33 on the pad barrier film 35 using the pad barrier film 35 as a seed by electroless plating, the semiconductor device 1 having the structure shown in FIG. 2 is obtained.

なお、この無電解めっき法によりパッドバリア膜３５およびワイヤ接着膜３３を形成する手法では、開口３２内のみにパッドバリア膜３５およびワイヤ接着膜３３を形成することができるので、被覆層３１の表面および開口３２内の全域にパッドバリア膜３５およびワイヤ接着膜３３の材料からなる薄膜を順に堆積させ、これをパターニングすることによりパッドバリア膜３５およびワイヤ接着膜３３を形成する手法に比べて、パッドバリア膜３５およびワイヤ接着膜３３の材料の無駄がなく、半導体装置１のコストを低減させることができる。   In the method of forming the pad barrier film 35 and the wire adhesive film 33 by this electroless plating method, the pad barrier film 35 and the wire adhesive film 33 can be formed only in the opening 32. Compared with a technique in which a thin film made of the material of the pad barrier film 35 and the wire adhesive film 33 is sequentially deposited over the entire area in the opening 32 and patterned, the pad barrier film 35 and the wire adhesive film 33 are formed. The material of the barrier film 35 and the wire adhesive film 33 is not wasted, and the cost of the semiconductor device 1 can be reduced.

図４は、本発明の他の実施形態に係る半導体装置の構造を模式的に示す断面図である。この図４において、図２に示す各部に相当する部分には、図２の場合と同一の参照符号を付して示している。また、以下では、図２に示す構造との相違点のみを取り上げて説明し、同一の参照符号を付した各部についての詳細な説明を省略する。
この図４に示す半導体装置２では、第３層間膜１７の表面に、被覆層３１と同一材料であるＰＢＯからなる被着膜４１が被着されている。 FIG. 4 is a cross-sectional view schematically showing the structure of a semiconductor device according to another embodiment of the present invention. 4, portions corresponding to the respective portions shown in FIG. 2 are denoted by the same reference numerals as those in FIG. In the following description, only differences from the structure shown in FIG. 2 will be described, and detailed description of each part given the same reference numeral will be omitted.
In the semiconductor device 2 shown in FIG. 4, a deposition film 41 made of PBO, which is the same material as the coating layer 31, is deposited on the surface of the third interlayer film 17.

第３層間膜１７と被覆層３１との間に線膨張率差があると、熱膨張／収縮により第３層間膜１７と被覆層３１との間に剥離が生じ、それらの間にＣｕの拡散経路（リークパス）が形成されるおそれがある。この半導体装置２では、第３層間膜１７の表面に被覆層３１と同一材料からなる被着膜４１が被着されているので、第３層間膜１７と被覆層３１との密着性が向上する。そのため、第３層間膜１７と被覆層３１との間にＣｕの拡散経路が形成されるのを防止することができ、Ｃｕ配線２４からのＣｕの拡散を一層防止することができる。   If there is a difference in coefficient of linear expansion between the third interlayer film 17 and the coating layer 31, peeling occurs between the third interlayer film 17 and the coating layer 31 due to thermal expansion / contraction, and Cu diffuses between them. There is a risk of forming a path (leak path). In this semiconductor device 2, the adhesion between the third interlayer film 17 and the coating layer 31 is improved because the deposition film 41 made of the same material as the coating layer 31 is deposited on the surface of the third interlayer film 17. . Therefore, it is possible to prevent a Cu diffusion path from being formed between the third interlayer film 17 and the coating layer 31, and to further prevent Cu diffusion from the Cu wiring 24.

図５は、半導体装置２の製造工程を工程順に示す断面図である。
半導体装置２の製造工程では、まず、公知の多層配線技術により、図５（ａ）に示すように、半導体基板１１上に、第１配線層１２、第１層間膜１３、第２配線層１４、第２層間膜１５および第３配線層１６が形成される。次に、第３配線層１６上に、第３層間膜１７の材料が堆積されることにより、層間膜材料堆積層５１が形成される。さらに、その層間膜材料堆積層５１の表面にＰＢＯが塗布されることにより、層間膜材料堆積層５１上にＰＢＯ塗布層５２が形成される。 FIG. 5 is a cross-sectional view showing the manufacturing process of the semiconductor device 2 in the order of steps.
In the manufacturing process of the semiconductor device 2, first, as shown in FIG. 5A, the first wiring layer 12, the first interlayer film 13, and the second wiring layer 14 are formed on the semiconductor substrate 11 by a known multilayer wiring technique. Then, the second interlayer film 15 and the third wiring layer 16 are formed. Next, the material of the third interlayer film 17 is deposited on the third wiring layer 16 to form the interlayer film material deposition layer 51. Further, PBO is applied to the surface of the interlayer film material deposition layer 51, thereby forming a PBO coating layer 52 on the interlayer film material deposition layer 51.

その後、公知のフォトリソグラフィ技術により、ＰＢＯ塗布層５２上に、ビアホール２７に対応する開口を有するレジストパターンが形成される。そして、このレジストパターンをマスクとして、ＰＢＯ塗布層５２および層間膜材料堆積層５１が順にエッチングされることにより、図５（ｂ）に示すように、ビアホール２７を有する第３層間膜１７およびこの表面に被着された被着膜４１が形成される。このように、ＰＢＯ塗布層５２および層間膜材料堆積層５１のエッチングに同一のレジストパターンを使用することにより、工程の簡素化を達成することができる。   Thereafter, a resist pattern having an opening corresponding to the via hole 27 is formed on the PBO coating layer 52 by a known photolithography technique. Then, by using this resist pattern as a mask, the PBO coating layer 52 and the interlayer film material deposition layer 51 are sequentially etched, so that the third interlayer film 17 having the via hole 27 and the surface thereof are formed as shown in FIG. A deposited film 41 deposited on the substrate is formed. Thus, by using the same resist pattern for the etching of the PBO coating layer 52 and the interlayer film material deposition layer 51, simplification of the process can be achieved.

次いで、図３（ｂ）を参照して説明した手法と同様の手法により、図５（ｃ）に示すように、Ｃｕ配線２４が形成される。
その後、図５（ｄ）に示すように、第３層間膜１７上に、ＰＢＯが第３層間膜１７およびＣｕ配線２４を覆い尽くすように塗布されることにより、被覆層３１が形成される。
つづいて、公知のフォトリソグラフィ技術およびエッチング技術により、図５（ｅ）に示すように、被覆層３１に、開口３２が形成される。その後、無電解めっき法により、Ｃｕ配線２４の開口３２から露出する部分をシードとして、その露出する部分を被覆するパッドバリア膜３５が形成される。そして、無電解めっき法により、パッドバリア膜３５をシードとして、パッドバリア膜３５上にワイヤ接着膜３３が形成されることにより、図４に示す構造の半導体装置２が得られる。 Next, as shown in FIG. 5C, a Cu wiring 24 is formed by a method similar to the method described with reference to FIG.
Thereafter, as shown in FIG. 5 (d), PBO is applied on the third interlayer film 17 so as to cover the third interlayer film 17 and the Cu wiring 24, thereby forming the coating layer 31.
Subsequently, an opening 32 is formed in the covering layer 31 by a known photolithography technique and etching technique as shown in FIG. Thereafter, a pad barrier film 35 is formed by electroless plating using the portion exposed from the opening 32 of the Cu wiring 24 as a seed to cover the exposed portion. Then, the wire adhesive film 33 is formed on the pad barrier film 35 using the pad barrier film 35 as a seed by electroless plating, whereby the semiconductor device 2 having the structure shown in FIG. 4 is obtained.

以上、本発明の２つの実施形態を説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、被覆層３１の材料としてＰＢＯを例示したが、ＢＣＢ（ベンゾシクロブテン）など、ＰＢＯ以外の材料を用いて被覆層３１が形成されてもよい。ただし、被覆層３１中におけるＣｕの拡散を防止するため、被覆層３１の材料は、銅を捕獲する性質を有する材料であることが好ましい。   As mentioned above, although two embodiment of this invention was described, this invention can also be implemented with another form. For example, although PBO was illustrated as a material of the coating layer 31, the coating layer 31 may be formed using materials other than PBO, such as BCB (benzocyclobutene). However, in order to prevent Cu from diffusing in the coating layer 31, the material of the coating layer 31 is preferably a material having a property of capturing copper.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。   In addition, various design changes can be made within the scope of matters described in the claims.

本発明の一実施形態に係る半導体装置の構成を模式的に示す平面図である。It is a top view which shows typically the structure of the semiconductor device which concerns on one Embodiment of this invention. 図１に示す半導体装置を切断面線Ａ−Ａで切断したときの断面図である。It is sectional drawing when the semiconductor device shown in FIG. 1 is cut | disconnected by cut surface line AA. 図２に示す構造の半導体装置の製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the semiconductor device of the structure shown in FIG. 本発明の他の実施形態に係る半導体装置の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device which concerns on other embodiment of this invention. 図４に示す構造の半導体装置の製造方法を説明するための断面図である。FIG. 5 is a cross-sectional view for illustrating the method for manufacturing the semiconductor device having the structure shown in FIG. 4.

符号の説明Explanation of symbols

１ 半導体装置
２ 半導体装置
１７ 第３層間膜（絶縁膜）
２４ Ｃｕ配線（銅配線）
３１ 被覆層
３２ 開口
３３ ワイヤ接着膜
３４ ボンディングワイヤ
３５ パッドバリア膜
４１ 被着膜 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Semiconductor device 17 3rd interlayer film (insulating film)
24 Cu wiring (copper wiring)
31 Coating Layer 32 Opening 33 Wire Adhesive Film 34 Bonding Wire 35 Pad Barrier Film 41 Deposited Film

Claims (9)

半導体基板と、
前記半導体基板上に形成されたＡｌ配線層と、
前記Ａｌ配線層上に形成された絶縁膜と、
前記絶縁膜上に突出して形成され、ビアホールを介して前記Ａｌ配線層と接続され、前記Ａｌ配線層よりも厚い外部接続用の銅配線と、
前記絶縁膜および前記銅配線を被覆し、前記銅配線を部分的に露出させる開口が形成された、銅を捕獲する性質を有する材料からなる被覆層と、
前記銅配線と前記絶縁膜との間に介在され、銅の拡散を防止するためのバリア膜とを含む、半導体装置。 A semiconductor substrate;
An Al wiring layer formed on the semiconductor substrate;
An insulating film formed on the Al wiring layer;
A copper wiring for external connection formed to protrude on the insulating film, connected to the Al wiring layer through a via hole, and thicker than the Al wiring layer ;
A coating layer made of a material having a property of capturing copper, wherein the insulating film and the copper wiring are covered, and an opening for partially exposing the copper wiring is formed ;
A semiconductor device including a barrier film interposed between the copper wiring and the insulating film for preventing copper diffusion. 前記銅配線の前記被覆層の前記開口に臨む部分上に形成され、銅の拡散を防止するバリア性を有する金属材料からなるパッドバリア膜と、
前記パッドバリア膜上に形成され、前記銅配線との電気接続のために用いられるボンディングワイヤと同一材料からなるワイヤ接着膜とをさらに含む、請求項１に記載の半導体装置。 Is formed on the portion facing the opening of the covering layer before kidou wiring, a pad barrier film made of a metal material having a barrier property that prevents the diffusion of copper,
2. The semiconductor device according to claim 1, further comprising a wire adhesive film formed on the pad barrier film and made of the same material as a bonding wire used for electrical connection with the copper wiring. 前記絶縁膜の表面に被着され、前記被覆層と同一材料からなる被着膜をさらに含む、請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, further comprising a deposition film deposited on a surface of the insulating film and made of the same material as the coating layer. 半導体基板上にＡｌ配線層を形成するＡｌ配線層形成工程と、
前記Ａｌ配線層上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上に突出するように、前記Ａｌ配線層よりも厚い外部接続用の銅配線を形成する銅配線形成工程と、
前記絶縁膜および前記銅配線を被覆し、銅を捕獲する性質を有する材料からなる被覆層を形成する被覆層形成工程と、
前記銅配線上において前記被覆層をその層厚方向に貫通する開口を形成する開口形成工程と、
前記銅配線の前記開口から露出する部分をシードとして、めっき法により、当該部分上に銅の拡散を防止するバリア性を有する金属材料からなるパッドバリア膜を形成するパッドバリア膜形成工程と、
前記パッドバリア膜をシードとして、めっき法により、前記パッドバリア膜上に前記銅配線との電気接続のために用いられるボンディングワイヤと同一材料からなるワイヤ接着膜を形成するワイヤ接着膜形成工程とを含む、半導体装置の製造方法。 And the Al wiring layer forming step of forming an Al wiring layer on a semiconductor substrate,
An insulating film forming step of forming an insulating film on the Al wiring layer;
A copper wiring forming step of forming a copper wiring for external connection thicker than the Al wiring layer so as to protrude on the insulating film;
A coating layer forming step of covering the insulating film and the copper wiring and forming a coating layer made of a material having a property of capturing copper;
An opening forming step of forming an opening penetrating the coating layer in the layer thickness direction on the copper wiring;
A pad barrier film forming step of forming a pad barrier film made of a metal material having a barrier property to prevent copper diffusion on the part by plating using the part exposed from the opening of the copper wiring as a seed;
A wire adhesive film forming step of forming a wire adhesive film made of the same material as a bonding wire used for electrical connection with the copper wiring on the pad barrier film by plating using the pad barrier film as a seed. A method for manufacturing a semiconductor device. 前記バリア膜は、前記ビアホールの内面を被覆している、請求項１〜３のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the barrier film covers an inner surface of the via hole. 前記バリア膜は、前記被覆層の前記開口の直下の位置から離れた位置に形成されている、請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the barrier film is formed at a position away from a position immediately below the opening of the coating layer. 前記ビアホールは複数形成されている、請求項１〜３、５および６のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein a plurality of the via holes are formed. 前記被着膜は、前記銅配線の下方に形成されている、請求項３に記載の半導体装置。   The semiconductor device according to claim 3, wherein the deposition film is formed below the copper wiring. 前記被着膜は、前記銅配線の前記被覆層の前記開口に臨む部分の直下の位置から離れた位置に形成されている、請求項８に記載の半導体装置。 Before Symbol the film deposition, the formed at a position away from the position directly below the portion facing the opening of the covering layer of the copper wiring, the semiconductor device according to claim 8.
JP2006346421A 2006-12-22 2006-12-22 Semiconductor device and manufacturing method thereof Active JP5273921B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006346421A JP5273921B2 (en) 2006-12-22 2006-12-22 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006346421A JP5273921B2 (en) 2006-12-22 2006-12-22 Semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2008159797A JP2008159797A (en) 2008-07-10
JP5273921B2 true JP5273921B2 (en) 2013-08-28

Family

ID=39660393

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006346421A Active JP5273921B2 (en) 2006-12-22 2006-12-22 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP5273921B2 (en)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3848080B2 (en) * 2000-12-19 2006-11-22 富士通株式会社 Manufacturing method of semiconductor device
JP2004072043A (en) * 2002-08-09 2004-03-04 Hitachi Maxell Ltd Semiconductor wafer, semiconductor chip, and semiconductor device and its manufacturing method
JP2004146798A (en) * 2002-09-30 2004-05-20 Sanyo Electric Co Ltd Semiconductor device and manufacturing method therefor
JP2006278930A (en) * 2005-03-30 2006-10-12 Consortium For Advanced Semiconductor Materials & Related Technologies Semiconductor device
JP2006179950A (en) * 2006-02-15 2006-07-06 Renesas Technology Corp Manufacturing method of semiconductor integrated circuit device

Also Published As

Publication number Publication date
JP2008159797A (en) 2008-07-10

Similar Documents

Publication Publication Date Title
TW511200B (en) Semiconductor device and manufacturing method thereof
US5061985A (en) Semiconductor integrated circuit device and process for producing the same
KR100648122B1 (en) Semiconductor device and manufacturing method thereof
JP4373866B2 (en) Manufacturing method of semiconductor device
CN100587931C (en) Redistribution layer for wafer-level chip scale package and method therefor
TWI621220B (en) Semiconductor device and method of manufacturing the same
JPH02272737A (en) Projecting electrode structure of semiconductor and formation of projecting electrode
US20020014705A1 (en) Semiconductor device and manufacturing method of same
US6784557B2 (en) Semiconductor device including a diffusion layer formed between electrode portions
JP5474534B2 (en) Passivation and contact surrounded by polyimide and method of manufacturing the same
TWI720233B (en) Semiconductor device and manufacturing method thereof
US9035455B2 (en) Semiconductor device
JP2008091454A (en) Semiconductor device and manufacturing method therefor
JP3524441B2 (en) Wiring formation method
JP5165190B2 (en) Semiconductor device and manufacturing method thereof
JP2007208181A (en) Method for forming metallic wiring
US20090168380A1 (en) Package substrate embedded with semiconductor component
JPH10335337A (en) Semiconductor device and manufacture thereof
JP5273920B2 (en) Semiconductor device
JP5273921B2 (en) Semiconductor device and manufacturing method thereof
JP2007194472A (en) Method for manufacturing thin film capacitor
JP2013128145A (en) Semiconductor device
JP6836615B2 (en) Semiconductor devices and methods for manufacturing semiconductor devices
JP2006210802A (en) Semiconductor device
US6995082B2 (en) Bonding pad of a semiconductor device and formation method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120802

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120816

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130311

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130502

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130514

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5273921

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250